信号処理装置、デジタルフィルタ、および、プログラム
【課題】タップ数を増やすことなく、信号通過帯域を制御する。
【解決手段】デジタルフィルタを用いて、デジタル信号を複素数の解析信号に変換する解析信号生成部と、非線形歪に応じた複素数の補償係数を用いて、解析信号を補正する補償部とを備え、デジタルフィルタは、デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割し、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当て、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングし、フィルタリングした各データ系列を合成して解析信号の虚数部分を生成する信号処理装置を提供する。
【解決手段】デジタルフィルタを用いて、デジタル信号を複素数の解析信号に変換する解析信号生成部と、非線形歪に応じた複素数の補償係数を用いて、解析信号を補正する補償部とを備え、デジタルフィルタは、デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割し、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当て、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングし、フィルタリングした各データ系列を合成して解析信号の虚数部分を生成する信号処理装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置、デジタルフィルタ、および、プログラムに関する。
【背景技術】
【０００２】
信号処理装置は、デジタル信号の非線形歪を補償する場合に、デジタル信号の複素数信号を用いて補償信号を生成する。デジタル信号を複素数信号に変換する方法として、ヒルベルト変換が知られている。ヒルベルト変換については、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２３３９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信号処理装置は、デジタル信号処理回路を用いたヒルベルトフィルタにより、デジタル信号をヒルベルト変換することができる。ヒルベルトフィルタはバンドパスフィルタの一種であり、デジタル信号処理回路のタップ数およびタップ係数等に応じて周波数特性が定まる。ところが、ヒルベルトフィルタをさまざまな周波数帯域に適用するには、タップ数を増やす必要があるので、回路規模が増大するという課題があった。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、デジタル信号の非線形歪を補償する信号処理装置であって、デジタルフィルタを用いて、デジタル信号を複素数の解析信号に変換する解析信号生成部と、非線形歪に応じた複素数の補償係数を用いて、解析信号を補正する補償部とを備え、デジタルフィルタは、デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割し、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当て、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングし、フィルタリングした各データ系列を合成して解析信号の虚数部分を生成する信号処理装置を提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る信号処理装置１００の構成を示す。
【図２】解析信号生成部２００の構成の一例を示す。
【図３】ｎ＝１の場合のデジタルフィルタ２０の周波数特性を示す。
【図４】ｎ＝２の場合のデジタルフィルタ２０の周波数特性を示す。
【図５】ｎ＝４の場合のデジタルフィルタ２０の周波数特性を示す。
【図６】本実施形態に係るデジタルフィルタ２０の具体的な構成例を示す。
【図７】図６の変形例を示す。
【図８】他の実施形態に係るデジタルフィルタ２０を示す。
【図９】図８の変形例を示す。
【図１０】他の実施形態に係るデジタルフィルタ２０の構成を示す。
【図１１】図６に示すデジタルフィルタ２０および図１０に示すデジタルフィルタ２０の周波数特性を示す。
【図１２】他の実施形態に係る信号処理装置１００の構成を示す。
【図１３】他の実施形態に係る信号処理装置１００の構成を示す。
【図１４】非線形歪の発生モデルを示す。
【図１５】アナログ回路４０４の出力信号ｙに含まれる高調波歪のスペクトルの概念図を示す。
【図１６】デジタル信号のスペクトラム、および、インターリーブをしない場合（Ｎ＝１）のデジタルフィルタ２０の周波数特性の実験データを示す。
【図１７】信号処理装置１００が出力する信号のスペクトラムの実験データを示す。
【図１８】デジタル信号のスペクトラム、および、インターリーブをする場合（Ｎ＝２）のデジタルフィルタ２０の周波数特性の実験データを示す。
【図１９】信号処理装置１００が出力する信号のスペクトラムの実験データを示す。
【図２０】インターリーブチャネル数を６とした場合のデジタルフィルタ２０の周波数特性を示す。
【図２１】他の実施形態に係るデジタルフィルタ２０の構成を示す。
【図２２】他の実施形態に係る信号処理装置１００を構成するコンピュータ１９００のハードウェア構成の一例を示す。
【図２３】本実施形態に係る信号処理装置１００の動作フローチャートの一例を示す。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本実施形態に係る信号処理装置１００の構成を示す。信号処理装置１００は、デジタル信号の非線形歪を補償する。信号処理装置１００は、解析信号生成部２００および補償部３００を備える。解析信号生成部２００は、デジタルフィルタ２０を用いて、デジタル信号を複素数の解析信号に変換する。補償部３００は、非線形歪に応じた複素数の補償係数を用いて、解析信号を補正する。デジタル信号は、例えば、アナログ／デジタル変換器によってアナログ信号をデジタル変換した信号であってよい。
【００１０】
デジタルフィルタ２０は、デジタル信号処理回路により構成するバンドパスフィルタであってよい。デジタルフィルタ２０は、ＦＩＲフィルタ等により構成するヒルベルトフィルタであってよい。与えられるデジタル信号の帯域は一定に限られないので、デジタルフィルタ２０の信号通過帯域は、可変であることが好ましい。
【００１１】
デジタルフィルタ２０がＦＩＲフィルタである場合、デジタルフィルタ２０の周波数特性は、入力されるデジタル信号のサンプリング周波数（ナイキスト周波数の２倍の周波数）、タップ数およびタップ係数によって定まる。デジタルフィルタ２０のタップ数が固定されている場合には、タップ係数により定まる信号阻止帯域リップルと信号通過帯域幅との間には、トレードオフの関係が生じる。具体的には、信号阻止帯域リップルを小さくすると、信号通過帯域幅が狭くなる。
【００１２】
例えば、デジタルフィルタ２０の周波数特性は、ＤＣ付近および入力信号のナイキスト周波数付近に遷移領域を有する。信号阻止帯域リップルを小さくすると、当該遷移領域がなだらかになり、信号通過帯域が狭くなってしまう。このため、タップ係数の調整では、信号阻止帯域の低リップル化および信号通過帯域の広帯域化を両立することが困難である。
【００１３】
このため、本例におけるデジタルフィルタ２０は、デジタル信号のサンプリング周波数を低くすることにより、信号阻止帯域リップルを小さくすると共に、低域側の信号通過帯域を広げることができる。しかし、サンプリング周波数を低くすると、折り返しの発生により、ＳＮ比が低下するという問題が生じる。また、サンプリングにより得られるデジタル信号の帯域が狭くなってしまう。
【００１４】
また、デジタルフィルタ２０は、タップ数を増やすことにより、信号阻止帯域リップルを変化させないで信号通過帯域幅を広くすることができる。しかし、デジタルフィルタ２０のタップ数を増やすと、デジタル信号処理回路の規模が増大するという問題が生じる。特に、ＦＰＧＡ等のプログラマブルデバイスを、デジタルフィルタ２０として機能させる場合、回路規模が制限されるので、タップ数は固定されることが好ましい。
【００１５】
そこで、本実施形態に係る信号処理装置１００において、デジタルフィルタ２０は、デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割する。以下、ｎ個のデータ系列に分割することを、「ｎチャネルのインターリーブ」と称する。例えば、デジタル信号のデータ数が２５６の場合、デジタルフィルタ２０は、１２８個ずつのデータを有する２個のデータ系列に分割する２チャネルのインターリーブをしてよい。また、デジタルフィルタ２０は、６４個ずつのデータを有する４個のデータ系列に分割する４チャネルのインターリーブをしてもよい。
【００１６】
デジタルフィルタ２０は、ｎ個のデータ系列のうち、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当てる。例えば、ｎ＝４の場合、デジタルフィルタ２０は、１番目、５番目、９番目、・・・、（４×Ｌ＋１）番目のデータを第１のデータ系列に割り当ててよく、２番目、６番目、１０番目、・・・、（４×Ｌ＋２）番目のデータを第２のデータ系列に割り当ててよい。
【００１７】
デジタルフィルタ２０は、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングする。デジタルフィルタ２０は、フィルタリングした各データ系列を合成して解析信号の虚数部分を生成する。さらに、デジタルフィルタ２０は、デジタル信号を遅延させて、解析信号の実数部分を生成してよい。
【００１８】
補償部３００は、デジタルフィルタ２０が生成した解析信号の実数部分および虚数部分に基づいて、補償信号を生成する。本例の補償部３００は、補償信号生成部３１０および減算部３２０を有する。補償信号生成部３１０は、複素数の解析信号に基づいて、実数の補償信号を生成する。減算部３２０は、解析信号生成部２００が出力する解析信号の実数部分から補償信号生成部３１０が出力する補償信号を減算することにより、非線形歪が補償された信号を生成する。
【００１９】
図２は、解析信号生成部２００の構成の一例を示す。同図において、解析信号生成部２００は、デジタルフィルタ２０および遅延部４０を有する。デジタルフィルタ２０は、解析信号の虚数部分の信号を生成する。遅延部４０は、解析信号の実数部分の信号を生成する。遅延部４０は、デジタルフィルタ２０と並列にデジタル信号を受け取り、デジタルフィルタ２０において生じる遅延時間に対応する時間だけ当該デジタル信号を遅延させて、解析信号の実数部分を生成する。
【００２０】
帯域制御部３０は、デジタルフィルタ２０におけるデータ系列の分割数ｎを制御する。帯域制御部３０は、当該制御により、デジタルフィルタ２０における信号通過帯域を制御する。
【００２１】
デジタルフィルタ２０は、並列に設けられ、それぞれ同一のフィルタ係数が設定される、第１番目から第Ｎ番目までのフィルタ部５０（５０−１、５０−２、５０−３、・・・、５０−Ｎ）を有する。また、デジタルフィルタ２０は、第ｋ番目のフィルタ部５０−ｋにデジタル信号のＮ×Ｌ＋ｋ番目のデータが順次入力されるように、それぞれのフィルタ部５０に対してデジタル信号の各データを振り分けて入力するデータ入力部６２を有する。さらに、デジタルフィルタ２０は、それぞれのフィルタ部５０が出力する信号を合成する合成部６４を有する。
【００２２】
例えば、データ入力部６２は、デジタル信号のデータを順次異なるフィルタ部５０に入力することで、デジタル信号のデータを４個のデータ系列に分割し、対応するフィルタ部５０に入力する。データ入力部６２は、デジタル信号のサンプリング周期に等しい時間（以下、サンプリング時間）ごとに、デジタル信号を入力するフィルタ部５０を循環して切り替える。
【００２３】
データ入力部６２は、第１のデータ系列に含まれる１番目のデータをフィルタ部５０−１に入力する。サンプリング時間の経過後に、データ入力部６２は、第２のデータ系列に含まれる２番目のデータをフィルタ部５０−２に入力する。さらなるサンプリング時間の経過後に、データ入力部６２は、第３のデータ系列に含まれる３番目のデータをフィルタ部５０−３に入力する。同様に、データ入力部６２は、第４のデータ系列に含まれる４番目のデータをフィルタ部５０−４に入力する。次に、データ入力部６２は、第１のデータ系列に含まれる５番目のデータをフィルタ部５０−１に入力する。
【００２４】
データ入力部６２がサンプリング時間ごとに切り替え動作を繰り返すことにより、それぞれのフィルタ部５０は、サンプリング時間×チャネル数に相当する時間ごとにデータが入力され、データ入力に応じてフィルタリング処理をする。合成部６４は、サンプリング時間ごとに、それぞれのフィルタ部５０からフィルタリング後のデータ系列を取得した上で、取得したデータ系列を合成することにより、解析信号の虚数部分を生成する。例えば合成部６４は、データ入力部６２と同期して、データを取得するフィルタ部５０を循環して切り替えてよい。合成部６４は、データ入力部６２と同一のフィルタ部５０を選択してよく、データ入力部６２が選択するフィルタ部５０の番号に対して一定の番号差を有するフィルタ部５０を選択してもよい。
【００２５】
図３は、ｎ＝１の場合（インターリーブしない場合）のデジタルフィルタ２０の周波数特性を示す。図４は、ｎ＝２の場合のデジタルフィルタ２０の周波数特性を示す。図５は、ｎ＝４の場合のデジタルフィルタ２０の周波数特性を示す。
【００２６】
各図において、横軸は周波数を示し、縦軸はデジタルフィルタ２０のゲイン（ｄＢ）を示す。横軸のＦｓ／２はサンプリング周波数の１／２の周波数を示す。ｎ＝１の場合には、周波数が０からＦｓ／２の間の第１ナイキスト領域が、信号通過帯域となっていることがわかる。
【００２７】
図３および図４を比較すると、ｎ＝２の場合の信号通過帯域は、ｎ＝１の場合の信号通過帯域よりも低域にシフトしていることがわかる。信号通過帯域が低域にシフトしているにもかかわらず、サンプリング周波数は変化していない。従って、ｎ＝２の場合のフィルタは、所定の基本波成分を通過させると同時に、より低い周波数の信号を通過させることができるフィルタとなっている。図４および図５を比較すると、ｎ＝４とすることにより、さらに信号通過帯域を制御できることがわかる。
【００２８】
図３から図５によれば、分割数（インターリーブチャネル数）ｎの増加に伴い、信号通過帯域における遷移領域の立ち上がりおよび立ち下がりが急峻になることがわかる。例えば、ｎ＝４の場合には、デジタルフィルタ２０のゲインの変化が、ｎ＝１の場合の変化に比べて急峻である。その結果、ｎ＝１の場合には信号通過帯域に含まれなかった周波数が、ｎ＝４の場合には信号通過帯域に含まれる。つまり、帯域制御部３０は、分割数ｎを制御することで、デジタルフィルタ２０における信号通過帯域の低域側のカットオフ周波数を制御することができる。
【００２９】
帯域制御部３０は、デジタルフィルタ２０における信号通過帯域の低域側のカットオフ周波数が、デジタル信号の基本波周波数よりも低くなるように、分割数ｎを制御してよい。例えば、ｎ＝１のデジタルフィルタ２０の低域側カットオフ周波数が１ＭＨｚの場合、当該デジタルフィルタ２０は、基本波周波数が１００ＫＨｚのデジタル信号を通過させない。しかし、デジタルフィルタ２０は、分割数ｎを４にして、低域側カットオフ周波数が５０ＫＨｚになるように制御すれば、基本波周波数が１００ＫＨｚのデジタル信号を通過させることができる。
【００３０】
以上のように、本実施形態に係るデジタルフィルタ２０は、データ系列の分割数ｎを制御することにより、タップ数を増やすことなく、信号の通過帯域を広げること、および、信号通過帯域の低域側のカットオフ周波数を制御することができる。従って、本実施形態に係るデジタルフィルタ２０は、デジタル信号処理回路の規模を増大させることなく、デジタル信号に適した信号通過帯域を設定することができる。
【００３１】
また、図１に関連して説明したように、信号処理装置１００においては、解析信号の虚数部分は、補償信号生成部３１０における補償信号の生成に用いられるだけで、減算部３２０における補償では、解析信号の虚数部分を用いない。このため、デジタルフィルタ２０は、デジタル信号の基本波成分を通過できればよく、高調波成分については通過しても、通過しなくともよい。このため、図４および図５に示したように、デジタル信号の基本波周波数に応じて信号通過帯域の低域側を拡張したことに伴い、高域側の帯域が櫛状になっても、信号処理装置１００の動作に支障が生じない。
【００３２】
図６は、本実施形態に係る解析信号生成部２００の具体的な構成例を示す。解析信号生成部２００は、デジタルフィルタ２０および遅延部４０を有する。デジタルフィルタ２０は、Ｍ個のタップを有するＦＩＲフィルタである。
【００３３】
デジタルフィルタ２０は、それぞれのタップｘに対応して設けられた複数の乗算器７０（７０−１、７０−２、・・・、７０−ｘ、・・・、７０−Ｍ）複数の遅延器８０（８０−１、８０−２、・・・、８０−ｘ、・・・、８０−（Ｍ−１））、および、複数の加算器９０（９０−２、・・・、９０−ｘ、・・・、９０−Ｍ）を有する。
【００３４】
乗算器７０−ｘは、対応するタップｘに入力されるデジタル信号のデータに、フィルタ係数に応じた乗算値を乗算する。遅延器８０−ｘは、それぞれのタップ間（タップｘおよびタップｘ＋１）に設けられ、タップ間で伝送するデータを所定の遅延量で遅延させる。
【００３５】
帯域制御部３０は、デジタル信号のサンプリング周期に、分割数ｎを乗じた値に基づいて、遅延器８０における遅延量を制御する。具体的には、デジタル信号の１サンプリング周期に相当する遅延量がｚ−１で示される場合に、帯域制御部３０は、それぞれの遅延器８０の遅延量をｚ−ｎの遅延量に設定する。ｚ−ｎは、デジタル信号のサンプリング周期のｎ倍の遅延時間に等しい。従って、１つの遅延器８０における遅延量は、図５におけるデータ入力部６２および合成部６４における切り替え時間に、フィルタ部５０の数を乗じた時間に相当する。
【００３６】
図６において、デジタル信号は、乗算器７０−１および遅延器８０−１に並列に入力される。乗算器７０−１は、入力されたデジタル信号のデータに、タップごとに定められたフィルタ係数に応じた乗算値を乗算する。乗算器７０−１は、乗算後のデータを後段のタップの加算器９０−２に出力する。
【００３７】
遅延器８０−１は、入力されたデジタル信号のデータを、遅延量ｚ−ｎだけ遅延させる。遅延器８０−１は、遅延させたデータを、後段のタップの乗算器７０−２および遅延器８０−２に出力する。加算器９０−２は、前段のタップの乗算器７０−１が出力するデータと、同一タップの乗算器７０−２が出力するデータとを加算する。デジタルフィルタ２０は、同様の乗算処理、遅延処理、および、加算処理を全てのタップについて繰り返して、加算器９０−Ｍが出力する信号から、解析信号の虚数部分を生成する。
【００３８】
遅延部４０は、デジタル信号を、デジタルフィルタ２０におけるタップ数Ｍおよび分割数Ｎに基づいて遅延させることで、解析信号の実数部分を生成する。例えば、遅延部４０は、デジタルフィルタ２０に入力された信号が遅延される遅延時間ｚ−ｎ(Ｍ−１)の半分の時間に等しい遅延時間ｚ−ｎ(Ｍ−１)／２だけ遅延させて、解析信号の実数部分を生成してよい。
【００３９】
以上のように、本実施形態に係るデジタルフィルタ２０は、それぞれの遅延器８０における遅延量を制御することにより、デジタル信号の分割数を変化させる。具体的には、デジタルフィルタ２０は、それぞれの遅延器８０における遅延量を、サンプリング周期に分割数を乗じた量にする。その結果、デジタルフィルタ２０は、タップ数を増やすことなく、信号の通過帯域を広げること、および、信号通過帯域の低域側のカットオフ周波数を制御することができる。
【００４０】
なお、図２に示した例では、それぞれのフィルタ部５０が、図６に示したデジタルフィルタ２０と同等の構成を有する。ただし、図２の各フィルタ部５０においては、ｎ＝１である。これに対し、本例のデジタルフィルタ２０は、各タップ間の遅延量を制御することで、フィルタ部５０の１つ分の回路で、インターリーブ可能なフィルタを実現することができる。このため、回路規模を低減することができる。
【００４１】
図７は、図６の変形例を示す。同図において、入力されたデジタル信号のデータは、それぞれの乗算器７０に同時に入力される。乗算器７０−１は、所定の係数を乗算した乗算値を遅延器８０−１に出力する。その他の乗算器７０は、同一タップの加算器９０に乗算値を出力する。
【００４２】
それぞれの加算器９０は、前段のタップ内の遅延器８０が出力したデータと、同一タップ内の乗算器７０が出力した乗算値とを加算する。各タップの乗算器７０、遅延器８０、および、加算器９０は、順次同じ処理を繰り返して、加算器９０−Ｍは、デジタル信号の虚数部分のデータを出力する。
【００４３】
図８は、他の実施形態に係るデジタルフィルタ２０を示す。同図において、デジタルフィルタ２０は、係数の対称性を利用して、図６および図７に示したデジタルフィルタ２０に比べてタップ数をＭ／２個とすることにより、乗算器７０の数を半減している。
【００４４】
デジタルフィルタ２０は、入力されたデジタル信号のデータを遅延器８０−１から遅延器８０−（Ｍ／２−１）まで、それぞれの遅延器８０において遅延量ｚ−ｎだけ遅延させながら順次伝搬する。遅延器８０−（Ｍ／２−１）は、遅延したデータを乗算器７０−Ｍ／２に出力すると同時に、遅延器８０−Ｍ／２に出力する。デジタルフィルタ２０は、遅延器８０−Ｍ／２に入力されたデータを遅延器８０−（Ｍ−２）まで順次伝搬する。
【００４５】
それぞれのタップに設けられた加算器９０は、それぞれのタップに接続される遅延器８０−１から遅延器８０−（Ｍ／２−１）までのいずれかの遅延器８０と、それぞれのタップに接続される遅延器８０−Ｍ／２から遅延器８０−（Ｍ−２）までのいずれかの遅延器８０とから出力されるデータを加算する。
【００４６】
それぞれの乗算器７０は、同一タップ内の加算器９０が出力するデータに所定の係数を乗算した乗算値を加算部１１０に出力する。例えば、乗算器７０−１は、加算器９０−１が出力したデータに所定の係数を乗算した乗算値を加算部１１０に出力する。加算部１１０は、それぞれの乗算器７０が出力した乗算値を加算することにより解析信号の虚数部分を生成する。
【００４７】
以上の構成により、デジタルフィルタ２０は、図６および図７の構成に示すデジタルフィルタ２０に比べて半分の数の乗算器７０により、インターリーブ可能なフィルタを構成することができる。その結果、信号処理装置１００は、デジタルフィルタ２０の回路規模を縮小することができる。
【００４８】
図９は、図８の変形例を示す。同図において、入力されたデジタル信号のデータは、それぞれの乗算器７０に同時に入力される。それぞれのタップの乗算器７０は、所定の係数を乗算した乗算値を同一タップの加算器９０に出力する。
【００４９】
加算器９０は、それぞれのタップに接続される乗算器７０から出力されるデータと、前段のタップとの間の遅延器８０から出力されるデータとを加算する。それぞれの遅延器８０は、前段の加算器９０から入力されるデータを遅延量ｚ−ｎだけ遅延させた上で、後段の加算器９０に出力する。遅延器８０−１に入力されたデータは、順次遅延器８０−（M−２）まで伝搬され、加算器９０−Mに出力される。加算器９０−Ｍは、同一タップの乗算器７０−１が出力するデータと、遅延器８０−（Ｍ−２）が出力するデータとを加算して、解析信号の虚数部分を生成する。
【００５０】
図１０は、他の実施形態に係るデジタルフィルタ２０の構成を示す。本実施形態に係るデジタルフィルタ２０は、各タップにおいて、フィルタ係数に応じた乗算値を、タップの順序に応じて順番に設定する。帯域制御部３０は、乗算値の順番を逆順にしてそれぞれのタップに設定することで、デジタルフィルタ２０における信号通過帯域を制御する。
【００５１】
具体的には、図１０に示すデジタルフィルタ２０の構成は、各タップにおける乗算器７０の係数が異なる以外は、図６に示すデジタルフィルタ２０の構成と等しい。例えば、図１０における乗算器７０−１に用いられる係数は、図６における乗算器７０−Ｍに用いられる係数に等しい。図１０における乗算器７０−Ｍに用いられる係数は、図６における乗算器７０−１に用いられる係数に等しい。当該構成により、デジタルフィルタ２０は、信号通過帯域を第２ナイキスト領域に切り替えることができる。なお、本例では、図６に示したデジタルフィルタ２０の構成を基に、乗算値の順番を逆順にする例を説明したが、図７から図９のいずれかのデジタルフィルタ２０の構成を基に、乗算値の順番を逆順に設定してもよい。
【００５２】
図１１は、図６に示すデジタルフィルタ２０および図１０に示すデジタルフィルタ２０の周波数特性を示す。同図において、破線は図６のデジタルフィルタ２０の周波数特性を示す。実線は、図１０のデジタルフィルタ２０の周波数特性を示す。それぞれのデジタルフィルタ２０は、信号通過帯域および信号阻止帯域が、互いに入れ替わった周波数特性を有する。本実施形態の構成によれば、デジタルフィルタ２０は、被測定信号に応じて、信号を通過させる領域を、第１ナイキスト領域または第２ナイキスト領域に容易に切り替えることができる。
【００５３】
図１２は、他の実施形態に係る信号処理装置１００の構成を示す。デジタルフィルタ２０は、データ系列の分割数ｎに応じて信号通過帯域を制御することができる。そこで、デジタルフィルタ２０の設計においては、解析すべき信号の周波数に応じて、データ系列の分割数ｎが決定される。
【００５４】
信号処理装置１００は、アナログ信号を解析する場合、アナログ信号をアナログ／デジタル変換器でデジタル信号に変換した上で、変換後のデジタル信号をデジタルフィルタ２０に入力する。広範囲の周波数帯域のアナログ信号を解析するために、アナログ／デジタル変換器におけるサンプリング周波数は、入力されうるアナログ信号の最大周波数に応じた周波数が選択される。
【００５５】
従って、当該最大周波数に対して低い周波数のアナログ信号を解析する場合には、必要以上にサンプリング周波数が高い。サンプリング周波数が高い場合には、デジタルフィルタ２０の動作周波数が高くなるので、消費電力および放射ノイズが増加するという問題が生じる。
【００５６】
そこで、本実施形態に係る信号処理装置１００は、図１に示した信号処理装置１００に対して、デシメーション部３５０をさらに有する。デシメーション部３５０は、デジタル信号のデータ数を低減してデジタルフィルタ２０に入力する。例えば、デシメーション部３５０は、デジタル信号のサンプリングデータを所定の間隔で選択した上で、選択したデータをデジタルフィルタ２０に入力してよい。以上の構成により、デジタルフィルタ２０は、解析すべき信号の周波数に応じて、最適なサンプリング周波数で動作するフィルタを構成することができる。
【００５７】
図１３は、他の実施形態に係る信号処理装置１００の構成を示す。同図における補償部３００は、補償信号生成部３１０および減算部３２０を有する。補償信号生成部３１０は、解析信号をべき乗した信号および補償係数に基づいて、デジタル信号の非線形歪を補償する補償信号を生成する。減算部３２０は、それぞれの補償信号を、デジタル信号から減じることで、非線形歪を補償する。
【００５８】
補償部３００の動作説明に先立ち、非線形歪の補償アルゴリズムの概要を説明する。図１４は、非線形歪の発生モデルを示す。本モデルにおける入力信号は、周波数ｆ０、位相θ0を有するｄ＝Ｃｏｓ（２πｆ０ｔ＋θ０）であるとする。アナログ回路４００は、ゲインＭ０を有しているので、ｘ＝Ｍ０Ｃｏｓ（２πｆ０ｔ＋θ０）をアナログ回路４０２に出力する。
【００５９】
続いて、アナログ回路４０２は、アナログ回路４０２が有する非線形性により生じる歪みが重畳された信号を、後段のアナログ回路４０４に出力する。アナログ回路４０４は、ゲインＧを有しているので、アナログ回路４０４の出力信号は、ｙ＝Ｇ（Ａ１・ｘ＋Ａ２・ｘ２＋Ａ３・ｘ３）となる。
【００６０】
図１５は、アナログ回路４０４が出力する信号ｙに含まれる高調波歪のスペクトラムの概念図を示す。ｆ０は基本波成分、２ｆ０は２次高調波成分、３ｆ０は３次高調波成分を示す。２次高調波成分の振幅Ｈ２および３次高調波成分の振幅Ｈ３は次のように算出できる。
【数１】
これより、２次高調波および３次高調波成分の補償係数は、
【数２】
により算出することができる。
【００６１】
信号処理装置１００は、上記補償係数を用いることにより、信号ｙに含まれる非線形歪を補償する補償信号
【数３】
式（１）
を生成することができる。ここで、Ｈ［ｙ］は、信号ｙを複素数に変換したデータ、θ２は２次高調波の位相、θ３は３次高調波の位相である。
【００６２】
信号処理装置１００は、信号ｙから補償信号を減算することにより、歪のない解析信号を得ることができる。具体的には、
【数４】
と近似すると、補償後の信号は、
【数５】
となり、歪のない解析信号を得られることがわかる。
【００６３】
デジタルフィルタ２０は、ヒルベルトフィルタを用いて、式（１）に含まれる信号ｙの複素数変換データを生成してよい。補償部３００は、デジタルフィルタ２０が生成した実数部分のデータおよび虚数部分のデータを用いて、式（１）に示す演算を行うことにより、補償信号を生成する。減算部３２０は、デジタルフィルタ２０が出力する実数部分から、補償部３００が出力する補償信号を減算することにより、非線形歪が補償された信号を生成する。
【００６４】
図１６は、デジタル信号のスペクトラム、および、インターリーブをしない場合（ｎ＝１）のデジタルフィルタ２０の周波数特性の実験データを示す。図１７は、信号処理装置１００が出力する信号のスペクトラムの実験データを示す。両図において、横軸は周波数を示し、縦軸はデジタルフィルタ２０のゲイン(ｄＢ)を示す。サンプリング周波数Ｆｓは１００Ｍｓｐｓ、デジタル信号の基本波周波数は６０ＭＨｚ、サンプリング数は８１９２である。
【００６５】
図１６において、デジタル信号の基本波成分と共に、波形歪の原因となる高調波成分（高調波の折り返し信号成分）が存在する。ところが、デジタル信号の基本波周波数は、デジタルフィルタ２０の信号阻止帯域に含まれている。従って、補償部３００は、デジタル信号をデジタルフィルタ２０から取得できない。その結果、補償部３００は、補償信号を生成できないので、図１７に示すように、信号処理装置１００が出力する信号からは、デジタル信号に含まれる高調波成分は除去されない。
【００６６】
図１８は、デジタル信号のスペクトラム、および、インターリーブをする場合（Ｎ＝２）のデジタルフィルタ２０の周波数特性の実験データを示す。図１９は、信号処理装置１００が出力する信号のスペクトラムの実験データを示す。図１８のデジタルフィルタ２０は、インターリーブをすることにより、図１６のデジタルフィルタ２０と異なる信号通過帯域特性を有しており、デジタル信号の基本波周波数が、デジタルフィルタ２０の信号通過帯域に含まれる。
【００６７】
デジタル信号の基本波周波数がデジタルフィルタ２０の信号通過帯域に含まれるので、補償部３００は、デジタル信号をデジタルフィルタ２０から取得できる。従って、補償部３００は、デジタル信号から補償信号を生成することができる。その結果、図１９に示すように、信号処理装置１００が出力する信号からは、デジタル信号に含まれていた高調波成分が除去される。
【００６８】
図２０は、インターリーブチャネル数を６とした場合のデジタルフィルタ２０の周波数特性を示す。図２１は、図２０の低周波数領域の拡大図を示す。図２０および図２１において、デジタル信号の基本波周波数は、サンプリング周波数１００Ｍｓｐｓに対して１００分の１の周波数に相当する１ＭＨｚである。デジタルフィルタ２０がインターリーブチャネル数を増やしたことにより、低域のカットオフ周波数がデジタル信号の基本波周波数よりも十分に低くなっている。その結果、デジタル信号の基本波周波数が、デジタルフィルタ２０の信号通過帯域に含まれることがわかる。
【００６９】
以上のように、本実施形態に係る信号処理装置１００は、解析信号生成部２００が生成した解析信号の複素数成分データを用いて、補償部３００が補償信号を生成することにより、非線形歪を除去することができる。特に、デジタルフィルタ２０は、データ系列の分割数、つまり、インターリーブチャネル数を変化することにより、タップ数を変更することなくフィルタの周波数特性を変化させることができる。従って、信号処理装置１００は、解析信号の周波数等の特性に応じて、最適なフィルタ特性に調整した上で、デジタル信号の補償をすることができる。
【００７０】
図２２は、他の実施形態に係る信号処理装置１００を構成するコンピュータ１９００のハードウェア構成の一例を示す。図２３は、本実施形態に係る信号処理装置１００の動作フローチャートの一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。
【００７１】
ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
【００７２】
入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。
【００７３】
また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラム、及び／又は、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０を入出力コントローラ２０８４へと接続すると共に、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を入出力コントローラ２０８４へと接続する。
【００７４】
ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。
【００７５】
コンピュータ１９００にインストールされ、コンピュータ１９００を信号処理装置１００として機能させるプログラムは、コンピュータ１９００を、デジタルフィルタ２０を用いて、デジタル信号を複素数の解析信号に変換する解析信号生成部２００と、非線形歪に応じた複素数の補償係数を用いて、解析信号を補正する補償部３００として機能させ、デジタルフィルタ２０に、デジタル信号のデータをＮ個（ただし、ｎは２以上の整数）のデータ系列に分割させ、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当てさせ、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングさせ、フィルタリングした各データ系列を合成して解析信号の虚数部分を生成させる。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、図１から図２１に関連して説明した、いずれかの信号処理装置１００として機能させてよい。
【００７６】
具体的には、当該プログラムにより、コンピュータ１９００は、入力されるデジタル信号のデータを所定の順番でｎ個のデータ系列に分割する（Ｓ１０１）。次に、コンピュータ１９００は、分割したデータ系列ごとに、同一のフィルタ係数を用いてフィルタリングする（Ｓ１０２）。続いて、コンピュータ１９００は、フィルタリングした各データ系列のデータを合成して、解析信号の虚数部分のデータを生成する（Ｓ１０３）。
【００７７】
さらに、コンピュータ１９００は、生成した解析信号の虚数部分のデータと、解析信号の実数部分のデータと、あらかじめ算出した補償係数とを用いて、補償信号を生成する（Ｓ１０４）。コンピュータ１９００は、解析信号の実数部分のデータから、生成した補償信号を減算することにより、非線形歪を補償した信号を生成してよい（Ｓ１０５）。
【００７８】
これらのプログラムに記述された情報処理は、コンピュータ１９００に読込まれることにより、ソフトウェアと上述した各種のハードウェア資源とが協働した具体的手段である解析信号生成部２００および補償部３００として機能する。そして、これらの具体的手段によって、本実施形態におけるコンピュータ１９００の使用目的に応じた情報の演算又は加工を実現することにより、使用目的に応じた特有の信号処理装置１００が構築される。
【００７９】
一例として、コンピュータ１９００と外部の装置等との間で通信を行う場合には、ＣＰＵ２０００は、ＲＡＭ２０２０上にロードされた通信プログラムを実行し、通信プログラムに記述された処理内容に基づいて、通信インターフェイス２０３０に対して通信処理を指示する。通信インターフェイス２０３０は、ＣＰＵ２０００の制御を受けて、ＲＡＭ２０２０、ハードディスクドライブ２０４０、フレキシブルディスク２０９０、又はＣＤ−ＲＯＭ２０９５等の記憶装置上に設けた送信バッファ領域等に記憶された送信データを読み出してネットワークへと送信し、もしくは、ネットワークから受信した受信データを記憶装置上に設けた受信バッファ領域等へと書き込む。このように、通信インターフェイス２０３０は、ＤＭＡ（ダイレクト・メモリ・アクセス）方式により記憶装置との間で送受信データを転送してもよく、これに代えて、ＣＰＵ２０００が転送元の記憶装置又は通信インターフェイス２０３０からデータを読み出し、転送先の通信インターフェイス２０３０又は記憶装置へとデータを書き込むことにより送受信データを転送してもよい。
【００８０】
また、ＣＰＵ２０００は、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０（ＣＤ−ＲＯＭ２０９５）、フレキシブルディスク・ドライブ２０５０（フレキシブルディスク２０９０）等の外部記憶装置に格納されたファイルまたはデータベース等の中から、全部または必要な部分をＤＭＡ転送等によりＲＡＭ２０２０へと読み込ませ、ＲＡＭ２０２０上のデータに対して各種の処理を行う。そして、ＣＰＵ２０００は、処理を終えたデータを、ＤＭＡ転送等により外部記憶装置へと書き戻す。
【００８１】
このような処理において、ＲＡＭ２０２０は、外部記憶装置の内容を一時的に保持するものとみなせるから、本実施形態においてはＲＡＭ２０２０および外部記憶装置等をメモリ、記憶部、または記憶装置等と総称する。本実施形態における各種のプログラム、データ、テーブル、データベース等の各種の情報は、このような記憶装置上に格納されて、情報処理の対象となる。なお、ＣＰＵ２０００は、ＲＡＭ２０２０の一部をキャッシュメモリに保持し、キャッシュメモリ上で読み書きを行うこともできる。このような形態においても、キャッシュメモリはＲＡＭ２０２０の機能の一部を担うから、本実施形態においては、区別して示す場合を除き、キャッシュメモリもＲＡＭ２０２０、メモリ、及び／又は記憶装置に含まれるものとする。
【００８２】
また、ＣＰＵ２０００は、ＲＡＭ２０２０から読み出したデータに対して、プログラムの命令列により指定された、本実施形態中に記載した各種の演算、情報の加工、条件判断、情報の検索・置換等を含む各種の処理を行い、ＲＡＭ２０２０へと書き戻す。例えば、ＣＰＵ２０００は、条件判断を行う場合においては、本実施形態において示した各種の変数が、他の変数または定数と比較して、大きい、小さい、以上、以下、等しい等の条件を満たすかどうかを判断し、条件が成立した場合（又は不成立であった場合）に、異なる命令列へと分岐し、またはサブルーチンを呼び出す。
【００８３】
また、ＣＰＵ２０００は、記憶装置内のファイルまたはデータベース等に格納された情報を検索することができる。例えば、第１属性の属性値に対し第２属性の属性値がそれぞれ対応付けられた複数のエントリが記憶装置に格納されている場合において、ＣＰＵ２０００は、記憶装置に格納されている複数のエントリの中から第１属性の属性値が指定された条件と一致するエントリを検索し、そのエントリに格納されている第２属性の属性値を読み出すことにより、所定の条件を満たす第１属性に対応付けられた第２属性の属性値を得ることができる。
【００８４】
以上に示したプログラム又はモジュールは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤ又はＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク又はインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。
【００８５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８６】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８７】
２０ デジタルフィルタ、３０ 帯域制御部、４０ 遅延部、５０ フィルタ部、６２ データ入力部、６４ 合成部、７０ 乗算器、８０ 遅延器、９０ 加算器、１００ 信号処理装置、１１０ 加算部、２００ 解析信号生成部、３００ 補償部、３１０ 補償信号生成部、３２０ 減算部、３５０ デシメーション部、４００ アナログ回路、４０２ アナログ回路、４０４ アナログ回路、１９００ コンピュータ、２０００ ＣＰＵ、２０１０ ＲＯＭ、２０２０ ＲＡＭ、２０３０ 通信インターフェイス、２０４０ ハードディスクドライブ、２０５０ フレキシブルディスク・ドライブ、２０６０ ＣＤ−ＲＯＭドライブ、２０７０ 入出力チップ、２０７５ グラフィック・コントローラ、２０８０ 表示装置、２０８２ ホスト・コントローラ、２０８４ 入出力コントローラ、２０９０ フレキシブルディスク、２０９５ ＣＤ−ＲＯＭ
【技術分野】
【０００１】
本発明は、信号処理装置、デジタルフィルタ、および、プログラムに関する。
【背景技術】
【０００２】
信号処理装置は、デジタル信号の非線形歪を補償する場合に、デジタル信号の複素数信号を用いて補償信号を生成する。デジタル信号を複素数信号に変換する方法として、ヒルベルト変換が知られている。ヒルベルト変換については、特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２３３９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信号処理装置は、デジタル信号処理回路を用いたヒルベルトフィルタにより、デジタル信号をヒルベルト変換することができる。ヒルベルトフィルタはバンドパスフィルタの一種であり、デジタル信号処理回路のタップ数およびタップ係数等に応じて周波数特性が定まる。ところが、ヒルベルトフィルタをさまざまな周波数帯域に適用するには、タップ数を増やす必要があるので、回路規模が増大するという課題があった。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の第１の態様においては、デジタル信号の非線形歪を補償する信号処理装置であって、デジタルフィルタを用いて、デジタル信号を複素数の解析信号に変換する解析信号生成部と、非線形歪に応じた複素数の補償係数を用いて、解析信号を補正する補償部とを備え、デジタルフィルタは、デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割し、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当て、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングし、フィルタリングした各データ系列を合成して解析信号の虚数部分を生成する信号処理装置を提供する。
【０００６】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る信号処理装置１００の構成を示す。
【図２】解析信号生成部２００の構成の一例を示す。
【図３】ｎ＝１の場合のデジタルフィルタ２０の周波数特性を示す。
【図４】ｎ＝２の場合のデジタルフィルタ２０の周波数特性を示す。
【図５】ｎ＝４の場合のデジタルフィルタ２０の周波数特性を示す。
【図６】本実施形態に係るデジタルフィルタ２０の具体的な構成例を示す。
【図７】図６の変形例を示す。
【図８】他の実施形態に係るデジタルフィルタ２０を示す。
【図９】図８の変形例を示す。
【図１０】他の実施形態に係るデジタルフィルタ２０の構成を示す。
【図１１】図６に示すデジタルフィルタ２０および図１０に示すデジタルフィルタ２０の周波数特性を示す。
【図１２】他の実施形態に係る信号処理装置１００の構成を示す。
【図１３】他の実施形態に係る信号処理装置１００の構成を示す。
【図１４】非線形歪の発生モデルを示す。
【図１５】アナログ回路４０４の出力信号ｙに含まれる高調波歪のスペクトルの概念図を示す。
【図１６】デジタル信号のスペクトラム、および、インターリーブをしない場合（Ｎ＝１）のデジタルフィルタ２０の周波数特性の実験データを示す。
【図１７】信号処理装置１００が出力する信号のスペクトラムの実験データを示す。
【図１８】デジタル信号のスペクトラム、および、インターリーブをする場合（Ｎ＝２）のデジタルフィルタ２０の周波数特性の実験データを示す。
【図１９】信号処理装置１００が出力する信号のスペクトラムの実験データを示す。
【図２０】インターリーブチャネル数を６とした場合のデジタルフィルタ２０の周波数特性を示す。
【図２１】他の実施形態に係るデジタルフィルタ２０の構成を示す。
【図２２】他の実施形態に係る信号処理装置１００を構成するコンピュータ１９００のハードウェア構成の一例を示す。
【図２３】本実施形態に係る信号処理装置１００の動作フローチャートの一例を示す。
【発明を実施するための形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本実施形態に係る信号処理装置１００の構成を示す。信号処理装置１００は、デジタル信号の非線形歪を補償する。信号処理装置１００は、解析信号生成部２００および補償部３００を備える。解析信号生成部２００は、デジタルフィルタ２０を用いて、デジタル信号を複素数の解析信号に変換する。補償部３００は、非線形歪に応じた複素数の補償係数を用いて、解析信号を補正する。デジタル信号は、例えば、アナログ／デジタル変換器によってアナログ信号をデジタル変換した信号であってよい。
【００１０】
デジタルフィルタ２０は、デジタル信号処理回路により構成するバンドパスフィルタであってよい。デジタルフィルタ２０は、ＦＩＲフィルタ等により構成するヒルベルトフィルタであってよい。与えられるデジタル信号の帯域は一定に限られないので、デジタルフィルタ２０の信号通過帯域は、可変であることが好ましい。
【００１１】
デジタルフィルタ２０がＦＩＲフィルタである場合、デジタルフィルタ２０の周波数特性は、入力されるデジタル信号のサンプリング周波数（ナイキスト周波数の２倍の周波数）、タップ数およびタップ係数によって定まる。デジタルフィルタ２０のタップ数が固定されている場合には、タップ係数により定まる信号阻止帯域リップルと信号通過帯域幅との間には、トレードオフの関係が生じる。具体的には、信号阻止帯域リップルを小さくすると、信号通過帯域幅が狭くなる。
【００１２】
例えば、デジタルフィルタ２０の周波数特性は、ＤＣ付近および入力信号のナイキスト周波数付近に遷移領域を有する。信号阻止帯域リップルを小さくすると、当該遷移領域がなだらかになり、信号通過帯域が狭くなってしまう。このため、タップ係数の調整では、信号阻止帯域の低リップル化および信号通過帯域の広帯域化を両立することが困難である。
【００１３】
このため、本例におけるデジタルフィルタ２０は、デジタル信号のサンプリング周波数を低くすることにより、信号阻止帯域リップルを小さくすると共に、低域側の信号通過帯域を広げることができる。しかし、サンプリング周波数を低くすると、折り返しの発生により、ＳＮ比が低下するという問題が生じる。また、サンプリングにより得られるデジタル信号の帯域が狭くなってしまう。
【００１４】
また、デジタルフィルタ２０は、タップ数を増やすことにより、信号阻止帯域リップルを変化させないで信号通過帯域幅を広くすることができる。しかし、デジタルフィルタ２０のタップ数を増やすと、デジタル信号処理回路の規模が増大するという問題が生じる。特に、ＦＰＧＡ等のプログラマブルデバイスを、デジタルフィルタ２０として機能させる場合、回路規模が制限されるので、タップ数は固定されることが好ましい。
【００１５】
そこで、本実施形態に係る信号処理装置１００において、デジタルフィルタ２０は、デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割する。以下、ｎ個のデータ系列に分割することを、「ｎチャネルのインターリーブ」と称する。例えば、デジタル信号のデータ数が２５６の場合、デジタルフィルタ２０は、１２８個ずつのデータを有する２個のデータ系列に分割する２チャネルのインターリーブをしてよい。また、デジタルフィルタ２０は、６４個ずつのデータを有する４個のデータ系列に分割する４チャネルのインターリーブをしてもよい。
【００１６】
デジタルフィルタ２０は、ｎ個のデータ系列のうち、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当てる。例えば、ｎ＝４の場合、デジタルフィルタ２０は、１番目、５番目、９番目、・・・、（４×Ｌ＋１）番目のデータを第１のデータ系列に割り当ててよく、２番目、６番目、１０番目、・・・、（４×Ｌ＋２）番目のデータを第２のデータ系列に割り当ててよい。
【００１７】
デジタルフィルタ２０は、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングする。デジタルフィルタ２０は、フィルタリングした各データ系列を合成して解析信号の虚数部分を生成する。さらに、デジタルフィルタ２０は、デジタル信号を遅延させて、解析信号の実数部分を生成してよい。
【００１８】
補償部３００は、デジタルフィルタ２０が生成した解析信号の実数部分および虚数部分に基づいて、補償信号を生成する。本例の補償部３００は、補償信号生成部３１０および減算部３２０を有する。補償信号生成部３１０は、複素数の解析信号に基づいて、実数の補償信号を生成する。減算部３２０は、解析信号生成部２００が出力する解析信号の実数部分から補償信号生成部３１０が出力する補償信号を減算することにより、非線形歪が補償された信号を生成する。
【００１９】
図２は、解析信号生成部２００の構成の一例を示す。同図において、解析信号生成部２００は、デジタルフィルタ２０および遅延部４０を有する。デジタルフィルタ２０は、解析信号の虚数部分の信号を生成する。遅延部４０は、解析信号の実数部分の信号を生成する。遅延部４０は、デジタルフィルタ２０と並列にデジタル信号を受け取り、デジタルフィルタ２０において生じる遅延時間に対応する時間だけ当該デジタル信号を遅延させて、解析信号の実数部分を生成する。
【００２０】
帯域制御部３０は、デジタルフィルタ２０におけるデータ系列の分割数ｎを制御する。帯域制御部３０は、当該制御により、デジタルフィルタ２０における信号通過帯域を制御する。
【００２１】
デジタルフィルタ２０は、並列に設けられ、それぞれ同一のフィルタ係数が設定される、第１番目から第Ｎ番目までのフィルタ部５０（５０−１、５０−２、５０−３、・・・、５０−Ｎ）を有する。また、デジタルフィルタ２０は、第ｋ番目のフィルタ部５０−ｋにデジタル信号のＮ×Ｌ＋ｋ番目のデータが順次入力されるように、それぞれのフィルタ部５０に対してデジタル信号の各データを振り分けて入力するデータ入力部６２を有する。さらに、デジタルフィルタ２０は、それぞれのフィルタ部５０が出力する信号を合成する合成部６４を有する。
【００２２】
例えば、データ入力部６２は、デジタル信号のデータを順次異なるフィルタ部５０に入力することで、デジタル信号のデータを４個のデータ系列に分割し、対応するフィルタ部５０に入力する。データ入力部６２は、デジタル信号のサンプリング周期に等しい時間（以下、サンプリング時間）ごとに、デジタル信号を入力するフィルタ部５０を循環して切り替える。
【００２３】
データ入力部６２は、第１のデータ系列に含まれる１番目のデータをフィルタ部５０−１に入力する。サンプリング時間の経過後に、データ入力部６２は、第２のデータ系列に含まれる２番目のデータをフィルタ部５０−２に入力する。さらなるサンプリング時間の経過後に、データ入力部６２は、第３のデータ系列に含まれる３番目のデータをフィルタ部５０−３に入力する。同様に、データ入力部６２は、第４のデータ系列に含まれる４番目のデータをフィルタ部５０−４に入力する。次に、データ入力部６２は、第１のデータ系列に含まれる５番目のデータをフィルタ部５０−１に入力する。
【００２４】
データ入力部６２がサンプリング時間ごとに切り替え動作を繰り返すことにより、それぞれのフィルタ部５０は、サンプリング時間×チャネル数に相当する時間ごとにデータが入力され、データ入力に応じてフィルタリング処理をする。合成部６４は、サンプリング時間ごとに、それぞれのフィルタ部５０からフィルタリング後のデータ系列を取得した上で、取得したデータ系列を合成することにより、解析信号の虚数部分を生成する。例えば合成部６４は、データ入力部６２と同期して、データを取得するフィルタ部５０を循環して切り替えてよい。合成部６４は、データ入力部６２と同一のフィルタ部５０を選択してよく、データ入力部６２が選択するフィルタ部５０の番号に対して一定の番号差を有するフィルタ部５０を選択してもよい。
【００２５】
図３は、ｎ＝１の場合（インターリーブしない場合）のデジタルフィルタ２０の周波数特性を示す。図４は、ｎ＝２の場合のデジタルフィルタ２０の周波数特性を示す。図５は、ｎ＝４の場合のデジタルフィルタ２０の周波数特性を示す。
【００２６】
各図において、横軸は周波数を示し、縦軸はデジタルフィルタ２０のゲイン（ｄＢ）を示す。横軸のＦｓ／２はサンプリング周波数の１／２の周波数を示す。ｎ＝１の場合には、周波数が０からＦｓ／２の間の第１ナイキスト領域が、信号通過帯域となっていることがわかる。
【００２７】
図３および図４を比較すると、ｎ＝２の場合の信号通過帯域は、ｎ＝１の場合の信号通過帯域よりも低域にシフトしていることがわかる。信号通過帯域が低域にシフトしているにもかかわらず、サンプリング周波数は変化していない。従って、ｎ＝２の場合のフィルタは、所定の基本波成分を通過させると同時に、より低い周波数の信号を通過させることができるフィルタとなっている。図４および図５を比較すると、ｎ＝４とすることにより、さらに信号通過帯域を制御できることがわかる。
【００２８】
図３から図５によれば、分割数（インターリーブチャネル数）ｎの増加に伴い、信号通過帯域における遷移領域の立ち上がりおよび立ち下がりが急峻になることがわかる。例えば、ｎ＝４の場合には、デジタルフィルタ２０のゲインの変化が、ｎ＝１の場合の変化に比べて急峻である。その結果、ｎ＝１の場合には信号通過帯域に含まれなかった周波数が、ｎ＝４の場合には信号通過帯域に含まれる。つまり、帯域制御部３０は、分割数ｎを制御することで、デジタルフィルタ２０における信号通過帯域の低域側のカットオフ周波数を制御することができる。
【００２９】
帯域制御部３０は、デジタルフィルタ２０における信号通過帯域の低域側のカットオフ周波数が、デジタル信号の基本波周波数よりも低くなるように、分割数ｎを制御してよい。例えば、ｎ＝１のデジタルフィルタ２０の低域側カットオフ周波数が１ＭＨｚの場合、当該デジタルフィルタ２０は、基本波周波数が１００ＫＨｚのデジタル信号を通過させない。しかし、デジタルフィルタ２０は、分割数ｎを４にして、低域側カットオフ周波数が５０ＫＨｚになるように制御すれば、基本波周波数が１００ＫＨｚのデジタル信号を通過させることができる。
【００３０】
以上のように、本実施形態に係るデジタルフィルタ２０は、データ系列の分割数ｎを制御することにより、タップ数を増やすことなく、信号の通過帯域を広げること、および、信号通過帯域の低域側のカットオフ周波数を制御することができる。従って、本実施形態に係るデジタルフィルタ２０は、デジタル信号処理回路の規模を増大させることなく、デジタル信号に適した信号通過帯域を設定することができる。
【００３１】
また、図１に関連して説明したように、信号処理装置１００においては、解析信号の虚数部分は、補償信号生成部３１０における補償信号の生成に用いられるだけで、減算部３２０における補償では、解析信号の虚数部分を用いない。このため、デジタルフィルタ２０は、デジタル信号の基本波成分を通過できればよく、高調波成分については通過しても、通過しなくともよい。このため、図４および図５に示したように、デジタル信号の基本波周波数に応じて信号通過帯域の低域側を拡張したことに伴い、高域側の帯域が櫛状になっても、信号処理装置１００の動作に支障が生じない。
【００３２】
図６は、本実施形態に係る解析信号生成部２００の具体的な構成例を示す。解析信号生成部２００は、デジタルフィルタ２０および遅延部４０を有する。デジタルフィルタ２０は、Ｍ個のタップを有するＦＩＲフィルタである。
【００３３】
デジタルフィルタ２０は、それぞれのタップｘに対応して設けられた複数の乗算器７０（７０−１、７０−２、・・・、７０−ｘ、・・・、７０−Ｍ）複数の遅延器８０（８０−１、８０−２、・・・、８０−ｘ、・・・、８０−（Ｍ−１））、および、複数の加算器９０（９０−２、・・・、９０−ｘ、・・・、９０−Ｍ）を有する。
【００３４】
乗算器７０−ｘは、対応するタップｘに入力されるデジタル信号のデータに、フィルタ係数に応じた乗算値を乗算する。遅延器８０−ｘは、それぞれのタップ間（タップｘおよびタップｘ＋１）に設けられ、タップ間で伝送するデータを所定の遅延量で遅延させる。
【００３５】
帯域制御部３０は、デジタル信号のサンプリング周期に、分割数ｎを乗じた値に基づいて、遅延器８０における遅延量を制御する。具体的には、デジタル信号の１サンプリング周期に相当する遅延量がｚ−１で示される場合に、帯域制御部３０は、それぞれの遅延器８０の遅延量をｚ−ｎの遅延量に設定する。ｚ−ｎは、デジタル信号のサンプリング周期のｎ倍の遅延時間に等しい。従って、１つの遅延器８０における遅延量は、図５におけるデータ入力部６２および合成部６４における切り替え時間に、フィルタ部５０の数を乗じた時間に相当する。
【００３６】
図６において、デジタル信号は、乗算器７０−１および遅延器８０−１に並列に入力される。乗算器７０−１は、入力されたデジタル信号のデータに、タップごとに定められたフィルタ係数に応じた乗算値を乗算する。乗算器７０−１は、乗算後のデータを後段のタップの加算器９０−２に出力する。
【００３７】
遅延器８０−１は、入力されたデジタル信号のデータを、遅延量ｚ−ｎだけ遅延させる。遅延器８０−１は、遅延させたデータを、後段のタップの乗算器７０−２および遅延器８０−２に出力する。加算器９０−２は、前段のタップの乗算器７０−１が出力するデータと、同一タップの乗算器７０−２が出力するデータとを加算する。デジタルフィルタ２０は、同様の乗算処理、遅延処理、および、加算処理を全てのタップについて繰り返して、加算器９０−Ｍが出力する信号から、解析信号の虚数部分を生成する。
【００３８】
遅延部４０は、デジタル信号を、デジタルフィルタ２０におけるタップ数Ｍおよび分割数Ｎに基づいて遅延させることで、解析信号の実数部分を生成する。例えば、遅延部４０は、デジタルフィルタ２０に入力された信号が遅延される遅延時間ｚ−ｎ(Ｍ−１)の半分の時間に等しい遅延時間ｚ−ｎ(Ｍ−１)／２だけ遅延させて、解析信号の実数部分を生成してよい。
【００３９】
以上のように、本実施形態に係るデジタルフィルタ２０は、それぞれの遅延器８０における遅延量を制御することにより、デジタル信号の分割数を変化させる。具体的には、デジタルフィルタ２０は、それぞれの遅延器８０における遅延量を、サンプリング周期に分割数を乗じた量にする。その結果、デジタルフィルタ２０は、タップ数を増やすことなく、信号の通過帯域を広げること、および、信号通過帯域の低域側のカットオフ周波数を制御することができる。
【００４０】
なお、図２に示した例では、それぞれのフィルタ部５０が、図６に示したデジタルフィルタ２０と同等の構成を有する。ただし、図２の各フィルタ部５０においては、ｎ＝１である。これに対し、本例のデジタルフィルタ２０は、各タップ間の遅延量を制御することで、フィルタ部５０の１つ分の回路で、インターリーブ可能なフィルタを実現することができる。このため、回路規模を低減することができる。
【００４１】
図７は、図６の変形例を示す。同図において、入力されたデジタル信号のデータは、それぞれの乗算器７０に同時に入力される。乗算器７０−１は、所定の係数を乗算した乗算値を遅延器８０−１に出力する。その他の乗算器７０は、同一タップの加算器９０に乗算値を出力する。
【００４２】
それぞれの加算器９０は、前段のタップ内の遅延器８０が出力したデータと、同一タップ内の乗算器７０が出力した乗算値とを加算する。各タップの乗算器７０、遅延器８０、および、加算器９０は、順次同じ処理を繰り返して、加算器９０−Ｍは、デジタル信号の虚数部分のデータを出力する。
【００４３】
図８は、他の実施形態に係るデジタルフィルタ２０を示す。同図において、デジタルフィルタ２０は、係数の対称性を利用して、図６および図７に示したデジタルフィルタ２０に比べてタップ数をＭ／２個とすることにより、乗算器７０の数を半減している。
【００４４】
デジタルフィルタ２０は、入力されたデジタル信号のデータを遅延器８０−１から遅延器８０−（Ｍ／２−１）まで、それぞれの遅延器８０において遅延量ｚ−ｎだけ遅延させながら順次伝搬する。遅延器８０−（Ｍ／２−１）は、遅延したデータを乗算器７０−Ｍ／２に出力すると同時に、遅延器８０−Ｍ／２に出力する。デジタルフィルタ２０は、遅延器８０−Ｍ／２に入力されたデータを遅延器８０−（Ｍ−２）まで順次伝搬する。
【００４５】
それぞれのタップに設けられた加算器９０は、それぞれのタップに接続される遅延器８０−１から遅延器８０−（Ｍ／２−１）までのいずれかの遅延器８０と、それぞれのタップに接続される遅延器８０−Ｍ／２から遅延器８０−（Ｍ−２）までのいずれかの遅延器８０とから出力されるデータを加算する。
【００４６】
それぞれの乗算器７０は、同一タップ内の加算器９０が出力するデータに所定の係数を乗算した乗算値を加算部１１０に出力する。例えば、乗算器７０−１は、加算器９０−１が出力したデータに所定の係数を乗算した乗算値を加算部１１０に出力する。加算部１１０は、それぞれの乗算器７０が出力した乗算値を加算することにより解析信号の虚数部分を生成する。
【００４７】
以上の構成により、デジタルフィルタ２０は、図６および図７の構成に示すデジタルフィルタ２０に比べて半分の数の乗算器７０により、インターリーブ可能なフィルタを構成することができる。その結果、信号処理装置１００は、デジタルフィルタ２０の回路規模を縮小することができる。
【００４８】
図９は、図８の変形例を示す。同図において、入力されたデジタル信号のデータは、それぞれの乗算器７０に同時に入力される。それぞれのタップの乗算器７０は、所定の係数を乗算した乗算値を同一タップの加算器９０に出力する。
【００４９】
加算器９０は、それぞれのタップに接続される乗算器７０から出力されるデータと、前段のタップとの間の遅延器８０から出力されるデータとを加算する。それぞれの遅延器８０は、前段の加算器９０から入力されるデータを遅延量ｚ−ｎだけ遅延させた上で、後段の加算器９０に出力する。遅延器８０−１に入力されたデータは、順次遅延器８０−（M−２）まで伝搬され、加算器９０−Mに出力される。加算器９０−Ｍは、同一タップの乗算器７０−１が出力するデータと、遅延器８０−（Ｍ−２）が出力するデータとを加算して、解析信号の虚数部分を生成する。
【００５０】
図１０は、他の実施形態に係るデジタルフィルタ２０の構成を示す。本実施形態に係るデジタルフィルタ２０は、各タップにおいて、フィルタ係数に応じた乗算値を、タップの順序に応じて順番に設定する。帯域制御部３０は、乗算値の順番を逆順にしてそれぞれのタップに設定することで、デジタルフィルタ２０における信号通過帯域を制御する。
【００５１】
具体的には、図１０に示すデジタルフィルタ２０の構成は、各タップにおける乗算器７０の係数が異なる以外は、図６に示すデジタルフィルタ２０の構成と等しい。例えば、図１０における乗算器７０−１に用いられる係数は、図６における乗算器７０−Ｍに用いられる係数に等しい。図１０における乗算器７０−Ｍに用いられる係数は、図６における乗算器７０−１に用いられる係数に等しい。当該構成により、デジタルフィルタ２０は、信号通過帯域を第２ナイキスト領域に切り替えることができる。なお、本例では、図６に示したデジタルフィルタ２０の構成を基に、乗算値の順番を逆順にする例を説明したが、図７から図９のいずれかのデジタルフィルタ２０の構成を基に、乗算値の順番を逆順に設定してもよい。
【００５２】
図１１は、図６に示すデジタルフィルタ２０および図１０に示すデジタルフィルタ２０の周波数特性を示す。同図において、破線は図６のデジタルフィルタ２０の周波数特性を示す。実線は、図１０のデジタルフィルタ２０の周波数特性を示す。それぞれのデジタルフィルタ２０は、信号通過帯域および信号阻止帯域が、互いに入れ替わった周波数特性を有する。本実施形態の構成によれば、デジタルフィルタ２０は、被測定信号に応じて、信号を通過させる領域を、第１ナイキスト領域または第２ナイキスト領域に容易に切り替えることができる。
【００５３】
図１２は、他の実施形態に係る信号処理装置１００の構成を示す。デジタルフィルタ２０は、データ系列の分割数ｎに応じて信号通過帯域を制御することができる。そこで、デジタルフィルタ２０の設計においては、解析すべき信号の周波数に応じて、データ系列の分割数ｎが決定される。
【００５４】
信号処理装置１００は、アナログ信号を解析する場合、アナログ信号をアナログ／デジタル変換器でデジタル信号に変換した上で、変換後のデジタル信号をデジタルフィルタ２０に入力する。広範囲の周波数帯域のアナログ信号を解析するために、アナログ／デジタル変換器におけるサンプリング周波数は、入力されうるアナログ信号の最大周波数に応じた周波数が選択される。
【００５５】
従って、当該最大周波数に対して低い周波数のアナログ信号を解析する場合には、必要以上にサンプリング周波数が高い。サンプリング周波数が高い場合には、デジタルフィルタ２０の動作周波数が高くなるので、消費電力および放射ノイズが増加するという問題が生じる。
【００５６】
そこで、本実施形態に係る信号処理装置１００は、図１に示した信号処理装置１００に対して、デシメーション部３５０をさらに有する。デシメーション部３５０は、デジタル信号のデータ数を低減してデジタルフィルタ２０に入力する。例えば、デシメーション部３５０は、デジタル信号のサンプリングデータを所定の間隔で選択した上で、選択したデータをデジタルフィルタ２０に入力してよい。以上の構成により、デジタルフィルタ２０は、解析すべき信号の周波数に応じて、最適なサンプリング周波数で動作するフィルタを構成することができる。
【００５７】
図１３は、他の実施形態に係る信号処理装置１００の構成を示す。同図における補償部３００は、補償信号生成部３１０および減算部３２０を有する。補償信号生成部３１０は、解析信号をべき乗した信号および補償係数に基づいて、デジタル信号の非線形歪を補償する補償信号を生成する。減算部３２０は、それぞれの補償信号を、デジタル信号から減じることで、非線形歪を補償する。
【００５８】
補償部３００の動作説明に先立ち、非線形歪の補償アルゴリズムの概要を説明する。図１４は、非線形歪の発生モデルを示す。本モデルにおける入力信号は、周波数ｆ０、位相θ0を有するｄ＝Ｃｏｓ（２πｆ０ｔ＋θ０）であるとする。アナログ回路４００は、ゲインＭ０を有しているので、ｘ＝Ｍ０Ｃｏｓ（２πｆ０ｔ＋θ０）をアナログ回路４０２に出力する。
【００５９】
続いて、アナログ回路４０２は、アナログ回路４０２が有する非線形性により生じる歪みが重畳された信号を、後段のアナログ回路４０４に出力する。アナログ回路４０４は、ゲインＧを有しているので、アナログ回路４０４の出力信号は、ｙ＝Ｇ（Ａ１・ｘ＋Ａ２・ｘ２＋Ａ３・ｘ３）となる。
【００６０】
図１５は、アナログ回路４０４が出力する信号ｙに含まれる高調波歪のスペクトラムの概念図を示す。ｆ０は基本波成分、２ｆ０は２次高調波成分、３ｆ０は３次高調波成分を示す。２次高調波成分の振幅Ｈ２および３次高調波成分の振幅Ｈ３は次のように算出できる。
【数１】
これより、２次高調波および３次高調波成分の補償係数は、
【数２】
により算出することができる。
【００６１】
信号処理装置１００は、上記補償係数を用いることにより、信号ｙに含まれる非線形歪を補償する補償信号
【数３】
式（１）
を生成することができる。ここで、Ｈ［ｙ］は、信号ｙを複素数に変換したデータ、θ２は２次高調波の位相、θ３は３次高調波の位相である。
【００６２】
信号処理装置１００は、信号ｙから補償信号を減算することにより、歪のない解析信号を得ることができる。具体的には、
【数４】
と近似すると、補償後の信号は、
【数５】
となり、歪のない解析信号を得られることがわかる。
【００６３】
デジタルフィルタ２０は、ヒルベルトフィルタを用いて、式（１）に含まれる信号ｙの複素数変換データを生成してよい。補償部３００は、デジタルフィルタ２０が生成した実数部分のデータおよび虚数部分のデータを用いて、式（１）に示す演算を行うことにより、補償信号を生成する。減算部３２０は、デジタルフィルタ２０が出力する実数部分から、補償部３００が出力する補償信号を減算することにより、非線形歪が補償された信号を生成する。
【００６４】
図１６は、デジタル信号のスペクトラム、および、インターリーブをしない場合（ｎ＝１）のデジタルフィルタ２０の周波数特性の実験データを示す。図１７は、信号処理装置１００が出力する信号のスペクトラムの実験データを示す。両図において、横軸は周波数を示し、縦軸はデジタルフィルタ２０のゲイン(ｄＢ)を示す。サンプリング周波数Ｆｓは１００Ｍｓｐｓ、デジタル信号の基本波周波数は６０ＭＨｚ、サンプリング数は８１９２である。
【００６５】
図１６において、デジタル信号の基本波成分と共に、波形歪の原因となる高調波成分（高調波の折り返し信号成分）が存在する。ところが、デジタル信号の基本波周波数は、デジタルフィルタ２０の信号阻止帯域に含まれている。従って、補償部３００は、デジタル信号をデジタルフィルタ２０から取得できない。その結果、補償部３００は、補償信号を生成できないので、図１７に示すように、信号処理装置１００が出力する信号からは、デジタル信号に含まれる高調波成分は除去されない。
【００６６】
図１８は、デジタル信号のスペクトラム、および、インターリーブをする場合（Ｎ＝２）のデジタルフィルタ２０の周波数特性の実験データを示す。図１９は、信号処理装置１００が出力する信号のスペクトラムの実験データを示す。図１８のデジタルフィルタ２０は、インターリーブをすることにより、図１６のデジタルフィルタ２０と異なる信号通過帯域特性を有しており、デジタル信号の基本波周波数が、デジタルフィルタ２０の信号通過帯域に含まれる。
【００６７】
デジタル信号の基本波周波数がデジタルフィルタ２０の信号通過帯域に含まれるので、補償部３００は、デジタル信号をデジタルフィルタ２０から取得できる。従って、補償部３００は、デジタル信号から補償信号を生成することができる。その結果、図１９に示すように、信号処理装置１００が出力する信号からは、デジタル信号に含まれていた高調波成分が除去される。
【００６８】
図２０は、インターリーブチャネル数を６とした場合のデジタルフィルタ２０の周波数特性を示す。図２１は、図２０の低周波数領域の拡大図を示す。図２０および図２１において、デジタル信号の基本波周波数は、サンプリング周波数１００Ｍｓｐｓに対して１００分の１の周波数に相当する１ＭＨｚである。デジタルフィルタ２０がインターリーブチャネル数を増やしたことにより、低域のカットオフ周波数がデジタル信号の基本波周波数よりも十分に低くなっている。その結果、デジタル信号の基本波周波数が、デジタルフィルタ２０の信号通過帯域に含まれることがわかる。
【００６９】
以上のように、本実施形態に係る信号処理装置１００は、解析信号生成部２００が生成した解析信号の複素数成分データを用いて、補償部３００が補償信号を生成することにより、非線形歪を除去することができる。特に、デジタルフィルタ２０は、データ系列の分割数、つまり、インターリーブチャネル数を変化することにより、タップ数を変更することなくフィルタの周波数特性を変化させることができる。従って、信号処理装置１００は、解析信号の周波数等の特性に応じて、最適なフィルタ特性に調整した上で、デジタル信号の補償をすることができる。
【００７０】
図２２は、他の実施形態に係る信号処理装置１００を構成するコンピュータ１９００のハードウェア構成の一例を示す。図２３は、本実施形態に係る信号処理装置１００の動作フローチャートの一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。
【００７１】
ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
【００７２】
入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。
【００７３】
また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラム、及び／又は、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０を入出力コントローラ２０８４へと接続すると共に、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を入出力コントローラ２０８４へと接続する。
【００７４】
ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。
【００７５】
コンピュータ１９００にインストールされ、コンピュータ１９００を信号処理装置１００として機能させるプログラムは、コンピュータ１９００を、デジタルフィルタ２０を用いて、デジタル信号を複素数の解析信号に変換する解析信号生成部２００と、非線形歪に応じた複素数の補償係数を用いて、解析信号を補正する補償部３００として機能させ、デジタルフィルタ２０に、デジタル信号のデータをＮ個（ただし、ｎは２以上の整数）のデータ系列に分割させ、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当てさせ、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングさせ、フィルタリングした各データ系列を合成して解析信号の虚数部分を生成させる。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、図１から図２１に関連して説明した、いずれかの信号処理装置１００として機能させてよい。
【００７６】
具体的には、当該プログラムにより、コンピュータ１９００は、入力されるデジタル信号のデータを所定の順番でｎ個のデータ系列に分割する（Ｓ１０１）。次に、コンピュータ１９００は、分割したデータ系列ごとに、同一のフィルタ係数を用いてフィルタリングする（Ｓ１０２）。続いて、コンピュータ１９００は、フィルタリングした各データ系列のデータを合成して、解析信号の虚数部分のデータを生成する（Ｓ１０３）。
【００７７】
さらに、コンピュータ１９００は、生成した解析信号の虚数部分のデータと、解析信号の実数部分のデータと、あらかじめ算出した補償係数とを用いて、補償信号を生成する（Ｓ１０４）。コンピュータ１９００は、解析信号の実数部分のデータから、生成した補償信号を減算することにより、非線形歪を補償した信号を生成してよい（Ｓ１０５）。
【００７８】
これらのプログラムに記述された情報処理は、コンピュータ１９００に読込まれることにより、ソフトウェアと上述した各種のハードウェア資源とが協働した具体的手段である解析信号生成部２００および補償部３００として機能する。そして、これらの具体的手段によって、本実施形態におけるコンピュータ１９００の使用目的に応じた情報の演算又は加工を実現することにより、使用目的に応じた特有の信号処理装置１００が構築される。
【００７９】
一例として、コンピュータ１９００と外部の装置等との間で通信を行う場合には、ＣＰＵ２０００は、ＲＡＭ２０２０上にロードされた通信プログラムを実行し、通信プログラムに記述された処理内容に基づいて、通信インターフェイス２０３０に対して通信処理を指示する。通信インターフェイス２０３０は、ＣＰＵ２０００の制御を受けて、ＲＡＭ２０２０、ハードディスクドライブ２０４０、フレキシブルディスク２０９０、又はＣＤ−ＲＯＭ２０９５等の記憶装置上に設けた送信バッファ領域等に記憶された送信データを読み出してネットワークへと送信し、もしくは、ネットワークから受信した受信データを記憶装置上に設けた受信バッファ領域等へと書き込む。このように、通信インターフェイス２０３０は、ＤＭＡ（ダイレクト・メモリ・アクセス）方式により記憶装置との間で送受信データを転送してもよく、これに代えて、ＣＰＵ２０００が転送元の記憶装置又は通信インターフェイス２０３０からデータを読み出し、転送先の通信インターフェイス２０３０又は記憶装置へとデータを書き込むことにより送受信データを転送してもよい。
【００８０】
また、ＣＰＵ２０００は、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０（ＣＤ−ＲＯＭ２０９５）、フレキシブルディスク・ドライブ２０５０（フレキシブルディスク２０９０）等の外部記憶装置に格納されたファイルまたはデータベース等の中から、全部または必要な部分をＤＭＡ転送等によりＲＡＭ２０２０へと読み込ませ、ＲＡＭ２０２０上のデータに対して各種の処理を行う。そして、ＣＰＵ２０００は、処理を終えたデータを、ＤＭＡ転送等により外部記憶装置へと書き戻す。
【００８１】
このような処理において、ＲＡＭ２０２０は、外部記憶装置の内容を一時的に保持するものとみなせるから、本実施形態においてはＲＡＭ２０２０および外部記憶装置等をメモリ、記憶部、または記憶装置等と総称する。本実施形態における各種のプログラム、データ、テーブル、データベース等の各種の情報は、このような記憶装置上に格納されて、情報処理の対象となる。なお、ＣＰＵ２０００は、ＲＡＭ２０２０の一部をキャッシュメモリに保持し、キャッシュメモリ上で読み書きを行うこともできる。このような形態においても、キャッシュメモリはＲＡＭ２０２０の機能の一部を担うから、本実施形態においては、区別して示す場合を除き、キャッシュメモリもＲＡＭ２０２０、メモリ、及び／又は記憶装置に含まれるものとする。
【００８２】
また、ＣＰＵ２０００は、ＲＡＭ２０２０から読み出したデータに対して、プログラムの命令列により指定された、本実施形態中に記載した各種の演算、情報の加工、条件判断、情報の検索・置換等を含む各種の処理を行い、ＲＡＭ２０２０へと書き戻す。例えば、ＣＰＵ２０００は、条件判断を行う場合においては、本実施形態において示した各種の変数が、他の変数または定数と比較して、大きい、小さい、以上、以下、等しい等の条件を満たすかどうかを判断し、条件が成立した場合（又は不成立であった場合）に、異なる命令列へと分岐し、またはサブルーチンを呼び出す。
【００８３】
また、ＣＰＵ２０００は、記憶装置内のファイルまたはデータベース等に格納された情報を検索することができる。例えば、第１属性の属性値に対し第２属性の属性値がそれぞれ対応付けられた複数のエントリが記憶装置に格納されている場合において、ＣＰＵ２０００は、記憶装置に格納されている複数のエントリの中から第１属性の属性値が指定された条件と一致するエントリを検索し、そのエントリに格納されている第２属性の属性値を読み出すことにより、所定の条件を満たす第１属性に対応付けられた第２属性の属性値を得ることができる。
【００８４】
以上に示したプログラム又はモジュールは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤ又はＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク又はインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。
【００８５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００８６】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００８７】
２０ デジタルフィルタ、３０ 帯域制御部、４０ 遅延部、５０ フィルタ部、６２ データ入力部、６４ 合成部、７０ 乗算器、８０ 遅延器、９０ 加算器、１００ 信号処理装置、１１０ 加算部、２００ 解析信号生成部、３００ 補償部、３１０ 補償信号生成部、３２０ 減算部、３５０ デシメーション部、４００ アナログ回路、４０２ アナログ回路、４０４ アナログ回路、１９００ コンピュータ、２０００ ＣＰＵ、２０１０ ＲＯＭ、２０２０ ＲＡＭ、２０３０ 通信インターフェイス、２０４０ ハードディスクドライブ、２０５０ フレキシブルディスク・ドライブ、２０６０ ＣＤ−ＲＯＭドライブ、２０７０ 入出力チップ、２０７５ グラフィック・コントローラ、２０８０ 表示装置、２０８２ ホスト・コントローラ、２０８４ 入出力コントローラ、２０９０ フレキシブルディスク、２０９５ ＣＤ−ＲＯＭ
【特許請求の範囲】
【請求項１】
デジタル信号の非線形歪を補償する信号処理装置であって、
デジタルフィルタを用いて、前記デジタル信号を複素数の解析信号に変換する解析信号生成部と、
前記非線形歪に応じた複素数の補償係数を用いて、前記解析信号を補正する補償部と
を備え、
前記デジタルフィルタは、前記デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割し、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、前記デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当て、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングし、フィルタリングした各データ系列を合成して前記解析信号の虚数部分を生成する信号処理装置。
【請求項２】
前記デジタルフィルタは、前記デジタルフィルタにおける前記データ系列の分割数ｎを制御することで、前記デジタルフィルタにおける信号通過帯域を制御する帯域制御部を有する
請求項１に記載の信号処理装置。
【請求項３】
前記帯域制御部は、前記分割数ｎを制御することで、前記デジタルフィルタにおける前記信号通過帯域の低域側のカットオフ周波数を制御する
請求項２に記載の信号処理装置。
【請求項４】
前記帯域制御部は、前記デジタルフィルタにおける前記信号通過帯域の低域側のカットオフ周波数が、前記デジタル信号の基本波周波数よりも低くなるように、前記分割数ｎを制御する
請求項３に記載の信号処理装置。
【請求項５】
前記デジタルフィルタは、
前記デジタルフィルタの各タップに対応して設けられ、対応する前記タップに入力される前記デジタル信号のデータに、前記フィルタ係数に応じた乗算値を乗算する乗算器と、
それぞれの前記タップ間に設けられ、前記タップ間で伝送するデータを所定の遅延量で遅延させる遅延器と
を更に有し、
前記帯域制御部は、前記遅延器における遅延量を制御することで、前記分割数ｎを制御する
請求項２から４のいずれかに記載の信号処理装置。
【請求項６】
前記帯域制御部は、前記デジタル信号のサンプリング周期に、前記分割数ｎを乗じた値に基づいて、前記遅延器における遅延量を制御する
請求項５に記載の信号処理装置。
【請求項７】
前記解析信号生成部は、前記デジタル信号を、前記デジタルフィルタにおけるタップ数および前記分割数ｎに基づいて遅延させることで、前記解析信号の実数部分を生成する
請求項５に記載の信号処理装置。
【請求項８】
前記デジタルフィルタの各タップにおいては、前記フィルタ係数に応じた乗算値が、前記タップの順序に応じて順番に設定され、
前記帯域制御部は、前記乗算値の順番を逆順にしてそれぞれの前記タップに設定することで、前記デジタルフィルタにおける前記信号通過帯域を制御する
請求項５に記載の信号処理装置。
【請求項９】
前記デジタル信号のデータ数を低減して前記デジタルフィルタに入力するデシメーション部を更に備える
請求項５に記載の信号処理装置。
【請求項１０】
前記デジタルフィルタは、
並列に設けられ、それぞれ同一のフィルタ係数が設定される、第１番目から第ｎ番目までのフィルタ部と、
第ｋ番目の前記フィルタ部に前記デジタル信号のｎ×Ｌ＋ｋ番目のデータが順次入力されるように、それぞれの前記フィルタ部に対して前記デジタル信号の各データを振り分けて入力するデータ入力部と、
それぞれの前記フィルタ部が出力する信号を合成する合成部と
を有する請求項２から４のいずれかに記載の信号処理装置。
【請求項１１】
前記補償部は、
前記解析信号をべき乗した信号および前記補償係数に基づいて、前記デジタル信号の非線形歪を補償する補償信号を生成する補償信号生成部と、
それぞれの補償信号を、前記デジタル信号から減じることで、前記非線形歪を補償する減算部と
を有する請求項１から１０のいずれかに記載の信号処理装置。
【請求項１２】
与えられるデジタル信号をフィルタリングするデジタルフィルタであって、
前記デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割し、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、前記デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当て、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングし、フィルタリングした各データ系列を合成して前記デジタル信号の解析信号の虚数部分を生成するデジタルフィルタ。
【請求項１３】
与えられるデジタル信号をフィルタリングするデジタルフィルタであって、
前記デジタルフィルタの各タップに対応して設けられ、対応する前記タップに入力される前記デジタル信号のデータに、フィルタ係数に応じた乗算値を乗算する乗算器と、
それぞれの前記タップ間に設けられ、前記タップ間で伝送するデータを所定の遅延量で遅延させる遅延器と、
前記デジタルフィルタの信号通過帯域を制御する帯域制御部と
を備え、
前記デジタルフィルタの各タップには、前記フィルタ係数に応じた乗算値が、前記タップの順序に応じて順番に設定され、
前記帯域制御部は、前記乗算値の順番を逆順にしてそれぞれの前記タップに設定することで、前記デジタルフィルタにおける前記信号通過帯域を変更するデジタルフィルタ。
【請求項１４】
デジタル信号の非線形歪を補償する信号処理装置として、コンピュータを機能させるプログラムであって、
前記コンピュータを、
デジタルフィルタを用いて、前記デジタル信号を複素数の解析信号に変換する解析信号生成部と、
前記非線形歪に応じた複素数の補償係数を用いて、前記解析信号を補正する補償部と
して機能させ、
前記デジタルフィルタに、前記デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割させ、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、前記デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当てさせ、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングさせ、
フィルタリングした各データ系列を合成して前記解析信号の虚数部分を生成させるプログラム。
【請求項１】
デジタル信号の非線形歪を補償する信号処理装置であって、
デジタルフィルタを用いて、前記デジタル信号を複素数の解析信号に変換する解析信号生成部と、
前記非線形歪に応じた複素数の補償係数を用いて、前記解析信号を補正する補償部と
を備え、
前記デジタルフィルタは、前記デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割し、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、前記デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当て、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングし、フィルタリングした各データ系列を合成して前記解析信号の虚数部分を生成する信号処理装置。
【請求項２】
前記デジタルフィルタは、前記デジタルフィルタにおける前記データ系列の分割数ｎを制御することで、前記デジタルフィルタにおける信号通過帯域を制御する帯域制御部を有する
請求項１に記載の信号処理装置。
【請求項３】
前記帯域制御部は、前記分割数ｎを制御することで、前記デジタルフィルタにおける前記信号通過帯域の低域側のカットオフ周波数を制御する
請求項２に記載の信号処理装置。
【請求項４】
前記帯域制御部は、前記デジタルフィルタにおける前記信号通過帯域の低域側のカットオフ周波数が、前記デジタル信号の基本波周波数よりも低くなるように、前記分割数ｎを制御する
請求項３に記載の信号処理装置。
【請求項５】
前記デジタルフィルタは、
前記デジタルフィルタの各タップに対応して設けられ、対応する前記タップに入力される前記デジタル信号のデータに、前記フィルタ係数に応じた乗算値を乗算する乗算器と、
それぞれの前記タップ間に設けられ、前記タップ間で伝送するデータを所定の遅延量で遅延させる遅延器と
を更に有し、
前記帯域制御部は、前記遅延器における遅延量を制御することで、前記分割数ｎを制御する
請求項２から４のいずれかに記載の信号処理装置。
【請求項６】
前記帯域制御部は、前記デジタル信号のサンプリング周期に、前記分割数ｎを乗じた値に基づいて、前記遅延器における遅延量を制御する
請求項５に記載の信号処理装置。
【請求項７】
前記解析信号生成部は、前記デジタル信号を、前記デジタルフィルタにおけるタップ数および前記分割数ｎに基づいて遅延させることで、前記解析信号の実数部分を生成する
請求項５に記載の信号処理装置。
【請求項８】
前記デジタルフィルタの各タップにおいては、前記フィルタ係数に応じた乗算値が、前記タップの順序に応じて順番に設定され、
前記帯域制御部は、前記乗算値の順番を逆順にしてそれぞれの前記タップに設定することで、前記デジタルフィルタにおける前記信号通過帯域を制御する
請求項５に記載の信号処理装置。
【請求項９】
前記デジタル信号のデータ数を低減して前記デジタルフィルタに入力するデシメーション部を更に備える
請求項５に記載の信号処理装置。
【請求項１０】
前記デジタルフィルタは、
並列に設けられ、それぞれ同一のフィルタ係数が設定される、第１番目から第ｎ番目までのフィルタ部と、
第ｋ番目の前記フィルタ部に前記デジタル信号のｎ×Ｌ＋ｋ番目のデータが順次入力されるように、それぞれの前記フィルタ部に対して前記デジタル信号の各データを振り分けて入力するデータ入力部と、
それぞれの前記フィルタ部が出力する信号を合成する合成部と
を有する請求項２から４のいずれかに記載の信号処理装置。
【請求項１１】
前記補償部は、
前記解析信号をべき乗した信号および前記補償係数に基づいて、前記デジタル信号の非線形歪を補償する補償信号を生成する補償信号生成部と、
それぞれの補償信号を、前記デジタル信号から減じることで、前記非線形歪を補償する減算部と
を有する請求項１から１０のいずれかに記載の信号処理装置。
【請求項１２】
与えられるデジタル信号をフィルタリングするデジタルフィルタであって、
前記デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割し、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、前記デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当て、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングし、フィルタリングした各データ系列を合成して前記デジタル信号の解析信号の虚数部分を生成するデジタルフィルタ。
【請求項１３】
与えられるデジタル信号をフィルタリングするデジタルフィルタであって、
前記デジタルフィルタの各タップに対応して設けられ、対応する前記タップに入力される前記デジタル信号のデータに、フィルタ係数に応じた乗算値を乗算する乗算器と、
それぞれの前記タップ間に設けられ、前記タップ間で伝送するデータを所定の遅延量で遅延させる遅延器と、
前記デジタルフィルタの信号通過帯域を制御する帯域制御部と
を備え、
前記デジタルフィルタの各タップには、前記フィルタ係数に応じた乗算値が、前記タップの順序に応じて順番に設定され、
前記帯域制御部は、前記乗算値の順番を逆順にしてそれぞれの前記タップに設定することで、前記デジタルフィルタにおける前記信号通過帯域を変更するデジタルフィルタ。
【請求項１４】
デジタル信号の非線形歪を補償する信号処理装置として、コンピュータを機能させるプログラムであって、
前記コンピュータを、
デジタルフィルタを用いて、前記デジタル信号を複素数の解析信号に変換する解析信号生成部と、
前記非線形歪に応じた複素数の補償係数を用いて、前記解析信号を補正する補償部と
して機能させ、
前記デジタルフィルタに、前記デジタル信号のデータをｎ個（ただし、ｎは２以上の整数）のデータ系列に分割させ、ｋ番目（ただし、ｋ＝１、２、・・・、ｎ）のデータ系列に、前記デジタル信号のｎ×Ｌ＋ｋ番目（ただし、Ｌ＝０、１、・・・）のデータを割り当てさせ、それぞれのデータ系列を、同一のフィルタ係数を用いてフィルタリングさせ、
フィルタリングした各データ系列を合成して前記解析信号の虚数部分を生成させるプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１０−２３２７１４（Ｐ２０１０−２３２７１４Ａ）
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願番号】特願２００９−７４８６９（Ｐ２００９−７４８６９）
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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