光ネットワークにおける変調器制御システム及び方法
本発明は、光バーストモード伝送器に実装される光変調器制御システムに関し、前記制御システムが、第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するための手段であって、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶される、手段を備える。制御システムはまた、第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一のエラー値を計算するための手段であって、第２のサンプルレートが、第１のサンプルレートよりも低速なレートでサンプリングされる、手段も備える。記載される制御システムは、光ネットワークにおける温度及び耐用期間全体にわたって変調器性能を最適化する。
【発明の詳細な説明】
【発明の分野】
【０００１】
本発明は、光ネットワークにおける構成要素の温度及び経年のドリフトに対処する変調器制御システム並びに方法に関する。特に、本発明は、制御可能な伝送パラメータを使用して、多重経路上の光バースト（ｏｐｔｉｃａｌ ｂｕｒｓｔｓ）の伝送性能を最適化するシステム及び方法に関する。
【発明に対する背景】
【０００２】
通常、最新の光伝送装置には、非常に高品質の伝送信号を生成するために、ニオブ酸リチウムＭＺ変調器（Ｌｉｔｈｉｕｍ Ｎｉｏｂａｔｅ ＭＺ ｍｏｄｕｌａｔｏｒｓ）が使用される。高品質の伝送信号は、光学的ノイズや分散などの伝送障害を打ち消す高い性能マージンを有して、長い距離を伝搬することが可能である。ほとんどの場合、これらの変調器は、広範囲の入力パワー及び波長に対して感度が低い。しかし、これらのタイプの変調器は、経年及び温度のドリフト効果を生じやすい。閉ループ制御スキームが、これらの構成要素を実際の伝送装置製品内に首尾よく実装するために、実施される必要がある。例えばＡｚｅａ Ｎｅｔｗｏｒｋｓ Ｌｔｄ．に譲渡された米国特許出願公開第２００６／０２１０２１０号に開示されるように、標準ＷＤＭ伝送器に適用可能なＭＺ変調器を制御するためのいくつかの確立された技術が存在する。
【０００３】
一般に、振幅変調式伝送器は、変調器の最大スループットに対応する論理「１」入力信号と、変調器の最小スループットに対応する論理「０」入力信号との最大消光比に対してセットアップされ、制御される。最大光消光比を達成するためには、電気駆動信号振幅は、ＭＺの２つの結合用アームにおける２つのライトレベル（ｌｉｇｈｔ ｌｅｖｅｌｓ）間のピーク対ピーク位相差１８０度を創出すべきである。通常、１８０度ピーク対ピーク位相差を創出する駆動振幅は、「Ｖｐｉ」駆動信号振幅と呼ばれる。ＤＣバイアス電圧もまた、２つの入力論理レベルの電圧に対する絶対位相差が、最大及び最小のライトレベルに対応して、０度及び１８０度の位相差分点で生じるように求められる。通常、最適ＤＣバイアス電圧は、図１に示すように、直交バイアス点と呼ばれる。
【０００４】
ニオブ酸リチウムＭＺ変調器の場合、最適ＤＣバイアス電圧は、時間及び温度全体にわたって著しくドリフトする場合があり、そのため、図２に示すように、バイアス制御ループが、最適な性能を維持するために必要である。変調器に対する駆動信号振幅要件（例えば、Ｖｐｉ）はそれほど変わらないが、駆動信号振幅器及び関連するエレクトロニクスは、経年劣化する可能性があり、したがって通常、制御ループが、Ｖｐｉ駆動信号を維持するために実施される。
【０００５】
いくつかの既知の変調器バイアス制御スキームが存在する。変調器出力光パワーを最適化参照値と周期的に比較して、バイアス補正用のエラー信号を確定することは例になるであろう。この手法は、全入力パワー及び全波長範囲に対して較正ルックアップテーブルを必要とし、時間全体にわたる経年効果の問題を生じやすい。
【０００６】
代替の手法は、相対的光パワー差から確定されたエラー信号とともに、ディザ（ｄｉｔｈｅｒ）制御信号を使用することである。この技術は、複雑な較正手順の必要なく、広い入力パワー及び波長の範囲全体にわたって機能するという利点を有する。バイアス制御に関しては、摂動ディザ小信号が、駆動利得に与えられる。ディザ信号は、アナログ制御エレクトロニクス、又はデジタルマイクロプロセッサ制御ループを使用して生成可能である。駆動利得変動は、駆動信号振幅に対してわずかなステップ変化を招いて、変調器の出力部でわずかな光パワー変化をもたらす。光パワー変化は、バイアス電圧を補正するために、エラー信号として使用される。好都合には、ＭＺ変調器では、図２に示すように、光パワー変化（すなわち、エラー信号）が、最適バイアス位置でゼロになる傾向がある。
【０００７】
代替としては、駆動振幅は、類似するルーチンにより最適化可能である。この場合、利得でなく、バイアス電圧をディザして、光パワー変化を同じように監視して、駆動利得に向けてのエラー信号を創出することが可能である。また、バイアス及び利得ディザ最適化のルーチン双方を順次、実行することも可能であり、最適なバイアス値又は利得値が、他のバイアス／利得状態に関係なく、見つけられる。ディザルーチンは、いずれの温度及び経年効果よりも高速なレートで動作するように設計され、そのため、最適なバイアス及び利得位置が、耐用期間全体にわたって維持可能である。
【０００８】
直接的なパワー及びディザ変調器の双方の制御技術は、標準的な連続波（ｃｏｎｔｉｎｕｏｓ ｗａｖｅ：ＣＷ）レーザが固定波長とともに使用される標準ＷＤＭ伝送装置内に首尾よく実装可能である。しかし、光バースト交換式技術を使用する次世代システムでは、従来技術の制御スキームに対して、それらを使用不能にするいくつかの制限が存在する。
【０００９】
バーストモード伝送器の場合、レーザが、高速にスイッチオン及びオフされ、いずれの波長又はパワーに設定可能である。そのため、制御ループは、非常に高速なレーザパワー及び波長の変化に対して感度が低くなくてはならない。さらには、レーザは、長い時間周期の間、オフにされる場合があり、そのため、変調器バイアスが、フィードバック制御なしではドリフトする可能性がある。
【００１０】
直接的な光パワーフィードバック制御スキームの場合、高速なバーストの包絡線検出器及び比較器を使用して、光パワーを、特定の波長設定に関する参照パワーと比較することが可能である。しかし、このスキームによる問題は、このスキームが、時間全体にわたって変わる可能性がある複雑な較正手順に依存しているということである。
【００１１】
標準的なディザ制御スキームの場合、変調器の入力パワー及び波長が、光パワー差を正確に測定するための２つの連続制御ステップの間、一定のままでなくてはならない。そのため、光パワーは、バーストごとに２回サンプリングされなくてはならず、非常に高速なサンプリング及びディザリングの回路、各バーストの開始及び終了について知ること、並びに波長依存のバースト設定を必要とする。これは、複雑な手順であり、実装するには高い費用がかかり、バースト伝送効果、例えばパワー過渡による効果の大きい制御エラーの不一致を生じやすい。
【００１２】
そのため、制御可能な伝送パラメータを使用して、光ネットワークにおける構成要素の温度ドリフト及び経年ドリフトの問題に対処し、複数の経路上の光バーストの伝送性能を最適化する変調器制御システム及び方法を提供する必要性が存在する。
【発明の概要】
【００１３】
本発明によれば、添付の特許請求の範囲に示すように、光バーストモード伝送器に実装される光変調器制御システムが提供され、制御システムは、
第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するための手段であって、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶される、手段と、
第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一のエラー値を計算するための手段であって、第２のサンプルレートが、第１のサンプルレートよりも低速なレートでサンプリングされる、手段と
を備える。
【００１４】
本発明は、温度及び耐用期間全体にわたって、変調器性能を首尾よく最適化するバーストモード伝送器のための制御方法及びシステムについて述べる。本発明の制御スキームは、以下の利点を提供する。
・各バーストと関連する高速に交換可能な入力パラメータ（例えば、波長、パワー、ＦＥＣ利得、ビットレート）。
・分散耐性を改善し、システムの有効範囲を増大する、波長割当てベースで高速に交換可能なチャープ（ｃｈｉｒｐ）。
・波長配分ルートが必要とされないトラフィック（ｔｒａｆｆｉｃ）の無い長い周期の間、連続する性能最適性。
・バイアス及び利得制御のための、バーストタイミングに非同期的であるディザ小信号。
・変調器の出力部におけるバーストの非同期的な光パワーサンプリング。
・複数の入力パラメータからの単一の制御エラー値の計算。
【００１５】
一実施形態においては、変調器が、分散制限経路を備えるチャープＭＺ変調器を具備する。
【００１６】
一実施形態においては、第１の制御ループが、正又は負のチャープされた光データを生成するために、ＭＺ変調器の伝達関数の正又は負のいずれかの勾配上にロック（ｌｏｃｋ）する手段を備える。
【００１７】
一実施形態においては、波長割当てベースで高速に交換可能なチャープを前記変調器に与えるための手段が提供される。
【００１８】
一実施形態においては、変調器が、高速な波長変化と波長変化の間に、高速な非破壊的バイアス変化を与えて、前記分散制限経路を増大させる手段を備えるＭＺ変調器に対する高帯域幅専用の電極を具備する。
【００１９】
一実施形態においては、エラー計算処理が、エラー値を種々の波長ルート割当て入力パラメータに対してスケーリング（ｓｃａｌｅ）する手段を含む。
【００２０】
一実施形態においては、割当て入力パラメータが交換可能チャープ値を含み、それにより、前記分散制限経路を増大させるために、正又は負のＭＺ変調器勾配が選択されたかどうかを、個別のチャープバイアス電極電圧が確定する。
【００２１】
一実施形態においては、差分エラー値が、波長ルートごとにチャープ符号定数の所定の参照テーブルを使用することによって、ＭＺ変調器の勾配値により、エラー符号の変化を補償するように調整され、チャープ符号定数は、＋１又は−１の値である。
【００２２】
一実施形態においては、ディザ信号が、利得制御信号に印加される。
【００２３】
一実施形態においては、ディザ信号が、ディザノイズを最小にする小振幅ディザを含む。
【００２４】
一実施形態においては、第１のサンプリングレートが、第２のサンプリングレートよりも数桁高速であるように選択される。
【００２５】
一実施形態においては、光バーストパワーが、システムにおけるバーストタイミングを基準にして、非同期的にサンプリングされる。
【００２６】
一実施形態においては、光サンプルパワーごとに、対応する設定済みレーザ波長が読み取られ、それにより、ＦＰＧＡを使用して、光サンプル及び波長データを処理し、その値を平均パワーテーブルとしてメモリに送ることが提供される。
【００２７】
一実施形態においては、サンプリング周期の終了時に、平均パワーテーブルが、最小サンプル数（ｓａｍｐｌｅ ｃｏｕｎｔ）基準をパスする波長エントリ（ｅｎｔｒｙ）ごとに計算され、それにより、正確な平均パワーが、サンプリング周期の間、十分なサンプル数を有する波長について計算される。
【００２８】
一実施形態においては、エラー計算が、複数のパワーテーブルからの情報、及び交換可能バースト入力パラメータを処理して、利得又はバイアス制御に向けて、単一のエラー値を計算する。
【００２９】
一実施形態においては、変調器が、光パワー値を含まず、制御システムが、専用の「ｏｆｆ」レーザ波長を生成して、トラフィックの無い周期の間、変調器を通じて光パワーを維持するための手段を備える。
【００３０】
一実施形態においては、前記手段は、「ｏｆｆ」波長が光ネットワーク上に伝搬しないようにするための、変調器の出力部に位置決めされた光チャネルフィルタを備える。
【００３１】
一実施形態においては、「ｏｆｆ」波長が、第１の制御ループにエラー信号を供給し、所望の最適化利得及びバイアス点にロックするデータのようなパターンにより変調される。
【００３２】
別の実施形態においては、光バーストモード伝送器に実装される光変調器制御システムを使用して、光バーストモード伝送器を制御する方法が提供され、前記方法は、
第１の制御ループ上の第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するステップであって、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶される、ステップと、
第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一のエラー値を計算するステップであって、第２のサンプルレートが、第１のサンプルレートよりも低速なレートでサンプリングされる、ステップと
を含む。
【００３３】
光ネットワークにおいて使用するための制御システムが、
第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するための手段であって、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶される、手段と、
第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一のエラー値を計算するための手段であって、第２のサンプルレートが、第１のサンプルレートよりも低速なレートでサンプリングされる、手段と
を備える。
【００３４】
記録媒体、キャリア信号又は読取り専用メモリにおいて実施可能である上記の方法を、コンピュータプログラムに実行させるプログラム命令を含むコンピュータプログラムも提供される。
【００３５】
本発明は、添付の図面を参照にして、例としてのみ与えられる以下の実施形態の説明からより明確に理解されるであろう。
【図面の簡単な説明】
【００３６】
【図１】駆動振幅及びＤＣバイアス動作点に関して、ＭＺ変調器の特性を示すグラフである。
【図２】ＭＺ変調器バイアスドリフト、並びに性能及び制御エラー信号に対する効果の例を示すグラフである。
【図３】固定チャープ、及び交換可能チャープのトランスポンダについての分散耐性の例を示すグラフである。
【図４】標準及び改善されたＦＥＣ利得データについて、補正されたビットエラー比対分散の例を示すグラフである。
【図５】光バーストスイッチリングネットワークの例と、種々の波長ルーティング経路とを示す図である。
【図６】本発明によるバーストモード変調器制御スキームについて、主要な構築ブロックを示す図である。
【図７】本発明によるバーストモード変調器制御スキームについて、詳細なトポロジを示す図である。
【図８】トップレベルの変調器バイアス制御アルゴリズムを示す流れ図である。
【図９】トップレベルの駆動利得制御アルゴリズムを示す流れ図である、
【図１０】光パワーサンプリングルーチンを示す流れ図である。
【図１１】小さいステップの制御エラー計算ルーチンを示す流れ図である。
【図１２】チャープ入力設定、光パワーサンプル、パワー差、及びバイアスエラー対チャネル波長の参照テーブルの例を示す表である。
【図１３】比例／オフセットの制御エラー計算ルーチンを示す流れ図である。
【図面の詳細な説明】
【００３７】
次に、図５を参照すると、光バースト交換式リングネットワークが示されており、ここで、データは、各バーストが割当てキャリア波長を有する可変長バーストで輸送される。波長ドメインを使用して、起点ノードから宛先ノードまでバーストトラフィックを光学的にルーティングする。各バーストは、いくつかのノード、及び種々の径間長を通じてルーティングしてから、宛先ノードでドロップ（ｄｒｏｐ）されてもよい。伝送レーザ波長は、ネットワーク上のいずれのノードに対してもフルメッシュ接続性が可能になるように、いずれのチャネル配分に対しても急速に同調可能である。各伝送器について、いくつかの光学、電気、及びデータ層のパラメータが、経路性能マージン、例えば光パワー、チャープ、ＦＥＣ利得を管理するように、バーストごとに設定可能である。これらの入力パラメータは、各波長配分ルートの開始時に設定される。
【００３８】
図６及び図７は、本発明の好ましい実施形態を示し、ここでは、参照符号１０及び２０で全体的に示されているバーストモード変調器制御スキームが、図５に示す光バーストモードリングネットワークにおける伝送器、及び経路性能マージンを最適化するために提供される。図５及び図６に示す制御スキームは、第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するための手段を備える第１の制御ループを具備する。平均パワーテーブルが、サンプル周期ごとにそれらの値から作成され、メモリに記憶される。第２の制御ループは、第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラーの計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一の信号エラー値を計算するための手段を備え、第２のサンプルレートが、第１のサンプルレートよりも低速なレートでサンプリングされる。本発明では、第２の制御ループと関連する変調器のバイアス及び利得リフレッシュレートは、光バーストパワーサンプリングレートよりも低速であることが好ましい。このようにして、いずれの低速な温度変化、及び経年特性も、完全に補償可能であり、十分なサンプルが、信頼できるエラー信号を得るために獲得可能である。本発明の文脈においては、第１及び第２の制御ループは、単一の信号制御システムとみなしてもよい。図８及び図９は、バイアス及び利得制御信号がいかにして設定可能であるかを示す流れ図を示している。
【００３９】
システムマージンは、好ましくは、分散制限経路上の本質的にチャープＭＺ変調器を使用することによって、さらに上昇可能である。記載の変調器バイアス制御ループは、ＭＺ変調器伝達関数の正又は負のいずれかの勾配上にロックすることが可能であり、そのため、正又は負のチャープされた光データを生成する。トランスポンダの分散耐性は、図３に示すように、適合可能なチャープ符号伝送器を使用して、＞５０％ずつ上昇可能である。制御システムは、波長割当てベースで高速で交換可能なチャープをもたらす。ＭＺ変調器に対して高帯域幅専用の電極を使用して、高速なバイアス変化、例えば、＞１ＭＨｚのバイアスポート帯域幅の二重電極をもたらすことが好ましい。これにより、データ駆動電極上へのいずれのクロストーク（ｃｒｏｓｓｔａｌｋ）も回避される。
【００４０】
印加されたチャープバイアス電圧は、２つの値のうちの一方であってもよい。好ましくは、２つのチャープバイアス値間の電圧差は、Ｖｐｉ、すなわち、２つのＭＺ勾配の直交点間の電圧分離であるべきである。交換可能チャープスキームは、チャープバイアス電圧変化の間、データソースの極性、及びエラー信号符号に対する同期的変化を必要とする。
【００４１】
変調器バイアス最適化では、ディザ信号は、変調器駆動増幅器の利得制御電圧に印加可能である。小振幅ディザが、データストリーム上へのディザノイズを最小にするように、しかし、見つけるべき信頼できるエラー信号に、十分に強い擾乱をもたらすように選択される。例えば、典型的なディザ変調振幅は、＜０．２ｄＢのデータパターンに対して消光比ペナルティを与えるために、＜５％であるように選択される。ディザステップ周期は、温度／経年効果、及び制御回路帯域幅制限に対応するために、バースト周期よりもはるかに大きい（数桁大きい）が、妥当な制御ループ応答に対して十分に短いことが好ましく、すなわち、例えば装置の起動周期において有用であり得る。本発明では、印加ディザ信号は、バースト状況から独立している。
【００４２】
変調器の出力部において光パワーをサンプリングする場合、光学モニタは、バースト包絡線パワーを測定して、例えば、サブマイクロ秒バーストを分解するのに十分な帯域幅（又は分解能）を含むべきである。サンプリングレートは、ディザステップレートよりも数桁高速であるように選択可能である。最大光パワーのサンプリングレートは、バースト内のいずれのデータパターンコンテンツ、及びいずれのバースト入力設定パラメータに対して感度が低いように選択される。光バーストパワーは、バーストタイミングを基準にして、非同期的にサンプリング可能である。記載の制御スキームは、バーストの現在の状況に左右されず、すなわち、一連の測定されたサンプルは、同じ波長のバーストからであっても、異なる波長バーストからであっても、バーストが存在しない周期の間からであってもよい。
【００４３】
多数の光サンプルは、各ディザステップサイクルの間に獲得される。光サンプルパワーごとに、対応する設定済みレーザ波長が読み取られる。ＦＰＧＡ又は等価な処理手段を使用して、光サンプルと、波長データとを処理し、それらの値を一時的なメモリ場所に送る。メモリ及び通信帯域幅の観点から、蓄積されたサンプルパワー値と、サンプル数とを個々の値についてではなく、波長ごとに処理することが好ましい。ディザ周期の終了時に、平均パワーは、最小サンプル数基準をパスする波長エントリごとに計算される。このようにして、正確な平均パワーが、ディザステップ周期の間、十分なサンプル数を有する波長に対して見つけられる。平均パワーテーブルは、エラーの計算ルーチンが実行されるまで、値のテーブルを記憶する変調器制御プロセッサによって送られる（又は、要求される）。蓄積されたパワー及びサンプルカウンタメモリについての一時的なメモリ場所は、各ディザステップの開始時に、ＦＰＧＡによってリセットされる。図１０は、光パワーテーブルがいかにして、いくつかの異なるサンプルから作成されるかを示す流れ図を示している。
【００４４】
エラーの計算ルーチンが、複数のテーブルエントリ、及び交換可能バースト入力パラメータからの情報を処理し、利得又はバイアス制御に向けて、単一のエラー値を計算する。ディザステップごとに、平均パワー対チャネル波長のテーブルが、ＦＰＧＡから変調器制御マイクロプロセッサに伝達される。２つの連続するディザステップの後、２つのテーブルの平均パワー差は、有効波長エントリごとに比較可能である。バイアス制御の場合、２つの連続する利得ディザステップとのパワー差が使用される。利得制御の場合、２つの連続するバイアスディザステップとのパワー差が使用される。図１１は、小さいステップの制御エラー計算ルーチンの流れ図を示している。
【００４５】
波長ごとに、＋１又は−１のパワー差分符号値が、２つのテーブルエントリのパワー差が正であるか、又は負であるかに応じて計算される。パワーエントリが存在しない波長エントリの場合、符号値ゼロ（０）が記憶される。
【００４６】
エラー計算処理のさらなる態様が、種々の波長ルート割当て入力パラメータについて、エラー値をスケーリングすることである。例えば、先に述べた交換可能チャープスキームは、個別のチャープバイアス電極電圧は、どのＭＺ勾配が使用されるかを確定し、波長経路依存性である。パワー差分エラー値は、２つのＭＺ勾配の選択肢により、エラー符号の変化を補償するように調整される。波長ルートごとのチャープ符号定数の所定の参照テーブルが使用され、ここで、エントリは、値＋１又は−１を有する。新規エラー値が、チャープ符号定数にパワー差分符号値を乗算することによって見つけられる。図１２は、チャープ入力設定、光パワーサンプル、パワー差、及び記憶可能なバイアスエラー対チャネル波長の参照テーブル例を示している。
【００４７】
次いで、すべての新規エラー値テーブルエントリが合計される。総蓄積値が正である場合には、最終平均エラー値＋１がレポートされる。蓄積値が負である場合には、最終平均エラー−１がレポートされる。蓄積エラー値がゼロである場合には、最終平均エラーはゼロである。単一の平均エラー値を使用して、単にエラー信号を電流利得又はバイアス値に加えることによって、利得又はバイアス設定点を補正する。設定点が更新されると、全制御ループは繰り返される。
【００４８】
記載のエラー計算においては、最終エラー信号は、サイクルごとに＋１、０、又は−１の値を取る。固定された小さいステップのフィードバック手法は、不正確なパワーモニタの読取りを引き起こす場合があるいずれの外部入力イベントに復元力を加える。
【００４９】
バーストモード光システムにおいては、波長ルーティング接続経路が必要でない、そのため、レーザパワーが必要でない長い時間周期が存在する場合がある。本発明のさらなる態様が、専用の「ｏｆｆ」レーザ波長を使用して、トラフィックの無い周期の間、変調器を通じて光パワーを維持することである。「ｏｆｆ」レーザ波長は、すべての伝送器について同じであってもよいが、トラフィック限定の波長であってはならない。好ましくは、光チャネルフィルタを変調器の出力部において使用して、「ｏｆｆ」波長がネットワーク上に伝搬しないようにすべきである。好ましくは、「ｏｆｆ」波長は、変調器制御ループに、強いエラー信号を供給し、「ｏｎ」チャネル波長状態と同じ最適化利得、及びバイアス点にロックするように、データのようなパターンにより変調すべきである。
【００５０】
本発明の代替の実施形態においては、最終エラー信号値は、バースト間のパワー差に比例する様々な値を取ることが可能である。さらには、定数が、例えば、制御ループ応答をスピードアップ、又はスピードダウンするように、各波長値に乗算可能である。さらには、オフセット定数が、バイアス及び利得制御ループの最適ロッキング点を変えるように、各パワー差分値に適用可能でもある。
【００５１】
定数をバイアス制御ループの波長値に加えることによって、ターゲットバイアス点は、直交点から離れて移動可能である。わずかな性能（消光比）改善が、バイアス点を直交よりもわずかに下に設定することによって見つけられることが示されている。図１３は、比例／オフセット制御エラー計算ルーチンの流れ図を示している。代替として、オフセットを利得制御ループの波長値に加えることによって、ターゲット駆動信号振幅は、変調器のＶｐｉから離れて移動可能である。Ｖｐｉ以外の駆動振幅は、例えば、光デューティサイクル又はチャープを変えることによって、伝送性能を改善するという点で、有益である場合がある。
【００５２】
変調器制御スキームが、異なるＦＥＣ利得（例えば、３ｄＢ又は７ｄＢのネット符号化利得）及びビットレート（例えば、９．９５Ｇｂｐｓ又は１１．３Ｇｂｐｓ）を有するバーストに対して透過的であることは理解されるであろう。そのため、経路性能マージンは、図４に示すように、困難なリンク上の伝送を可能にするために上昇可能である。
【００５３】
図面を参照して説明した本発明における実施形態は、コンピュータ装置及び／又はコンピュータ装置において実行される処理を含む。しかし、本発明はまた、コンピュータプログラム、特に、本発明を実施させるように構成されているキャリア上、又はキャリア内に記憶されたコンピュータプログラムにも及ぶ。プログラムは、部分的にコンパイルされた形態など、ソースコードの形態であっても、オブジェクトコードの形態であっても、又はソースとオブジェクトコードとの中間コードの形態であっても、或いは本発明による方法の実装形態において使用するのに適している任意の他の形態であってもよい。キャリアは、ＲＯＭ、例えばＣＤ ＲＯＭなどの記憶媒体、或いは磁気記録媒体、例えばフロッピディスク又はハードディスクを備えることも可能である。キャリアは、電気ケーブル又は光ケーブル、或いは無線又は他の手段を介して伝送可能な電気信号であっても、光信号であってもよい。
【００５４】
本発明は、本明細書に前述した実施形態に限定されず、構造及び詳細の両方において多様であり得る。
【発明の分野】
【０００１】
本発明は、光ネットワークにおける構成要素の温度及び経年のドリフトに対処する変調器制御システム並びに方法に関する。特に、本発明は、制御可能な伝送パラメータを使用して、多重経路上の光バースト（ｏｐｔｉｃａｌ ｂｕｒｓｔｓ）の伝送性能を最適化するシステム及び方法に関する。
【発明に対する背景】
【０００２】
通常、最新の光伝送装置には、非常に高品質の伝送信号を生成するために、ニオブ酸リチウムＭＺ変調器（Ｌｉｔｈｉｕｍ Ｎｉｏｂａｔｅ ＭＺ ｍｏｄｕｌａｔｏｒｓ）が使用される。高品質の伝送信号は、光学的ノイズや分散などの伝送障害を打ち消す高い性能マージンを有して、長い距離を伝搬することが可能である。ほとんどの場合、これらの変調器は、広範囲の入力パワー及び波長に対して感度が低い。しかし、これらのタイプの変調器は、経年及び温度のドリフト効果を生じやすい。閉ループ制御スキームが、これらの構成要素を実際の伝送装置製品内に首尾よく実装するために、実施される必要がある。例えばＡｚｅａ Ｎｅｔｗｏｒｋｓ Ｌｔｄ．に譲渡された米国特許出願公開第２００６／０２１０２１０号に開示されるように、標準ＷＤＭ伝送器に適用可能なＭＺ変調器を制御するためのいくつかの確立された技術が存在する。
【０００３】
一般に、振幅変調式伝送器は、変調器の最大スループットに対応する論理「１」入力信号と、変調器の最小スループットに対応する論理「０」入力信号との最大消光比に対してセットアップされ、制御される。最大光消光比を達成するためには、電気駆動信号振幅は、ＭＺの２つの結合用アームにおける２つのライトレベル（ｌｉｇｈｔ ｌｅｖｅｌｓ）間のピーク対ピーク位相差１８０度を創出すべきである。通常、１８０度ピーク対ピーク位相差を創出する駆動振幅は、「Ｖｐｉ」駆動信号振幅と呼ばれる。ＤＣバイアス電圧もまた、２つの入力論理レベルの電圧に対する絶対位相差が、最大及び最小のライトレベルに対応して、０度及び１８０度の位相差分点で生じるように求められる。通常、最適ＤＣバイアス電圧は、図１に示すように、直交バイアス点と呼ばれる。
【０００４】
ニオブ酸リチウムＭＺ変調器の場合、最適ＤＣバイアス電圧は、時間及び温度全体にわたって著しくドリフトする場合があり、そのため、図２に示すように、バイアス制御ループが、最適な性能を維持するために必要である。変調器に対する駆動信号振幅要件（例えば、Ｖｐｉ）はそれほど変わらないが、駆動信号振幅器及び関連するエレクトロニクスは、経年劣化する可能性があり、したがって通常、制御ループが、Ｖｐｉ駆動信号を維持するために実施される。
【０００５】
いくつかの既知の変調器バイアス制御スキームが存在する。変調器出力光パワーを最適化参照値と周期的に比較して、バイアス補正用のエラー信号を確定することは例になるであろう。この手法は、全入力パワー及び全波長範囲に対して較正ルックアップテーブルを必要とし、時間全体にわたる経年効果の問題を生じやすい。
【０００６】
代替の手法は、相対的光パワー差から確定されたエラー信号とともに、ディザ（ｄｉｔｈｅｒ）制御信号を使用することである。この技術は、複雑な較正手順の必要なく、広い入力パワー及び波長の範囲全体にわたって機能するという利点を有する。バイアス制御に関しては、摂動ディザ小信号が、駆動利得に与えられる。ディザ信号は、アナログ制御エレクトロニクス、又はデジタルマイクロプロセッサ制御ループを使用して生成可能である。駆動利得変動は、駆動信号振幅に対してわずかなステップ変化を招いて、変調器の出力部でわずかな光パワー変化をもたらす。光パワー変化は、バイアス電圧を補正するために、エラー信号として使用される。好都合には、ＭＺ変調器では、図２に示すように、光パワー変化（すなわち、エラー信号）が、最適バイアス位置でゼロになる傾向がある。
【０００７】
代替としては、駆動振幅は、類似するルーチンにより最適化可能である。この場合、利得でなく、バイアス電圧をディザして、光パワー変化を同じように監視して、駆動利得に向けてのエラー信号を創出することが可能である。また、バイアス及び利得ディザ最適化のルーチン双方を順次、実行することも可能であり、最適なバイアス値又は利得値が、他のバイアス／利得状態に関係なく、見つけられる。ディザルーチンは、いずれの温度及び経年効果よりも高速なレートで動作するように設計され、そのため、最適なバイアス及び利得位置が、耐用期間全体にわたって維持可能である。
【０００８】
直接的なパワー及びディザ変調器の双方の制御技術は、標準的な連続波（ｃｏｎｔｉｎｕｏｓ ｗａｖｅ：ＣＷ）レーザが固定波長とともに使用される標準ＷＤＭ伝送装置内に首尾よく実装可能である。しかし、光バースト交換式技術を使用する次世代システムでは、従来技術の制御スキームに対して、それらを使用不能にするいくつかの制限が存在する。
【０００９】
バーストモード伝送器の場合、レーザが、高速にスイッチオン及びオフされ、いずれの波長又はパワーに設定可能である。そのため、制御ループは、非常に高速なレーザパワー及び波長の変化に対して感度が低くなくてはならない。さらには、レーザは、長い時間周期の間、オフにされる場合があり、そのため、変調器バイアスが、フィードバック制御なしではドリフトする可能性がある。
【００１０】
直接的な光パワーフィードバック制御スキームの場合、高速なバーストの包絡線検出器及び比較器を使用して、光パワーを、特定の波長設定に関する参照パワーと比較することが可能である。しかし、このスキームによる問題は、このスキームが、時間全体にわたって変わる可能性がある複雑な較正手順に依存しているということである。
【００１１】
標準的なディザ制御スキームの場合、変調器の入力パワー及び波長が、光パワー差を正確に測定するための２つの連続制御ステップの間、一定のままでなくてはならない。そのため、光パワーは、バーストごとに２回サンプリングされなくてはならず、非常に高速なサンプリング及びディザリングの回路、各バーストの開始及び終了について知ること、並びに波長依存のバースト設定を必要とする。これは、複雑な手順であり、実装するには高い費用がかかり、バースト伝送効果、例えばパワー過渡による効果の大きい制御エラーの不一致を生じやすい。
【００１２】
そのため、制御可能な伝送パラメータを使用して、光ネットワークにおける構成要素の温度ドリフト及び経年ドリフトの問題に対処し、複数の経路上の光バーストの伝送性能を最適化する変調器制御システム及び方法を提供する必要性が存在する。
【発明の概要】
【００１３】
本発明によれば、添付の特許請求の範囲に示すように、光バーストモード伝送器に実装される光変調器制御システムが提供され、制御システムは、
第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するための手段であって、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶される、手段と、
第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一のエラー値を計算するための手段であって、第２のサンプルレートが、第１のサンプルレートよりも低速なレートでサンプリングされる、手段と
を備える。
【００１４】
本発明は、温度及び耐用期間全体にわたって、変調器性能を首尾よく最適化するバーストモード伝送器のための制御方法及びシステムについて述べる。本発明の制御スキームは、以下の利点を提供する。
・各バーストと関連する高速に交換可能な入力パラメータ（例えば、波長、パワー、ＦＥＣ利得、ビットレート）。
・分散耐性を改善し、システムの有効範囲を増大する、波長割当てベースで高速に交換可能なチャープ（ｃｈｉｒｐ）。
・波長配分ルートが必要とされないトラフィック（ｔｒａｆｆｉｃ）の無い長い周期の間、連続する性能最適性。
・バイアス及び利得制御のための、バーストタイミングに非同期的であるディザ小信号。
・変調器の出力部におけるバーストの非同期的な光パワーサンプリング。
・複数の入力パラメータからの単一の制御エラー値の計算。
【００１５】
一実施形態においては、変調器が、分散制限経路を備えるチャープＭＺ変調器を具備する。
【００１６】
一実施形態においては、第１の制御ループが、正又は負のチャープされた光データを生成するために、ＭＺ変調器の伝達関数の正又は負のいずれかの勾配上にロック（ｌｏｃｋ）する手段を備える。
【００１７】
一実施形態においては、波長割当てベースで高速に交換可能なチャープを前記変調器に与えるための手段が提供される。
【００１８】
一実施形態においては、変調器が、高速な波長変化と波長変化の間に、高速な非破壊的バイアス変化を与えて、前記分散制限経路を増大させる手段を備えるＭＺ変調器に対する高帯域幅専用の電極を具備する。
【００１９】
一実施形態においては、エラー計算処理が、エラー値を種々の波長ルート割当て入力パラメータに対してスケーリング（ｓｃａｌｅ）する手段を含む。
【００２０】
一実施形態においては、割当て入力パラメータが交換可能チャープ値を含み、それにより、前記分散制限経路を増大させるために、正又は負のＭＺ変調器勾配が選択されたかどうかを、個別のチャープバイアス電極電圧が確定する。
【００２１】
一実施形態においては、差分エラー値が、波長ルートごとにチャープ符号定数の所定の参照テーブルを使用することによって、ＭＺ変調器の勾配値により、エラー符号の変化を補償するように調整され、チャープ符号定数は、＋１又は−１の値である。
【００２２】
一実施形態においては、ディザ信号が、利得制御信号に印加される。
【００２３】
一実施形態においては、ディザ信号が、ディザノイズを最小にする小振幅ディザを含む。
【００２４】
一実施形態においては、第１のサンプリングレートが、第２のサンプリングレートよりも数桁高速であるように選択される。
【００２５】
一実施形態においては、光バーストパワーが、システムにおけるバーストタイミングを基準にして、非同期的にサンプリングされる。
【００２６】
一実施形態においては、光サンプルパワーごとに、対応する設定済みレーザ波長が読み取られ、それにより、ＦＰＧＡを使用して、光サンプル及び波長データを処理し、その値を平均パワーテーブルとしてメモリに送ることが提供される。
【００２７】
一実施形態においては、サンプリング周期の終了時に、平均パワーテーブルが、最小サンプル数（ｓａｍｐｌｅ ｃｏｕｎｔ）基準をパスする波長エントリ（ｅｎｔｒｙ）ごとに計算され、それにより、正確な平均パワーが、サンプリング周期の間、十分なサンプル数を有する波長について計算される。
【００２８】
一実施形態においては、エラー計算が、複数のパワーテーブルからの情報、及び交換可能バースト入力パラメータを処理して、利得又はバイアス制御に向けて、単一のエラー値を計算する。
【００２９】
一実施形態においては、変調器が、光パワー値を含まず、制御システムが、専用の「ｏｆｆ」レーザ波長を生成して、トラフィックの無い周期の間、変調器を通じて光パワーを維持するための手段を備える。
【００３０】
一実施形態においては、前記手段は、「ｏｆｆ」波長が光ネットワーク上に伝搬しないようにするための、変調器の出力部に位置決めされた光チャネルフィルタを備える。
【００３１】
一実施形態においては、「ｏｆｆ」波長が、第１の制御ループにエラー信号を供給し、所望の最適化利得及びバイアス点にロックするデータのようなパターンにより変調される。
【００３２】
別の実施形態においては、光バーストモード伝送器に実装される光変調器制御システムを使用して、光バーストモード伝送器を制御する方法が提供され、前記方法は、
第１の制御ループ上の第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するステップであって、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶される、ステップと、
第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一のエラー値を計算するステップであって、第２のサンプルレートが、第１のサンプルレートよりも低速なレートでサンプリングされる、ステップと
を含む。
【００３３】
光ネットワークにおいて使用するための制御システムが、
第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するための手段であって、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶される、手段と、
第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一のエラー値を計算するための手段であって、第２のサンプルレートが、第１のサンプルレートよりも低速なレートでサンプリングされる、手段と
を備える。
【００３４】
記録媒体、キャリア信号又は読取り専用メモリにおいて実施可能である上記の方法を、コンピュータプログラムに実行させるプログラム命令を含むコンピュータプログラムも提供される。
【００３５】
本発明は、添付の図面を参照にして、例としてのみ与えられる以下の実施形態の説明からより明確に理解されるであろう。
【図面の簡単な説明】
【００３６】
【図１】駆動振幅及びＤＣバイアス動作点に関して、ＭＺ変調器の特性を示すグラフである。
【図２】ＭＺ変調器バイアスドリフト、並びに性能及び制御エラー信号に対する効果の例を示すグラフである。
【図３】固定チャープ、及び交換可能チャープのトランスポンダについての分散耐性の例を示すグラフである。
【図４】標準及び改善されたＦＥＣ利得データについて、補正されたビットエラー比対分散の例を示すグラフである。
【図５】光バーストスイッチリングネットワークの例と、種々の波長ルーティング経路とを示す図である。
【図６】本発明によるバーストモード変調器制御スキームについて、主要な構築ブロックを示す図である。
【図７】本発明によるバーストモード変調器制御スキームについて、詳細なトポロジを示す図である。
【図８】トップレベルの変調器バイアス制御アルゴリズムを示す流れ図である。
【図９】トップレベルの駆動利得制御アルゴリズムを示す流れ図である、
【図１０】光パワーサンプリングルーチンを示す流れ図である。
【図１１】小さいステップの制御エラー計算ルーチンを示す流れ図である。
【図１２】チャープ入力設定、光パワーサンプル、パワー差、及びバイアスエラー対チャネル波長の参照テーブルの例を示す表である。
【図１３】比例／オフセットの制御エラー計算ルーチンを示す流れ図である。
【図面の詳細な説明】
【００３７】
次に、図５を参照すると、光バースト交換式リングネットワークが示されており、ここで、データは、各バーストが割当てキャリア波長を有する可変長バーストで輸送される。波長ドメインを使用して、起点ノードから宛先ノードまでバーストトラフィックを光学的にルーティングする。各バーストは、いくつかのノード、及び種々の径間長を通じてルーティングしてから、宛先ノードでドロップ（ｄｒｏｐ）されてもよい。伝送レーザ波長は、ネットワーク上のいずれのノードに対してもフルメッシュ接続性が可能になるように、いずれのチャネル配分に対しても急速に同調可能である。各伝送器について、いくつかの光学、電気、及びデータ層のパラメータが、経路性能マージン、例えば光パワー、チャープ、ＦＥＣ利得を管理するように、バーストごとに設定可能である。これらの入力パラメータは、各波長配分ルートの開始時に設定される。
【００３８】
図６及び図７は、本発明の好ましい実施形態を示し、ここでは、参照符号１０及び２０で全体的に示されているバーストモード変調器制御スキームが、図５に示す光バーストモードリングネットワークにおける伝送器、及び経路性能マージンを最適化するために提供される。図５及び図６に示す制御スキームは、第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するための手段を備える第１の制御ループを具備する。平均パワーテーブルが、サンプル周期ごとにそれらの値から作成され、メモリに記憶される。第２の制御ループは、第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラーの計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一の信号エラー値を計算するための手段を備え、第２のサンプルレートが、第１のサンプルレートよりも低速なレートでサンプリングされる。本発明では、第２の制御ループと関連する変調器のバイアス及び利得リフレッシュレートは、光バーストパワーサンプリングレートよりも低速であることが好ましい。このようにして、いずれの低速な温度変化、及び経年特性も、完全に補償可能であり、十分なサンプルが、信頼できるエラー信号を得るために獲得可能である。本発明の文脈においては、第１及び第２の制御ループは、単一の信号制御システムとみなしてもよい。図８及び図９は、バイアス及び利得制御信号がいかにして設定可能であるかを示す流れ図を示している。
【００３９】
システムマージンは、好ましくは、分散制限経路上の本質的にチャープＭＺ変調器を使用することによって、さらに上昇可能である。記載の変調器バイアス制御ループは、ＭＺ変調器伝達関数の正又は負のいずれかの勾配上にロックすることが可能であり、そのため、正又は負のチャープされた光データを生成する。トランスポンダの分散耐性は、図３に示すように、適合可能なチャープ符号伝送器を使用して、＞５０％ずつ上昇可能である。制御システムは、波長割当てベースで高速で交換可能なチャープをもたらす。ＭＺ変調器に対して高帯域幅専用の電極を使用して、高速なバイアス変化、例えば、＞１ＭＨｚのバイアスポート帯域幅の二重電極をもたらすことが好ましい。これにより、データ駆動電極上へのいずれのクロストーク（ｃｒｏｓｓｔａｌｋ）も回避される。
【００４０】
印加されたチャープバイアス電圧は、２つの値のうちの一方であってもよい。好ましくは、２つのチャープバイアス値間の電圧差は、Ｖｐｉ、すなわち、２つのＭＺ勾配の直交点間の電圧分離であるべきである。交換可能チャープスキームは、チャープバイアス電圧変化の間、データソースの極性、及びエラー信号符号に対する同期的変化を必要とする。
【００４１】
変調器バイアス最適化では、ディザ信号は、変調器駆動増幅器の利得制御電圧に印加可能である。小振幅ディザが、データストリーム上へのディザノイズを最小にするように、しかし、見つけるべき信頼できるエラー信号に、十分に強い擾乱をもたらすように選択される。例えば、典型的なディザ変調振幅は、＜０．２ｄＢのデータパターンに対して消光比ペナルティを与えるために、＜５％であるように選択される。ディザステップ周期は、温度／経年効果、及び制御回路帯域幅制限に対応するために、バースト周期よりもはるかに大きい（数桁大きい）が、妥当な制御ループ応答に対して十分に短いことが好ましく、すなわち、例えば装置の起動周期において有用であり得る。本発明では、印加ディザ信号は、バースト状況から独立している。
【００４２】
変調器の出力部において光パワーをサンプリングする場合、光学モニタは、バースト包絡線パワーを測定して、例えば、サブマイクロ秒バーストを分解するのに十分な帯域幅（又は分解能）を含むべきである。サンプリングレートは、ディザステップレートよりも数桁高速であるように選択可能である。最大光パワーのサンプリングレートは、バースト内のいずれのデータパターンコンテンツ、及びいずれのバースト入力設定パラメータに対して感度が低いように選択される。光バーストパワーは、バーストタイミングを基準にして、非同期的にサンプリング可能である。記載の制御スキームは、バーストの現在の状況に左右されず、すなわち、一連の測定されたサンプルは、同じ波長のバーストからであっても、異なる波長バーストからであっても、バーストが存在しない周期の間からであってもよい。
【００４３】
多数の光サンプルは、各ディザステップサイクルの間に獲得される。光サンプルパワーごとに、対応する設定済みレーザ波長が読み取られる。ＦＰＧＡ又は等価な処理手段を使用して、光サンプルと、波長データとを処理し、それらの値を一時的なメモリ場所に送る。メモリ及び通信帯域幅の観点から、蓄積されたサンプルパワー値と、サンプル数とを個々の値についてではなく、波長ごとに処理することが好ましい。ディザ周期の終了時に、平均パワーは、最小サンプル数基準をパスする波長エントリごとに計算される。このようにして、正確な平均パワーが、ディザステップ周期の間、十分なサンプル数を有する波長に対して見つけられる。平均パワーテーブルは、エラーの計算ルーチンが実行されるまで、値のテーブルを記憶する変調器制御プロセッサによって送られる（又は、要求される）。蓄積されたパワー及びサンプルカウンタメモリについての一時的なメモリ場所は、各ディザステップの開始時に、ＦＰＧＡによってリセットされる。図１０は、光パワーテーブルがいかにして、いくつかの異なるサンプルから作成されるかを示す流れ図を示している。
【００４４】
エラーの計算ルーチンが、複数のテーブルエントリ、及び交換可能バースト入力パラメータからの情報を処理し、利得又はバイアス制御に向けて、単一のエラー値を計算する。ディザステップごとに、平均パワー対チャネル波長のテーブルが、ＦＰＧＡから変調器制御マイクロプロセッサに伝達される。２つの連続するディザステップの後、２つのテーブルの平均パワー差は、有効波長エントリごとに比較可能である。バイアス制御の場合、２つの連続する利得ディザステップとのパワー差が使用される。利得制御の場合、２つの連続するバイアスディザステップとのパワー差が使用される。図１１は、小さいステップの制御エラー計算ルーチンの流れ図を示している。
【００４５】
波長ごとに、＋１又は−１のパワー差分符号値が、２つのテーブルエントリのパワー差が正であるか、又は負であるかに応じて計算される。パワーエントリが存在しない波長エントリの場合、符号値ゼロ（０）が記憶される。
【００４６】
エラー計算処理のさらなる態様が、種々の波長ルート割当て入力パラメータについて、エラー値をスケーリングすることである。例えば、先に述べた交換可能チャープスキームは、個別のチャープバイアス電極電圧は、どのＭＺ勾配が使用されるかを確定し、波長経路依存性である。パワー差分エラー値は、２つのＭＺ勾配の選択肢により、エラー符号の変化を補償するように調整される。波長ルートごとのチャープ符号定数の所定の参照テーブルが使用され、ここで、エントリは、値＋１又は−１を有する。新規エラー値が、チャープ符号定数にパワー差分符号値を乗算することによって見つけられる。図１２は、チャープ入力設定、光パワーサンプル、パワー差、及び記憶可能なバイアスエラー対チャネル波長の参照テーブル例を示している。
【００４７】
次いで、すべての新規エラー値テーブルエントリが合計される。総蓄積値が正である場合には、最終平均エラー値＋１がレポートされる。蓄積値が負である場合には、最終平均エラー−１がレポートされる。蓄積エラー値がゼロである場合には、最終平均エラーはゼロである。単一の平均エラー値を使用して、単にエラー信号を電流利得又はバイアス値に加えることによって、利得又はバイアス設定点を補正する。設定点が更新されると、全制御ループは繰り返される。
【００４８】
記載のエラー計算においては、最終エラー信号は、サイクルごとに＋１、０、又は−１の値を取る。固定された小さいステップのフィードバック手法は、不正確なパワーモニタの読取りを引き起こす場合があるいずれの外部入力イベントに復元力を加える。
【００４９】
バーストモード光システムにおいては、波長ルーティング接続経路が必要でない、そのため、レーザパワーが必要でない長い時間周期が存在する場合がある。本発明のさらなる態様が、専用の「ｏｆｆ」レーザ波長を使用して、トラフィックの無い周期の間、変調器を通じて光パワーを維持することである。「ｏｆｆ」レーザ波長は、すべての伝送器について同じであってもよいが、トラフィック限定の波長であってはならない。好ましくは、光チャネルフィルタを変調器の出力部において使用して、「ｏｆｆ」波長がネットワーク上に伝搬しないようにすべきである。好ましくは、「ｏｆｆ」波長は、変調器制御ループに、強いエラー信号を供給し、「ｏｎ」チャネル波長状態と同じ最適化利得、及びバイアス点にロックするように、データのようなパターンにより変調すべきである。
【００５０】
本発明の代替の実施形態においては、最終エラー信号値は、バースト間のパワー差に比例する様々な値を取ることが可能である。さらには、定数が、例えば、制御ループ応答をスピードアップ、又はスピードダウンするように、各波長値に乗算可能である。さらには、オフセット定数が、バイアス及び利得制御ループの最適ロッキング点を変えるように、各パワー差分値に適用可能でもある。
【００５１】
定数をバイアス制御ループの波長値に加えることによって、ターゲットバイアス点は、直交点から離れて移動可能である。わずかな性能（消光比）改善が、バイアス点を直交よりもわずかに下に設定することによって見つけられることが示されている。図１３は、比例／オフセット制御エラー計算ルーチンの流れ図を示している。代替として、オフセットを利得制御ループの波長値に加えることによって、ターゲット駆動信号振幅は、変調器のＶｐｉから離れて移動可能である。Ｖｐｉ以外の駆動振幅は、例えば、光デューティサイクル又はチャープを変えることによって、伝送性能を改善するという点で、有益である場合がある。
【００５２】
変調器制御スキームが、異なるＦＥＣ利得（例えば、３ｄＢ又は７ｄＢのネット符号化利得）及びビットレート（例えば、９．９５Ｇｂｐｓ又は１１．３Ｇｂｐｓ）を有するバーストに対して透過的であることは理解されるであろう。そのため、経路性能マージンは、図４に示すように、困難なリンク上の伝送を可能にするために上昇可能である。
【００５３】
図面を参照して説明した本発明における実施形態は、コンピュータ装置及び／又はコンピュータ装置において実行される処理を含む。しかし、本発明はまた、コンピュータプログラム、特に、本発明を実施させるように構成されているキャリア上、又はキャリア内に記憶されたコンピュータプログラムにも及ぶ。プログラムは、部分的にコンパイルされた形態など、ソースコードの形態であっても、オブジェクトコードの形態であっても、又はソースとオブジェクトコードとの中間コードの形態であっても、或いは本発明による方法の実装形態において使用するのに適している任意の他の形態であってもよい。キャリアは、ＲＯＭ、例えばＣＤ ＲＯＭなどの記憶媒体、或いは磁気記録媒体、例えばフロッピディスク又はハードディスクを備えることも可能である。キャリアは、電気ケーブル又は光ケーブル、或いは無線又は他の手段を介して伝送可能な電気信号であっても、光信号であってもよい。
【００５４】
本発明は、本明細書に前述した実施形態に限定されず、構造及び詳細の両方において多様であり得る。
【特許請求の範囲】
【請求項１】
光バーストモード伝送器に実装される光変調器制御システムであって、
第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するための手段であり、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶されるように構成されている、手段と、
第２のサンプリングレートで選択されるように構成された２つ以上の生成済み、及び記憶済みの平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一のエラー値を計算するための手段であり、前記第２のサンプルレートが、前記第１のサンプルレートよりも低速なレートでサンプリングされる、手段と
を備える制御システム。
【請求項２】
前記変調器が、分散制限経路を備えるチャープＭＺ変調器を具備する、請求項１に記載の光変調器制御システム。
【請求項３】
正又は負のチャープされた光データを生成するために、前記ＭＺ変調器の伝達関数の正又は負のいずれかの勾配上にロックする手段を備える、請求項２に記載の光変調制御システム。
【請求項４】
波長割当てベースで高速で交換可能なチャープを前記変調器に与えるための手段を備える、請求項２又は３に記載の光変調器制御システム。
【請求項５】
前記変調器が、高速な波長変化と波長変化の間に、高速な非破壊的バイアス変化を与えて、前記分散制限経路を増大させる手段を備えるＭＺ変調器に対する高帯域幅専用の電極を具備する、請求項４に記載の光変調器制御システム。
【請求項６】
前記エラー計算処理が、エラー値を種々の波長ルート割当て入力パラメータに対してスケーリングする手段を含む、請求項１〜５のいずれか一項に記載の光変調器制御システム。
【請求項７】
前記割当て入力パラメータが交換可能なチャープ値を含み、それにより、前記分散制限経路を増大させるために、正又は負のＭＺ変調器勾配が選択されたかどうかを、個別のチャープバイアス電極電圧が確定する、請求項６に記載の光変調器制御システム。
【請求項８】
差分エラー値が、波長ルートごとにチャープ符号定数の所定の参照テーブルを使用することによって、前記ＭＺ変調器の前記勾配値により、エラー符号の変化を補償するように調整され、チャープ符号定数は、＋１又は−１の値である、請求項７に記載の光変調器制御システム。
【請求項９】
ディザ信号が、前記利得制御信号に印加される、請求項１〜８のいずれか一項に記載の光変調器制御システム。
【請求項１０】
前記ディザ信号が、ディザノイズを最小にする小振幅ディザを含む、請求項９に記載の光変調器制御システム。
【請求項１１】
前記第１のサンプリングレートが、前記第２のサンプリングレートよりも数桁高速であるように選択される、請求項１〜１０のいずれか一項に記載の光変調器制御システム。
【請求項１２】
光バーストパワーが、前記システムにおけるバーストタイミングを基準にして、非同期的にサンプリングされる、請求項１〜１１のいずれか一項に記載の光変調器制御システム。
【請求項１３】
光サンプルパワーごとに、対応する設定済みレーザ波長が読み取られ、それにより、ＦＰＧＡを使用して、前記光サンプル及び波長データを処理し、前記値を平均パワーテーブルとして前記メモリに送る、請求項１〜１２のいずれか一項に記載の光変調器制御システム。
【請求項１４】
サンプリング周期の終了時に、前記平均パワーテーブルが、最小サンプル数基準をパスする波長エントリごとに計算され、それにより、正確な平均パワーが、前記サンプリング周期の間、十分なサンプル数を有する前記波長について計算される、請求項１３に記載の光変調器制御システム。
【請求項１５】
前記エラー計算が、複数のパワーテーブルからの情報、及び交換可能バースト入力パラメータを処理して、利得又はバイアス制御に向けて、前記単一のエラー値を計算する、請求項１〜１４のいずれか一項に記載の光変調器制御システム。
【請求項１６】
前記変調器が、光パワー値を含まず、前記制御システムが、専用の「ｏｆｆ」レーザ波長を生成して、トラフィックの無い周期の間、前記変調器を通る光パワーを維持するための手段を備える、請求項１〜１５のいずれか一項に記載の光変調器制御システム。
【請求項１７】
前記手段は、前記「ｏｆｆ」波長が光ネットワーク上に伝搬しないようにするための、前記変調器の出力部に位置決めされた光チャネルフィルタを備える、請求項１６に記載の光変調器制御システム。
【請求項１８】
前記「ｏｆｆ」波長が、前記第１の制御ループにエラー信号を供給し、所望の最適化利得及びバイアス点にロックするデータのようなパターンにより変調される、請求項１６又は１７に記載の光変調器制御システム。
【請求項１９】
光バーストモード伝送器に実装される光変調器制御システムを使用して、光バーストモード伝送器を制御する方法であって、
第１の制御ループ上の第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するステップであり、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶される、ステップと、
第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一の信号エラー値を計算するステップであり、前記第２のサンプルレートが、前記第１のサンプルレートよりも低速なレートでサンプリングされる、ステップと
を含む方法。
【請求項２０】
コンピュータに請求項１９に記載の方法を実行させるためのプログラム命令を含む、コンピュータプログラム。
【請求項２１】
記録媒体において実施される請求項２０に記載のコンピュータプログラム。
【請求項１】
光バーストモード伝送器に実装される光変調器制御システムであって、
第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するための手段であり、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶されるように構成されている、手段と、
第２のサンプリングレートで選択されるように構成された２つ以上の生成済み、及び記憶済みの平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一のエラー値を計算するための手段であり、前記第２のサンプルレートが、前記第１のサンプルレートよりも低速なレートでサンプリングされる、手段と
を備える制御システム。
【請求項２】
前記変調器が、分散制限経路を備えるチャープＭＺ変調器を具備する、請求項１に記載の光変調器制御システム。
【請求項３】
正又は負のチャープされた光データを生成するために、前記ＭＺ変調器の伝達関数の正又は負のいずれかの勾配上にロックする手段を備える、請求項２に記載の光変調制御システム。
【請求項４】
波長割当てベースで高速で交換可能なチャープを前記変調器に与えるための手段を備える、請求項２又は３に記載の光変調器制御システム。
【請求項５】
前記変調器が、高速な波長変化と波長変化の間に、高速な非破壊的バイアス変化を与えて、前記分散制限経路を増大させる手段を備えるＭＺ変調器に対する高帯域幅専用の電極を具備する、請求項４に記載の光変調器制御システム。
【請求項６】
前記エラー計算処理が、エラー値を種々の波長ルート割当て入力パラメータに対してスケーリングする手段を含む、請求項１〜５のいずれか一項に記載の光変調器制御システム。
【請求項７】
前記割当て入力パラメータが交換可能なチャープ値を含み、それにより、前記分散制限経路を増大させるために、正又は負のＭＺ変調器勾配が選択されたかどうかを、個別のチャープバイアス電極電圧が確定する、請求項６に記載の光変調器制御システム。
【請求項８】
差分エラー値が、波長ルートごとにチャープ符号定数の所定の参照テーブルを使用することによって、前記ＭＺ変調器の前記勾配値により、エラー符号の変化を補償するように調整され、チャープ符号定数は、＋１又は−１の値である、請求項７に記載の光変調器制御システム。
【請求項９】
ディザ信号が、前記利得制御信号に印加される、請求項１〜８のいずれか一項に記載の光変調器制御システム。
【請求項１０】
前記ディザ信号が、ディザノイズを最小にする小振幅ディザを含む、請求項９に記載の光変調器制御システム。
【請求項１１】
前記第１のサンプリングレートが、前記第２のサンプリングレートよりも数桁高速であるように選択される、請求項１〜１０のいずれか一項に記載の光変調器制御システム。
【請求項１２】
光バーストパワーが、前記システムにおけるバーストタイミングを基準にして、非同期的にサンプリングされる、請求項１〜１１のいずれか一項に記載の光変調器制御システム。
【請求項１３】
光サンプルパワーごとに、対応する設定済みレーザ波長が読み取られ、それにより、ＦＰＧＡを使用して、前記光サンプル及び波長データを処理し、前記値を平均パワーテーブルとして前記メモリに送る、請求項１〜１２のいずれか一項に記載の光変調器制御システム。
【請求項１４】
サンプリング周期の終了時に、前記平均パワーテーブルが、最小サンプル数基準をパスする波長エントリごとに計算され、それにより、正確な平均パワーが、前記サンプリング周期の間、十分なサンプル数を有する前記波長について計算される、請求項１３に記載の光変調器制御システム。
【請求項１５】
前記エラー計算が、複数のパワーテーブルからの情報、及び交換可能バースト入力パラメータを処理して、利得又はバイアス制御に向けて、前記単一のエラー値を計算する、請求項１〜１４のいずれか一項に記載の光変調器制御システム。
【請求項１６】
前記変調器が、光パワー値を含まず、前記制御システムが、専用の「ｏｆｆ」レーザ波長を生成して、トラフィックの無い周期の間、前記変調器を通る光パワーを維持するための手段を備える、請求項１〜１５のいずれか一項に記載の光変調器制御システム。
【請求項１７】
前記手段は、前記「ｏｆｆ」波長が光ネットワーク上に伝搬しないようにするための、前記変調器の出力部に位置決めされた光チャネルフィルタを備える、請求項１６に記載の光変調器制御システム。
【請求項１８】
前記「ｏｆｆ」波長が、前記第１の制御ループにエラー信号を供給し、所望の最適化利得及びバイアス点にロックするデータのようなパターンにより変調される、請求項１６又は１７に記載の光変調器制御システム。
【請求項１９】
光バーストモード伝送器に実装される光変調器制御システムを使用して、光バーストモード伝送器を制御する方法であって、
第１の制御ループ上の第１のサンプリングレートで、変調器から、複数の光パワーサンプル値、及び関連する光波長データ値を測定するステップであり、平均パワーテーブルが、サンプル周期ごとに前記値から作成され、メモリに記憶される、ステップと、
第２のサンプリングレートで、２つ以上の記憶済み平均パワーテーブルから制御エラー計算を実行して、利得及び／又はバイアス制御信号を生成するために、単一の信号エラー値を計算するステップであり、前記第２のサンプルレートが、前記第１のサンプルレートよりも低速なレートでサンプリングされる、ステップと
を含む方法。
【請求項２０】
コンピュータに請求項１９に記載の方法を実行させるためのプログラム命令を含む、コンピュータプログラム。
【請求項２１】
記録媒体において実施される請求項２０に記載のコンピュータプログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公表番号】特表２０１３−５１１０５９（Ｐ２０１３−５１１０５９Ａ）
【公表日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１２−５３８３５１（Ｐ２０１２−５３８３５１）
【出願日】平成２２年１１月１２日（２０１０．１１．１２）
【国際出願番号】ＰＣＴ／ＥＰ２０１０／０６７４１６
【国際公開番号】ＷＯ２０１１／０５８１５０
【国際公開日】平成２３年５月１９日（２０１１．５．１９）
【出願人】（５１００６３１２２）インチューン ネットワークス リミテッド (3)
【氏名又は名称原語表記】Ｉｎｔｕｎｅ Ｎｅｔｗｏｒｋｓ Ｌｉｍｉｔｅｄ
【Ｆターム（参考）】
【公表日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２２年１１月１２日（２０１０．１１．１２）
【国際出願番号】ＰＣＴ／ＥＰ２０１０／０６７４１６
【国際公開番号】ＷＯ２０１１／０５８１５０
【国際公開日】平成２３年５月１９日（２０１１．５．１９）
【出願人】（５１００６３１２２）インチューン ネットワークス リミテッド (3)
【氏名又は名称原語表記】Ｉｎｔｕｎｅ Ｎｅｔｗｏｒｋｓ Ｌｉｍｉｔｅｄ
【Ｆターム（参考）】
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