出力ドライバー
【課題】効果的な負荷の接続異常検出を行う。
【解決手段】駆動電源電圧出力は、駆動電源制御信号に応じて変更される。アンプAP1,AP2は、前記駆動電源電圧にから負荷PZへ供給する交番駆動電流を出力する。電流検出抵抗R21には、流れる電流に応じた検出電圧を発生する。コンパレータCP21は、検出電圧をしきい値と比較し、その比較結果から異常判定を行う。そして、この異常判定を交番駆動電流の特定の位相に限定して行う。
【解決手段】駆動電源電圧出力は、駆動電源制御信号に応じて変更される。アンプAP1,AP2は、前記駆動電源電圧にから負荷PZへ供給する交番駆動電流を出力する。電流検出抵抗R21には、流れる電流に応じた検出電圧を発生する。コンパレータCP21は、検出電圧をしきい値と比較し、その比較結果から異常判定を行う。そして、この異常判定を交番駆動電流の特定の位相に限定して行う。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、負荷への駆動電流を出力する出力ドライバーに関する。
【背景技術】
【0002】
従来、圧電素子を利用したダイヤフラムポンプが提案されている。このポンプは、圧電素子への電圧印加の方向を順次変更することで、圧電素子を往復動作させてダイヤフラムを往復動作させる。
【0003】
このようなダイヤフラムポンプでは、圧電素子に対する高電圧の駆動信号を得る高電圧出力ドライバーが必要であり、ポンプ流量を制御するためには、印加電圧や周期を制御する必要がある。一方、通常のモータなどの負荷の制御においては、供給電流の振幅を制御して駆動制御を行う場合が多く、圧電素子の出力制御においても、振幅制御を行うことが好ましいと考えられる。
【0004】
【特許文献1】特開平6−109068号公報
【特許文献2】特開平8−205563号公報
【特許文献3】特開2000−60847号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
ここで、このような出力ドライバーは、半導体集積回路で構成することが好適であるが、半導体集積回路において圧電素子を駆動する出力における異常対策を講じる必要がある。
【課題を解決するための手段】
【0006】
本発明は、第1電圧の電源電圧を変圧して第2電圧の駆動電源電圧を発生するとともに、駆動電源制御信号に応じて前記駆動電源電圧を変更する電源回路と、前記駆動電源電圧を利用し、第1電圧に基づく駆動波形から負荷へ供給する第2電圧に基づく駆動信号を生成して出力する出力回路と、負荷に流れる電流に応じた検出電圧を発生する電流検出部と、前記検出電圧をしきい値と比較し、その比較結果から異常判定を行う異常判定回路と、を含み、前記異常判定回路における比較を前記駆動信号の特定の位相に限定して行うことを特徴とする。
【0007】
また、前記駆動信号は、相補的に変化する一対のサイン波形状であり、前記負荷に両者の差の電圧が印加されることが好適である。
【0008】
また、前記異常判定回路は、前記検出電圧が前記しきい値より大きいことで負荷ショートを検出することが好適である。
【0009】
また、前記異常判定回路は、前記検出電圧が前記しきい値より小さいことで負荷オープンを検出することが好適である。
【発明の効果】
【0010】
本発明によれば、駆動電源電圧が変化しても、好適な異常検出が行える。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施形態について、図面に基づいて説明する。
【0012】
「圧電ポンプの構成」
圧電素子を利用したダイヤフラムポンプ(圧電ポンプ)の構成について、図1を用いて説明する。ポンプケーシング10内には、周囲がポンプケーシング10内壁に固定され、中央側が上下動するダイヤフラム12が配置され、このダイヤフラム12の一方側にポンプ室14が形成される。ポンプ室14には、流入通路16に接続される流入口18と、流出通路20に接続される流出口22が設けられ、流入通路16と流入口18の間には流入側の逆止弁24、流出通路20と流出口22の間には流出側の逆止弁26が設けられている。
【0013】
ここで、ダイヤフラム12は、図2に示すように薄い金属板Mの表裏両面に、両面に電極を有する圧電素子PZ1,PZ2を貼り合わせた構造になっている。そして、圧電素子PZ1の上側の電極と、圧電素子PZ2の下側の電極の間に1つの位相の交流電圧(サイン波状の駆動信号)が印加され、圧電素子PZ1,PZ2に挟まれた真ん中の金属板Mに位相が反対の(180度異なる)交流電圧(位相が反対のサイン波状の駆動信号)が印加される。これによって、2つの圧電素子PZ1,PZ2とも印加電圧が大きいときに大きく反ることになり、図1,2に示すように、ダイヤフラム12が周辺部を支点とし真ん中を最大振幅として上下に振動することになる。
【0014】
流入側の逆止弁24は、ポンプ室14へ流入する方向の流体の流れを許可し、反対の流れを阻止する。一方、流出側の逆止弁26は、ポンプ室14から流出する方向の流体の流れを許可し、反対の流れを阻止する。従って、図1に示すように、ダイヤフラム12の振動に伴うポンプ室14の容積変化に伴い、流入通路16の流体がポンプ室14を介し流出通路20に押し出される。
【0015】
「駆動信号出力回路」
図3には、圧電素子PZへの駆動信号を出力する駆動信号出力回路の構成が示されている。1つの駆動波形(サイン波状の交流波形)であるR側入力信号は、バッファアンプBF1の正入力端に入力される。このバッファアンプBF1は、その出力が負入力端に接続されており、R側入力信号がそのままの波形で出力される。バッファアンプBF1の出力はコンパレータ(エラーアンプ)CP1の正入力端に入力される。このコンパレータCP1の負入力端には、帰還信号が入力されており、両信号の誤差信号がコンパレータCP1の出力に得られる。得られた誤差信号は、高電源電圧で駆動される出力アンプAP1に供給され、この出力アンプAP1の出力が出力端T1に供給される。出力端T1には、圧電素子PZの一方側の電極が接続されているとともに、分圧抵抗R1,R2を介しグランドに接続されている。分圧抵抗R1,R2の中点は、端子T2を介し、コンパレータCP1の負入力端に接続され、出力電圧が分圧された電圧がコンパレータCP1に負帰還される。
【0016】
従って、コンパレータCP1は、その出力が、帰還信号である分圧抵抗R1,R2の中点電圧がR側入力信号に一致するように動作し、従って出力端T1からの駆動信号ROUTがR側入力信号に応じたものになる。
【0017】
また、F側入力信号は、R側入力信号と位相が180度異なる信号(相補的な信号)であり、F側入力信号は、バッファアンプBF2、コンパレータCP2、出力アンプAP2を介し、F側入力信号に対応した高電圧の駆動信号となり、出力端T3に供給される。出力端T3は、圧電素子PZの他方側の電極が接続されているとともに、分圧抵抗R3,R4を介しグランドに接続されており、分圧抵抗R3,R4の中点電圧がコンパレータCP2に負帰還されている。従って、出力端T3からの出力である駆動信号FOUTが出力端T1からの駆動信号ROUTと反対の極性の信号となり、圧電素子PZの両面の電極に位相が180度異なる一対の駆動信号ROUT,FOUTが印加されることになる。この圧電素子PZが上述の圧電ポンプのダイヤフラム12を構成しており、ダイヤフラム12が往復移動することになる。なお、上述の圧電ポンプは、2つの圧電素子PZ1,PZ2を有しているが、圧電素子PZがそのうちの1つに該当していても良いし、ダイヤフラム12を1つの圧電素子PZで構成してもよい。
【0018】
次に、駆動電源制御信号は、コンパレータCP3の正入力端に入力される。コンパレータCP3の負入力端には帰還信号が入力されている。コンパレータCP3の出力は、コンパレータCP4の負入力端に入力される。このコンパレータCP4の正入力端には、予め設定された三角波が供給されている。従って、このコンパレータCP4の出力には、コンパレータCP3の出力の電圧に応じたデューティー比のPWM信号が得られる。すなわち、駆動電源制御信号がフィードバック信号に比べて高ければ、コンパレータCP3の出力電圧が高くなり、デューティー比(Hレベルの期間)が少ないPWM信号がコンパレータCP4から出力される。なお、駆動電源制御信号は、後述するように、圧電素子PZの駆動を制御するための制御電源電圧VCCに基づいて発生される。
【0019】
コンパレータCP4の出力は、pチャネルトランジスタQ1と、nチャネルトランジスタQ2のゲートに供給される。このトランジスタQ1は、ソースが端子T5に接続され、ドレインがトランジスタQ2のドレインに接続されており、トランジスタQ2のソースはグランドに接続されている。そして、トランジスタQ1,Q2のドレイン同士の接続点は、端子T6に接続されている。
【0020】
端子T5には、外付けのコイルLvsを介し、外付けのダイオードD1のアノードに接続され、このダイオードD1のカソードは外付けコンデンサC1を介しグランドに接続されている。また、端子T6には、nチャネルトランジスタQ3のゲートが接続され、このトランジスタQ3のドレインがコイルLvsとダイオードD1の接続点に接続され、ソースがグランドに接続されている。
【0021】
従って、コンパレータCP4からの出力であるPWM信号がHレベルであると、トランジスタQ2がオンし端子T6がLレベルとなりトランジスタQ3はオフ、PWM信号がLレベルであると、トランジスタQ2がオフし端子T6がHレベルとなりトランジスタQ3はオンする。このトランジスタQ3がオンすることで、コイルLvsにエネルギーが蓄積され、トランジスタQ3がオフすることで、コイルLvsに蓄積されたエネルギーに応じてコンデンサC1に充電される。従って、コンパレータCP4からの出力におけるLレベルの期間が長いほど、コンデンサC1への充電量が大きくなり、コンデンサC1からの出力である駆動電源電圧が高くなる。なお、ダイオードD1に並列してトランジスタを設けると、そのスイッチングにより駆動電源電圧を下げることが容易になる。
【0022】
コンデンサC1の上側(ダイオードD1のカソードに接続される電極)は、端子T7に接続され、この端子T7が出力アンプAP1,AP2へ駆動電源電圧として供給される。また、コンデンサC1の上側は、外付けの分圧抵抗R5,R6を介しグランドに接続されている。分圧抵抗R5,R6の中点は、外付けの抵抗R7、コンデンサC2を介し、端子T8に接続されている。そして、端子T8は、コンパレータCP4の負入力端に接続されている。抵抗R7、コンデンサC2は、ハイパスフィルタを構成しており、これによって駆動電源電圧出力の高周波成分が除去される。さらに、分圧抵抗R5,R6の中点は端子T9に接続されており、この端子T9がコンパレータCP3の負入力端に接続されている。従って、駆動電源電圧を分圧抵抗R5,R6で分圧した電圧が駆動電源制御信号と比較されるフィードバック信号(帰還信号)となり、帰還信号の電圧が駆動電源制御信号の電圧に一致するように、駆動電源電圧が制御される。
【0023】
このようにして、駆動電源制御信号によって、駆動電源電圧を任意に制御することが可能になる。これによって、端子T1,T3からの出力である、駆動信号ROUT,FOUTの振幅が制御される。なお、後述するように、駆動電源制御信号は、電源電圧VCCとして本ドライバーに外部から供給される。
【0024】
図4には、駆動信号ROUT,FOUTの状態が示してある。駆動電源電圧出力を下げることによって、ROUT,FOUTの振幅が小さくなる。これによって、圧電素子PZの動きが制御され、圧電ポンプのダイヤフラムの振幅が制御されてポンプの吐出量を制御することができる。
【0025】
さらに、出力アンプAP1,AP2のグランド側のラインは、端子T21に共通接続されており、この端子T21には、外部で他端がグランドに接続された電流検出用の抵抗R20に接続されるとともに、端子T22に接続されている。従って、抵抗R20に流れる電流に応じた電圧が端子T22に供給される。
【0026】
端子T22は、コンパレータCP21の正入力端に接続されている。このコンパレータCP21の負入力端には、負荷ショート検出基準電源Vr1が供給されている。従って、出力アンプAP1,AP2に流れる電流が大きく、この電流により抵抗R21の上側電圧が負荷ショート検出基準電源Vr1の電圧Vr1以上になった場合に、コンパレータCP21の出力がHレベルとなり、負荷ショートが検出される。
【0027】
図5に、出力アンプAP1,AP2の出力部分の構成を示す。出力アンプAP1は、pチャネルの出力トランジスタQ31と、nチャネルのトランジスタQ32を有し、出力アンプAP2は、pチャネルの出力トランジスタQ33と、nチャネルのトランジスタQ34を有する。トランジスタQ31のソースは駆動電源に接続されており、トランジスタQ32のドレインはトランジスタQ32のドレインが接続されている。トランジスタQ33のソースは駆動電源に接続されており、トランジスタQ34のドレインはトランジスタQ34のドレインが接続されている。トランジスタQ32およびトランジスタQ34のソースは、共通接続されて、電流検出抵抗R20を介しグランドに接続されている。
【0028】
また、トランジスタQ31,Q32のドレイン同士の接続点には端子T1が接続され、トランジスタQ33,Q34のドレイン同士の接続点には端子T3が接続されており、端子T1,T3間に圧電素子PZが接続されている。
【0029】
従って、トランジスタQ33,Q32がオンとなると、図示のようにトランジスタQ33、圧電素子PZ、トランジスタQ32を介し、抵抗20に電流が流れ、抵抗20の上側の電圧が検出される。なお、圧電素子PZは、容量として機能するので、上述のようにして流れる駆動電流は交流電流として流れる。
【0030】
また、図においては、圧電素子PZに並列してオンとなっているスイッチを示してある。これは、負荷ショートの状態を示したものである。
【0031】
図6には、駆動状態における圧電素子PZへの駆動信号ROUT,FOUTと、圧電素子PZに流れる駆動電流の波形が示されている。このように、圧電素子PZには、相補的なサイン波が印加され、これと90度位相が異なる駆動電流が流れる。そして、負荷ショートが発生した場合には、両駆動信号ROUT、FOUTが同一電圧となり、駆動電流が急激に上昇する。
【0032】
従って、負荷ショートが発生した場合には、抵抗R20に流れる電流量が大きくなり、コンパレータCP21の正入力端への入力電圧がVr1を超えることで、負荷ショートが検出される。
【0033】
ここで、図4に示したように、端子T1、T3から出力される駆動信号ROUT,FOUTは、駆動電源電圧に応じて変化する。従って、抵抗R20に流れる電流量は、駆動電源電圧に応じて変化する。ここで、この駆動電源電圧は、上述のように駆動電源制御信号に応じて決定され、この駆動電源制御信号は、本ドライバーに入力されてくる制御電源電圧VCCに応じて決定される。そこで、本実施形態においては、負荷ショート検出基準電圧Vr1を外部から供給される制御電源電圧VCCに応じて決定する。
【0034】
ここで、従来の装置において、ファン駆動制御用に電源電圧VCCを出力できる回路がすでに用意されている場合がある。この場合には、後述するように、電源電圧VCCに応じて、圧電素子PZを制御する信号を発生することが好適である。そして、本実施形態においては、この電圧VCCに応じて負荷ショート検出基準電圧Vr1を発生する。
【0035】
「検出基準電圧」
図7に、負荷ショート検出基準電圧Vr1を電源電圧VCCに応じて変更するための構成を示す。電圧VCCが入力される端子は、抵抗R21,R22の直列接続からなる分圧抵抗を介しグランドに接続されている。分圧抵抗R21とR22の中点は、出力が負入力端に短絡されたバッファアンプBF21の正入力端に入力され、この出力が検出基準電圧Vr1としてコンパレータCP21の負入力端に供給される。
【0036】
なお、この例では、リファレンスV11が正入力端に入力され、負入力端に分圧抵抗R21とR22の中点が接続されるとともに、分圧抵抗R21とR22の中点がダイオードD11を介し出力に接続されるエラーアンプAP31と、リファレンスV12が正入力端に入力され、負入力端に分圧抵抗R21とR22の中点が接続されるとともに、出力がダイオードD12を介し分圧抵抗R21とR22の中点に接続されるエラーアンプAP32と、が設けられている。ダイオードD11は、分圧抵抗R21とR22の中点からエラーアンプAP31の出力に向けて流れる電流のみを流し、ダイオードD12は、エラーアンプAP31の出力から分圧抵抗R21とR22の中点に向けて流れる電流のみを流す。従って、分圧抵抗R21とR22の中点電圧は、リファレンス電圧V11,V12でクリップされることになる。従って、負荷ショート検出基準電圧Vr1は、電源電圧VCCの変化に伴い、図8に示すように変化することになる。すなわち、検出基準電源は、電源電圧VCCが0〜V12(R21+R22)/R22の間はV12、V12(R21+R22)/R22〜V11(R21+R22)/R22の間はV12→V11に直線的に変化し、V11(R21+R22)/R22以上ではV11に固定される。
【0037】
「負荷オープン検出の構成」
図9には、負荷オープン検出のための構成が示されている。電流検出抵抗R20の上側電圧が供給される端子T21には、コンパレータCP22の負入力端が接続されている。そして、コンパレータCP22の正入力端には、負荷オープン検出基準電圧Vr2供給されている。従って、このコンパレータCP22では、電流検出抵抗R20の上側電圧が負荷オープン検出基準電圧Vr2を下回ったことを検出して負荷オープンを検出する。なお、その他の構成は、図3に示すものと同様である。
【0038】
図10には、負荷オープン発生時の圧電素子PZへの印加電圧と、駆動電流の波形が示されている。このように、負荷オープンの場合には、印加電圧に変化はないが、駆動電流がほぼ0になる。従って、上述のように、電流検出抵抗R20の上側電圧が負荷オープン検出基準電圧Vr2を下回ったことを検出して負荷オープンを検出することができる。
【0039】
また、駆動電流の振幅は、駆動電源電圧の大きさに応じて変化するので、負荷オープン検出基準電圧Vr2についても、駆動電源電圧の大きさに応じて変更すること好適である。このために、図7の負荷ショート検出基準電圧Vr1と同様にして、電圧VCCに応じて負荷オープン検出基準電圧Vr2を決定するとよい。負荷ショート検出基準電圧Vr1と負荷オープン検出基準電圧Vr2を同じ電圧にしてもよい。
【0040】
「比較タイミング」
上述のようにして、負荷ショート、負荷オープンを検出することができる。ここで、図11に、検出抵抗R20の上側電圧(検出抵抗電圧)には、外乱ノイズによるひげ状の変化(ひげ)が発生する場合がある。このようなひげが発生すると、このひげが検出基準電圧Vr1を上回り、負荷ショートと判定されてしまう可能性がある。
【0041】
ここで、検出抵抗R20の上側電圧は、図示のようにサイン波状の交流波形である。そこで、特定のタイミングにおいてのみ比較することも好適である。例えば、図11において示したように、検出抵抗電圧の山に当たる位置において、比較することができる。このタイミングは、R側入力信号や、F側入力信号を作成するカウンタの出力などから決定するとよい。すなわち、R側入力信号やF側入力信号は、後述するように、所定のクロックをカウントするカウンタの出力時応じてD/Aコンバータから出力を制御することによって行う。そこで、R側入力信号やF側入力信号の位相は、カウンタのカウント値で決定される。一方、検出電圧の位相は、R側入力信号やF側入力信号の位相に対し90度ずれるだけであり、これもカウンタのカウント値と1対1の対応がある。そこで、カウンタのカウント値により、検出電圧の山の位置を決定し、そのタイミングで検出抵抗電圧をサンプリングするとよい。さらに、1回の検出では、誤検出が発生しやすいので、3回連続の検出によって初めて、ショート検出とすることも好適である。
【0042】
図12には、コンパレータCP21の出力についてサンプリングして判定する構成を示してある。コンパレータCP21からの検出信号は、フリップフロップFF1のD入力端に供給される。このフリップフロップFF1のQ出力はフリップフロップFF2のD入力端に供給され、フリップフロップFF2のQ出力はフリップフロップFF3のD入力端に供給される。そして、これらフリップフロップFF1〜FF3のクロック(C)入力端には、上述した検出抵抗電圧の山の位置でHとなるタイミングクロックが供給されている。従って、各時点において直近の連続する3回の検出抵抗電圧の山の位置においてサンプリングした検出信号の値がフリップフロップFF1〜FF2に常に格納される。
【0043】
フリップフロップFF1〜FF3のQ出力は、アンドゲートAND1に入力されているため、直近の連続する3回の検出タイミングにおける検出信号がすべてHレベルであったときのみにHとなる判定信号がアンドゲートAND1の出力に得られる。そこで、このアンドゲートAND1の出力によって、負荷ショートを検出することで、ひげなどによる誤検出を防止して確実な負荷ショート検出を行うことができる。
【0044】
図13には、負荷オープンの際の検出抵抗電圧を示してある。検出抵抗電圧の谷位置の電圧は、負荷オープンの際の電圧に近い電圧であり、両者の比較により負荷オープンを検出するのは、得策でない。
【0045】
そこで、検出抵抗電圧の山のタイミングで、比較を行うことが好ましい。従って、上述の負荷ショートの場合と同様に、図12の構成によって、検出抵抗電圧の山のタイミングで、コンパレータ22における比較結果をサンプリングし、この内容が例えば3回連続でHレベルであることで負荷オープンを検出することができる。
【0046】
なお、図3のコンパレータCP21と、図9のコンパレータCP22の両方を設け、負荷ショートおよび負荷オープンの両方を検出できる構成とすることも好適である。
【0047】
「VCC連動DACの構成」
従来の装置において、ファン駆動制御用にファンの駆動を制御する制御電源電圧である電源電圧VCCを出力できる回路がすでに用意されている場合がある。この場合には、この電源電圧VCCに応じて、圧電素子PZを制御する信号を発生することが好適である。
【0048】
図14には、このような場合に好適な構成が示されている。外部から入力されてくる電圧がポンプの駆動要求に従って適宜変更される電源VCCが入力される端子T11は、抵抗R11,R12の直列接続からなる分圧抵抗を介しグランドに接続されている。分圧抵抗R11とR12の中点は、出力が負入力端に短絡されたバッファアンプBF11の正入力端に入力され、この出力がD/Aコンバータ30の電源VDACとなっている。
【0049】
なお、この例では、リファレンスV1が正入力端に入力され、負入力端に分圧抵抗R11とR12の中点が接続されるとともに、分圧抵抗R11とR12の中点がダイオードD11を介し出力に接続されるコンパレータCP11と、リファレンスV2が正入力端に入力され、負入力端に分圧抵抗R11とR12の中点が接続されるとともに、出力がダイオードD12を介し分圧抵抗R11とR12の中点に接続されるコンパレータCP12と、が設けられている。ダイオードD11は、分圧抵抗R11とR12の中点からコンパレータCP12の出力に向けて流れる電流のみを流し、ダイオードD12は、コンパレータCP11の出力から分圧抵抗R11とR12の中点に向けて流れる電流のみを流す。従って、分圧抵抗R11とR12の中点電圧は、リファレンス電圧V1,V2でクリップされることになる。従って、電源VDACは、電源電圧VCCの変化に伴い、図15に示すように変化することになる。すなわち、電源VDACは、電源電圧VCCが0〜V2(R11+R12)/R12の間はV2、V2(R11+R12)/R12〜V1(R11+R12)/R12の間はV2→V1に直線的に変化し、V1(R11+R12)/R12以上ではV1に固定される。
【0050】
図16には、D/Aコンバータ30の構成が示されている。電源VDACとグランドの間には、入力デジタル信号のビット数に応じた抵抗が直列接続されている。そして、各抵抗間の接続点には2つのスイッチがそれぞれ対応して設けられており、一方側のR側スイッチ群SWrの抵抗側でない端部が共通接続してR側信号の出力、他側のF側スイッチ群SWfの抵抗側でない端部が共通接続してF側信号の出力になっている。
【0051】
また、R側、F側スイッチ群を制御するためにカウンタ回路32が設けられている。このカウンタ32は、所定のクロックをアップカウント、ダウンカウントを繰り返す。例えば、512段階のカウント値を0→511→0→511というように順次繰り返し出力する。そして、これらカウンタの出力がR側スイッチ群SWrとF側スイッチ群SWfとで、ちょうど反対の出力が出るように対応付けられている。すなわち、カウンタ32の出力が0のときにR側スイッチ群SWrの出力が0であれば、F側スイッチ群SWfの出力が511となるように設定されている。
【0052】
従って、R側信号、F側信号が図示のように、1クロックに対し順次変化する相補的なサインカーブになる。そして、電源VDACが変化することで、R側信号、F側信号の振幅が連動して変化する。従って、電源VCCに応じて振幅が変化するR側信号、F側信号がD/Aコンバータ30の出力に得られる。また、D/Aコンバータ30の最大出力が駆動電源制御信号として出力される。
【0053】
このような図16の出力信号が図3、図9のバッファアンプBF1,BF2、コンパレータCP3に入力される。そして、分圧抵抗R1,R2、R3,R4、R5,R6の比を適切に設定することで、入力されてくるVCCに応じて、圧電ポンプの吐出量を目標値に制御することが可能になる。
【0054】
なお、図16では、D/Aコンバータ30からR側信号、F側信号をそのまま出力することにした。しかし、R側信号、F側信号は上下対称である。従って、半分(180度分)の出力のみをD/Aコンバータ30から出力し、他の半分については、出力を反転することもできる。これによって、D/Aコンバータ30における抵抗列を半分の規模にすることが可能になる。
【0055】
「出力アンプAPの構成」
図17、図18には、出力アンプAPの構成例が示されている。ICOMからは定電流が供給され、これがnチャネルトランジスタQ11のドレインおよびゲートに供給される。トランジスタQ11のソースはグランド(PGND)に接続されている。トランジスタQ11のゲートには、ソースがグランド(PGND)に接続されたnチャネルトランジスタQ12,Q13,Q14のゲートが共通接続されている。従って、トランジスタQ11に対し、トランジスタQ12,Q13,Q14がカレントミラーを構成し、これらトランジスタQ11〜Q14に同一の定電流が流れる。
【0056】
トランジスタQ12のドレインには、pチャネルトランジスタQ15のドレインが接続されており、このトランジスタQ15のソースは駆動電源VSに接続されている。トランジスタQ15はドレイン・ゲートが短絡されており、このゲートには、ソースがVSに接続されたpチャネルトランジスタQ16,Q17のゲートが接続されている。従って、これらトランジスタQ16,Q17にも、トランジスタQ11に流れるのと同じ定電流が流れる。
【0057】
トランジスタQ13のドレインは、2つのドレイン・ゲート間が短絡されたpチャネルトランジスタQ18,Q19を介し、駆動電源VSに接続されており、トランジスタQ13とトランジスタQ18のドレインがpチャネルトランジスタQ20のゲートに接続されている。また、トランジスタQ17のドレインは、2つのドレイン・ゲート間が短絡されたnチャネルトランジスタQ21,Q22を介し、外部のグランドに接続されている端子RFに接続されている。トランジスタQ17とトランジスタQ21の接続点は、nチャネルトランジスタQ23のゲートに接続されている。
【0058】
そして、トランジスタQ20のソースと、トランジスタQ23のドレインは、トランジスタQ16のドレインに共通接続されるとともに、pチャネルトランジスタQ24のゲートに接続されている。また、トランジスタQ20のドレインと、トランジスタQ23のソースは、トランジスタQ14のドレインに共通接続されるとともに、nチャネルトランジスタQ25のゲートに接続されている。また、トランジスタQ20のドレイン、トランジスタQ23のソース、トランジスタQ14のドレイン、nチャネルトランジスタQ25のゲートには、ICTLF端からドライブ電流Idrが供給される。すなわち、このICTLF端がコンパレータCP1(またはコンパレータCP2)の出力に接続されている。
【0059】
また、トランジスタQ24のソースは駆動電源VSに接続され、ドレインはトランジスタQ25のドレインに接続されるとともに出力端子OUT(T1またはT2)に接続されており、トランジスタQ25のソースは端子RFに接続されている。
【0060】
このような回路において、トランジスタQ20とトランジスタQ23には、トランジスタQ16に流れる定電流を分割した電流が流れる。また、トランジスタQ19,Q18には、トランジスタQ13に流れる定電流が流れ、トランジスタQ21,Q22には、トランジスタQ17に流れる電流が流れる。従って、通常は、トランジスタQ20,Q23に流れる電流は等しい。
【0061】
ドライブ電流IdrがトランジスタQ25のゲートに向けて流れる電流Idr+であるとこれによって、図17に示すように、トランジスタQ25がオンし、出力端OUTから電流を引き抜く方向の電流が流れ、出力端OUTはLレベル側に動く。このとき、トランジスタQ20およびトランジスタQ23に流れる電流の和はトランジスタQ14に流れる定電流に等しいため、トランジスタQ24はオフしている。
【0062】
一方、ドライブ電流IdrがトランジスタQ25のゲートから引き抜く方向に流れる電流Idr−であると、これによって、図18に示すように、トランジスタQ23のドレイン電流が大きくなり、トランジスタQ24がオンし、出力端OUTから電流を吐き出す方向の電流が流れ、出力端OUTはHレベル側に動く。
【0063】
このようにして、ICTLFに流れる電流に応じて、出力トランジスタQ24,Q25が制御されて、出力端OUTからの出力が制御される。この出力アンプAPは、駆動電源VSからの電力によって出力を得る高耐圧出力部として機能する。従って、図3、図9における出力アンプAP1,AP2として、図17,18に示されるアンプをそれぞれ用意し、コンパレータCP1,CP2の出力をそれぞれのアンプのICTLFに入力することによって、出力端OUTにおいて、駆動信号ROUT,FOUTをそれぞれ得ることができる。
【0064】
なお、信号系の電源電圧は、例えば、5V程度であり、駆動電源VSは例えば200V程度である。
【図面の簡単な説明】
【0065】
【図1】圧電ポンプの構成を示す図である。
【図2】圧電ポンプのダイヤフラムの構成を示す図である。
【図3】負荷ショート検出を含む高電圧出力ドライバーの出力部の構成を示す図である。
【図4】駆動信号の波形を示す図である。
【図5】深く動電流を示す図である。
【図6】駆動信号の波形を示す図である。
【図7】負荷ショート検出基準電圧発生のための構成を示す図である。
【図8】検出基準電圧の特性を示す図である。
【図9】負荷オープン検出を含む高電圧出力ドライバーの出力部の構成を示す図である。
【図10】圧駆動信号の波形を示す図である。
【図11】圧駆動信号の波形を示す図である。
【図12】検出信号をサンプリングするための構成を示す図である。
【図13】駆動信号の波形を示す図である。
【図14】電源VDACの出力のための構成を示す図である。
【図15】電源VDACの電源VCCに対する特性を示す図である。
【図16】電源VDACに応じた出力振幅の出力を得るD/Aコンバータの構成を示す図である。
【図17】出力アンプの構成を示す図である。
【図18】出力アンプの構成を示す図である。
【符号の説明】
【0066】
10 ポンプケーシング、12ダイヤフラム、14 ポンプ室、16 流入通路、18 流入口、20 流出通路、22 流出口、24,26 逆止弁、30 コンバータ、32 カウンタ回路、AP1,AP2 出力アンプ、BF1,BF2,BF11 バッファアンプ、C1,C2 コンデンサ、CP1,CP2,CP3,CP4,CP11,CP12,CP21,CP22 コンパレータ(エラーアンプ)、D1,D11,D12 ダイオード、Q1〜Q2,Q11〜Q25 トランジスタ、R1〜R7,R11,R12 抵抗。
【技術分野】
【0001】
本発明は、負荷への駆動電流を出力する出力ドライバーに関する。
【背景技術】
【0002】
従来、圧電素子を利用したダイヤフラムポンプが提案されている。このポンプは、圧電素子への電圧印加の方向を順次変更することで、圧電素子を往復動作させてダイヤフラムを往復動作させる。
【0003】
このようなダイヤフラムポンプでは、圧電素子に対する高電圧の駆動信号を得る高電圧出力ドライバーが必要であり、ポンプ流量を制御するためには、印加電圧や周期を制御する必要がある。一方、通常のモータなどの負荷の制御においては、供給電流の振幅を制御して駆動制御を行う場合が多く、圧電素子の出力制御においても、振幅制御を行うことが好ましいと考えられる。
【0004】
【特許文献1】特開平6−109068号公報
【特許文献2】特開平8−205563号公報
【特許文献3】特開2000−60847号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
ここで、このような出力ドライバーは、半導体集積回路で構成することが好適であるが、半導体集積回路において圧電素子を駆動する出力における異常対策を講じる必要がある。
【課題を解決するための手段】
【0006】
本発明は、第1電圧の電源電圧を変圧して第2電圧の駆動電源電圧を発生するとともに、駆動電源制御信号に応じて前記駆動電源電圧を変更する電源回路と、前記駆動電源電圧を利用し、第1電圧に基づく駆動波形から負荷へ供給する第2電圧に基づく駆動信号を生成して出力する出力回路と、負荷に流れる電流に応じた検出電圧を発生する電流検出部と、前記検出電圧をしきい値と比較し、その比較結果から異常判定を行う異常判定回路と、を含み、前記異常判定回路における比較を前記駆動信号の特定の位相に限定して行うことを特徴とする。
【0007】
また、前記駆動信号は、相補的に変化する一対のサイン波形状であり、前記負荷に両者の差の電圧が印加されることが好適である。
【0008】
また、前記異常判定回路は、前記検出電圧が前記しきい値より大きいことで負荷ショートを検出することが好適である。
【0009】
また、前記異常判定回路は、前記検出電圧が前記しきい値より小さいことで負荷オープンを検出することが好適である。
【発明の効果】
【0010】
本発明によれば、駆動電源電圧が変化しても、好適な異常検出が行える。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施形態について、図面に基づいて説明する。
【0012】
「圧電ポンプの構成」
圧電素子を利用したダイヤフラムポンプ(圧電ポンプ)の構成について、図1を用いて説明する。ポンプケーシング10内には、周囲がポンプケーシング10内壁に固定され、中央側が上下動するダイヤフラム12が配置され、このダイヤフラム12の一方側にポンプ室14が形成される。ポンプ室14には、流入通路16に接続される流入口18と、流出通路20に接続される流出口22が設けられ、流入通路16と流入口18の間には流入側の逆止弁24、流出通路20と流出口22の間には流出側の逆止弁26が設けられている。
【0013】
ここで、ダイヤフラム12は、図2に示すように薄い金属板Mの表裏両面に、両面に電極を有する圧電素子PZ1,PZ2を貼り合わせた構造になっている。そして、圧電素子PZ1の上側の電極と、圧電素子PZ2の下側の電極の間に1つの位相の交流電圧(サイン波状の駆動信号)が印加され、圧電素子PZ1,PZ2に挟まれた真ん中の金属板Mに位相が反対の(180度異なる)交流電圧(位相が反対のサイン波状の駆動信号)が印加される。これによって、2つの圧電素子PZ1,PZ2とも印加電圧が大きいときに大きく反ることになり、図1,2に示すように、ダイヤフラム12が周辺部を支点とし真ん中を最大振幅として上下に振動することになる。
【0014】
流入側の逆止弁24は、ポンプ室14へ流入する方向の流体の流れを許可し、反対の流れを阻止する。一方、流出側の逆止弁26は、ポンプ室14から流出する方向の流体の流れを許可し、反対の流れを阻止する。従って、図1に示すように、ダイヤフラム12の振動に伴うポンプ室14の容積変化に伴い、流入通路16の流体がポンプ室14を介し流出通路20に押し出される。
【0015】
「駆動信号出力回路」
図3には、圧電素子PZへの駆動信号を出力する駆動信号出力回路の構成が示されている。1つの駆動波形(サイン波状の交流波形)であるR側入力信号は、バッファアンプBF1の正入力端に入力される。このバッファアンプBF1は、その出力が負入力端に接続されており、R側入力信号がそのままの波形で出力される。バッファアンプBF1の出力はコンパレータ(エラーアンプ)CP1の正入力端に入力される。このコンパレータCP1の負入力端には、帰還信号が入力されており、両信号の誤差信号がコンパレータCP1の出力に得られる。得られた誤差信号は、高電源電圧で駆動される出力アンプAP1に供給され、この出力アンプAP1の出力が出力端T1に供給される。出力端T1には、圧電素子PZの一方側の電極が接続されているとともに、分圧抵抗R1,R2を介しグランドに接続されている。分圧抵抗R1,R2の中点は、端子T2を介し、コンパレータCP1の負入力端に接続され、出力電圧が分圧された電圧がコンパレータCP1に負帰還される。
【0016】
従って、コンパレータCP1は、その出力が、帰還信号である分圧抵抗R1,R2の中点電圧がR側入力信号に一致するように動作し、従って出力端T1からの駆動信号ROUTがR側入力信号に応じたものになる。
【0017】
また、F側入力信号は、R側入力信号と位相が180度異なる信号(相補的な信号)であり、F側入力信号は、バッファアンプBF2、コンパレータCP2、出力アンプAP2を介し、F側入力信号に対応した高電圧の駆動信号となり、出力端T3に供給される。出力端T3は、圧電素子PZの他方側の電極が接続されているとともに、分圧抵抗R3,R4を介しグランドに接続されており、分圧抵抗R3,R4の中点電圧がコンパレータCP2に負帰還されている。従って、出力端T3からの出力である駆動信号FOUTが出力端T1からの駆動信号ROUTと反対の極性の信号となり、圧電素子PZの両面の電極に位相が180度異なる一対の駆動信号ROUT,FOUTが印加されることになる。この圧電素子PZが上述の圧電ポンプのダイヤフラム12を構成しており、ダイヤフラム12が往復移動することになる。なお、上述の圧電ポンプは、2つの圧電素子PZ1,PZ2を有しているが、圧電素子PZがそのうちの1つに該当していても良いし、ダイヤフラム12を1つの圧電素子PZで構成してもよい。
【0018】
次に、駆動電源制御信号は、コンパレータCP3の正入力端に入力される。コンパレータCP3の負入力端には帰還信号が入力されている。コンパレータCP3の出力は、コンパレータCP4の負入力端に入力される。このコンパレータCP4の正入力端には、予め設定された三角波が供給されている。従って、このコンパレータCP4の出力には、コンパレータCP3の出力の電圧に応じたデューティー比のPWM信号が得られる。すなわち、駆動電源制御信号がフィードバック信号に比べて高ければ、コンパレータCP3の出力電圧が高くなり、デューティー比(Hレベルの期間)が少ないPWM信号がコンパレータCP4から出力される。なお、駆動電源制御信号は、後述するように、圧電素子PZの駆動を制御するための制御電源電圧VCCに基づいて発生される。
【0019】
コンパレータCP4の出力は、pチャネルトランジスタQ1と、nチャネルトランジスタQ2のゲートに供給される。このトランジスタQ1は、ソースが端子T5に接続され、ドレインがトランジスタQ2のドレインに接続されており、トランジスタQ2のソースはグランドに接続されている。そして、トランジスタQ1,Q2のドレイン同士の接続点は、端子T6に接続されている。
【0020】
端子T5には、外付けのコイルLvsを介し、外付けのダイオードD1のアノードに接続され、このダイオードD1のカソードは外付けコンデンサC1を介しグランドに接続されている。また、端子T6には、nチャネルトランジスタQ3のゲートが接続され、このトランジスタQ3のドレインがコイルLvsとダイオードD1の接続点に接続され、ソースがグランドに接続されている。
【0021】
従って、コンパレータCP4からの出力であるPWM信号がHレベルであると、トランジスタQ2がオンし端子T6がLレベルとなりトランジスタQ3はオフ、PWM信号がLレベルであると、トランジスタQ2がオフし端子T6がHレベルとなりトランジスタQ3はオンする。このトランジスタQ3がオンすることで、コイルLvsにエネルギーが蓄積され、トランジスタQ3がオフすることで、コイルLvsに蓄積されたエネルギーに応じてコンデンサC1に充電される。従って、コンパレータCP4からの出力におけるLレベルの期間が長いほど、コンデンサC1への充電量が大きくなり、コンデンサC1からの出力である駆動電源電圧が高くなる。なお、ダイオードD1に並列してトランジスタを設けると、そのスイッチングにより駆動電源電圧を下げることが容易になる。
【0022】
コンデンサC1の上側(ダイオードD1のカソードに接続される電極)は、端子T7に接続され、この端子T7が出力アンプAP1,AP2へ駆動電源電圧として供給される。また、コンデンサC1の上側は、外付けの分圧抵抗R5,R6を介しグランドに接続されている。分圧抵抗R5,R6の中点は、外付けの抵抗R7、コンデンサC2を介し、端子T8に接続されている。そして、端子T8は、コンパレータCP4の負入力端に接続されている。抵抗R7、コンデンサC2は、ハイパスフィルタを構成しており、これによって駆動電源電圧出力の高周波成分が除去される。さらに、分圧抵抗R5,R6の中点は端子T9に接続されており、この端子T9がコンパレータCP3の負入力端に接続されている。従って、駆動電源電圧を分圧抵抗R5,R6で分圧した電圧が駆動電源制御信号と比較されるフィードバック信号(帰還信号)となり、帰還信号の電圧が駆動電源制御信号の電圧に一致するように、駆動電源電圧が制御される。
【0023】
このようにして、駆動電源制御信号によって、駆動電源電圧を任意に制御することが可能になる。これによって、端子T1,T3からの出力である、駆動信号ROUT,FOUTの振幅が制御される。なお、後述するように、駆動電源制御信号は、電源電圧VCCとして本ドライバーに外部から供給される。
【0024】
図4には、駆動信号ROUT,FOUTの状態が示してある。駆動電源電圧出力を下げることによって、ROUT,FOUTの振幅が小さくなる。これによって、圧電素子PZの動きが制御され、圧電ポンプのダイヤフラムの振幅が制御されてポンプの吐出量を制御することができる。
【0025】
さらに、出力アンプAP1,AP2のグランド側のラインは、端子T21に共通接続されており、この端子T21には、外部で他端がグランドに接続された電流検出用の抵抗R20に接続されるとともに、端子T22に接続されている。従って、抵抗R20に流れる電流に応じた電圧が端子T22に供給される。
【0026】
端子T22は、コンパレータCP21の正入力端に接続されている。このコンパレータCP21の負入力端には、負荷ショート検出基準電源Vr1が供給されている。従って、出力アンプAP1,AP2に流れる電流が大きく、この電流により抵抗R21の上側電圧が負荷ショート検出基準電源Vr1の電圧Vr1以上になった場合に、コンパレータCP21の出力がHレベルとなり、負荷ショートが検出される。
【0027】
図5に、出力アンプAP1,AP2の出力部分の構成を示す。出力アンプAP1は、pチャネルの出力トランジスタQ31と、nチャネルのトランジスタQ32を有し、出力アンプAP2は、pチャネルの出力トランジスタQ33と、nチャネルのトランジスタQ34を有する。トランジスタQ31のソースは駆動電源に接続されており、トランジスタQ32のドレインはトランジスタQ32のドレインが接続されている。トランジスタQ33のソースは駆動電源に接続されており、トランジスタQ34のドレインはトランジスタQ34のドレインが接続されている。トランジスタQ32およびトランジスタQ34のソースは、共通接続されて、電流検出抵抗R20を介しグランドに接続されている。
【0028】
また、トランジスタQ31,Q32のドレイン同士の接続点には端子T1が接続され、トランジスタQ33,Q34のドレイン同士の接続点には端子T3が接続されており、端子T1,T3間に圧電素子PZが接続されている。
【0029】
従って、トランジスタQ33,Q32がオンとなると、図示のようにトランジスタQ33、圧電素子PZ、トランジスタQ32を介し、抵抗20に電流が流れ、抵抗20の上側の電圧が検出される。なお、圧電素子PZは、容量として機能するので、上述のようにして流れる駆動電流は交流電流として流れる。
【0030】
また、図においては、圧電素子PZに並列してオンとなっているスイッチを示してある。これは、負荷ショートの状態を示したものである。
【0031】
図6には、駆動状態における圧電素子PZへの駆動信号ROUT,FOUTと、圧電素子PZに流れる駆動電流の波形が示されている。このように、圧電素子PZには、相補的なサイン波が印加され、これと90度位相が異なる駆動電流が流れる。そして、負荷ショートが発生した場合には、両駆動信号ROUT、FOUTが同一電圧となり、駆動電流が急激に上昇する。
【0032】
従って、負荷ショートが発生した場合には、抵抗R20に流れる電流量が大きくなり、コンパレータCP21の正入力端への入力電圧がVr1を超えることで、負荷ショートが検出される。
【0033】
ここで、図4に示したように、端子T1、T3から出力される駆動信号ROUT,FOUTは、駆動電源電圧に応じて変化する。従って、抵抗R20に流れる電流量は、駆動電源電圧に応じて変化する。ここで、この駆動電源電圧は、上述のように駆動電源制御信号に応じて決定され、この駆動電源制御信号は、本ドライバーに入力されてくる制御電源電圧VCCに応じて決定される。そこで、本実施形態においては、負荷ショート検出基準電圧Vr1を外部から供給される制御電源電圧VCCに応じて決定する。
【0034】
ここで、従来の装置において、ファン駆動制御用に電源電圧VCCを出力できる回路がすでに用意されている場合がある。この場合には、後述するように、電源電圧VCCに応じて、圧電素子PZを制御する信号を発生することが好適である。そして、本実施形態においては、この電圧VCCに応じて負荷ショート検出基準電圧Vr1を発生する。
【0035】
「検出基準電圧」
図7に、負荷ショート検出基準電圧Vr1を電源電圧VCCに応じて変更するための構成を示す。電圧VCCが入力される端子は、抵抗R21,R22の直列接続からなる分圧抵抗を介しグランドに接続されている。分圧抵抗R21とR22の中点は、出力が負入力端に短絡されたバッファアンプBF21の正入力端に入力され、この出力が検出基準電圧Vr1としてコンパレータCP21の負入力端に供給される。
【0036】
なお、この例では、リファレンスV11が正入力端に入力され、負入力端に分圧抵抗R21とR22の中点が接続されるとともに、分圧抵抗R21とR22の中点がダイオードD11を介し出力に接続されるエラーアンプAP31と、リファレンスV12が正入力端に入力され、負入力端に分圧抵抗R21とR22の中点が接続されるとともに、出力がダイオードD12を介し分圧抵抗R21とR22の中点に接続されるエラーアンプAP32と、が設けられている。ダイオードD11は、分圧抵抗R21とR22の中点からエラーアンプAP31の出力に向けて流れる電流のみを流し、ダイオードD12は、エラーアンプAP31の出力から分圧抵抗R21とR22の中点に向けて流れる電流のみを流す。従って、分圧抵抗R21とR22の中点電圧は、リファレンス電圧V11,V12でクリップされることになる。従って、負荷ショート検出基準電圧Vr1は、電源電圧VCCの変化に伴い、図8に示すように変化することになる。すなわち、検出基準電源は、電源電圧VCCが0〜V12(R21+R22)/R22の間はV12、V12(R21+R22)/R22〜V11(R21+R22)/R22の間はV12→V11に直線的に変化し、V11(R21+R22)/R22以上ではV11に固定される。
【0037】
「負荷オープン検出の構成」
図9には、負荷オープン検出のための構成が示されている。電流検出抵抗R20の上側電圧が供給される端子T21には、コンパレータCP22の負入力端が接続されている。そして、コンパレータCP22の正入力端には、負荷オープン検出基準電圧Vr2供給されている。従って、このコンパレータCP22では、電流検出抵抗R20の上側電圧が負荷オープン検出基準電圧Vr2を下回ったことを検出して負荷オープンを検出する。なお、その他の構成は、図3に示すものと同様である。
【0038】
図10には、負荷オープン発生時の圧電素子PZへの印加電圧と、駆動電流の波形が示されている。このように、負荷オープンの場合には、印加電圧に変化はないが、駆動電流がほぼ0になる。従って、上述のように、電流検出抵抗R20の上側電圧が負荷オープン検出基準電圧Vr2を下回ったことを検出して負荷オープンを検出することができる。
【0039】
また、駆動電流の振幅は、駆動電源電圧の大きさに応じて変化するので、負荷オープン検出基準電圧Vr2についても、駆動電源電圧の大きさに応じて変更すること好適である。このために、図7の負荷ショート検出基準電圧Vr1と同様にして、電圧VCCに応じて負荷オープン検出基準電圧Vr2を決定するとよい。負荷ショート検出基準電圧Vr1と負荷オープン検出基準電圧Vr2を同じ電圧にしてもよい。
【0040】
「比較タイミング」
上述のようにして、負荷ショート、負荷オープンを検出することができる。ここで、図11に、検出抵抗R20の上側電圧(検出抵抗電圧)には、外乱ノイズによるひげ状の変化(ひげ)が発生する場合がある。このようなひげが発生すると、このひげが検出基準電圧Vr1を上回り、負荷ショートと判定されてしまう可能性がある。
【0041】
ここで、検出抵抗R20の上側電圧は、図示のようにサイン波状の交流波形である。そこで、特定のタイミングにおいてのみ比較することも好適である。例えば、図11において示したように、検出抵抗電圧の山に当たる位置において、比較することができる。このタイミングは、R側入力信号や、F側入力信号を作成するカウンタの出力などから決定するとよい。すなわち、R側入力信号やF側入力信号は、後述するように、所定のクロックをカウントするカウンタの出力時応じてD/Aコンバータから出力を制御することによって行う。そこで、R側入力信号やF側入力信号の位相は、カウンタのカウント値で決定される。一方、検出電圧の位相は、R側入力信号やF側入力信号の位相に対し90度ずれるだけであり、これもカウンタのカウント値と1対1の対応がある。そこで、カウンタのカウント値により、検出電圧の山の位置を決定し、そのタイミングで検出抵抗電圧をサンプリングするとよい。さらに、1回の検出では、誤検出が発生しやすいので、3回連続の検出によって初めて、ショート検出とすることも好適である。
【0042】
図12には、コンパレータCP21の出力についてサンプリングして判定する構成を示してある。コンパレータCP21からの検出信号は、フリップフロップFF1のD入力端に供給される。このフリップフロップFF1のQ出力はフリップフロップFF2のD入力端に供給され、フリップフロップFF2のQ出力はフリップフロップFF3のD入力端に供給される。そして、これらフリップフロップFF1〜FF3のクロック(C)入力端には、上述した検出抵抗電圧の山の位置でHとなるタイミングクロックが供給されている。従って、各時点において直近の連続する3回の検出抵抗電圧の山の位置においてサンプリングした検出信号の値がフリップフロップFF1〜FF2に常に格納される。
【0043】
フリップフロップFF1〜FF3のQ出力は、アンドゲートAND1に入力されているため、直近の連続する3回の検出タイミングにおける検出信号がすべてHレベルであったときのみにHとなる判定信号がアンドゲートAND1の出力に得られる。そこで、このアンドゲートAND1の出力によって、負荷ショートを検出することで、ひげなどによる誤検出を防止して確実な負荷ショート検出を行うことができる。
【0044】
図13には、負荷オープンの際の検出抵抗電圧を示してある。検出抵抗電圧の谷位置の電圧は、負荷オープンの際の電圧に近い電圧であり、両者の比較により負荷オープンを検出するのは、得策でない。
【0045】
そこで、検出抵抗電圧の山のタイミングで、比較を行うことが好ましい。従って、上述の負荷ショートの場合と同様に、図12の構成によって、検出抵抗電圧の山のタイミングで、コンパレータ22における比較結果をサンプリングし、この内容が例えば3回連続でHレベルであることで負荷オープンを検出することができる。
【0046】
なお、図3のコンパレータCP21と、図9のコンパレータCP22の両方を設け、負荷ショートおよび負荷オープンの両方を検出できる構成とすることも好適である。
【0047】
「VCC連動DACの構成」
従来の装置において、ファン駆動制御用にファンの駆動を制御する制御電源電圧である電源電圧VCCを出力できる回路がすでに用意されている場合がある。この場合には、この電源電圧VCCに応じて、圧電素子PZを制御する信号を発生することが好適である。
【0048】
図14には、このような場合に好適な構成が示されている。外部から入力されてくる電圧がポンプの駆動要求に従って適宜変更される電源VCCが入力される端子T11は、抵抗R11,R12の直列接続からなる分圧抵抗を介しグランドに接続されている。分圧抵抗R11とR12の中点は、出力が負入力端に短絡されたバッファアンプBF11の正入力端に入力され、この出力がD/Aコンバータ30の電源VDACとなっている。
【0049】
なお、この例では、リファレンスV1が正入力端に入力され、負入力端に分圧抵抗R11とR12の中点が接続されるとともに、分圧抵抗R11とR12の中点がダイオードD11を介し出力に接続されるコンパレータCP11と、リファレンスV2が正入力端に入力され、負入力端に分圧抵抗R11とR12の中点が接続されるとともに、出力がダイオードD12を介し分圧抵抗R11とR12の中点に接続されるコンパレータCP12と、が設けられている。ダイオードD11は、分圧抵抗R11とR12の中点からコンパレータCP12の出力に向けて流れる電流のみを流し、ダイオードD12は、コンパレータCP11の出力から分圧抵抗R11とR12の中点に向けて流れる電流のみを流す。従って、分圧抵抗R11とR12の中点電圧は、リファレンス電圧V1,V2でクリップされることになる。従って、電源VDACは、電源電圧VCCの変化に伴い、図15に示すように変化することになる。すなわち、電源VDACは、電源電圧VCCが0〜V2(R11+R12)/R12の間はV2、V2(R11+R12)/R12〜V1(R11+R12)/R12の間はV2→V1に直線的に変化し、V1(R11+R12)/R12以上ではV1に固定される。
【0050】
図16には、D/Aコンバータ30の構成が示されている。電源VDACとグランドの間には、入力デジタル信号のビット数に応じた抵抗が直列接続されている。そして、各抵抗間の接続点には2つのスイッチがそれぞれ対応して設けられており、一方側のR側スイッチ群SWrの抵抗側でない端部が共通接続してR側信号の出力、他側のF側スイッチ群SWfの抵抗側でない端部が共通接続してF側信号の出力になっている。
【0051】
また、R側、F側スイッチ群を制御するためにカウンタ回路32が設けられている。このカウンタ32は、所定のクロックをアップカウント、ダウンカウントを繰り返す。例えば、512段階のカウント値を0→511→0→511というように順次繰り返し出力する。そして、これらカウンタの出力がR側スイッチ群SWrとF側スイッチ群SWfとで、ちょうど反対の出力が出るように対応付けられている。すなわち、カウンタ32の出力が0のときにR側スイッチ群SWrの出力が0であれば、F側スイッチ群SWfの出力が511となるように設定されている。
【0052】
従って、R側信号、F側信号が図示のように、1クロックに対し順次変化する相補的なサインカーブになる。そして、電源VDACが変化することで、R側信号、F側信号の振幅が連動して変化する。従って、電源VCCに応じて振幅が変化するR側信号、F側信号がD/Aコンバータ30の出力に得られる。また、D/Aコンバータ30の最大出力が駆動電源制御信号として出力される。
【0053】
このような図16の出力信号が図3、図9のバッファアンプBF1,BF2、コンパレータCP3に入力される。そして、分圧抵抗R1,R2、R3,R4、R5,R6の比を適切に設定することで、入力されてくるVCCに応じて、圧電ポンプの吐出量を目標値に制御することが可能になる。
【0054】
なお、図16では、D/Aコンバータ30からR側信号、F側信号をそのまま出力することにした。しかし、R側信号、F側信号は上下対称である。従って、半分(180度分)の出力のみをD/Aコンバータ30から出力し、他の半分については、出力を反転することもできる。これによって、D/Aコンバータ30における抵抗列を半分の規模にすることが可能になる。
【0055】
「出力アンプAPの構成」
図17、図18には、出力アンプAPの構成例が示されている。ICOMからは定電流が供給され、これがnチャネルトランジスタQ11のドレインおよびゲートに供給される。トランジスタQ11のソースはグランド(PGND)に接続されている。トランジスタQ11のゲートには、ソースがグランド(PGND)に接続されたnチャネルトランジスタQ12,Q13,Q14のゲートが共通接続されている。従って、トランジスタQ11に対し、トランジスタQ12,Q13,Q14がカレントミラーを構成し、これらトランジスタQ11〜Q14に同一の定電流が流れる。
【0056】
トランジスタQ12のドレインには、pチャネルトランジスタQ15のドレインが接続されており、このトランジスタQ15のソースは駆動電源VSに接続されている。トランジスタQ15はドレイン・ゲートが短絡されており、このゲートには、ソースがVSに接続されたpチャネルトランジスタQ16,Q17のゲートが接続されている。従って、これらトランジスタQ16,Q17にも、トランジスタQ11に流れるのと同じ定電流が流れる。
【0057】
トランジスタQ13のドレインは、2つのドレイン・ゲート間が短絡されたpチャネルトランジスタQ18,Q19を介し、駆動電源VSに接続されており、トランジスタQ13とトランジスタQ18のドレインがpチャネルトランジスタQ20のゲートに接続されている。また、トランジスタQ17のドレインは、2つのドレイン・ゲート間が短絡されたnチャネルトランジスタQ21,Q22を介し、外部のグランドに接続されている端子RFに接続されている。トランジスタQ17とトランジスタQ21の接続点は、nチャネルトランジスタQ23のゲートに接続されている。
【0058】
そして、トランジスタQ20のソースと、トランジスタQ23のドレインは、トランジスタQ16のドレインに共通接続されるとともに、pチャネルトランジスタQ24のゲートに接続されている。また、トランジスタQ20のドレインと、トランジスタQ23のソースは、トランジスタQ14のドレインに共通接続されるとともに、nチャネルトランジスタQ25のゲートに接続されている。また、トランジスタQ20のドレイン、トランジスタQ23のソース、トランジスタQ14のドレイン、nチャネルトランジスタQ25のゲートには、ICTLF端からドライブ電流Idrが供給される。すなわち、このICTLF端がコンパレータCP1(またはコンパレータCP2)の出力に接続されている。
【0059】
また、トランジスタQ24のソースは駆動電源VSに接続され、ドレインはトランジスタQ25のドレインに接続されるとともに出力端子OUT(T1またはT2)に接続されており、トランジスタQ25のソースは端子RFに接続されている。
【0060】
このような回路において、トランジスタQ20とトランジスタQ23には、トランジスタQ16に流れる定電流を分割した電流が流れる。また、トランジスタQ19,Q18には、トランジスタQ13に流れる定電流が流れ、トランジスタQ21,Q22には、トランジスタQ17に流れる電流が流れる。従って、通常は、トランジスタQ20,Q23に流れる電流は等しい。
【0061】
ドライブ電流IdrがトランジスタQ25のゲートに向けて流れる電流Idr+であるとこれによって、図17に示すように、トランジスタQ25がオンし、出力端OUTから電流を引き抜く方向の電流が流れ、出力端OUTはLレベル側に動く。このとき、トランジスタQ20およびトランジスタQ23に流れる電流の和はトランジスタQ14に流れる定電流に等しいため、トランジスタQ24はオフしている。
【0062】
一方、ドライブ電流IdrがトランジスタQ25のゲートから引き抜く方向に流れる電流Idr−であると、これによって、図18に示すように、トランジスタQ23のドレイン電流が大きくなり、トランジスタQ24がオンし、出力端OUTから電流を吐き出す方向の電流が流れ、出力端OUTはHレベル側に動く。
【0063】
このようにして、ICTLFに流れる電流に応じて、出力トランジスタQ24,Q25が制御されて、出力端OUTからの出力が制御される。この出力アンプAPは、駆動電源VSからの電力によって出力を得る高耐圧出力部として機能する。従って、図3、図9における出力アンプAP1,AP2として、図17,18に示されるアンプをそれぞれ用意し、コンパレータCP1,CP2の出力をそれぞれのアンプのICTLFに入力することによって、出力端OUTにおいて、駆動信号ROUT,FOUTをそれぞれ得ることができる。
【0064】
なお、信号系の電源電圧は、例えば、5V程度であり、駆動電源VSは例えば200V程度である。
【図面の簡単な説明】
【0065】
【図1】圧電ポンプの構成を示す図である。
【図2】圧電ポンプのダイヤフラムの構成を示す図である。
【図3】負荷ショート検出を含む高電圧出力ドライバーの出力部の構成を示す図である。
【図4】駆動信号の波形を示す図である。
【図5】深く動電流を示す図である。
【図6】駆動信号の波形を示す図である。
【図7】負荷ショート検出基準電圧発生のための構成を示す図である。
【図8】検出基準電圧の特性を示す図である。
【図9】負荷オープン検出を含む高電圧出力ドライバーの出力部の構成を示す図である。
【図10】圧駆動信号の波形を示す図である。
【図11】圧駆動信号の波形を示す図である。
【図12】検出信号をサンプリングするための構成を示す図である。
【図13】駆動信号の波形を示す図である。
【図14】電源VDACの出力のための構成を示す図である。
【図15】電源VDACの電源VCCに対する特性を示す図である。
【図16】電源VDACに応じた出力振幅の出力を得るD/Aコンバータの構成を示す図である。
【図17】出力アンプの構成を示す図である。
【図18】出力アンプの構成を示す図である。
【符号の説明】
【0066】
10 ポンプケーシング、12ダイヤフラム、14 ポンプ室、16 流入通路、18 流入口、20 流出通路、22 流出口、24,26 逆止弁、30 コンバータ、32 カウンタ回路、AP1,AP2 出力アンプ、BF1,BF2,BF11 バッファアンプ、C1,C2 コンデンサ、CP1,CP2,CP3,CP4,CP11,CP12,CP21,CP22 コンパレータ(エラーアンプ)、D1,D11,D12 ダイオード、Q1〜Q2,Q11〜Q25 トランジスタ、R1〜R7,R11,R12 抵抗。
【特許請求の範囲】
【請求項1】
第1電圧の電源電圧を変圧して第2電圧の駆動電源電圧を発生するとともに、駆動電源制御信号に応じて前記駆動電源電圧を変更する電源回路と、
前記駆動電源電圧を利用し、第1電圧に基づく駆動波形から負荷へ供給する第2電圧に基づく駆動信号を生成して出力する出力回路と、
負荷に流れる電流に応じた検出電圧を発生する電流検出部と、
前記検出電圧をしきい値と比較し、その比較結果から異常判定を行う異常判定回路と、
を含み、
前記異常判定回路における比較を前記駆動信号の特定の位相に限定して行うことを特徴とする出力ドライバー。
【請求項2】
請求項1に記載の出力ドライバーにおいて、
前記駆動信号は、相補的に変化する一対のサイン波形状であり、前記負荷に両者の差の電圧が印加されることを特徴とする出力ドライバー。
【請求項3】
請求項1または2に記載の出力ドライバーにおいて、
前記異常判定回路は、前記検出電圧が前記しきい値より大きいことで負荷ショートを検出することを特徴とする出力ドライバー。
【請求項4】
請求項1または2に記載の出力ドライバーにおいて、
前記異常判定回路は、前記検出電圧が前記しきい値より小さいことで負荷オープンを検出することを特徴とする出力ドライバー。
【請求項5】
請求項1〜4のいずれか1つに記載の出力ドライバーにおいて、前記負荷は圧電素子であることを特徴とする出力ドライバー。
【請求項1】
第1電圧の電源電圧を変圧して第2電圧の駆動電源電圧を発生するとともに、駆動電源制御信号に応じて前記駆動電源電圧を変更する電源回路と、
前記駆動電源電圧を利用し、第1電圧に基づく駆動波形から負荷へ供給する第2電圧に基づく駆動信号を生成して出力する出力回路と、
負荷に流れる電流に応じた検出電圧を発生する電流検出部と、
前記検出電圧をしきい値と比較し、その比較結果から異常判定を行う異常判定回路と、
を含み、
前記異常判定回路における比較を前記駆動信号の特定の位相に限定して行うことを特徴とする出力ドライバー。
【請求項2】
請求項1に記載の出力ドライバーにおいて、
前記駆動信号は、相補的に変化する一対のサイン波形状であり、前記負荷に両者の差の電圧が印加されることを特徴とする出力ドライバー。
【請求項3】
請求項1または2に記載の出力ドライバーにおいて、
前記異常判定回路は、前記検出電圧が前記しきい値より大きいことで負荷ショートを検出することを特徴とする出力ドライバー。
【請求項4】
請求項1または2に記載の出力ドライバーにおいて、
前記異常判定回路は、前記検出電圧が前記しきい値より小さいことで負荷オープンを検出することを特徴とする出力ドライバー。
【請求項5】
請求項1〜4のいずれか1つに記載の出力ドライバーにおいて、前記負荷は圧電素子であることを特徴とする出力ドライバー。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2010−130732(P2010−130732A)
【公開日】平成22年6月10日(2010.6.10)
【国際特許分類】
【出願番号】特願2008−300122(P2008−300122)
【出願日】平成20年11月25日(2008.11.25)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(506227884)三洋半導体株式会社 (1,155)
【出願人】(000010098)アルプス電気株式会社 (4,263)
【Fターム(参考)】
【公開日】平成22年6月10日(2010.6.10)
【国際特許分類】
【出願日】平成20年11月25日(2008.11.25)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(506227884)三洋半導体株式会社 (1,155)
【出願人】(000010098)アルプス電気株式会社 (4,263)
【Fターム(参考)】
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