出力回路
【課題】貫通電流の発生を防止することのできる出力回路を提供する。
【解決手段】実施形態の出力回路は、出力用ＮＭＯＳトランジスタＮ１００のドレイン端子に入力電圧ＶＤＩＮが印加され、ソース端子ＯＵＴにＬＣ回路およびダイオードＤが接続される。この出力回路は、ＮＭＯＳトランジスタＮ１およびＮ２が、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子との間に直列に接続され、ＮＭＯＳトランジスタＮ３が、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２の接続点と接地電位端子ＧＮＤとの間に接続され、制御回路１が、出力用ＮＭＯＳトランジスタＮ１００が非導通のときに出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子との間に短絡経路が形成されるようＮＭＯＳトランジスタＮ１〜Ｎ３の導通を制御する。
【解決手段】実施形態の出力回路は、出力用ＮＭＯＳトランジスタＮ１００のドレイン端子に入力電圧ＶＤＩＮが印加され、ソース端子ＯＵＴにＬＣ回路およびダイオードＤが接続される。この出力回路は、ＮＭＯＳトランジスタＮ１およびＮ２が、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子との間に直列に接続され、ＮＭＯＳトランジスタＮ３が、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２の接続点と接地電位端子ＧＮＤとの間に接続され、制御回路１が、出力用ＮＭＯＳトランジスタＮ１００が非導通のときに出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子との間に短絡経路が形成されるようＮＭＯＳトランジスタＮ１〜Ｎ３の導通を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、出力回路に関する。
【背景技術】
【０００２】
ダイオード整流方式の降圧型スイッチングレギュレータでは、インダクタとキャパシタで構成されるＬＣ回路へ充電電流を印加する出力回路に、ゲート端子へ入力されるスイッチング制御信号により導通が制御されるＭＯＳトランジスタが用いられる。このとき、ＭＯＳトランジスタのドレイン端子へ入力電圧が印加され、ソース端子にＬＣ回路およびダイオードが接続される。
【０００３】
このＭＯＳトランジスタとして、従来はＰＭＯＳトランジスタが用いられることが多かったが、近年はスイッチング特性に優れたＮＭＯＳトランジスタが用いられるようになっている。ただし、ＮＭＯＳトランジスタを用いる場合、入力電圧よりも高い電圧をゲート端子へ印加する必要があるため、スイッチング制御信号を昇圧する昇圧回路が必要となる。
【０００４】
出力回路にＮＭＯＳトランジスタを用いた場合、ゲート端子への入力電圧が０ＶになってＮＭＯＳトランジスタがオフしたときに、ＬＣ回路のインダクタに蓄積されたエネルギーが回生電流としてダイオードに流れ、ＮＭＯＳトランジスタのソース端子が負電位になることがある。その結果、ＮＭＯＳトランジスタのゲート・ソース間に電圧差が生じ、ＮＭＯＳトランジスタに入力電源からの貫通電流が流れ、降圧型スイッチングレギュレータの変換効率を悪化させるという問題が生じる。
【０００５】
そこで、その対策として、例えば、ＮＭＯＳトランジスタのゲート・ソース間に昇圧電圧で動作するスイッチ用トランジスタを挿入し、オフ動作時にゲート・ソース間を短絡させることが考えられる。しかし、このスイッチ用トランジスタのスイッチングに時間がかかると、今度はスイッチ用トランジスタに貫通電流が流れる。その場合、スイッチ用トランジスタが昇圧電圧で動作するため、消費電流が大きく増加する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−３３６００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明が解決しようとする課題は、貫通電流の発生を防止することのできる出力回路を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の出力回路は、ドレイン端子に入力電圧が印加され、ソース端子にＬＣ回路およびダイオードが接続される出力用ＮＭＯＳトランジスタと、スイッチング制御信号を前記入力電圧よりも高い電圧へ昇圧して前記出力用ＮＭＯＳトランジスタのゲート端子へ印加するＰＭＯＳトランジスタとを有する。この出力回路は、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタが、前記出力用ＮＭＯＳトランジスタの前記ソース端子と前記ゲート端子との間に直列に接続され、第３のＮＭＯＳトランジスタが、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタの接続点と接地電位端子との間に接続され、制御回路が、前記出力用ＮＭＯＳトランジスタが非導通のときに前記出力用ＮＭＯＳトランジスタの前記ソース端子と前記ゲート端子との間に短絡経路が形成されるよう前記第１乃至前記第３のＮＭＯＳトランジスタの導通を制御する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る出力回路の構成の例を示す回路図。
【図２】本発明の実施形態に係る出力回路の動作の例を示す波形図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（実施形態）
図１は、本発明の実施形態に係る出力回路の構成の例を示す回路図である。
【００１２】
本実施形態の出力回路は、ダイオード整流方式の降圧型スイッチングレギュレータの出力段を構成する回路であって、ドレイン端子に入力電圧ＶＤＩＮが印加され、ソース端子ＯＵＴにインダクタンスＬおよびキャパシタＣにより構成されるＬＣ回路およびダイオードＤが接続される出力用ＮＭＯＳトランジスタＮ１００と、スイッチング制御信号ＳＷＣを入力電圧ＶＤＩＮよりも高い電圧ＶＤＨへ昇圧して反転させた信号ＳＷＰを出力するレベルシフタ１００により導通が制御され、高電圧ＶＤＨへ昇圧されたスイッチング制御信号ＳＷＣを出力用ＮＭＯＳトランジスタＮ１００のゲート端子へ印加するＰＭＯＳトランジスタＰ１００と、を有している。
【００１３】
出力用ＮＭＯＳトランジスタＮ１００は、スイッチング制御信号ＳＷＣが“１”となって、ゲート端子へＰＭＯＳトランジスタＰ１００を介して高電圧ＶＤＨが印加されたときに導通し、ＬＣ回路へ充電電流を出力する。
【００１４】
また、本実施形態の出力回路は、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子との間に直列に接続されたＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２の接続点と接地電位端子ＧＮＤとの間に接続されたＮＭＯＳトランジスタＮ３と、出力用ＮＭＯＳトランジスタＮ１００が非導通のときに出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子との間に短絡経路が形成されるようＮＭＯＳトランジスタＮ１〜Ｎ３の導通を制御する制御回路１と、を備える。
【００１５】
制御回路１の構成の例として、図１では、スイッチング制御信号ＳＷＣを反転させた信号ＳＷ１をＮＭＯＳトランジスタＮ１のゲート端子へ印加するインバータＩＶ１と、スイッチング制御信号ＳＷＣを遅延させる遅延回路１１と、遅延回路１１の出力信号ＤＬＹとスイッチング制御信号ＳＷＣの論理和信号ＳＷ３をＮＭＯＳトランジスタＮ３のゲート端子へ印加するＯＲゲートＯＲと、ＯＲゲートＯＲの出力信号ＳＷ３を反転させた信号ＳＷ２をＮＭＯＳトランジスタＮ２のゲート端子へ印加するインバータＩＶ２と、を備える例を示す。
【００１６】
制御回路１の制御により、スイッチング制御信号ＳＷＣが“１”となって出力用ＮＭＯＳトランジスタＮ１００が非導通となったときに、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子との間には、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２による短絡経路が形成される。
【００１７】
これにより、出力用ＮＭＯＳトランジスタＮ１００が非導通となり、ＬＣ回路のインダクタＬに蓄積されたエネルギーが回生電流としてダイオードＤに流れ、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴが負電位になっても、出力用ＮＭＯＳトランジスタＮ１００のゲート端子も同じ負電位となる。
【００１８】
したがって、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子の間に電位差が生じず、出力用ＮＭＯＳトランジスタＮ１００に入力電圧ＶＤＩＮ電源からの貫通電流が流れることがない。
【００１９】
次に、図２に、本発明の実施形態に係る出力回路の動作の例を波形図で示す。
【００２０】
スイッチング制御信号ＳＷＣが“１”から“０”へ変化すると、レベルシフタ１００の動作遅延時間ｄ１経過後に、レベルシフタ１００の出力信号ＳＷＰが“０”から“１”へ変化し、ＰＭＯＳトランジスタＰ１００が非導通となる。これにより、出力用ＮＭＯＳトランジスタＮ１００は、“導通状態”から“非導通状態”へ変化する。
【００２１】
このとき、ＬＣ回路のインダクタＬに蓄積されたエネルギーが回生電流としてダイオードＤに流れると、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴの電位は、入力電圧ＶＤＩＮから負電位Ｖｍへと変化する。ここで、出力用ＮＭＯＳトランジスタＮ１００が非導通である期間をＴ１とする。
【００２２】
一方、制御回路１では、遅延回路１１の遅延時間をｄ２とすると、スイッチング制御信号ＳＷＣが“１”から“０”へ変化してからｄ２時間後に遅延回路１１の出力信号ＤＬＹは“０”へ変化する。
【００２３】
遅延回路１１の出力信号ＤＬＹが“０”へ変化すると、ＯＲゲートＯＲの出力信号であるＳＷ３も“０”へ変化する。これにより、信号ＳＷ３がゲート端子へ入力されるＮＭＯＳトランジスタＮ３は非導通となる。
【００２４】
ここで、遅延時間ｄ２は、レベルシフタ１００の動作遅延時間ｄ１よりも短く（ｄ２＜ｄ１）設定されているものとする。したがって、ＮＭＯＳトランジスタＮ３は、出力用ＮＭＯＳトランジスタＮ１００が非導通となるよりも早く非導通となる。
【００２５】
一方、信号ＳＷ３の反転信号である信号ＳＷ２は、“１”へ変化し、ＮＭＯＳトランジスタＮ２は導通状態となる。
【００２６】
また、スイッチング制御信号ＳＷＣの反転信号である信号ＳＷ１は、スイッチング制御信号ＳＷＣが“１”から“０”へ変化すると“１”へ変化する。これにより、ＮＭＯＳトランジスタＮ１が導通状態となる。
【００２７】
したがって、信号ＳＷＰが“０”から“１”へ変化して、出力用ＮＭＯＳトランジスタＮ１００が非導通となった時点で、ＮＭＯＳトランジスタＮ３は非導通状態であり、ＮＭＯＳトランジスタＮ２およびＮ１は導通状態である。これにより、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子の間には、ＮＭＯＳトランジスタＮ２およびＮ１による短絡経路が形成される。
【００２８】
その結果、出力用ＮＭＯＳトランジスタＮ１００のゲート端子の電位ＳＧは、ソース端子ＯＵＴと同じ負電位Ｖｍとなる。
【００２９】
この状態は、スイッチング制御信号ＳＷＣが“１”へ立ち上がるまでの期間Ｔ２の間、継続する。
【００３０】
スイッチング制御信号ＳＷＣが“１”へ立ち上がると、信号ＳＷ１、ＳＷ２、ＳＷ３は、それぞれ変化する。これにより、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子間の短絡経路は形成されなくなるが、信号ＳＷＰが“０”へ立ち下がるまではＰＭＯＳトランジスタＰ１００が非導通であるので、出力用ＮＭＯＳトランジスタＮ１００のゲート端子の電位ＳＧは、負電位Ｖｍが保持される。
【００３１】
したがって、出力用ＮＭＯＳトランジスタＮ１００が非導通である期間Ｔ１の間、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子は、同電位に保たれる。
【００３２】
そのため、出力用ＮＭＯＳトランジスタＮ１００のドレイン電流Ｉｎに、出力用ＮＭＯＳトランジスタＮ１００が非導通である期間、貫通電流が流れることはない。
【００３３】
また、本実施形態では、高電位電源ＶＤＨと接地電位ＧＮＤとの間に、ＰＭＯＳトランジスタＰ１００、ＮＭＯＳトランジスタＮ１、Ｎ３が直列に接続されており、ここに貫通電流経路が形成されうる。
【００３４】
しかし、本実施形態では、ＰＭＯＳトランジスタＰ１００のスイッチング時にはＮＭＯＳトランジスタＮ１、Ｎ３のいずれかが非導通となるよう、制御回路１による制御が行われている。そのため、ＰＭＯＳトランジスタＰ１００のドレイン電流Ｉｐに、貫通電流が流れることはない。
【００３５】
このような本実施形態によれば、出力用ＮＭＯＳトランジスタＮ１００が非導通である期間、出力用ＮＭＯＳトランジスタＮ１００に貫通電流が流れることを防止することができる。また、高電位電源ＶＤＨに接続されて出力用ＮＭＯＳトランジスタＮ１００の導通を制御するＰＭＯＳトランジスタＰ１００に貫通電流が流れることも防止することができる。これにより、スイッチングレギュレータの出力段として、スイッチング電力損失を大きく改善することができる。
【００３６】
以上説明した実施形態の出力回路によれば、貫通電流の発生を防止することができる。
【００３７】
また、説明した実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３８】
１ 制御回路
１１ 遅延回路
ＩＶ１、ＩＶ２ インバータ
ＯＲ ＯＲゲート
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
Ｎ１００ 出力用ＮＭＯＳトランジスタ
Ｐ１００ ＰＭＯＳトランジスタ
１００ レベルシフタ
【技術分野】
【０００１】
本発明の実施形態は、出力回路に関する。
【背景技術】
【０００２】
ダイオード整流方式の降圧型スイッチングレギュレータでは、インダクタとキャパシタで構成されるＬＣ回路へ充電電流を印加する出力回路に、ゲート端子へ入力されるスイッチング制御信号により導通が制御されるＭＯＳトランジスタが用いられる。このとき、ＭＯＳトランジスタのドレイン端子へ入力電圧が印加され、ソース端子にＬＣ回路およびダイオードが接続される。
【０００３】
このＭＯＳトランジスタとして、従来はＰＭＯＳトランジスタが用いられることが多かったが、近年はスイッチング特性に優れたＮＭＯＳトランジスタが用いられるようになっている。ただし、ＮＭＯＳトランジスタを用いる場合、入力電圧よりも高い電圧をゲート端子へ印加する必要があるため、スイッチング制御信号を昇圧する昇圧回路が必要となる。
【０００４】
出力回路にＮＭＯＳトランジスタを用いた場合、ゲート端子への入力電圧が０ＶになってＮＭＯＳトランジスタがオフしたときに、ＬＣ回路のインダクタに蓄積されたエネルギーが回生電流としてダイオードに流れ、ＮＭＯＳトランジスタのソース端子が負電位になることがある。その結果、ＮＭＯＳトランジスタのゲート・ソース間に電圧差が生じ、ＮＭＯＳトランジスタに入力電源からの貫通電流が流れ、降圧型スイッチングレギュレータの変換効率を悪化させるという問題が生じる。
【０００５】
そこで、その対策として、例えば、ＮＭＯＳトランジスタのゲート・ソース間に昇圧電圧で動作するスイッチ用トランジスタを挿入し、オフ動作時にゲート・ソース間を短絡させることが考えられる。しかし、このスイッチ用トランジスタのスイッチングに時間がかかると、今度はスイッチ用トランジスタに貫通電流が流れる。その場合、スイッチ用トランジスタが昇圧電圧で動作するため、消費電流が大きく増加する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−３３６００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明が解決しようとする課題は、貫通電流の発生を防止することのできる出力回路を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の出力回路は、ドレイン端子に入力電圧が印加され、ソース端子にＬＣ回路およびダイオードが接続される出力用ＮＭＯＳトランジスタと、スイッチング制御信号を前記入力電圧よりも高い電圧へ昇圧して前記出力用ＮＭＯＳトランジスタのゲート端子へ印加するＰＭＯＳトランジスタとを有する。この出力回路は、第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタが、前記出力用ＮＭＯＳトランジスタの前記ソース端子と前記ゲート端子との間に直列に接続され、第３のＮＭＯＳトランジスタが、前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタの接続点と接地電位端子との間に接続され、制御回路が、前記出力用ＮＭＯＳトランジスタが非導通のときに前記出力用ＮＭＯＳトランジスタの前記ソース端子と前記ゲート端子との間に短絡経路が形成されるよう前記第１乃至前記第３のＮＭＯＳトランジスタの導通を制御する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る出力回路の構成の例を示す回路図。
【図２】本発明の実施形態に係る出力回路の動作の例を示す波形図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（実施形態）
図１は、本発明の実施形態に係る出力回路の構成の例を示す回路図である。
【００１２】
本実施形態の出力回路は、ダイオード整流方式の降圧型スイッチングレギュレータの出力段を構成する回路であって、ドレイン端子に入力電圧ＶＤＩＮが印加され、ソース端子ＯＵＴにインダクタンスＬおよびキャパシタＣにより構成されるＬＣ回路およびダイオードＤが接続される出力用ＮＭＯＳトランジスタＮ１００と、スイッチング制御信号ＳＷＣを入力電圧ＶＤＩＮよりも高い電圧ＶＤＨへ昇圧して反転させた信号ＳＷＰを出力するレベルシフタ１００により導通が制御され、高電圧ＶＤＨへ昇圧されたスイッチング制御信号ＳＷＣを出力用ＮＭＯＳトランジスタＮ１００のゲート端子へ印加するＰＭＯＳトランジスタＰ１００と、を有している。
【００１３】
出力用ＮＭＯＳトランジスタＮ１００は、スイッチング制御信号ＳＷＣが“１”となって、ゲート端子へＰＭＯＳトランジスタＰ１００を介して高電圧ＶＤＨが印加されたときに導通し、ＬＣ回路へ充電電流を出力する。
【００１４】
また、本実施形態の出力回路は、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子との間に直列に接続されたＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２と、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２の接続点と接地電位端子ＧＮＤとの間に接続されたＮＭＯＳトランジスタＮ３と、出力用ＮＭＯＳトランジスタＮ１００が非導通のときに出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子との間に短絡経路が形成されるようＮＭＯＳトランジスタＮ１〜Ｎ３の導通を制御する制御回路１と、を備える。
【００１５】
制御回路１の構成の例として、図１では、スイッチング制御信号ＳＷＣを反転させた信号ＳＷ１をＮＭＯＳトランジスタＮ１のゲート端子へ印加するインバータＩＶ１と、スイッチング制御信号ＳＷＣを遅延させる遅延回路１１と、遅延回路１１の出力信号ＤＬＹとスイッチング制御信号ＳＷＣの論理和信号ＳＷ３をＮＭＯＳトランジスタＮ３のゲート端子へ印加するＯＲゲートＯＲと、ＯＲゲートＯＲの出力信号ＳＷ３を反転させた信号ＳＷ２をＮＭＯＳトランジスタＮ２のゲート端子へ印加するインバータＩＶ２と、を備える例を示す。
【００１６】
制御回路１の制御により、スイッチング制御信号ＳＷＣが“１”となって出力用ＮＭＯＳトランジスタＮ１００が非導通となったときに、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子との間には、ＮＭＯＳトランジスタＮ１およびＮＭＯＳトランジスタＮ２による短絡経路が形成される。
【００１７】
これにより、出力用ＮＭＯＳトランジスタＮ１００が非導通となり、ＬＣ回路のインダクタＬに蓄積されたエネルギーが回生電流としてダイオードＤに流れ、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴが負電位になっても、出力用ＮＭＯＳトランジスタＮ１００のゲート端子も同じ負電位となる。
【００１８】
したがって、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子の間に電位差が生じず、出力用ＮＭＯＳトランジスタＮ１００に入力電圧ＶＤＩＮ電源からの貫通電流が流れることがない。
【００１９】
次に、図２に、本発明の実施形態に係る出力回路の動作の例を波形図で示す。
【００２０】
スイッチング制御信号ＳＷＣが“１”から“０”へ変化すると、レベルシフタ１００の動作遅延時間ｄ１経過後に、レベルシフタ１００の出力信号ＳＷＰが“０”から“１”へ変化し、ＰＭＯＳトランジスタＰ１００が非導通となる。これにより、出力用ＮＭＯＳトランジスタＮ１００は、“導通状態”から“非導通状態”へ変化する。
【００２１】
このとき、ＬＣ回路のインダクタＬに蓄積されたエネルギーが回生電流としてダイオードＤに流れると、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴの電位は、入力電圧ＶＤＩＮから負電位Ｖｍへと変化する。ここで、出力用ＮＭＯＳトランジスタＮ１００が非導通である期間をＴ１とする。
【００２２】
一方、制御回路１では、遅延回路１１の遅延時間をｄ２とすると、スイッチング制御信号ＳＷＣが“１”から“０”へ変化してからｄ２時間後に遅延回路１１の出力信号ＤＬＹは“０”へ変化する。
【００２３】
遅延回路１１の出力信号ＤＬＹが“０”へ変化すると、ＯＲゲートＯＲの出力信号であるＳＷ３も“０”へ変化する。これにより、信号ＳＷ３がゲート端子へ入力されるＮＭＯＳトランジスタＮ３は非導通となる。
【００２４】
ここで、遅延時間ｄ２は、レベルシフタ１００の動作遅延時間ｄ１よりも短く（ｄ２＜ｄ１）設定されているものとする。したがって、ＮＭＯＳトランジスタＮ３は、出力用ＮＭＯＳトランジスタＮ１００が非導通となるよりも早く非導通となる。
【００２５】
一方、信号ＳＷ３の反転信号である信号ＳＷ２は、“１”へ変化し、ＮＭＯＳトランジスタＮ２は導通状態となる。
【００２６】
また、スイッチング制御信号ＳＷＣの反転信号である信号ＳＷ１は、スイッチング制御信号ＳＷＣが“１”から“０”へ変化すると“１”へ変化する。これにより、ＮＭＯＳトランジスタＮ１が導通状態となる。
【００２７】
したがって、信号ＳＷＰが“０”から“１”へ変化して、出力用ＮＭＯＳトランジスタＮ１００が非導通となった時点で、ＮＭＯＳトランジスタＮ３は非導通状態であり、ＮＭＯＳトランジスタＮ２およびＮ１は導通状態である。これにより、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子の間には、ＮＭＯＳトランジスタＮ２およびＮ１による短絡経路が形成される。
【００２８】
その結果、出力用ＮＭＯＳトランジスタＮ１００のゲート端子の電位ＳＧは、ソース端子ＯＵＴと同じ負電位Ｖｍとなる。
【００２９】
この状態は、スイッチング制御信号ＳＷＣが“１”へ立ち上がるまでの期間Ｔ２の間、継続する。
【００３０】
スイッチング制御信号ＳＷＣが“１”へ立ち上がると、信号ＳＷ１、ＳＷ２、ＳＷ３は、それぞれ変化する。これにより、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子間の短絡経路は形成されなくなるが、信号ＳＷＰが“０”へ立ち下がるまではＰＭＯＳトランジスタＰ１００が非導通であるので、出力用ＮＭＯＳトランジスタＮ１００のゲート端子の電位ＳＧは、負電位Ｖｍが保持される。
【００３１】
したがって、出力用ＮＭＯＳトランジスタＮ１００が非導通である期間Ｔ１の間、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴとゲート端子は、同電位に保たれる。
【００３２】
そのため、出力用ＮＭＯＳトランジスタＮ１００のドレイン電流Ｉｎに、出力用ＮＭＯＳトランジスタＮ１００が非導通である期間、貫通電流が流れることはない。
【００３３】
また、本実施形態では、高電位電源ＶＤＨと接地電位ＧＮＤとの間に、ＰＭＯＳトランジスタＰ１００、ＮＭＯＳトランジスタＮ１、Ｎ３が直列に接続されており、ここに貫通電流経路が形成されうる。
【００３４】
しかし、本実施形態では、ＰＭＯＳトランジスタＰ１００のスイッチング時にはＮＭＯＳトランジスタＮ１、Ｎ３のいずれかが非導通となるよう、制御回路１による制御が行われている。そのため、ＰＭＯＳトランジスタＰ１００のドレイン電流Ｉｐに、貫通電流が流れることはない。
【００３５】
このような本実施形態によれば、出力用ＮＭＯＳトランジスタＮ１００が非導通である期間、出力用ＮＭＯＳトランジスタＮ１００に貫通電流が流れることを防止することができる。また、高電位電源ＶＤＨに接続されて出力用ＮＭＯＳトランジスタＮ１００の導通を制御するＰＭＯＳトランジスタＰ１００に貫通電流が流れることも防止することができる。これにより、スイッチングレギュレータの出力段として、スイッチング電力損失を大きく改善することができる。
【００３６】
以上説明した実施形態の出力回路によれば、貫通電流の発生を防止することができる。
【００３７】
また、説明した実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３８】
１ 制御回路
１１ 遅延回路
ＩＶ１、ＩＶ２ インバータ
ＯＲ ＯＲゲート
Ｎ１〜Ｎ３ ＮＭＯＳトランジスタ
Ｎ１００ 出力用ＮＭＯＳトランジスタ
Ｐ１００ ＰＭＯＳトランジスタ
１００ レベルシフタ
【特許請求の範囲】
【請求項１】
ドレイン端子に入力電圧が印加され、ソース端子にＬＣ回路およびダイオードが接続される出力用ＮＭＯＳトランジスタと、
スイッチング制御信号を前記入力電圧よりも高い電圧へ昇圧して前記出力用ＮＭＯＳトランジスタのゲート端子へ印加するＰＭＯＳトランジスタと
を有する出力回路であって、
前記出力用ＮＭＯＳトランジスタの前記ソース端子と前記ゲート端子との間に直列に接続された第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタの接続点と接地電位端子との間に接続された第３のＮＭＯＳトランジスタと、
前記出力用ＮＭＯＳトランジスタが非導通のときに前記出力用ＮＭＯＳトランジスタの前記ソース端子と前記ゲート端子との間に短絡経路が形成されるよう前記第１乃至前記第３のＮＭＯＳトランジスタの導通を制御する制御回路と
を備えることを特徴とする出力回路。
【請求項２】
前記制御回路が、
前記スイッチング制御信号を反転させた信号を前記第１のＮＭＯＳトランジスタのゲート端子へ印加する第１のインバータと、
前記スイッチング制御信号を遅延させる遅延回路と、
前記遅延回路の出力と前記スイッチング制御信号の論理和信号を前記第３のＮＭＯＳトランジスタのゲート端子へ印加するＯＲゲートと、
前記ＯＲゲートの出力を反転させた信号を前記第２のＮＭＯＳトランジスタのゲート端子へ印加する第２のインバータと
を備えることを特徴とする請求項１に記載の出力回路。
【請求項３】
前記遅延回路の遅延時間が、
前記スイッチング制御信号の変化に対する前記ＰＭＯＳトランジスタのスイッチング遅れ時間に応じて設定される
ことを特徴とする請求項２に記載の出力回路。
【請求項１】
ドレイン端子に入力電圧が印加され、ソース端子にＬＣ回路およびダイオードが接続される出力用ＮＭＯＳトランジスタと、
スイッチング制御信号を前記入力電圧よりも高い電圧へ昇圧して前記出力用ＮＭＯＳトランジスタのゲート端子へ印加するＰＭＯＳトランジスタと
を有する出力回路であって、
前記出力用ＮＭＯＳトランジスタの前記ソース端子と前記ゲート端子との間に直列に接続された第１のＮＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタの接続点と接地電位端子との間に接続された第３のＮＭＯＳトランジスタと、
前記出力用ＮＭＯＳトランジスタが非導通のときに前記出力用ＮＭＯＳトランジスタの前記ソース端子と前記ゲート端子との間に短絡経路が形成されるよう前記第１乃至前記第３のＮＭＯＳトランジスタの導通を制御する制御回路と
を備えることを特徴とする出力回路。
【請求項２】
前記制御回路が、
前記スイッチング制御信号を反転させた信号を前記第１のＮＭＯＳトランジスタのゲート端子へ印加する第１のインバータと、
前記スイッチング制御信号を遅延させる遅延回路と、
前記遅延回路の出力と前記スイッチング制御信号の論理和信号を前記第３のＮＭＯＳトランジスタのゲート端子へ印加するＯＲゲートと、
前記ＯＲゲートの出力を反転させた信号を前記第２のＮＭＯＳトランジスタのゲート端子へ印加する第２のインバータと
を備えることを特徴とする請求項１に記載の出力回路。
【請求項３】
前記遅延回路の遅延時間が、
前記スイッチング制御信号の変化に対する前記ＰＭＯＳトランジスタのスイッチング遅れ時間に応じて設定される
ことを特徴とする請求項２に記載の出力回路。
【図１】
【図２】
【図２】
【公開番号】特開２０１３−２７２７７（Ｐ２０１３−２７２７７Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６２９９７（Ｐ２０１１−１６２９９７）
【出願日】平成２３年７月２６日（２０１１．７．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２６日（２０１１．７．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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