力率改善回路およびその制御回路、それらを用いた電子機器
【課題】ＰＦＣ回路の温度特性の改善にある。
【解決手段】第１Ｖ／Ｉ変換回路１０は、ＰＦＣ回路２００に入力される全波整流波形を有する交流電圧ＶＡＣに応じた第１電圧Ｖ１を、第１抵抗Ｒ１に印加することにより第１電流Ｉ１を生成する。第１誤差増幅回路１８は、ＰＦＣ回路２００の出力電圧ＶＤＣに応じた第１検出電圧ＶＳと所定の基準電圧ＶＲＥＦとの誤差を増幅し、第２電圧Ｖ２を生成する。第２Ｖ／Ｉ変換回路１２は、第２電圧Ｖ２を第２抵抗Ｒ２に印加することにより第２電流Ｉ２を生成する。第３Ｖ／Ｉ変換回路１４は、所定の電圧ＶＢＧＲを第３抵抗Ｒ３に印加することにより第３電流Ｉ３を生成する。乗算器２０は、第１電流Ｉ１と第２電流Ｉ２を乗算し、第３電流Ｉ３により除算した第４電流Ｉ４を生成し、第４電流Ｉ４を第４抵抗Ｒ４に流すことにより、第４電圧Ｖ４を生成する。
【解決手段】第１Ｖ／Ｉ変換回路１０は、ＰＦＣ回路２００に入力される全波整流波形を有する交流電圧ＶＡＣに応じた第１電圧Ｖ１を、第１抵抗Ｒ１に印加することにより第１電流Ｉ１を生成する。第１誤差増幅回路１８は、ＰＦＣ回路２００の出力電圧ＶＤＣに応じた第１検出電圧ＶＳと所定の基準電圧ＶＲＥＦとの誤差を増幅し、第２電圧Ｖ２を生成する。第２Ｖ／Ｉ変換回路１２は、第２電圧Ｖ２を第２抵抗Ｒ２に印加することにより第２電流Ｉ２を生成する。第３Ｖ／Ｉ変換回路１４は、所定の電圧ＶＢＧＲを第３抵抗Ｒ３に印加することにより第３電流Ｉ３を生成する。乗算器２０は、第１電流Ｉ１と第２電流Ｉ２を乗算し、第３電流Ｉ３により除算した第４電流Ｉ４を生成し、第４電流Ｉ４を第４抵抗Ｒ４に流すことにより、第４電圧Ｖ４を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータを用いた力率改善回路に関する。
【背景技術】
【０００２】
テレビや冷蔵庫をはじめとするさまざまな家電製品、あるいはラップトップ型コンピュータ、携帯電話端末やＰＤＡ（Personal Digital Assistants）をはじめとする電子機器は、外部からの電力を受けて動作し、また外部電源からの電力によって内蔵の電池を充電可能となっている。そして家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置が内蔵され、あるいは、電源装置は、電子機器の外部の電源アダプタ（ＡＣアダプタ）に内蔵される。
【０００３】
電源装置は、交流電圧を整流する整流回路（ダイオードブリッジ回路）と、整流された電圧を降圧して負荷に供給する絶縁型のＤＣ／ＤＣコンバータと、を備える。このような電源装置によりＡＣ／ＤＣ変換を行うと、非常に高い振幅の電流パルスが発生する。かかる電流パルスは、放射性ノイズ、ネットワークロス、全高調波成分の増大といった問題を引き起こす。これらの問題を解決するため、所定の電力以上を消費する電子機器には、ＰＦＣ（力率改善）回路の搭載が要求される。ＰＦＣ回路は、交流入力電圧と入力電流をモニタし、それらの位相を一致させて力率が１００％に近い状態に近づける。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ＰＦＣ回路の温度特性の改善にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路に関する。制御回路は、全波整流波形を有する第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、力率改善回路（ＤＣ／ＤＣコンバータ）の出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、第１電流と第２電流を乗算し、第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、ＤＣ／ＤＣコンバータのスイッチング素子に流れる電流に応じた第２検出電圧と第４電圧との誤差を増幅し、誤差信号を生成する第２誤差増幅回路と、誤差信号にもとづき、スイッチング素子を駆動する駆動回路と、を備える。
【０００６】
本発明の別の態様も、ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路に関する。制御回路は、全波整流波形を有する第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、力率改善回路（ＤＣ／ＤＣコンバータ）の出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、第１電流と第２電流を乗算し、第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、ＤＣ／ＤＣコンバータのスイッチング素子に流れる電流に応じた第２検出電圧と、第４電圧とを比較するコンパレータと、所定の周期ごとにスイッチング素子をオンし、コンパレータの出力に応じて、第２検出電圧が第４電圧より高くなるごとにスイッチング素子をオフする駆動回路と、を備える。
【０００７】
これらの態様において、第１抵抗〜第４抵抗の抵抗値をＲ１〜Ｒ４と書くとき、第４電圧は、Ｒ３×Ｒ４／（Ｒ１×Ｒ２）に比例する。したがって、第１抵抗〜第４抵抗の抵抗値が、温度変動やプロセスばらつきなどによって同じ変化率で変動しても、第４電圧に現れるそれらの影響を低減でき、ＰＦＣ回路の温度特性を改善できる。
【０００８】
ある態様において、乗算器は、第１、第２バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、第１、第２バイポーラトランジスタそれぞれのコレクタと接続された第４、第５バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、第３電流に応じた電流の経路上に設けられ、そのエミッタが第１バイポーラトランジスタのベースと接続され、そのベースが第２バイポーラトランジスタのコレクタに接続された第３バイポーラトランジスタと、第２電流に応じた電流の経路上に設けられ、そのエミッタが第２バイポーラトランジスタのベースと接続された第６バイポーラトランジスタと、第１電流に応じた電流の経路上に設けられ、そのエミッタが第６バイポーラトランジスタのベースと接続され、そのベースが、第４、第５バイポーラトランジスタと共通にバイアスされた第７バイポーラトランジスタと、を含んでもよい。第１、第４バイポーラトランジスタに流れる電流を、第４電流とし、第４抵抗は、第４電流の経路上に設けられてもよい。
この構成によれば、第１電流と第２電流を乗算し、第３電流により除算することにより第４電流を生成できる。
【０００９】
ある態様の制御回路は、交流電圧を全波整流して得られる電圧を、高電位側にオフセットさせ、第１電圧を生成するオフセット回路をさらに備えてもよい。
電流／電圧変換回路の入力電圧範囲には下限値が存在するところ、交流電圧はゼロボルト付近まで低下するため、交流電圧をそのまま電流／電圧変換回路に入力すると、全高調波歪みが大きくなる。オフセット回路を設けることにより、全高調波歪みを低減できる。
【００１０】
第１誤差増幅回路は、第１検出電圧が第１しきい値電圧より低いときオン状態となり、第２電圧を上昇させる第１電流源を含んでもよい。
この場合、ＤＣ／ＤＣコンバータの出力電圧の上昇を抑制できる。
【００１１】
第１誤差増幅回路は、第１検出電圧が第２しきい値電圧より高いときオン状態となり、第２電圧を低下させる第２電流源を含んでもよい。
この場合、ＤＣ／ＤＣコンバータの負荷の急峻な変動の影響を低減できる。
【００１２】
本発明の別の態様は、力率改善回路である。この力率改善回路は、スイッチング素子を含むＤＣ／ＤＣコンバータの出力回路と、スイッチング素子を駆動する上述のいずれかの態様の制御回路を備える。
【００１３】
本発明のさらに別の態様は、電子機器である。この電子機器は、商用交流電圧を整流する整流回路と、整流回路の出力電圧を受ける上述の力率改善回路と、力率改善回路の出力電圧を受け、それを降圧した電圧を負荷に供給するＤＣ／ＤＣコンバータと、を備える。
【００１４】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明のある態様によれば、ＰＦＣ回路の温度特性を改善できる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態に係る電子機器の構成を示す回路図である。
【図２】実施の形態に係るＰＦＣ回路の構成を示す回路図である。
【図３】制御回路の一部の構成を示す回路図である。
【図４】制御回路の一部の構成を示す回路図である。
【図５】制御回路の第１の変形例を示す回路図である。
【図６】第２の変形例に係るＰＦＣ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００１９】
図１は、実施の形態に係る電子機器１の構成を示す回路図である。
電子機器１は、たとえばテレビや冷蔵庫、エアコンなどの家電製品やコンピュータである。電子機器１は、マイコン２、信号処理回路４、ＤＣ／ＤＣコンバータ１００、整流回路１０２、ＰＦＣ（力率改善回路）２００を備える。電子機器１は、ＤＣ／ＤＣコンバータ１００の絶縁トランス（不図示）を境界として、互いに絶縁される１次側と２次側に分けられている。
【００２０】
整流回路１０２は、たとえばダイオード整流回路であり、商用交流電圧などの交流電圧を受け、それを全波整流して交流電圧ＶＡＣを生成する。
【００２１】
ＰＦＣ回路２００は、整流回路１０２からの交流電圧ＶＡＣを受け、出力電圧ＶＤＣを生成する昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）である。ＰＦＣ回路２００は、交流電圧ＶＡＣと入力電流ＩＡＣの位相を一致させることにより力率を改善する。
【００２２】
ＤＣ／ＤＣコンバータ１００は、ＰＦＣ回路２００の出力電圧ＶＤＣを受け、これを降圧して負荷であるマイコン２や信号処理回路４へと供給する。
【００２３】
マイコン２は、電子機器１全体を統合的に制御する。信号処理回路４は、特定の信号処理を行うブロックであり、たとえば外部機器との通信を行うインタフェース回路や、画像処理回路、音声処理回路などが例示される。現実の電子機器１においては、その機能に応じて複数の信号処理回路４が設けられることはいうまでもない。
【００２４】
以上が電子機器１の全体構成である。続いて、このような電子機器１に好適に利用可能なＰＦＣ回路２００について説明する。
【００２５】
図２は、実施の形態に係るＰＦＣ回路２００の構成を示す回路図である。
ＰＦＣ回路２００は、昇圧型ＤＣ／ＤＣコンバータを含み、主として、制御回路２１０、出力回路２１２を備える。出力回路２１２は、インダクタＬ１、ダイオードＤ１、キャパシタＣ１およびスイッチングトランジスタＭ１を含む一般的なトポロジーであるため、詳細な説明は省略する。スイッチングトランジスタＭ１のスイッチングにより、入力電圧ＶＡＣが降圧され、出力電圧ＶＤＣが生成される。なおＰＦＣ回路２００は、構成はＤＣ／ＤＣコンバータと言えるが、その入力電圧ＶＡＣは全波整流された交流電圧であり、出力電圧ＶＤＣは直流電圧であることから、動作はＡＣ／ＤＣコンバータと言える。
【００２６】
抵抗Ｒ１１、Ｒ１２は、ＰＦＣ回路２００の出力電圧ＶＤＣを分圧し、出力電圧ＶＤＣに応じた第１検出電圧ＶＳを生成する。第１検出電圧ＶＳは制御回路２１０の出力電圧検出端子（Ｐ＿ＶＳ端子）に入力される。
【００２７】
検出電流Ｒｓは、スイッチングトランジスタＭ１の経路上に設けられ、その両端間には、スイッチングトランジスタＭ１に流れる電流ＩＭ１に比例した第２検出電圧ＶＩが生ずる。第２検出電圧ＶＩは、制御回路２１０の電流検出端子（ＣＳ端子）にフィードバック入力される。第２検出電圧ＶＩは、スイッチングトランジスタＭ１のスイッチングに応じた間欠的な波形を有するが、その包絡線は、ＰＦＣ回路２００の入力電流ＩＡＣと一致すると考えてよい。
【００２８】
また、全波整流された交流電圧ＶＡＣは、抵抗Ｒ２１、Ｒ２２により分圧される。分圧された交流電圧ＶＢＯは、制御回路２１０の入力電圧検出端子（Ｐ＿ＢＯ端子）に入力される。
【００２９】
以下、制御回路２１０の具体的な構成を説明する。制御回路２１０は、第１Ｖ／Ｉ変換回路１０、第２Ｖ／Ｉ変換回路１２、第３Ｖ／Ｉ変換回路１４、オフセット回路１６、第１誤差増幅回路１８、乗算器２０、第２誤差増幅回路３０、駆動回路４０を備える。
【００３０】
第１Ｖ／Ｉ変換回路１０は第１抵抗Ｒ１を含み、ＤＣ／ＤＣコンバータ（ＰＦＣ回路２００）に入力される全波整流された交流電圧ＶＡＣに応じた第１電圧Ｖ１を第１抵抗Ｒ１に印加することにより第１電流Ｉ１を生成する。第１電圧Ｖ１は、全波整流波形を有する。
Ｉ１＝Ｋ１×Ｖ１／Ｒ１ …（１）
Ｋ１は比例定数である。
【００３１】
第１Ｖ／Ｉ変換回路１０の前段には、全波整流して分圧された交流電圧ＶＡＣを高電位側にオフセットするオフセット回路１６が設けられる。オフセット回路１６の出力が、第１電圧Ｖ１として第１Ｖ／Ｉ変換回路１０に入力される。
【００３２】
第１誤差増幅回路１８は、ＤＣ／ＤＣコンバータの出力電圧ＶＤＣに応じた第１検出電圧ＶＳと所定の基準電圧ＶＲＥＦとの誤差を増幅し、第２電圧Ｖ２を生成する。
第２Ｖ／Ｉ変換回路１２は、第２抵抗Ｒ２を含み、第２電圧Ｖ２を第２抵抗Ｒ２に印加することにより第２電流Ｉ２に変換する。
Ｉ２＝Ｋ２×Ｖ２／Ｒ２ …（２）
Ｋ２は比例定数である。
【００３３】
第３Ｖ／Ｉ変換回路１４は、第３抵抗Ｒ３を含み、所定の電圧ＶＢＧＲ（＝Ｖ３）を第３抵抗Ｒ３に印加することにより第３電流Ｉ３を生成する。所定の電圧ＶＢＧＲは温度に依存せずに一定の電圧であることが好ましく、図示しないバンドギャップリファレンス回路により生成することが好ましい。
Ｉ３＝Ｋ３×ＶＢＧＲ／Ｒ３ …（３）
Ｋ３は比例定数である。
【００３４】
乗算器２０は、第１電流Ｉ１と第２電流Ｉ２を乗算し、第３電流Ｉ３により除算した第４電流Ｉ４を生成する。乗算器２０は第４抵抗Ｒ４を含み、第４電流Ｉ４を第４抵抗Ｒ４に流すことにより第４電圧Ｖ４を生成する。
Ｖ４＝Ｉ４×Ｒ４ …（４）
【００３５】
第２誤差増幅回路３０は、出力回路２１２のスイッチングトランジスタＭ１に流れる電流ＩＭ１に応じた第２検出電圧ＶＩと、乗算器２０からの第４電圧Ｖ４との誤差を増幅し、誤差電圧ＶＥＲＲを生成する。
【００３６】
駆動回路４０は、誤差電圧ＶＥＲＲにもとづき、スイッチングトランジスタＭ１を駆動する。駆動回路４０は、たとえばパルス幅変調（ＰＷＭ）、パルス周波数変調（ＰＦＭ）などのパルス変調方式により、誤差電圧ＶＥＲＲに応じたデューティ比を有する駆動信号ＳＤＲＶを生成し、出力端子ＳＷＯＵＴからスイッチングトランジスタＭ１のゲートへと出力する。駆動回路４０の構成は特に限定されず、公知の技術を用いればよい。
【００３７】
図２には、ＰＷＭ方式の駆動回路４０の一例が示される。駆動回路４０は、ランプ波形生成部４２、コンパレータ４４、オシレータ４６、ＲＳフリップフロップ４８、ドライバ５０を含む。
ランプ波形生成部４２は、所定の周波数（たとえば６５ｋＨｚ）を有するのこぎり波、あるいは三角波の周期電圧ＶＲＡＭＰを生成する。コンパレータ４４は、誤差電圧ＶＥＲＲと周期電圧ＶＲＡＭＰを比較し、交点ごとにレベルが遷移するリセット信号ＳＲＳＴを生成する。リセット信号ＳＲＳＴは、ＶＥＲＲがＶＲＡＭＰを下から横切るごとに、ポジティブエッジを有する。
【００３８】
オシレータ４６は、所定の周波数のセット信号ＳＳＥＴを生成する。ＲＳフリップフロップ４８は、そのセット端子（Ｓ）にセット信号ＳＳＥＴを受け、そのリセット端子（Ｒ）にリセット信号ＳＲＳＴを受ける。ＲＳフリップフロップ４８の出力（Ｑ）は、セット信号ＳＳＥＴのポジティブエッジごとにハイレベルに遷移し、リセット信号ＳＲＳＴのポジティブエッジごとにローレベルに遷移する。
【００３９】
セット信号ＳＳＥＴの生成は、オシレータ４６によるものには限定されない。たとえばオシレータ４６に代えて、インダクタＬ１の電流が実質的にゼロまで低下すると、レベルが遷移（ポジティブエッジ）するセット信号ＳＳＥＴを生成するゼロクロスコンパレータを設けてもよい。たとえばインダクタＬ１の電流は、インダクタＬ１に補助巻き線を設けることにより好適に検出できる。この場合、オシレータ４６を用いる場合に比べて、インダクタＬ１に蓄えられたエネルギーを、より効率を利用できる。セット信号ＳＳＥＴは、さらに別の方法によって生成されてもよい。後述する図５の変形例においても同様である。
【００４０】
ＲＳフリップフロップ４８の出力は、パルス幅変調された信号ＳＰＷＭとなる。ドライバ５０は、ＰＷＭ信号ＳＰＷＭにもとづきスイッチングトランジスタＭ１をスイッチングする。
このＰＷＭ信号ＳＰＷＭのデューティ比は、第１誤差増幅回路１８を含むフィードバックループと、第２誤差増幅回路３０を含むフィードバックループによって、第１検出電圧ＶＳが基準電圧ＶＲＥＦと一致し、かつスイッチングトランジスタＭ１に流れる電流ＩＭ１の包絡線波形が、全波整流された入力電圧ＶＡＣの波形と一致するように調節される。
【００４１】
以上がＰＦＣ回路２００の全体構成である。続いて、制御回路２１０の具体的な構成例を説明する。
【００４２】
図３は、制御回路２１０の一部の構成を示す回路図である。
オフセット回路１６は、抵抗Ｒ１を介して、全波整流された交流電圧ＶＡＣが分圧された入力電圧ＶＢＯを受け、それをオフセットして第１電圧Ｖ１を生成する。
【００４３】
第１Ｖ／Ｉ変換回路１０は、第１抵抗Ｒ１に加えて、トランジスタＭ１１、演算増幅器ＯＡ１、カレントミラー回路ＣＭ１を含む。第１抵抗Ｒ１の一端は接地される。トランジスタＭ１１の一端（ソース）は第１抵抗Ｒ１および演算増幅器ＯＡ１の反転入力端子と接続される。演算増幅器ＯＡ１の非反転入力端子には第１電圧Ｖ１が入力される。トランジスタＭ１１および抵抗Ｒ１には、電流ＩＭ１１が流れる。
ＩＭ１１＝Ｖ１／Ｒ１
【００４４】
カレントミラー回路ＣＭ１は、トランジスタＭ１２〜Ｍ１５および抵抗Ｒ２を含むカスコート型であり、電流ＩＭ１１を折り返して第１電流Ｉ１を出力する。カレントミラー回路ＣＭ１のミラー比が１のときＫ１＝１となり、式（１ａ）が成り立つ。
Ｉ１＝Ｖ１／Ｒ１ …（１ａ）
【００４５】
第２Ｖ／Ｉ変換回路１２、第３Ｖ／Ｉ変換回路１４は、第１Ｖ／Ｉ変換回路１０と同様に構成される。なお、第２Ｖ／Ｉ変換回路１２（第３Ｖ／Ｉ変換回路１４）では、カレントミラー回路ＣＭ２（ＣＭ３）はそれぞれ、トランジスタＭ２２、Ｍ２３（Ｍ３２、Ｍ３３）を含んで構成される。もちろんカレントミラー回路ＣＭ２、ＣＭ３をカスコード型で構成してもよい。反対に第１Ｖ／Ｉ変換回路１０のカレントミラー回路ＣＭ１を、カレントミラー回路ＣＭ２、ＣＭ３と同様に構成してもよい。カレントミラー回路ＣＭ２、ＣＭ３のミラー比が１であるとき、式（２ａ）、（３ａ）が成り立つ。
Ｉ２＝Ｖ２／Ｒ２ …（２ａ）
Ｉ３＝ＶＢＧＲ／Ｒ３ …（３ａ）
【００４６】
第１誤差増幅回路１８は、誤差増幅器ＥＡ１、出力バッファ１９、第１電流源ＣＳ１、第２電流源ＣＳ２を含む。
誤差増幅器ＥＡ１は、基準電圧ＶＲＥＦと第１検出電圧ＶＳの誤差を増幅する。出力バッファ１９は、プッシュプル形式を有しており、誤差増幅器ＥＡ１の出力に応じた第２電圧Ｖ２を生成する。
【００４７】
第１電流源ＣＳ１は、第１検出電圧ＶＳが所定の第１しきい値電圧ＶＴＨ１より低いときオン状態となる。第１しきい値電圧ＶＴＨ１は、基準電圧ＶＲＥＦよりも低い値、たとえば基準電圧ＶＲＥＦより１５％程度低い値とすることが望ましい。第１電流源ＣＳ１はオン状態において、第１誤差増幅回路１８の出力端子に電流を供給することにより、第２電圧Ｖ２を上昇させる。第２電圧Ｖ２が上昇するとＰＦＣ回路２００の出力電圧ＶＤＣが上昇する。
【００４８】
第２電流源ＣＳ２は、第１検出電圧ＶＳが所定の第２しきい値電圧ＶＴＨ２より高いときオン状態となり、第１誤差増幅回路１８の出力端子から電流を引き抜くことにより、第２電圧Ｖ２を低下させる。第２電圧Ｖ２が低下するとＰＦＣ回路２００の出力電圧ＶＤＣは低下する。
【００４９】
コンパレータＣＭＰ１は、第１検出電圧ＶＳをしきい値電圧ＶＴＨ１と比較し、ＶＳ＞ＶＴＨ１のときにハイレベルとなる低電圧ロックアウト信号（ＶＳＵＶＬＯ信号）を生成する。第１電流源ＣＳ１は、ＶＳＵＶＬＯ信号がローレベルのときオン状態となる。またコンパレータＣＭＰ２は、第１検出電圧ＶＳをしきい値電圧ＶＴＨ２と比較し、ＶＳ＞ＶＴＨ２のときにハイレベルとなる過電圧保護信号（ＤＯＶＰ信号）を生成する。第２電流源ＣＳ２は、ＤＯＶＰ信号がハイレベルのときにオン状態となる。
【００５０】
図４は、制御回路２１０の一部の構成を示す回路図である。乗算器２０は、第４抵抗Ｒ４に加えて、バイポーラトランジスタＱ１〜Ｑ９、電流源２２、抵抗Ｒ５、カレントミラー回路ＣＭ４１〜ＣＭ４３を備える。
【００５１】
カレントミラー回路ＣＭ４１〜ＣＭ４３はそれぞれ、第１電流Ｉ１〜第３電流Ｉ３を折り返す。トランジスタＱ１、Ｑ２、Ｑ４、Ｑ５および電流源２２は、差動増幅器を形成する。第１トランジスタＱ１および第２トランジスタＱ２は、差動対を構成する。第４トランジスタＱ４、第５トランジスタＱ５は、それぞれ第１トランジスタＱ１、第２トランジスタＱ２の負荷であり、トランジスタＱ４、Ｑ５のエミッタは、トランジスタＱ１、Ｑ２それぞれのコレクタと接続されている。電流源２２は、差動対（Ｑ１、Ｑ２）にテイル電流を供給する。
【００５２】
第３トランジスタＱ３は、第３電流Ｉ３に応じた電流Ｉ３’の経路上に設けられ、そのエミッタが第１トランジスタＱ１のベースと接続され、そのベースが第２トランジスタＱ２のコレクタに接続される。第６トランジスタＱ６は、第２電流Ｉ２に応じた電流Ｉ２’の経路上に設けられ、そのエミッタが第２トランジスタＱ２のベースと接続される。第７トランジスタＱ７は、第１電流Ｉ１に応じた電流Ｉ１’の経路上に設けられ、そのエミッタが第６トランジスタＱ６のベースと接続され、そのベースが、第４トランジスタＱ４および第５トランジスタＱ５のベースと共通にバイアスされる。
【００５３】
第８トランジスタＱ８および第９トランジスタＱ９はカレントミラー回路ＣＭ４４を形成し、第１トランジスタＱ１および第４トランジスタＱ４がなす経路に流れる電流Ｉ４’（＝ＩＣ１）を折り返し、第４電流Ｉ４を生成する。第４抵抗Ｒ４は、第４電流Ｉ４の経路上に設けられる。第４抵抗Ｒ４の電圧降下ＶＲ４が、第４電圧Ｖ４として出力される。
【００５４】
第１トランジスタＱ１〜第７トランジスタＱ７それぞれのベースエミッタ間電圧をＶＦ１〜ＶＦ７とし、各トランジスタに流れるコレクタ電流を、ＩＣ１〜ＩＣ７とする。
ＶＦ１＋ＶＦ３＋ＶＦ５＝ＶＦ２＋ＶＦ８＋ＶＦ７ …（５）
が成り立つ。バイポーラトランジスタに流れるコレクタ電流は、
ＩＣ∝Ｉｓ×ｅｘｐ（ＶＦ／ＶＴ） …（６）
ＶＴ＝ｋＴ
Ｉｓ：飽和電流
ｑ：電子の電荷（１．６０２×１０−１９［Ｃ］）
ｋ：ボルツマン定数（１．３８×１０−２３［Ｊ／Ｋ］
Ｔ：絶対温度（［Ｋ］）
【００５５】
式（５）および（６）から、式（７）が得られる。
ＩＣ１×ＩＣ３×ＩＣ５＝ＩＣ２×ＩＣ６×ＩＣ７ …（７）
ここで、トランジスタＱ２とＱ５は同じ電流経路上に設けられるため、ＩＣ２＝ＩＣ５が成り立ち、式（８）、（９）を得る。
ＩＣ１×ＩＣ３＝ＩＣ６×ＩＣ７ …（８）
ＩＣ１＝ＩＣ６×ＩＣ７／ＩＣ３ …（９）
【００５６】
簡単のため、カレントミラー回路ＣＭ４１〜ＣＭ４３それぞれのミラー比をすべて１とする。そうすると、
ＩＣ７＝Ｉ１’＝Ｉ１
ＩＣ６＝Ｉ２’＝Ｉ２
ＩＣ３＝Ｉ３’＝Ｉ３
が成り立つから、式（１０）が得られる。
ＩＣ１＝Ｉ２×Ｉ１／Ｉ３ …（１０）
この第１トランジスタＱ１に流れる電流ＩＣ１が、トランジスタＱ８、Ｑ９を含むカレントミラー回路ＣＭ４４のミラー比が１であるとき、式（１１）を得る。
Ｉ４＝ＩＣ１＝Ｉ２×Ｉ１／Ｉ３ …（１１）
【００５７】
式（１１）に式（１ａ）〜（３ａ）を代入すると、式（１２）を得る。
Ｉ４＝（Ｖ１×Ｖ２）／Ｖ３×Ｒ３／（Ｒ１×Ｒ２） …（１２）
【００５８】
式（４）および式（１２）から、式（１３）が得られる。
Ｖ４＝（Ｖ１×Ｖ２）／Ｖ３×（Ｒ３×Ｒ４）／（Ｒ１×Ｒ２） …（１３）
【００５９】
第２誤差増幅回路３０は、誤差増幅器ＥＡ２および出力バッファ３２を含み、図３の第１誤差増幅回路１８と同様に構成される。
【００６０】
以上が実施の形態に係るＰＦＣ回路２００の構成である。続いてＰＦＣ回路２００の動作を説明する。
【００６１】
第１電圧Ｖ１は交流電圧ＶＡＣと同じ全波整流波形を有し、第２電圧Ｖ２、第３電圧Ｖ３はいずれも直流電圧である。したがって第４電圧Ｖ４は、交流電圧ＶＡＣと同じ位相を有する全波整流波形となる。
【００６２】
そして上述のように、第２誤差増幅回路３０を含む系により、ＰＷＭ信号ＳＰＷＭのデューティ比は、スイッチングトランジスタＭ１に流れる電流ＩＭ１の包絡線が、第４電圧Ｖ４と一致するようにフィードバック制御される。したがって、スイッチングトランジスタＭ１に流れる電流ＩＭ１、ひいてはＰＦＣ回路２００の入力電流ＩＡＣの波形および位相が、交流電圧ＶＡＣと一致し、力率が改善される。
【００６３】
ここで式（１３）に着目する。抵抗Ｒ１〜Ｒ４がペアリングして形成される。したがって温度変動やプロセスばらつき（温度変動等という）が生じても、それぞれの抵抗値は、それらの比を保ちながら変動する。すなわち、式（１３）における（Ｒ３×Ｒ４）／（Ｒ１×Ｒ２）の項において、分母と分子で温度変動等の影響がキャンセルしあうため、その値は実質的に一定に保たれる。つまり、第４電圧Ｖ４に対する温度変動等の影響を低減でき、ひいては入力電流ＩＡＣの波形に対する温度変動等の影響を低減することができる。
【００６４】
ＰＦＣ回路２００はさらに以下の利点を有する。
分圧された交流電圧ＶＢＯは、全波整流波形を有するため、実質的にゼロボルトまで低下する。仮に交流電圧ＶＢＯを直接第１Ｖ／Ｉ変換回路１０に入力すると、演算増幅器ＯＡ１の入力電圧範囲から外れ、不感帯で動作することになるため、第１電流Ｉ１が、きれいな全波整流波形とはならずに歪んでしまう。この歪みは、全高調波歪み（ＴＨＤ）を悪化させる。これに対して実施の形態に係る制御回路２１０では、オフセット回路１６を設けたことにより第１Ｖ／Ｉ変換回路１０が不感帯で動作するのを防止することができ、全高調波歪みを改善できる。
【００６５】
また、ＰＦＣ回路２００は５０Ｈｚ〜６０Ｈｚ程度の包絡線に対する応答が要求されるため、フィードバックループの応答速度が非常に低い。したがって、誤差増幅器ＥＡ１、ＥＡ２のみによるフィードバック制御では、急峻な負荷変動に起因する出力電圧ＶＤＣの低下や、出力電圧ＶＤＣの上昇を抑えることができない。これに対して実施の形態に係る制御回路２１０では、低電圧状態（ＶＳ＜ＶＴＨ１）において第１電流源ＣＳ１をオンし、誤差増幅器ＥＡ１による応答よりも速く第２電圧Ｖ２を上昇させることにより、速やかに出力電圧ＶＤＣを上昇させることができる。また過電圧状態（ＶＳ＞ＶＴＨ２）において第２電流源ＣＳ２をオンし、誤差増幅器ＥＡ１による応答よりも速く第２電圧Ｖ２を低下させることにより、速やかに出力電圧ＶＤＣを低下させることができる。
【００６６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６７】
図２では、いわゆる平均電流モード制御を行う制御回路２１０について説明したが、本発明はそれに限定されず、ピーク電流モードにも適用可能である。図５は、第１の変形例に係る制御回路２１０ａを備えるＰＦＣ回路を示す回路図である。ピーク電流モードの制御回路２１０ａは、図２の第２誤差増幅回路３０に代えて、コンパレータ４５を備える。コンパレータ４５は、第４電圧Ｖ４と第２検出電圧ＶＩを比較し、ＶＩ＞Ｖ４のときハイレベルとなるリセット信号ＳＲＳＴを生成する。このリセット信号ＳＲＳＴは、駆動回路４０ａのＲＳフリップフロップ４８のリセット端子に入力される。つまり駆動回路４０ａは、オシレータ４６からのセット信号ＳＳＥＴに応じて所定の周期ごとにスイッチングトランジスタＭ１をオンし、リセット信号ＳＲＳＴに応じて、第２検出電圧ＶＩが第４電圧Ｖ４より高くなるごとにスイッチングトランジスタＭ１をオフする。
【００６８】
図５の制御回路２１０ａでは、第２検出電圧ＶＩのピーク値、言い換えればスイッチングトランジスタＭ１に流れる電流ＩＭ１のピーク値が、第４電圧Ｖ４と一致するようにフィードバックがかかり、出力電圧ＶＤＣが安定化される。ピーク電流モードの制御回路２１０ａは、平均電流モードに比べて効率を高めることができる。
【００６９】
図６は、第２の変形例に係るＰＦＣ回路２００ｂの構成を示す回路図である。ＰＦＣ２００ｂの前段には、整流回路１０２およびフィルタ１０１が設けられる。図１で既に説明したＰＦＣ回路２００の前段に、フィルタ１０１を設けてもよいことは言うまでもない。
【００７０】
フィルタ１０１によってノイズが除去された交流電圧ＶＡＣは、整流回路１０２によって全波整流され、平滑用キャパシタＣ３０によって平滑化される。平滑化された電圧（入力電圧ＶＩＮという）が、ＰＦＣ回路２００ｂに入力される。この変形例においてＰＦＣ回路２００ｂは、直流電圧を直流電圧に変換するＤＣ／ＤＣコンバータとして動作する。
【００７１】
ＰＦＣ回路２００ｂは、主として制御回路２１０ｂ、出力回路２１２を備える。制御回路２１０ｂは、図２の平均電流モード型の制御回路２１０もしくは図５のピーク電流モード型の制御回路２１０ａが利用できる。
【００７２】
キャパシタＣ３０と並列に、抵抗Ｒ３１およびキャパシタＣ３１が直列に設けられる。抵抗Ｒ３１とキャパシタＣ３１の接続点の電位Ｖｃｃは、制御回路２１０の電源端子ＶＣＣに供給される。
【００７３】
検出抵抗Ｒｓは、スイッチングトランジスタＭ１のソースと、整流回路１０２の出力端子Ｐ３２の間に設けられる。検出抵抗Ｒｓには、スイッチングトランジスタＭ１に流れる電流、言い換えればＰＦＣ回路２００ｂの入力電流に応じた電流ＩＭ１が流れ、検出抵抗Ｒｓの両端間には、スイッチングトランジスタＭ１に流れる電流ＩＭ１に応じた第２検出電圧（電圧降下）ＶＩが発生する。第２検出電圧ＶＩは、制御回路２１０の電流検出端子（ＣＳ端子）にフィードバック入力される。なお検出抵抗Ｒｓは、上述した実施の形態と同様に、スイッチングトランジスタＭ１のソースと接地端子間に設けられてもよい。反対に、上述した実施の形態において、検出抵抗Ｒｓを、図６の位置に配置してもよい。
【００７４】
ダイオードＤ２１、Ｄ２２は、整流回路１０２に入力される商用交流電圧ＶＡＣを全波整流する。全波整流された交流電圧ＶＢＯは、抵抗Ｒ２１、Ｒ２２により分圧されて、制御回路２１０の入力電圧検出端子（Ｐ＿ＢＯ端子）に入力される。
【００７５】
以上が第２の変形例に係るＰＦＣ回路２００ｂの構成である。この変形例によっても、実施の形態のＰＦＣ回路２００と同様の効果を得ることができる。
【００７６】
実施の形態では、ＤＣ／ＤＣコンバータ１００が電子機器１に搭載される場合を説明したが、本発明はそれに限定されず、さまざまな電源装置に適用することができる。たとえばＤＣ／ＤＣコンバータ１００は、電子機器に電力を供給するＡＣアダプタにも適用可能である。この場合の電子機器としては、ラップトップ型コンピュータ、デスクトップ型コンピュータ、携帯電話端末、ＣＤプレイヤなどが例示されるが、特に限定されない。
【００７７】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７８】
１…電子機器、ＥＡ１…誤差増幅器、Ｉ１…第１電流、Ｍ１…スイッチングトランジスタ、Ｒ１…第１抵抗、ＣＳ１…第１電流源、２…マイコン、Ｉ２…第２電流、Ｒ２…第２抵抗、ＣＳ２…第２電流源、Ｉ３…第３電流、Ｒ３…第３抵抗、４…信号処理回路、Ｒ４…第４抵抗、４６…オシレータ、４８…ＲＳフリップフロップ、５０…ドライバ、１００…ＤＣ／ＤＣコンバータ、１０２…整流回路、２００…ＰＦＣ回路、２１０…制御回路、２１２…出力回路、ＯＡ…演算増幅器、ＣＭ…カレントミラー回路。
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータを用いた力率改善回路に関する。
【背景技術】
【０００２】
テレビや冷蔵庫をはじめとするさまざまな家電製品、あるいはラップトップ型コンピュータ、携帯電話端末やＰＤＡ（Personal Digital Assistants）をはじめとする電子機器は、外部からの電力を受けて動作し、また外部電源からの電力によって内蔵の電池を充電可能となっている。そして家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置が内蔵され、あるいは、電源装置は、電子機器の外部の電源アダプタ（ＡＣアダプタ）に内蔵される。
【０００３】
電源装置は、交流電圧を整流する整流回路（ダイオードブリッジ回路）と、整流された電圧を降圧して負荷に供給する絶縁型のＤＣ／ＤＣコンバータと、を備える。このような電源装置によりＡＣ／ＤＣ変換を行うと、非常に高い振幅の電流パルスが発生する。かかる電流パルスは、放射性ノイズ、ネットワークロス、全高調波成分の増大といった問題を引き起こす。これらの問題を解決するため、所定の電力以上を消費する電子機器には、ＰＦＣ（力率改善）回路の搭載が要求される。ＰＦＣ回路は、交流入力電圧と入力電流をモニタし、それらの位相を一致させて力率が１００％に近い状態に近づける。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、ＰＦＣ回路の温度特性の改善にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路に関する。制御回路は、全波整流波形を有する第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、力率改善回路（ＤＣ／ＤＣコンバータ）の出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、第１電流と第２電流を乗算し、第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、ＤＣ／ＤＣコンバータのスイッチング素子に流れる電流に応じた第２検出電圧と第４電圧との誤差を増幅し、誤差信号を生成する第２誤差増幅回路と、誤差信号にもとづき、スイッチング素子を駆動する駆動回路と、を備える。
【０００６】
本発明の別の態様も、ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路に関する。制御回路は、全波整流波形を有する第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、力率改善回路（ＤＣ／ＤＣコンバータ）の出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、第１電流と第２電流を乗算し、第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、ＤＣ／ＤＣコンバータのスイッチング素子に流れる電流に応じた第２検出電圧と、第４電圧とを比較するコンパレータと、所定の周期ごとにスイッチング素子をオンし、コンパレータの出力に応じて、第２検出電圧が第４電圧より高くなるごとにスイッチング素子をオフする駆動回路と、を備える。
【０００７】
これらの態様において、第１抵抗〜第４抵抗の抵抗値をＲ１〜Ｒ４と書くとき、第４電圧は、Ｒ３×Ｒ４／（Ｒ１×Ｒ２）に比例する。したがって、第１抵抗〜第４抵抗の抵抗値が、温度変動やプロセスばらつきなどによって同じ変化率で変動しても、第４電圧に現れるそれらの影響を低減でき、ＰＦＣ回路の温度特性を改善できる。
【０００８】
ある態様において、乗算器は、第１、第２バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、第１、第２バイポーラトランジスタそれぞれのコレクタと接続された第４、第５バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、第３電流に応じた電流の経路上に設けられ、そのエミッタが第１バイポーラトランジスタのベースと接続され、そのベースが第２バイポーラトランジスタのコレクタに接続された第３バイポーラトランジスタと、第２電流に応じた電流の経路上に設けられ、そのエミッタが第２バイポーラトランジスタのベースと接続された第６バイポーラトランジスタと、第１電流に応じた電流の経路上に設けられ、そのエミッタが第６バイポーラトランジスタのベースと接続され、そのベースが、第４、第５バイポーラトランジスタと共通にバイアスされた第７バイポーラトランジスタと、を含んでもよい。第１、第４バイポーラトランジスタに流れる電流を、第４電流とし、第４抵抗は、第４電流の経路上に設けられてもよい。
この構成によれば、第１電流と第２電流を乗算し、第３電流により除算することにより第４電流を生成できる。
【０００９】
ある態様の制御回路は、交流電圧を全波整流して得られる電圧を、高電位側にオフセットさせ、第１電圧を生成するオフセット回路をさらに備えてもよい。
電流／電圧変換回路の入力電圧範囲には下限値が存在するところ、交流電圧はゼロボルト付近まで低下するため、交流電圧をそのまま電流／電圧変換回路に入力すると、全高調波歪みが大きくなる。オフセット回路を設けることにより、全高調波歪みを低減できる。
【００１０】
第１誤差増幅回路は、第１検出電圧が第１しきい値電圧より低いときオン状態となり、第２電圧を上昇させる第１電流源を含んでもよい。
この場合、ＤＣ／ＤＣコンバータの出力電圧の上昇を抑制できる。
【００１１】
第１誤差増幅回路は、第１検出電圧が第２しきい値電圧より高いときオン状態となり、第２電圧を低下させる第２電流源を含んでもよい。
この場合、ＤＣ／ＤＣコンバータの負荷の急峻な変動の影響を低減できる。
【００１２】
本発明の別の態様は、力率改善回路である。この力率改善回路は、スイッチング素子を含むＤＣ／ＤＣコンバータの出力回路と、スイッチング素子を駆動する上述のいずれかの態様の制御回路を備える。
【００１３】
本発明のさらに別の態様は、電子機器である。この電子機器は、商用交流電圧を整流する整流回路と、整流回路の出力電圧を受ける上述の力率改善回路と、力率改善回路の出力電圧を受け、それを降圧した電圧を負荷に供給するＤＣ／ＤＣコンバータと、を備える。
【００１４】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明のある態様によれば、ＰＦＣ回路の温度特性を改善できる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態に係る電子機器の構成を示す回路図である。
【図２】実施の形態に係るＰＦＣ回路の構成を示す回路図である。
【図３】制御回路の一部の構成を示す回路図である。
【図４】制御回路の一部の構成を示す回路図である。
【図５】制御回路の第１の変形例を示す回路図である。
【図６】第２の変形例に係るＰＦＣ回路の構成を示す回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００１９】
図１は、実施の形態に係る電子機器１の構成を示す回路図である。
電子機器１は、たとえばテレビや冷蔵庫、エアコンなどの家電製品やコンピュータである。電子機器１は、マイコン２、信号処理回路４、ＤＣ／ＤＣコンバータ１００、整流回路１０２、ＰＦＣ（力率改善回路）２００を備える。電子機器１は、ＤＣ／ＤＣコンバータ１００の絶縁トランス（不図示）を境界として、互いに絶縁される１次側と２次側に分けられている。
【００２０】
整流回路１０２は、たとえばダイオード整流回路であり、商用交流電圧などの交流電圧を受け、それを全波整流して交流電圧ＶＡＣを生成する。
【００２１】
ＰＦＣ回路２００は、整流回路１０２からの交流電圧ＶＡＣを受け、出力電圧ＶＤＣを生成する昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）である。ＰＦＣ回路２００は、交流電圧ＶＡＣと入力電流ＩＡＣの位相を一致させることにより力率を改善する。
【００２２】
ＤＣ／ＤＣコンバータ１００は、ＰＦＣ回路２００の出力電圧ＶＤＣを受け、これを降圧して負荷であるマイコン２や信号処理回路４へと供給する。
【００２３】
マイコン２は、電子機器１全体を統合的に制御する。信号処理回路４は、特定の信号処理を行うブロックであり、たとえば外部機器との通信を行うインタフェース回路や、画像処理回路、音声処理回路などが例示される。現実の電子機器１においては、その機能に応じて複数の信号処理回路４が設けられることはいうまでもない。
【００２４】
以上が電子機器１の全体構成である。続いて、このような電子機器１に好適に利用可能なＰＦＣ回路２００について説明する。
【００２５】
図２は、実施の形態に係るＰＦＣ回路２００の構成を示す回路図である。
ＰＦＣ回路２００は、昇圧型ＤＣ／ＤＣコンバータを含み、主として、制御回路２１０、出力回路２１２を備える。出力回路２１２は、インダクタＬ１、ダイオードＤ１、キャパシタＣ１およびスイッチングトランジスタＭ１を含む一般的なトポロジーであるため、詳細な説明は省略する。スイッチングトランジスタＭ１のスイッチングにより、入力電圧ＶＡＣが降圧され、出力電圧ＶＤＣが生成される。なおＰＦＣ回路２００は、構成はＤＣ／ＤＣコンバータと言えるが、その入力電圧ＶＡＣは全波整流された交流電圧であり、出力電圧ＶＤＣは直流電圧であることから、動作はＡＣ／ＤＣコンバータと言える。
【００２６】
抵抗Ｒ１１、Ｒ１２は、ＰＦＣ回路２００の出力電圧ＶＤＣを分圧し、出力電圧ＶＤＣに応じた第１検出電圧ＶＳを生成する。第１検出電圧ＶＳは制御回路２１０の出力電圧検出端子（Ｐ＿ＶＳ端子）に入力される。
【００２７】
検出電流Ｒｓは、スイッチングトランジスタＭ１の経路上に設けられ、その両端間には、スイッチングトランジスタＭ１に流れる電流ＩＭ１に比例した第２検出電圧ＶＩが生ずる。第２検出電圧ＶＩは、制御回路２１０の電流検出端子（ＣＳ端子）にフィードバック入力される。第２検出電圧ＶＩは、スイッチングトランジスタＭ１のスイッチングに応じた間欠的な波形を有するが、その包絡線は、ＰＦＣ回路２００の入力電流ＩＡＣと一致すると考えてよい。
【００２８】
また、全波整流された交流電圧ＶＡＣは、抵抗Ｒ２１、Ｒ２２により分圧される。分圧された交流電圧ＶＢＯは、制御回路２１０の入力電圧検出端子（Ｐ＿ＢＯ端子）に入力される。
【００２９】
以下、制御回路２１０の具体的な構成を説明する。制御回路２１０は、第１Ｖ／Ｉ変換回路１０、第２Ｖ／Ｉ変換回路１２、第３Ｖ／Ｉ変換回路１４、オフセット回路１６、第１誤差増幅回路１８、乗算器２０、第２誤差増幅回路３０、駆動回路４０を備える。
【００３０】
第１Ｖ／Ｉ変換回路１０は第１抵抗Ｒ１を含み、ＤＣ／ＤＣコンバータ（ＰＦＣ回路２００）に入力される全波整流された交流電圧ＶＡＣに応じた第１電圧Ｖ１を第１抵抗Ｒ１に印加することにより第１電流Ｉ１を生成する。第１電圧Ｖ１は、全波整流波形を有する。
Ｉ１＝Ｋ１×Ｖ１／Ｒ１ …（１）
Ｋ１は比例定数である。
【００３１】
第１Ｖ／Ｉ変換回路１０の前段には、全波整流して分圧された交流電圧ＶＡＣを高電位側にオフセットするオフセット回路１６が設けられる。オフセット回路１６の出力が、第１電圧Ｖ１として第１Ｖ／Ｉ変換回路１０に入力される。
【００３２】
第１誤差増幅回路１８は、ＤＣ／ＤＣコンバータの出力電圧ＶＤＣに応じた第１検出電圧ＶＳと所定の基準電圧ＶＲＥＦとの誤差を増幅し、第２電圧Ｖ２を生成する。
第２Ｖ／Ｉ変換回路１２は、第２抵抗Ｒ２を含み、第２電圧Ｖ２を第２抵抗Ｒ２に印加することにより第２電流Ｉ２に変換する。
Ｉ２＝Ｋ２×Ｖ２／Ｒ２ …（２）
Ｋ２は比例定数である。
【００３３】
第３Ｖ／Ｉ変換回路１４は、第３抵抗Ｒ３を含み、所定の電圧ＶＢＧＲ（＝Ｖ３）を第３抵抗Ｒ３に印加することにより第３電流Ｉ３を生成する。所定の電圧ＶＢＧＲは温度に依存せずに一定の電圧であることが好ましく、図示しないバンドギャップリファレンス回路により生成することが好ましい。
Ｉ３＝Ｋ３×ＶＢＧＲ／Ｒ３ …（３）
Ｋ３は比例定数である。
【００３４】
乗算器２０は、第１電流Ｉ１と第２電流Ｉ２を乗算し、第３電流Ｉ３により除算した第４電流Ｉ４を生成する。乗算器２０は第４抵抗Ｒ４を含み、第４電流Ｉ４を第４抵抗Ｒ４に流すことにより第４電圧Ｖ４を生成する。
Ｖ４＝Ｉ４×Ｒ４ …（４）
【００３５】
第２誤差増幅回路３０は、出力回路２１２のスイッチングトランジスタＭ１に流れる電流ＩＭ１に応じた第２検出電圧ＶＩと、乗算器２０からの第４電圧Ｖ４との誤差を増幅し、誤差電圧ＶＥＲＲを生成する。
【００３６】
駆動回路４０は、誤差電圧ＶＥＲＲにもとづき、スイッチングトランジスタＭ１を駆動する。駆動回路４０は、たとえばパルス幅変調（ＰＷＭ）、パルス周波数変調（ＰＦＭ）などのパルス変調方式により、誤差電圧ＶＥＲＲに応じたデューティ比を有する駆動信号ＳＤＲＶを生成し、出力端子ＳＷＯＵＴからスイッチングトランジスタＭ１のゲートへと出力する。駆動回路４０の構成は特に限定されず、公知の技術を用いればよい。
【００３７】
図２には、ＰＷＭ方式の駆動回路４０の一例が示される。駆動回路４０は、ランプ波形生成部４２、コンパレータ４４、オシレータ４６、ＲＳフリップフロップ４８、ドライバ５０を含む。
ランプ波形生成部４２は、所定の周波数（たとえば６５ｋＨｚ）を有するのこぎり波、あるいは三角波の周期電圧ＶＲＡＭＰを生成する。コンパレータ４４は、誤差電圧ＶＥＲＲと周期電圧ＶＲＡＭＰを比較し、交点ごとにレベルが遷移するリセット信号ＳＲＳＴを生成する。リセット信号ＳＲＳＴは、ＶＥＲＲがＶＲＡＭＰを下から横切るごとに、ポジティブエッジを有する。
【００３８】
オシレータ４６は、所定の周波数のセット信号ＳＳＥＴを生成する。ＲＳフリップフロップ４８は、そのセット端子（Ｓ）にセット信号ＳＳＥＴを受け、そのリセット端子（Ｒ）にリセット信号ＳＲＳＴを受ける。ＲＳフリップフロップ４８の出力（Ｑ）は、セット信号ＳＳＥＴのポジティブエッジごとにハイレベルに遷移し、リセット信号ＳＲＳＴのポジティブエッジごとにローレベルに遷移する。
【００３９】
セット信号ＳＳＥＴの生成は、オシレータ４６によるものには限定されない。たとえばオシレータ４６に代えて、インダクタＬ１の電流が実質的にゼロまで低下すると、レベルが遷移（ポジティブエッジ）するセット信号ＳＳＥＴを生成するゼロクロスコンパレータを設けてもよい。たとえばインダクタＬ１の電流は、インダクタＬ１に補助巻き線を設けることにより好適に検出できる。この場合、オシレータ４６を用いる場合に比べて、インダクタＬ１に蓄えられたエネルギーを、より効率を利用できる。セット信号ＳＳＥＴは、さらに別の方法によって生成されてもよい。後述する図５の変形例においても同様である。
【００４０】
ＲＳフリップフロップ４８の出力は、パルス幅変調された信号ＳＰＷＭとなる。ドライバ５０は、ＰＷＭ信号ＳＰＷＭにもとづきスイッチングトランジスタＭ１をスイッチングする。
このＰＷＭ信号ＳＰＷＭのデューティ比は、第１誤差増幅回路１８を含むフィードバックループと、第２誤差増幅回路３０を含むフィードバックループによって、第１検出電圧ＶＳが基準電圧ＶＲＥＦと一致し、かつスイッチングトランジスタＭ１に流れる電流ＩＭ１の包絡線波形が、全波整流された入力電圧ＶＡＣの波形と一致するように調節される。
【００４１】
以上がＰＦＣ回路２００の全体構成である。続いて、制御回路２１０の具体的な構成例を説明する。
【００４２】
図３は、制御回路２１０の一部の構成を示す回路図である。
オフセット回路１６は、抵抗Ｒ１を介して、全波整流された交流電圧ＶＡＣが分圧された入力電圧ＶＢＯを受け、それをオフセットして第１電圧Ｖ１を生成する。
【００４３】
第１Ｖ／Ｉ変換回路１０は、第１抵抗Ｒ１に加えて、トランジスタＭ１１、演算増幅器ＯＡ１、カレントミラー回路ＣＭ１を含む。第１抵抗Ｒ１の一端は接地される。トランジスタＭ１１の一端（ソース）は第１抵抗Ｒ１および演算増幅器ＯＡ１の反転入力端子と接続される。演算増幅器ＯＡ１の非反転入力端子には第１電圧Ｖ１が入力される。トランジスタＭ１１および抵抗Ｒ１には、電流ＩＭ１１が流れる。
ＩＭ１１＝Ｖ１／Ｒ１
【００４４】
カレントミラー回路ＣＭ１は、トランジスタＭ１２〜Ｍ１５および抵抗Ｒ２を含むカスコート型であり、電流ＩＭ１１を折り返して第１電流Ｉ１を出力する。カレントミラー回路ＣＭ１のミラー比が１のときＫ１＝１となり、式（１ａ）が成り立つ。
Ｉ１＝Ｖ１／Ｒ１ …（１ａ）
【００４５】
第２Ｖ／Ｉ変換回路１２、第３Ｖ／Ｉ変換回路１４は、第１Ｖ／Ｉ変換回路１０と同様に構成される。なお、第２Ｖ／Ｉ変換回路１２（第３Ｖ／Ｉ変換回路１４）では、カレントミラー回路ＣＭ２（ＣＭ３）はそれぞれ、トランジスタＭ２２、Ｍ２３（Ｍ３２、Ｍ３３）を含んで構成される。もちろんカレントミラー回路ＣＭ２、ＣＭ３をカスコード型で構成してもよい。反対に第１Ｖ／Ｉ変換回路１０のカレントミラー回路ＣＭ１を、カレントミラー回路ＣＭ２、ＣＭ３と同様に構成してもよい。カレントミラー回路ＣＭ２、ＣＭ３のミラー比が１であるとき、式（２ａ）、（３ａ）が成り立つ。
Ｉ２＝Ｖ２／Ｒ２ …（２ａ）
Ｉ３＝ＶＢＧＲ／Ｒ３ …（３ａ）
【００４６】
第１誤差増幅回路１８は、誤差増幅器ＥＡ１、出力バッファ１９、第１電流源ＣＳ１、第２電流源ＣＳ２を含む。
誤差増幅器ＥＡ１は、基準電圧ＶＲＥＦと第１検出電圧ＶＳの誤差を増幅する。出力バッファ１９は、プッシュプル形式を有しており、誤差増幅器ＥＡ１の出力に応じた第２電圧Ｖ２を生成する。
【００４７】
第１電流源ＣＳ１は、第１検出電圧ＶＳが所定の第１しきい値電圧ＶＴＨ１より低いときオン状態となる。第１しきい値電圧ＶＴＨ１は、基準電圧ＶＲＥＦよりも低い値、たとえば基準電圧ＶＲＥＦより１５％程度低い値とすることが望ましい。第１電流源ＣＳ１はオン状態において、第１誤差増幅回路１８の出力端子に電流を供給することにより、第２電圧Ｖ２を上昇させる。第２電圧Ｖ２が上昇するとＰＦＣ回路２００の出力電圧ＶＤＣが上昇する。
【００４８】
第２電流源ＣＳ２は、第１検出電圧ＶＳが所定の第２しきい値電圧ＶＴＨ２より高いときオン状態となり、第１誤差増幅回路１８の出力端子から電流を引き抜くことにより、第２電圧Ｖ２を低下させる。第２電圧Ｖ２が低下するとＰＦＣ回路２００の出力電圧ＶＤＣは低下する。
【００４９】
コンパレータＣＭＰ１は、第１検出電圧ＶＳをしきい値電圧ＶＴＨ１と比較し、ＶＳ＞ＶＴＨ１のときにハイレベルとなる低電圧ロックアウト信号（ＶＳＵＶＬＯ信号）を生成する。第１電流源ＣＳ１は、ＶＳＵＶＬＯ信号がローレベルのときオン状態となる。またコンパレータＣＭＰ２は、第１検出電圧ＶＳをしきい値電圧ＶＴＨ２と比較し、ＶＳ＞ＶＴＨ２のときにハイレベルとなる過電圧保護信号（ＤＯＶＰ信号）を生成する。第２電流源ＣＳ２は、ＤＯＶＰ信号がハイレベルのときにオン状態となる。
【００５０】
図４は、制御回路２１０の一部の構成を示す回路図である。乗算器２０は、第４抵抗Ｒ４に加えて、バイポーラトランジスタＱ１〜Ｑ９、電流源２２、抵抗Ｒ５、カレントミラー回路ＣＭ４１〜ＣＭ４３を備える。
【００５１】
カレントミラー回路ＣＭ４１〜ＣＭ４３はそれぞれ、第１電流Ｉ１〜第３電流Ｉ３を折り返す。トランジスタＱ１、Ｑ２、Ｑ４、Ｑ５および電流源２２は、差動増幅器を形成する。第１トランジスタＱ１および第２トランジスタＱ２は、差動対を構成する。第４トランジスタＱ４、第５トランジスタＱ５は、それぞれ第１トランジスタＱ１、第２トランジスタＱ２の負荷であり、トランジスタＱ４、Ｑ５のエミッタは、トランジスタＱ１、Ｑ２それぞれのコレクタと接続されている。電流源２２は、差動対（Ｑ１、Ｑ２）にテイル電流を供給する。
【００５２】
第３トランジスタＱ３は、第３電流Ｉ３に応じた電流Ｉ３’の経路上に設けられ、そのエミッタが第１トランジスタＱ１のベースと接続され、そのベースが第２トランジスタＱ２のコレクタに接続される。第６トランジスタＱ６は、第２電流Ｉ２に応じた電流Ｉ２’の経路上に設けられ、そのエミッタが第２トランジスタＱ２のベースと接続される。第７トランジスタＱ７は、第１電流Ｉ１に応じた電流Ｉ１’の経路上に設けられ、そのエミッタが第６トランジスタＱ６のベースと接続され、そのベースが、第４トランジスタＱ４および第５トランジスタＱ５のベースと共通にバイアスされる。
【００５３】
第８トランジスタＱ８および第９トランジスタＱ９はカレントミラー回路ＣＭ４４を形成し、第１トランジスタＱ１および第４トランジスタＱ４がなす経路に流れる電流Ｉ４’（＝ＩＣ１）を折り返し、第４電流Ｉ４を生成する。第４抵抗Ｒ４は、第４電流Ｉ４の経路上に設けられる。第４抵抗Ｒ４の電圧降下ＶＲ４が、第４電圧Ｖ４として出力される。
【００５４】
第１トランジスタＱ１〜第７トランジスタＱ７それぞれのベースエミッタ間電圧をＶＦ１〜ＶＦ７とし、各トランジスタに流れるコレクタ電流を、ＩＣ１〜ＩＣ７とする。
ＶＦ１＋ＶＦ３＋ＶＦ５＝ＶＦ２＋ＶＦ８＋ＶＦ７ …（５）
が成り立つ。バイポーラトランジスタに流れるコレクタ電流は、
ＩＣ∝Ｉｓ×ｅｘｐ（ＶＦ／ＶＴ） …（６）
ＶＴ＝ｋＴ
Ｉｓ：飽和電流
ｑ：電子の電荷（１．６０２×１０−１９［Ｃ］）
ｋ：ボルツマン定数（１．３８×１０−２３［Ｊ／Ｋ］
Ｔ：絶対温度（［Ｋ］）
【００５５】
式（５）および（６）から、式（７）が得られる。
ＩＣ１×ＩＣ３×ＩＣ５＝ＩＣ２×ＩＣ６×ＩＣ７ …（７）
ここで、トランジスタＱ２とＱ５は同じ電流経路上に設けられるため、ＩＣ２＝ＩＣ５が成り立ち、式（８）、（９）を得る。
ＩＣ１×ＩＣ３＝ＩＣ６×ＩＣ７ …（８）
ＩＣ１＝ＩＣ６×ＩＣ７／ＩＣ３ …（９）
【００５６】
簡単のため、カレントミラー回路ＣＭ４１〜ＣＭ４３それぞれのミラー比をすべて１とする。そうすると、
ＩＣ７＝Ｉ１’＝Ｉ１
ＩＣ６＝Ｉ２’＝Ｉ２
ＩＣ３＝Ｉ３’＝Ｉ３
が成り立つから、式（１０）が得られる。
ＩＣ１＝Ｉ２×Ｉ１／Ｉ３ …（１０）
この第１トランジスタＱ１に流れる電流ＩＣ１が、トランジスタＱ８、Ｑ９を含むカレントミラー回路ＣＭ４４のミラー比が１であるとき、式（１１）を得る。
Ｉ４＝ＩＣ１＝Ｉ２×Ｉ１／Ｉ３ …（１１）
【００５７】
式（１１）に式（１ａ）〜（３ａ）を代入すると、式（１２）を得る。
Ｉ４＝（Ｖ１×Ｖ２）／Ｖ３×Ｒ３／（Ｒ１×Ｒ２） …（１２）
【００５８】
式（４）および式（１２）から、式（１３）が得られる。
Ｖ４＝（Ｖ１×Ｖ２）／Ｖ３×（Ｒ３×Ｒ４）／（Ｒ１×Ｒ２） …（１３）
【００５９】
第２誤差増幅回路３０は、誤差増幅器ＥＡ２および出力バッファ３２を含み、図３の第１誤差増幅回路１８と同様に構成される。
【００６０】
以上が実施の形態に係るＰＦＣ回路２００の構成である。続いてＰＦＣ回路２００の動作を説明する。
【００６１】
第１電圧Ｖ１は交流電圧ＶＡＣと同じ全波整流波形を有し、第２電圧Ｖ２、第３電圧Ｖ３はいずれも直流電圧である。したがって第４電圧Ｖ４は、交流電圧ＶＡＣと同じ位相を有する全波整流波形となる。
【００６２】
そして上述のように、第２誤差増幅回路３０を含む系により、ＰＷＭ信号ＳＰＷＭのデューティ比は、スイッチングトランジスタＭ１に流れる電流ＩＭ１の包絡線が、第４電圧Ｖ４と一致するようにフィードバック制御される。したがって、スイッチングトランジスタＭ１に流れる電流ＩＭ１、ひいてはＰＦＣ回路２００の入力電流ＩＡＣの波形および位相が、交流電圧ＶＡＣと一致し、力率が改善される。
【００６３】
ここで式（１３）に着目する。抵抗Ｒ１〜Ｒ４がペアリングして形成される。したがって温度変動やプロセスばらつき（温度変動等という）が生じても、それぞれの抵抗値は、それらの比を保ちながら変動する。すなわち、式（１３）における（Ｒ３×Ｒ４）／（Ｒ１×Ｒ２）の項において、分母と分子で温度変動等の影響がキャンセルしあうため、その値は実質的に一定に保たれる。つまり、第４電圧Ｖ４に対する温度変動等の影響を低減でき、ひいては入力電流ＩＡＣの波形に対する温度変動等の影響を低減することができる。
【００６４】
ＰＦＣ回路２００はさらに以下の利点を有する。
分圧された交流電圧ＶＢＯは、全波整流波形を有するため、実質的にゼロボルトまで低下する。仮に交流電圧ＶＢＯを直接第１Ｖ／Ｉ変換回路１０に入力すると、演算増幅器ＯＡ１の入力電圧範囲から外れ、不感帯で動作することになるため、第１電流Ｉ１が、きれいな全波整流波形とはならずに歪んでしまう。この歪みは、全高調波歪み（ＴＨＤ）を悪化させる。これに対して実施の形態に係る制御回路２１０では、オフセット回路１６を設けたことにより第１Ｖ／Ｉ変換回路１０が不感帯で動作するのを防止することができ、全高調波歪みを改善できる。
【００６５】
また、ＰＦＣ回路２００は５０Ｈｚ〜６０Ｈｚ程度の包絡線に対する応答が要求されるため、フィードバックループの応答速度が非常に低い。したがって、誤差増幅器ＥＡ１、ＥＡ２のみによるフィードバック制御では、急峻な負荷変動に起因する出力電圧ＶＤＣの低下や、出力電圧ＶＤＣの上昇を抑えることができない。これに対して実施の形態に係る制御回路２１０では、低電圧状態（ＶＳ＜ＶＴＨ１）において第１電流源ＣＳ１をオンし、誤差増幅器ＥＡ１による応答よりも速く第２電圧Ｖ２を上昇させることにより、速やかに出力電圧ＶＤＣを上昇させることができる。また過電圧状態（ＶＳ＞ＶＴＨ２）において第２電流源ＣＳ２をオンし、誤差増幅器ＥＡ１による応答よりも速く第２電圧Ｖ２を低下させることにより、速やかに出力電圧ＶＤＣを低下させることができる。
【００６６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６７】
図２では、いわゆる平均電流モード制御を行う制御回路２１０について説明したが、本発明はそれに限定されず、ピーク電流モードにも適用可能である。図５は、第１の変形例に係る制御回路２１０ａを備えるＰＦＣ回路を示す回路図である。ピーク電流モードの制御回路２１０ａは、図２の第２誤差増幅回路３０に代えて、コンパレータ４５を備える。コンパレータ４５は、第４電圧Ｖ４と第２検出電圧ＶＩを比較し、ＶＩ＞Ｖ４のときハイレベルとなるリセット信号ＳＲＳＴを生成する。このリセット信号ＳＲＳＴは、駆動回路４０ａのＲＳフリップフロップ４８のリセット端子に入力される。つまり駆動回路４０ａは、オシレータ４６からのセット信号ＳＳＥＴに応じて所定の周期ごとにスイッチングトランジスタＭ１をオンし、リセット信号ＳＲＳＴに応じて、第２検出電圧ＶＩが第４電圧Ｖ４より高くなるごとにスイッチングトランジスタＭ１をオフする。
【００６８】
図５の制御回路２１０ａでは、第２検出電圧ＶＩのピーク値、言い換えればスイッチングトランジスタＭ１に流れる電流ＩＭ１のピーク値が、第４電圧Ｖ４と一致するようにフィードバックがかかり、出力電圧ＶＤＣが安定化される。ピーク電流モードの制御回路２１０ａは、平均電流モードに比べて効率を高めることができる。
【００６９】
図６は、第２の変形例に係るＰＦＣ回路２００ｂの構成を示す回路図である。ＰＦＣ２００ｂの前段には、整流回路１０２およびフィルタ１０１が設けられる。図１で既に説明したＰＦＣ回路２００の前段に、フィルタ１０１を設けてもよいことは言うまでもない。
【００７０】
フィルタ１０１によってノイズが除去された交流電圧ＶＡＣは、整流回路１０２によって全波整流され、平滑用キャパシタＣ３０によって平滑化される。平滑化された電圧（入力電圧ＶＩＮという）が、ＰＦＣ回路２００ｂに入力される。この変形例においてＰＦＣ回路２００ｂは、直流電圧を直流電圧に変換するＤＣ／ＤＣコンバータとして動作する。
【００７１】
ＰＦＣ回路２００ｂは、主として制御回路２１０ｂ、出力回路２１２を備える。制御回路２１０ｂは、図２の平均電流モード型の制御回路２１０もしくは図５のピーク電流モード型の制御回路２１０ａが利用できる。
【００７２】
キャパシタＣ３０と並列に、抵抗Ｒ３１およびキャパシタＣ３１が直列に設けられる。抵抗Ｒ３１とキャパシタＣ３１の接続点の電位Ｖｃｃは、制御回路２１０の電源端子ＶＣＣに供給される。
【００７３】
検出抵抗Ｒｓは、スイッチングトランジスタＭ１のソースと、整流回路１０２の出力端子Ｐ３２の間に設けられる。検出抵抗Ｒｓには、スイッチングトランジスタＭ１に流れる電流、言い換えればＰＦＣ回路２００ｂの入力電流に応じた電流ＩＭ１が流れ、検出抵抗Ｒｓの両端間には、スイッチングトランジスタＭ１に流れる電流ＩＭ１に応じた第２検出電圧（電圧降下）ＶＩが発生する。第２検出電圧ＶＩは、制御回路２１０の電流検出端子（ＣＳ端子）にフィードバック入力される。なお検出抵抗Ｒｓは、上述した実施の形態と同様に、スイッチングトランジスタＭ１のソースと接地端子間に設けられてもよい。反対に、上述した実施の形態において、検出抵抗Ｒｓを、図６の位置に配置してもよい。
【００７４】
ダイオードＤ２１、Ｄ２２は、整流回路１０２に入力される商用交流電圧ＶＡＣを全波整流する。全波整流された交流電圧ＶＢＯは、抵抗Ｒ２１、Ｒ２２により分圧されて、制御回路２１０の入力電圧検出端子（Ｐ＿ＢＯ端子）に入力される。
【００７５】
以上が第２の変形例に係るＰＦＣ回路２００ｂの構成である。この変形例によっても、実施の形態のＰＦＣ回路２００と同様の効果を得ることができる。
【００７６】
実施の形態では、ＤＣ／ＤＣコンバータ１００が電子機器１に搭載される場合を説明したが、本発明はそれに限定されず、さまざまな電源装置に適用することができる。たとえばＤＣ／ＤＣコンバータ１００は、電子機器に電力を供給するＡＣアダプタにも適用可能である。この場合の電子機器としては、ラップトップ型コンピュータ、デスクトップ型コンピュータ、携帯電話端末、ＣＤプレイヤなどが例示されるが、特に限定されない。
【００７７】
実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００７８】
１…電子機器、ＥＡ１…誤差増幅器、Ｉ１…第１電流、Ｍ１…スイッチングトランジスタ、Ｒ１…第１抵抗、ＣＳ１…第１電流源、２…マイコン、Ｉ２…第２電流、Ｒ２…第２抵抗、ＣＳ２…第２電流源、Ｉ３…第３電流、Ｒ３…第３抵抗、４…信号処理回路、Ｒ４…第４抵抗、４６…オシレータ、４８…ＲＳフリップフロップ、５０…ドライバ、１００…ＤＣ／ＤＣコンバータ、１０２…整流回路、２００…ＰＦＣ回路、２１０…制御回路、２１２…出力回路、ＯＡ…演算増幅器、ＣＭ…カレントミラー回路。
【特許請求の範囲】
【請求項１】
ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
全波整流波形を有する第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、
前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、
前記第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、
所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、
前記第１電流と前記第２電流を乗算し、前記第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、
前記ＤＣ／ＤＣコンバータのスイッチング素子に流れる電流に応じた第２検出電圧と前記第４電圧との誤差を増幅し、誤差信号を生成する第２誤差増幅回路と、
前記誤差信号にもとづき、前記スイッチング素子を駆動する駆動回路と、
を備えることを特徴とする制御回路。
【請求項２】
ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
全波整流波形を有する第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、
前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、
前記第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、
所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、
前記第１電流と前記第２電流を乗算し、前記第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、
前記ＤＣ／ＤＣコンバータのスイッチング素子に流れる電流に応じた第２検出電圧と、前記第４電圧とを比較するコンパレータと、
所定の周期ごとに前記スイッチング素子をオンし、前記コンパレータの出力に応じて、前記第２検出電圧が前記第４電圧より高くなるごとに前記スイッチング素子をオフする駆動回路と、
を備えることを特徴とする制御回路。
【請求項３】
前記乗算器は、
第１、第２バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、前記第１、第２バイポーラトランジスタそれぞれのコレクタと接続された第４、第５バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、
前記第３電流に応じた電流の経路上に設けられ、そのエミッタが前記第１バイポーラトランジスタのベースと接続され、そのベースが前記第２バイポーラトランジスタのコレクタに接続された第３バイポーラトランジスタと、
前記第２電流に応じた電流の経路上に設けられ、そのエミッタが前記第２バイポーラトランジスタのベースと接続された第６バイポーラトランジスタと、
前記第１電流に応じた電流の経路上に設けられ、そのエミッタが前記第６バイポーラトランジスタのベースと接続され、そのベースが、前記第４、第５バイポーラトランジスタと共通にバイアスされた第７バイポーラトランジスタと、
を含み、
前記第１、第４バイポーラトランジスタに流れる電流に応じて前記第４電流を生成し、
前記第４抵抗は、前記第４電流の経路上に設けられることを特徴とする請求項１または２に記載の制御回路。
【請求項４】
交流電圧を全波整流して得られる電圧を、高電位側にオフセットさせ、前記第１電圧を生成するオフセット回路をさらに備えることを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項５】
前記第１誤差増幅回路は、前記第１検出電圧が第１しきい値電圧より低いときオン状態となり、前記第２電圧を上昇させる第１電流源を含むことを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
前記第１誤差増幅回路は、前記第１検出電圧が第２しきい値電圧より高いときオン状態となり、前記第２電圧を低下させる第２電流源を含むことを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
スイッチング素子を含むＤＣ／ＤＣコンバータの出力回路と、
前記スイッチング素子を駆動する請求項１から６のいずれかに記載の制御回路と、
を備えることを特徴とする力率改善回路。
【請求項８】
商用交流電圧を整流する整流回路と、
前記整流回路の出力電圧を受ける請求項７に記載の力率改善回路と、
前記力率改善回路の出力電圧を受け、それを降圧した電圧を負荷に供給するＤＣ／ＤＣコンバータと、
を備えることを特徴とする電子機器。
【請求項１】
ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
全波整流波形を有する第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、
前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、
前記第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、
所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、
前記第１電流と前記第２電流を乗算し、前記第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、
前記ＤＣ／ＤＣコンバータのスイッチング素子に流れる電流に応じた第２検出電圧と前記第４電圧との誤差を増幅し、誤差信号を生成する第２誤差増幅回路と、
前記誤差信号にもとづき、前記スイッチング素子を駆動する駆動回路と、
を備えることを特徴とする制御回路。
【請求項２】
ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、
全波整流波形を有する第１電圧を、第１抵抗に印加することにより第１電流を生成する第１電圧／電流変換回路と、
前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と所定の基準電圧との誤差を増幅し、第２電圧を生成する第１誤差増幅回路と、
前記第２電圧を第２抵抗に印加することにより第２電流を生成する第２電圧／電流変換回路と、
所定の電圧を第３抵抗に印加することにより第３電流を生成する第３電圧／電流変換回路と、
前記第１電流と前記第２電流を乗算し、前記第３電流により除算した第４電流を生成し、当該第４電流を第４抵抗に流すことにより、第４電圧を生成する乗算器と、
前記ＤＣ／ＤＣコンバータのスイッチング素子に流れる電流に応じた第２検出電圧と、前記第４電圧とを比較するコンパレータと、
所定の周期ごとに前記スイッチング素子をオンし、前記コンパレータの出力に応じて、前記第２検出電圧が前記第４電圧より高くなるごとに前記スイッチング素子をオフする駆動回路と、
を備えることを特徴とする制御回路。
【請求項３】
前記乗算器は、
第１、第２バイポーラトランジスタで構成される差動対と、それぞれのエミッタが、前記第１、第２バイポーラトランジスタそれぞれのコレクタと接続された第４、第５バイポーラトランジスタと、差動対にテイル電流を供給する電流源と、を含む差動増幅器と、
前記第３電流に応じた電流の経路上に設けられ、そのエミッタが前記第１バイポーラトランジスタのベースと接続され、そのベースが前記第２バイポーラトランジスタのコレクタに接続された第３バイポーラトランジスタと、
前記第２電流に応じた電流の経路上に設けられ、そのエミッタが前記第２バイポーラトランジスタのベースと接続された第６バイポーラトランジスタと、
前記第１電流に応じた電流の経路上に設けられ、そのエミッタが前記第６バイポーラトランジスタのベースと接続され、そのベースが、前記第４、第５バイポーラトランジスタと共通にバイアスされた第７バイポーラトランジスタと、
を含み、
前記第１、第４バイポーラトランジスタに流れる電流に応じて前記第４電流を生成し、
前記第４抵抗は、前記第４電流の経路上に設けられることを特徴とする請求項１または２に記載の制御回路。
【請求項４】
交流電圧を全波整流して得られる電圧を、高電位側にオフセットさせ、前記第１電圧を生成するオフセット回路をさらに備えることを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項５】
前記第１誤差増幅回路は、前記第１検出電圧が第１しきい値電圧より低いときオン状態となり、前記第２電圧を上昇させる第１電流源を含むことを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
前記第１誤差増幅回路は、前記第１検出電圧が第２しきい値電圧より高いときオン状態となり、前記第２電圧を低下させる第２電流源を含むことを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
スイッチング素子を含むＤＣ／ＤＣコンバータの出力回路と、
前記スイッチング素子を駆動する請求項１から６のいずれかに記載の制御回路と、
を備えることを特徴とする力率改善回路。
【請求項８】
商用交流電圧を整流する整流回路と、
前記整流回路の出力電圧を受ける請求項７に記載の力率改善回路と、
前記力率改善回路の出力電圧を受け、それを降圧した電圧を負荷に供給するＤＣ／ＤＣコンバータと、
を備えることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１８２９６７（Ｐ２０１２−１８２９６７Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１１−１００９３０（Ｐ２０１１−１００９３０）
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（０００１１６０２４）ローム株式会社 (3,539)
【Ｆターム（参考）】
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