半導体デバイスの製造方法
【課題】 半導体素子が形成される基板の裏面を研削する裏面研削工程を含む薄型半導体デバイスの製造方法であって、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができて、生産効率を向上させることができる半導体デバイスの製造方法を提供する。
【解決手段】 半導体デバイスの製造方法は、ステップｓ２のイオン注入工程と、ステップｓ６の裏面研削工程とを含む。ステップｓ２のイオン注入工程では、シリコン基板１中に、導電型領域を形成することがないイオン２を注入し、結晶構造が変化した構造変化層３を形成する。そして、ステップｓ６の裏面研削工程では、シリコン基板１における半導体素子４が形成される面とは反対側の裏面を研削し、研削速度の変化が検出された時点で研削加工を停止する。
【解決手段】 半導体デバイスの製造方法は、ステップｓ２のイオン注入工程と、ステップｓ６の裏面研削工程とを含む。ステップｓ２のイオン注入工程では、シリコン基板１中に、導電型領域を形成することがないイオン２を注入し、結晶構造が変化した構造変化層３を形成する。そして、ステップｓ６の裏面研削工程では、シリコン基板１における半導体素子４が形成される面とは反対側の裏面を研削し、研削速度の変化が検出された時点で研削加工を停止する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関し、特に半導体素子が形成される基板の裏面を研削する工程を含む薄型半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
たとえば、ＩＣ（Integrated Circuit）チップ用の半導体デバイスなどの薄型半導体デバイスを製造する場合には、半導体チップの薄型化を図るために、半導体素子が形成された基板（ウエハ）の非活性表面（裏面）を研削する裏面研削工程を含む。
【０００３】
しかしながら、基板の裏面を研削加工するとき、研削加工の終点を検出するのが困難であるため、研削が不足であったり進み過ぎたりするのを防止するために、研削速度を低下させる必要があり、研削加工の高速化を図ることができず、生産効率を向上させることができないという問題がある。
【０００４】
また、基板の裏面を研削加工するとき、基板の中央部よりも外周縁部において研削量が多くなって、基板の裏面の平坦性が悪くなる。そこで、裏面研削工程の後、基板の裏面の平坦性を精密に制御するために、裏面側からの化学的機械的研磨（ＣＭＰ）が行われる。
【０００５】
裏面側からのＣＭＰ処理が施される基板の裏側部分は、基板の構成材料のみからなる部分であるので、基板の裏側部分の全領域において研磨速度は同じである。そのため、ＣＭＰ処理後の基板の裏面における平坦性は、裏面研削加工後の平坦性を維持することになり、基板の中央部よりも外周縁部における厚みが小さく（基板の裏面の平坦性が悪く）、製造される半導体デバイスの厚みを精度良く所望厚にすることができない。
【０００６】
また、半導体デバイスとしては、基板を貫通して設けられる貫通電極を有するものがある。貫通電極を有する半導体デバイスの従来の製造方法について、図５，６を用いて説明する。図５は、貫通電極を有する半導体デバイスの従来の製造方法を示すフローチャートである。また、図６は、貫通電極を有する半導体デバイスの従来の製造方法を説明する図である。
【０００７】
貫通電極を有する半導体デバイスの従来の製造方法において、まず、ステップｂ１のラッピング工程では、スライシングされたシリコン基板２１を機械研磨（ラッピング）する。次にステップｂ２のＣＭＰ工程では、ラッピング後のシリコン基板２１の厚み方向両表面（または厚み方向一方面）をＣＭＰ処理によって高精密研磨して、鏡面仕上げされたシリコン基板２１を得る。次にステップｂ３の第１洗浄工程では、ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを洗浄によって除去する。
【０００８】
このようにして、鏡面仕上げされ、かつ洗浄処理されたシリコン基板２１は、ステップｂ４の半導体素子形成工程に供せられる。ステップｂ４の半導体素子形成工程では、図６（ａ）に示すように、シリコン基板２１に対して薄膜形成、酸化処理、ドーピング処理などを行って、シリコン基板２１に半導体素子２４を形成する。また、半導体素子形成工程では、シリコン基板２１の所定深さまで達する電極２５を形成する。
【０００９】
次にステップｂ５の裏面研削工程では、図６（ｂ）に示すように、シリコン基板２１が所望の厚みとなるように、半導体素子２４が形成される面とは反対側の裏面側からシリコン基板２１を研削する。このとき、研削加工の終点を検出するのが困難であるため、研削が不足であったり進み過ぎたりするのを防止するために、研削速度を低下させる必要がある。たとえば、電極（銅などによって構成される）２５が形成されるシリコン基板２１を、裏面側から高速で研削加工して研削が進み過ぎると、電極２５が研削されてしまう場合がある。このような場合、研削された電極２５の破片などがシリコン基板２１の裏面に付着してしまい、半導体素子２４にリーク電流が発生するという問題が生じる。また、裏面研削工程では、シリコン基板２１の中央部よりも外周縁部における研削量が多くなって、シリコン基板２１の裏面の平坦性が悪くなる。
【００１０】
次にステップｂ６の裏面ＣＭＰ工程では、シリコン基板２１の裏面の平坦性を精密に制御するために、裏面側からの化学的機械的研磨（ＣＭＰ）を行う。このとき、裏面ＣＭＰ工程では、前工程である裏面研削工程と同様に、ＣＭＰ処理の終点を検出するのが困難であるため、研磨が不足であったり進み過ぎたりするのを防止するために、研磨速度を低下させる必要がある。
【００１１】
また、裏面側からのＣＭＰ処理が施されるシリコン基板２１の裏側部分は、基板の構成材料のみからなる部分であるので、シリコン基板２１の裏側部分の全領域において研磨速度は同じである。そのため、ＣＭＰ処理後のシリコン基板２１の裏面における平坦性は、裏面研削加工後の平坦性を維持することになり、シリコン基板２１の中央部よりも外周縁部における厚みが小さく（シリコン基板２１の裏面の平坦性が悪く）、製造される半導体デバイスの厚みを精度良く所望厚にすることができない。
【００１２】
次にステップｂ７の第２洗浄工程では、裏面ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを洗浄によって除去する。そして、ステップｂ８では、裏面側からのＣＭＰ処理が施されたシリコン基板２１の厚みを測定し、シリコン基板２１が所望の厚みであるか否かを判断する。シリコン基板２１が所望の厚みであると判断した場合には、裏面側からのＣＭＰ処理が終点に到達したと判断して、ステップｂ９に進む。また、シリコン基板２１が所望の厚みではないと判断した場合には、裏面側からのＣＭＰ処理が終点に到達していないと判断して、ステップｂ６およびステップｂ７を繰り返す。
【００１３】
次にステップｂ９のエッチング工程では、図６（ｃ）に示すように、裏面側からのＣＭＰ処理が終点に到達したと判断されたシリコン基板２１を裏面側からドライエッチングして、半導体素子形成工程で形成した電極２５を露出させ、シリコン基板２１を貫通する貫通電極２６ａを形成する。
【００１４】
ここで、エッチング工程に供せられるシリコン基板２１は、裏面における中央部よりも外周縁部の研削量が多くされて、裏面の平坦性が悪いものであるので、エッチング工程において裏面側からのドライエッチングが施されても、シリコン基板２１を貫通しない非貫通電極２６ｂが存在してしまう。このような、非貫通電極２６ｂが存在するシリコン基板２１を用いて半導体デバイスを組み立てた場合、半導体素子２４を正常に動作させることができない。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００２−３４３９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
以上のように、半導体素子が形成された基板の裏面を研削する裏面研削工程を含む薄型半導体デバイスの従来の製造方法では、研削加工の終点を検出するのが困難であるため、研削が不足であったり進み過ぎたりするのを防止するために、研削速度を低下させる必要があり、研削加工の高速化を図ることができず、生産効率を向上させることができない。そして、貫通電極を有する半導体デバイスを製造する場合においては、基板の裏面側からの研削が進み過ぎてしまうと、研削された電極破片の付着によって、半導体素子にリーク電流が発生するという問題まで生じてしまう。
【００１７】
また、裏面研削後の基板は、裏面における中央部よりも外周縁部の研削量が多くされて、裏面の平坦性が悪いものであるが、裏面側からのＣＭＰ処理が施されても平坦性が良好なものとはならない。そのため、半導体デバイスの厚みを精度良く所望厚にすることができない。そして、貫通電極を有する半導体デバイスを製造する場合においては、裏面の平坦性が悪い基板に対して、裏面側からのエッチングが施されても、基板を貫通しない非貫通電極が存在してしまい、半導体素子を正常に動作させることができない。
【００１８】
したがって本発明の目的は、半導体素子が形成される基板の裏面を研削する裏面研削工程を含む薄型半導体デバイスの製造方法であって、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができて、生産効率を向上させることができる半導体デバイスの製造方法を提供することであり、基板の裏面を良好な平坦性を有するように加工できる半導体デバイスの製造方法を提供することである。
【課題を解決するための手段】
【００１９】
本発明は、半導体素子が形成される基板を備える半導体デバイスの製造方法であって、
基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成するイオン注入工程と、
基板における半導体素子が形成される面とは反対側の面である裏面を研削し、研削速度の変化が検出された時点で研削加工を停止する裏面研削工程と、を含むことを特徴とする半導体デバイスの製造方法である。
【００２０】
また本発明は、半導体素子が形成される基板を貫通して設けられる貫通電極を有する半導体デバイスの製造方法であって、
基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成するイオン注入工程と、
基板の所定深さまで達する電極を形成する電極形成工程と、
基板における半導体素子が形成される面とは反対側の面である裏面を研削し、研削速度の変化が検出された時点で研削加工を停止する裏面研削工程と、
基板を裏面側からエッチングして、電極形成工程で形成した電極を露出させ、基板を貫通する貫通電極を形成するエッチング工程と、を含むことを特徴とする半導体デバイスの製造方法である。
【００２１】
また本発明は、前記裏面研削工程の後工程として、構造変化層の構成材料に対する基板の構成材料の研磨速度の選択比が１よりも大きい条件で、基板の裏面側から化学的機械的研磨を行い、研磨速度の変化が検出された時点で研磨加工を停止する裏面研磨工程を含むことを特徴とする。
【００２２】
また本発明は、基板がシリコン基板であり、
前記イオン注入工程において基板中に注入するイオンは、炭素イオン、窒素イオンおよび酸素イオンから選ばれることを特徴とする。
【００２３】
また本発明は、前記イオン注入工程において形成する構造変化層は、基板における半導体素子が形成される面から５〜５０μｍの深さの領域内に形成されることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、半導体デバイスの製造方法は、イオン注入工程と、裏面研削工程とを含む。イオン注入工程では、基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成する。そして、裏面研削工程では、基板における半導体素子が形成される面とは反対側の面である裏面を研削する。
【００２５】
裏面研削工程において基板の裏面側からの研削が進行すると、基板中に形成された構造変化層の一部が露出するようになる。この構造変化層は、結晶構造が変化した層であるので、基板を構成する材料とは研削速度が異なる。そのため、裏面研削工程において研削が進行して、構造変化層の一部が露出したときに、基板に対する研削速度が変化する。
【００２６】
裏面研削工程では、研削速度の変化が検出された時点で、基板の裏面側からの研削加工を停止するので、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができる。したがって、半導体デバイスの製造方法は、半導体デバイスの生産効率を向上することができる。
【００２７】
また本発明によれば、半導体デバイスの製造方法は、貫通電極を有する半導体デバイスの製造方法であり、イオン注入工程と、電極形成工程と、裏面研削工程と、エッチング工程とを含む。イオン注入工程では、基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成する。電極形成工程では、基板の所定深さまで達する電極を形成する。裏面研削工程では、基板における半導体素子が形成される面とは反対側の面である裏面を研削する。そして、エッチング工程では、基板を裏面側からエッチングして、電極形成工程で形成した電極を露出させ、基板を貫通する貫通電極を形成する。
【００２８】
裏面研削工程において基板の裏面側からの研削が進行すると、基板中に形成された構造変化層の一部が露出するようになる。この構造変化層は、結晶構造が変化した層であるので、基板を構成する材料とは研削速度が異なる。そのため、裏面研削工程において研削が進行して、構造変化層の一部が露出したときに、基板に対する研削速度が変化する。
【００２９】
裏面研削工程では、研削速度の変化が検出された時点で、基板の裏面側からの研削加工を停止するので、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができる。また、裏面研削工程では、基板中に形成された構造変化層の一部が露出して研削速度の変化が検出された時点を研削加工の終点とすることによって、裏面研削が進み過ぎるのを防止することができるので、電極形成工程において基板中に形成された電極の一部が研削されてしまうのを防止することができる。そのため、研削による電極破片の基板への付着を防止することができるので、半導体素子にリーク電流が発生するのを防止することができる。
【００３０】
また本発明によれば、裏面研削工程の後工程として、基板の裏面側から化学的機械的研磨を行う裏面研磨工程を含む。裏面研磨工程の前工程である裏面研削工程では、基板中に形成された構造変化層の一部が露出して研削速度の変化が検出された時点で研削加工を停止しているので、裏面研磨工程に供せられる基板の裏面は、基板の構成材料からなる領域に対して一部の領域に構造変化層が露出した面となっている。基板の裏面の一部の領域に露出した構造変化層は、結晶構造が変化した層であるので、基板の構成材料とは化学的機械的研磨（ＣＭＰ）における研磨速度が異なる。
【００３１】
そのため、裏面研磨工程において、基板の構成材料に対する研磨速度が速く、かつ、構造変化層の構成材料に対する研磨速度が遅い条件、すなわち、構造変化層の構成材料に対する基板の構成材料の研磨速度の選択比が１よりも大きい条件で、基板の裏面側からのＣＭＰ処理を行うことによって、基板の裏面を全領域にわたって構造変化層が露出した面とすることができる。これによって、裏面研削工程において中央部よりも外周縁部の研削量が多くされて、裏面の平坦性が悪い基板が、裏面研磨工程に供せられた場合であっても、裏面の平坦性が良好な基板を得ることができる。
【００３２】
したがって、半導体デバイスの製造方法は、半導体デバイスの厚みを精度良く所望厚にすることができる。また、貫通電極を有する半導体デバイスを製造する場合、エッチング工程では、裏面研磨工程で裏面の平坦性が良好にされた基板に対して、裏面側からエッチングして貫通電極を形成することができるので、基板を貫通しない非貫通電極が形成されるのを防止することができ、これによって、半導体素子が正常に動作する半導体デバイスを製造することができる。
【００３３】
また、裏面研磨工程では、基板の裏面の全領域にわたって構造変化層が露出したときに、基板に対する研磨速度が大きく変化する。裏面研磨工程では、研磨速度の変化が検出された時点で、基板の裏面側からのＣＭＰ処理を停止するので、裏面研磨が不足であったり進み過ぎたりするのを防止することができるとともに、ＣＭＰ処理の高速化を図ることができる。
【００３４】
また本発明によれば、基板がシリコン基板であり、イオン注入工程において基板中に注入するイオンは、炭素イオン、窒素イオンおよび酸素イオンから選ばれる。イオン注入工程において、基板であるシリコン基板中に炭素イオンを注入した場合、シリコン基板中には、炭化ケイ素からなる構造変化層が形成される。また、シリコン基板中に窒素イオンを注入した場合、シリコン基板中には、窒化ケイ素からなる構造変化層が形成される。また、シリコン基板中に酸素イオンを注入した場合、シリコン基板中には、酸化ケイ素からなる構造変化層が形成される。
【００３５】
炭化ケイ素、窒化ケイ素、酸化ケイ素からなる構造変化層は、シリコン基板を構成するシリコンとは研削速度およびＣＭＰ処理における研磨速度が異なる。そのため、シリコン基板に対して炭素イオン、窒素イオンおよび酸素イオンから選ばれるイオンを注入するイオン注入工程では、裏面研削工程における研削加工の終点、および、裏面研磨工程におけるＣＭＰ処理の終点を検出可能とする構造変化層を形成することができる。
【００３６】
また本発明によれば、イオン注入工程において形成する構造変化層は、基板における半導体素子が形成される面から５〜５０μｍの深さの領域内に形成される。半導体デバイスの製造方法では、裏面研削工程における基板の裏面側からの研削加工、および、裏面研磨工程における基板の裏面側からのＣＭＰ処理は、構造変化層の露出に応じて停止される。すなわち、半導体デバイスの製造方法において製造される半導体デバイスの厚みは、基板の表面からの構造変化層の深さ位置によって規定される。そのため、イオン注入工程において、構造変化層を、基板の表面から５〜５０μｍの深さの領域内に形成することによって、充分に薄型化された半導体デバイスを得ることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施形態に係る半導体デバイスの製造方法を示すフローチャートである。
【図２】本発明の第１実施形態に係る半導体デバイスの製造方法を説明する図である。
【図３】本発明の第２実施形態に係る貫通電極を有する半導体デバイスの製造方法を示すフローチャートである。
【図４Ａ】本発明の第２実施形態に係る貫通電極を有する半導体デバイスの製造方法を説明する図である。
【図４Ｂ】本発明の第２実施形態に係る貫通電極を有する半導体デバイスの製造方法を説明する図である。
【図５】貫通電極を有する半導体デバイスの従来の製造方法を示すフローチャートである。
【図６】貫通電極を有する半導体デバイスの従来の製造方法を説明する図である。
【発明を実施するための形態】
【００３８】
図１は、本発明の第１実施形態に係る半導体デバイスの製造方法を示すフローチャートである。また、図２は、本発明の第１実施形態に係る半導体デバイスの製造方法を説明する図である。本実施の形態の半導体デバイスの製造方法は、薄型化された半導体デバイスの製造方法である。
【００３９】
まず、ステップｓ１のラッピング工程では、スライシングされた基板１の厚み方向両面を機械研磨（ラッピング）する。ラッピング工程における基板１に対する機械研磨は、公知の方法を採用できる。また、基板１としては、シリコン基板、ガリウム・砒素化合物半導体基板などを挙げることができるが、本実施の形態ではシリコン基板である。以下、基板１をシリコン基板１と称す。
【００４０】
次にステップｓ２のイオン注入工程では、図２（ａ）に示すように、シリコン基板１の厚み方向両表面のいずれか一方の表面から、導電型領域を形成することがないイオン２を注入する。イオン注入工程におけるシリコン基板１に対するイオン注入は、この分野で常用されるイオン注入機を用いて実施することができる。
【００４１】
ここで、本実施形態におけるイオン注入とは、導電型領域を形成することがないイオン２をシリコン基板１中に注入するものであり、シリコン基板１中に導電型領域を形成する、ホウ素などのＰ型不純物、リン、砒素、アンチモンなどのＮ型不純物を注入して不純物拡散層を形成する、いわゆる「ドーピング」とは異なる。シリコン基板１中に導電型領域を形成することがないイオン２としては、炭素イオン、窒素イオンおよび酸素イオンなどを挙げることができる。
【００４２】
イオン注入工程においてイオン２が注入されたシリコン基板１には、図２（ｂ）に示すように、イオン注入面から所定の深さ位置に、シリコン結晶に対して結晶構造が変化した構造変化層３が形成される。イオン注入工程において、シリコン基板１中に炭素イオンを注入した場合、シリコン基板１中には、炭化ケイ素からなる構造変化層３が形成される。また、シリコン基板１中に窒素イオンを注入した場合、シリコン基板１中には、窒化ケイ素からなる構造変化層３が形成される。また、シリコン基板１中に酸素イオンを注入した場合、シリコン基板１中には、酸化ケイ素からなる構造変化層３が形成される。
【００４３】
炭化ケイ素、窒化ケイ素および酸化ケイ素のいずれか１つからなる構造変化層３は、後述する裏面研削工程における研削速度および裏面ＣＭＰ工程における研磨速度が、シリコン基板１を構成するシリコンの研削速度および研磨速度とは異なる。そのため、シリコン基板１に対して炭素イオン、窒素イオンおよび酸素イオンから選ばれるイオン２を注入するイオン注入工程では、裏面研削工程における研削加工の終点、および、裏面ＣＭＰ工程におけるＣＭＰ（化学的機械的研磨）処理の終点を検出可能とする構造変化層３を形成することができる。
【００４４】
次にステップｓ３のＣＭＰ工程では、ラッピング後のシリコン基板１の厚み方向両表面（または厚み方向一方面）をＣＭＰ処理によって高精密研磨して、鏡面仕上げされたシリコン基板１を得る。ＣＭＰ工程におけるシリコン基板１に対するＣＭＰ処理は、この分野で常用される化学的機械的研磨装置、研磨液を用いて実施することができる。
【００４５】
次にステップｓ４の第１洗浄工程では、ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを、洗浄によってシリコン基板１から除去する。第１洗浄工程におけるシリコン基板１の洗浄方法としては、この分野で常用される洗浄方法を適用することができる。
【００４６】
このようにして、鏡面仕上げされ、かつ洗浄処理されたシリコン基板１は、ステップｓ５の半導体素子形成工程に供せられる。ステップｓ５の半導体素子形成工程では、シリコン基板１に対して、公知の薄膜形成処理、酸化処理、ドーピング処理などを行って、シリコン基板１に半導体素子４を形成する。
【００４７】
次にステップｓ６の裏面研削工程では、図２（ｃ）に示すように、シリコン基板１における半導体素子４が形成される面とは反対側の面である裏面を研削する。裏面研削工程におけるシリコン基板１の裏面側からの研削加工は、この分野で常用される研削装置を用いて実施することができる。裏面研削工程では、シリコン基板１の裏面中央部よりも外周縁部における研削量が多い状態で研削が進行し、シリコン基板１中に形成された構造変化層３の一部の領域部分３ａが露出するようになる。
【００４８】
構造変化層３は、結晶構造が変化した層であるので、シリコン基板１を構成するシリコンとは研削速度が異なる。そのため、裏面研削工程において研削が進行して、構造変化層３の一部の領域部分３ａが露出したときに、シリコン基板１に対する研削速度が変化する。具体的には、ステップｓ２のイオン注入工程において形成された炭化ケイ素、窒化ケイ素および酸化ケイ素のいずれか１つからなる構造変化層３は、シリコン基板１を構成するシリコンよりも高い硬さを有する層であるので、裏面研削工程において研削が進行して、構造変化層３の一部の領域部分３ａが露出したときに、シリコン基板１に対する研削速度は低下する。
【００４９】
そして、本実施形態の半導体デバイスの製造方法における裏面研削工程では、研削速度の変化が検出された時点で、シリコン基板１の裏面側からの研削加工を停止する。シリコン基板１の裏面側からの研削加工時における研削速度の変化は、シリコン基板１を構成するシリコンと構造変化層３の構成材料との結晶構造の違いに基づいて、検出することができる。結晶構造の違いに基づいた研削速度の変化を検出する方法としては、たとえば、研削装置の研削駆動源における駆動トルクの変化量を、電気的、磁気的に検出する方法を挙げることができる。また、赤外光線などの分光反射率を測定することによって、シリコン基板１を構成するシリコンと構造変化層３の構成材料との結晶構造の違いを検知し、その検知結果に基づいて、研削速度の変化を検出するようにしてもよい。また、超音波の伝播時間を測定することによって、シリコン基板１を構成するシリコンと構造変化層３の構成材料との結晶構造の違いを検知し、その検知結果に基づいて、研削速度の変化を検出するようにしてもよい。
【００５０】
このように、研削速度の変化が検出された時点で、シリコン基板１の裏面側からの研削加工を停止するようにされた裏面研削工程では、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができる。そのため、半導体デバイスの生産効率を向上することができる。
【００５１】
次に、裏面研磨工程であるステップｓ７の裏面ＣＭＰ工程では、シリコン基板１の裏面側からＣＭＰ処理を行う。裏面ＣＭＰ工程の前工程であるステップｓ６の裏面研削工程では、シリコン基板１中に形成された構造変化層３の一部の領域部分３ａが露出して研削速度の変化が検出された時点で研削加工を停止しているので、裏面ＣＭＰ工程に供せられるシリコン基板１の裏面は、シリコン基板１を構成するシリコンからなる領域に対して構造変化層３の一部の領域部分３ａが露出した面となっている。
【００５２】
シリコン基板１の裏面の一部の領域に露出した構造変化層３は、結晶構造が変化した層であるので、シリコン基板１を構成するシリコンとはＣＭＰ処理における研磨速度が異なる。
【００５３】
そして、本実施形態の半導体デバイスの製造方法における裏面ＣＭＰ工程では、シリコン基板１を構成するシリコンに対する研磨速度が速く、かつ、構造変化層３の構成材料（炭化ケイ素、窒化ケイ素、酸化ケイ素）に対する研磨速度が遅い条件、すなわち、構造変化層３の構成材料に対するシリコンの研磨速度の選択比（シリコン／（構造変化層３の構成材料））が１よりも大きい条件で、シリコン基板１の裏面側からのＣＭＰ処理を行う。これによって、図２（ｄ）に示すように、シリコン基板１の裏面を、全領域にわたって構造変化層３が露出した面とすることができる。そのため、裏面研削工程において中央部よりも外周縁部の研削量が多くされて、裏面の平坦性が悪いシリコン基板１が、裏面ＣＭＰ工程に供せられた場合であっても、裏面の平坦性が良好なシリコン基板１を得ることができる。したがって、半導体デバイスの厚みを精度良く所望厚にすることができる。構造変化層３の構成材料に対するシリコンの研磨速度の選択比が１よりも大きい条件は、ＣＭＰ処理時に使用する研磨液の種類を適宜選択することによって設定することができる。
【００５４】
また、裏面ＣＭＰ工程では、シリコン基板１の裏面の全領域にわたって構造変化層３が露出したときに、シリコン基板１に対する研磨速度が大きく変化する。本実施形態の半導体デバイスの製造方法では、裏面ＣＭＰ工程において研磨速度の変化が検出された時点で、シリコン基板１の裏面側からのＣＭＰ処理を停止する。これによって、裏面研磨が不足であったり進み過ぎたりするのを防止することができるとともに、ＣＭＰ処理の高速化を図ることができる。
【００５５】
次にステップｓ８の第２洗浄工程では、裏面ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを洗浄によって除去する。第２洗浄工程におけるシリコン基板１の洗浄方法としては、この分野で常用される洗浄方法を適用することができる。
【００５６】
以上のように、半導体素子形成工程において半導体素子４が形成され、裏面研削工程において裏面側から研削加工され、さらに、裏面ＣＭＰ工程において裏面側からＣＭＰ処理されてなるシリコン基板１を用いることによって、薄型化された半導体デバイスを製造することができる。
【００５７】
また、ステップｓ２のイオン注入工程において形成する構造変化層３は、シリコン基板１における半導体素子４が形成される面から５〜５０μｍの深さの領域内に形成されるのが好ましい。本実施形態の半導体デバイスの製造方法では、裏面研削工程におけるシリコン基板１の裏面側からの研削加工、および、裏面ＣＭＰ工程におけるシリコン基板１の裏面側からのＣＭＰ処理は、構造変化層３の露出に応じて停止される。すなわち、半導体デバイスの製造方法において製造される半導体デバイスの厚みは、シリコン基板１の表面からの構造変化層３の深さ位置によって規定される。そのため、イオン注入工程において、構造変化層３を、シリコン基板１の表面から５〜５０μｍの深さの領域内に形成することによって、充分に薄型化された半導体デバイスを得ることができる。なお、シリコン基板１中に形成される構造変化層３の層厚は、０．１〜２．０μｍ程度である。
【００５８】
次に、貫通電極を有する半導体デバイスの製造方法について説明する。図３は、本発明の第２実施形態に係る貫通電極を有する半導体デバイスの製造方法を示すフローチャートである。また、図４Ａおよび図４Ｂは、本発明の第２実施形態に係る貫通電極を有する半導体デバイスの製造方法を説明する図である。
【００５９】
まず、ステップａ１のラッピング工程では、スライシングされたシリコン基板１１の厚み方向両面を機械研磨（ラッピング）する。ラッピング工程におけるシリコン基板１１に対する機械研磨は、公知の方法を採用できる。
【００６０】
次にステップａ２のイオン注入工程では、シリコン基板１１の厚み方向両表面のいずれか一方の表面から、導電型領域を形成することがないイオンを注入する。イオン注入工程におけるシリコン基板１１に対するイオン注入は、この分野で常用されるイオン注入機を用いて実施することができる。また、前述した第１実施形態におけるステップｓ２のイオン注入工程と同様に、シリコン基板１１中に導電型領域を形成することがないイオンとしては、炭素イオン、窒素イオンおよび酸素イオンなどを挙げることができる。
【００６１】
イオン注入工程においてイオンが注入されたシリコン基板１１には、図４Ａ（ａ）に示すように、イオン注入面から所定の深さ位置に、シリコン結晶に対して結晶構造が変化した構造変化層１３が形成される。
【００６２】
次にステップａ３のＣＭＰ工程では、ラッピング後のシリコン基板１１の厚み方向両表面（または厚み方向一方面）をＣＭＰ処理によって高精密研磨して、鏡面仕上げされたシリコン基板１１を得る。ＣＭＰ工程におけるシリコン基板１１に対するＣＭＰ処理は、この分野で常用される化学的機械的研磨装置、研磨液を用いて実施することができる。
【００６３】
次にステップａ４の第１洗浄工程では、ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを、洗浄によってシリコン基板１１から除去する。第１洗浄工程におけるシリコン基板１１の洗浄方法としては、この分野で常用される洗浄方法を適用することができる。
【００６４】
このようにして、鏡面仕上げされ、かつ洗浄処理されたシリコン基板１１は、ステップａ５の半導体素子形成工程に供せられる。ステップａ５の半導体素子形成工程では、シリコン基板１１に対して、公知の薄膜形成処理、酸化処理、ドーピング処理などを行って、シリコン基板１１に半導体素子１４を形成する。また、半導体素子形成工程における電極形成工程ａ５−（ａ）では、図４Ａ（ｂ）に示すように、シリコン基板１１の所定深さまで達する電極１５を形成する。電極形成工程における電極形成方法としては、この分野で常用される電極形成方法を適用することができる。
【００６５】
次にステップａ６の裏面研削工程では、図４Ｂ（ｃ）に示すように、シリコン基板１１における半導体素子１４が形成される面とは反対側の裏面を研削する。裏面研削工程におけるシリコン基板１１の裏面側からの研削加工は、この分野で常用される研削装置を用いて実施することができる。裏面研削工程では、シリコン基板１１の裏面中央部よりも外周縁部における研削量が多い状態で研削が進行し、シリコン基板１１中に形成された構造変化層１３の一部の領域部分１３ａが露出するようになる。
【００６６】
構造変化層１３は、結晶構造が変化した層であるので、シリコン基板１１を構成するシリコンとは研削速度が異なる。そのため、裏面研削工程において研削が進行して、構造変化層１３の一部の領域部分１３ａが露出したときに、シリコン基板１１に対する研削速度が変化する。具体的には、ステップａ２のイオン注入工程において形成された炭化ケイ素、窒化ケイ素および酸化ケイ素のいずれか１つからなる構造変化層１３は、シリコン基板１１を構成するシリコンよりも高い硬さを有する層であるので、裏面研削工程において研削が進行して、構造変化層１３の一部の領域部分１３ａが露出したときに、シリコン基板１１に対する研削速度は低下する。
【００６７】
そして、本実施形態の貫通電極を有する半導体デバイスの製造方法における裏面研削工程では、研削速度の変化が検出された時点で、シリコン基板１１の裏面側からの研削加工を停止する。シリコン基板１１の裏面側からの研削加工時における研削速度の変化は、前述した第１実施形態の場合と同様に、たとえば、研削装置の研削駆動源における駆動トルクの変化量に基づいて、電気的、磁気的な検出手法で検出することができる。
【００６８】
このように、研削速度の変化が検出された時点で、シリコン基板１１の裏面側からの研削加工を停止するようにされた裏面研削工程では、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができる。そのため、半導体デバイスの生産効率を向上することができる。
【００６９】
また、裏面研削工程では、シリコン基板１１中に形成された構造変化層１３の一部が露出して研削速度の変化が検出された時点を研削加工の終点とすることによって、裏面研削が進み過ぎるのを防止することができるので、電極形成工程においてシリコン基板１１中に形成された電極１５の一部が研削されてしまうのを防止することができる。そのため、研削による電極破片のシリコン基板１１への付着を防止することができるので、半導体素子１４にリーク電流が発生するのを防止することができる。
【００７０】
次に、裏面研磨工程であるステップａ７の裏面ＣＭＰ工程では、シリコン基板１１の裏面側からＣＭＰ処理を行う。裏面ＣＭＰ工程の前工程であるステップａ６の裏面研削工程では、シリコン基板１１中に形成された構造変化層１３の一部の領域部分１３ａが露出して研削速度の変化が検出された時点で研削加工を停止しているので、裏面ＣＭＰ工程に供せられるシリコン基板１１の裏面は、シリコン基板１１を構成するシリコンからなる領域に対して構造変化層１３の一部の領域部分１３ａが露出した面となっている。
【００７１】
シリコン基板１１の裏面の一部の領域に露出した構造変化層１３は、結晶構造が変化した層であるので、シリコン基板１１を構成するシリコンとはＣＭＰ処理における研磨速度が異なる。
【００７２】
そして、本実施形態の貫通電極を有する半導体デバイスの製造方法における裏面ＣＭＰ工程では、シリコン基板１１を構成するシリコンに対する研磨速度が速く、かつ、構造変化層１３の構成材料（炭化ケイ素、窒化ケイ素、酸化ケイ素）に対する研磨速度が遅い条件、すなわち、構造変化層１３の構成材料に対するシリコンの研磨速度の選択比（シリコン／（構造変化層１３の構成材料））が１よりも大きい条件で、シリコン基板１１の裏面側からのＣＭＰ処理を行う。これによって、図４Ｂ（ｄ）に示すように、シリコン基板１１の裏面を、全領域にわたって構造変化層１３が露出した面とすることができる。そのため、裏面研削工程において中央部よりも外周縁部の研削量が多くされて、裏面の平坦性が悪いシリコン基板１１が、裏面ＣＭＰ工程に供せられた場合であっても、裏面の平坦性が良好なシリコン基板１１を得ることができる。したがって、半導体デバイスの厚みを精度良く所望厚にすることができる。構造変化層１３の構成材料に対するシリコンの研磨速度の選択比が１よりも大きい条件は、ＣＭＰ処理時に使用する研磨液の種類を適宜選択することによって設定することができる。
【００７３】
また、裏面ＣＭＰ工程では、シリコン基板１１の裏面の全領域にわたって構造変化層１３が露出したときに、シリコン基板１１に対する研磨速度が大きく変化する。本実施形態の貫通電極を有する半導体デバイスの製造方法では、裏面ＣＭＰ工程において研磨速度の変化が検出された時点で、シリコン基板１１の裏面側からのＣＭＰ処理を停止する。これによって、裏面研磨が不足であったり進み過ぎたりするのを防止することができるとともに、ＣＭＰ処理の高速化を図ることができる。
【００７４】
次にステップａ８の第２洗浄工程では、裏面ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを洗浄によって除去する。第２洗浄工程におけるシリコン基板１１の洗浄方法としては、この分野で常用される洗浄方法を適用することができる。
【００７５】
次にステップａ９のエッチング工程では、図４Ｂ（ｅ）に示すように、シリコン基板１１を裏面側からエッチングして、電極形成工程で形成した電極１５を露出させ、シリコン基板１１を貫通する貫通電極１６を形成する。エッチング工程におけるエッチング方法としては、この分野で常用されるドライエッチング装置を用いたドライエッチング方法を適用することができる。ここで、エッチング工程では、裏面ＣＭＰ工程で裏面の平坦性が良好にされたシリコン基板１１に対して、裏面側からエッチングして貫通電極１６を形成することができるので、シリコン基板１１を貫通しない非貫通電極が形成されるのを防止することができ、これによって、半導体素子１４が正常に動作する半導体デバイスを製造することができる。
【００７６】
以上のように、半導体素子形成工程において半導体素子１４が形成され、裏面研削工程において裏面側から研削加工され、さらに、裏面ＣＭＰ工程において裏面側からＣＭＰ処理され、エッチング工程において貫通電極１６が形成されてなるシリコン基板１１を用いることによって、貫通電極１６を有する薄型化された半導体デバイスを製造することができる。
【００７７】
また、ステップａ２のイオン注入工程において形成する構造変化層１３は、前述した第１実施形態のイオン注入工程において形成する構造変化層３と同様に、シリコン基板１１における半導体素子１４が形成される面から５〜５０μｍの深さの領域内に形成されるのが好ましい。これによって、充分に薄型化された貫通電極１６を有する半導体デバイスを得ることができる。なお、シリコン基板１１中に形成される構造変化層１３の層厚は、０．１〜２．０μｍ程度である。
【００７８】
また、前述した第１実施形態および第２実施形態のいずれの半導体デバイスの製造方法ともに、イオン注入工程を含む。このイオン注入工程は、裏面研削工程よりも前に実施される工程であればよく、ラッピング工程の直後の工程であることに限定されるものではない。
【００７９】
たとえば、イオン注入工程は、前述したＣＭＰ工程（ステップｓ３、ステップａ３）の後工程とすることができる。ＣＭＰ工程の後工程としてイオン注入工程を実施する場合、シリコン基板の厚み方向両表面のいずれの表面からでもイオンを注入することができる。ＣＭＰ工程においてＣＭＰ処理されたシリコン基板は、厚み方向両表面が良好な平坦性を有するものであるので、ＣＭＰ工程の後工程としてイオン注入工程を実施することによって、層厚が均一で、かつ平坦性に優れた構造変化層を形成することができる。そのため、イオン注入工程の後工程として実施される裏面研削工程および裏面ＣＭＰ工程では、裏面の平坦性がより良好にされたシリコン基板を得ることができる。
【００８０】
また、イオン注入工程は、前述した半導体素子形成工程（ステップｓ５、ステップａ５）の後工程とすることもできる。半導体素子形成工程の後工程としてイオン注入工程を実施する場合、シリコン基板における半導体素子が形成された面とは反対側の裏面からイオンを注入するようにすればよい。
【符号の説明】
【００８１】
１，１１，２１ シリコン基板
２ イオン
３，１３ 構造変化層
４，１４，２４ 半導体素子
１５，２５ 電極
１６，２６ａ 貫通電極
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関し、特に半導体素子が形成される基板の裏面を研削する工程を含む薄型半導体デバイスの製造方法に関する。
【背景技術】
【０００２】
たとえば、ＩＣ（Integrated Circuit）チップ用の半導体デバイスなどの薄型半導体デバイスを製造する場合には、半導体チップの薄型化を図るために、半導体素子が形成された基板（ウエハ）の非活性表面（裏面）を研削する裏面研削工程を含む。
【０００３】
しかしながら、基板の裏面を研削加工するとき、研削加工の終点を検出するのが困難であるため、研削が不足であったり進み過ぎたりするのを防止するために、研削速度を低下させる必要があり、研削加工の高速化を図ることができず、生産効率を向上させることができないという問題がある。
【０００４】
また、基板の裏面を研削加工するとき、基板の中央部よりも外周縁部において研削量が多くなって、基板の裏面の平坦性が悪くなる。そこで、裏面研削工程の後、基板の裏面の平坦性を精密に制御するために、裏面側からの化学的機械的研磨（ＣＭＰ）が行われる。
【０００５】
裏面側からのＣＭＰ処理が施される基板の裏側部分は、基板の構成材料のみからなる部分であるので、基板の裏側部分の全領域において研磨速度は同じである。そのため、ＣＭＰ処理後の基板の裏面における平坦性は、裏面研削加工後の平坦性を維持することになり、基板の中央部よりも外周縁部における厚みが小さく（基板の裏面の平坦性が悪く）、製造される半導体デバイスの厚みを精度良く所望厚にすることができない。
【０００６】
また、半導体デバイスとしては、基板を貫通して設けられる貫通電極を有するものがある。貫通電極を有する半導体デバイスの従来の製造方法について、図５，６を用いて説明する。図５は、貫通電極を有する半導体デバイスの従来の製造方法を示すフローチャートである。また、図６は、貫通電極を有する半導体デバイスの従来の製造方法を説明する図である。
【０００７】
貫通電極を有する半導体デバイスの従来の製造方法において、まず、ステップｂ１のラッピング工程では、スライシングされたシリコン基板２１を機械研磨（ラッピング）する。次にステップｂ２のＣＭＰ工程では、ラッピング後のシリコン基板２１の厚み方向両表面（または厚み方向一方面）をＣＭＰ処理によって高精密研磨して、鏡面仕上げされたシリコン基板２１を得る。次にステップｂ３の第１洗浄工程では、ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを洗浄によって除去する。
【０００８】
このようにして、鏡面仕上げされ、かつ洗浄処理されたシリコン基板２１は、ステップｂ４の半導体素子形成工程に供せられる。ステップｂ４の半導体素子形成工程では、図６（ａ）に示すように、シリコン基板２１に対して薄膜形成、酸化処理、ドーピング処理などを行って、シリコン基板２１に半導体素子２４を形成する。また、半導体素子形成工程では、シリコン基板２１の所定深さまで達する電極２５を形成する。
【０００９】
次にステップｂ５の裏面研削工程では、図６（ｂ）に示すように、シリコン基板２１が所望の厚みとなるように、半導体素子２４が形成される面とは反対側の裏面側からシリコン基板２１を研削する。このとき、研削加工の終点を検出するのが困難であるため、研削が不足であったり進み過ぎたりするのを防止するために、研削速度を低下させる必要がある。たとえば、電極（銅などによって構成される）２５が形成されるシリコン基板２１を、裏面側から高速で研削加工して研削が進み過ぎると、電極２５が研削されてしまう場合がある。このような場合、研削された電極２５の破片などがシリコン基板２１の裏面に付着してしまい、半導体素子２４にリーク電流が発生するという問題が生じる。また、裏面研削工程では、シリコン基板２１の中央部よりも外周縁部における研削量が多くなって、シリコン基板２１の裏面の平坦性が悪くなる。
【００１０】
次にステップｂ６の裏面ＣＭＰ工程では、シリコン基板２１の裏面の平坦性を精密に制御するために、裏面側からの化学的機械的研磨（ＣＭＰ）を行う。このとき、裏面ＣＭＰ工程では、前工程である裏面研削工程と同様に、ＣＭＰ処理の終点を検出するのが困難であるため、研磨が不足であったり進み過ぎたりするのを防止するために、研磨速度を低下させる必要がある。
【００１１】
また、裏面側からのＣＭＰ処理が施されるシリコン基板２１の裏側部分は、基板の構成材料のみからなる部分であるので、シリコン基板２１の裏側部分の全領域において研磨速度は同じである。そのため、ＣＭＰ処理後のシリコン基板２１の裏面における平坦性は、裏面研削加工後の平坦性を維持することになり、シリコン基板２１の中央部よりも外周縁部における厚みが小さく（シリコン基板２１の裏面の平坦性が悪く）、製造される半導体デバイスの厚みを精度良く所望厚にすることができない。
【００１２】
次にステップｂ７の第２洗浄工程では、裏面ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを洗浄によって除去する。そして、ステップｂ８では、裏面側からのＣＭＰ処理が施されたシリコン基板２１の厚みを測定し、シリコン基板２１が所望の厚みであるか否かを判断する。シリコン基板２１が所望の厚みであると判断した場合には、裏面側からのＣＭＰ処理が終点に到達したと判断して、ステップｂ９に進む。また、シリコン基板２１が所望の厚みではないと判断した場合には、裏面側からのＣＭＰ処理が終点に到達していないと判断して、ステップｂ６およびステップｂ７を繰り返す。
【００１３】
次にステップｂ９のエッチング工程では、図６（ｃ）に示すように、裏面側からのＣＭＰ処理が終点に到達したと判断されたシリコン基板２１を裏面側からドライエッチングして、半導体素子形成工程で形成した電極２５を露出させ、シリコン基板２１を貫通する貫通電極２６ａを形成する。
【００１４】
ここで、エッチング工程に供せられるシリコン基板２１は、裏面における中央部よりも外周縁部の研削量が多くされて、裏面の平坦性が悪いものであるので、エッチング工程において裏面側からのドライエッチングが施されても、シリコン基板２１を貫通しない非貫通電極２６ｂが存在してしまう。このような、非貫通電極２６ｂが存在するシリコン基板２１を用いて半導体デバイスを組み立てた場合、半導体素子２４を正常に動作させることができない。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００２−３４３９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
以上のように、半導体素子が形成された基板の裏面を研削する裏面研削工程を含む薄型半導体デバイスの従来の製造方法では、研削加工の終点を検出するのが困難であるため、研削が不足であったり進み過ぎたりするのを防止するために、研削速度を低下させる必要があり、研削加工の高速化を図ることができず、生産効率を向上させることができない。そして、貫通電極を有する半導体デバイスを製造する場合においては、基板の裏面側からの研削が進み過ぎてしまうと、研削された電極破片の付着によって、半導体素子にリーク電流が発生するという問題まで生じてしまう。
【００１７】
また、裏面研削後の基板は、裏面における中央部よりも外周縁部の研削量が多くされて、裏面の平坦性が悪いものであるが、裏面側からのＣＭＰ処理が施されても平坦性が良好なものとはならない。そのため、半導体デバイスの厚みを精度良く所望厚にすることができない。そして、貫通電極を有する半導体デバイスを製造する場合においては、裏面の平坦性が悪い基板に対して、裏面側からのエッチングが施されても、基板を貫通しない非貫通電極が存在してしまい、半導体素子を正常に動作させることができない。
【００１８】
したがって本発明の目的は、半導体素子が形成される基板の裏面を研削する裏面研削工程を含む薄型半導体デバイスの製造方法であって、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができて、生産効率を向上させることができる半導体デバイスの製造方法を提供することであり、基板の裏面を良好な平坦性を有するように加工できる半導体デバイスの製造方法を提供することである。
【課題を解決するための手段】
【００１９】
本発明は、半導体素子が形成される基板を備える半導体デバイスの製造方法であって、
基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成するイオン注入工程と、
基板における半導体素子が形成される面とは反対側の面である裏面を研削し、研削速度の変化が検出された時点で研削加工を停止する裏面研削工程と、を含むことを特徴とする半導体デバイスの製造方法である。
【００２０】
また本発明は、半導体素子が形成される基板を貫通して設けられる貫通電極を有する半導体デバイスの製造方法であって、
基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成するイオン注入工程と、
基板の所定深さまで達する電極を形成する電極形成工程と、
基板における半導体素子が形成される面とは反対側の面である裏面を研削し、研削速度の変化が検出された時点で研削加工を停止する裏面研削工程と、
基板を裏面側からエッチングして、電極形成工程で形成した電極を露出させ、基板を貫通する貫通電極を形成するエッチング工程と、を含むことを特徴とする半導体デバイスの製造方法である。
【００２１】
また本発明は、前記裏面研削工程の後工程として、構造変化層の構成材料に対する基板の構成材料の研磨速度の選択比が１よりも大きい条件で、基板の裏面側から化学的機械的研磨を行い、研磨速度の変化が検出された時点で研磨加工を停止する裏面研磨工程を含むことを特徴とする。
【００２２】
また本発明は、基板がシリコン基板であり、
前記イオン注入工程において基板中に注入するイオンは、炭素イオン、窒素イオンおよび酸素イオンから選ばれることを特徴とする。
【００２３】
また本発明は、前記イオン注入工程において形成する構造変化層は、基板における半導体素子が形成される面から５〜５０μｍの深さの領域内に形成されることを特徴とする。
【発明の効果】
【００２４】
本発明によれば、半導体デバイスの製造方法は、イオン注入工程と、裏面研削工程とを含む。イオン注入工程では、基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成する。そして、裏面研削工程では、基板における半導体素子が形成される面とは反対側の面である裏面を研削する。
【００２５】
裏面研削工程において基板の裏面側からの研削が進行すると、基板中に形成された構造変化層の一部が露出するようになる。この構造変化層は、結晶構造が変化した層であるので、基板を構成する材料とは研削速度が異なる。そのため、裏面研削工程において研削が進行して、構造変化層の一部が露出したときに、基板に対する研削速度が変化する。
【００２６】
裏面研削工程では、研削速度の変化が検出された時点で、基板の裏面側からの研削加工を停止するので、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができる。したがって、半導体デバイスの製造方法は、半導体デバイスの生産効率を向上することができる。
【００２７】
また本発明によれば、半導体デバイスの製造方法は、貫通電極を有する半導体デバイスの製造方法であり、イオン注入工程と、電極形成工程と、裏面研削工程と、エッチング工程とを含む。イオン注入工程では、基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成する。電極形成工程では、基板の所定深さまで達する電極を形成する。裏面研削工程では、基板における半導体素子が形成される面とは反対側の面である裏面を研削する。そして、エッチング工程では、基板を裏面側からエッチングして、電極形成工程で形成した電極を露出させ、基板を貫通する貫通電極を形成する。
【００２８】
裏面研削工程において基板の裏面側からの研削が進行すると、基板中に形成された構造変化層の一部が露出するようになる。この構造変化層は、結晶構造が変化した層であるので、基板を構成する材料とは研削速度が異なる。そのため、裏面研削工程において研削が進行して、構造変化層の一部が露出したときに、基板に対する研削速度が変化する。
【００２９】
裏面研削工程では、研削速度の変化が検出された時点で、基板の裏面側からの研削加工を停止するので、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができる。また、裏面研削工程では、基板中に形成された構造変化層の一部が露出して研削速度の変化が検出された時点を研削加工の終点とすることによって、裏面研削が進み過ぎるのを防止することができるので、電極形成工程において基板中に形成された電極の一部が研削されてしまうのを防止することができる。そのため、研削による電極破片の基板への付着を防止することができるので、半導体素子にリーク電流が発生するのを防止することができる。
【００３０】
また本発明によれば、裏面研削工程の後工程として、基板の裏面側から化学的機械的研磨を行う裏面研磨工程を含む。裏面研磨工程の前工程である裏面研削工程では、基板中に形成された構造変化層の一部が露出して研削速度の変化が検出された時点で研削加工を停止しているので、裏面研磨工程に供せられる基板の裏面は、基板の構成材料からなる領域に対して一部の領域に構造変化層が露出した面となっている。基板の裏面の一部の領域に露出した構造変化層は、結晶構造が変化した層であるので、基板の構成材料とは化学的機械的研磨（ＣＭＰ）における研磨速度が異なる。
【００３１】
そのため、裏面研磨工程において、基板の構成材料に対する研磨速度が速く、かつ、構造変化層の構成材料に対する研磨速度が遅い条件、すなわち、構造変化層の構成材料に対する基板の構成材料の研磨速度の選択比が１よりも大きい条件で、基板の裏面側からのＣＭＰ処理を行うことによって、基板の裏面を全領域にわたって構造変化層が露出した面とすることができる。これによって、裏面研削工程において中央部よりも外周縁部の研削量が多くされて、裏面の平坦性が悪い基板が、裏面研磨工程に供せられた場合であっても、裏面の平坦性が良好な基板を得ることができる。
【００３２】
したがって、半導体デバイスの製造方法は、半導体デバイスの厚みを精度良く所望厚にすることができる。また、貫通電極を有する半導体デバイスを製造する場合、エッチング工程では、裏面研磨工程で裏面の平坦性が良好にされた基板に対して、裏面側からエッチングして貫通電極を形成することができるので、基板を貫通しない非貫通電極が形成されるのを防止することができ、これによって、半導体素子が正常に動作する半導体デバイスを製造することができる。
【００３３】
また、裏面研磨工程では、基板の裏面の全領域にわたって構造変化層が露出したときに、基板に対する研磨速度が大きく変化する。裏面研磨工程では、研磨速度の変化が検出された時点で、基板の裏面側からのＣＭＰ処理を停止するので、裏面研磨が不足であったり進み過ぎたりするのを防止することができるとともに、ＣＭＰ処理の高速化を図ることができる。
【００３４】
また本発明によれば、基板がシリコン基板であり、イオン注入工程において基板中に注入するイオンは、炭素イオン、窒素イオンおよび酸素イオンから選ばれる。イオン注入工程において、基板であるシリコン基板中に炭素イオンを注入した場合、シリコン基板中には、炭化ケイ素からなる構造変化層が形成される。また、シリコン基板中に窒素イオンを注入した場合、シリコン基板中には、窒化ケイ素からなる構造変化層が形成される。また、シリコン基板中に酸素イオンを注入した場合、シリコン基板中には、酸化ケイ素からなる構造変化層が形成される。
【００３５】
炭化ケイ素、窒化ケイ素、酸化ケイ素からなる構造変化層は、シリコン基板を構成するシリコンとは研削速度およびＣＭＰ処理における研磨速度が異なる。そのため、シリコン基板に対して炭素イオン、窒素イオンおよび酸素イオンから選ばれるイオンを注入するイオン注入工程では、裏面研削工程における研削加工の終点、および、裏面研磨工程におけるＣＭＰ処理の終点を検出可能とする構造変化層を形成することができる。
【００３６】
また本発明によれば、イオン注入工程において形成する構造変化層は、基板における半導体素子が形成される面から５〜５０μｍの深さの領域内に形成される。半導体デバイスの製造方法では、裏面研削工程における基板の裏面側からの研削加工、および、裏面研磨工程における基板の裏面側からのＣＭＰ処理は、構造変化層の露出に応じて停止される。すなわち、半導体デバイスの製造方法において製造される半導体デバイスの厚みは、基板の表面からの構造変化層の深さ位置によって規定される。そのため、イオン注入工程において、構造変化層を、基板の表面から５〜５０μｍの深さの領域内に形成することによって、充分に薄型化された半導体デバイスを得ることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施形態に係る半導体デバイスの製造方法を示すフローチャートである。
【図２】本発明の第１実施形態に係る半導体デバイスの製造方法を説明する図である。
【図３】本発明の第２実施形態に係る貫通電極を有する半導体デバイスの製造方法を示すフローチャートである。
【図４Ａ】本発明の第２実施形態に係る貫通電極を有する半導体デバイスの製造方法を説明する図である。
【図４Ｂ】本発明の第２実施形態に係る貫通電極を有する半導体デバイスの製造方法を説明する図である。
【図５】貫通電極を有する半導体デバイスの従来の製造方法を示すフローチャートである。
【図６】貫通電極を有する半導体デバイスの従来の製造方法を説明する図である。
【発明を実施するための形態】
【００３８】
図１は、本発明の第１実施形態に係る半導体デバイスの製造方法を示すフローチャートである。また、図２は、本発明の第１実施形態に係る半導体デバイスの製造方法を説明する図である。本実施の形態の半導体デバイスの製造方法は、薄型化された半導体デバイスの製造方法である。
【００３９】
まず、ステップｓ１のラッピング工程では、スライシングされた基板１の厚み方向両面を機械研磨（ラッピング）する。ラッピング工程における基板１に対する機械研磨は、公知の方法を採用できる。また、基板１としては、シリコン基板、ガリウム・砒素化合物半導体基板などを挙げることができるが、本実施の形態ではシリコン基板である。以下、基板１をシリコン基板１と称す。
【００４０】
次にステップｓ２のイオン注入工程では、図２（ａ）に示すように、シリコン基板１の厚み方向両表面のいずれか一方の表面から、導電型領域を形成することがないイオン２を注入する。イオン注入工程におけるシリコン基板１に対するイオン注入は、この分野で常用されるイオン注入機を用いて実施することができる。
【００４１】
ここで、本実施形態におけるイオン注入とは、導電型領域を形成することがないイオン２をシリコン基板１中に注入するものであり、シリコン基板１中に導電型領域を形成する、ホウ素などのＰ型不純物、リン、砒素、アンチモンなどのＮ型不純物を注入して不純物拡散層を形成する、いわゆる「ドーピング」とは異なる。シリコン基板１中に導電型領域を形成することがないイオン２としては、炭素イオン、窒素イオンおよび酸素イオンなどを挙げることができる。
【００４２】
イオン注入工程においてイオン２が注入されたシリコン基板１には、図２（ｂ）に示すように、イオン注入面から所定の深さ位置に、シリコン結晶に対して結晶構造が変化した構造変化層３が形成される。イオン注入工程において、シリコン基板１中に炭素イオンを注入した場合、シリコン基板１中には、炭化ケイ素からなる構造変化層３が形成される。また、シリコン基板１中に窒素イオンを注入した場合、シリコン基板１中には、窒化ケイ素からなる構造変化層３が形成される。また、シリコン基板１中に酸素イオンを注入した場合、シリコン基板１中には、酸化ケイ素からなる構造変化層３が形成される。
【００４３】
炭化ケイ素、窒化ケイ素および酸化ケイ素のいずれか１つからなる構造変化層３は、後述する裏面研削工程における研削速度および裏面ＣＭＰ工程における研磨速度が、シリコン基板１を構成するシリコンの研削速度および研磨速度とは異なる。そのため、シリコン基板１に対して炭素イオン、窒素イオンおよび酸素イオンから選ばれるイオン２を注入するイオン注入工程では、裏面研削工程における研削加工の終点、および、裏面ＣＭＰ工程におけるＣＭＰ（化学的機械的研磨）処理の終点を検出可能とする構造変化層３を形成することができる。
【００４４】
次にステップｓ３のＣＭＰ工程では、ラッピング後のシリコン基板１の厚み方向両表面（または厚み方向一方面）をＣＭＰ処理によって高精密研磨して、鏡面仕上げされたシリコン基板１を得る。ＣＭＰ工程におけるシリコン基板１に対するＣＭＰ処理は、この分野で常用される化学的機械的研磨装置、研磨液を用いて実施することができる。
【００４５】
次にステップｓ４の第１洗浄工程では、ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを、洗浄によってシリコン基板１から除去する。第１洗浄工程におけるシリコン基板１の洗浄方法としては、この分野で常用される洗浄方法を適用することができる。
【００４６】
このようにして、鏡面仕上げされ、かつ洗浄処理されたシリコン基板１は、ステップｓ５の半導体素子形成工程に供せられる。ステップｓ５の半導体素子形成工程では、シリコン基板１に対して、公知の薄膜形成処理、酸化処理、ドーピング処理などを行って、シリコン基板１に半導体素子４を形成する。
【００４７】
次にステップｓ６の裏面研削工程では、図２（ｃ）に示すように、シリコン基板１における半導体素子４が形成される面とは反対側の面である裏面を研削する。裏面研削工程におけるシリコン基板１の裏面側からの研削加工は、この分野で常用される研削装置を用いて実施することができる。裏面研削工程では、シリコン基板１の裏面中央部よりも外周縁部における研削量が多い状態で研削が進行し、シリコン基板１中に形成された構造変化層３の一部の領域部分３ａが露出するようになる。
【００４８】
構造変化層３は、結晶構造が変化した層であるので、シリコン基板１を構成するシリコンとは研削速度が異なる。そのため、裏面研削工程において研削が進行して、構造変化層３の一部の領域部分３ａが露出したときに、シリコン基板１に対する研削速度が変化する。具体的には、ステップｓ２のイオン注入工程において形成された炭化ケイ素、窒化ケイ素および酸化ケイ素のいずれか１つからなる構造変化層３は、シリコン基板１を構成するシリコンよりも高い硬さを有する層であるので、裏面研削工程において研削が進行して、構造変化層３の一部の領域部分３ａが露出したときに、シリコン基板１に対する研削速度は低下する。
【００４９】
そして、本実施形態の半導体デバイスの製造方法における裏面研削工程では、研削速度の変化が検出された時点で、シリコン基板１の裏面側からの研削加工を停止する。シリコン基板１の裏面側からの研削加工時における研削速度の変化は、シリコン基板１を構成するシリコンと構造変化層３の構成材料との結晶構造の違いに基づいて、検出することができる。結晶構造の違いに基づいた研削速度の変化を検出する方法としては、たとえば、研削装置の研削駆動源における駆動トルクの変化量を、電気的、磁気的に検出する方法を挙げることができる。また、赤外光線などの分光反射率を測定することによって、シリコン基板１を構成するシリコンと構造変化層３の構成材料との結晶構造の違いを検知し、その検知結果に基づいて、研削速度の変化を検出するようにしてもよい。また、超音波の伝播時間を測定することによって、シリコン基板１を構成するシリコンと構造変化層３の構成材料との結晶構造の違いを検知し、その検知結果に基づいて、研削速度の変化を検出するようにしてもよい。
【００５０】
このように、研削速度の変化が検出された時点で、シリコン基板１の裏面側からの研削加工を停止するようにされた裏面研削工程では、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができる。そのため、半導体デバイスの生産効率を向上することができる。
【００５１】
次に、裏面研磨工程であるステップｓ７の裏面ＣＭＰ工程では、シリコン基板１の裏面側からＣＭＰ処理を行う。裏面ＣＭＰ工程の前工程であるステップｓ６の裏面研削工程では、シリコン基板１中に形成された構造変化層３の一部の領域部分３ａが露出して研削速度の変化が検出された時点で研削加工を停止しているので、裏面ＣＭＰ工程に供せられるシリコン基板１の裏面は、シリコン基板１を構成するシリコンからなる領域に対して構造変化層３の一部の領域部分３ａが露出した面となっている。
【００５２】
シリコン基板１の裏面の一部の領域に露出した構造変化層３は、結晶構造が変化した層であるので、シリコン基板１を構成するシリコンとはＣＭＰ処理における研磨速度が異なる。
【００５３】
そして、本実施形態の半導体デバイスの製造方法における裏面ＣＭＰ工程では、シリコン基板１を構成するシリコンに対する研磨速度が速く、かつ、構造変化層３の構成材料（炭化ケイ素、窒化ケイ素、酸化ケイ素）に対する研磨速度が遅い条件、すなわち、構造変化層３の構成材料に対するシリコンの研磨速度の選択比（シリコン／（構造変化層３の構成材料））が１よりも大きい条件で、シリコン基板１の裏面側からのＣＭＰ処理を行う。これによって、図２（ｄ）に示すように、シリコン基板１の裏面を、全領域にわたって構造変化層３が露出した面とすることができる。そのため、裏面研削工程において中央部よりも外周縁部の研削量が多くされて、裏面の平坦性が悪いシリコン基板１が、裏面ＣＭＰ工程に供せられた場合であっても、裏面の平坦性が良好なシリコン基板１を得ることができる。したがって、半導体デバイスの厚みを精度良く所望厚にすることができる。構造変化層３の構成材料に対するシリコンの研磨速度の選択比が１よりも大きい条件は、ＣＭＰ処理時に使用する研磨液の種類を適宜選択することによって設定することができる。
【００５４】
また、裏面ＣＭＰ工程では、シリコン基板１の裏面の全領域にわたって構造変化層３が露出したときに、シリコン基板１に対する研磨速度が大きく変化する。本実施形態の半導体デバイスの製造方法では、裏面ＣＭＰ工程において研磨速度の変化が検出された時点で、シリコン基板１の裏面側からのＣＭＰ処理を停止する。これによって、裏面研磨が不足であったり進み過ぎたりするのを防止することができるとともに、ＣＭＰ処理の高速化を図ることができる。
【００５５】
次にステップｓ８の第２洗浄工程では、裏面ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを洗浄によって除去する。第２洗浄工程におけるシリコン基板１の洗浄方法としては、この分野で常用される洗浄方法を適用することができる。
【００５６】
以上のように、半導体素子形成工程において半導体素子４が形成され、裏面研削工程において裏面側から研削加工され、さらに、裏面ＣＭＰ工程において裏面側からＣＭＰ処理されてなるシリコン基板１を用いることによって、薄型化された半導体デバイスを製造することができる。
【００５７】
また、ステップｓ２のイオン注入工程において形成する構造変化層３は、シリコン基板１における半導体素子４が形成される面から５〜５０μｍの深さの領域内に形成されるのが好ましい。本実施形態の半導体デバイスの製造方法では、裏面研削工程におけるシリコン基板１の裏面側からの研削加工、および、裏面ＣＭＰ工程におけるシリコン基板１の裏面側からのＣＭＰ処理は、構造変化層３の露出に応じて停止される。すなわち、半導体デバイスの製造方法において製造される半導体デバイスの厚みは、シリコン基板１の表面からの構造変化層３の深さ位置によって規定される。そのため、イオン注入工程において、構造変化層３を、シリコン基板１の表面から５〜５０μｍの深さの領域内に形成することによって、充分に薄型化された半導体デバイスを得ることができる。なお、シリコン基板１中に形成される構造変化層３の層厚は、０．１〜２．０μｍ程度である。
【００５８】
次に、貫通電極を有する半導体デバイスの製造方法について説明する。図３は、本発明の第２実施形態に係る貫通電極を有する半導体デバイスの製造方法を示すフローチャートである。また、図４Ａおよび図４Ｂは、本発明の第２実施形態に係る貫通電極を有する半導体デバイスの製造方法を説明する図である。
【００５９】
まず、ステップａ１のラッピング工程では、スライシングされたシリコン基板１１の厚み方向両面を機械研磨（ラッピング）する。ラッピング工程におけるシリコン基板１１に対する機械研磨は、公知の方法を採用できる。
【００６０】
次にステップａ２のイオン注入工程では、シリコン基板１１の厚み方向両表面のいずれか一方の表面から、導電型領域を形成することがないイオンを注入する。イオン注入工程におけるシリコン基板１１に対するイオン注入は、この分野で常用されるイオン注入機を用いて実施することができる。また、前述した第１実施形態におけるステップｓ２のイオン注入工程と同様に、シリコン基板１１中に導電型領域を形成することがないイオンとしては、炭素イオン、窒素イオンおよび酸素イオンなどを挙げることができる。
【００６１】
イオン注入工程においてイオンが注入されたシリコン基板１１には、図４Ａ（ａ）に示すように、イオン注入面から所定の深さ位置に、シリコン結晶に対して結晶構造が変化した構造変化層１３が形成される。
【００６２】
次にステップａ３のＣＭＰ工程では、ラッピング後のシリコン基板１１の厚み方向両表面（または厚み方向一方面）をＣＭＰ処理によって高精密研磨して、鏡面仕上げされたシリコン基板１１を得る。ＣＭＰ工程におけるシリコン基板１１に対するＣＭＰ処理は、この分野で常用される化学的機械的研磨装置、研磨液を用いて実施することができる。
【００６３】
次にステップａ４の第１洗浄工程では、ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを、洗浄によってシリコン基板１１から除去する。第１洗浄工程におけるシリコン基板１１の洗浄方法としては、この分野で常用される洗浄方法を適用することができる。
【００６４】
このようにして、鏡面仕上げされ、かつ洗浄処理されたシリコン基板１１は、ステップａ５の半導体素子形成工程に供せられる。ステップａ５の半導体素子形成工程では、シリコン基板１１に対して、公知の薄膜形成処理、酸化処理、ドーピング処理などを行って、シリコン基板１１に半導体素子１４を形成する。また、半導体素子形成工程における電極形成工程ａ５−（ａ）では、図４Ａ（ｂ）に示すように、シリコン基板１１の所定深さまで達する電極１５を形成する。電極形成工程における電極形成方法としては、この分野で常用される電極形成方法を適用することができる。
【００６５】
次にステップａ６の裏面研削工程では、図４Ｂ（ｃ）に示すように、シリコン基板１１における半導体素子１４が形成される面とは反対側の裏面を研削する。裏面研削工程におけるシリコン基板１１の裏面側からの研削加工は、この分野で常用される研削装置を用いて実施することができる。裏面研削工程では、シリコン基板１１の裏面中央部よりも外周縁部における研削量が多い状態で研削が進行し、シリコン基板１１中に形成された構造変化層１３の一部の領域部分１３ａが露出するようになる。
【００６６】
構造変化層１３は、結晶構造が変化した層であるので、シリコン基板１１を構成するシリコンとは研削速度が異なる。そのため、裏面研削工程において研削が進行して、構造変化層１３の一部の領域部分１３ａが露出したときに、シリコン基板１１に対する研削速度が変化する。具体的には、ステップａ２のイオン注入工程において形成された炭化ケイ素、窒化ケイ素および酸化ケイ素のいずれか１つからなる構造変化層１３は、シリコン基板１１を構成するシリコンよりも高い硬さを有する層であるので、裏面研削工程において研削が進行して、構造変化層１３の一部の領域部分１３ａが露出したときに、シリコン基板１１に対する研削速度は低下する。
【００６７】
そして、本実施形態の貫通電極を有する半導体デバイスの製造方法における裏面研削工程では、研削速度の変化が検出された時点で、シリコン基板１１の裏面側からの研削加工を停止する。シリコン基板１１の裏面側からの研削加工時における研削速度の変化は、前述した第１実施形態の場合と同様に、たとえば、研削装置の研削駆動源における駆動トルクの変化量に基づいて、電気的、磁気的な検出手法で検出することができる。
【００６８】
このように、研削速度の変化が検出された時点で、シリコン基板１１の裏面側からの研削加工を停止するようにされた裏面研削工程では、裏面研削が不足であったり進み過ぎたりするのを防止することができるとともに、研削加工の高速化を図ることができる。そのため、半導体デバイスの生産効率を向上することができる。
【００６９】
また、裏面研削工程では、シリコン基板１１中に形成された構造変化層１３の一部が露出して研削速度の変化が検出された時点を研削加工の終点とすることによって、裏面研削が進み過ぎるのを防止することができるので、電極形成工程においてシリコン基板１１中に形成された電極１５の一部が研削されてしまうのを防止することができる。そのため、研削による電極破片のシリコン基板１１への付着を防止することができるので、半導体素子１４にリーク電流が発生するのを防止することができる。
【００７０】
次に、裏面研磨工程であるステップａ７の裏面ＣＭＰ工程では、シリコン基板１１の裏面側からＣＭＰ処理を行う。裏面ＣＭＰ工程の前工程であるステップａ６の裏面研削工程では、シリコン基板１１中に形成された構造変化層１３の一部の領域部分１３ａが露出して研削速度の変化が検出された時点で研削加工を停止しているので、裏面ＣＭＰ工程に供せられるシリコン基板１１の裏面は、シリコン基板１１を構成するシリコンからなる領域に対して構造変化層１３の一部の領域部分１３ａが露出した面となっている。
【００７１】
シリコン基板１１の裏面の一部の領域に露出した構造変化層１３は、結晶構造が変化した層であるので、シリコン基板１１を構成するシリコンとはＣＭＰ処理における研磨速度が異なる。
【００７２】
そして、本実施形態の貫通電極を有する半導体デバイスの製造方法における裏面ＣＭＰ工程では、シリコン基板１１を構成するシリコンに対する研磨速度が速く、かつ、構造変化層１３の構成材料（炭化ケイ素、窒化ケイ素、酸化ケイ素）に対する研磨速度が遅い条件、すなわち、構造変化層１３の構成材料に対するシリコンの研磨速度の選択比（シリコン／（構造変化層１３の構成材料））が１よりも大きい条件で、シリコン基板１１の裏面側からのＣＭＰ処理を行う。これによって、図４Ｂ（ｄ）に示すように、シリコン基板１１の裏面を、全領域にわたって構造変化層１３が露出した面とすることができる。そのため、裏面研削工程において中央部よりも外周縁部の研削量が多くされて、裏面の平坦性が悪いシリコン基板１１が、裏面ＣＭＰ工程に供せられた場合であっても、裏面の平坦性が良好なシリコン基板１１を得ることができる。したがって、半導体デバイスの厚みを精度良く所望厚にすることができる。構造変化層１３の構成材料に対するシリコンの研磨速度の選択比が１よりも大きい条件は、ＣＭＰ処理時に使用する研磨液の種類を適宜選択することによって設定することができる。
【００７３】
また、裏面ＣＭＰ工程では、シリコン基板１１の裏面の全領域にわたって構造変化層１３が露出したときに、シリコン基板１１に対する研磨速度が大きく変化する。本実施形態の貫通電極を有する半導体デバイスの製造方法では、裏面ＣＭＰ工程において研磨速度の変化が検出された時点で、シリコン基板１１の裏面側からのＣＭＰ処理を停止する。これによって、裏面研磨が不足であったり進み過ぎたりするのを防止することができるとともに、ＣＭＰ処理の高速化を図ることができる。
【００７４】
次にステップａ８の第２洗浄工程では、裏面ＣＭＰ工程におけるＣＭＰ処理時に発生した研磨屑などを洗浄によって除去する。第２洗浄工程におけるシリコン基板１１の洗浄方法としては、この分野で常用される洗浄方法を適用することができる。
【００７５】
次にステップａ９のエッチング工程では、図４Ｂ（ｅ）に示すように、シリコン基板１１を裏面側からエッチングして、電極形成工程で形成した電極１５を露出させ、シリコン基板１１を貫通する貫通電極１６を形成する。エッチング工程におけるエッチング方法としては、この分野で常用されるドライエッチング装置を用いたドライエッチング方法を適用することができる。ここで、エッチング工程では、裏面ＣＭＰ工程で裏面の平坦性が良好にされたシリコン基板１１に対して、裏面側からエッチングして貫通電極１６を形成することができるので、シリコン基板１１を貫通しない非貫通電極が形成されるのを防止することができ、これによって、半導体素子１４が正常に動作する半導体デバイスを製造することができる。
【００７６】
以上のように、半導体素子形成工程において半導体素子１４が形成され、裏面研削工程において裏面側から研削加工され、さらに、裏面ＣＭＰ工程において裏面側からＣＭＰ処理され、エッチング工程において貫通電極１６が形成されてなるシリコン基板１１を用いることによって、貫通電極１６を有する薄型化された半導体デバイスを製造することができる。
【００７７】
また、ステップａ２のイオン注入工程において形成する構造変化層１３は、前述した第１実施形態のイオン注入工程において形成する構造変化層３と同様に、シリコン基板１１における半導体素子１４が形成される面から５〜５０μｍの深さの領域内に形成されるのが好ましい。これによって、充分に薄型化された貫通電極１６を有する半導体デバイスを得ることができる。なお、シリコン基板１１中に形成される構造変化層１３の層厚は、０．１〜２．０μｍ程度である。
【００７８】
また、前述した第１実施形態および第２実施形態のいずれの半導体デバイスの製造方法ともに、イオン注入工程を含む。このイオン注入工程は、裏面研削工程よりも前に実施される工程であればよく、ラッピング工程の直後の工程であることに限定されるものではない。
【００７９】
たとえば、イオン注入工程は、前述したＣＭＰ工程（ステップｓ３、ステップａ３）の後工程とすることができる。ＣＭＰ工程の後工程としてイオン注入工程を実施する場合、シリコン基板の厚み方向両表面のいずれの表面からでもイオンを注入することができる。ＣＭＰ工程においてＣＭＰ処理されたシリコン基板は、厚み方向両表面が良好な平坦性を有するものであるので、ＣＭＰ工程の後工程としてイオン注入工程を実施することによって、層厚が均一で、かつ平坦性に優れた構造変化層を形成することができる。そのため、イオン注入工程の後工程として実施される裏面研削工程および裏面ＣＭＰ工程では、裏面の平坦性がより良好にされたシリコン基板を得ることができる。
【００８０】
また、イオン注入工程は、前述した半導体素子形成工程（ステップｓ５、ステップａ５）の後工程とすることもできる。半導体素子形成工程の後工程としてイオン注入工程を実施する場合、シリコン基板における半導体素子が形成された面とは反対側の裏面からイオンを注入するようにすればよい。
【符号の説明】
【００８１】
１，１１，２１ シリコン基板
２ イオン
３，１３ 構造変化層
４，１４，２４ 半導体素子
１５，２５ 電極
１６，２６ａ 貫通電極
【特許請求の範囲】
【請求項１】
半導体素子が形成される基板を備える半導体デバイスの製造方法であって、
基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成するイオン注入工程と、
基板における半導体素子が形成される面とは反対側の面である裏面を研削し、研削速度の変化が検出された時点で研削加工を停止する裏面研削工程と、を含むことを特徴とする半導体デバイスの製造方法。
【請求項２】
半導体素子が形成される基板を貫通して設けられる貫通電極を有する半導体デバイスの製造方法であって、
基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成するイオン注入工程と、
基板の所定深さまで達する電極を形成する電極形成工程と、
基板における半導体素子が形成される面とは反対側の面である裏面を研削し、研削速度の変化が検出された時点で研削加工を停止する裏面研削工程と、
基板を裏面側からエッチングして、電極形成工程で形成した電極を露出させ、基板を貫通する貫通電極を形成するエッチング工程と、を含むことを特徴とする半導体デバイスの製造方法。
【請求項３】
前記裏面研削工程の後工程として、構造変化層の構成材料に対する基板の構成材料の研磨速度の選択比が１よりも大きい条件で、基板の裏面側から化学的機械的研磨を行い、研磨速度の変化が検出された時点で研磨加工を停止する裏面研磨工程を含むことを特徴とする請求項１または２記載の半導体デバイスの製造方法。
【請求項４】
基板がシリコン基板であり、
前記イオン注入工程において基板中に注入するイオンは、炭素イオン、窒素イオンおよび酸素イオンから選ばれることを特徴とする請求項１〜３のいずれか１つに記載の半導体デバイスの製造方法。
【請求項５】
前記イオン注入工程において形成する構造変化層は、基板における半導体素子が形成される面から５〜５０μｍの深さの領域内に形成されることを特徴とする請求項１〜４のいずれか１つに記載の半導体デバイスの製造方法。
【請求項１】
半導体素子が形成される基板を備える半導体デバイスの製造方法であって、
基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成するイオン注入工程と、
基板における半導体素子が形成される面とは反対側の面である裏面を研削し、研削速度の変化が検出された時点で研削加工を停止する裏面研削工程と、を含むことを特徴とする半導体デバイスの製造方法。
【請求項２】
半導体素子が形成される基板を貫通して設けられる貫通電極を有する半導体デバイスの製造方法であって、
基板中に、導電型領域を形成することがないイオンを注入し、結晶構造が変化した構造変化層を形成するイオン注入工程と、
基板の所定深さまで達する電極を形成する電極形成工程と、
基板における半導体素子が形成される面とは反対側の面である裏面を研削し、研削速度の変化が検出された時点で研削加工を停止する裏面研削工程と、
基板を裏面側からエッチングして、電極形成工程で形成した電極を露出させ、基板を貫通する貫通電極を形成するエッチング工程と、を含むことを特徴とする半導体デバイスの製造方法。
【請求項３】
前記裏面研削工程の後工程として、構造変化層の構成材料に対する基板の構成材料の研磨速度の選択比が１よりも大きい条件で、基板の裏面側から化学的機械的研磨を行い、研磨速度の変化が検出された時点で研磨加工を停止する裏面研磨工程を含むことを特徴とする請求項１または２記載の半導体デバイスの製造方法。
【請求項４】
基板がシリコン基板であり、
前記イオン注入工程において基板中に注入するイオンは、炭素イオン、窒素イオンおよび酸素イオンから選ばれることを特徴とする請求項１〜３のいずれか１つに記載の半導体デバイスの製造方法。
【請求項５】
前記イオン注入工程において形成する構造変化層は、基板における半導体素子が形成される面から５〜５０μｍの深さの領域内に形成されることを特徴とする請求項１〜４のいずれか１つに記載の半導体デバイスの製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【公開番号】特開２０１１−１３８８２５（Ｐ２０１１−１３８８２５Ａ）
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願番号】特願２００９−２９６３０３（Ｐ２００９−２９６３０３）
【出願日】平成２１年１２月２５日（２００９．１２．２５）
【出願人】（０００１１６１２７）ニッタ・ハース株式会社 (150)
【Ｆターム（参考）】
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願日】平成２１年１２月２５日（２００９．１２．２５）
【出願人】（０００１１６１２７）ニッタ・ハース株式会社 (150)
【Ｆターム（参考）】
[ Back to top ]