半導体メモリ装置の内部信号モニタ装置及びモニタ方法
【課題】モニタしようとする内部信号を高精度で検証することができ、内部信号のモニタ時、従来よりも容易かつ迅速に検証することのできる半導体メモリ装置の内部信号モニタ装置及びモニタ方法を提供すること。
【解決手段】テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段とを備える半導体メモリ装置の内部信号モニタ装置を提供し、半導体メモリ装置の内部信号モニタ方法において、テストモード信号に応答して、モニタしようとする1つ又は複数の内部信号を受信するステップと、前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップとを含む半導体メモリ装置の内部信号モニタ方法を提供する。
【解決手段】テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段とを備える半導体メモリ装置の内部信号モニタ装置を提供し、半導体メモリ装置の内部信号モニタ方法において、テストモード信号に応答して、モニタしようとする1つ又は複数の内部信号を受信するステップと、前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップとを含む半導体メモリ装置の内部信号モニタ方法を提供する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体設計技術に関し、特に、半導体メモリ装置の内部信号モニタ装置及びモニタ方法に関する。
【背景技術】
【0002】
半導体メモリ装置は、メモリセルから読み出したデータを、複数の内部信号に応じて、入出力パッド(DQ pad)を介して外部に伝達する。このとき、様々な要因から、所望のデータが歪んで伝達されたり、又は伝達されないといった問題が発生し得る。その原因のひとつは、内部信号の歪みである。このため、所望のデータが実際に入出力パッドに出力されるか否かによって内部信号の動作状況を把握しなければならない。ここで、所望のデータが出力されなければ、様々な形のテストを行い、所望するデータと、実際に出力されるデータとの差を比較しながら、内部の疑わしい回路を探し出し、信号の異常の有無を調べる。このためには、ピコプローブなどのような装置に接続させたオシロスコープによって内部信号を読み出したり、高価な内部信号プローブ装置を用いて内部信号を把握する。
【0003】
しかしながら、ピコプローブに接続させたオシロスコープによって内部信号を読み出したり、内部信号プローブ装置を用いて内部信号を把握することは、データ出力のパス/フェイル(pass/fail)を判断する単純な作業に比べ、より高度な技術が要求される。しかも、実際に内部で用いられている信号は、チップの内部に設けられた小さなドライバ段の出力信号であるため、それを測定するには、ピコプローブのような外部装置を、測定しようとするノードに直接接触させなければならない。この場合、その測定信号が歪んでしまい、信号及び動作の把握が不可能になる可能性がある。そればかりか、実際に配線したものの場合、保護膜に囲まれているため、それを除去するための先行作業が必要となる。図1は、このような内容を裏付けるため、従来技術に係る半導体メモリ装置の内部信号モニタ装置を示したものである。
【0004】
更に、半導体チップは、通常、パッケージ状態になっているが、ピコプローブや内部信号プローブ装置を用いるには、パッケージ化したチップを解体して測定しなければならないため、測定信号の把握が非常に困難となる。
【特許文献1】特開2004−281044
【発明の開示】
【発明が解決しようとする課題】
【0005】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、モニタしようとする内部信号を高精度で検証することのできる半導体メモリ装置の内部信号モニタ装置及びモニタ方法を提供することにある。
【0006】
また、本発明の他の目的は、内部信号のモニタ時、従来よりも容易かつ迅速に検証することのできる半導体メモリ装置の内部信号モニタ装置及びモニタ方法を提供することにある。
【課題を解決するための手段】
【0007】
上記課題を達成するための本発明の実施形態によると、テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段とを備える半導体メモリ装置の内部信号モニタ装置を提供する。
【0008】
また、半導体メモリ装置の内部信号モニタ方法において、テストモード信号に応答して、モニタしようとする1つ又は複数の内部信号を受信するステップと、前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップとを含む半導体メモリ装置の内部信号モニタ方法を提供する。
【0009】
すなわち、第一の発明としては、テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段とを備えることを特徴とする半導体メモリ装置の内部信号モニタ装置を提供する。
【0010】
第二の発明としては、前記内部信号入力手段が、複数の内部信号と複数のテストモード信号とを受信するために複数備えられ、前記内部信号出力手段が、前記内部信号入力手段の数に対応する個数で備えられることを特徴とする第一の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0011】
第三の発明としては、前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする第一の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0012】
第四の発明としては、前記内部信号入力手段が、複数の内部信号と複数のテストモード信号とを個別的に受信して複数の入力信号を出力する複数の入力部と、該複数の入力部の出力信号を結合する結合部とを備えることを特徴とする第二の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0013】
第五の発明としては、前記入力部のそれぞれが、該当の内部信号と該当のテストモード信号とを入力とするNANDゲートと、該NANDゲートの出力信号をバッファリングして、該当の入力信号として出力するバッファ部とを備えることを特徴とする第四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0014】
第六の発明としては、前記バッファ部が、複数のインバータを備えることを特徴とする第五の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0015】
第七の発明としては、前記結合部が、前記複数の入力信号を入力とするNORゲートと、該NORゲートの出力信号を反転させてモニタソース信号として出力するインバータとを備えることを特徴とする第四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0016】
第八の発明としては、前記結合部が、該当のテストモード信号に応答して、該当の入力信号を伝達する複数のトランスミッションゲートと、該複数のトランスミッションゲートの出力信号をラッチするラッチ回路と、該ラッチ回路の出力信号を反転させてモニタソース信号として出力するインバータとを備えることを特徴とする第四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0017】
第九の発明としては、前記内部信号出力手段が、前記モニタソース信号をバッファリングして、予定された任意のパッドに送信するバッファを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0018】
第十の発明としては、前記バッファが、複数のインバータを備えることを特徴とする第九の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0019】
第十一の発明としては、前記内部信号出力手段が、前記テストモード信号を反転させるインバータと、該インバータの出力信号をゲート入力とする第1のPMOSトランジスタと、前記テストモード信号をゲート入力とする第1のNMOSトランジスタと、前記モニタソース信号をゲート入力とし、共通ノードが予定された任意のパッドに接続された第2のPMOSトランジスタ及び第2のNMOSトランジスタとを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0020】
第十二の発明としては、前記内部信号出力手段が、前記テストモード信号と前記モニタソース信号とを入力とするNANDゲートと、該NANDゲートの出力信号をバッファリングする第1のバッファ部と、第1のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたPMOSトランジスタと、前記テストモード信号を反転させるインバータと、該インバータの出力信号と前記モニタソース信号とを入力とするNORゲートと、該NORゲートの出力信号をバッファリングする第2のバッファ部と、該第2のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたNMOSトランジスタとを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0021】
第十三の発明としては、前記第1のバッファ部及び第2のバッファ部が、複数のインバータを備えることを特徴とする第十二の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0022】
第十四の発明としては、前記内部信号出力手段が、データと、前記モニタソース信号の第1の論理レベルとを伝達する第1の伝達部と、データと、前記モニタソース信号の前記第1の論理レベル以外の第2の論理レベルとを伝達する第2の伝達部と、第1の制御信号及び第2の制御信号に応答して、前記第1の伝達部及び前記第2の伝達部の出力信号をデータパッドに伝達する出力部と、前記第1の制御信号及び第2の制御信号を生成して前記出力部を制御する制御部とを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0023】
第十五の発明としては、前記第1の伝達部及び第2の伝達部のそれぞれが、前記テストモード信号を反転させるインバータと、データ伝達用のクロック信号とインバータの出力信号とを入力とするNANDゲートと、該NANDゲートの出力信号に応答して、データを伝達する第1のトランスミッションゲートと、前記テストモード信号に応答して、前記モニタソース信号を伝達する第2のトランスミッションゲートとを備えることを特徴とする第十四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0024】
第十六の発明としては、前記出力部が、前記第1の制御信号をゲート入力として第1のラインをリセットさせる第1のPMOSトランジスタと、前記第1のラインに伝達される第1の伝達部の出力信号をラッチする第1のラッチ回路と、該第1のラッチ回路の出力信号をバッファリングする第1のバッファ部と、該第1のバッファ部の出力信号をゲート入力とする第2のPMOSトランジスタと、前記第2の制御信号をゲート入力として第2のラインをリセットさせる第1のNMOSトランジスタと、前記第2のラインに伝達される第2の伝達部の出力信号をラッチする第2のラッチ回路と、該第2のラッチ回路の出力信号をバッファリングする第2のバッファ部と、該第2のバッファ部の出力信号をゲート入力とする第2のNMOSトランジスタとを備えており、前記第2のPMOSトランジスタ及び第2のNMOSトランジスタの共通ノードがパッドに接続されていることを特徴とする第十四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0025】
第十七の発明としては、前記第1のバッファ部及び第2のバッファ部が、複数のインバータを備えることを特徴とする第十六の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0026】
第十八の発明としては、前記制御部が、前記テストモード信号とデータの出力を制御するデータ出力信号とを入力とし、第2の制御信号として出力するNORゲートと、該NORゲートの出力信号を反転させて第1の制御信号として出力するインバータとを備えることを特徴とする第十四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0027】
第十九の発明としては、半導体メモリ装置の内部信号モニタ方法において、テストモード信号に応答して、モニタしようとする1つ又は複数の内部信号を受信するステップと、前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップとを含むことを特徴とする半導体メモリ装置の内部信号モニタ方法を提供する。
【0028】
第二十の発明としては、前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする第十九の発明に記載の半導体メモリ装置の内部信号モニタ方法を提供する。
【発明を実施するための最良の形態】
【0029】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【0030】
図2A及び図2Bは、本発明の実施形態に係る半導体メモリ装置の内部信号モニタ装置を示す構成図である。
【0031】
まず、図2Aを参照すると、半導体メモリ装置の内部信号モニタ装置は、テストモード決定部205の出力信号であるテストモード信号TMに応答して、モニタしようとする内部信号を受信する内部信号入力部201と、テストモード信号TMに応答して、内部信号入力部201から出力されるモニタソース信号SOURCESIGを受信し、予定された任意のパッド207にモニタ信号OUTSIGを送信する内部信号出力部203とを備える。
【0032】
ここで、任意のパッド207は、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及びモニタ専用パッド(ここで、モニタ専用パッドとは、半導体メモリ装置内の未使用パッドを活用してモニタ専用パッドとして用いることを意味する。以下、モニタ専用パッドは、前記の内容と同様である。)であり得る。
【0033】
また、図2Bを参照すると、半導体メモリ装置の内部信号モニタ装置は、第1の内部信号〜第4の内部信号が入力される内部信号入力部251と、内部信号出力部253と、テストモード決定部255と、任意のパッド257とを備える。
【0034】
ここで、詳細事項は、図2Aと同様であるが、内部信号入力部251に入力される内部信号が4つであることに違いがある。
【0035】
続いて、内部信号入力部251について説明する。図3は、図2Bの内部信号入力部251を示す回路図である。同図を参照すると、内部信号入力部251は、第1の入力部301と、第2の入力部302と、第3の入力部303と、第4の入力部304と、結合部305とを備える。
【0036】
更に、図2Aの内部信号入力部201は、図2Bの内部信号入力部251における第1の入力部301のみとなり得る。
【0037】
ここで、第1の入力部301は、第1の内部信号と第1の個別テストモード信号TM1とを入力とする第1のNANDゲートNAND1と、第1のNANDゲートNAND1の出力信号をバッファリングする第1のインバータINV1と、第2のインバータINV2と、第3のインバータINV3とで実現することができる。
【0038】
また、第2の入力部302、第3の入力部303、及び第4の入力部304も、第2の内部信号、第3の内部信号、及び第4の内部信号と、個別テストモード信号TM2、TM3、TM4で実現することに違いがあるだけで、第1の入力部301と同様の回路を用いる。
【0039】
更に、結合部305は、第1の入力部〜第4の入力部301〜304の出力信号である第1の個別モニタソース信号〜第4の個別モニタソース信号M1〜M4を入力とする第1のNORゲートNOR1と、第1のNORゲートNOR1の出力信号を反転させてモニタソース信号SOURCESIGとして出力する第4のインバータINV13とで実現することができる。
【0040】
ここで、結合部305は、図4と同様の回路として実現することもでき、以下では、これについて説明する。
【0041】
図4は、図3の結合部305を示す回路図である。同図を参照すると、結合部305は、第1の個別テストモード信号TM1に応答して、第1の個別モニタソース信号M1を伝達する第1のトランスミッションゲートTG1と、第2の個別テストモード信号TM2に応答して、第2の個別モニタソース信号M2を伝達する第2のトランスミッションゲートTG2と、第3の個別テストモード信号TM3に応答して、第3の個別モニタソース信号M3を伝達する第3のトランスミッションゲートTG3と、第4の個別テストモード信号TM4に応答して、第4の個別モニタソース信号M4を伝達する第4のトランスミッションゲートTG4と、第1のトランスミッションゲート〜第4のトランスミッションゲートTG1〜TG4の出力信号をラッチするラッチ回路401と、ラッチ回路401の出力信号を反転させてモニタソース信号SOURCESIGとして出力するインバータINV14とで実現することができる。ここで、ラッチ回路401は、インバータ型ラッチ回路である。
【0042】
続いて、図2Aの内部信号出力部203及び図2Bの内部信号出力部253を説明する。ここで、図2Aの内部信号出力部203及び図2Bの内部信号出力部203及び253は、同じ回路であるため、図2Bの内部信号出力部253についてのみ説明する。
【0043】
図5Aないし図5Dは、図2Bの内部信号出力部253を示す回路図である。
まず、図5Aを参照すると、内部信号出力部253は、直列接続された2つのバッファINV15、INV16で実現することができる。バッファINV15、INV16は、内部信号入力部の出力信号であるモニタソース信号SOURCESIGをバッファリングして、アドレスパッド、データパッド、コマンドパッド、モニタ専用パッドのような任意のパッド(図示せず)に送信する。
【0044】
また、図5Bを参照すると、内部信号出力部253は、テストモード信号TM_ENを反転させるインバータINV4と、インバータINV4の出力信号をゲート入力とする第1のPMOSトランジスタP1と、テストモード信号TM_ENをゲート入力とする第1のNMOSトランジスタN1と、モニタソース信号SOURCESIGをゲート入力とする第2のPMOSトランジスタP2及び第2のNMOSトランジスタN2と、任意のパッド(図示せず)に接続された第2のPMOSトランジスタP2及び第2のNMOSトランジスタN2の共通出力ノードとで実現することができる。
【0045】
次に、図5Cを参照すると、内部信号出力部253は、テストモード信号TM_ENを反転させる第1のインバータINV17と、第1のインバータINV17の出力信号とモニタソース信号SOURCESIGとを入力とするNORゲートNOR2と、NORゲートNOR2の出力信号をバッファリングする第4のインバータINV20及び第5のインバータINV21と、第5のインバータINV21の出力信号をゲート入力とするNMOSトランジスタN3と、テストモード信号TM_ENとモニタソース信号SOURCESIGとを入力とするNANDゲートNAND5と、NANDゲートNAND5の出力信号をバッファリングする第2のインバータINV18及び第3のインバータINV19と、第3のインバータINV19の出力信号をゲート入力とするPMOSトランジスタP3と、任意のパッド(図示せず)に接続されたPMOSトランジスタP3及びNMOSトランジスタN3の共通出力ノードとで実現することができる。
【0046】
更に、図5Dは、データパッドのような任意のパッド(図示せず)にモニタ信号OUTSIGを伝達する内部信号出力部253を示すものである。同図を参照すると、内部信号出力部253は、第1の伝達部501と、第2の伝達部507と、制御部509と、出力部511とを備える。
【0047】
ここで、重要なのは、モニタ信号OUTSIGは、データとモニタソース信号SOURCESIGとの衝突なく、データパッドに出力されなければならないということである。
【0048】
このような衝突を防止するための内部信号出力部253を、より詳細に説明すると、第1の伝達部501は、テストモード信号TM_ENを反転させる第1のインバータINV22と、第1のインバータINV22の出力信号と出力クロック信号CLK_DOとを入力とする第1のNANDゲートNAND6と、第1のNANDゲートNAND6の出力信号に応答して、データ信号DATAを伝達する第1のトランスミッションゲートTG5と、テストモード信号TM_ENに応答して、モニタソース信号SOURCESIGを伝達する第2のトランスミッションゲートTG6とで実現することができる。ここで、第1のトランスミッションゲートTG5及び第2のトランスミッションゲートTG6の伝達信号は、出力部511のアップラインUP_LINEに伝達される。
【0049】
次に、第2の伝達部507は、テストモード信号TM_ENを反転させる第2のインバータINV24と、第2のインバータINV24の出力信号と出力クロック信号CLK_DOとを入力とする第2のNANDゲートNAND7と、第2のNANDゲートNAND7の出力信号に応答して、データ信号DATAを伝達する第3のトランスミッションゲートTG7と、テストモード信号TM_ENに応答して、モニタソース信号SOURCESIGを伝達する第4のトランスミッションゲートTG8とで実現することができる。ここで、第3のトランスミッションゲートTG7及び第4のトランスミッションゲートTG8の伝達信号は、出力部511のダウンラインDOWN_LINEに伝達される。
【0050】
また、制御部509は、テストモード信号TM_ENとデータ信号DATAの出力を制御するデータ出力信号DOUT_ENとを入力とし、出力部511のダウンラインDOWN_LINEをリセットさせる第1のリセット信号ENBを出力する第1のNORゲートNOR3と、第1のNORゲートNOR3の出力信号を反転させて出力部511のアップラインUP_LINEをリセットさせる第2のリセット信号ENを出力する第3のインバータINV23とで実現することができる。
【0051】
次に、出力部511は、第2のリセット信号ENを入力としてアップラインUP_LINEをリセットさせる第1のPMOSトランジスタP4と、第1の伝達部501の出力信号をラッチする第1のラッチ回路515と、第1のラッチ回路515の出力信号をバッファリングする第4のインバータINV25及び第5のインバータINV26と、第5のインバータINV26の出力信号をゲート入力とする第2のPMOSトランジスタP5と、第1のリセット信号ENBを入力としてダウンラインDOWN_LINEをリセットさせる第1のNMOSトランジスタN4と、第2の伝達部507の出力信号をラッチする第2のラッチ回路517と、第2のラッチ回路517の出力信号をバッファリングする第6のインバータINV27及び第7のインバータINV28と、第7のインバータINV28の出力信号をゲート入力とする第2のNMOSトランジスタN5とで実現することができる。
【0052】
このような内部信号出力部253の動作を簡略に説明すると、制御部509において、データ出力信号DOUT_ENとテストモード信号TM_ENとが論理レベル「ロー」状態になると、出力部511は動作せず、テストモードになって、テストモード信号TM_ENが論理レベル「ハイ」状態になると、出力部511は動作する。
【0053】
同時に、テストモード信号TM_ENに応答して、第1の伝達部501の第1のトランスミッションゲートTG5及び第2の伝達部507の第3のトランスミッションゲートTG7は動作せず、第2のトランスミッションゲートTG6及び第4のトランスミッションゲートTG8は動作する。すなわち、データ信号DATAが、出力部511に伝達されず、モニタソース信号SOURCESIGは、出力部511に伝達されるのである。
【0054】
その後、出力部511は、モニタソース信号SOURCESIGを受信してモニタ信号OUTSIGを生成し、データパッドに伝達する。
【0055】
一方、データパッドをモニタ信号OUTSIGの出力パッドとして用いる内部信号モニタ装置は、複数であり得る。
【0056】
図6は、データパッドをモニタ信号OUTSIGの出力パッドとして用いる複数の内部信号モニタ装置を示すブロック図である。
同図を参照すると、半導体メモリ装置は、第1のモニタ装置701と、第2のモニタ装置703と、第nのモニタ装置705と、これらを制御するテストモード決定部707とを備える。
【0057】
ここで、データパッドの場合、データの入出力に用いられるため、内部信号をモニタする場合は、ノーマル動作時に出力されるべきメモリセルのデータを読み出す動作に制限があり得る。しかし、代表的な半導体メモリ装置のDRAMは、×4動作モード、×8動作モード、×16動作モードといったように、様々なビット構成を有する製品を同時に1つのチップで実現して使用する。このため、実際、×4動作モード及び×8動作モードの場合、8個又は12個のデータパッドは用いられていないことから、その未使用パッドを使用すれば、追加パッドの負担を軽減することができる。また、テストモード時に実際のデータがデータパッドに出力されなくても、この内部信号の出力によってチップの状態を把握することに無理はなかろう。
【0058】
更に、データパッドをモニタ信号OUTSIGの出力パッドとして用いる複数の内部信号モニタ装置の動作は、上述した内部信号入力部及び図5Dの内容を把握すれば分かるため、これについての説明は省略する。
【0059】
図7は、図6のテストモード決定部707を示す回路図である。同図を参照すると、テストモード決定部707は、個別テストモード信号TM<0:n>を生成する個別テストモード信号生成部601と、個別テストモード信号TM<0:n>を結合してテストモード信号TM_ENとして出力する結合回路603とを備える。
【0060】
ここで、結合回路603は、個別テストモード信号TM<0:n>を入力とするNORゲートと、NORゲートの出力信号を反転させてテストモード信号TM_ENとして出力するインバータとで実現することができる。
【0061】
以下では、このように設計された内部信号モニタ装置を半導体メモリ装置に採用する場合について説明する。
【0062】
図8A及び図8Bは、内部信号モニタ装置を採用した半導体メモリ装置を示す図である。
【0063】
まず、図8Aを参照すると、プローブ装置を用いて、任意のパッドに送信された内部信号をモニタする場合を示すものであって、この方法により、従来の内部信号の歪みの問題を解決することができる。
【0064】
また、図8Bを参照すると、プローブカードを用いて、任意のパッドに送信された内部信号をモニタする場合を示すものであって、同様に、従来の内部信号の歪みの問題を解決することができる。
【0065】
上述したように、従来では、半導体メモリ装置の内部信号のモニタ時、モニタしようとするノードにプローブを直接接続させてモニタするため、ノイズによって内部信号の歪みの問題が発生していたが、本発明によると、テストモード信号で制御するとともに、モニタ信号の内部信号を任意のパッドに送信させることにより、上記の問題を解決することができる。
【0066】
また、従来では、パッケージ化した半導体メモリ装置の内部信号のモニタ時には、パッケージング物質を除去して(測定しようとする内部信号が伝達される物理的ノードを露出させて)モニタしていたが、本発明によると、任意のパッドに内部信号を送信させて外部ピンを介してモニタするため、パッケージング物質を除去する必要はない。
【0067】
本発明は、内部信号が送信された任意のパッドを介して容易にモニタすることができ、従来のような内部信号の歪みによる動作上のエラーを防止することができる。
【0068】
また、パッケージ状態の半導体メモリ装置の内部信号も、任意のパッドに結合した外部ピンを介してモニタすることができ、検証が容易で、かつ製品の開発時間を短縮することができる。
【0069】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【0070】
例えば、上述した実施形態において用いられた論理の種類及び配置は、入力信号及び出力信号がいずれもハイレベルのアクティブ信号である場合を一例として実現したものであり、アクティブ信号の極性が変われば、論理の実現例も変化する。このような実現例は数多く、本発明の属する技術分野における通常の知識を有する者にとって技術的に容易に想到できる事項であるため、それに関する言及は省略する。
【0071】
なお、上述の実施形態において、内部信号入力部及び内部信号出力部は、複数の論理回路で実現する場合を一例として説明しているが、これもまた、1つの実現例に過ぎない。
【図面の簡単な説明】
【0072】
【図1】従来技術に係る半導体メモリ装置の内部信号モニタ装置を示すブロック図である。
【図2A】本発明の実施形態に係る半導体メモリ装置の内部信号モニタ装置を示す構成図である。
【図2B】本発明の実施形態に係る半導体メモリ装置の内部信号モニタ装置を示す構成図である。
【図3】図2Bの内部信号入力部251を示す回路図である。
【図4】図3の結合部305を示す回路図である。
【図5A】図2Bの内部信号出力部253を示す回路図である。
【図5B】図2Bの内部信号出力部253を示す回路図である。
【図5C】図2Bの内部信号出力部253を示す回路図である。
【図5D】図2Bの内部信号出力部253を示す回路図である。
【図6】データパッドをモニタ信号OUTSIGの出力パッドとして用いる複数の内部信号モニタ装置を示すブロック図である。
【図7】図6のテストモード決定部707を示す回路図である。
【図8A】本発明に係る内部信号モニタ装置を採用した半導体メモリ装置を示す図である。
【図8B】本発明に係る内部信号モニタ装置を採用した半導体メモリ装置を示す図である。
【符号の説明】
【0073】
201 内部信号入力部
203 内部信号出力部
205 テストモード決定部
207 任意のパッド
【技術分野】
【0001】
本発明は、半導体設計技術に関し、特に、半導体メモリ装置の内部信号モニタ装置及びモニタ方法に関する。
【背景技術】
【0002】
半導体メモリ装置は、メモリセルから読み出したデータを、複数の内部信号に応じて、入出力パッド(DQ pad)を介して外部に伝達する。このとき、様々な要因から、所望のデータが歪んで伝達されたり、又は伝達されないといった問題が発生し得る。その原因のひとつは、内部信号の歪みである。このため、所望のデータが実際に入出力パッドに出力されるか否かによって内部信号の動作状況を把握しなければならない。ここで、所望のデータが出力されなければ、様々な形のテストを行い、所望するデータと、実際に出力されるデータとの差を比較しながら、内部の疑わしい回路を探し出し、信号の異常の有無を調べる。このためには、ピコプローブなどのような装置に接続させたオシロスコープによって内部信号を読み出したり、高価な内部信号プローブ装置を用いて内部信号を把握する。
【0003】
しかしながら、ピコプローブに接続させたオシロスコープによって内部信号を読み出したり、内部信号プローブ装置を用いて内部信号を把握することは、データ出力のパス/フェイル(pass/fail)を判断する単純な作業に比べ、より高度な技術が要求される。しかも、実際に内部で用いられている信号は、チップの内部に設けられた小さなドライバ段の出力信号であるため、それを測定するには、ピコプローブのような外部装置を、測定しようとするノードに直接接触させなければならない。この場合、その測定信号が歪んでしまい、信号及び動作の把握が不可能になる可能性がある。そればかりか、実際に配線したものの場合、保護膜に囲まれているため、それを除去するための先行作業が必要となる。図1は、このような内容を裏付けるため、従来技術に係る半導体メモリ装置の内部信号モニタ装置を示したものである。
【0004】
更に、半導体チップは、通常、パッケージ状態になっているが、ピコプローブや内部信号プローブ装置を用いるには、パッケージ化したチップを解体して測定しなければならないため、測定信号の把握が非常に困難となる。
【特許文献1】特開2004−281044
【発明の開示】
【発明が解決しようとする課題】
【0005】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、モニタしようとする内部信号を高精度で検証することのできる半導体メモリ装置の内部信号モニタ装置及びモニタ方法を提供することにある。
【0006】
また、本発明の他の目的は、内部信号のモニタ時、従来よりも容易かつ迅速に検証することのできる半導体メモリ装置の内部信号モニタ装置及びモニタ方法を提供することにある。
【課題を解決するための手段】
【0007】
上記課題を達成するための本発明の実施形態によると、テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段とを備える半導体メモリ装置の内部信号モニタ装置を提供する。
【0008】
また、半導体メモリ装置の内部信号モニタ方法において、テストモード信号に応答して、モニタしようとする1つ又は複数の内部信号を受信するステップと、前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップとを含む半導体メモリ装置の内部信号モニタ方法を提供する。
【0009】
すなわち、第一の発明としては、テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段とを備えることを特徴とする半導体メモリ装置の内部信号モニタ装置を提供する。
【0010】
第二の発明としては、前記内部信号入力手段が、複数の内部信号と複数のテストモード信号とを受信するために複数備えられ、前記内部信号出力手段が、前記内部信号入力手段の数に対応する個数で備えられることを特徴とする第一の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0011】
第三の発明としては、前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする第一の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0012】
第四の発明としては、前記内部信号入力手段が、複数の内部信号と複数のテストモード信号とを個別的に受信して複数の入力信号を出力する複数の入力部と、該複数の入力部の出力信号を結合する結合部とを備えることを特徴とする第二の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0013】
第五の発明としては、前記入力部のそれぞれが、該当の内部信号と該当のテストモード信号とを入力とするNANDゲートと、該NANDゲートの出力信号をバッファリングして、該当の入力信号として出力するバッファ部とを備えることを特徴とする第四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0014】
第六の発明としては、前記バッファ部が、複数のインバータを備えることを特徴とする第五の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0015】
第七の発明としては、前記結合部が、前記複数の入力信号を入力とするNORゲートと、該NORゲートの出力信号を反転させてモニタソース信号として出力するインバータとを備えることを特徴とする第四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0016】
第八の発明としては、前記結合部が、該当のテストモード信号に応答して、該当の入力信号を伝達する複数のトランスミッションゲートと、該複数のトランスミッションゲートの出力信号をラッチするラッチ回路と、該ラッチ回路の出力信号を反転させてモニタソース信号として出力するインバータとを備えることを特徴とする第四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0017】
第九の発明としては、前記内部信号出力手段が、前記モニタソース信号をバッファリングして、予定された任意のパッドに送信するバッファを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0018】
第十の発明としては、前記バッファが、複数のインバータを備えることを特徴とする第九の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0019】
第十一の発明としては、前記内部信号出力手段が、前記テストモード信号を反転させるインバータと、該インバータの出力信号をゲート入力とする第1のPMOSトランジスタと、前記テストモード信号をゲート入力とする第1のNMOSトランジスタと、前記モニタソース信号をゲート入力とし、共通ノードが予定された任意のパッドに接続された第2のPMOSトランジスタ及び第2のNMOSトランジスタとを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0020】
第十二の発明としては、前記内部信号出力手段が、前記テストモード信号と前記モニタソース信号とを入力とするNANDゲートと、該NANDゲートの出力信号をバッファリングする第1のバッファ部と、第1のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたPMOSトランジスタと、前記テストモード信号を反転させるインバータと、該インバータの出力信号と前記モニタソース信号とを入力とするNORゲートと、該NORゲートの出力信号をバッファリングする第2のバッファ部と、該第2のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたNMOSトランジスタとを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0021】
第十三の発明としては、前記第1のバッファ部及び第2のバッファ部が、複数のインバータを備えることを特徴とする第十二の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0022】
第十四の発明としては、前記内部信号出力手段が、データと、前記モニタソース信号の第1の論理レベルとを伝達する第1の伝達部と、データと、前記モニタソース信号の前記第1の論理レベル以外の第2の論理レベルとを伝達する第2の伝達部と、第1の制御信号及び第2の制御信号に応答して、前記第1の伝達部及び前記第2の伝達部の出力信号をデータパッドに伝達する出力部と、前記第1の制御信号及び第2の制御信号を生成して前記出力部を制御する制御部とを備えることを特徴とする第三の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0023】
第十五の発明としては、前記第1の伝達部及び第2の伝達部のそれぞれが、前記テストモード信号を反転させるインバータと、データ伝達用のクロック信号とインバータの出力信号とを入力とするNANDゲートと、該NANDゲートの出力信号に応答して、データを伝達する第1のトランスミッションゲートと、前記テストモード信号に応答して、前記モニタソース信号を伝達する第2のトランスミッションゲートとを備えることを特徴とする第十四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0024】
第十六の発明としては、前記出力部が、前記第1の制御信号をゲート入力として第1のラインをリセットさせる第1のPMOSトランジスタと、前記第1のラインに伝達される第1の伝達部の出力信号をラッチする第1のラッチ回路と、該第1のラッチ回路の出力信号をバッファリングする第1のバッファ部と、該第1のバッファ部の出力信号をゲート入力とする第2のPMOSトランジスタと、前記第2の制御信号をゲート入力として第2のラインをリセットさせる第1のNMOSトランジスタと、前記第2のラインに伝達される第2の伝達部の出力信号をラッチする第2のラッチ回路と、該第2のラッチ回路の出力信号をバッファリングする第2のバッファ部と、該第2のバッファ部の出力信号をゲート入力とする第2のNMOSトランジスタとを備えており、前記第2のPMOSトランジスタ及び第2のNMOSトランジスタの共通ノードがパッドに接続されていることを特徴とする第十四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0025】
第十七の発明としては、前記第1のバッファ部及び第2のバッファ部が、複数のインバータを備えることを特徴とする第十六の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0026】
第十八の発明としては、前記制御部が、前記テストモード信号とデータの出力を制御するデータ出力信号とを入力とし、第2の制御信号として出力するNORゲートと、該NORゲートの出力信号を反転させて第1の制御信号として出力するインバータとを備えることを特徴とする第十四の発明に記載の半導体メモリ装置の内部信号モニタ装置を提供する。
【0027】
第十九の発明としては、半導体メモリ装置の内部信号モニタ方法において、テストモード信号に応答して、モニタしようとする1つ又は複数の内部信号を受信するステップと、前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップとを含むことを特徴とする半導体メモリ装置の内部信号モニタ方法を提供する。
【0028】
第二十の発明としては、前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする第十九の発明に記載の半導体メモリ装置の内部信号モニタ方法を提供する。
【発明を実施するための最良の形態】
【0029】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【0030】
図2A及び図2Bは、本発明の実施形態に係る半導体メモリ装置の内部信号モニタ装置を示す構成図である。
【0031】
まず、図2Aを参照すると、半導体メモリ装置の内部信号モニタ装置は、テストモード決定部205の出力信号であるテストモード信号TMに応答して、モニタしようとする内部信号を受信する内部信号入力部201と、テストモード信号TMに応答して、内部信号入力部201から出力されるモニタソース信号SOURCESIGを受信し、予定された任意のパッド207にモニタ信号OUTSIGを送信する内部信号出力部203とを備える。
【0032】
ここで、任意のパッド207は、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及びモニタ専用パッド(ここで、モニタ専用パッドとは、半導体メモリ装置内の未使用パッドを活用してモニタ専用パッドとして用いることを意味する。以下、モニタ専用パッドは、前記の内容と同様である。)であり得る。
【0033】
また、図2Bを参照すると、半導体メモリ装置の内部信号モニタ装置は、第1の内部信号〜第4の内部信号が入力される内部信号入力部251と、内部信号出力部253と、テストモード決定部255と、任意のパッド257とを備える。
【0034】
ここで、詳細事項は、図2Aと同様であるが、内部信号入力部251に入力される内部信号が4つであることに違いがある。
【0035】
続いて、内部信号入力部251について説明する。図3は、図2Bの内部信号入力部251を示す回路図である。同図を参照すると、内部信号入力部251は、第1の入力部301と、第2の入力部302と、第3の入力部303と、第4の入力部304と、結合部305とを備える。
【0036】
更に、図2Aの内部信号入力部201は、図2Bの内部信号入力部251における第1の入力部301のみとなり得る。
【0037】
ここで、第1の入力部301は、第1の内部信号と第1の個別テストモード信号TM1とを入力とする第1のNANDゲートNAND1と、第1のNANDゲートNAND1の出力信号をバッファリングする第1のインバータINV1と、第2のインバータINV2と、第3のインバータINV3とで実現することができる。
【0038】
また、第2の入力部302、第3の入力部303、及び第4の入力部304も、第2の内部信号、第3の内部信号、及び第4の内部信号と、個別テストモード信号TM2、TM3、TM4で実現することに違いがあるだけで、第1の入力部301と同様の回路を用いる。
【0039】
更に、結合部305は、第1の入力部〜第4の入力部301〜304の出力信号である第1の個別モニタソース信号〜第4の個別モニタソース信号M1〜M4を入力とする第1のNORゲートNOR1と、第1のNORゲートNOR1の出力信号を反転させてモニタソース信号SOURCESIGとして出力する第4のインバータINV13とで実現することができる。
【0040】
ここで、結合部305は、図4と同様の回路として実現することもでき、以下では、これについて説明する。
【0041】
図4は、図3の結合部305を示す回路図である。同図を参照すると、結合部305は、第1の個別テストモード信号TM1に応答して、第1の個別モニタソース信号M1を伝達する第1のトランスミッションゲートTG1と、第2の個別テストモード信号TM2に応答して、第2の個別モニタソース信号M2を伝達する第2のトランスミッションゲートTG2と、第3の個別テストモード信号TM3に応答して、第3の個別モニタソース信号M3を伝達する第3のトランスミッションゲートTG3と、第4の個別テストモード信号TM4に応答して、第4の個別モニタソース信号M4を伝達する第4のトランスミッションゲートTG4と、第1のトランスミッションゲート〜第4のトランスミッションゲートTG1〜TG4の出力信号をラッチするラッチ回路401と、ラッチ回路401の出力信号を反転させてモニタソース信号SOURCESIGとして出力するインバータINV14とで実現することができる。ここで、ラッチ回路401は、インバータ型ラッチ回路である。
【0042】
続いて、図2Aの内部信号出力部203及び図2Bの内部信号出力部253を説明する。ここで、図2Aの内部信号出力部203及び図2Bの内部信号出力部203及び253は、同じ回路であるため、図2Bの内部信号出力部253についてのみ説明する。
【0043】
図5Aないし図5Dは、図2Bの内部信号出力部253を示す回路図である。
まず、図5Aを参照すると、内部信号出力部253は、直列接続された2つのバッファINV15、INV16で実現することができる。バッファINV15、INV16は、内部信号入力部の出力信号であるモニタソース信号SOURCESIGをバッファリングして、アドレスパッド、データパッド、コマンドパッド、モニタ専用パッドのような任意のパッド(図示せず)に送信する。
【0044】
また、図5Bを参照すると、内部信号出力部253は、テストモード信号TM_ENを反転させるインバータINV4と、インバータINV4の出力信号をゲート入力とする第1のPMOSトランジスタP1と、テストモード信号TM_ENをゲート入力とする第1のNMOSトランジスタN1と、モニタソース信号SOURCESIGをゲート入力とする第2のPMOSトランジスタP2及び第2のNMOSトランジスタN2と、任意のパッド(図示せず)に接続された第2のPMOSトランジスタP2及び第2のNMOSトランジスタN2の共通出力ノードとで実現することができる。
【0045】
次に、図5Cを参照すると、内部信号出力部253は、テストモード信号TM_ENを反転させる第1のインバータINV17と、第1のインバータINV17の出力信号とモニタソース信号SOURCESIGとを入力とするNORゲートNOR2と、NORゲートNOR2の出力信号をバッファリングする第4のインバータINV20及び第5のインバータINV21と、第5のインバータINV21の出力信号をゲート入力とするNMOSトランジスタN3と、テストモード信号TM_ENとモニタソース信号SOURCESIGとを入力とするNANDゲートNAND5と、NANDゲートNAND5の出力信号をバッファリングする第2のインバータINV18及び第3のインバータINV19と、第3のインバータINV19の出力信号をゲート入力とするPMOSトランジスタP3と、任意のパッド(図示せず)に接続されたPMOSトランジスタP3及びNMOSトランジスタN3の共通出力ノードとで実現することができる。
【0046】
更に、図5Dは、データパッドのような任意のパッド(図示せず)にモニタ信号OUTSIGを伝達する内部信号出力部253を示すものである。同図を参照すると、内部信号出力部253は、第1の伝達部501と、第2の伝達部507と、制御部509と、出力部511とを備える。
【0047】
ここで、重要なのは、モニタ信号OUTSIGは、データとモニタソース信号SOURCESIGとの衝突なく、データパッドに出力されなければならないということである。
【0048】
このような衝突を防止するための内部信号出力部253を、より詳細に説明すると、第1の伝達部501は、テストモード信号TM_ENを反転させる第1のインバータINV22と、第1のインバータINV22の出力信号と出力クロック信号CLK_DOとを入力とする第1のNANDゲートNAND6と、第1のNANDゲートNAND6の出力信号に応答して、データ信号DATAを伝達する第1のトランスミッションゲートTG5と、テストモード信号TM_ENに応答して、モニタソース信号SOURCESIGを伝達する第2のトランスミッションゲートTG6とで実現することができる。ここで、第1のトランスミッションゲートTG5及び第2のトランスミッションゲートTG6の伝達信号は、出力部511のアップラインUP_LINEに伝達される。
【0049】
次に、第2の伝達部507は、テストモード信号TM_ENを反転させる第2のインバータINV24と、第2のインバータINV24の出力信号と出力クロック信号CLK_DOとを入力とする第2のNANDゲートNAND7と、第2のNANDゲートNAND7の出力信号に応答して、データ信号DATAを伝達する第3のトランスミッションゲートTG7と、テストモード信号TM_ENに応答して、モニタソース信号SOURCESIGを伝達する第4のトランスミッションゲートTG8とで実現することができる。ここで、第3のトランスミッションゲートTG7及び第4のトランスミッションゲートTG8の伝達信号は、出力部511のダウンラインDOWN_LINEに伝達される。
【0050】
また、制御部509は、テストモード信号TM_ENとデータ信号DATAの出力を制御するデータ出力信号DOUT_ENとを入力とし、出力部511のダウンラインDOWN_LINEをリセットさせる第1のリセット信号ENBを出力する第1のNORゲートNOR3と、第1のNORゲートNOR3の出力信号を反転させて出力部511のアップラインUP_LINEをリセットさせる第2のリセット信号ENを出力する第3のインバータINV23とで実現することができる。
【0051】
次に、出力部511は、第2のリセット信号ENを入力としてアップラインUP_LINEをリセットさせる第1のPMOSトランジスタP4と、第1の伝達部501の出力信号をラッチする第1のラッチ回路515と、第1のラッチ回路515の出力信号をバッファリングする第4のインバータINV25及び第5のインバータINV26と、第5のインバータINV26の出力信号をゲート入力とする第2のPMOSトランジスタP5と、第1のリセット信号ENBを入力としてダウンラインDOWN_LINEをリセットさせる第1のNMOSトランジスタN4と、第2の伝達部507の出力信号をラッチする第2のラッチ回路517と、第2のラッチ回路517の出力信号をバッファリングする第6のインバータINV27及び第7のインバータINV28と、第7のインバータINV28の出力信号をゲート入力とする第2のNMOSトランジスタN5とで実現することができる。
【0052】
このような内部信号出力部253の動作を簡略に説明すると、制御部509において、データ出力信号DOUT_ENとテストモード信号TM_ENとが論理レベル「ロー」状態になると、出力部511は動作せず、テストモードになって、テストモード信号TM_ENが論理レベル「ハイ」状態になると、出力部511は動作する。
【0053】
同時に、テストモード信号TM_ENに応答して、第1の伝達部501の第1のトランスミッションゲートTG5及び第2の伝達部507の第3のトランスミッションゲートTG7は動作せず、第2のトランスミッションゲートTG6及び第4のトランスミッションゲートTG8は動作する。すなわち、データ信号DATAが、出力部511に伝達されず、モニタソース信号SOURCESIGは、出力部511に伝達されるのである。
【0054】
その後、出力部511は、モニタソース信号SOURCESIGを受信してモニタ信号OUTSIGを生成し、データパッドに伝達する。
【0055】
一方、データパッドをモニタ信号OUTSIGの出力パッドとして用いる内部信号モニタ装置は、複数であり得る。
【0056】
図6は、データパッドをモニタ信号OUTSIGの出力パッドとして用いる複数の内部信号モニタ装置を示すブロック図である。
同図を参照すると、半導体メモリ装置は、第1のモニタ装置701と、第2のモニタ装置703と、第nのモニタ装置705と、これらを制御するテストモード決定部707とを備える。
【0057】
ここで、データパッドの場合、データの入出力に用いられるため、内部信号をモニタする場合は、ノーマル動作時に出力されるべきメモリセルのデータを読み出す動作に制限があり得る。しかし、代表的な半導体メモリ装置のDRAMは、×4動作モード、×8動作モード、×16動作モードといったように、様々なビット構成を有する製品を同時に1つのチップで実現して使用する。このため、実際、×4動作モード及び×8動作モードの場合、8個又は12個のデータパッドは用いられていないことから、その未使用パッドを使用すれば、追加パッドの負担を軽減することができる。また、テストモード時に実際のデータがデータパッドに出力されなくても、この内部信号の出力によってチップの状態を把握することに無理はなかろう。
【0058】
更に、データパッドをモニタ信号OUTSIGの出力パッドとして用いる複数の内部信号モニタ装置の動作は、上述した内部信号入力部及び図5Dの内容を把握すれば分かるため、これについての説明は省略する。
【0059】
図7は、図6のテストモード決定部707を示す回路図である。同図を参照すると、テストモード決定部707は、個別テストモード信号TM<0:n>を生成する個別テストモード信号生成部601と、個別テストモード信号TM<0:n>を結合してテストモード信号TM_ENとして出力する結合回路603とを備える。
【0060】
ここで、結合回路603は、個別テストモード信号TM<0:n>を入力とするNORゲートと、NORゲートの出力信号を反転させてテストモード信号TM_ENとして出力するインバータとで実現することができる。
【0061】
以下では、このように設計された内部信号モニタ装置を半導体メモリ装置に採用する場合について説明する。
【0062】
図8A及び図8Bは、内部信号モニタ装置を採用した半導体メモリ装置を示す図である。
【0063】
まず、図8Aを参照すると、プローブ装置を用いて、任意のパッドに送信された内部信号をモニタする場合を示すものであって、この方法により、従来の内部信号の歪みの問題を解決することができる。
【0064】
また、図8Bを参照すると、プローブカードを用いて、任意のパッドに送信された内部信号をモニタする場合を示すものであって、同様に、従来の内部信号の歪みの問題を解決することができる。
【0065】
上述したように、従来では、半導体メモリ装置の内部信号のモニタ時、モニタしようとするノードにプローブを直接接続させてモニタするため、ノイズによって内部信号の歪みの問題が発生していたが、本発明によると、テストモード信号で制御するとともに、モニタ信号の内部信号を任意のパッドに送信させることにより、上記の問題を解決することができる。
【0066】
また、従来では、パッケージ化した半導体メモリ装置の内部信号のモニタ時には、パッケージング物質を除去して(測定しようとする内部信号が伝達される物理的ノードを露出させて)モニタしていたが、本発明によると、任意のパッドに内部信号を送信させて外部ピンを介してモニタするため、パッケージング物質を除去する必要はない。
【0067】
本発明は、内部信号が送信された任意のパッドを介して容易にモニタすることができ、従来のような内部信号の歪みによる動作上のエラーを防止することができる。
【0068】
また、パッケージ状態の半導体メモリ装置の内部信号も、任意のパッドに結合した外部ピンを介してモニタすることができ、検証が容易で、かつ製品の開発時間を短縮することができる。
【0069】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【0070】
例えば、上述した実施形態において用いられた論理の種類及び配置は、入力信号及び出力信号がいずれもハイレベルのアクティブ信号である場合を一例として実現したものであり、アクティブ信号の極性が変われば、論理の実現例も変化する。このような実現例は数多く、本発明の属する技術分野における通常の知識を有する者にとって技術的に容易に想到できる事項であるため、それに関する言及は省略する。
【0071】
なお、上述の実施形態において、内部信号入力部及び内部信号出力部は、複数の論理回路で実現する場合を一例として説明しているが、これもまた、1つの実現例に過ぎない。
【図面の簡単な説明】
【0072】
【図1】従来技術に係る半導体メモリ装置の内部信号モニタ装置を示すブロック図である。
【図2A】本発明の実施形態に係る半導体メモリ装置の内部信号モニタ装置を示す構成図である。
【図2B】本発明の実施形態に係る半導体メモリ装置の内部信号モニタ装置を示す構成図である。
【図3】図2Bの内部信号入力部251を示す回路図である。
【図4】図3の結合部305を示す回路図である。
【図5A】図2Bの内部信号出力部253を示す回路図である。
【図5B】図2Bの内部信号出力部253を示す回路図である。
【図5C】図2Bの内部信号出力部253を示す回路図である。
【図5D】図2Bの内部信号出力部253を示す回路図である。
【図6】データパッドをモニタ信号OUTSIGの出力パッドとして用いる複数の内部信号モニタ装置を示すブロック図である。
【図7】図6のテストモード決定部707を示す回路図である。
【図8A】本発明に係る内部信号モニタ装置を採用した半導体メモリ装置を示す図である。
【図8B】本発明に係る内部信号モニタ装置を採用した半導体メモリ装置を示す図である。
【符号の説明】
【0073】
201 内部信号入力部
203 内部信号出力部
205 テストモード決定部
207 任意のパッド
【特許請求の範囲】
【請求項1】
テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、
前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段と
を備えることを特徴とする半導体メモリ装置の内部信号モニタ装置。
【請求項2】
前記内部信号入力手段が、複数の内部信号と複数のテストモード信号とを受信するために複数備えられ、前記内部信号出力手段が、前記内部信号入力手段の数に対応する個数で備えられることを特徴とする請求項1に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項3】
前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする請求項1に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項4】
前記内部信号入力手段が、
複数の内部信号と複数のテストモード信号とを個別的に受信して複数の入力信号を出力する複数の入力部と、
該複数の入力部の出力信号を結合する結合部と
を備えることを特徴とする請求項2に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項5】
前記入力部のそれぞれが、
該当の内部信号と該当のテストモード信号とを入力とするNANDゲートと、
該NANDゲートの出力信号をバッファリングして、該当の入力信号として出力するバッファ部と
を備えることを特徴とする請求項4に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項6】
前記バッファ部が、
複数のインバータを備えることを特徴とする請求項5に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項7】
前記結合部が、
前記複数の入力信号を入力とするNORゲートと、
該NORゲートの出力信号を反転させてモニタソース信号として出力するインバータと
を備えることを特徴とする請求項4に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項8】
前記結合部が、
該当のテストモード信号に応答して、該当の入力信号を伝達する複数のトランスミッションゲートと、
該複数のトランスミッションゲートの出力信号をラッチするラッチ回路と、
該ラッチ回路の出力信号を反転させてモニタソース信号として出力するインバータと
を備えることを特徴とする請求項4に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項9】
前記内部信号出力手段が、
前記モニタソース信号をバッファリングして、予定された任意のパッドに送信するバッファを備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項10】
前記バッファが、
複数のインバータを備えることを特徴とする請求項9に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項11】
前記内部信号出力手段が、
前記テストモード信号を反転させるインバータと、
該インバータの出力信号をゲート入力とする第1のPMOSトランジスタと、
前記テストモード信号をゲート入力とする第1のNMOSトランジスタと、
前記モニタソース信号をゲート入力とし、共通ノードが予定された任意のパッドに接続された第2のPMOSトランジスタ及び第2のNMOSトランジスタと
を備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項12】
前記内部信号出力手段が、
前記テストモード信号と前記モニタソース信号とを入力とするNANDゲートと、
該NANDゲートの出力信号をバッファリングする第1のバッファ部と、
第1のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたPMOSトランジスタと、
前記テストモード信号を反転させるインバータと、
該インバータの出力信号と前記モニタソース信号とを入力とするNORゲートと、
該NORゲートの出力信号をバッファリングする第2のバッファ部と、
該第2のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたNMOSトランジスタと
を備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項13】
前記第1のバッファ部及び第2のバッファ部が、
複数のインバータを備えることを特徴とする請求項12に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項14】
前記内部信号出力手段が、
データと、前記モニタソース信号の第1の論理レベルとを伝達する第1の伝達部と、
データと、前記モニタソース信号の前記第1の論理レベル以外の第2の論理レベルとを伝達する第2の伝達部と、
第1の制御信号及び第2の制御信号に応答して、前記第1の伝達部及び前記第2の伝達部の出力信号をデータパッドに伝達する出力部と、
前記第1の制御信号及び第2の制御信号を生成して前記出力部を制御する制御部と
を備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項15】
前記第1の伝達部及び第2の伝達部のそれぞれが、
前記テストモード信号を反転させるインバータと、
データ伝達用のクロック信号とインバータの出力信号とを入力とするNANDゲートと、
該NANDゲートの出力信号に応答して、データを伝達する第1のトランスミッションゲートと、
前記テストモード信号に応答して、前記モニタソース信号を伝達する第2のトランスミッションゲートと
を備えることを特徴とする請求項14に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項16】
前記出力部が、
前記第1の制御信号をゲート入力として第1のラインをリセットさせる第1のPMOSトランジスタと、
前記第1のラインに伝達される第1の伝達部の出力信号をラッチする第1のラッチ回路と、
該第1のラッチ回路の出力信号をバッファリングする第1のバッファ部と、
該第1のバッファ部の出力信号をゲート入力とする第2のPMOSトランジスタと、
前記第2の制御信号をゲート入力として第2のラインをリセットさせる第1のNMOSトランジスタと、
前記第2のラインに伝達される第2の伝達部の出力信号をラッチする第2のラッチ回路と、
該第2のラッチ回路の出力信号をバッファリングする第2のバッファ部と、
該第2のバッファ部の出力信号をゲート入力とする第2のNMOSトランジスタとを備えており、
前記第2のPMOSトランジスタ及び第2のNMOSトランジスタの共通ノードがパッドに接続されていることを特徴とする請求項14に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項17】
前記第1のバッファ部及び第2のバッファ部が、
複数のインバータを備えることを特徴とする請求項16に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項18】
前記制御部が、
前記テストモード信号とデータの出力を制御するデータ出力信号とを入力とし、第2の制御信号として出力するNORゲートと、
該NORゲートの出力信号を反転させて第1の制御信号として出力するインバータと
を備えることを特徴とする請求項14に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項19】
半導体メモリ装置の内部信号モニタ方法において、
テストモード信号に応答して、モニタしようとする1つ又は複数の内部信号を受信するステップと、
前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップと
を含むことを特徴とする半導体メモリ装置の内部信号モニタ方法。
【請求項20】
前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする請求項19に記載の半導体メモリ装置の内部信号モニタ方法。
【請求項1】
テストモード信号に応答して、モニタしようとする内部信号を受信してモニタソース信号として出力する内部信号入力手段と、
前記テストモード信号に応答して、前記モニタソース信号を予定された任意のパッドに送信する内部信号出力手段と
を備えることを特徴とする半導体メモリ装置の内部信号モニタ装置。
【請求項2】
前記内部信号入力手段が、複数の内部信号と複数のテストモード信号とを受信するために複数備えられ、前記内部信号出力手段が、前記内部信号入力手段の数に対応する個数で備えられることを特徴とする請求項1に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項3】
前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする請求項1に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項4】
前記内部信号入力手段が、
複数の内部信号と複数のテストモード信号とを個別的に受信して複数の入力信号を出力する複数の入力部と、
該複数の入力部の出力信号を結合する結合部と
を備えることを特徴とする請求項2に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項5】
前記入力部のそれぞれが、
該当の内部信号と該当のテストモード信号とを入力とするNANDゲートと、
該NANDゲートの出力信号をバッファリングして、該当の入力信号として出力するバッファ部と
を備えることを特徴とする請求項4に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項6】
前記バッファ部が、
複数のインバータを備えることを特徴とする請求項5に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項7】
前記結合部が、
前記複数の入力信号を入力とするNORゲートと、
該NORゲートの出力信号を反転させてモニタソース信号として出力するインバータと
を備えることを特徴とする請求項4に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項8】
前記結合部が、
該当のテストモード信号に応答して、該当の入力信号を伝達する複数のトランスミッションゲートと、
該複数のトランスミッションゲートの出力信号をラッチするラッチ回路と、
該ラッチ回路の出力信号を反転させてモニタソース信号として出力するインバータと
を備えることを特徴とする請求項4に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項9】
前記内部信号出力手段が、
前記モニタソース信号をバッファリングして、予定された任意のパッドに送信するバッファを備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項10】
前記バッファが、
複数のインバータを備えることを特徴とする請求項9に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項11】
前記内部信号出力手段が、
前記テストモード信号を反転させるインバータと、
該インバータの出力信号をゲート入力とする第1のPMOSトランジスタと、
前記テストモード信号をゲート入力とする第1のNMOSトランジスタと、
前記モニタソース信号をゲート入力とし、共通ノードが予定された任意のパッドに接続された第2のPMOSトランジスタ及び第2のNMOSトランジスタと
を備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項12】
前記内部信号出力手段が、
前記テストモード信号と前記モニタソース信号とを入力とするNANDゲートと、
該NANDゲートの出力信号をバッファリングする第1のバッファ部と、
第1のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたPMOSトランジスタと、
前記テストモード信号を反転させるインバータと、
該インバータの出力信号と前記モニタソース信号とを入力とするNORゲートと、
該NORゲートの出力信号をバッファリングする第2のバッファ部と、
該第2のバッファ部の出力信号をゲート入力とし、予定された任意のパッドに接続されたNMOSトランジスタと
を備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項13】
前記第1のバッファ部及び第2のバッファ部が、
複数のインバータを備えることを特徴とする請求項12に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項14】
前記内部信号出力手段が、
データと、前記モニタソース信号の第1の論理レベルとを伝達する第1の伝達部と、
データと、前記モニタソース信号の前記第1の論理レベル以外の第2の論理レベルとを伝達する第2の伝達部と、
第1の制御信号及び第2の制御信号に応答して、前記第1の伝達部及び前記第2の伝達部の出力信号をデータパッドに伝達する出力部と、
前記第1の制御信号及び第2の制御信号を生成して前記出力部を制御する制御部と
を備えることを特徴とする請求項3に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項15】
前記第1の伝達部及び第2の伝達部のそれぞれが、
前記テストモード信号を反転させるインバータと、
データ伝達用のクロック信号とインバータの出力信号とを入力とするNANDゲートと、
該NANDゲートの出力信号に応答して、データを伝達する第1のトランスミッションゲートと、
前記テストモード信号に応答して、前記モニタソース信号を伝達する第2のトランスミッションゲートと
を備えることを特徴とする請求項14に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項16】
前記出力部が、
前記第1の制御信号をゲート入力として第1のラインをリセットさせる第1のPMOSトランジスタと、
前記第1のラインに伝達される第1の伝達部の出力信号をラッチする第1のラッチ回路と、
該第1のラッチ回路の出力信号をバッファリングする第1のバッファ部と、
該第1のバッファ部の出力信号をゲート入力とする第2のPMOSトランジスタと、
前記第2の制御信号をゲート入力として第2のラインをリセットさせる第1のNMOSトランジスタと、
前記第2のラインに伝達される第2の伝達部の出力信号をラッチする第2のラッチ回路と、
該第2のラッチ回路の出力信号をバッファリングする第2のバッファ部と、
該第2のバッファ部の出力信号をゲート入力とする第2のNMOSトランジスタとを備えており、
前記第2のPMOSトランジスタ及び第2のNMOSトランジスタの共通ノードがパッドに接続されていることを特徴とする請求項14に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項17】
前記第1のバッファ部及び第2のバッファ部が、
複数のインバータを備えることを特徴とする請求項16に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項18】
前記制御部が、
前記テストモード信号とデータの出力を制御するデータ出力信号とを入力とし、第2の制御信号として出力するNORゲートと、
該NORゲートの出力信号を反転させて第1の制御信号として出力するインバータと
を備えることを特徴とする請求項14に記載の半導体メモリ装置の内部信号モニタ装置。
【請求項19】
半導体メモリ装置の内部信号モニタ方法において、
テストモード信号に応答して、モニタしようとする1つ又は複数の内部信号を受信するステップと、
前記テストモード信号に応答して、前記内部信号を予定された任意のパッドに伝達するステップと
を含むことを特徴とする半導体メモリ装置の内部信号モニタ方法。
【請求項20】
前記任意のパッドが、アドレス信号の入力されるアドレスパッド、データの入出力されるデータパッド、コマンド信号の入力されるコマンドパッド、及び未使用パッドであることを特徴とする請求項19に記載の半導体メモリ装置の内部信号モニタ方法。
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7】
【図8A】
【図8B】
【図2A】
【図2B】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7】
【図8A】
【図8B】
【公開番号】特開2008−77816(P2008−77816A)
【公開日】平成20年4月3日(2008.4.3)
【国際特許分類】
【出願番号】特願2007−174532(P2007−174532)
【出願日】平成19年7月2日(2007.7.2)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
【公開日】平成20年4月3日(2008.4.3)
【国際特許分類】
【出願日】平成19年7月2日(2007.7.2)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
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