半導体メモリ装置
【課題】ＵＳＢ３．０及びＵＳＢ２．０のいずれでデータを転送する場合であっても、規格に定められた転送速度を実現できる半導体メモリ装置を提供する。
【解決手段】実施の形態によれば、メモリパッケージ４と、メモリパッケージ４を制御するコントローラ３と、外部装置とのデータの送受信用の端子を備えたＵＳＢコネクタ２と、メモリパッケージ４、コントローラ３及びＵＳＢコネクタ２を搭載する基板５とを有し、基板５は複数の配線層を備え、ＵＳＢ２．０及びＵＳＢ３．０で動作可能なＵＳＢメモリ１である。ＵＳＢメモリ１は、コントローラ３とＵＳＢコネクタ２とは、基板５の同一面に実装されており、基板５は、ＵＳＢコネクタ２のＵＳＢ３．０でのデータ転送用の端子の実装パッドと、コントローラ３のＵＳＢ３．０でのデータ転送用のピンの実装パッドとを接続する配線を、ＵＳＢコネクタ２及びコントローラ３の実装面上の配線層に備える。
【解決手段】実施の形態によれば、メモリパッケージ４と、メモリパッケージ４を制御するコントローラ３と、外部装置とのデータの送受信用の端子を備えたＵＳＢコネクタ２と、メモリパッケージ４、コントローラ３及びＵＳＢコネクタ２を搭載する基板５とを有し、基板５は複数の配線層を備え、ＵＳＢ２．０及びＵＳＢ３．０で動作可能なＵＳＢメモリ１である。ＵＳＢメモリ１は、コントローラ３とＵＳＢコネクタ２とは、基板５の同一面に実装されており、基板５は、ＵＳＢコネクタ２のＵＳＢ３．０でのデータ転送用の端子の実装パッドと、コントローラ３のＵＳＢ３．０でのデータ転送用のピンの実装パッドとを接続する配線を、ＵＳＢコネクタ２及びコントローラ３の実装面上の配線層に備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリ装置に関する。
【背景技術】
【０００２】
近年の情報処理装置には、ＵＳＢ（Universal Serial Bus）規格に準拠したソケットが広く搭載されており、これを介して様々な周辺機器が接続できるようになっている。
【０００３】
ＵＳＢ規格は、現在までにＵＳＢ１．０、ＵＳＢ１．１、ＵＳＢ２．０、ＵＳＢ３．０の４種類の仕様が定められている。ＵＳＢ１．１からＵＳＢ３．０までは後方互換であり、機能や性能が下位規格に縛られることを除けば、下位規格品と上位規格品とを接続しても正しく動作することが求められている。
【０００４】
また、ＵＳＢソケットを介して情報処理装置に接続される周辺機器の一つとして、不揮発性のフラッシュメモリ及びコントローラとＵＳＢコネクタ（Standard-A）とを同一のプリント基板に実装してケースに収容した記憶装置、いわゆるＵＳＢメモリがある（特許文献１参照）。ＵＳＢメモリは、現在のところ、最大転送速度４８０Ｍｂｉｔｓ／ｓのＵＳＢ２．０に準拠した製品が主流となっている。
【０００５】
近年、ＵＳＢメモリの記憶容量は、増加の一途を辿っている。また、情報処理装置が扱う１ファイル当たりのデータ量も増加する傾向にある。このため、情報処理装置とＵＳＢメモリとの間でのより高速なデータ転送を実現するために、最大転送速度５Ｇｂｉｔ／ｓのＵＳＢ３．０に準拠したＵＳＢメモリの開発が要求されている。
【０００６】
上記のようにＵＳＢ規格では後方互換性が要求されるため、ＵＳＢ３．０に準拠したＵＳＢメモリは、ＵＳＢ３．０及びＵＳＢ２．０のいずれでデータを転送する場合でも、それぞれの規格で定められた速度でデータを転送する必要があるが、これを実現させる具体的な構成については何ら提案されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５６６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一つの実施形態は、ＵＳＢ３．０及びＵＳＢ２．０のいずれでデータを転送する場合であっても、規格に定められた転送速度を実現できる半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
一つの実施形態によれば、半導体メモリと、半導体メモリを制御するコントローラと、外部装置とのデータの送受信用の端子を備えたコネクタと、半導体メモリ、コントローラ及びコネクタを搭載する基板とを有し、基板は複数の配線層を備え、第１のモード及び第１のモードよりも高速な第２のモードで動作可能な半導体メモリ装置である。半導体メモリ装置は、コントローラとコネクタとは、基板の同一面に実装されており、基板は、コネクタの第２のモードでのデータ転送用の端子の実装パッドと、コントローラの第２のモードでのデータ転送用のピンの実装パッドとを接続する配線を、コネクタ及びコントローラの実装面上の配線層に備える。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施の形態にかかるＵＳＢメモリの分解斜視図。
【図２】図２は、ＵＳＢ３．０に準拠したＵＳＢコネクタの端子の配列を示す図。
【図３】図３は、上ケース及び下ケースを装着していない状態での第１の実施の形態にかかるＵＳＢメモリの構成を示す図。
【図４】図４は、ＵＳＢ２．０に準拠したＵＳＢメモリでのＵＳＢコネクタの端子とコントローラのピンとの間の結線の一例を示す図。
【図５】図５は、第１の実施の形態に係るＵＳＢメモリのＵＳＢコネクタの端子とコントローラのピンとの間の基板における結線の一例を示す図。
【図６】図６は、上ケース及び下ケースを装着していない状態での第２の実施の形態にかかるＵＳＢメモリの構成を示す図。
【図７】図７は、第２の実施の形態にかかるＵＳＢメモリのＵＳＢコネクタの端子とコントローラのピンとの間の基板における結線の一例を示す図。
【図８】図８は、上ケース及び下ケースを装着していない状態での第３の実施の形態にかかるＵＳＢメモリの構成を示す図。
【図９】図９は、コントローラの周縁部分且つＵＳＢコネクタが実装された側に、ＵＳＢ２．０でのデータ転送用のピンを割り当てられない場合の結線の一例を示す図。
【図１０】図１０は、上ケース及び下ケースを装着していない状態での第４の実施の形態にかかるＵＳＢメモリの構成を示す図。
【図１１】図１１は、第５の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１２】図１２は、第６の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１３】図１３は、第６の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１４】図１４は、第７の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１５】図１５は、第８の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１６】図１６は、第９の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１７】図１７は、第１０の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１８】図１８は、第５〜第１０の実施形態にかかるＵＳＢメモリの温度のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、実施形態にかかる半導体メモリ装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１２】
（第１の実施形態）
図１は、第１の実施形態にかかるＵＳＢメモリの分解斜視図である。本実施形態に係るＵＳＢメモリ１は、ＵＳＢ３．０に準拠しており、後方互換によりＵＳＢ２．０にも対応している。ＵＳＢメモリ１は、ＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などを搭載した基板５が、上ケース６ａ及び下ケース６ｂからなる筐体に収容された構成である。メモリパッケージ４は、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリである。コントローラ３は、メモリパッケージ４を制御して情報の読み書きを行う。ＵＳＢコネクタ２は、ＵＳＢソケットを備えたホスト機器との接続のためのインタフェースであり、ＵＳＢ３．０でのデータ転送用の端子とＵＳＢ２．０でのデータ転送用端子との両方を備えている。
【００１３】
図２は、ＵＳＢ３．０に準拠したＵＳＢコネクタ２の端子の配列を示す図である。図２では、各端子の配列を理解しやすくするためにＵＳＢコネクタ２の内部を透過して示している。ＵＳＢコネクタ２は、ＵＳＢソケットへの差込方向の先端側に、ＵＳＢ２．０でのデータ転送用の端子として、ＧＮＤ端子８１、Ｄ＋端子８２、Ｄ−端子８３、ＶＢＵＳ端子８４を備えている。また、ＵＳＢコネクタ２は、ＵＳＢソケットへの差込方向後端側に、ＵＳＢ３．０でのデータ転送用の端子として、ＳＳＲＸ＋端子９１、ＳＳＲＸ−端子９２、ＧＮＤ端子９３、ＳＳＴＸ−端子９４及びＳＳＴＸ＋端子９５を備えている。
【００１４】
図３は、上ケース６ａ及び下ケース６ｂを装着していない状態でのＵＳＢメモリ１の構成を示す図である。図３（ａ）は上面図、図３（ｂ）は側断面図（図３（ａ）におけるＩＩＩｂ−ＩＩＩｂ断面図）、図３（ｃ）は側面図、図３（ｄ）は下面図である。コントローラ３は、ＱＦＰ（Quad Flat Package）であり、四辺から突き出したピンを介して基板５に実装されている。基板５は表裏面に各１層、内部に２層の計４層の配線層を備えた多層基板である。以下の説明においては、必要に応じて基板５の上面側から順に、第１の配線層、第２の配線層、第３の配線層、第４の配線層と称して区別する。ＵＳＢコネクタ２及びコントローラ３は、基板５の上面の第１の配線層に実装されている。また、メモリパッケージ４は、基板５の表裏（すなわち、第１の配線層及び第４の配線層）に一つずつ実装されている。なお、メモリパッケージ４は、基板５の一方の面のみに実装されていてもよいし、少なくともいずれかの面に２以上実装されていても良い。
【００１５】
メモリパッケージ４は、複数のメモリチップを内蔵している。コントローラ３は、メモリパッケージ４のレディビジーピンやチップイネーブルピンを制御することによって、メモリパッケージ４をチップ単位で分割して部分的に使用することが可能である。また、コントローラ３は、インタリーブ機能やパラレルモード機能により、メモリパッケージ４内の複数のチップをチップ単位で同時に動かしたり、複数のパッケージをパッケージ単位で同時に動かすことが可能である。コントローラ３は、複数のメモリパッケージ４や、その内部の複数のメモリチップを同時に駆動させることで、メモリパッケージ４との間で高速にデータを送受信可能である。
【００１６】
本実施形態に係るＵＳＢメモリ１は、後方互換でＵＳＢ２．０にも対応するため、発明者が知得した参考例としてのＵＳＢ２．０規格のＵＳＢコネクタの端子とコントローラのピンとの間の配線について先に説明する。
【００１７】
図４は、ＵＳＢ２．０に準拠したＵＳＢメモリでのＵＳＢコネクタの端子とコントローラのピンとの間の結線の一例を示す図である。ＵＳＢ２．０メモリのコネクタ実装パッド５１は、ＵＳＢ２．０の四つの端子（ＶＢＵＳ端子、Ｄ−端子、Ｄ＋端子、ＧＮＤ端子）に対応したＶＢＵＳパッド５１ａ、Ｄ−パッド５１ｂ、Ｄ＋パッド５１ｃ及びＧＮＤ５１ｄで構成される。一方、コントローラはＵＳＢメモリのデータ制御及び転送に必要な信号端子を備えるため、コントローラ実装パッド５２はこれらの各端子に対応するパッドを備えるが、ここでは、説明の簡略化のため、データ転送に必要なＤ＋端子／Ｄ−端子が実装されるＤ＋パッド５２ｃ及びＤ−パッド５２ｂのみを特定して示している。
【００１８】
ＵＳＢ２．０では、４８０Ｍｂｐｓのデータ転送時に差動配線（Ｄ＋配線５３ｃ／Ｄ−配線５３ｂ）を４００ｍＶで振幅させてデータを転送するが、その際、スイッチングノイズや信号スキュー、電磁波等が発生し、転送スピード劣化、不安定動作、データ信頼性の劣化等の悪影響を誘発する。
【００１９】
図５は、ＵＳＢメモリ１のＵＳＢコネクタ２の端子とコントローラ３のピンとの間の基板５における結線の一例を示す図である。ＵＳＢ３．０においては、ＵＳＢ２．０との後方互換性を確保するために、ＵＳＢ２．０で使用していた信号線（ＶＢＵＳ／Ｄ−／Ｄ＋／ＧＮＤ）を残したまま、５Ｇｂｐｓでデータ制御及び転送するための差動信号が四つ追加されている。これらの信号線は並行等長でかつ極力短い配線となっている。
【００２０】
ＵＳＢメモリ１のＵＳＢコネクタ実装パッド１２は、ＵＳＢ２．０で使用されている端子（ＶＢＵＳ端子８４／Ｄ−端子８３／Ｄ＋端子８２／ＧＮＤ端子８１）に対応するＶＢＵＳパッド１２ａ、Ｄ−パッド１２ｂ、Ｄ＋パッド１２ｃ、ＧＮＤ１２ｄの四つと、ＵＳＢ３．０で追加された五つの端子（ＳＳＲＸ＋端子９１、ＳＳＲＸ−端子９２、ＧＮＤ端子９３、ＳＳＴＸ−端子９４及びＳＳＴＸ＋端子９５）に対応するＳＳＲＸ＋パッド１２ｉ、ＳＳＲＸ−パッド１２ｈ、ＧＮＤパッド１２ｇ、ＳＳＴＸ−パッド１２ｆ、ＳＳＴＸ＋パッド１２ｅの五つとの計九つのパッドで構成される。
【００２１】
ＳＳＴＸ＋配線３２ｅ及びＳＳＴＸ−配線３２ｆは、データ送信側差動対信号（super speed transmitter differential）であり、ＳＳＲＸ＋配線３２ｉ及びＳＳＲＸ−配線３２ｈは、データ受信側差動対信号（super speed receiver differential）である。ＵＳＢメモリ１は、これらの２対の差動信号線によって５Ｇｂｐｓのデータ転送を実現する。
コントローラ３は、ＵＳＢメモリ１のデータ制御及び転送に必要な信号端子を備えるため、コントローラ実装パッド２２はこれらの各端子に対応するパッドを備えるが、ここでは、説明の簡略化のため、データ転送動作に直接関連する端子を接続するパッドのみを特定して示している。コントローラ実装パッド２２は、データ転送に必要な差動対信号Ｄ＋／Ｄ−／ＳＳＴＸ＋／ＳＳＴＸ−／ＳＳＲＸ＋／ＳＳＲＸ−ピンが実装されるＤ＋パッド２２ｃ、Ｄ−パッド２２ｂ、ＳＳＴＸ＋パッド２２ｅ、ＳＳＴＸ−パッド２２ｆ、ＳＳＲＸ＋パッド２２ｉ、ＳＳＲＸ−パッド２２ｈを備えている。
【００２２】
ＵＳＢコネクタ実装パッド１２とコントローラ実装パッド２２とは、それぞれ同じ信号のパッド同士が結線されている。ＳＳＴＸ＋配線３２ｅとＳＳＴＸ−配線３２ｆとの差動信号線対及びＳＳＲＸ＋配線３２ｉとＳＳＲＸ−配線３２ｈとの差動対信号線は、基板５の上面の第１の配線層でそれぞれ並行かつ等長となるように配置されている。部品実装面と同一の第１の配線層にＵＳＢ３．０用の差動対配線を設けることにより、スイッチングノイズや信号スキュー、電磁波の発生を抑えることができる。
【００２３】
一方、Ｄ＋配線３２ｃとＤ−配線３２ｂとの差動対配線は、ビア４２を介して部品実装配線層である第１の配線層とは別の第２の配線層へ導かれ、第２の配線層を介して結線されている。ＵＳＢ２．０でのデータ転送用の配線を部品実装面とは異なる第２の配線層に設けることにより、基板上における他の部品の設置の自由度を確保できる。なお、Ｄ＋配線３２ｃとＤ−配線３２ｂとは、並行等長で且つ極力短い配線とされている。
【００２４】
このように本実施形態においては、ＵＳＢコネクタ２とコントローラ３とを基板５の同一面に実装している。これにより、ＵＳＢコネクタ２とコントローラ３とを接続する配線を、複数の配線層にまたがって形成する必要がなくなる。
【００２５】
その上で、本実施形態においては、ＵＳＢコネクタ２のＵＳＢ３．０でのデータ転送用の端子とコントローラ３のＵＳＢ３．０でのデータ転送用のピンとを接続する配線は、基板５の上面の第１の配線層に設け、ＵＳＢコネクタ２のＵＳＢ２．０でのデータ転送用の端子とコントローラ３のＵＳＢ２．０でのデータ転送用のピンとを接続する配線は、基板５内部の第２の配線層に設けている。ＵＳＢ２．０の２本の差動信号線と、ＵＳＢ３．０の４本の差動信号線との計６本の配線のうち、ＵＳＢ３．０でのデータ転送用の４本のみを第１の配線層に設けるため、基板５の上面のＵＳＢコネクタ２−コントローラ３間で配線が占有する面積を縮小できる。これにより、基板５の上面のＵＳＢコネクタ２−コントローラ３間にＬＥＤや受動素子などの部品を搭載する場所を確保することも可能となり、最適な部品配置を行いやすくなる。したがって、基板５の面積を縮小するとともに、性能の向上やコストの低減を実現できる。換言すると、小型で高性能のＵＳＢメモリを低コストで実現できる。なお、Ｄ＋配線３２ｃ及びＤ−配線３２ｂを第３の配線層や第４の配線層に設けた場合も同様の効果が得られる。
【００２６】
また、ＵＳＢ２．０よりも高速でデータ転送するＵＳＢ３．０でのデータ転送用の差動配線対を基板５の上面の第１の配線層に設け、ビアを介することなく結線しているため、ＵＳＢ３．０での高速転送時にビアの影響で信号が劣化することを抑えられる。なお、ＵＳＢ２．０でのデータ転送は、ＵＳＢ３．０でのデータ転送よりも低速であるため、ビア４２によって多少信号が劣化したとしても、規格で定められた転送速度を実現する妨げとはなりにくい。
【００２７】
なお、本実施形態においては、ＵＳＢコネクタ実装パッド１２のパッドの配列が端子の配列と同じである構成を例としたが、パッドの配列と端子の配列とが同一である必要はない。すなわち、ＵＳＢの規格として定められているのはあくまでも端子の配列であるから、ＵＳＢコネクタ２の内部で端子を立体的に交差させれば、コネクタ実装パッド１２を構成する各パッドを端子とは異なる配列で配置したり、任意の位置に配置することが可能である。
【００２８】
（第２の実施形態）
図６は、上ケース及び下ケースを装着していない状態での第２の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図６（ａ）は上面図、図６（ｂ）は側断面図（図６（ａ）におけるＶＩｂ−ＶＩｂ断面図）である。なお、側面及び下面は第１の実施形態と同様である。第２の実施形態にかかるＵＳＢメモリ１は、第１の実施形態と同様であり、ＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などを搭載した基板５が、上ケース及び下ケースからなる筐体に収容された構成である。
【００２９】
図７は、ＵＳＢメモリ１のＵＳＢコネクタ２の端子とコントローラ３のピンとの間の基板５における結線の一例を示す図である。本実施形態においては、ＵＳＢ２．０でのデータ転送用の配線（Ｄ＋配線３２ｃ、Ｄ−配線３２ｂ）が、第１の配線層に形成されている。なお、Ｄ＋配線３２ｃとＤ−配線３２ｂは、並行且つ等長で、極力短い配線とされている。
【００３０】
ＵＳＢ２．０でのデータ転送用の配線を、第１の配線層に形成し、並行且つ等長で極力短い配線とすることで、ＵＳＢ２．０でのデータ転送の際の信号の劣化を、第１の実施形態の構成と比較して低減できる。すなわち、本実施形態に係るＵＳＢメモリ１は、ＵＳＢ２．０でのデータ転送時にエラーが発生しにくい。
【００３１】
この他については第１の実施形態と同様であるため、重複する説明は割愛する。
【００３２】
（第３の実施形態）
図８は、上ケース及び下ケースを装着していない状態での第３の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図８（ａ）は上面図、図８（ｂ）は側断面図（図８（ａ）におけるＶＩＩＩｂ−ＶＩＩＩｂ断面図）、図８（ｃ）は側面図、図８（ｄ）は下面図である。第３の実施形態にかかるＵＳＢメモリ１は、第１の実施形態と同様であり、ＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などを搭載した基板５が、上ケース及び下ケースからなる筐体に収容された構成である。ただし、コントローラ３は、ＢＧＡ（Ball Grid Array）であり、パッケージの底面に配列されたバンプ６を介して基板５に実装されている。コントローラ３は、ＢＧＡを採用することで、基板５との電気的な接続による信号の劣化を低減し、高速のデータ転送を実現しやすくなっている。
【００３３】
ＵＳＢ３．０でのデータ転送に用いる各ピン（ＳＳＴＸ＋、ＳＳＴＸ−、ＳＳＲＸ＋、ＳＳＲＸ−）は、コントローラ３の周縁部分且つＵＳＢコネクタ２が実装される側に配置されている。これにより、ＵＳＢ３．０でのデータ転送用の配線は、他のピンを迂回することなく基板５の上面の第１の配線層をほぼ最短距離で引き回すことができる。
【００３４】
一方、ＵＳＢ２．０でのデータ転送に用いるピン（Ｄ＋、Ｄ−）も、コントローラ３の周縁部分かつＵＳＢコネクタ２が実装される側に配置されているが、データ転送用の配線は、Ｄ＋パッドやＤ−パッドから第１の配線層上の短い配線を経て、ビアによって基板５内部の第２の配線層へ導かれている。
【００３５】
第１、第２の実施形態と同様に、本実施形態においても、ＵＳＢ２．０の２本の差動信号線と、ＵＳＢ３．０の４本の差動信号線との計６本の配線のうち、ＵＳＢ３．０でのデータ転送用の４本のみを第１の配線層に配線するため、基板５の上面のＵＳＢコネクタ２−コントローラ３間で配線が占有するスペースを縮小できる。これにより、基板５の上面のＵＳＢコネクタ２−コントローラ３間にＬＥＤや受動素子などの部品を搭載する場所を確保することも可能となり、最適な部品配置を行いやすくなる。したがって、基板面積を縮小するとともに、性能の向上やコストの低減を実現できる。
【００３６】
また、より高速でデータ転送するＵＳＢ３．０でのデータ転送用の差動配線対を基板５の上面の第１の配線層に設け、ビアを介することなく結線しているため、ＵＳＢ３．０での高速転送時にビアの影響で信号が劣化することを抑えられる。なお、ＵＳＢ２．０での転送時は、ＵＳＢ３．０での転送時よりもデータ転送速度が低いため、ビアによる信号の劣化は問題とはなりにくい。
【００３７】
図９は、コントローラ３の周縁部分且つＵＳＢコネクタ２が実装された側に、ＵＳＢ２．０でのデータ転送用のピンを割り当てられない場合の結線の一例を示す図である。ＵＳＢ３．０でのデータ転送に用いる各ピン（ＳＳＴＸ＋、ＳＳＴＸ−、ＳＳＲＸ＋、ＳＳＲＸ−）は、コントローラ３の周縁部分且つＵＳＢコネクタ２が実装される側に配置されている。これに対して、ＵＳＢ２．０でのデータ転送に用いるピン（Ｄ＋、Ｄ−）は、コントローラ３の中央部分に配置されている。ＵＳＢ２．０でのデータ転送用の配線は、パッドから直接、又は極力短い配線を経てビアで第２、第３又は第４の配線層へ導かれており、ＵＳＢ３．０でのデータ転送用の配線を基板５の厚さ方向に迂回する（換言すると、立体交差する）ように結線されている。第１の実施形態において説明したように、ＵＳＢ２．０でのデータ転送は、ＵＳＢ３．０でのデータ転送よりも低速であるため、ビアを介して第２、第３又は第４の配線層を経由するように配線を設けても、規格で定められたデータ転送速度を実現する妨げとはなりにくい。したがって、このような構成とすることで、ＵＳＢ３．０でのデータ転送用のピンと、ＵＳＢ２．０でのデータ転送用のピンとの全てをコントローラ３の周縁部分かつＵＳＢコネクタ２が実装された側に配置できない場合でも、ＵＳＢ３．０及びＵＳＢ２．０の両方で、規格で定められたデータ転送速度を実現することが可能となる。
【００３８】
この他については第１の実施形態と同様であるため、重複する説明は割愛する。
【００３９】
（第４の実施形態）
図１０は、上ケース及び下ケースを装着していない状態での第４の実施形態にかかるＵＳＢメモリ１の構成を示す図である。本実施形態に係るＵＳＢメモリ１は、第１〜第３の実施形態と同様であり、ＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などを搭載した基板５が、上ケース及び下ケースからなる筐体に収容された構成である。図１０（ａ）は上面図、図１０（ｂ）は側断面図（図１０（ａ）におけるＸｂ−Ｘｂ断面図）である。なお、側面及び下面は第３の実施形態と同様である。
【００４０】
コントローラ３が、ＢＧＡ（Ball Grid Array）であり、パッケージの底面に配列されたバンプ６を介して基板５に実装されている点は、第３の実施形態と同様である。コントローラ３にＢＧＡを採用することで、基板５との電気的な接続による信号の劣化を低減し、高速のデータ転送を実現しやすくなっている。
【００４１】
また、ＵＳＢ２．０でのデータ転送用の配線が、第１の配線層に設けられている点は第２の実施形態と同様である。ＵＳＢ２．０でのデータ転送用の配線を、第１の配線層に形成し、並行且つ等長で極力短い配線とすることで、ＵＳＢ２．０でのデータ転送の際の信号の劣化を、第１の実施形態の構成と比較して低減できる。すなわち、本実施形態に係るＵＳＢメモリ１は、ＵＳＢ２．０でのデータ転送時にエラーを発生しにくくできる。
【００４２】
この他については、第１の実施形態と同様であるため、重複する説明は割愛する。
【００４３】
（第５の実施形態）
図１１は、第５の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１１（ａ）は、ＵＳＢメモリ１の上面図、図１１（ｂ）は、図１１（ａ）におけるＸＩｂ−ＸＩｂ断面図、図１１（ｃ）は、ＵＳＢメモリ１の斜視図である。本実施形態においては、筐体７はアルミニウムを材料として形成されている。筐体７の内部に収容される基板５やこれに搭載されるＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などは第１の実施形態と同様である。すなわち、筐体７を装着していない状態でのＵＳＢメモリ１の構成は、図３に示す構成と同様である。
【００４４】
本実施形態における筐体の幅は、ＵＳＢ２．０専用のＵＳＢメモリの樹脂製筐体と同じ幅となっている。このＵＳＢ２．０専用のＵＳＢメモリの樹脂性筐体は、２５℃の雰囲気中においてＵＳＢ２．０でＵＳＢメモリが動作する際に表面温度が６０℃以下である。
【００４５】
本実施形態においては、熱伝導性の高いアルミニウムを材料として筐体７が構成されているため、外部電極にＵＳＢコネクタ２を接続してデータ転送を行う際にコントローラ３やメモリパッケージ４、基板５上の受動素子などから発生する熱が外部に放熱されやすい。したがって、コントローラ３やメモリパッケージ４が過熱されて動作が不安定になることを防止できる。また、ＵＳＢコネクタ２やコントローラ３、メモリパッケージ４などの基板５に実装される部品に対して熱ストレスが生じて機械的強度が低下することを防止できる。さらに、筐体７表面の温度を低く抑えることができるため、安全性を高めることができる。
【００４６】
（第６の実施形態）
図１２、図１３は、第６の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１２（ａ）は、筐体７を装着していない状態でのＵＳＢメモリ１の上面図、図１２（ｂ）は筐体７を装着していない状態でのＵＳＢメモリ１の側面図、図１２（ｃ）は筐体７を装着していない状態でのＵＳＢメモリ１の底面図、図１３（ａ）は、ＵＳＢメモリ１の上面図、図１３（ｂ）は、図１３（ａ）におけるＸＩＩＩｂ−ＸＩＩＩｂ断面図、図１３（ｃ）は、ＵＳＢメモリ１の斜視図である。本実施形態にかかるＵＳＢメモリ１は、コントローラ３やメモリパッケージ４、基板５上に実装された部品の上に放熱部材としての放熱シート８が配置されている。これ以外の部分については第５の実施形態と同様であり、筐体７の幅についても同様である。
【００４７】
図１３（ｂ）に示すように、放熱シート８は、コントローラ３やメモリパッケージ４、基板５上に実装された部品などと筐体７とを熱的に接続している。放熱シート８の材料には、例えばシリコーンゴムを適用可能である。また、シリコーンゴム等の材料を母材とし、比較的熱伝導率の高い金属酸化物あるいは窒化ホウ素等を無機充填材（フィラー）として混入したものを適用することも可能である。
【００４８】
ここではコントローラ３及びメモリパッケージ４に跨るように放熱シート８を配置する構成を例としたが、コントローラ３やメモリパッケージ４などの発熱源となる部品の上のみに部分的に放熱シート８を配置しても良い。また、コントローラ３やメモリパッケージ４が基板５上で占める面積よりも放熱シート８の面積を大きくすることで、放熱シート８の熱容量を増大させて放熱性を向上させることができる。
【００４９】
放熱シート８をコントローラ３やメモリパッケージ４と筐体との間に配置する方法としては、コントローラ３やメモリパッケージ４側に貼り付けておいてから筐体７を基板５に被せても良いし、予め放熱シート８を貼り付けておいた筐体７を基板５に被せても良い。
本実施形態においては、コントローラ３やメモリパッケージ４などで発生した熱の筐体７への移動が放熱シート８によって促進される。したがって、コントローラ３やメモリパッケージ４が過熱されて動作が不安定になることや、ＵＳＢコネクタ２やコントローラ３、メモリパッケージ４などの基板５に実装される部品に対して熱ストレスが生じて機械的強度が低下することを防止する効果は第５の実施形態よりも高い。また、さらに、筐体７表面の温度を第５の実施形態よりも低く抑えることができるため、安全性をさらに高めることができる。
【００５０】
（第７の実施形態）
図１４は、第７の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１４（ａ）は、ＵＳＢメモリ１の上面図、図１４（ｂ）は、図１４（ａ）におけるＸＩＶｂ−ＸＩＶｂ断面図、図１４（ｃ）は、ＵＳＢメモリ１の斜視図である。筐体７を装着していない状態でのＵＳＢメモリ１は、第６の実施形態と同様である。
【００５１】
本実施形態においては、筐体７はスリット穴７ａを表面に備えている。すなわち、本実施形態においては、筐体７内部の熱をスリット穴７ａから逃がすことにより、放熱効果を高める構造となっている。筐体７がスリット穴７ａを備えることを除いては、ＵＳＢメモリ１の構造は第６の実施形態と同様である。
【００５２】
スリット穴７ａを形成することにより、筐体７表面の一部が無くなる代わりに、スリット穴７ａの周縁部で筐体７の断面が露出する。したがって、スリット穴７ａの幅を筐体７の板厚のおおむね半分よりも小さくすることで、筐体７の表面積を増加させることができる。また、スリット穴７ａの開口部分では放熱シート８が露出するため、放熱シート８から直接筐体７の外部に熱が放熱される。したがって、スリット穴７ａを設けることにより露出する筐体７の断面からの放熱量と放熱シート８から外部への放熱量との合計が、筐体７のスリット穴７ａの開口面積に相当する面積からの放熱量よりも大きければ、放熱性は向上する。
【００５３】
本実施形態においては、第６の実施形態と同様の効果がより高く得られる。
【００５４】
（第８の実施形態）
図１５は、第８の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１５（ａ）は、ＵＳＢメモリ１の上面図、図１５（ｂ）は、図１５（ａ）におけるＸＶｂ−ＸＶｂ断面図、図１５（ｃ）は、ＵＳＢメモリ１の斜視図である。筐体７を装着していない状態でのＵＳＢメモリ１は、第６の実施形態と同様である。本実施形態においては、筐体７の外表面にはリブ状のフィン７ｂが形成されており、筐体７の外表面の表面積は、フィン７ｂが形成されていない場合と比較して拡大されている。これ以外については第６の実施形態と同様である。
【００５５】
本実施形態においては、筐体７の外表面に設けられたフィン７ｂによって筐体７の表面積が拡大されているため、コントローラ３やメモリパッケージ４などで発生した熱は、効率よく筐体７から放熱される。
【００５６】
ここでは筐体７の外表面にリブ状のフィン７ｂを設けた構成を例としたが、複数の突起を設けて筐体７の外表面の表面積を拡大することも可能である。
【００５７】
本実施形態においても、第６の実施形態と同様の効果がより高く得られる。
【００５８】
（第９の実施形態）
図１６は、第９の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１６（ａ）は、ＵＳＢメモリ１の上面図、図１６（ｂ）は、図１６（ａ）におけるＸＶＩｂ−ＸＶＩｂ断面図、図１６（ｃ）は、ＵＳＢメモリ１の斜視図である。筐体７を装着していない状態でのＵＳＢメモリ１は、第６の実施形態と同様である。本実施形態においては、筐体は第６の実施形態と比べて幅広となっている。すなわち、ＵＳＢ２．０専用のＵＳＢメモリの樹脂製筐体よりも幅広となっている。これ以外については第６の実施形態と同様である。
【００５９】
本実施形態においては、筐体７の幅を広げることによって筐体７の表面積が拡大されているため、コントローラ３やメモリパッケージ４などで発生した熱は、効率良く筐体７から放熱される。
【００６０】
本実施形態においても、第６の実施形態と同様の効果がより高く得られる。
【００６１】
(第１０の実施形態)
図１７は、第１０の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１７（ａ）は、ＵＳＢメモリ１の上面図、図１７（ｂ）は、図１７（ａ）におけるＸＶＩＩｂ−ＸＶＩＩｂ断面図、図１７（ｃ）は、ＵＳＢメモリ１の斜視図である。筐体７を装着していない状態でのＵＳＢメモリ１は、第６の実施形態と同様である。本実施形態においては、筐体７は第６の実施形態と比べて幅広となっていることに加え、筐体７の外表面にはリブ状のフィン７ｂが形成されている。このため、本実施形態においては筐体７の表面積は、第８の実施形態や第９の実施形態と比較してさらに拡大されている。
【００６２】
本実施形態においても、第６の実施形態と同様の効果がより高く得られる。
【００６３】
なお、上記第５〜第１０の実施形態のようにアルミニウムを材料として筐体７を形成する場合には、筐体７は上ケースと下ケースとの分割構造でなく一体構造とする（換言すると、キャップ状とする）ことも可能である。この場合には、上下のケースで基板５を挟むのではなく、基板５を内部に挿入するように筐体７を被せて装着することも可能である。
【００６４】
ここで、上記第５〜第１０の実施形態にかかるＵＳＢメモリ１の放熱性について検討する。図１８（ａ）、（ｂ）は、第５〜第１０の実施形態にかかるＵＳＢメモリ１の温度シミュレーション結果を示す図であり、条件２〜条件７が第５の実施形態〜第１０の実施形態に対応する。
図１８は、コントローラ３がメモリパッケージ４に連続してデータを書き込んでいる状態を想定して最大電流での動作時（消費電力最大での動作時）の発熱量に相当する熱が発生しているとし、ＵＳＢコネクタ２にキャップを被せていない状態で十分に広い空間（周囲温度２５℃）に配置して、自然空冷によって定常状態となった時の、筐体７（上ケース側）、コントローラ３、及びメモリパッケージ４の温度を示している。ここで、メモリコントローラ４の駆動電圧は３．３Ｖ、コントローラ３の駆動電圧は５Ｖであるとする。また、基板５の表裏のメモリパッケージ４の最大消費は各々１５０ｍＡであり、コントローラ３の最大電流は３００ｍＡであり、ＵＳＢメモリ１全体には最大で６００ｍＡの電流が流れるものとする。電力で表すと、基板５の表裏のメモリパッケージ４の最大消費電力は各々０．４９５Ｗであり、コントローラ３の最大消費電力は１．５Ｗであり、ＵＳＢメモリ１全体の最大消費電力は２．４９Ｗであるとする。また、各実施形態の筐体７は、純アルミニウム（熱伝導率２４０Ｗ／ｍｋ、放射率０．８）で形成されているものとする。また、放熱シート８はシリコーンゴム（熱伝導率１５Ｗ／ｍｋ、放射率０．８）で形成されているとする。
【００６５】
さらに、第９、第１０の実施形態にかかるＵＳＢメモリ１の筐体７は、ＵＳＢ２．０用のＵＳＢメモリの樹脂製筐体の１．３倍の幅となっている。このＵＳＢ２．０用のＵＳＢメモリの樹脂性筐体は、動作する際の表面温度が６０℃以下である。
【００６６】
また、比較の基準として、ＡＢＳ樹脂（熱伝導率０．１９Ｗ／ｍｋ、熱放射率０．８）で形成された筐体を有するＵＳＢメモリの温度のシミュレーション結果を条件１として合わせて示す。なお、このＵＳＢメモリの筐体の形状は、第５の実施形態にかかるＵＳＢメモリ１と同様である。
【００６７】
条件２〜条件７でのシミュレーション結果は、筐体７、コントローラ３、メモリパッケージ４のいずれの箇所においても条件１よりも温度が低くなっており、各実施形態にかかるＵＳＢメモリ１は放熱性に優れていることが確認できた。条件７でのシミュレーション結果で最も低い温度が得られたことから、第１０の実施形態のように、アルミ製の筐体７の幅を拡大し、フィン７ｂを設け、筐体７の内部に放熱シート８を配置してコントローラ３やメモリパッケージ４を筐体７と熱的に接続した構成では、筐体７の表面温度が７０℃以下となっており、優れた放熱性を有することが確認できた。
【００６８】
なお、上記第５〜第１０の実施形態においては、筐体７の内部に収容される基板５やこれに搭載されるＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などが第１の実施形態と同様である場合を例としたが、これらが第２〜第４の実施形態と同様であっても良い。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１ ＵＳＢメモリ、２ ＵＳＢコネクタ、３ コントローラ、４ メモリパッケージ、５ 基板、１２ ＵＳＢコネクタ実装パッド、２２ コントローラ実装パッド、３２ｂ Ｄ−配線、３２ｃ Ｄ＋配線、３２ｅ ＳＳＴＸ＋配線、３２ｆ ＳＳＴＸ−配線、３２ｈ ＳＳＲＸ−配線、３２ｉ ＳＳＲＸ＋配線。
【技術分野】
【０００１】
本発明の実施形態は、半導体メモリ装置に関する。
【背景技術】
【０００２】
近年の情報処理装置には、ＵＳＢ（Universal Serial Bus）規格に準拠したソケットが広く搭載されており、これを介して様々な周辺機器が接続できるようになっている。
【０００３】
ＵＳＢ規格は、現在までにＵＳＢ１．０、ＵＳＢ１．１、ＵＳＢ２．０、ＵＳＢ３．０の４種類の仕様が定められている。ＵＳＢ１．１からＵＳＢ３．０までは後方互換であり、機能や性能が下位規格に縛られることを除けば、下位規格品と上位規格品とを接続しても正しく動作することが求められている。
【０００４】
また、ＵＳＢソケットを介して情報処理装置に接続される周辺機器の一つとして、不揮発性のフラッシュメモリ及びコントローラとＵＳＢコネクタ（Standard-A）とを同一のプリント基板に実装してケースに収容した記憶装置、いわゆるＵＳＢメモリがある（特許文献１参照）。ＵＳＢメモリは、現在のところ、最大転送速度４８０Ｍｂｉｔｓ／ｓのＵＳＢ２．０に準拠した製品が主流となっている。
【０００５】
近年、ＵＳＢメモリの記憶容量は、増加の一途を辿っている。また、情報処理装置が扱う１ファイル当たりのデータ量も増加する傾向にある。このため、情報処理装置とＵＳＢメモリとの間でのより高速なデータ転送を実現するために、最大転送速度５Ｇｂｉｔ／ｓのＵＳＢ３．０に準拠したＵＳＢメモリの開発が要求されている。
【０００６】
上記のようにＵＳＢ規格では後方互換性が要求されるため、ＵＳＢ３．０に準拠したＵＳＢメモリは、ＵＳＢ３．０及びＵＳＢ２．０のいずれでデータを転送する場合でも、それぞれの規格で定められた速度でデータを転送する必要があるが、これを実現させる具体的な構成については何ら提案されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１５６６８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一つの実施形態は、ＵＳＢ３．０及びＵＳＢ２．０のいずれでデータを転送する場合であっても、規格に定められた転送速度を実現できる半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
一つの実施形態によれば、半導体メモリと、半導体メモリを制御するコントローラと、外部装置とのデータの送受信用の端子を備えたコネクタと、半導体メモリ、コントローラ及びコネクタを搭載する基板とを有し、基板は複数の配線層を備え、第１のモード及び第１のモードよりも高速な第２のモードで動作可能な半導体メモリ装置である。半導体メモリ装置は、コントローラとコネクタとは、基板の同一面に実装されており、基板は、コネクタの第２のモードでのデータ転送用の端子の実装パッドと、コントローラの第２のモードでのデータ転送用のピンの実装パッドとを接続する配線を、コネクタ及びコントローラの実装面上の配線層に備える。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１の実施の形態にかかるＵＳＢメモリの分解斜視図。
【図２】図２は、ＵＳＢ３．０に準拠したＵＳＢコネクタの端子の配列を示す図。
【図３】図３は、上ケース及び下ケースを装着していない状態での第１の実施の形態にかかるＵＳＢメモリの構成を示す図。
【図４】図４は、ＵＳＢ２．０に準拠したＵＳＢメモリでのＵＳＢコネクタの端子とコントローラのピンとの間の結線の一例を示す図。
【図５】図５は、第１の実施の形態に係るＵＳＢメモリのＵＳＢコネクタの端子とコントローラのピンとの間の基板における結線の一例を示す図。
【図６】図６は、上ケース及び下ケースを装着していない状態での第２の実施の形態にかかるＵＳＢメモリの構成を示す図。
【図７】図７は、第２の実施の形態にかかるＵＳＢメモリのＵＳＢコネクタの端子とコントローラのピンとの間の基板における結線の一例を示す図。
【図８】図８は、上ケース及び下ケースを装着していない状態での第３の実施の形態にかかるＵＳＢメモリの構成を示す図。
【図９】図９は、コントローラの周縁部分且つＵＳＢコネクタが実装された側に、ＵＳＢ２．０でのデータ転送用のピンを割り当てられない場合の結線の一例を示す図。
【図１０】図１０は、上ケース及び下ケースを装着していない状態での第４の実施の形態にかかるＵＳＢメモリの構成を示す図。
【図１１】図１１は、第５の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１２】図１２は、第６の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１３】図１３は、第６の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１４】図１４は、第７の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１５】図１５は、第８の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１６】図１６は、第９の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１７】図１７は、第１０の実施形態にかかるＵＳＢメモリの構成を示す図である。
【図１８】図１８は、第５〜第１０の実施形態にかかるＵＳＢメモリの温度のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、実施形態にかかる半導体メモリ装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１２】
（第１の実施形態）
図１は、第１の実施形態にかかるＵＳＢメモリの分解斜視図である。本実施形態に係るＵＳＢメモリ１は、ＵＳＢ３．０に準拠しており、後方互換によりＵＳＢ２．０にも対応している。ＵＳＢメモリ１は、ＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などを搭載した基板５が、上ケース６ａ及び下ケース６ｂからなる筐体に収容された構成である。メモリパッケージ４は、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリである。コントローラ３は、メモリパッケージ４を制御して情報の読み書きを行う。ＵＳＢコネクタ２は、ＵＳＢソケットを備えたホスト機器との接続のためのインタフェースであり、ＵＳＢ３．０でのデータ転送用の端子とＵＳＢ２．０でのデータ転送用端子との両方を備えている。
【００１３】
図２は、ＵＳＢ３．０に準拠したＵＳＢコネクタ２の端子の配列を示す図である。図２では、各端子の配列を理解しやすくするためにＵＳＢコネクタ２の内部を透過して示している。ＵＳＢコネクタ２は、ＵＳＢソケットへの差込方向の先端側に、ＵＳＢ２．０でのデータ転送用の端子として、ＧＮＤ端子８１、Ｄ＋端子８２、Ｄ−端子８３、ＶＢＵＳ端子８４を備えている。また、ＵＳＢコネクタ２は、ＵＳＢソケットへの差込方向後端側に、ＵＳＢ３．０でのデータ転送用の端子として、ＳＳＲＸ＋端子９１、ＳＳＲＸ−端子９２、ＧＮＤ端子９３、ＳＳＴＸ−端子９４及びＳＳＴＸ＋端子９５を備えている。
【００１４】
図３は、上ケース６ａ及び下ケース６ｂを装着していない状態でのＵＳＢメモリ１の構成を示す図である。図３（ａ）は上面図、図３（ｂ）は側断面図（図３（ａ）におけるＩＩＩｂ−ＩＩＩｂ断面図）、図３（ｃ）は側面図、図３（ｄ）は下面図である。コントローラ３は、ＱＦＰ（Quad Flat Package）であり、四辺から突き出したピンを介して基板５に実装されている。基板５は表裏面に各１層、内部に２層の計４層の配線層を備えた多層基板である。以下の説明においては、必要に応じて基板５の上面側から順に、第１の配線層、第２の配線層、第３の配線層、第４の配線層と称して区別する。ＵＳＢコネクタ２及びコントローラ３は、基板５の上面の第１の配線層に実装されている。また、メモリパッケージ４は、基板５の表裏（すなわち、第１の配線層及び第４の配線層）に一つずつ実装されている。なお、メモリパッケージ４は、基板５の一方の面のみに実装されていてもよいし、少なくともいずれかの面に２以上実装されていても良い。
【００１５】
メモリパッケージ４は、複数のメモリチップを内蔵している。コントローラ３は、メモリパッケージ４のレディビジーピンやチップイネーブルピンを制御することによって、メモリパッケージ４をチップ単位で分割して部分的に使用することが可能である。また、コントローラ３は、インタリーブ機能やパラレルモード機能により、メモリパッケージ４内の複数のチップをチップ単位で同時に動かしたり、複数のパッケージをパッケージ単位で同時に動かすことが可能である。コントローラ３は、複数のメモリパッケージ４や、その内部の複数のメモリチップを同時に駆動させることで、メモリパッケージ４との間で高速にデータを送受信可能である。
【００１６】
本実施形態に係るＵＳＢメモリ１は、後方互換でＵＳＢ２．０にも対応するため、発明者が知得した参考例としてのＵＳＢ２．０規格のＵＳＢコネクタの端子とコントローラのピンとの間の配線について先に説明する。
【００１７】
図４は、ＵＳＢ２．０に準拠したＵＳＢメモリでのＵＳＢコネクタの端子とコントローラのピンとの間の結線の一例を示す図である。ＵＳＢ２．０メモリのコネクタ実装パッド５１は、ＵＳＢ２．０の四つの端子（ＶＢＵＳ端子、Ｄ−端子、Ｄ＋端子、ＧＮＤ端子）に対応したＶＢＵＳパッド５１ａ、Ｄ−パッド５１ｂ、Ｄ＋パッド５１ｃ及びＧＮＤ５１ｄで構成される。一方、コントローラはＵＳＢメモリのデータ制御及び転送に必要な信号端子を備えるため、コントローラ実装パッド５２はこれらの各端子に対応するパッドを備えるが、ここでは、説明の簡略化のため、データ転送に必要なＤ＋端子／Ｄ−端子が実装されるＤ＋パッド５２ｃ及びＤ−パッド５２ｂのみを特定して示している。
【００１８】
ＵＳＢ２．０では、４８０Ｍｂｐｓのデータ転送時に差動配線（Ｄ＋配線５３ｃ／Ｄ−配線５３ｂ）を４００ｍＶで振幅させてデータを転送するが、その際、スイッチングノイズや信号スキュー、電磁波等が発生し、転送スピード劣化、不安定動作、データ信頼性の劣化等の悪影響を誘発する。
【００１９】
図５は、ＵＳＢメモリ１のＵＳＢコネクタ２の端子とコントローラ３のピンとの間の基板５における結線の一例を示す図である。ＵＳＢ３．０においては、ＵＳＢ２．０との後方互換性を確保するために、ＵＳＢ２．０で使用していた信号線（ＶＢＵＳ／Ｄ−／Ｄ＋／ＧＮＤ）を残したまま、５Ｇｂｐｓでデータ制御及び転送するための差動信号が四つ追加されている。これらの信号線は並行等長でかつ極力短い配線となっている。
【００２０】
ＵＳＢメモリ１のＵＳＢコネクタ実装パッド１２は、ＵＳＢ２．０で使用されている端子（ＶＢＵＳ端子８４／Ｄ−端子８３／Ｄ＋端子８２／ＧＮＤ端子８１）に対応するＶＢＵＳパッド１２ａ、Ｄ−パッド１２ｂ、Ｄ＋パッド１２ｃ、ＧＮＤ１２ｄの四つと、ＵＳＢ３．０で追加された五つの端子（ＳＳＲＸ＋端子９１、ＳＳＲＸ−端子９２、ＧＮＤ端子９３、ＳＳＴＸ−端子９４及びＳＳＴＸ＋端子９５）に対応するＳＳＲＸ＋パッド１２ｉ、ＳＳＲＸ−パッド１２ｈ、ＧＮＤパッド１２ｇ、ＳＳＴＸ−パッド１２ｆ、ＳＳＴＸ＋パッド１２ｅの五つとの計九つのパッドで構成される。
【００２１】
ＳＳＴＸ＋配線３２ｅ及びＳＳＴＸ−配線３２ｆは、データ送信側差動対信号（super speed transmitter differential）であり、ＳＳＲＸ＋配線３２ｉ及びＳＳＲＸ−配線３２ｈは、データ受信側差動対信号（super speed receiver differential）である。ＵＳＢメモリ１は、これらの２対の差動信号線によって５Ｇｂｐｓのデータ転送を実現する。
コントローラ３は、ＵＳＢメモリ１のデータ制御及び転送に必要な信号端子を備えるため、コントローラ実装パッド２２はこれらの各端子に対応するパッドを備えるが、ここでは、説明の簡略化のため、データ転送動作に直接関連する端子を接続するパッドのみを特定して示している。コントローラ実装パッド２２は、データ転送に必要な差動対信号Ｄ＋／Ｄ−／ＳＳＴＸ＋／ＳＳＴＸ−／ＳＳＲＸ＋／ＳＳＲＸ−ピンが実装されるＤ＋パッド２２ｃ、Ｄ−パッド２２ｂ、ＳＳＴＸ＋パッド２２ｅ、ＳＳＴＸ−パッド２２ｆ、ＳＳＲＸ＋パッド２２ｉ、ＳＳＲＸ−パッド２２ｈを備えている。
【００２２】
ＵＳＢコネクタ実装パッド１２とコントローラ実装パッド２２とは、それぞれ同じ信号のパッド同士が結線されている。ＳＳＴＸ＋配線３２ｅとＳＳＴＸ−配線３２ｆとの差動信号線対及びＳＳＲＸ＋配線３２ｉとＳＳＲＸ−配線３２ｈとの差動対信号線は、基板５の上面の第１の配線層でそれぞれ並行かつ等長となるように配置されている。部品実装面と同一の第１の配線層にＵＳＢ３．０用の差動対配線を設けることにより、スイッチングノイズや信号スキュー、電磁波の発生を抑えることができる。
【００２３】
一方、Ｄ＋配線３２ｃとＤ−配線３２ｂとの差動対配線は、ビア４２を介して部品実装配線層である第１の配線層とは別の第２の配線層へ導かれ、第２の配線層を介して結線されている。ＵＳＢ２．０でのデータ転送用の配線を部品実装面とは異なる第２の配線層に設けることにより、基板上における他の部品の設置の自由度を確保できる。なお、Ｄ＋配線３２ｃとＤ−配線３２ｂとは、並行等長で且つ極力短い配線とされている。
【００２４】
このように本実施形態においては、ＵＳＢコネクタ２とコントローラ３とを基板５の同一面に実装している。これにより、ＵＳＢコネクタ２とコントローラ３とを接続する配線を、複数の配線層にまたがって形成する必要がなくなる。
【００２５】
その上で、本実施形態においては、ＵＳＢコネクタ２のＵＳＢ３．０でのデータ転送用の端子とコントローラ３のＵＳＢ３．０でのデータ転送用のピンとを接続する配線は、基板５の上面の第１の配線層に設け、ＵＳＢコネクタ２のＵＳＢ２．０でのデータ転送用の端子とコントローラ３のＵＳＢ２．０でのデータ転送用のピンとを接続する配線は、基板５内部の第２の配線層に設けている。ＵＳＢ２．０の２本の差動信号線と、ＵＳＢ３．０の４本の差動信号線との計６本の配線のうち、ＵＳＢ３．０でのデータ転送用の４本のみを第１の配線層に設けるため、基板５の上面のＵＳＢコネクタ２−コントローラ３間で配線が占有する面積を縮小できる。これにより、基板５の上面のＵＳＢコネクタ２−コントローラ３間にＬＥＤや受動素子などの部品を搭載する場所を確保することも可能となり、最適な部品配置を行いやすくなる。したがって、基板５の面積を縮小するとともに、性能の向上やコストの低減を実現できる。換言すると、小型で高性能のＵＳＢメモリを低コストで実現できる。なお、Ｄ＋配線３２ｃ及びＤ−配線３２ｂを第３の配線層や第４の配線層に設けた場合も同様の効果が得られる。
【００２６】
また、ＵＳＢ２．０よりも高速でデータ転送するＵＳＢ３．０でのデータ転送用の差動配線対を基板５の上面の第１の配線層に設け、ビアを介することなく結線しているため、ＵＳＢ３．０での高速転送時にビアの影響で信号が劣化することを抑えられる。なお、ＵＳＢ２．０でのデータ転送は、ＵＳＢ３．０でのデータ転送よりも低速であるため、ビア４２によって多少信号が劣化したとしても、規格で定められた転送速度を実現する妨げとはなりにくい。
【００２７】
なお、本実施形態においては、ＵＳＢコネクタ実装パッド１２のパッドの配列が端子の配列と同じである構成を例としたが、パッドの配列と端子の配列とが同一である必要はない。すなわち、ＵＳＢの規格として定められているのはあくまでも端子の配列であるから、ＵＳＢコネクタ２の内部で端子を立体的に交差させれば、コネクタ実装パッド１２を構成する各パッドを端子とは異なる配列で配置したり、任意の位置に配置することが可能である。
【００２８】
（第２の実施形態）
図６は、上ケース及び下ケースを装着していない状態での第２の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図６（ａ）は上面図、図６（ｂ）は側断面図（図６（ａ）におけるＶＩｂ−ＶＩｂ断面図）である。なお、側面及び下面は第１の実施形態と同様である。第２の実施形態にかかるＵＳＢメモリ１は、第１の実施形態と同様であり、ＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などを搭載した基板５が、上ケース及び下ケースからなる筐体に収容された構成である。
【００２９】
図７は、ＵＳＢメモリ１のＵＳＢコネクタ２の端子とコントローラ３のピンとの間の基板５における結線の一例を示す図である。本実施形態においては、ＵＳＢ２．０でのデータ転送用の配線（Ｄ＋配線３２ｃ、Ｄ−配線３２ｂ）が、第１の配線層に形成されている。なお、Ｄ＋配線３２ｃとＤ−配線３２ｂは、並行且つ等長で、極力短い配線とされている。
【００３０】
ＵＳＢ２．０でのデータ転送用の配線を、第１の配線層に形成し、並行且つ等長で極力短い配線とすることで、ＵＳＢ２．０でのデータ転送の際の信号の劣化を、第１の実施形態の構成と比較して低減できる。すなわち、本実施形態に係るＵＳＢメモリ１は、ＵＳＢ２．０でのデータ転送時にエラーが発生しにくい。
【００３１】
この他については第１の実施形態と同様であるため、重複する説明は割愛する。
【００３２】
（第３の実施形態）
図８は、上ケース及び下ケースを装着していない状態での第３の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図８（ａ）は上面図、図８（ｂ）は側断面図（図８（ａ）におけるＶＩＩＩｂ−ＶＩＩＩｂ断面図）、図８（ｃ）は側面図、図８（ｄ）は下面図である。第３の実施形態にかかるＵＳＢメモリ１は、第１の実施形態と同様であり、ＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などを搭載した基板５が、上ケース及び下ケースからなる筐体に収容された構成である。ただし、コントローラ３は、ＢＧＡ（Ball Grid Array）であり、パッケージの底面に配列されたバンプ６を介して基板５に実装されている。コントローラ３は、ＢＧＡを採用することで、基板５との電気的な接続による信号の劣化を低減し、高速のデータ転送を実現しやすくなっている。
【００３３】
ＵＳＢ３．０でのデータ転送に用いる各ピン（ＳＳＴＸ＋、ＳＳＴＸ−、ＳＳＲＸ＋、ＳＳＲＸ−）は、コントローラ３の周縁部分且つＵＳＢコネクタ２が実装される側に配置されている。これにより、ＵＳＢ３．０でのデータ転送用の配線は、他のピンを迂回することなく基板５の上面の第１の配線層をほぼ最短距離で引き回すことができる。
【００３４】
一方、ＵＳＢ２．０でのデータ転送に用いるピン（Ｄ＋、Ｄ−）も、コントローラ３の周縁部分かつＵＳＢコネクタ２が実装される側に配置されているが、データ転送用の配線は、Ｄ＋パッドやＤ−パッドから第１の配線層上の短い配線を経て、ビアによって基板５内部の第２の配線層へ導かれている。
【００３５】
第１、第２の実施形態と同様に、本実施形態においても、ＵＳＢ２．０の２本の差動信号線と、ＵＳＢ３．０の４本の差動信号線との計６本の配線のうち、ＵＳＢ３．０でのデータ転送用の４本のみを第１の配線層に配線するため、基板５の上面のＵＳＢコネクタ２−コントローラ３間で配線が占有するスペースを縮小できる。これにより、基板５の上面のＵＳＢコネクタ２−コントローラ３間にＬＥＤや受動素子などの部品を搭載する場所を確保することも可能となり、最適な部品配置を行いやすくなる。したがって、基板面積を縮小するとともに、性能の向上やコストの低減を実現できる。
【００３６】
また、より高速でデータ転送するＵＳＢ３．０でのデータ転送用の差動配線対を基板５の上面の第１の配線層に設け、ビアを介することなく結線しているため、ＵＳＢ３．０での高速転送時にビアの影響で信号が劣化することを抑えられる。なお、ＵＳＢ２．０での転送時は、ＵＳＢ３．０での転送時よりもデータ転送速度が低いため、ビアによる信号の劣化は問題とはなりにくい。
【００３７】
図９は、コントローラ３の周縁部分且つＵＳＢコネクタ２が実装された側に、ＵＳＢ２．０でのデータ転送用のピンを割り当てられない場合の結線の一例を示す図である。ＵＳＢ３．０でのデータ転送に用いる各ピン（ＳＳＴＸ＋、ＳＳＴＸ−、ＳＳＲＸ＋、ＳＳＲＸ−）は、コントローラ３の周縁部分且つＵＳＢコネクタ２が実装される側に配置されている。これに対して、ＵＳＢ２．０でのデータ転送に用いるピン（Ｄ＋、Ｄ−）は、コントローラ３の中央部分に配置されている。ＵＳＢ２．０でのデータ転送用の配線は、パッドから直接、又は極力短い配線を経てビアで第２、第３又は第４の配線層へ導かれており、ＵＳＢ３．０でのデータ転送用の配線を基板５の厚さ方向に迂回する（換言すると、立体交差する）ように結線されている。第１の実施形態において説明したように、ＵＳＢ２．０でのデータ転送は、ＵＳＢ３．０でのデータ転送よりも低速であるため、ビアを介して第２、第３又は第４の配線層を経由するように配線を設けても、規格で定められたデータ転送速度を実現する妨げとはなりにくい。したがって、このような構成とすることで、ＵＳＢ３．０でのデータ転送用のピンと、ＵＳＢ２．０でのデータ転送用のピンとの全てをコントローラ３の周縁部分かつＵＳＢコネクタ２が実装された側に配置できない場合でも、ＵＳＢ３．０及びＵＳＢ２．０の両方で、規格で定められたデータ転送速度を実現することが可能となる。
【００３８】
この他については第１の実施形態と同様であるため、重複する説明は割愛する。
【００３９】
（第４の実施形態）
図１０は、上ケース及び下ケースを装着していない状態での第４の実施形態にかかるＵＳＢメモリ１の構成を示す図である。本実施形態に係るＵＳＢメモリ１は、第１〜第３の実施形態と同様であり、ＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などを搭載した基板５が、上ケース及び下ケースからなる筐体に収容された構成である。図１０（ａ）は上面図、図１０（ｂ）は側断面図（図１０（ａ）におけるＸｂ−Ｘｂ断面図）である。なお、側面及び下面は第３の実施形態と同様である。
【００４０】
コントローラ３が、ＢＧＡ（Ball Grid Array）であり、パッケージの底面に配列されたバンプ６を介して基板５に実装されている点は、第３の実施形態と同様である。コントローラ３にＢＧＡを採用することで、基板５との電気的な接続による信号の劣化を低減し、高速のデータ転送を実現しやすくなっている。
【００４１】
また、ＵＳＢ２．０でのデータ転送用の配線が、第１の配線層に設けられている点は第２の実施形態と同様である。ＵＳＢ２．０でのデータ転送用の配線を、第１の配線層に形成し、並行且つ等長で極力短い配線とすることで、ＵＳＢ２．０でのデータ転送の際の信号の劣化を、第１の実施形態の構成と比較して低減できる。すなわち、本実施形態に係るＵＳＢメモリ１は、ＵＳＢ２．０でのデータ転送時にエラーを発生しにくくできる。
【００４２】
この他については、第１の実施形態と同様であるため、重複する説明は割愛する。
【００４３】
（第５の実施形態）
図１１は、第５の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１１（ａ）は、ＵＳＢメモリ１の上面図、図１１（ｂ）は、図１１（ａ）におけるＸＩｂ−ＸＩｂ断面図、図１１（ｃ）は、ＵＳＢメモリ１の斜視図である。本実施形態においては、筐体７はアルミニウムを材料として形成されている。筐体７の内部に収容される基板５やこれに搭載されるＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などは第１の実施形態と同様である。すなわち、筐体７を装着していない状態でのＵＳＢメモリ１の構成は、図３に示す構成と同様である。
【００４４】
本実施形態における筐体の幅は、ＵＳＢ２．０専用のＵＳＢメモリの樹脂製筐体と同じ幅となっている。このＵＳＢ２．０専用のＵＳＢメモリの樹脂性筐体は、２５℃の雰囲気中においてＵＳＢ２．０でＵＳＢメモリが動作する際に表面温度が６０℃以下である。
【００４５】
本実施形態においては、熱伝導性の高いアルミニウムを材料として筐体７が構成されているため、外部電極にＵＳＢコネクタ２を接続してデータ転送を行う際にコントローラ３やメモリパッケージ４、基板５上の受動素子などから発生する熱が外部に放熱されやすい。したがって、コントローラ３やメモリパッケージ４が過熱されて動作が不安定になることを防止できる。また、ＵＳＢコネクタ２やコントローラ３、メモリパッケージ４などの基板５に実装される部品に対して熱ストレスが生じて機械的強度が低下することを防止できる。さらに、筐体７表面の温度を低く抑えることができるため、安全性を高めることができる。
【００４６】
（第６の実施形態）
図１２、図１３は、第６の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１２（ａ）は、筐体７を装着していない状態でのＵＳＢメモリ１の上面図、図１２（ｂ）は筐体７を装着していない状態でのＵＳＢメモリ１の側面図、図１２（ｃ）は筐体７を装着していない状態でのＵＳＢメモリ１の底面図、図１３（ａ）は、ＵＳＢメモリ１の上面図、図１３（ｂ）は、図１３（ａ）におけるＸＩＩＩｂ−ＸＩＩＩｂ断面図、図１３（ｃ）は、ＵＳＢメモリ１の斜視図である。本実施形態にかかるＵＳＢメモリ１は、コントローラ３やメモリパッケージ４、基板５上に実装された部品の上に放熱部材としての放熱シート８が配置されている。これ以外の部分については第５の実施形態と同様であり、筐体７の幅についても同様である。
【００４７】
図１３（ｂ）に示すように、放熱シート８は、コントローラ３やメモリパッケージ４、基板５上に実装された部品などと筐体７とを熱的に接続している。放熱シート８の材料には、例えばシリコーンゴムを適用可能である。また、シリコーンゴム等の材料を母材とし、比較的熱伝導率の高い金属酸化物あるいは窒化ホウ素等を無機充填材（フィラー）として混入したものを適用することも可能である。
【００４８】
ここではコントローラ３及びメモリパッケージ４に跨るように放熱シート８を配置する構成を例としたが、コントローラ３やメモリパッケージ４などの発熱源となる部品の上のみに部分的に放熱シート８を配置しても良い。また、コントローラ３やメモリパッケージ４が基板５上で占める面積よりも放熱シート８の面積を大きくすることで、放熱シート８の熱容量を増大させて放熱性を向上させることができる。
【００４９】
放熱シート８をコントローラ３やメモリパッケージ４と筐体との間に配置する方法としては、コントローラ３やメモリパッケージ４側に貼り付けておいてから筐体７を基板５に被せても良いし、予め放熱シート８を貼り付けておいた筐体７を基板５に被せても良い。
本実施形態においては、コントローラ３やメモリパッケージ４などで発生した熱の筐体７への移動が放熱シート８によって促進される。したがって、コントローラ３やメモリパッケージ４が過熱されて動作が不安定になることや、ＵＳＢコネクタ２やコントローラ３、メモリパッケージ４などの基板５に実装される部品に対して熱ストレスが生じて機械的強度が低下することを防止する効果は第５の実施形態よりも高い。また、さらに、筐体７表面の温度を第５の実施形態よりも低く抑えることができるため、安全性をさらに高めることができる。
【００５０】
（第７の実施形態）
図１４は、第７の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１４（ａ）は、ＵＳＢメモリ１の上面図、図１４（ｂ）は、図１４（ａ）におけるＸＩＶｂ−ＸＩＶｂ断面図、図１４（ｃ）は、ＵＳＢメモリ１の斜視図である。筐体７を装着していない状態でのＵＳＢメモリ１は、第６の実施形態と同様である。
【００５１】
本実施形態においては、筐体７はスリット穴７ａを表面に備えている。すなわち、本実施形態においては、筐体７内部の熱をスリット穴７ａから逃がすことにより、放熱効果を高める構造となっている。筐体７がスリット穴７ａを備えることを除いては、ＵＳＢメモリ１の構造は第６の実施形態と同様である。
【００５２】
スリット穴７ａを形成することにより、筐体７表面の一部が無くなる代わりに、スリット穴７ａの周縁部で筐体７の断面が露出する。したがって、スリット穴７ａの幅を筐体７の板厚のおおむね半分よりも小さくすることで、筐体７の表面積を増加させることができる。また、スリット穴７ａの開口部分では放熱シート８が露出するため、放熱シート８から直接筐体７の外部に熱が放熱される。したがって、スリット穴７ａを設けることにより露出する筐体７の断面からの放熱量と放熱シート８から外部への放熱量との合計が、筐体７のスリット穴７ａの開口面積に相当する面積からの放熱量よりも大きければ、放熱性は向上する。
【００５３】
本実施形態においては、第６の実施形態と同様の効果がより高く得られる。
【００５４】
（第８の実施形態）
図１５は、第８の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１５（ａ）は、ＵＳＢメモリ１の上面図、図１５（ｂ）は、図１５（ａ）におけるＸＶｂ−ＸＶｂ断面図、図１５（ｃ）は、ＵＳＢメモリ１の斜視図である。筐体７を装着していない状態でのＵＳＢメモリ１は、第６の実施形態と同様である。本実施形態においては、筐体７の外表面にはリブ状のフィン７ｂが形成されており、筐体７の外表面の表面積は、フィン７ｂが形成されていない場合と比較して拡大されている。これ以外については第６の実施形態と同様である。
【００５５】
本実施形態においては、筐体７の外表面に設けられたフィン７ｂによって筐体７の表面積が拡大されているため、コントローラ３やメモリパッケージ４などで発生した熱は、効率よく筐体７から放熱される。
【００５６】
ここでは筐体７の外表面にリブ状のフィン７ｂを設けた構成を例としたが、複数の突起を設けて筐体７の外表面の表面積を拡大することも可能である。
【００５７】
本実施形態においても、第６の実施形態と同様の効果がより高く得られる。
【００５８】
（第９の実施形態）
図１６は、第９の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１６（ａ）は、ＵＳＢメモリ１の上面図、図１６（ｂ）は、図１６（ａ）におけるＸＶＩｂ−ＸＶＩｂ断面図、図１６（ｃ）は、ＵＳＢメモリ１の斜視図である。筐体７を装着していない状態でのＵＳＢメモリ１は、第６の実施形態と同様である。本実施形態においては、筐体は第６の実施形態と比べて幅広となっている。すなわち、ＵＳＢ２．０専用のＵＳＢメモリの樹脂製筐体よりも幅広となっている。これ以外については第６の実施形態と同様である。
【００５９】
本実施形態においては、筐体７の幅を広げることによって筐体７の表面積が拡大されているため、コントローラ３やメモリパッケージ４などで発生した熱は、効率良く筐体７から放熱される。
【００６０】
本実施形態においても、第６の実施形態と同様の効果がより高く得られる。
【００６１】
(第１０の実施形態)
図１７は、第１０の実施形態にかかるＵＳＢメモリ１の構成を示す図である。図１７（ａ）は、ＵＳＢメモリ１の上面図、図１７（ｂ）は、図１７（ａ）におけるＸＶＩＩｂ−ＸＶＩＩｂ断面図、図１７（ｃ）は、ＵＳＢメモリ１の斜視図である。筐体７を装着していない状態でのＵＳＢメモリ１は、第６の実施形態と同様である。本実施形態においては、筐体７は第６の実施形態と比べて幅広となっていることに加え、筐体７の外表面にはリブ状のフィン７ｂが形成されている。このため、本実施形態においては筐体７の表面積は、第８の実施形態や第９の実施形態と比較してさらに拡大されている。
【００６２】
本実施形態においても、第６の実施形態と同様の効果がより高く得られる。
【００６３】
なお、上記第５〜第１０の実施形態のようにアルミニウムを材料として筐体７を形成する場合には、筐体７は上ケースと下ケースとの分割構造でなく一体構造とする（換言すると、キャップ状とする）ことも可能である。この場合には、上下のケースで基板５を挟むのではなく、基板５を内部に挿入するように筐体７を被せて装着することも可能である。
【００６４】
ここで、上記第５〜第１０の実施形態にかかるＵＳＢメモリ１の放熱性について検討する。図１８（ａ）、（ｂ）は、第５〜第１０の実施形態にかかるＵＳＢメモリ１の温度シミュレーション結果を示す図であり、条件２〜条件７が第５の実施形態〜第１０の実施形態に対応する。
図１８は、コントローラ３がメモリパッケージ４に連続してデータを書き込んでいる状態を想定して最大電流での動作時（消費電力最大での動作時）の発熱量に相当する熱が発生しているとし、ＵＳＢコネクタ２にキャップを被せていない状態で十分に広い空間（周囲温度２５℃）に配置して、自然空冷によって定常状態となった時の、筐体７（上ケース側）、コントローラ３、及びメモリパッケージ４の温度を示している。ここで、メモリコントローラ４の駆動電圧は３．３Ｖ、コントローラ３の駆動電圧は５Ｖであるとする。また、基板５の表裏のメモリパッケージ４の最大消費は各々１５０ｍＡであり、コントローラ３の最大電流は３００ｍＡであり、ＵＳＢメモリ１全体には最大で６００ｍＡの電流が流れるものとする。電力で表すと、基板５の表裏のメモリパッケージ４の最大消費電力は各々０．４９５Ｗであり、コントローラ３の最大消費電力は１．５Ｗであり、ＵＳＢメモリ１全体の最大消費電力は２．４９Ｗであるとする。また、各実施形態の筐体７は、純アルミニウム（熱伝導率２４０Ｗ／ｍｋ、放射率０．８）で形成されているものとする。また、放熱シート８はシリコーンゴム（熱伝導率１５Ｗ／ｍｋ、放射率０．８）で形成されているとする。
【００６５】
さらに、第９、第１０の実施形態にかかるＵＳＢメモリ１の筐体７は、ＵＳＢ２．０用のＵＳＢメモリの樹脂製筐体の１．３倍の幅となっている。このＵＳＢ２．０用のＵＳＢメモリの樹脂性筐体は、動作する際の表面温度が６０℃以下である。
【００６６】
また、比較の基準として、ＡＢＳ樹脂（熱伝導率０．１９Ｗ／ｍｋ、熱放射率０．８）で形成された筐体を有するＵＳＢメモリの温度のシミュレーション結果を条件１として合わせて示す。なお、このＵＳＢメモリの筐体の形状は、第５の実施形態にかかるＵＳＢメモリ１と同様である。
【００６７】
条件２〜条件７でのシミュレーション結果は、筐体７、コントローラ３、メモリパッケージ４のいずれの箇所においても条件１よりも温度が低くなっており、各実施形態にかかるＵＳＢメモリ１は放熱性に優れていることが確認できた。条件７でのシミュレーション結果で最も低い温度が得られたことから、第１０の実施形態のように、アルミ製の筐体７の幅を拡大し、フィン７ｂを設け、筐体７の内部に放熱シート８を配置してコントローラ３やメモリパッケージ４を筐体７と熱的に接続した構成では、筐体７の表面温度が７０℃以下となっており、優れた放熱性を有することが確認できた。
【００６８】
なお、上記第５〜第１０の実施形態においては、筐体７の内部に収容される基板５やこれに搭載されるＵＳＢコネクタ２、コントローラ３、メモリパッケージ４などが第１の実施形態と同様である場合を例としたが、これらが第２〜第４の実施形態と同様であっても良い。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１ ＵＳＢメモリ、２ ＵＳＢコネクタ、３ コントローラ、４ メモリパッケージ、５ 基板、１２ ＵＳＢコネクタ実装パッド、２２ コントローラ実装パッド、３２ｂ Ｄ−配線、３２ｃ Ｄ＋配線、３２ｅ ＳＳＴＸ＋配線、３２ｆ ＳＳＴＸ−配線、３２ｈ ＳＳＲＸ−配線、３２ｉ ＳＳＲＸ＋配線。
【特許請求の範囲】
【請求項１】
半導体メモリと、該半導体メモリを制御するコントローラと、外部装置とのデータの送受信用の端子を備えたコネクタと、前記半導体メモリ、前記コントローラ及び前記コネクタを搭載する基板とを有し、前記基板は複数の配線層を備え、第１のモード及び該第１のモードよりも高速な第２のモードで動作可能な半導体メモリ装置であって、
前記コントローラと前記コネクタとは、前記基板の同一面に実装されており、
前記基板は、前記コネクタの前記第２のモードでのデータ転送用の端子の実装パッドと、前記コントローラの前記第２のモードでのデータ転送用のピンの実装パッドとを接続する配線を、前記コネクタ及び前記コントローラの実装面上の配線層に備えることを特徴とする半導体メモリ装置。
【請求項２】
前記基板は、前記コネクタの及び前記コントローラの実装面上の配線層とは異なる配線層を経由し、前記コネクタの前記第１のモードでのデータ転送用の端子の実装用のパッドと、前記コントローラの前記第１のモードでのデータ転送用のピンの実装用のパッドとを接続する配線を備えることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記コネクタの前記第２のモードでのデータ転送用の端子の実装用のパッドと、前記コントローラの前記第２のモードでのデータ転送用のピンの実装用のパッドとを接続する配線は、少なくとも一対の信号線が並行に形成されて差動配線をなすことを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項４】
前記差動配線をなす前記信号線の各々の長さが概ね等しいことを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】
前記コントローラの前記第２のモードでのデータ転送用のピンが、前記コントローラの周縁部分且つ前記コネクタに近い側に配置されたことを特徴とする請求項１から４のいずれか１項記載の半導体メモリ装置。
【請求項６】
前記基板を収容する筐体を備え、
前記筐体がアルミニウム製であることを特徴とする請求項１から５のいずれか１項記載の半導体メモリ装置。
【請求項７】
前記半導体メモリ及び前記コントローラと前記筐体とを熱的に接続する放熱部材を備えることを特徴とする請求項６記載の半導体メモリ装置。
【請求項８】
前記筐体は、リブ状のフィンを外表面に有することを特徴とする請求項６又は７記載の半導体メモリ装置。
【請求項９】
前記筐体は、前記第１のモード専用の半導体メモリ装置の樹脂製筐体よりも幅広であることを特徴とする請求項６から８のいずれか１項記載の半導体メモリ装置。
【請求項１】
半導体メモリと、該半導体メモリを制御するコントローラと、外部装置とのデータの送受信用の端子を備えたコネクタと、前記半導体メモリ、前記コントローラ及び前記コネクタを搭載する基板とを有し、前記基板は複数の配線層を備え、第１のモード及び該第１のモードよりも高速な第２のモードで動作可能な半導体メモリ装置であって、
前記コントローラと前記コネクタとは、前記基板の同一面に実装されており、
前記基板は、前記コネクタの前記第２のモードでのデータ転送用の端子の実装パッドと、前記コントローラの前記第２のモードでのデータ転送用のピンの実装パッドとを接続する配線を、前記コネクタ及び前記コントローラの実装面上の配線層に備えることを特徴とする半導体メモリ装置。
【請求項２】
前記基板は、前記コネクタの及び前記コントローラの実装面上の配線層とは異なる配線層を経由し、前記コネクタの前記第１のモードでのデータ転送用の端子の実装用のパッドと、前記コントローラの前記第１のモードでのデータ転送用のピンの実装用のパッドとを接続する配線を備えることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記コネクタの前記第２のモードでのデータ転送用の端子の実装用のパッドと、前記コントローラの前記第２のモードでのデータ転送用のピンの実装用のパッドとを接続する配線は、少なくとも一対の信号線が並行に形成されて差動配線をなすことを特徴とする請求項１又は２記載の半導体メモリ装置。
【請求項４】
前記差動配線をなす前記信号線の各々の長さが概ね等しいことを特徴とする請求項３記載の半導体メモリ装置。
【請求項５】
前記コントローラの前記第２のモードでのデータ転送用のピンが、前記コントローラの周縁部分且つ前記コネクタに近い側に配置されたことを特徴とする請求項１から４のいずれか１項記載の半導体メモリ装置。
【請求項６】
前記基板を収容する筐体を備え、
前記筐体がアルミニウム製であることを特徴とする請求項１から５のいずれか１項記載の半導体メモリ装置。
【請求項７】
前記半導体メモリ及び前記コントローラと前記筐体とを熱的に接続する放熱部材を備えることを特徴とする請求項６記載の半導体メモリ装置。
【請求項８】
前記筐体は、リブ状のフィンを外表面に有することを特徴とする請求項６又は７記載の半導体メモリ装置。
【請求項９】
前記筐体は、前記第１のモード専用の半導体メモリ装置の樹脂製筐体よりも幅広であることを特徴とする請求項６から８のいずれか１項記載の半導体メモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−２１６０７７（Ｐ２０１１−２１６０７７Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１１−３４７４９（Ｐ２０１１−３４７４９）
【出願日】平成２３年２月２１日（２０１１．２．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２３年２月２１日（２０１１．２．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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