半導体実装状態検出回路
【課題】特別な検査装置を使わずに簡便に接続良否の判定が行え、接続不良については接続不良箇所が推定できる情報が得られる半導体実装状態検出回路を提供すること。
【解決手段】共通の配線基板に実装され複数系統のデジタル信号を扱うユーザー回路を有する少なくとも２個の半導体装置の実装状態を電子的に検出する半導体実装状態検出回路であって、前記各半導体装置に接続状態検出用のスキャンモード信号とスキャンパターン信号を入力する少なくとも１個のスキャンパターン発生部と、前記各半導体装置から出力されるスキャンパターン信号と前記スキャンパターン発生部から入力されるスキャンモード信号に基づきパターンエラーの有無を検出する少なくとも１個のパターンエラー検出部を設けたことを特徴とするもの。
【解決手段】共通の配線基板に実装され複数系統のデジタル信号を扱うユーザー回路を有する少なくとも２個の半導体装置の実装状態を電子的に検出する半導体実装状態検出回路であって、前記各半導体装置に接続状態検出用のスキャンモード信号とスキャンパターン信号を入力する少なくとも１個のスキャンパターン発生部と、前記各半導体装置から出力されるスキャンパターン信号と前記スキャンパターン発生部から入力されるスキャンモード信号に基づきパターンエラーの有無を検出する少なくとも１個のパターンエラー検出部を設けたことを特徴とするもの。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体実装状態検出回路に関し、詳しくは、配線基板に実装される半導体装置の実装状態を電子的に検出する回路に関するものである。
【０００２】
図２は、半導体装置の実装構造例を示す構成図であり、配線基板ＰＷＢ（以下ＰＷＢという）の表面に、ＢＧＡ(Ball Grid Array)パッケージされた半導体装置ＩＣ１、ＩＣ２（以下ＩＣ１、ＩＣ２という）が実装された例を示している。
【０００３】
このような実装構造において、ＩＣ１、ＩＣ２の接続端子が、ＰＷＢに設けられた貫通ビア(via)に接続される場合と、ブラインドビアに接続される場合がある。
【０００４】
ＩＣ１、ＩＣ２の接続端子がＰＷＢに設けられた貫通ビアに接続されている場合には、ＰＷＢに設けられた信号配線パターンの一部がＰＷＢの表面に露出することから、これら信号配線パターンの信号をオシロスコープなどの測定器を用いて測定することにより、ＩＣ１、ＩＣ２の各端子とＰＷＢの各信号配線パターンとの間における接続の良否を目視確認することができる。
【０００５】
これに対し、ＩＣ１、ＩＣ２の接続端子がＰＷＢに設けられたブラインドビアに接続されている場合には、ＰＷＢに設けられた信号配線パターンの一部がＰＷＢの表面に露出しないことから、信号配線パターンの信号をオシロスコープなどの測定器を用いて接続の良否を目視確認することはできない。
【０００６】
そこで、この場合には、接続の良否を目視確認することに代えて、ＰＷＢの機能検査を行って不良内容に基づき不良箇所を推定したり、ＩＣ１、ＩＣ２間でＩＥＥＥ１１４９．１として標準化されているバウンダリスキャンを構成して、ＩＣ１、ＩＣ２間の接続不良箇所を特定することも行われている。
【０００７】
特許文献１には、バウンダリスキャンに基づく高密度実装基板のテストシステムが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２４８１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、信号配線パターンがＰＷＢの表面で観測できない場合、ＰＷＢの機能検査結果に基づき不良ＩＣを推定して該当するＩＣを交換しても、推定したＩＣが不良原因でない場合もあり、接続不良箇所の特定に難航することがあった。
【００１０】
また、バウンダリスキャンを構成して検査するのにあたっては、専用の検査装置が必要になる、検査用パターンの検討が必要になる、テスト周波数が一般に実動作周波数より遅くかつテストパターンも長大であるため検査時間がかかるなどの問題点があり、実際の検査を実装基板に適用するためにはかなりの工数が必要である。
【００１１】
本発明は、これらの課題を解決するものであり、その目的は、特別な検査装置を使わずに簡便に接続良否の判定が行え、接続不良については接続不良箇所が推定できる情報が得られる半導体実装状態検出回路を提供することにある。
【課題を解決するための手段】
【００１２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
共通の配線基板に実装され複数系統のデジタル信号を扱うユーザー回路を有する少なくとも２個の半導体装置の実装状態を電子的に検出する半導体実装状態検出回路であって、
前記各半導体装置に接続状態検出用のスキャンモード信号とスキャンパターン信号を入力する少なくとも１個のスキャンパターン発生部と、
前記各半導体装置から出力されるスキャンパターン信号と前記スキャンパターン発生部から入力されるスキャンモード信号に基づきパターンエラーの有無を検出する少なくとも１個のパターンエラー検出部、
を設けたことを特徴とする。
【００１３】
請求項２記載の発明は、請求項１記載の半導体実装状態検出回路において、
前記一方の半導体装置には、前記スキャンパターン発生部のスキャンパターン信号が入力されるシフトレジスタと、前記スキャンパターン発生部のスキャンモード信号に基づいて前記ユーザー回路の出力信号と前記シフトレジスタから出力されるスキャンパターン信号を選択的に出力する複数のセレクタとで構成されるスキャンパターン入力回路が設けられ、
前記他方の半導体装置には、前記スキャンパターン発生部のスキャンパターン信号が入力されるシフトレジスタと、このシフトレジスタから出力されるスキャンパターン信号と前記一方の半導体装置のスキャンパターン入力回路の出力信号との排他的論理和を出力する複数の排他的論理和ゲートと、前記スキャンパターン発生部のスキャンモード信号に基づき前記一方の半導体装置のシフトレジスタから出力されるスキャンパターン信号と前記自身のシフトレジスタから出力されるスキャンパターン信号を比較する複数の論理ゲートと、この論理ゲートの出力をそれぞれ保持する複数のフリップフロップと、これらフリップフロップの論理和をエラー検出信号として出力する論理和ゲートとで構成されるスキャンパターン比較回路が設けられたことを特徴とする。
【００１４】
請求項３記載の発明は、請求項１または請求項２記載の半導体実装状態検出回路において、
前記スキャンパターン発生部とパターンエラー検出部の少なくともいずれかは、前記半導体装置のいずれかに実装されていることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、特別な検査装置を使わずに簡便に接続良否の判定が行え、接続不良については接続不良箇所が推定できる情報が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施例を示す回路図である。
【図２】半導体装置の実装構造例を示す構成図である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示す回路図であり、図２と同様に、共通のＰＷＢに実装されたＩＣ１、ＩＣ２の電気的な接続関係を示している。
【００１８】
なお、以下、全て正論理で説明するが、負論理で回路を構成することもできる。
【００１９】
また、回路を構成するフリップフロップは、初期値としてＬレベルに設定されているか図示しない初期化手段でＬレベルに初期化されている状態であり、全て共通の同期クロック信号に同期して動くものとする。
【００２０】
ＩＣ１には、ユーザーが用途に応じて任意に使用できるユーザー回路１１と、フリップフロップ１２１〜１２ｍとセレクタ１３１〜１３ｍで構成されたスキャンパターン入力回路ＳＰＩと、出力用のフリップフロップ１４１〜１４ｍと１５が設けられている。
【００２１】
ＩＣ２には、入力用のフリップフロップ２１１〜２１ｍと、フリップフロップ２２１〜２２ｍと排他的論理和ゲート２３１〜２３ｍと論理積ゲート２４１〜２４ｍと論理和ゲート２５１〜２５ｍとエラー保持用のフリップフロップ２６１〜２６ｍとエラー出力用の論理和ゲート２７で構成されたスキャンパターン比較回路ＳＰＣと、出力用のフリップフロップ２８と、ユーザーが用途に応じて任意に使用できるユーザー回路２９が設けられている。
【００２２】
これらＩＣ１の出力用のフリップフロップ１４１〜１４ｍとＩＣ２の入力用のフリップフロップ２１１〜２１ｍは、ｍ本の信号配線パターンＰ１〜Ｐｍを介してそれぞれ接続されている。
【００２３】
スキャンパターン発生部３は、スキャンモード信号発生回路３１と、スキャンパターン信号発生回路３２と、０を含む任意段数のフリップフロップよりなるシフトレジスタで構成されたパターン段数調整回路３３が直列接続されている。
【００２４】
パターンエラー検出部４は、パターン検出回路４１、４２と、論理積ゲート４３１、４３２と、論理和ゲート４４１、４４２と、データ保持用のフリップフロップ４５１、４５２と、パターン検出信号を出力するための論理積ゲート４６とで構成されている。
【００２５】
スキャンパターン発生部３において、スキャンモード信号発生回路３１の出力端子はＩＣ１のセレクタ１３１〜１３ｍの各スキャン端子ＳとＩＣ２の論理積ゲート２４１〜２４ｍの一方の入力端子とパターンエラー検出部４の論理積ゲート４３１、４３２の一方の入力端子に接続され、スキャンパターン信号発生回路３２の出力端子はパターン段数調整回路３３およびＩＣ１の入力段のフリップフロップ１２１の入力端子Ｄに接続されている。
【００２６】
本実施例におけるパターン段数調整回路３３は直列接続された２段のフリップフロップ３３１、３３２で構成されていて、その出力端子はＩＣ２の入力段のフリップフロップ２２１の入力端子Ｄに接続されている。
【００２７】
パターンエラー検出部４において、一方のパターン検出回路４１の入力端子にはＩＣ１の出力用フリップフロップ１５の出力端子が接続され、出力端子は論理積ゲート４３１の他方の入力端子に接続されている。
【００２８】
論理積ゲート４３１の出力端子は論理和ゲート４４１の一方の入力端子に接続され、論理和ゲート４４１の出力端子はフリップフロップ４５１の入力端子Ｄに接続され、フリップフロップ４５１の出力端子Ｑは出力用論理積ゲート４６の一方の入力端子に接続されるとともに論理和ゲート４４１の他方の入力端子に接続されている。
【００２９】
他方のパターン検出回路４２の入力端子にはＩＣ２の出力用フリップフロップ２８の出力端子が接続され、出力端子は論理積ゲート４３２の他方の入力端子に接続されている。
【００３０】
論理積ゲート４３２の出力端子は論理和ゲート４４２の一方の入力端子に接続され、論理和ゲート４４２の出力端子はフリップフロップ４５２の入力端子Ｄに接続され、フリップフロップ４５２の出力端子Ｑは出力用論理積ゲート４６の他方の入力端子に接続されるとともに論理和ゲート４４２の他方の入力端子に接続されている。
【００３１】
このように構成される回路の動作を説明する。
スキャンパターン発生部３において、スキャンモード信号発生回路３１にスキャン開始信号ＳＳが入力されると、スキャンモード信号ＳＭをＨレベルとし、少なくとも検査に要する時間Ｈレベルを維持した後Ｌレベルとする。このスキャンモード信号ＳＭは、ＩＣ１のセレクタ１３１〜１３ｍの各スキャン端子ＳとＩＣ２の論理積ゲート２４１〜２４ｍの一方の入力端子とパターンエラー検出部４の論理積ゲート４３１、４３２の一方の入力端子に出力される。
【００３２】
スキャンパターン信号発生回路３２は、スキャンモード信号ＳＭがＨレベルになると、ＬレベルからＨレベルへの遷移とＨレベルからＬレベルへの遷移を少なくとも各１回以上含む任意の波形であるスキャンパターン信号ＳＰ０を生成し、パターン段数調整回路３３およびＩＣ１の入力段のフリップフロップ１２１に出力する。
【００３３】
セレクタ１３１〜１３ｍは、スキャンモード信号ＳＭがＬレベルのときユーザー回路１１からの信号Ｓ１〜Ｓｍを選択して、スキャンモード信号ＳＭがＨレベルのときフリップフロップ１２１〜１２ｍで構成されたシフトレジスタのそれぞれ対応するステップのスキャンパターン信号ＳＰ１〜ＳＰｍを選択し、これら選択した信号を出力用のフリップフロップ１４１〜１４ｍおよび各信号配線パターンＰ１〜Ｐｍを介してＩＣ２に出力する。
【００３４】
ＩＣ２の排他的論理和ゲート２３１〜２３ｍは、入力用のフリップフロップ２１１〜２１ｍを介して入力されるスキャンパターン信号ＳＰ０に関連した信号とシフトレジスタを構成するフリップフロップ２２１〜２２ｍを介して入力されるスキャンパターン信号ＳＰ０’に関連した信号とをそれぞれ比較し、不一致であればエラー保持用の該当する系統のフリップフロップ２６１〜２６ｍにＨレベルを保持する。
【００３５】
これらエラー保持用の各フリップフロップ２６１〜２６ｍが保持している論理値はエラー出力用の論理和ゲート２７に入力されて論理和演算され、１箇所でも不一致があるとＨレベルのエラー信号ＥＲＲを出力する。このエラー信号ＥＲＲの信号レベルにより、ＩＣ１とＩＣ２間における電気信号の接続状態の良否を把握確認できる。
【００３６】
また、各フリップフロップ２６１〜２６ｍが保持している論理値をＰＷＢを制御する上位システムから読み出すように構成することで、接続不良箇所がどの信号経路上にあるか特定できる。たとえば、スキャン終了後、フリップフロップ２６１がＨレベルになっていれば、ＩＣ１におけるスキャンパターン信号ＳＰ２の経路の接続箇所またはＩＣ２におけるスキャンパターン信号ＳＰ２’の経路の接続箇所に不良があることが把握でき、ＩＣ１またはＩＣ２が正しく接続されるように再実装することで故障を解決できる。
【００３７】
パターンエラー検出部４は、スキャンモード信号ＳＭがＨレベルの間、ＩＣ１の出力用フリップフロップ１５から出力されるスキャンパターン信号ＳＰをパターン検出回路４１を介して取り込むとともにＩＣ２の出力用フリップフロップ２８から出力されるスキャンパターン信号ＳＰ’をパターン検出回路４２を介して取り込んで、これらがスキャンパターン発生部３のスキャンパターン信号発生回路３２から出力されるスキャンパターン信号ＳＰ０の波形と同一であるか論理比較し、一致すれば各フリップフロップ４５１、４５２にＨレベルを保持する。
【００３８】
各フリップフロップ４５１、４５２に保持された論理値は、論理積ゲート４６に入力されて論理積が演算され、パターン検出信号ＰＴＤとして出力される。
【００３９】
なお、各フリップフロップ４５１、４５２に保持された論理値を制御バスから読み出すように構成することにより、接続不良箇所がＩＣ１とＩＣ２のいずれのスキャンパターン信号経路上にあるかを特定できる。
【００４０】
ＩＣ１とＩＣ２を接続する信号配線パターンＰ１〜Ｐｍのどれか接続が切れている場合には、切れた信号経路からＩＣ２に入力されるべきスキャンパターン信号とＩＣ２内の同一段数のスキャンパターン信号との論理比較結果が不一致となって切れた信号経路に対応するフリップフロップにＨレベルが保持されることになり、接続が切れている経路を特定できる。
【００４１】
ＩＣ１とＩＣ２を接続する信号配線パターンＰ１〜Ｐｍのどれか２信号間でショートしている場合には、ショートした信号間でドライブ強度の強い出力ピンの論理となり、ショートした２信号のうちＩＣ２に入力された１信号のスキャンパターン信号とＩＣ２内の同一段数のスキャンパターン信号との論理比較結果が不一致となってショートした２信号のうちの１信号経路に対応するフリップフロップにＨレベルが保持されるため、ショートしているピンのうち１信号経路を特定できる。
【００４２】
ＩＣ１に入力されるスキャンパターン信号ＳＰ０またはＩＣ２に入力されるスキャンパターン信号ＳＰ０’の接続が切れている不良の場合、パターンエラー検出部４はスキャンパターン発生部３で発生する波形との一致が検出できないことから該当経路のフリップフロップはＬレベルのままとなり、接続が切れている経路が特定できる。
【００４３】
本発明によるスキャンパターン信号は、バウンダリスキャンのように実動作周波数より低速な検査用の同期クロックを使用せず、ＩＣが実動作する同期クロックを用いて検査するため、ＩＣ間の電気的接続の良否のみならず、たとえば終端抵抗の未実装や接続不良、抵抗値の違いなど、実動作周波数での動作状態の良否を検出することもできる。
【００４４】
また、ＰＷＢの電源ＯＮに連続して本検査を実行することで、異物や劣化などに起因した後天的な接続不良を検出できる。
【００４５】
なお、上記実施例では、ＰＷＢにＩＣ１とＩＣ２の２個のＩＣが実装された例について説明したが、これらＩＣ１、ＩＣ２から出力されるスキャンパターン信号をそれぞれ別のＩＣに順次入力して出力するようにディジーチェーン接続とすることで、複数のＩＣ間における接続不良検出に適用できる。
【００４６】
また、パターン段数調整回路およびパターン検出回路を複数用意して複数のＩＣに対してそれぞれ並列にスキャンパターン信号を与えることにより、複数のＩＣ間における接続不良検出が行える。
【００４７】
また、１個のＩＣから複数のＩＣに信号を出力し、複数のＩＣから１個のＩＣに信号を入力する場合でも、正常時にスキャンパターン入力回路とスキャンパターン比較回路のスキャンパターン信号の位相が一致するように調整することにより、検査できる。
【００４８】
また、上記実施例では、スキャンパターン入力回路のシフトレジスタを構成するフリップフロップの個数とＩＣ１からＩＣ２に出力するピン数を同数にしているが、複数の出力ピンで同一位相のスキャンパターン信号を共有することにより、シフトレジスタ段数を省略することもできる。また、それに応じて、スキャンパターン比較回路のシフトレジスタ段数を省略することもできる。
【００４９】
また、上記実施例では、スキャンパターン入力回路のシフトレジスタを構成するフリップフロップの個数とＩＣ１からＩＣ２への出力ピン数は同数にしているが、シフトレジスタ段数を増加させて、出力ピン間のスキャンパターン信号の位相間隔を任意に広げることができる。それに応じて、スキャンパターン比較回路のシフトレジスタ段数を増加させることもできる。
【００５０】
また、上記実施例では、スキャンパターン発生部３とパターンエラー検出部４が、検査対象であるＩＣ１とＩＣ２とは分離独立したものとしているが、スキャンパターン発生部３とパターンエラー検出部４を検査対象のＩＣ内に組み込むようにしてもよく、これらの構成要素をどこに実装するかは任意である。
【００５１】
また、同一ＰＷＢに複数の本発明の検査回路を実装することにより、それぞれの経路で検査することができ、複数の検査回路のスキャンパターン発生部において異なるスキャンパターン信号波形を発生させてもよい。
【００５２】
さらに、スキャンパターン発生部で発生するスキャンパターン信号とパターンエラー検出部で一致検出するスキャンパターン信号の波形は、複数ビットの書き換え可能なレジスタで構成することにより、変更可能とすることができる。
【００５３】
以上説明したように、本発明によれば、特別な検査装置を使わずに簡便に接続良否の判定が行え、接続不良については接続不良箇所が推定できる半導体実装状態検出回路が実現できる。
【符号の説明】
【００５４】
１１、２９ ユーザー回路
１２、１４、２１、２２、２６、２８、４５ フリップフロップ
２３ 排他的論理和ゲート
２４、４３、４６ 論理積ゲート
２５、２７、４４ 論理和ゲート
３ スキャンパターン発生部
３１ スキャンモード信号発生回路
３２ スキャンパターン信号発生回路
３３ パターン段数調整回路
４ パターンエラー検出部
４１、４２ パターン検出回路
ＰＷＢ 配線基板
ＩＣ１、ＩＣ２ 半導体装置
ＳＰＩ スキャンパターン入力回路
ＳＰＣ スキャンパターン比較回路
【技術分野】
【０００１】
本発明は、半導体実装状態検出回路に関し、詳しくは、配線基板に実装される半導体装置の実装状態を電子的に検出する回路に関するものである。
【０００２】
図２は、半導体装置の実装構造例を示す構成図であり、配線基板ＰＷＢ（以下ＰＷＢという）の表面に、ＢＧＡ(Ball Grid Array)パッケージされた半導体装置ＩＣ１、ＩＣ２（以下ＩＣ１、ＩＣ２という）が実装された例を示している。
【０００３】
このような実装構造において、ＩＣ１、ＩＣ２の接続端子が、ＰＷＢに設けられた貫通ビア(via)に接続される場合と、ブラインドビアに接続される場合がある。
【０００４】
ＩＣ１、ＩＣ２の接続端子がＰＷＢに設けられた貫通ビアに接続されている場合には、ＰＷＢに設けられた信号配線パターンの一部がＰＷＢの表面に露出することから、これら信号配線パターンの信号をオシロスコープなどの測定器を用いて測定することにより、ＩＣ１、ＩＣ２の各端子とＰＷＢの各信号配線パターンとの間における接続の良否を目視確認することができる。
【０００５】
これに対し、ＩＣ１、ＩＣ２の接続端子がＰＷＢに設けられたブラインドビアに接続されている場合には、ＰＷＢに設けられた信号配線パターンの一部がＰＷＢの表面に露出しないことから、信号配線パターンの信号をオシロスコープなどの測定器を用いて接続の良否を目視確認することはできない。
【０００６】
そこで、この場合には、接続の良否を目視確認することに代えて、ＰＷＢの機能検査を行って不良内容に基づき不良箇所を推定したり、ＩＣ１、ＩＣ２間でＩＥＥＥ１１４９．１として標準化されているバウンダリスキャンを構成して、ＩＣ１、ＩＣ２間の接続不良箇所を特定することも行われている。
【０００７】
特許文献１には、バウンダリスキャンに基づく高密度実装基板のテストシステムが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２４８１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、信号配線パターンがＰＷＢの表面で観測できない場合、ＰＷＢの機能検査結果に基づき不良ＩＣを推定して該当するＩＣを交換しても、推定したＩＣが不良原因でない場合もあり、接続不良箇所の特定に難航することがあった。
【００１０】
また、バウンダリスキャンを構成して検査するのにあたっては、専用の検査装置が必要になる、検査用パターンの検討が必要になる、テスト周波数が一般に実動作周波数より遅くかつテストパターンも長大であるため検査時間がかかるなどの問題点があり、実際の検査を実装基板に適用するためにはかなりの工数が必要である。
【００１１】
本発明は、これらの課題を解決するものであり、その目的は、特別な検査装置を使わずに簡便に接続良否の判定が行え、接続不良については接続不良箇所が推定できる情報が得られる半導体実装状態検出回路を提供することにある。
【課題を解決するための手段】
【００１２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
共通の配線基板に実装され複数系統のデジタル信号を扱うユーザー回路を有する少なくとも２個の半導体装置の実装状態を電子的に検出する半導体実装状態検出回路であって、
前記各半導体装置に接続状態検出用のスキャンモード信号とスキャンパターン信号を入力する少なくとも１個のスキャンパターン発生部と、
前記各半導体装置から出力されるスキャンパターン信号と前記スキャンパターン発生部から入力されるスキャンモード信号に基づきパターンエラーの有無を検出する少なくとも１個のパターンエラー検出部、
を設けたことを特徴とする。
【００１３】
請求項２記載の発明は、請求項１記載の半導体実装状態検出回路において、
前記一方の半導体装置には、前記スキャンパターン発生部のスキャンパターン信号が入力されるシフトレジスタと、前記スキャンパターン発生部のスキャンモード信号に基づいて前記ユーザー回路の出力信号と前記シフトレジスタから出力されるスキャンパターン信号を選択的に出力する複数のセレクタとで構成されるスキャンパターン入力回路が設けられ、
前記他方の半導体装置には、前記スキャンパターン発生部のスキャンパターン信号が入力されるシフトレジスタと、このシフトレジスタから出力されるスキャンパターン信号と前記一方の半導体装置のスキャンパターン入力回路の出力信号との排他的論理和を出力する複数の排他的論理和ゲートと、前記スキャンパターン発生部のスキャンモード信号に基づき前記一方の半導体装置のシフトレジスタから出力されるスキャンパターン信号と前記自身のシフトレジスタから出力されるスキャンパターン信号を比較する複数の論理ゲートと、この論理ゲートの出力をそれぞれ保持する複数のフリップフロップと、これらフリップフロップの論理和をエラー検出信号として出力する論理和ゲートとで構成されるスキャンパターン比較回路が設けられたことを特徴とする。
【００１４】
請求項３記載の発明は、請求項１または請求項２記載の半導体実装状態検出回路において、
前記スキャンパターン発生部とパターンエラー検出部の少なくともいずれかは、前記半導体装置のいずれかに実装されていることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、特別な検査装置を使わずに簡便に接続良否の判定が行え、接続不良については接続不良箇所が推定できる情報が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施例を示す回路図である。
【図２】半導体装置の実装構造例を示す構成図である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示す回路図であり、図２と同様に、共通のＰＷＢに実装されたＩＣ１、ＩＣ２の電気的な接続関係を示している。
【００１８】
なお、以下、全て正論理で説明するが、負論理で回路を構成することもできる。
【００１９】
また、回路を構成するフリップフロップは、初期値としてＬレベルに設定されているか図示しない初期化手段でＬレベルに初期化されている状態であり、全て共通の同期クロック信号に同期して動くものとする。
【００２０】
ＩＣ１には、ユーザーが用途に応じて任意に使用できるユーザー回路１１と、フリップフロップ１２１〜１２ｍとセレクタ１３１〜１３ｍで構成されたスキャンパターン入力回路ＳＰＩと、出力用のフリップフロップ１４１〜１４ｍと１５が設けられている。
【００２１】
ＩＣ２には、入力用のフリップフロップ２１１〜２１ｍと、フリップフロップ２２１〜２２ｍと排他的論理和ゲート２３１〜２３ｍと論理積ゲート２４１〜２４ｍと論理和ゲート２５１〜２５ｍとエラー保持用のフリップフロップ２６１〜２６ｍとエラー出力用の論理和ゲート２７で構成されたスキャンパターン比較回路ＳＰＣと、出力用のフリップフロップ２８と、ユーザーが用途に応じて任意に使用できるユーザー回路２９が設けられている。
【００２２】
これらＩＣ１の出力用のフリップフロップ１４１〜１４ｍとＩＣ２の入力用のフリップフロップ２１１〜２１ｍは、ｍ本の信号配線パターンＰ１〜Ｐｍを介してそれぞれ接続されている。
【００２３】
スキャンパターン発生部３は、スキャンモード信号発生回路３１と、スキャンパターン信号発生回路３２と、０を含む任意段数のフリップフロップよりなるシフトレジスタで構成されたパターン段数調整回路３３が直列接続されている。
【００２４】
パターンエラー検出部４は、パターン検出回路４１、４２と、論理積ゲート４３１、４３２と、論理和ゲート４４１、４４２と、データ保持用のフリップフロップ４５１、４５２と、パターン検出信号を出力するための論理積ゲート４６とで構成されている。
【００２５】
スキャンパターン発生部３において、スキャンモード信号発生回路３１の出力端子はＩＣ１のセレクタ１３１〜１３ｍの各スキャン端子ＳとＩＣ２の論理積ゲート２４１〜２４ｍの一方の入力端子とパターンエラー検出部４の論理積ゲート４３１、４３２の一方の入力端子に接続され、スキャンパターン信号発生回路３２の出力端子はパターン段数調整回路３３およびＩＣ１の入力段のフリップフロップ１２１の入力端子Ｄに接続されている。
【００２６】
本実施例におけるパターン段数調整回路３３は直列接続された２段のフリップフロップ３３１、３３２で構成されていて、その出力端子はＩＣ２の入力段のフリップフロップ２２１の入力端子Ｄに接続されている。
【００２７】
パターンエラー検出部４において、一方のパターン検出回路４１の入力端子にはＩＣ１の出力用フリップフロップ１５の出力端子が接続され、出力端子は論理積ゲート４３１の他方の入力端子に接続されている。
【００２８】
論理積ゲート４３１の出力端子は論理和ゲート４４１の一方の入力端子に接続され、論理和ゲート４４１の出力端子はフリップフロップ４５１の入力端子Ｄに接続され、フリップフロップ４５１の出力端子Ｑは出力用論理積ゲート４６の一方の入力端子に接続されるとともに論理和ゲート４４１の他方の入力端子に接続されている。
【００２９】
他方のパターン検出回路４２の入力端子にはＩＣ２の出力用フリップフロップ２８の出力端子が接続され、出力端子は論理積ゲート４３２の他方の入力端子に接続されている。
【００３０】
論理積ゲート４３２の出力端子は論理和ゲート４４２の一方の入力端子に接続され、論理和ゲート４４２の出力端子はフリップフロップ４５２の入力端子Ｄに接続され、フリップフロップ４５２の出力端子Ｑは出力用論理積ゲート４６の他方の入力端子に接続されるとともに論理和ゲート４４２の他方の入力端子に接続されている。
【００３１】
このように構成される回路の動作を説明する。
スキャンパターン発生部３において、スキャンモード信号発生回路３１にスキャン開始信号ＳＳが入力されると、スキャンモード信号ＳＭをＨレベルとし、少なくとも検査に要する時間Ｈレベルを維持した後Ｌレベルとする。このスキャンモード信号ＳＭは、ＩＣ１のセレクタ１３１〜１３ｍの各スキャン端子ＳとＩＣ２の論理積ゲート２４１〜２４ｍの一方の入力端子とパターンエラー検出部４の論理積ゲート４３１、４３２の一方の入力端子に出力される。
【００３２】
スキャンパターン信号発生回路３２は、スキャンモード信号ＳＭがＨレベルになると、ＬレベルからＨレベルへの遷移とＨレベルからＬレベルへの遷移を少なくとも各１回以上含む任意の波形であるスキャンパターン信号ＳＰ０を生成し、パターン段数調整回路３３およびＩＣ１の入力段のフリップフロップ１２１に出力する。
【００３３】
セレクタ１３１〜１３ｍは、スキャンモード信号ＳＭがＬレベルのときユーザー回路１１からの信号Ｓ１〜Ｓｍを選択して、スキャンモード信号ＳＭがＨレベルのときフリップフロップ１２１〜１２ｍで構成されたシフトレジスタのそれぞれ対応するステップのスキャンパターン信号ＳＰ１〜ＳＰｍを選択し、これら選択した信号を出力用のフリップフロップ１４１〜１４ｍおよび各信号配線パターンＰ１〜Ｐｍを介してＩＣ２に出力する。
【００３４】
ＩＣ２の排他的論理和ゲート２３１〜２３ｍは、入力用のフリップフロップ２１１〜２１ｍを介して入力されるスキャンパターン信号ＳＰ０に関連した信号とシフトレジスタを構成するフリップフロップ２２１〜２２ｍを介して入力されるスキャンパターン信号ＳＰ０’に関連した信号とをそれぞれ比較し、不一致であればエラー保持用の該当する系統のフリップフロップ２６１〜２６ｍにＨレベルを保持する。
【００３５】
これらエラー保持用の各フリップフロップ２６１〜２６ｍが保持している論理値はエラー出力用の論理和ゲート２７に入力されて論理和演算され、１箇所でも不一致があるとＨレベルのエラー信号ＥＲＲを出力する。このエラー信号ＥＲＲの信号レベルにより、ＩＣ１とＩＣ２間における電気信号の接続状態の良否を把握確認できる。
【００３６】
また、各フリップフロップ２６１〜２６ｍが保持している論理値をＰＷＢを制御する上位システムから読み出すように構成することで、接続不良箇所がどの信号経路上にあるか特定できる。たとえば、スキャン終了後、フリップフロップ２６１がＨレベルになっていれば、ＩＣ１におけるスキャンパターン信号ＳＰ２の経路の接続箇所またはＩＣ２におけるスキャンパターン信号ＳＰ２’の経路の接続箇所に不良があることが把握でき、ＩＣ１またはＩＣ２が正しく接続されるように再実装することで故障を解決できる。
【００３７】
パターンエラー検出部４は、スキャンモード信号ＳＭがＨレベルの間、ＩＣ１の出力用フリップフロップ１５から出力されるスキャンパターン信号ＳＰをパターン検出回路４１を介して取り込むとともにＩＣ２の出力用フリップフロップ２８から出力されるスキャンパターン信号ＳＰ’をパターン検出回路４２を介して取り込んで、これらがスキャンパターン発生部３のスキャンパターン信号発生回路３２から出力されるスキャンパターン信号ＳＰ０の波形と同一であるか論理比較し、一致すれば各フリップフロップ４５１、４５２にＨレベルを保持する。
【００３８】
各フリップフロップ４５１、４５２に保持された論理値は、論理積ゲート４６に入力されて論理積が演算され、パターン検出信号ＰＴＤとして出力される。
【００３９】
なお、各フリップフロップ４５１、４５２に保持された論理値を制御バスから読み出すように構成することにより、接続不良箇所がＩＣ１とＩＣ２のいずれのスキャンパターン信号経路上にあるかを特定できる。
【００４０】
ＩＣ１とＩＣ２を接続する信号配線パターンＰ１〜Ｐｍのどれか接続が切れている場合には、切れた信号経路からＩＣ２に入力されるべきスキャンパターン信号とＩＣ２内の同一段数のスキャンパターン信号との論理比較結果が不一致となって切れた信号経路に対応するフリップフロップにＨレベルが保持されることになり、接続が切れている経路を特定できる。
【００４１】
ＩＣ１とＩＣ２を接続する信号配線パターンＰ１〜Ｐｍのどれか２信号間でショートしている場合には、ショートした信号間でドライブ強度の強い出力ピンの論理となり、ショートした２信号のうちＩＣ２に入力された１信号のスキャンパターン信号とＩＣ２内の同一段数のスキャンパターン信号との論理比較結果が不一致となってショートした２信号のうちの１信号経路に対応するフリップフロップにＨレベルが保持されるため、ショートしているピンのうち１信号経路を特定できる。
【００４２】
ＩＣ１に入力されるスキャンパターン信号ＳＰ０またはＩＣ２に入力されるスキャンパターン信号ＳＰ０’の接続が切れている不良の場合、パターンエラー検出部４はスキャンパターン発生部３で発生する波形との一致が検出できないことから該当経路のフリップフロップはＬレベルのままとなり、接続が切れている経路が特定できる。
【００４３】
本発明によるスキャンパターン信号は、バウンダリスキャンのように実動作周波数より低速な検査用の同期クロックを使用せず、ＩＣが実動作する同期クロックを用いて検査するため、ＩＣ間の電気的接続の良否のみならず、たとえば終端抵抗の未実装や接続不良、抵抗値の違いなど、実動作周波数での動作状態の良否を検出することもできる。
【００４４】
また、ＰＷＢの電源ＯＮに連続して本検査を実行することで、異物や劣化などに起因した後天的な接続不良を検出できる。
【００４５】
なお、上記実施例では、ＰＷＢにＩＣ１とＩＣ２の２個のＩＣが実装された例について説明したが、これらＩＣ１、ＩＣ２から出力されるスキャンパターン信号をそれぞれ別のＩＣに順次入力して出力するようにディジーチェーン接続とすることで、複数のＩＣ間における接続不良検出に適用できる。
【００４６】
また、パターン段数調整回路およびパターン検出回路を複数用意して複数のＩＣに対してそれぞれ並列にスキャンパターン信号を与えることにより、複数のＩＣ間における接続不良検出が行える。
【００４７】
また、１個のＩＣから複数のＩＣに信号を出力し、複数のＩＣから１個のＩＣに信号を入力する場合でも、正常時にスキャンパターン入力回路とスキャンパターン比較回路のスキャンパターン信号の位相が一致するように調整することにより、検査できる。
【００４８】
また、上記実施例では、スキャンパターン入力回路のシフトレジスタを構成するフリップフロップの個数とＩＣ１からＩＣ２に出力するピン数を同数にしているが、複数の出力ピンで同一位相のスキャンパターン信号を共有することにより、シフトレジスタ段数を省略することもできる。また、それに応じて、スキャンパターン比較回路のシフトレジスタ段数を省略することもできる。
【００４９】
また、上記実施例では、スキャンパターン入力回路のシフトレジスタを構成するフリップフロップの個数とＩＣ１からＩＣ２への出力ピン数は同数にしているが、シフトレジスタ段数を増加させて、出力ピン間のスキャンパターン信号の位相間隔を任意に広げることができる。それに応じて、スキャンパターン比較回路のシフトレジスタ段数を増加させることもできる。
【００５０】
また、上記実施例では、スキャンパターン発生部３とパターンエラー検出部４が、検査対象であるＩＣ１とＩＣ２とは分離独立したものとしているが、スキャンパターン発生部３とパターンエラー検出部４を検査対象のＩＣ内に組み込むようにしてもよく、これらの構成要素をどこに実装するかは任意である。
【００５１】
また、同一ＰＷＢに複数の本発明の検査回路を実装することにより、それぞれの経路で検査することができ、複数の検査回路のスキャンパターン発生部において異なるスキャンパターン信号波形を発生させてもよい。
【００５２】
さらに、スキャンパターン発生部で発生するスキャンパターン信号とパターンエラー検出部で一致検出するスキャンパターン信号の波形は、複数ビットの書き換え可能なレジスタで構成することにより、変更可能とすることができる。
【００５３】
以上説明したように、本発明によれば、特別な検査装置を使わずに簡便に接続良否の判定が行え、接続不良については接続不良箇所が推定できる半導体実装状態検出回路が実現できる。
【符号の説明】
【００５４】
１１、２９ ユーザー回路
１２、１４、２１、２２、２６、２８、４５ フリップフロップ
２３ 排他的論理和ゲート
２４、４３、４６ 論理積ゲート
２５、２７、４４ 論理和ゲート
３ スキャンパターン発生部
３１ スキャンモード信号発生回路
３２ スキャンパターン信号発生回路
３３ パターン段数調整回路
４ パターンエラー検出部
４１、４２ パターン検出回路
ＰＷＢ 配線基板
ＩＣ１、ＩＣ２ 半導体装置
ＳＰＩ スキャンパターン入力回路
ＳＰＣ スキャンパターン比較回路
【特許請求の範囲】
【請求項１】
共通の配線基板に実装され複数系統のデジタル信号を扱うユーザー回路を有する少なくとも２個の半導体装置の実装状態を電子的に検出する半導体実装状態検出回路であって、
前記各半導体装置に接続状態検出用のスキャンモード信号とスキャンパターン信号を入力する少なくとも１個のスキャンパターン発生部と、
前記各半導体装置から出力されるスキャンパターン信号と前記スキャンパターン発生部から入力されるスキャンモード信号に基づきパターンエラーの有無を検出する少なくとも１個のパターンエラー検出部、
を設けたことを特徴とする半導体実装状態検出回路。
【請求項２】
前記一方の半導体装置には、前記スキャンパターン発生部のスキャンパターン信号が入力されるシフトレジスタと、前記スキャンパターン発生部のスキャンモード信号に基づいて前記ユーザー回路の出力信号と前記シフトレジスタから出力されるスキャンパターン信号を選択的に出力する複数のセレクタとで構成されるスキャンパターン入力回路が設けられ、
前記他方の半導体装置には、前記スキャンパターン発生部のスキャンパターン信号が入力されるシフトレジスタと、このシフトレジスタから出力されるスキャンパターン信号と前記一方の半導体装置のスキャンパターン入力回路の出力信号との排他的論理和を出力する複数の排他的論理和ゲートと、前記スキャンパターン発生部のスキャンモード信号に基づき前記一方の半導体装置のシフトレジスタから出力されるスキャンパターン信号と前記自身のシフトレジスタから出力されるスキャンパターン信号を比較する複数の論理ゲートと、この論理ゲートの出力をそれぞれ保持する複数のフリップフロップと、これらフリップフロップの論理和をエラー検出信号として出力する論理和ゲートとで構成されるスキャンパターン比較回路が設けられたことを特徴とする請求項１記載の半導体実装状態検出回路。
【請求項３】
前記スキャンパターン発生部とパターンエラー検出部の少なくともいずれかは、前記半導体装置のいずれかに実装されていることを特徴とする請求項１または請求項２記載の半導体実装状態検出回路。
【請求項１】
共通の配線基板に実装され複数系統のデジタル信号を扱うユーザー回路を有する少なくとも２個の半導体装置の実装状態を電子的に検出する半導体実装状態検出回路であって、
前記各半導体装置に接続状態検出用のスキャンモード信号とスキャンパターン信号を入力する少なくとも１個のスキャンパターン発生部と、
前記各半導体装置から出力されるスキャンパターン信号と前記スキャンパターン発生部から入力されるスキャンモード信号に基づきパターンエラーの有無を検出する少なくとも１個のパターンエラー検出部、
を設けたことを特徴とする半導体実装状態検出回路。
【請求項２】
前記一方の半導体装置には、前記スキャンパターン発生部のスキャンパターン信号が入力されるシフトレジスタと、前記スキャンパターン発生部のスキャンモード信号に基づいて前記ユーザー回路の出力信号と前記シフトレジスタから出力されるスキャンパターン信号を選択的に出力する複数のセレクタとで構成されるスキャンパターン入力回路が設けられ、
前記他方の半導体装置には、前記スキャンパターン発生部のスキャンパターン信号が入力されるシフトレジスタと、このシフトレジスタから出力されるスキャンパターン信号と前記一方の半導体装置のスキャンパターン入力回路の出力信号との排他的論理和を出力する複数の排他的論理和ゲートと、前記スキャンパターン発生部のスキャンモード信号に基づき前記一方の半導体装置のシフトレジスタから出力されるスキャンパターン信号と前記自身のシフトレジスタから出力されるスキャンパターン信号を比較する複数の論理ゲートと、この論理ゲートの出力をそれぞれ保持する複数のフリップフロップと、これらフリップフロップの論理和をエラー検出信号として出力する論理和ゲートとで構成されるスキャンパターン比較回路が設けられたことを特徴とする請求項１記載の半導体実装状態検出回路。
【請求項３】
前記スキャンパターン発生部とパターンエラー検出部の少なくともいずれかは、前記半導体装置のいずれかに実装されていることを特徴とする請求項１または請求項２記載の半導体実装状態検出回路。
【図１】
【図２】
【図２】
【公開番号】特開２０１０−２８６３３３（Ｐ２０１０−２８６３３３Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１３９８７７（Ｐ２００９−１３９８７７）
【出願日】平成２１年６月１１日（２００９．６．１１）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１１日（２００９．６．１１）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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