半導体素子の製造方法
【課題】パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知する技術の提供。
【解決手段】半導体素子の製造方法では、複数の半導体素子部アレイを基板上に形成(S1)し、半導体素子部の外観検査(S2)を行う。外観検査後、半導体素子部上に絶縁膜を形成(S3)し、絶縁膜上に第一レジスト膜を形成(S4)する。第一レジスト膜をパターニングして開口のアレイを有する第一レジストマスクを形成(S5)する。第二レジストを第一レジストマスクの第一レジスト開口に形成して、第二レジストマスクを形成(S6)する。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口に形成される。第一レジストマスク及び第二レジストマスクを用いたエッチングにより絶縁膜から保護膜を形成(S7)する。保護膜及び半導体素子部上に電極を形成(S8)し、電気特性の検査(S9)を行う。
【解決手段】半導体素子の製造方法では、複数の半導体素子部アレイを基板上に形成(S1)し、半導体素子部の外観検査(S2)を行う。外観検査後、半導体素子部上に絶縁膜を形成(S3)し、絶縁膜上に第一レジスト膜を形成(S4)する。第一レジスト膜をパターニングして開口のアレイを有する第一レジストマスクを形成(S5)する。第二レジストを第一レジストマスクの第一レジスト開口に形成して、第二レジストマスクを形成(S6)する。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口に形成される。第一レジストマスク及び第二レジストマスクを用いたエッチングにより絶縁膜から保護膜を形成(S7)する。保護膜及び半導体素子部上に電極を形成(S8)し、電気特性の検査(S9)を行う。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の製造方法に関する。
【背景技術】
【0002】
特許文献1にはマーキング装置が記載されている。このマーキング装置では、プローブカードを用いて半導体チップが検査される。プローブ検査で不良と判断された半導体チップの位置は、XY座標データとして記憶される。このXY座標データに基づいて不良の半導体チップにインクを吐出する。その後、半導体チップ毎に分離し、光学装置を用いて半導体チップ毎にインクの有無を識別する。以上のようにして、不良の半導体チップを識別できる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第3922226号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、MOCVD法などを用いて半導体層を結晶成長させる際、例えば反応生成物や塵埃などのパーティクルが半導体ウェハ上に付着する場合や、半導体ウェハ上に双晶などの結晶欠陥が生じる場合がある。これらのパーティクルや結晶欠陥は、半導体素子の信頼性に悪影響を与える。例えば光学顕微鏡などを用いて半導体素子の外観不良を識別する場合、電極の下に隠れたパーティクルや結晶欠陥は見えなくなるおそれがある。
【0005】
また、特許文献1では、プローブ検査が電極形成の後に行われる。しかしながら、パーティクルや結晶欠陥は微小なので、多くの場合これらをプローブ検査で検知することはできず、パーティクルや結晶欠陥を含む半導体チップの全てを検知することができなかった。
【0006】
本発明は、上記問題点を解消する為になされたものであり、パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知することが可能な半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る半導体素子の製造方法は、複数の半導体素子部のアレイを基板上に形成する工程と、半導体素子部の外観検査を行う工程と、外観検査の後、半導体素子部上に絶縁膜を形成する工程と、絶縁膜上に第一レジスト膜を形成する工程と、第一レジスト膜をパターニングして、開口のアレイを有する第一レジストマスクを形成する工程と、第二レジストを第一レジストマスクの第一レジスト開口に形成して、第二レジストマスクを形成する工程と、第一レジストマスク及び第二レジストマスクを用いたエッチングにより、絶縁膜から保護膜を形成する工程と、保護膜及び半導体素子部上に電極を形成する工程と、電極と半導体素子部との電気的接続を示す電気特性の検査を行う工程と、を備える。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口に形成される。
【0008】
本発明に係る半導体素子の製造方法では、電極形成前に半導体素子部の外観が検査される。外観検査の後、半導体素子部上に第一レジスト膜が形成される。この第一レジスト膜のパターニングにより、開口のアレイを有する第一レジストマスクが形成される。外観検査の結果によって示されるアレイ内の第一レジスト開口に、第二レジストを形成して、第二レジストマスクが形成される。故に、第二レジストの形成の有無に起因して、開口の形状に差異が生じることとなる。このような第一レジストマスク及び第二レジストマスクを用いたエッチングにより絶縁膜から保護膜が形成される。よって、半導体素子部上に電極を形成することにより、半導体素子の電気特性の違いが検知される。従って、パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知することができる。
【0009】
また、複数の半導体素子部を分離して複数の半導体チップを形成する工程を更に備え、電気特性の検査は半導体チップに対して行われることが好ましい。このような半導体素子部の分離により、半導体チップ毎に電気特性を測定できる。
【0010】
また、第二レジストを形成する工程では、第二レジストの形成が、レジストの吐出によって行われることが好ましい。この方法では、外観検査の結果によって示されるアレイ内の第一レジスト開口に、第二レジストを容易に形成できる。
【0011】
また、外観検査の結果はアレイ内の半導体素子部の位置情報に関連付けて記録され、該位置情報に基づいて第二レジストが第一レジスト開口に形成されることが好ましい。このように位置情報を用いることにより、外観検査の結果によって示されるアレイ内の第一レジスト開口の部分に、第二レジストを適切に形成できる。
【0012】
また、第二レジストを形成する工程において、第二レジストは、アレイの単一の半導体素子部のエリア内に形成することが好ましい。この方法では、第二レジストが、アレイの単一の半導体素子部のエリアからはみ出ることがない。故に、当該単一の半導体素子部に隣接する半導体素子部のエリアには第二レジストが形成されない。このような第二レジストの形成の有無に起因して、エッチングで形成された保護膜の形状がエリア間で異なることとなる。よって、半導体素子部上に電極を形成することにより、半導体素子の電気特性の違いを検知できる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子の検知を的確にすることができる。
【0013】
また、保護膜は、第一レジストマスクにより規定される第一保護膜開口と、第一レジストマスク及び第二レジストマスクにより規定される第二保護膜開口とを有し、第一保護膜開口の面積は第二保護膜開口の面積よりも大きいことが好ましい。このような面積の大小関係である場合、第一保護膜開口に対応する半導体素子部の電気特性が、第二保護膜開口に対応する半導体素子部の電気特性と異なることとなる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子を確実に検知することができる。
【発明の効果】
【0014】
本発明によれば、パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知することが可能な半導体素子の製造方法を提供できる。
【図面の簡単な説明】
【0015】
【図1】図1は、本実施形態に係る半導体素子の製造方法の工程を示すフローチャートである。
【図2】図2(a)は、半導体素子部形成工程を示す上面図である。図2(b)は、図2(a)におけるIIB−IIB線に沿った断面図である。
【図3】図3(a)は、外観検査工程を示す上面図である。図3(b)は、図3(a)におけるIIIB−IIIB線に沿った断面図である。
【図4】図4(a)は、絶縁膜形成工程を示す上面図である。図4(b)は、図4(a)におけるIVB−IVB線に沿った断面図である。
【図5】図5(a)は、第一レジスト膜形成工程を示す上面図である。図5(b)は、図5(a)におけるVB−VB線に沿った断面図である。
【図6】図6(a)は、第一レジストマスク形成工程を示す上面図である。図6(b)は、第一レジストマスク形成工程を示す斜視図である。
【図7】図7(a)は、第二レジストマスク形成工程を示す上面図である。図7(b)は、第二レジストマスク形成工程を示す斜視図である。
【図8】図8(a)は、保護膜形成工程を示す上面図である。図8(b)は、保護膜形成工程を示す斜視図である。
【図9】図9(a)は、電極形成工程を示す上面図である。図9(b)は、電極形成工程を示す斜視図である。
【図10】図10(a)は、外観検査工程を示す上面図である。図10(b)は、絶縁膜形成工程を示す上面図である。図10(c)は、第一レジスト膜形成工程を示す上面図である。図10(d)は、第一レジストマスク形成工程を示す上面図である。図10(e)は、第二レジストマスク形成工程を示す上面図である。図10(f)は、保護膜形成工程を示す上面図である。図10(g)は、電極形成工程を示す上面図である。
【図11】図11は、半導体素子の電気特性を示すグラフである。
【発明を実施するための形態】
【0016】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付す。必要な図面には、XYZ直交座標系Sが示されている。
【0017】
図1に示すフローチャートのように、本実施形態に係る半導体素子の製造方法では、半導体素子部形成工程(ステップS1)、外観検査工程(ステップS2)、絶縁膜形成工程(ステップS3)、第一レジスト膜形成工程(ステップS4)、第一レジストマスク形成工程(ステップS5)、第二レジストマスク形成工程(ステップS6)、保護膜形成工程(ステップS7)、電極形成工程(ステップS8)、電気特性検査工程(ステップS9)を順に行う。以下、各ステップについて説明する。
【0018】
ステップS1では、図2(a)に示すように、複数の半導体素子部D1のアレイを基板11上に形成する(半導体素子部形成工程)。基板11上における半導体素子部D1の数は、例えば10000個である。単一の半導体素子部D1は、例えば0.2mm×0.2mmの大きさである。
【0019】
具体的に半導体素子部形成工程では、図2(b)に示すように、例えば成長炉51を用いて、下部クラッド層12、活性層13、及び第一上部クラッド層14を基板11上にこの順に成長する。次いで、例えば酸化珪素膜などの絶縁膜を第一上部クラッド層14上に成長する。当該絶縁膜をフォトリソグラフィ法を用いて加工することにより、絶縁マスクを形成する。絶縁マスクは例えばストライプ形状に形成される。このストライプ幅は例えば1μm程度である。絶縁マスクを用いて、下部クラッド層12、活性層13、及び第一上部クラッド層14をエッチングすることにより、半導体ストライプTを形成する。エッチングには、例えばSiCl4などのエッチングガスを用いる。次いで、ウェットエッチングを用いて、ドライエッチングによって形成された変成層を除去する。その後、第一埋め込み層21、第二埋め込み層22、及び第三埋め込み層23を成長することにより、半導体ストライプTの側面が埋め込まれる。絶縁マスクを例えばフッ化水素を用いて除去した後に、基板11の全面に第二上部クラッド層15及びコンタクト層16を成長する。このような成長の工程により、図2(b)に示すように、複数の半導体素子部D1のアレイが形成される。半導体素子部D1の各々は、下部クラッド層12、活性層13、第一上部クラッド層14、第二上部クラッド層15、コンタクト層16、第一埋め込み層21、第二埋め込み層22、及び第三埋め込み層23を備えることとなる。下部クラッド層12、活性層13、及び第一上部クラッド層14は、半導体ストライプTを構成する。半導体ストライプTは所定の軸方向(図2(b)に示す例ではY軸方向)に延びる。第一埋め込み層21、第二埋め込み層22、及び第三埋め込み層23は、埋め込み部20を構成する。
【0020】
基板11として例えば半導体基板などが用いられる。1つの半導体素子部D1において、基板11の表面は、第一表面部11A、第二表面部11B、及び第三表面部11Cを含む。第一表面部11A、第二表面部11B、及び第三表面部11Cは、この順に、半導体ストライプTの延在方向(図1に示す例ではY軸方向)と直交する方向(図1に示す例ではX軸方向)に配列される。
【0021】
半導体ストライプTは、基板11の第二表面部11B上に設けられている。下部クラッド層12、第一上部クラッド層14、及び第二上部クラッド層15は例えばIII-V族化合物半導体からなる。下部クラッド層12は第一導電型を有する。第一上部クラッド層14及び第二上部クラッド層15は、第一導電型とは異なる第二導電型を有する。活性層13は、下部クラッド層12及び第一上部クラッド層14の間に配置される。
【0022】
埋め込み部20は半導体ストライプTの側面を埋め込んでいる。埋め込み部20は電流ブロック層として機能する。埋め込み部20は、基板11の第一表面部11A及び第三表面部11C上に設けられている。第一埋め込み層21、第二埋め込み層22、及び第三埋め込み層23は例えばIII-V族化合物半導体からなる。第一埋め込み層21及び第三埋め込み層23は第一導電型を有する。第二埋め込み層22は第二導電型を有する。
【0023】
第二上部クラッド層15は、半導体ストライプT上及び埋め込み部20上に設けられている。コンタクト層8は、第二上部クラッド層15上に設けられている。コンタクト層8は例えばIII-V族化合物半導体からなり、第二導電型を有する。
【0024】
半導体素子部D1の構成例を以下に示す。
基板11:p型InP基板。
下部クラッド層12:p型InP。
活性層13:AlGaInAs。
第一上部クラッド層14:n型InP。
第二上部クラッド層15:n型InP。
第一埋め込み層21:p型InP。
第二埋め込み層22:n型InP。
第三埋め込み層23:p型InP。
コンタクト層16:n型InGaAs。
【0025】
ステップS2では、基板11上の複数の半導体素子部D1の外観検査を行う(外観検査工程)。図3(a)は、アレイ内の単一の半導体素子部D1(以下、半導体素子部D1(A)ともいう)の上面図を示す。図10(a)は、半導体素子部D1(A)とは異なる半導体素子部D1(以下、半導体素子部D1(B)ともいう)の上面図を示す。半導体素子部D1(A)には、パーティクルPや結晶欠陥Qなどの不良が含まれている。対して、半導体素子部D1(B)には、パーティクルや結晶欠陥などの不良が含まれていない。図3(b)は、図3(a)におけるIIIB−IIIB線に沿った断面図である。外観検査工程では、例えば光学式の外観検査装置52を用いて、半導体素子部D1におけるパーティクルPや結晶欠陥Qなどの有無を検査する。外観検査の後、外観検査の結果を記録する。外観検査の結果は例えば外観検査装置52に含まれる記録部に記録される。
【0026】
ステップS3では、半導体素子部D1上に絶縁膜17を形成する(絶縁膜形成工程)。図4(a)は半導体素子部D1(A)における絶縁膜形成工程を示す上面図である。絶縁膜17は半導体素子部D1(A)上に形成されている。対して、図10(b)は、半導体素子部D1(B)における絶縁膜形成工程を示す上面図である。絶縁膜17は半導体素子部D1(B)上にも形成されている。このように、基板11上において、不良を含む半導体素子部D1(A)上と、不良を含まない半導体素子部D1(B)上に、絶縁膜17が形成される。図4(b)は、図4(a)におけるIVB−IVB線に沿った断面図である。絶縁膜形成工程では、例えばCVD装置などの成長炉53を用いて、絶縁膜17を基板11上の全面に堆積する。故に、パーティクルPや結晶欠陥Qは絶縁膜17に覆われる。絶縁膜17は例えば酸化珪素膜である。絶縁膜17の厚みは例えば0.4μmである。
【0027】
ステップS4では、絶縁膜17上に第一レジスト膜18を形成する(第一レジスト膜形成工程)。図5(a)は半導体素子部D1(A)における第一レジスト膜形成工程を示す上面図である。第一レジスト膜18は半導体素子部D1(A)上に形成されている。対して、図10(c)は、半導体素子部D1(B)における第一レジスト膜形成工程を示す上面図である。第一レジスト膜18は半導体素子部D1(B)上にも形成されている。図5(b)は、図5(a)におけるVB−VB線に沿った断面図である。図5(b)に示すように、例えば塗布装置54を用いて、第一レジスト膜18を基板11上の全面に塗布することにより、第一レジスト膜18が絶縁膜17上に形成される。第一レジスト膜18は、例えば溶剤、溶媒、及び感光剤などを含む。溶剤として、例えばメチル−ノルマル−ペンチルケトン(C7H14O)、プロピレングリコールモノエチルエーテルアセテート(C7H14O3)、又はアニソール(C6H5OCH3)などを用いる。溶媒として、例えばノボラック樹脂などを用いる。感光剤として、例えばナフトキノンジアジドなどを用いる。
【0028】
ステップS5では、第一レジスト膜18をパターニングして、開口のアレイを有する第一レジストマスク18bを形成する(第一レジストマスク形成工程)。図6(a)は半導体素子部D1(A)における第一レジストマスク形成工程を示す上面図である。第一レジストマスク18bは、半導体素子部D1(A)上に形成されている。アレイ内の単一の半導体素子部D1のエリア(図2(a)に破線で示す各半導体素子部D1の区画)内には、第一レジストマスク18bの開口18aが形成されている。図10(d)は、半導体素子部D1(B)における第一レジストマスク形成工程を示す上面図である。第一レジストマスク18bは、半導体素子部D1(B)上にも形成されている。図6(b)は、第一レジストマスク形成工程を示す斜視図である。図6(b)に示すように、例えばフォトリソグラフィ装置55を用いて、開口18aのアレイを有する第一レジストマスク18bをパターニングする。この際、開口18aが半導体ストライプTの延在方向に沿って形成されるようなパターンを用いて露光し、現像する。その後、例えば100℃で2分間のベークを行い、第一レジストマスク18bを構成するレジスト材料を固める。開口18aは例えばストライプ形状であり、ストライプ幅(図6(a)の例ではX軸方向の長さ)は例えば4μmである。なお、第一レジストマスク18bの開口18aにより、絶縁膜17の表面の一部が露出する。
【0029】
図7(a)は、半導体素子部D1(A)における第二レジストマスク形成工程を示す上面図である。ステップS6では、第一レジスト膜18の第一レジスト開口18a(A)に第二レジストを形成して、第二レジストマスク19を形成する。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口18a(A)に形成される。より具体的に第二レジストマスク形成工程では、まず、第二レジストマスク19の形成の前に、外観検査の結果に基づいて、個々の半導体素子部D1の外観の不良・良好を判断する。外観検査の結果に基づいて、外観不良であると判断された半導体素子部D1(A)上に、第二レジストマスク19を形成する。図10(e)は、第二レジストマスク形成工程における半導体素子部D1(B)上の上面図である。外観検査の結果に基づいて、外観良好であると判断された半導体素子部D1(B)上には、第二レジストマスク19を形成しない。よって、半導体素子部D1(B)上の第二レジスト開口18a(B)は、第二レジストマスク19によって塞がれていない。図7(b)は、半導体素子部D1(A)における第二レジストマスク形成工程を示す斜視図である。パーティクルPや結晶欠陥Qなどの不良を含む半導体素子部D1(A)上の第一レジスト開口18a(A)には、第二レジストマスク19が形成される。図7(b)に示す例では、第二レジストマスク19が第一レジスト開口18a(A)の一部と第一レジストマスク18bを覆うように形成される。第二レジストマスク19を形成した後、例えば150℃で3分間のベークを行うことにより、第二レジストマスク19を固めることが好ましい。
【0030】
ステップS7では、第一レジストマスク18b及び第二レジストマスク19を用いたエッチングにより、絶縁膜17から保護膜17bを形成する(保護膜形成工程)。図8(a)は、半導体素子部D1(A)における保護膜形成工程を示す上面図である。外観検査の結果に基づいて、外観が不良であると判断された半導体素子部D1(A)上では、図7(b)に示したように第一レジスト開口18a(A)の一部が第二レジストマスク19によって覆われているので、絶縁膜17のエッチング後には、図8(b)に示すように、保護膜17bの第一保護膜開口17a(A)内に絶縁膜17の一部(開口埋め部17d)が残る。図8(a)や図8(b)に示す例では、半導体素子部D1(A)上において、保護膜17bは、周囲部17c,17cと開口埋め部17dとから構成される。周囲部17c,17cは、所定の間隔を置いて埋め込み部20上に形成されている。第一保護膜開口17a(A)は、周囲部17c,17cの間に形成されており、半導体ストライプT上に配置されている。開口埋め部17dは第一保護膜開口17a(A)の少なくとも一部に形成される。開口埋め部17dは、周囲部17c,17cに連結しており、半導体ストライプT上に配置されている。なお、絶縁膜17のエッチングには、例えばフッ化アンモニウム(NH4F)とフッ酸(HF)を混合させたバッファード弗酸を用いることができる。第二保護膜開口17aにより半導体素子部D1のコンタクト層16が露出する。エッチング後、例えばアセトンを用いて、第一レジストマスク18b及び第二レジストマスク19を剥離する。
【0031】
対して、図10(f)は、半導体素子部D1(B)における保護膜形成工程を示す上面図である。半導体素子部D1(B)上では、図10(e)に示したように第二レジスト開口18a(B)は第二レジストマスク19によって塞がれていないので、絶縁膜17のエッチング後には、図10(f)に示すように保護膜17bの第二保護膜開口17a(B)内に絶縁膜17は残らない。よって、半導体素子部D1(B)上では、保護膜17bは、第二保護膜開口17a(B)を囲う周囲部17c,17cから構成されることとなる。半導体素子部D1(B)上における第二保護膜開口17a(B)は、半導体ストライプTの延在方向に沿うストライプ形状に形成される。
【0032】
ステップS8では、保護膜17b及び半導体素子部D1上に電極E1を形成する(電極形成工程)。図9(a)は半導体素子部D1(A)における電極形成工程を示す上面図である。保護膜17b及び半導体素子部D1(A)上に電極E1を形成する。図10(g)は、半導体素子部D1(B)における電極形成工程を示す上面図である。保護膜17b及び半導体素子部D1(B)上に、電極E1を形成する。図7(b)は、電極形成工程を示す斜視図である。電極E1はコンタクト層16を覆うように形成される。また、基板11の裏面に電極E2を形成する。
【0033】
電極形成工程の後、複数の半導体素子部D1を分離して複数の半導体チップを形成する(チップ工程)。半導体素子部D1の分離は、基板11を例えばへき開することによって行われる。
【0034】
ステップS9では、電極E1と半導体素子部D1との電気的接続を示す電気特性の検査を行う(電気特性検査工程)。これ故、複数の半導体素子部D1に対応する複数の半導体チップの電気特性が検査される。例えば、電極E1及び電極E2を電気特性測定器に接続し、複数の半導体チップの微分抵抗を測定する。図11に、電気特性検査の結果の一例を示す。図11におけるデータG1の微分抵抗は、データG2の微分抵抗よりも高い。この結果は、データG1に対応する半導体チップには、保護膜17bの開口埋め部17dが形成されている一方、データG2に対応する半導体チップには、保護膜17bの開口埋め部17dが形成されていないことに起因する。このような電気特性の結果により、半導体素子部D1(A)に対応する半導体チップと、半導体素子部D1(B)に対応する半導体チップとを容易に検知できる。
【0035】
以下のように、本発明に係る半導体素子の製造方法では、電極形成前に半導体素子部D1の外観が検査される。外観検査の後に半導体素子部D1上に絶縁膜17が形成される。絶縁膜17上には第一レジスト膜18が形成される。この第一レジスト膜18をパターニングすることにより、開口のアレイを有する第一レジストマスク18bが形成される。第一レジスト膜18の第一レジスト開口18a(A)に、第二レジストを形成して、第二レジストマスク19が形成される。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口18a(A)に形成される。第一レジストマスク18b及び第二レジストマスク19を用いた絶縁膜17のエッチングにより、絶縁膜17から保護膜17bが形成される。保護膜17b及び半導体素子部D1上に電極E1が形成される。電極E1と半導体素子部D1との電気的接続を示す電気特性が検査される。外観検査の後に形成される第二レジストマスク19は、外観検査の結果によって示される第一レジスト開口18a(A)に形成される。半導体素子部D1(A)上には、第二レジストマスク19が形成された領域が含まれる。一方、半導体素子部D1(B)上には、第二レジストマスク19が形成された領域が含まれない。よって、半導体素子部D1(A)に対応する半導体チップの電気特性が、半導体素子部D1(B)に対応する半導体チップの電気特性と異なることとなる。よって、パーティクルPや結晶欠陥Qなどの不良を含む半導体チップを容易に検知することができる。
【0036】
以上、好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されるものではない。上記実施形態では、第二レジストマスク形成工程の直前に、外観検査の結果に基づいて、個々の半導体素子部D1の外観の不良・良好を判断する例を示した。しかし、外観検査の結果に基づく半導体素子部D1の外観の不良・良好の判断は、外観検査工程の後であって第二レジストマスク形成工程の前であればどの時に行ってもよい。
【0037】
また、外観検査の結果はアレイ内の半導体素子部D1の位置情報(アレイ位置情報)に関連付けて記録されることが好ましい。位置情報(アレイ位置情報)に基づいて第二レジストマスク19が第一レジスト開口18a(A)に形成される。より具体的には、外観検査の結果に基づいて、半導体素子部D1(A)の外観が不良であると判断された場合、外観不良との判断結果が、アレイ内の単一の半導体素子部D1(A)の位置情報とともに記録される。あるいは、外観検査の結果に基づいて、半導体素子部D1(B)の外観が良好であると判断された場合、外観良好との判断結果が、アレイ内の単一の半導体素子部D1(B)の位置情報とともに記録される。このように位置情報を用いることにより、外観検査の結果に基づき特定される半導体素子部D1(A)上における第一レジスト開口18a(A)の部分に、第二レジストマスク19を適切に形成できる。さらにこの際、アレイ位置情報とともに、外観検査の結果に基づき特定される半導体素子部D1(A)のエリア内における第一レジスト開口18a(A)の位置情報(開口位置情報)に基づいて、第二レジストマスク19が第一レジスト開口18a(A)に形成されることが好ましい。このように、アレイ位置情報に加えて、その特定の半導体素子部D1(A)のエリア内における第一レジスト開口18a(A)の開口位置情報に基づいて、第二レジストマスク19を形成することにより、第二レジストマスク19を第一レジスト開口18a(A)内に精度よく形成できる。
【0038】
また、第二レジストマスク19を形成する工程では、第二レジストマスク19は、アレイの単一の半導体素子部D1(A)のエリア内に形成されることが好ましい。この方法では、第二レジストが、アレイの単一の半導体素子部D1(A)のエリアからはみ出ることがない。故に、単一の半導体素子部D1(A)に隣接する半導体素子部D1(B)のエリアには第二レジストが形成されない。このような第二レジストの形成の有無に起因して、エッチングで形成された保護膜の形状がエリア間で異なることとなる。よって、半導体素子部上に電極を形成することにより、半導体素子の電気特性の違いを検知できる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子の検知を的確にすることができる。
【0039】
また、保護膜17bは、第一レジストマスク18bにより規定される第一保護膜開口17a(A)と、第一レジストマスク18b及び第二レジストマスク19により規定される第二保護膜開口17a(B)とを有し、第一保護膜開口17a(A)の面積は第二保護膜開口17a(B)の面積よりも大きいことが好ましい。この面積の大小関係は、図8(a)に示すように、半導体素子部D1(A)における第一保護膜開口17a(A)には開口埋め部17dが存在するに対し、図10(f)に示すように、半導体素子部D1(B)における第二保護膜開口17a(B)には開口埋め部17dが存在していないことに起因する。このような面積の大小関係である場合、第一保護膜開口17a(A)に対応する半導体素子部D1(A)の電気特性が、第二保護膜開口17a(B)に対応する半導体素子部D1(B)の電気特性と異なることとなる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子を確実に検知することができる。
【0040】
第二レジストマスク19を形成する工程では、第二レジストマスク19の形成が、レジスト材料RMを第一レジスト開口18a(A)に吐出することによって行われることが好ましい。この方法では、外観検査の結果に基づき指定される第一レジスト開口18a(A)に、第二レジストマスク19を容易に形成できる。図7(b)に示すように、レジスト材料RMは、例えば吐出装置のノズルNから吐出することができる。このノズルNは、第二レジストマスク19を第一レジスト開口18a(A)に形成する際に、位置決めのために基板上を移動する。より具体的には、ノズルNは、アレイ位置情報や開口位置情報に基づいて、半導体素子部D1のエリア間を移動する。このような位置決め移動により、第二レジストマスク19をアレイ内の単一の半導体素子部D1(A)のエリア内の第一レジスト開口18a(A)に、的確に形成できる。また、ノズルNのノズル径は例えば10μm〜70μmである。
【0041】
第二レジストマスク19が例えば略円形の場合、第二レジストマスク19の直径は、例えば20μm以上100μm以下とすることが好ましい。第二レジストマスク19の直径が20μm以上である場合、不良を含まない半導体素子の抵抗値に対して、不良を含む半導体素子の抵抗値の増加分を大きくすることができる。よって、不良の半導体チップの判別を容易にできる。また、第二レジストマスク19の直径を100μm以下とすることによって、単一の半導体素子部D1(A)のエリアの大きさが例えば0.2mm×0.2mmである場合であっても、当該エリアからはみ出すことなく、第二レジストマスク19を第一レジスト開口18a(A)内に形成できる。
【0042】
また、半導体チップのサイズは例えば0.2mm×0.2mmと小さい。よって、半導体素子部D1(A)に隣接する半導体素子部D1(B)に影響を及ぼさず、半導体素子部D1(A)のエリア内に収まるように第二レジストマスク19を形成するには、レジスト材料RMを工夫することが好ましい。レジスト材料RMには、溶液として例えばテトラエチレングリコールジメチルエーテルを混合させて沸点を上昇させたメチル-ノルマル-ペンチルケトンを用い、溶媒としてノボラック樹脂を用いることができる。この際、テトラエチレングリコールジメチルエーテルとメチル-ノルマル−ペンチルケトンは例えば1:5の割合で混合させ、沸点を例えば200℃、表面張力を例えば26.2mN/m、20℃における粘度を例えば9mPa・s、固体含有量を例えば7.4重量%(wt%)となるように調合することができる。
【0043】
また、レジスト材料RMに含まれる溶剤の沸点は200℃以上であることが好ましい。例えば、ジエチレングリコールブチルメチルエーテル(沸点212℃):C4H9O(CH2CH2O)2CH3、テトラエチレングリコールジメチルエーテル(沸点275℃):CH3O(CH2CH2O)4CH3、ポリエチレングリコールジメチルエーテル(沸点280℃):CH3O(CH2CH2O)nCH3などの高沸点溶剤を混合し、混合液全体の沸点が180℃以上であることが好ましい。このように沸点が200℃以上の溶剤を混合して混合液全体の沸点を180℃以上に上げることによって、ノズルNのノズル径が例えば10μm〜70μmである場合であっても、ノズルNの目詰まりを抑制できる。よって、安定した第二レジストマスク19の吐出を行える。なお、従来の半導体素子形成に用いられるフォトレジストは、溶剤にノボラック樹脂を溶かしたものであり、ナフトキノンジアジドなどの感光剤を若干混ぜたものである。従来の半導体素子形成に用いられる溶剤としては、メチル-ノルマル-ペンチルケトン(C7H14O)、プロピレングリコールモノエチルエーテルアセテート(C7H14O3)、アニソール(C6H5OCH3)といった沸点が145〜155℃程度の溶剤が用いられている。しかし、沸点が180℃未満の溶剤を用いた場合、ノズルNでレジスト材料が乾燥して目詰まりを起こしてしまい、安定に吐出することができない。
【0044】
また、レジスト材料RMの表面張力は25〜35mN/mであることが好ましく、レジスト材料RMを安定して吐出できる。さらに、レジスト材料RMの20℃における粘度は5〜15mPa・sであることが好ましく、レジスト材料RMをさらに安定して吐出できる。また、レジスト材料RMの固体含有量は10重量%(wt%)以下であることが好ましく、レジスト材料RMをさらにより安定して吐出できる。
【符号の説明】
【0045】
D1…半導体素子部、11…基板、12…下部クラッド層、13…活性層、14…第一上部クラッド層、15…第二上部クラッド層、16…コンタクト層、17…絶縁膜、17a(A)…第一保護膜開口、17a(B)…第二保護膜開口、17b…保護膜、17c…周囲部、17d…開口埋め部、18…第一レジスト膜、18a…開口、18a(A)…第一レジスト開口、18a(B)…第二レジスト開口、18b…第一レジストマスク、19…第二レジストマスク、20…埋め込み部、21…第一埋め込み層、22…第二埋め込み層、23…第三埋め込み層、E1,E2…電極、P…パーティクル、Q…双晶。
【技術分野】
【0001】
本発明は、半導体素子の製造方法に関する。
【背景技術】
【0002】
特許文献1にはマーキング装置が記載されている。このマーキング装置では、プローブカードを用いて半導体チップが検査される。プローブ検査で不良と判断された半導体チップの位置は、XY座標データとして記憶される。このXY座標データに基づいて不良の半導体チップにインクを吐出する。その後、半導体チップ毎に分離し、光学装置を用いて半導体チップ毎にインクの有無を識別する。以上のようにして、不良の半導体チップを識別できる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第3922226号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、MOCVD法などを用いて半導体層を結晶成長させる際、例えば反応生成物や塵埃などのパーティクルが半導体ウェハ上に付着する場合や、半導体ウェハ上に双晶などの結晶欠陥が生じる場合がある。これらのパーティクルや結晶欠陥は、半導体素子の信頼性に悪影響を与える。例えば光学顕微鏡などを用いて半導体素子の外観不良を識別する場合、電極の下に隠れたパーティクルや結晶欠陥は見えなくなるおそれがある。
【0005】
また、特許文献1では、プローブ検査が電極形成の後に行われる。しかしながら、パーティクルや結晶欠陥は微小なので、多くの場合これらをプローブ検査で検知することはできず、パーティクルや結晶欠陥を含む半導体チップの全てを検知することができなかった。
【0006】
本発明は、上記問題点を解消する為になされたものであり、パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知することが可能な半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明に係る半導体素子の製造方法は、複数の半導体素子部のアレイを基板上に形成する工程と、半導体素子部の外観検査を行う工程と、外観検査の後、半導体素子部上に絶縁膜を形成する工程と、絶縁膜上に第一レジスト膜を形成する工程と、第一レジスト膜をパターニングして、開口のアレイを有する第一レジストマスクを形成する工程と、第二レジストを第一レジストマスクの第一レジスト開口に形成して、第二レジストマスクを形成する工程と、第一レジストマスク及び第二レジストマスクを用いたエッチングにより、絶縁膜から保護膜を形成する工程と、保護膜及び半導体素子部上に電極を形成する工程と、電極と半導体素子部との電気的接続を示す電気特性の検査を行う工程と、を備える。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口に形成される。
【0008】
本発明に係る半導体素子の製造方法では、電極形成前に半導体素子部の外観が検査される。外観検査の後、半導体素子部上に第一レジスト膜が形成される。この第一レジスト膜のパターニングにより、開口のアレイを有する第一レジストマスクが形成される。外観検査の結果によって示されるアレイ内の第一レジスト開口に、第二レジストを形成して、第二レジストマスクが形成される。故に、第二レジストの形成の有無に起因して、開口の形状に差異が生じることとなる。このような第一レジストマスク及び第二レジストマスクを用いたエッチングにより絶縁膜から保護膜が形成される。よって、半導体素子部上に電極を形成することにより、半導体素子の電気特性の違いが検知される。従って、パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知することができる。
【0009】
また、複数の半導体素子部を分離して複数の半導体チップを形成する工程を更に備え、電気特性の検査は半導体チップに対して行われることが好ましい。このような半導体素子部の分離により、半導体チップ毎に電気特性を測定できる。
【0010】
また、第二レジストを形成する工程では、第二レジストの形成が、レジストの吐出によって行われることが好ましい。この方法では、外観検査の結果によって示されるアレイ内の第一レジスト開口に、第二レジストを容易に形成できる。
【0011】
また、外観検査の結果はアレイ内の半導体素子部の位置情報に関連付けて記録され、該位置情報に基づいて第二レジストが第一レジスト開口に形成されることが好ましい。このように位置情報を用いることにより、外観検査の結果によって示されるアレイ内の第一レジスト開口の部分に、第二レジストを適切に形成できる。
【0012】
また、第二レジストを形成する工程において、第二レジストは、アレイの単一の半導体素子部のエリア内に形成することが好ましい。この方法では、第二レジストが、アレイの単一の半導体素子部のエリアからはみ出ることがない。故に、当該単一の半導体素子部に隣接する半導体素子部のエリアには第二レジストが形成されない。このような第二レジストの形成の有無に起因して、エッチングで形成された保護膜の形状がエリア間で異なることとなる。よって、半導体素子部上に電極を形成することにより、半導体素子の電気特性の違いを検知できる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子の検知を的確にすることができる。
【0013】
また、保護膜は、第一レジストマスクにより規定される第一保護膜開口と、第一レジストマスク及び第二レジストマスクにより規定される第二保護膜開口とを有し、第一保護膜開口の面積は第二保護膜開口の面積よりも大きいことが好ましい。このような面積の大小関係である場合、第一保護膜開口に対応する半導体素子部の電気特性が、第二保護膜開口に対応する半導体素子部の電気特性と異なることとなる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子を確実に検知することができる。
【発明の効果】
【0014】
本発明によれば、パーティクルや結晶欠陥などの不良を含む半導体素子を容易に検知することが可能な半導体素子の製造方法を提供できる。
【図面の簡単な説明】
【0015】
【図1】図1は、本実施形態に係る半導体素子の製造方法の工程を示すフローチャートである。
【図2】図2(a)は、半導体素子部形成工程を示す上面図である。図2(b)は、図2(a)におけるIIB−IIB線に沿った断面図である。
【図3】図3(a)は、外観検査工程を示す上面図である。図3(b)は、図3(a)におけるIIIB−IIIB線に沿った断面図である。
【図4】図4(a)は、絶縁膜形成工程を示す上面図である。図4(b)は、図4(a)におけるIVB−IVB線に沿った断面図である。
【図5】図5(a)は、第一レジスト膜形成工程を示す上面図である。図5(b)は、図5(a)におけるVB−VB線に沿った断面図である。
【図6】図6(a)は、第一レジストマスク形成工程を示す上面図である。図6(b)は、第一レジストマスク形成工程を示す斜視図である。
【図7】図7(a)は、第二レジストマスク形成工程を示す上面図である。図7(b)は、第二レジストマスク形成工程を示す斜視図である。
【図8】図8(a)は、保護膜形成工程を示す上面図である。図8(b)は、保護膜形成工程を示す斜視図である。
【図9】図9(a)は、電極形成工程を示す上面図である。図9(b)は、電極形成工程を示す斜視図である。
【図10】図10(a)は、外観検査工程を示す上面図である。図10(b)は、絶縁膜形成工程を示す上面図である。図10(c)は、第一レジスト膜形成工程を示す上面図である。図10(d)は、第一レジストマスク形成工程を示す上面図である。図10(e)は、第二レジストマスク形成工程を示す上面図である。図10(f)は、保護膜形成工程を示す上面図である。図10(g)は、電極形成工程を示す上面図である。
【図11】図11は、半導体素子の電気特性を示すグラフである。
【発明を実施するための形態】
【0016】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付す。必要な図面には、XYZ直交座標系Sが示されている。
【0017】
図1に示すフローチャートのように、本実施形態に係る半導体素子の製造方法では、半導体素子部形成工程(ステップS1)、外観検査工程(ステップS2)、絶縁膜形成工程(ステップS3)、第一レジスト膜形成工程(ステップS4)、第一レジストマスク形成工程(ステップS5)、第二レジストマスク形成工程(ステップS6)、保護膜形成工程(ステップS7)、電極形成工程(ステップS8)、電気特性検査工程(ステップS9)を順に行う。以下、各ステップについて説明する。
【0018】
ステップS1では、図2(a)に示すように、複数の半導体素子部D1のアレイを基板11上に形成する(半導体素子部形成工程)。基板11上における半導体素子部D1の数は、例えば10000個である。単一の半導体素子部D1は、例えば0.2mm×0.2mmの大きさである。
【0019】
具体的に半導体素子部形成工程では、図2(b)に示すように、例えば成長炉51を用いて、下部クラッド層12、活性層13、及び第一上部クラッド層14を基板11上にこの順に成長する。次いで、例えば酸化珪素膜などの絶縁膜を第一上部クラッド層14上に成長する。当該絶縁膜をフォトリソグラフィ法を用いて加工することにより、絶縁マスクを形成する。絶縁マスクは例えばストライプ形状に形成される。このストライプ幅は例えば1μm程度である。絶縁マスクを用いて、下部クラッド層12、活性層13、及び第一上部クラッド層14をエッチングすることにより、半導体ストライプTを形成する。エッチングには、例えばSiCl4などのエッチングガスを用いる。次いで、ウェットエッチングを用いて、ドライエッチングによって形成された変成層を除去する。その後、第一埋め込み層21、第二埋め込み層22、及び第三埋め込み層23を成長することにより、半導体ストライプTの側面が埋め込まれる。絶縁マスクを例えばフッ化水素を用いて除去した後に、基板11の全面に第二上部クラッド層15及びコンタクト層16を成長する。このような成長の工程により、図2(b)に示すように、複数の半導体素子部D1のアレイが形成される。半導体素子部D1の各々は、下部クラッド層12、活性層13、第一上部クラッド層14、第二上部クラッド層15、コンタクト層16、第一埋め込み層21、第二埋め込み層22、及び第三埋め込み層23を備えることとなる。下部クラッド層12、活性層13、及び第一上部クラッド層14は、半導体ストライプTを構成する。半導体ストライプTは所定の軸方向(図2(b)に示す例ではY軸方向)に延びる。第一埋め込み層21、第二埋め込み層22、及び第三埋め込み層23は、埋め込み部20を構成する。
【0020】
基板11として例えば半導体基板などが用いられる。1つの半導体素子部D1において、基板11の表面は、第一表面部11A、第二表面部11B、及び第三表面部11Cを含む。第一表面部11A、第二表面部11B、及び第三表面部11Cは、この順に、半導体ストライプTの延在方向(図1に示す例ではY軸方向)と直交する方向(図1に示す例ではX軸方向)に配列される。
【0021】
半導体ストライプTは、基板11の第二表面部11B上に設けられている。下部クラッド層12、第一上部クラッド層14、及び第二上部クラッド層15は例えばIII-V族化合物半導体からなる。下部クラッド層12は第一導電型を有する。第一上部クラッド層14及び第二上部クラッド層15は、第一導電型とは異なる第二導電型を有する。活性層13は、下部クラッド層12及び第一上部クラッド層14の間に配置される。
【0022】
埋め込み部20は半導体ストライプTの側面を埋め込んでいる。埋め込み部20は電流ブロック層として機能する。埋め込み部20は、基板11の第一表面部11A及び第三表面部11C上に設けられている。第一埋め込み層21、第二埋め込み層22、及び第三埋め込み層23は例えばIII-V族化合物半導体からなる。第一埋め込み層21及び第三埋め込み層23は第一導電型を有する。第二埋め込み層22は第二導電型を有する。
【0023】
第二上部クラッド層15は、半導体ストライプT上及び埋め込み部20上に設けられている。コンタクト層8は、第二上部クラッド層15上に設けられている。コンタクト層8は例えばIII-V族化合物半導体からなり、第二導電型を有する。
【0024】
半導体素子部D1の構成例を以下に示す。
基板11:p型InP基板。
下部クラッド層12:p型InP。
活性層13:AlGaInAs。
第一上部クラッド層14:n型InP。
第二上部クラッド層15:n型InP。
第一埋め込み層21:p型InP。
第二埋め込み層22:n型InP。
第三埋め込み層23:p型InP。
コンタクト層16:n型InGaAs。
【0025】
ステップS2では、基板11上の複数の半導体素子部D1の外観検査を行う(外観検査工程)。図3(a)は、アレイ内の単一の半導体素子部D1(以下、半導体素子部D1(A)ともいう)の上面図を示す。図10(a)は、半導体素子部D1(A)とは異なる半導体素子部D1(以下、半導体素子部D1(B)ともいう)の上面図を示す。半導体素子部D1(A)には、パーティクルPや結晶欠陥Qなどの不良が含まれている。対して、半導体素子部D1(B)には、パーティクルや結晶欠陥などの不良が含まれていない。図3(b)は、図3(a)におけるIIIB−IIIB線に沿った断面図である。外観検査工程では、例えば光学式の外観検査装置52を用いて、半導体素子部D1におけるパーティクルPや結晶欠陥Qなどの有無を検査する。外観検査の後、外観検査の結果を記録する。外観検査の結果は例えば外観検査装置52に含まれる記録部に記録される。
【0026】
ステップS3では、半導体素子部D1上に絶縁膜17を形成する(絶縁膜形成工程)。図4(a)は半導体素子部D1(A)における絶縁膜形成工程を示す上面図である。絶縁膜17は半導体素子部D1(A)上に形成されている。対して、図10(b)は、半導体素子部D1(B)における絶縁膜形成工程を示す上面図である。絶縁膜17は半導体素子部D1(B)上にも形成されている。このように、基板11上において、不良を含む半導体素子部D1(A)上と、不良を含まない半導体素子部D1(B)上に、絶縁膜17が形成される。図4(b)は、図4(a)におけるIVB−IVB線に沿った断面図である。絶縁膜形成工程では、例えばCVD装置などの成長炉53を用いて、絶縁膜17を基板11上の全面に堆積する。故に、パーティクルPや結晶欠陥Qは絶縁膜17に覆われる。絶縁膜17は例えば酸化珪素膜である。絶縁膜17の厚みは例えば0.4μmである。
【0027】
ステップS4では、絶縁膜17上に第一レジスト膜18を形成する(第一レジスト膜形成工程)。図5(a)は半導体素子部D1(A)における第一レジスト膜形成工程を示す上面図である。第一レジスト膜18は半導体素子部D1(A)上に形成されている。対して、図10(c)は、半導体素子部D1(B)における第一レジスト膜形成工程を示す上面図である。第一レジスト膜18は半導体素子部D1(B)上にも形成されている。図5(b)は、図5(a)におけるVB−VB線に沿った断面図である。図5(b)に示すように、例えば塗布装置54を用いて、第一レジスト膜18を基板11上の全面に塗布することにより、第一レジスト膜18が絶縁膜17上に形成される。第一レジスト膜18は、例えば溶剤、溶媒、及び感光剤などを含む。溶剤として、例えばメチル−ノルマル−ペンチルケトン(C7H14O)、プロピレングリコールモノエチルエーテルアセテート(C7H14O3)、又はアニソール(C6H5OCH3)などを用いる。溶媒として、例えばノボラック樹脂などを用いる。感光剤として、例えばナフトキノンジアジドなどを用いる。
【0028】
ステップS5では、第一レジスト膜18をパターニングして、開口のアレイを有する第一レジストマスク18bを形成する(第一レジストマスク形成工程)。図6(a)は半導体素子部D1(A)における第一レジストマスク形成工程を示す上面図である。第一レジストマスク18bは、半導体素子部D1(A)上に形成されている。アレイ内の単一の半導体素子部D1のエリア(図2(a)に破線で示す各半導体素子部D1の区画)内には、第一レジストマスク18bの開口18aが形成されている。図10(d)は、半導体素子部D1(B)における第一レジストマスク形成工程を示す上面図である。第一レジストマスク18bは、半導体素子部D1(B)上にも形成されている。図6(b)は、第一レジストマスク形成工程を示す斜視図である。図6(b)に示すように、例えばフォトリソグラフィ装置55を用いて、開口18aのアレイを有する第一レジストマスク18bをパターニングする。この際、開口18aが半導体ストライプTの延在方向に沿って形成されるようなパターンを用いて露光し、現像する。その後、例えば100℃で2分間のベークを行い、第一レジストマスク18bを構成するレジスト材料を固める。開口18aは例えばストライプ形状であり、ストライプ幅(図6(a)の例ではX軸方向の長さ)は例えば4μmである。なお、第一レジストマスク18bの開口18aにより、絶縁膜17の表面の一部が露出する。
【0029】
図7(a)は、半導体素子部D1(A)における第二レジストマスク形成工程を示す上面図である。ステップS6では、第一レジスト膜18の第一レジスト開口18a(A)に第二レジストを形成して、第二レジストマスク19を形成する。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口18a(A)に形成される。より具体的に第二レジストマスク形成工程では、まず、第二レジストマスク19の形成の前に、外観検査の結果に基づいて、個々の半導体素子部D1の外観の不良・良好を判断する。外観検査の結果に基づいて、外観不良であると判断された半導体素子部D1(A)上に、第二レジストマスク19を形成する。図10(e)は、第二レジストマスク形成工程における半導体素子部D1(B)上の上面図である。外観検査の結果に基づいて、外観良好であると判断された半導体素子部D1(B)上には、第二レジストマスク19を形成しない。よって、半導体素子部D1(B)上の第二レジスト開口18a(B)は、第二レジストマスク19によって塞がれていない。図7(b)は、半導体素子部D1(A)における第二レジストマスク形成工程を示す斜視図である。パーティクルPや結晶欠陥Qなどの不良を含む半導体素子部D1(A)上の第一レジスト開口18a(A)には、第二レジストマスク19が形成される。図7(b)に示す例では、第二レジストマスク19が第一レジスト開口18a(A)の一部と第一レジストマスク18bを覆うように形成される。第二レジストマスク19を形成した後、例えば150℃で3分間のベークを行うことにより、第二レジストマスク19を固めることが好ましい。
【0030】
ステップS7では、第一レジストマスク18b及び第二レジストマスク19を用いたエッチングにより、絶縁膜17から保護膜17bを形成する(保護膜形成工程)。図8(a)は、半導体素子部D1(A)における保護膜形成工程を示す上面図である。外観検査の結果に基づいて、外観が不良であると判断された半導体素子部D1(A)上では、図7(b)に示したように第一レジスト開口18a(A)の一部が第二レジストマスク19によって覆われているので、絶縁膜17のエッチング後には、図8(b)に示すように、保護膜17bの第一保護膜開口17a(A)内に絶縁膜17の一部(開口埋め部17d)が残る。図8(a)や図8(b)に示す例では、半導体素子部D1(A)上において、保護膜17bは、周囲部17c,17cと開口埋め部17dとから構成される。周囲部17c,17cは、所定の間隔を置いて埋め込み部20上に形成されている。第一保護膜開口17a(A)は、周囲部17c,17cの間に形成されており、半導体ストライプT上に配置されている。開口埋め部17dは第一保護膜開口17a(A)の少なくとも一部に形成される。開口埋め部17dは、周囲部17c,17cに連結しており、半導体ストライプT上に配置されている。なお、絶縁膜17のエッチングには、例えばフッ化アンモニウム(NH4F)とフッ酸(HF)を混合させたバッファード弗酸を用いることができる。第二保護膜開口17aにより半導体素子部D1のコンタクト層16が露出する。エッチング後、例えばアセトンを用いて、第一レジストマスク18b及び第二レジストマスク19を剥離する。
【0031】
対して、図10(f)は、半導体素子部D1(B)における保護膜形成工程を示す上面図である。半導体素子部D1(B)上では、図10(e)に示したように第二レジスト開口18a(B)は第二レジストマスク19によって塞がれていないので、絶縁膜17のエッチング後には、図10(f)に示すように保護膜17bの第二保護膜開口17a(B)内に絶縁膜17は残らない。よって、半導体素子部D1(B)上では、保護膜17bは、第二保護膜開口17a(B)を囲う周囲部17c,17cから構成されることとなる。半導体素子部D1(B)上における第二保護膜開口17a(B)は、半導体ストライプTの延在方向に沿うストライプ形状に形成される。
【0032】
ステップS8では、保護膜17b及び半導体素子部D1上に電極E1を形成する(電極形成工程)。図9(a)は半導体素子部D1(A)における電極形成工程を示す上面図である。保護膜17b及び半導体素子部D1(A)上に電極E1を形成する。図10(g)は、半導体素子部D1(B)における電極形成工程を示す上面図である。保護膜17b及び半導体素子部D1(B)上に、電極E1を形成する。図7(b)は、電極形成工程を示す斜視図である。電極E1はコンタクト層16を覆うように形成される。また、基板11の裏面に電極E2を形成する。
【0033】
電極形成工程の後、複数の半導体素子部D1を分離して複数の半導体チップを形成する(チップ工程)。半導体素子部D1の分離は、基板11を例えばへき開することによって行われる。
【0034】
ステップS9では、電極E1と半導体素子部D1との電気的接続を示す電気特性の検査を行う(電気特性検査工程)。これ故、複数の半導体素子部D1に対応する複数の半導体チップの電気特性が検査される。例えば、電極E1及び電極E2を電気特性測定器に接続し、複数の半導体チップの微分抵抗を測定する。図11に、電気特性検査の結果の一例を示す。図11におけるデータG1の微分抵抗は、データG2の微分抵抗よりも高い。この結果は、データG1に対応する半導体チップには、保護膜17bの開口埋め部17dが形成されている一方、データG2に対応する半導体チップには、保護膜17bの開口埋め部17dが形成されていないことに起因する。このような電気特性の結果により、半導体素子部D1(A)に対応する半導体チップと、半導体素子部D1(B)に対応する半導体チップとを容易に検知できる。
【0035】
以下のように、本発明に係る半導体素子の製造方法では、電極形成前に半導体素子部D1の外観が検査される。外観検査の後に半導体素子部D1上に絶縁膜17が形成される。絶縁膜17上には第一レジスト膜18が形成される。この第一レジスト膜18をパターニングすることにより、開口のアレイを有する第一レジストマスク18bが形成される。第一レジスト膜18の第一レジスト開口18a(A)に、第二レジストを形成して、第二レジストマスク19が形成される。第二レジストは、外観検査の結果によって示されるアレイ内の第一レジスト開口18a(A)に形成される。第一レジストマスク18b及び第二レジストマスク19を用いた絶縁膜17のエッチングにより、絶縁膜17から保護膜17bが形成される。保護膜17b及び半導体素子部D1上に電極E1が形成される。電極E1と半導体素子部D1との電気的接続を示す電気特性が検査される。外観検査の後に形成される第二レジストマスク19は、外観検査の結果によって示される第一レジスト開口18a(A)に形成される。半導体素子部D1(A)上には、第二レジストマスク19が形成された領域が含まれる。一方、半導体素子部D1(B)上には、第二レジストマスク19が形成された領域が含まれない。よって、半導体素子部D1(A)に対応する半導体チップの電気特性が、半導体素子部D1(B)に対応する半導体チップの電気特性と異なることとなる。よって、パーティクルPや結晶欠陥Qなどの不良を含む半導体チップを容易に検知することができる。
【0036】
以上、好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されるものではない。上記実施形態では、第二レジストマスク形成工程の直前に、外観検査の結果に基づいて、個々の半導体素子部D1の外観の不良・良好を判断する例を示した。しかし、外観検査の結果に基づく半導体素子部D1の外観の不良・良好の判断は、外観検査工程の後であって第二レジストマスク形成工程の前であればどの時に行ってもよい。
【0037】
また、外観検査の結果はアレイ内の半導体素子部D1の位置情報(アレイ位置情報)に関連付けて記録されることが好ましい。位置情報(アレイ位置情報)に基づいて第二レジストマスク19が第一レジスト開口18a(A)に形成される。より具体的には、外観検査の結果に基づいて、半導体素子部D1(A)の外観が不良であると判断された場合、外観不良との判断結果が、アレイ内の単一の半導体素子部D1(A)の位置情報とともに記録される。あるいは、外観検査の結果に基づいて、半導体素子部D1(B)の外観が良好であると判断された場合、外観良好との判断結果が、アレイ内の単一の半導体素子部D1(B)の位置情報とともに記録される。このように位置情報を用いることにより、外観検査の結果に基づき特定される半導体素子部D1(A)上における第一レジスト開口18a(A)の部分に、第二レジストマスク19を適切に形成できる。さらにこの際、アレイ位置情報とともに、外観検査の結果に基づき特定される半導体素子部D1(A)のエリア内における第一レジスト開口18a(A)の位置情報(開口位置情報)に基づいて、第二レジストマスク19が第一レジスト開口18a(A)に形成されることが好ましい。このように、アレイ位置情報に加えて、その特定の半導体素子部D1(A)のエリア内における第一レジスト開口18a(A)の開口位置情報に基づいて、第二レジストマスク19を形成することにより、第二レジストマスク19を第一レジスト開口18a(A)内に精度よく形成できる。
【0038】
また、第二レジストマスク19を形成する工程では、第二レジストマスク19は、アレイの単一の半導体素子部D1(A)のエリア内に形成されることが好ましい。この方法では、第二レジストが、アレイの単一の半導体素子部D1(A)のエリアからはみ出ることがない。故に、単一の半導体素子部D1(A)に隣接する半導体素子部D1(B)のエリアには第二レジストが形成されない。このような第二レジストの形成の有無に起因して、エッチングで形成された保護膜の形状がエリア間で異なることとなる。よって、半導体素子部上に電極を形成することにより、半導体素子の電気特性の違いを検知できる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子の検知を的確にすることができる。
【0039】
また、保護膜17bは、第一レジストマスク18bにより規定される第一保護膜開口17a(A)と、第一レジストマスク18b及び第二レジストマスク19により規定される第二保護膜開口17a(B)とを有し、第一保護膜開口17a(A)の面積は第二保護膜開口17a(B)の面積よりも大きいことが好ましい。この面積の大小関係は、図8(a)に示すように、半導体素子部D1(A)における第一保護膜開口17a(A)には開口埋め部17dが存在するに対し、図10(f)に示すように、半導体素子部D1(B)における第二保護膜開口17a(B)には開口埋め部17dが存在していないことに起因する。このような面積の大小関係である場合、第一保護膜開口17a(A)に対応する半導体素子部D1(A)の電気特性が、第二保護膜開口17a(B)に対応する半導体素子部D1(B)の電気特性と異なることとなる。従って、パーティクルや結晶欠陥などの不良を含む半導体素子を確実に検知することができる。
【0040】
第二レジストマスク19を形成する工程では、第二レジストマスク19の形成が、レジスト材料RMを第一レジスト開口18a(A)に吐出することによって行われることが好ましい。この方法では、外観検査の結果に基づき指定される第一レジスト開口18a(A)に、第二レジストマスク19を容易に形成できる。図7(b)に示すように、レジスト材料RMは、例えば吐出装置のノズルNから吐出することができる。このノズルNは、第二レジストマスク19を第一レジスト開口18a(A)に形成する際に、位置決めのために基板上を移動する。より具体的には、ノズルNは、アレイ位置情報や開口位置情報に基づいて、半導体素子部D1のエリア間を移動する。このような位置決め移動により、第二レジストマスク19をアレイ内の単一の半導体素子部D1(A)のエリア内の第一レジスト開口18a(A)に、的確に形成できる。また、ノズルNのノズル径は例えば10μm〜70μmである。
【0041】
第二レジストマスク19が例えば略円形の場合、第二レジストマスク19の直径は、例えば20μm以上100μm以下とすることが好ましい。第二レジストマスク19の直径が20μm以上である場合、不良を含まない半導体素子の抵抗値に対して、不良を含む半導体素子の抵抗値の増加分を大きくすることができる。よって、不良の半導体チップの判別を容易にできる。また、第二レジストマスク19の直径を100μm以下とすることによって、単一の半導体素子部D1(A)のエリアの大きさが例えば0.2mm×0.2mmである場合であっても、当該エリアからはみ出すことなく、第二レジストマスク19を第一レジスト開口18a(A)内に形成できる。
【0042】
また、半導体チップのサイズは例えば0.2mm×0.2mmと小さい。よって、半導体素子部D1(A)に隣接する半導体素子部D1(B)に影響を及ぼさず、半導体素子部D1(A)のエリア内に収まるように第二レジストマスク19を形成するには、レジスト材料RMを工夫することが好ましい。レジスト材料RMには、溶液として例えばテトラエチレングリコールジメチルエーテルを混合させて沸点を上昇させたメチル-ノルマル-ペンチルケトンを用い、溶媒としてノボラック樹脂を用いることができる。この際、テトラエチレングリコールジメチルエーテルとメチル-ノルマル−ペンチルケトンは例えば1:5の割合で混合させ、沸点を例えば200℃、表面張力を例えば26.2mN/m、20℃における粘度を例えば9mPa・s、固体含有量を例えば7.4重量%(wt%)となるように調合することができる。
【0043】
また、レジスト材料RMに含まれる溶剤の沸点は200℃以上であることが好ましい。例えば、ジエチレングリコールブチルメチルエーテル(沸点212℃):C4H9O(CH2CH2O)2CH3、テトラエチレングリコールジメチルエーテル(沸点275℃):CH3O(CH2CH2O)4CH3、ポリエチレングリコールジメチルエーテル(沸点280℃):CH3O(CH2CH2O)nCH3などの高沸点溶剤を混合し、混合液全体の沸点が180℃以上であることが好ましい。このように沸点が200℃以上の溶剤を混合して混合液全体の沸点を180℃以上に上げることによって、ノズルNのノズル径が例えば10μm〜70μmである場合であっても、ノズルNの目詰まりを抑制できる。よって、安定した第二レジストマスク19の吐出を行える。なお、従来の半導体素子形成に用いられるフォトレジストは、溶剤にノボラック樹脂を溶かしたものであり、ナフトキノンジアジドなどの感光剤を若干混ぜたものである。従来の半導体素子形成に用いられる溶剤としては、メチル-ノルマル-ペンチルケトン(C7H14O)、プロピレングリコールモノエチルエーテルアセテート(C7H14O3)、アニソール(C6H5OCH3)といった沸点が145〜155℃程度の溶剤が用いられている。しかし、沸点が180℃未満の溶剤を用いた場合、ノズルNでレジスト材料が乾燥して目詰まりを起こしてしまい、安定に吐出することができない。
【0044】
また、レジスト材料RMの表面張力は25〜35mN/mであることが好ましく、レジスト材料RMを安定して吐出できる。さらに、レジスト材料RMの20℃における粘度は5〜15mPa・sであることが好ましく、レジスト材料RMをさらに安定して吐出できる。また、レジスト材料RMの固体含有量は10重量%(wt%)以下であることが好ましく、レジスト材料RMをさらにより安定して吐出できる。
【符号の説明】
【0045】
D1…半導体素子部、11…基板、12…下部クラッド層、13…活性層、14…第一上部クラッド層、15…第二上部クラッド層、16…コンタクト層、17…絶縁膜、17a(A)…第一保護膜開口、17a(B)…第二保護膜開口、17b…保護膜、17c…周囲部、17d…開口埋め部、18…第一レジスト膜、18a…開口、18a(A)…第一レジスト開口、18a(B)…第二レジスト開口、18b…第一レジストマスク、19…第二レジストマスク、20…埋め込み部、21…第一埋め込み層、22…第二埋め込み層、23…第三埋め込み層、E1,E2…電極、P…パーティクル、Q…双晶。
【特許請求の範囲】
【請求項1】
複数の半導体素子部のアレイを基板上に形成する工程と、
前記半導体素子部の外観検査を行う工程と、
前記外観検査の後、前記半導体素子部上に絶縁膜を形成する工程と、
前記絶縁膜上に第一レジスト膜を形成する工程と、
前記第一レジスト膜をパターニングして、開口のアレイを有する第一レジストマスクを形成する工程と、
第二レジストを前記第一レジストマスクの第一レジスト開口に形成して、第二レジストマスクを形成する工程と、
前記第一レジストマスク及び前記第二レジストマスクを用いたエッチングにより、前記絶縁膜から保護膜を形成する工程と、
前記保護膜及び前記半導体素子部上に電極を形成する工程と、
前記電極と前記半導体素子部との電気的接続を示す電気特性の検査を行う工程と、を備え、
前記第二レジストは、前記外観検査の前記結果によって示される前記アレイ内の前記第一レジスト開口に形成される、半導体素子の製造方法。
【請求項2】
前記複数の半導体素子部を分離して複数の半導体チップを形成する工程を更に備え、
前記検査は、前記半導体チップに対して行われる、請求項1に記載の半導体素子の製造方法。
【請求項3】
前記第二レジストマスクを形成する工程では、前記第二レジストの形成が、レジストの吐出によって行われる、請求項1又は請求項2に記載の半導体素子の製造方法。
【請求項4】
前記外観検査の結果は前記アレイ内の前記半導体素子部の位置情報に関連付けて記録され、
前記位置情報に基づいて前記第二レジストが前記第一レジスト開口に形成される、請求項1〜請求項3のいずれか一項に記載の半導体素子の製造方法。
【請求項5】
前記第二レジストマスクを形成する工程では、
前記第二レジストは、前記アレイの単一の半導体素子部のエリア内に形成される、請求項1〜請求項4のいずれか一項に記載の半導体素子の製造方法。
【請求項6】
前記保護膜は、前記第一レジストマスクにより規定される第一保護膜開口と、前記第一レジストマスク及び前記第二レジストマスクにより規定される第二保護膜開口とを有し、
前記第一保護膜開口の面積は、前記第二保護膜開口の面積より大きい、請求項1〜請求項5のいずれか一項に記載の半導体素子の製造方法。
【請求項1】
複数の半導体素子部のアレイを基板上に形成する工程と、
前記半導体素子部の外観検査を行う工程と、
前記外観検査の後、前記半導体素子部上に絶縁膜を形成する工程と、
前記絶縁膜上に第一レジスト膜を形成する工程と、
前記第一レジスト膜をパターニングして、開口のアレイを有する第一レジストマスクを形成する工程と、
第二レジストを前記第一レジストマスクの第一レジスト開口に形成して、第二レジストマスクを形成する工程と、
前記第一レジストマスク及び前記第二レジストマスクを用いたエッチングにより、前記絶縁膜から保護膜を形成する工程と、
前記保護膜及び前記半導体素子部上に電極を形成する工程と、
前記電極と前記半導体素子部との電気的接続を示す電気特性の検査を行う工程と、を備え、
前記第二レジストは、前記外観検査の前記結果によって示される前記アレイ内の前記第一レジスト開口に形成される、半導体素子の製造方法。
【請求項2】
前記複数の半導体素子部を分離して複数の半導体チップを形成する工程を更に備え、
前記検査は、前記半導体チップに対して行われる、請求項1に記載の半導体素子の製造方法。
【請求項3】
前記第二レジストマスクを形成する工程では、前記第二レジストの形成が、レジストの吐出によって行われる、請求項1又は請求項2に記載の半導体素子の製造方法。
【請求項4】
前記外観検査の結果は前記アレイ内の前記半導体素子部の位置情報に関連付けて記録され、
前記位置情報に基づいて前記第二レジストが前記第一レジスト開口に形成される、請求項1〜請求項3のいずれか一項に記載の半導体素子の製造方法。
【請求項5】
前記第二レジストマスクを形成する工程では、
前記第二レジストは、前記アレイの単一の半導体素子部のエリア内に形成される、請求項1〜請求項4のいずれか一項に記載の半導体素子の製造方法。
【請求項6】
前記保護膜は、前記第一レジストマスクにより規定される第一保護膜開口と、前記第一レジストマスク及び前記第二レジストマスクにより規定される第二保護膜開口とを有し、
前記第一保護膜開口の面積は、前記第二保護膜開口の面積より大きい、請求項1〜請求項5のいずれか一項に記載の半導体素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2012−59729(P2012−59729A)
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願番号】特願2010−198197(P2010−198197)
【出願日】平成22年9月3日(2010.9.3)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願日】平成22年9月3日(2010.9.3)
【出願人】(000002130)住友電気工業株式会社 (12,747)
【Fターム(参考)】
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