半導体素子
【課題】
超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた構成とすること。
【解決手段】
(100)面を表面とするN型半導体基板1に、<001>方向に伸び、かつ(010)面と(0−10)面を側面とする第1のトレンチ2を複数形成し、このトレンチ2をP型エピタキシャル層3で埋めることにより、超接合ウエハを作製する。この超接合ウエハに、<001>方向に伸びる第2のトレンチ4を形成し、このトレンチ4をゲート絶縁膜5およびゲート電極6で埋めることにより、トレンチゲート構造を有する半導体素子を作製する。
超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた構成とすること。
【解決手段】
(100)面を表面とするN型半導体基板1に、<001>方向に伸び、かつ(010)面と(0−10)面を側面とする第1のトレンチ2を複数形成し、このトレンチ2をP型エピタキシャル層3で埋めることにより、超接合ウエハを作製する。この超接合ウエハに、<001>方向に伸びる第2のトレンチ4を形成し、このトレンチ4をゲート絶縁膜5およびゲート電極6で埋めることにより、トレンチゲート構造を有する半導体素子を作製する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子および半導体素子の製造方法に関し、特に第1導電型の半導体領域と第2導電型の半導体領域とが交互に繰り返し配置された半導体層の表面にトレンチゲート構造を有するMOSFET(絶縁ゲート型電界効果トランジスタ)等の半導体素子およびその製造方法に関する。
【背景技術】
【0002】
一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のnチャネル縦型MOSFETでは、高抵のn-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このn-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、MOSFETの実質的なオン抵抗が下がるという効果が得られる。
【0003】
その一方で、高抵抗のn-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、n-ドリフト層が薄くなると、Pベース領域とドリフト領域との間のpn接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、n-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
【0004】
このトレードオフ関係は、IGBTやバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
【0005】
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたn型半導体領域よりなるドリフト領域とp型半導体領域よりなる仕切領域とを交互に繰り返し接合した構成の並列pn構造とした超接合半導体素子が公知である(たとえば、特許文献1、特許文献2、特許文献3、特許文献4参照。)。このような構造の半導体素子では、並列pn構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列pn構造の縦方向に伸びる各pn接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
【0006】
上述した超接合半導体素子の製造に用いられるシリコン超接合ウエハを低コストで量産性よく製造するためには、第1導電型のシリコン基板の表面層にトレンチを形成し、このトレンチ内に第2導電型のシリコン層をエピタキシャル成長させる方法が適している。一般に、エピタキシャル成長は、結晶面方位に強く依存する。すなわち、トレンチの埋め込みに有利な結晶面の方位と不利な方位とが存在する。成長温度や材料の供給圧などのエピタキシャル成長条件を変えることにより、この面方位による優劣の差を小さくすることは可能であるが、エピタキシャル成長における面方位依存性を完全に克服することは不可能である。
【0007】
図10は、超接合ウエハの要部の構成を示す断面斜視図である。図10に示すように、N型半導体基板1に形成された複数のトレンチ2が、P型エピタキシャル層3により埋め込まれている。この場合、トレンチ2の開口部が先にP型エピタキシャル層3で塞がり、トレンチ2の内部にボイドが残ってしまうのを避ける必要がある。そのためには、トレンチ2の側壁、すなわちN型半導体基板1とP型エピタキシャル層3との境界面が、結晶成長においてファセット(安定化した平坦面)を形成しやすい低指数面であることが望ましい。なお、図10において、符号12はN+型ドレイン層である。
【0008】
シリコン結晶においてファセットを形成しやすい低指数面は、たとえば(100)面、(111)面、(311)面、(411)面、またはそれらにそれぞれ等価な面である。ここで、等価な面とは、たとえば(111)面に対しては、(11−1)面、(1−11)面、(−111)面、(1−1−1)面などである。これらの結晶面は、表記において指数の正負に違いがあるが、結晶自体の原子配置はまったく同等であり、化学的性質および物理的性質も同等である。
【0009】
なお、本明細書では、“−1”の“−”は、本来、指数の上につくバーであり、結晶面の場合には、その面が単位格子の該当する主軸をマイナス方向で横切ったことを意味する。また、方向の場合には、該当する主軸についての座標がマイナスの値であることを意味する。
【0010】
結晶の面方位を考慮した提案として、(110)面を表面とするシリコン半導体基板に、(111)面を側面とするトレンチを形成し、そのトレンチをエピタキシャル層で埋める方法が公知である(たとえば特許文献5参照。)。このような面方位とすることによって、たとえば特許文献5では、高アスペクトのトレンチ加工を行うとしている。
【0011】
ところで、一般に、MOSFETのゲートは、界面準位密度の低い方位の面、たとえば(100)面に形成されるのが望ましい。これは、MOSFETのJ−FET抵抗を低減する構造として知られているトレンチゲート構造のMOSFETにおいても同様である。
【0012】
したがって、図11に、従来のトレンチゲート型MOSFETの要部の構成を、一部を破断し、一部を省略して示すように、ゲート絶縁膜5を介してゲート電極6が埋め込まれるトレンチ4の側壁は、(100)面またはこれに等価な面(たとえば、(010)面、(001)面、(−100)面、(0−10)面、(00−1)面であるのが望ましい。その理由は、界面準位密度が低いので、電気特性が優れているからである。なお、図11において、符号8はN+型ソース領域であり、符号9は高濃度のP型半導体領域である。
符号10は層間絶縁膜であり、符号11および13はそれぞれソース電極およびドレイン電極である。
【0013】
ゲート電極が埋め込まれるトレンチの側壁の面方位を考慮した提案として、(110)面を表面とするシリコン半導体基板に、(100)面と(110)面を側面とするトレンチを形成し、そのトレンチをゲートポリシリコンで埋める方法が公知である(たとえば特許文献6参照。)。たとえば特許文献6では、トレンチの(100)面の側壁に沿ってチャネルが形成される。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】欧州特許出願公開第0053854号明細書
【特許文献2】米国特許第5216275号明細書
【特許文献3】米国特許第5438215号明細書
【特許文献4】特開平9−266311号公報
【特許文献5】特開2002−124474号公報
【特許文献6】特開2002−231948号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
しかしながら、超接合ウエハ上にトレンチゲート型MOSFETを作製するにあたって、超接合ウエハを作製するためにトレンチ埋め込みエピタキシャル成長において有利な面方位を選択すると、トレンチゲート構造を作製するためのトレンチの側壁が必ずしも(100)面になるとは限らないという問題点がある。
【0016】
本発明は、上記問題点に鑑みてなされたものであって、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた半導体素子を提供することを目的とする。また、本発明の他の目的は、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【0017】
上記目的を達成するため、請求項1の発明にかかる半導体素子は、(100)面と(0−10)面を表面とする第1導電型の半導体基板よりなる第1の半導体領域と、前記半導体基板の表面層にて<001>方向に伸び、かつ(010)面またはこれと等価な面を側面とする複数の第1のトレンチ内に埋め込まれた第2導電型のエピタキシャル層よりなる第2の半導体領域と、前記第1の半導体領域の表面層にて<001>方向に伸びる第2のトレンチと、前記第2のトレンチの内面に沿うゲート絶縁膜と、前記第2のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、を具備し、前記第2のトレンチの幅は隣り合う前記第2半導体領域間の前記第1の半導体領域の幅より広いことを特徴とする。
【0018】
請求項2の発明に係る半導体素子は、請求項1の発明において、前記第1の半導体領域の幅と前記第2の半導体領域の幅が同じであることを特徴とする。
【0019】
【0020】
請求項3の発明にかかる半導体素子は、請求項1または請求項2記載の発明において、隣り合う前記第2のトレンチ間の表面層に設けられた第1導電型のソース領域と、層間絶縁膜により前記ゲート電極から絶縁され、かつ前記ソース領域に接触するソース電極と、をさらに具備することを特徴とする。
【0021】
請求項4の発明にかかる半導体素子は、請求項1または請求項2に記載の発明において、前記半導体基板の裏面に設けられた第1導電型のドレイン層と、前記ドレイン層に接触するドレイン電極と、をさらに具備することを特徴とする。
【0022】
本発明によれば、いずれも、第1のトレンチの側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである(100面に等価な面となり、かつ第2のトレンチの側面も、界面準位密度が低い(100)面に等価な面となる。
【0023】
【0024】
【発明の効果】
【0025】
本発明によれば、第1のトレンチの側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである(100)面に等価な面となり、かつ第2のトレンチの側面も、界面準位密度が低い(100)面に等価な面となる。したがって、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた半導体素子が得られる。
【0026】
また、本発明によれば、第1のトレンチの側面を、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである(100)面に等価な面とし、かつ第2のトレンチの側面を、界面準位密度が低い(100)面に等価な面とすることができる。したがって、超接合ウエハを低コストで量産性よく製造することができるとともに、電気特性に優れたトレンチゲート構造を有する絶縁ゲートデバイスを製造することができる。
【図面の簡単な説明】
【0027】
【図1】実施の形態1のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図2】実施の形態2のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図3】実施の形態3のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図4】実施の形態3のトレンチゲート型MOSFETの寸法を説明するための図である。
【図5】参考例1のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図6】参考例2のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図7】参考例3のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図8】参考例4のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図9】参考例5のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図10】超接合ウエハの要部の構成を示す断面斜視図である。
【図11】従来のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図12】実施の形態4のプレーナゲート型MOSFETの要部の構成を示す断面斜視図である。
【図13】実施の形態5のプレーナゲート型MOSFETの要部の構成を示す断面斜視図である。
【発明を実施するための形態】
【0028】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。以下の説明では、第1導電型をN型とし、第2導電型をP型とするが、その逆でも同様である。本発明の最良の形態としては、(100)面またはこれと等価な面を表面とする第1導電型の半導体基板よりなる第1の半導体領域と、半導体基板の表面層にて<001>方向に伸び、かつ(010)面と(0−10)面を側面とする複数の第1のトレンチ内に埋め込まれた第2導電型のエピタキシャル層よりなる第2の半導体領域を有することである。
実施の形態1.
図1は、実施の形態1のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図1に示すように、シリコンよりなる高抵抗のN型半導体基板1の表面は(100)面またはこれと等価な面である。このN型半導体基板1の表面層に、<001>方向に伸びる第1のトレンチ2が所定のピッチで形成されている。
【0029】
第1のトレンチ2の側面は、(010)面と(0−10)面となり、エピタキシャル成長時にファセットを形成しやすく、トレンチ内にボイドを残しにくい方位となっている。したがって、エピタキシャル成長をおこなうことによって、第1のトレンチ2内は、P型エピタキシャル層3で隙間なく埋め込まれる。超接合ウエハは、このようにN型半導体基板1よりなる第1の半導体領域と、P型エピタキシャル層3よりなる第2の半導体領域とが交互に繰り返し接合された構成となっている。超接合ウエハの裏面には、高濃度のN+型ドレイン層12となる半導体層が設けられている。
【0030】
<001>方向に伸びる第2のトレンチ4は、少なくとも超接合ウエハの第1の半導体領域の表面層、すなわちN型半導体基板1の露出部分を除去するように形成されている。このとき、第2のトレンチ4の側面は、(010)面またはこれと等価な面となり、界面準位密度が低い方位となっている。そして、第2のトレンチ4の内面に沿って、ゲート絶縁膜5が形成され、さらにその内側部分がゲート電極6により埋め込まれている。ゲート電極6としては、たとえばリンドープされたポリシリコンなどが用いられる。
【0031】
超接合ウエハの第2の半導体領域の表面層、すなわちP型エピタキシャル層3の表面層には、高濃度のN+型ソース領域8と高濃度のP型半導体領域9とが形成されている。これらN+型ソース領域8およびP型半導体領域9に接触し、かつゲート電極6に接触しないように、ソース電極11が形成されている。ゲート電極6とソース電極11との間には、層間絶縁膜10が形成されている。N+型ドレイン層12には、ドレイン電極13が接触している。
【0032】
上述した実施の形態1によれば、第1のトレンチ2の側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである(100)面に等価な面となり、かつ第2のトレンチ4の側面も、界面準位密度が低い(100)面に等価な面となる。したがって、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えたMOSFETが得られる。また、超接合ウエハを低コストで量産性よく製造することができるとともに、電気特性に優れたMOSFETを製造することができる。
実施の形態2.
図2は、実施の形態2のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図2に示すように、実施の形態2が実施の形態1と異なるのは、第2のトレンチ4が、N型半導体基板1の露出部分ではなく、P型エピタキシャル層3の露出部分を除去するように形成されていることと、N型半導体基板1の表面層にP型半導体領域7が形成されており、そのP型半導体領域7の表面層に高濃度のN+型ソース領域8および高濃度のP型半導体領域9が形成されていることである。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。
【0033】
実施の形態2によれば、実施の形態1と同様の効果に加えて、N型半導体基板1の表面層に形成されたP型半導体領域7の不純物濃度と拡散深さを正確に決めることにより、MOSFETのチャネル長やしきい値電圧を正確に制御することができるという効果が得られる。
実施の形態3.
図3は、実施の形態3のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図3に示すように、実施の形態3が実施の形態1と異なるのは、第2のトレンチ4が、N型半導体基板1の露出部分の幅よりも狭く形成されていることと、隣り合う第2のトレンチ4の間の表面層にP型半導体領域7が形成されており、そのP型半導体領域7の表面層に高濃度のN+型ソース領域8および高濃度のP型半導体領域9が形成されていることである。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。
【0034】
ここで、図3に示す構成のトレンチゲート型MOSFETにおいて、各部の基準的な寸法および不純物濃度等は以下のようになる。ただし、図4に示すように、第1のトレンチ2の開口幅、すなわちP型エピタキシャル層3の幅をWpとし、第1のトレンチ2のピッチ、すなわち超接合ウエハの超接合領域におけるN型半導体基板1の幅をWnとする。つまり、超接合ウエハは、幅がWpのP型領域と、幅がWnのN型領域とが交互に接合されているものとする。
【0035】
また、第2のトレンチ4の開口幅をWtとする。この第2のトレンチ4の深さをdtとし、超接合ウエハの超接合領域の厚み、すなわち第2のトレンチ4の底から第1のトレンチ2の底までの深さをdsとする。
【0036】
たとえば600V耐圧のMOSFETの場合、WnとWpはほぼ等しく、8μmまたはそれ以下であり、好ましくは5μm以下であるとよい。超接合領域におけるN型半導体基板1の不純物濃度とP型エピタキシャル層3の不純物濃度もほぼ等しく、WnおよびWpが8μmのときには2.5×1016cm-3程度であり、WnおよびWpが5μmのときには4×1016cm-3程度である。dsはおおよそ40〜50μmである。Wtは2μm以下であり、好ましくは1μm以下であるとよい。dtは5μm以下であり、好ましくは1〜3μm程度であるとよい。
【0037】
また、たとえば100V耐圧のMOSFETの場合には、WnとWpはほぼ等しく、2μmまたはそれ以下であり、好ましくは1μm程度であるとよい。超接合領域におけるN型半導体基板1の不純物濃度とP型エピタキシャル層3の不純物濃度もほぼ等しく、WnおよびWpが2μmのときには1×1017cm-3程度であり、WnおよびWpが1μmのときには2×1017cm-3程度である。dsはおおよそ8〜10μmである。WtはWnよりも小さく、好ましくは1μm以下であるとよい。dtは3μm以下であるとよい。
【0038】
上述した実施の形態3によれば、実施の形態1と同様の効果に加えて、N型半導体基板1の表面層に形成されたP型半導体領域7の不純物濃度と拡散深さを正確に決めることにより、MOSFETのチャネル長やしきい値電圧を正確に制御することができるという効果が得られる。また、実施の形態1と比べて、第2のトレンチ4の幅が狭いことにより、ウエハの全表面積に占める第2のトレンチ4の開口面積の割合、すなわち開口率が小さくなるので、第2のトレンチ4を形成する際のプロセス条件を広くとることができるという効果が得られる。さらに、P型半導体領域7のうち、P型エピタキシャル層3と重なり合った領域15では、不純物濃度が高くなるので、P型半導体領域7の表面層に形成された高濃度のP型半導体領域9とともに、ターンオフ時のラッチアップ耐量を高める効果がある。
参考例1.
図5は、参考例1のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図5に示すように、参考例1が実施の形態1と異なるのは、N型半導体基板1の表面が(110)面またはこれと等価な面であることと、第1および第2のトレンチ2,4が<1−10>方向に伸びており、これらのトレンチ2,4の側面が(001)面またはこれと等価な面となることである。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。参考例1によれば、実施の形態1と同様の効果が得られる。
参考例2.
図6は、参考例2のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図6に示すように、参考例2は、実施の形態2において、N型半導体基板1の表面の面方位、並びに第1および第2のトレンチ2,4の方向を変えたものである。すなわち、参考例2では、N型半導体基板1の表面は(110)面またはこれと等価な面である。
【0039】
第1および第2のトレンチ2,4は<1−10>方向に伸びており、これらのトレンチ2,4の側面は(001)面またはこれと等価な面である。その他の構成は実施の形態2と同じである。実施の形態2と同じ構成については、実施の形態2と同一の符号を付して説明を省略する。参考例2によれば、実施の形態2と同様の効果が得られる。
参考例3.
図7は、参考例3のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図7に示すように、参考例3は、実施の形態3において、N型半導体基板1の表面の面方位、並びに第1および第2のトレンチ2,4の方向を変えたものである。すなわち、参考例3では、N型半導体基板1の表面は(110)面またはこれと等価な面である。
【0040】
第1および第2のトレンチ2,4は<1−10>方向に伸びており、これらのトレンチ2,4の側面は(001)面またはこれと等価な面である。その他の構成は実施の形態3と同じである。実施の形態3と同じ構成については、実施の形態3と同一の符号を付して説明を省略する。参考例3によれば、実施の形態3と同様の効果が得られる。
参考例4.
図8は、参考例4のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図8に示すように、参考例4が実施の形態1と異なるのは、第2のトレンチ4が、第1のトレンチ2の直交する方向、すなわち<010>方向に伸びていることと、隣り合う第2のトレンチ4の間の表面層にP型半導体領域7が形成されており、そのP型半導体領域7の表面層に高濃度のN+型ソース領域8および高濃度のP型半導体領域9が形成されていることである。
【0041】
第2のトレンチ4の側面は、(001)面またはこれと等価な面になる。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。参考例4によれば、実施の形態1と同様の効果に加えて、第2のトレンチ4の開口幅やピッチを、第1のトレンチ2のパターンから独立して決めることができるという効果が得られる。
参考例5.
図9は、参考例5のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図9に示すように、参考例5は、参考例4において、N型半導体基板1およびP型エピタキシャル層3にわたって、超接合ウエハの表面層に高抵抗のN型バッファ層14が形成されたものである。第2のトレンチ4は、そのN型バッファ層14を貫通して形成されている。また、高濃度のN+型ソース領域8および高濃度のP型半導体領域9は、N型バッファ層14の表面層に形成されている。その他の構成は実施の形態3と同じである。実施の形態3と同じ構成については、実施の形態3と同一の符号を付して説明を省略する。
【0042】
参考例5によれば、参考例4と同様の効果に加えて、N型バッファ層14があることにより、第2のトレンチ4に沿ってその外側の不純物濃度が一定となるので、隣り合う第2のトレンチ4の間に設けられたP型半導体領域7がP型エピタキシャル層3と重なったり、重ならなかったりすることによる影響を受けずに済み、しきい値電圧等の電気特性が安定する。
【0043】
以上において本発明は、実施の形態において例示したNチャネルMOSFETに限らず、超接合構造とトレンチゲート構造を備えた全ての半導体素子に適用可能である。たとえば、PチャネルMOSFETや、トレンチ型のMOSゲート構造を備えたIGBT(絶縁ゲート型バイポーラトランジスタ)などにも適用できる。
【0044】
ここまでの実施の形態1〜3と参考例1〜5はゲート構造をトレンチゲート構造としたものである。一般にトレンチゲート構造を採用することで、電気特性の面で低オン抵抗化が図れるため、特性上有利である。しかし、現状の製造技術では、トレンチゲート構造の形成技術が十分確立しているとはいえず、トレンチゲート構造を採用した結果、逆に電気特性のばらつきが大きくなったり、良品率の低下につながることも考えられる。そこで、電気特性のばらつきを抑え良品率を高く維持するための実施の形態を次に示す。
実施の形態4.
図12は、実施の形態4のプレーナゲート型MOSFETの要部の構成を示す断面斜視図である。図12に示すように、実施の形態4は、シリコンよりなる高抵抗のN型半導体基板1の表面は(100)面またはこれと等価な面である。そして、このN型半導体基板1の表面層に、<001>方向に伸びる第1のトレンチ2が所定のピッチで形成されている。
【0045】
第1のトレンチ2の側面は、(010)面またはこれと等価な面となり、エピタキシャル成長時にファセットを形成しやすく、トレンチ内にボイドを残しにくい方位となっている。したがって、エピタキシャル成長をおこなうことによって、第1のトレンチ2内は、P型エピタキシャル層3で隙間なく埋め込まれる。超接合ウエハは、このようにN型半導体基板1よりなる第1の半導体領域と、P型エピタキシャル層3よりなる第2の半導体領域とが交互に繰り返し接合された構成となっている。超接合ウエハの裏面には、高濃度のN+型ドレイン層12となる半導体層が設けられている。
【0046】
<001>方向に伸びるP型半導体領域9は、N型半導体基板1のP型エピタキシャル層3上に形成されている。P型半導体領域9の表面に沿って、ゲート絶縁膜5がN型半導体基板1上に形成され、さらにその上側部分にゲート電極6が形成されている。ゲート電極6としては、たとえばリンドープされたポリシリコンなどが用いられる。
【0047】
高濃度のP型半導体領域9の表面には高濃度のN+型ソース領域8が形成されている。
これらN+型ソース領域8およびP型半導体領域9に接触し、かつゲート電極6に接触しないように、ソース電極11が形成されている。ゲート電極6とソース電極11との間には、層間絶縁膜10が形成されている。N+型ドレイン層12には、ドレイン電極13が接触している。
【0048】
上述した実施の形態4によれば、第1のトレンチ2の側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである(100)面に等価な面となる。したがって、超接合ウエハの作製に有利な面方位を備えたMOSFETが得られる。また、超接合ウエハを低コストで量産性よく製造することができるとともに、製造技術の確立したプレーナゲート構造を採用することで、電気特性のばらつきの少ない優れたMOSFETを製造することができる。
実施の形態5
図13は、実施の形態5のプレーナゲート型MOSFETの要部の構成を示す断面斜視図である。図13に示すように、実施の形態5は、N型半導体基板1の表面が(100)面またはこれと等価な面であること、このN型半導体基板1の表面層に、<001>方向に伸びる第1のトレンチ2が所定のピッチで形成されていること、第1のトレンチ2の側面は、(010)面またはこれと等価な面であることが実施の形態4と同じである。実施の形態4と異なるのは、P型半導体領域9の伸びる方向である。即ち、実施の形態4では、第1のトレンチ2の伸びる方向に対してP型半導体領域9の伸びる方向が同じ(平行)であったのに対し、実施の形態5では、第1のトレンチ2の伸びる方向に対してP型半導体領域9の伸びる方向が異なる(直交)ことである。その他の構成は実施の形態4と同じであるので、実施の形態4と同じ構成については、実施の形態4と同一の符号を付して説明を省略する。実施の形態4では、電気特性のばらつきを少なくするために、隣接するP型エピタキシャル層3のピッチと隣接するP型半導体領域9のピッチを一致させるか逓倍とする必要がある(平行のため)が、実施の形態5では隣接するP型エピタキシャル層3のピッチと隣接するP型半導体領域9のピッチを一致させるか逓倍とする必要がない(直交のため)。
以上において本発明は、実施の形態において例示したNチャネルMOSFETに限らず、超接合構造とトレンチゲート構造を備えた全ての半導体素子に適用可能である。たとえば、PチャネルMOSFETや、トレンチ型のMOSゲート構造を備えたIGBT(絶縁ゲート型バイポーラトランジスタ)などにも適用できる。
【産業上の利用可能性】
【0049】
本発明の半導体素子は、低オン抵抗が実現できるので、スイッチング素子の低損失化が要求される回路に適用できる。
【符号の説明】
【0050】
1 N型半導体基板
2 第1のトレンチ
3 P型エピタキシャル層
4 第2のトレンチ
5 ゲート絶縁膜
6 ゲート電極
7 P型半導体領域
8 N+型ソース領域
9 高濃度のP型半導体領域
10 層間絶縁膜
11 ソース電極
12 N+型ドレイン層
13 ドレイン電極
14 高抵抗のN型バッファ層
【技術分野】
【0001】
本発明は、半導体素子および半導体素子の製造方法に関し、特に第1導電型の半導体領域と第2導電型の半導体領域とが交互に繰り返し配置された半導体層の表面にトレンチゲート構造を有するMOSFET(絶縁ゲート型電界効果トランジスタ)等の半導体素子およびその製造方法に関する。
【背景技術】
【0002】
一般に、半導体素子は、電極が片面に形成された横型の素子と、両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のnチャネル縦型MOSFETでは、高抵のn-ドリフト層の部分は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。したがって、このn-ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、MOSFETの実質的なオン抵抗が下がるという効果が得られる。
【0003】
その一方で、高抵抗のn-ドリフト層の部分は、オフ状態のときには空乏化して耐圧を高める。したがって、n-ドリフト層が薄くなると、Pベース領域とドリフト領域との間のpn接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に速く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、n-ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
【0004】
このトレードオフ関係は、IGBTやバイポーラトランジスタやダイオード等の半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
【0005】
上述したトレードオフ関係による問題の解決法として、ドリフト層を、不純物濃度を高めたn型半導体領域よりなるドリフト領域とp型半導体領域よりなる仕切領域とを交互に繰り返し接合した構成の並列pn構造とした超接合半導体素子が公知である(たとえば、特許文献1、特許文献2、特許文献3、特許文献4参照。)。このような構造の半導体素子では、並列pn構造の不純物濃度が高くても、オフ状態のときに、空乏層が、並列pn構造の縦方向に伸びる各pn接合から横方向に広がり、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。
【0006】
上述した超接合半導体素子の製造に用いられるシリコン超接合ウエハを低コストで量産性よく製造するためには、第1導電型のシリコン基板の表面層にトレンチを形成し、このトレンチ内に第2導電型のシリコン層をエピタキシャル成長させる方法が適している。一般に、エピタキシャル成長は、結晶面方位に強く依存する。すなわち、トレンチの埋め込みに有利な結晶面の方位と不利な方位とが存在する。成長温度や材料の供給圧などのエピタキシャル成長条件を変えることにより、この面方位による優劣の差を小さくすることは可能であるが、エピタキシャル成長における面方位依存性を完全に克服することは不可能である。
【0007】
図10は、超接合ウエハの要部の構成を示す断面斜視図である。図10に示すように、N型半導体基板1に形成された複数のトレンチ2が、P型エピタキシャル層3により埋め込まれている。この場合、トレンチ2の開口部が先にP型エピタキシャル層3で塞がり、トレンチ2の内部にボイドが残ってしまうのを避ける必要がある。そのためには、トレンチ2の側壁、すなわちN型半導体基板1とP型エピタキシャル層3との境界面が、結晶成長においてファセット(安定化した平坦面)を形成しやすい低指数面であることが望ましい。なお、図10において、符号12はN+型ドレイン層である。
【0008】
シリコン結晶においてファセットを形成しやすい低指数面は、たとえば(100)面、(111)面、(311)面、(411)面、またはそれらにそれぞれ等価な面である。ここで、等価な面とは、たとえば(111)面に対しては、(11−1)面、(1−11)面、(−111)面、(1−1−1)面などである。これらの結晶面は、表記において指数の正負に違いがあるが、結晶自体の原子配置はまったく同等であり、化学的性質および物理的性質も同等である。
【0009】
なお、本明細書では、“−1”の“−”は、本来、指数の上につくバーであり、結晶面の場合には、その面が単位格子の該当する主軸をマイナス方向で横切ったことを意味する。また、方向の場合には、該当する主軸についての座標がマイナスの値であることを意味する。
【0010】
結晶の面方位を考慮した提案として、(110)面を表面とするシリコン半導体基板に、(111)面を側面とするトレンチを形成し、そのトレンチをエピタキシャル層で埋める方法が公知である(たとえば特許文献5参照。)。このような面方位とすることによって、たとえば特許文献5では、高アスペクトのトレンチ加工を行うとしている。
【0011】
ところで、一般に、MOSFETのゲートは、界面準位密度の低い方位の面、たとえば(100)面に形成されるのが望ましい。これは、MOSFETのJ−FET抵抗を低減する構造として知られているトレンチゲート構造のMOSFETにおいても同様である。
【0012】
したがって、図11に、従来のトレンチゲート型MOSFETの要部の構成を、一部を破断し、一部を省略して示すように、ゲート絶縁膜5を介してゲート電極6が埋め込まれるトレンチ4の側壁は、(100)面またはこれに等価な面(たとえば、(010)面、(001)面、(−100)面、(0−10)面、(00−1)面であるのが望ましい。その理由は、界面準位密度が低いので、電気特性が優れているからである。なお、図11において、符号8はN+型ソース領域であり、符号9は高濃度のP型半導体領域である。
符号10は層間絶縁膜であり、符号11および13はそれぞれソース電極およびドレイン電極である。
【0013】
ゲート電極が埋め込まれるトレンチの側壁の面方位を考慮した提案として、(110)面を表面とするシリコン半導体基板に、(100)面と(110)面を側面とするトレンチを形成し、そのトレンチをゲートポリシリコンで埋める方法が公知である(たとえば特許文献6参照。)。たとえば特許文献6では、トレンチの(100)面の側壁に沿ってチャネルが形成される。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】欧州特許出願公開第0053854号明細書
【特許文献2】米国特許第5216275号明細書
【特許文献3】米国特許第5438215号明細書
【特許文献4】特開平9−266311号公報
【特許文献5】特開2002−124474号公報
【特許文献6】特開2002−231948号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
しかしながら、超接合ウエハ上にトレンチゲート型MOSFETを作製するにあたって、超接合ウエハを作製するためにトレンチ埋め込みエピタキシャル成長において有利な面方位を選択すると、トレンチゲート構造を作製するためのトレンチの側壁が必ずしも(100)面になるとは限らないという問題点がある。
【0016】
本発明は、上記問題点に鑑みてなされたものであって、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた半導体素子を提供することを目的とする。また、本発明の他の目的は、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【0017】
上記目的を達成するため、請求項1の発明にかかる半導体素子は、(100)面と(0−10)面を表面とする第1導電型の半導体基板よりなる第1の半導体領域と、前記半導体基板の表面層にて<001>方向に伸び、かつ(010)面またはこれと等価な面を側面とする複数の第1のトレンチ内に埋め込まれた第2導電型のエピタキシャル層よりなる第2の半導体領域と、前記第1の半導体領域の表面層にて<001>方向に伸びる第2のトレンチと、前記第2のトレンチの内面に沿うゲート絶縁膜と、前記第2のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、を具備し、前記第2のトレンチの幅は隣り合う前記第2半導体領域間の前記第1の半導体領域の幅より広いことを特徴とする。
【0018】
請求項2の発明に係る半導体素子は、請求項1の発明において、前記第1の半導体領域の幅と前記第2の半導体領域の幅が同じであることを特徴とする。
【0019】
【0020】
請求項3の発明にかかる半導体素子は、請求項1または請求項2記載の発明において、隣り合う前記第2のトレンチ間の表面層に設けられた第1導電型のソース領域と、層間絶縁膜により前記ゲート電極から絶縁され、かつ前記ソース領域に接触するソース電極と、をさらに具備することを特徴とする。
【0021】
請求項4の発明にかかる半導体素子は、請求項1または請求項2に記載の発明において、前記半導体基板の裏面に設けられた第1導電型のドレイン層と、前記ドレイン層に接触するドレイン電極と、をさらに具備することを特徴とする。
【0022】
本発明によれば、いずれも、第1のトレンチの側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである(100面に等価な面となり、かつ第2のトレンチの側面も、界面準位密度が低い(100)面に等価な面となる。
【0023】
【0024】
【発明の効果】
【0025】
本発明によれば、第1のトレンチの側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである(100)面に等価な面となり、かつ第2のトレンチの側面も、界面準位密度が低い(100)面に等価な面となる。したがって、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた半導体素子が得られる。
【0026】
また、本発明によれば、第1のトレンチの側面を、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである(100)面に等価な面とし、かつ第2のトレンチの側面を、界面準位密度が低い(100)面に等価な面とすることができる。したがって、超接合ウエハを低コストで量産性よく製造することができるとともに、電気特性に優れたトレンチゲート構造を有する絶縁ゲートデバイスを製造することができる。
【図面の簡単な説明】
【0027】
【図1】実施の形態1のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図2】実施の形態2のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図3】実施の形態3のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図4】実施の形態3のトレンチゲート型MOSFETの寸法を説明するための図である。
【図5】参考例1のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図6】参考例2のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図7】参考例3のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図8】参考例4のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図9】参考例5のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図10】超接合ウエハの要部の構成を示す断面斜視図である。
【図11】従来のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。
【図12】実施の形態4のプレーナゲート型MOSFETの要部の構成を示す断面斜視図である。
【図13】実施の形態5のプレーナゲート型MOSFETの要部の構成を示す断面斜視図である。
【発明を実施するための形態】
【0028】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。以下の説明では、第1導電型をN型とし、第2導電型をP型とするが、その逆でも同様である。本発明の最良の形態としては、(100)面またはこれと等価な面を表面とする第1導電型の半導体基板よりなる第1の半導体領域と、半導体基板の表面層にて<001>方向に伸び、かつ(010)面と(0−10)面を側面とする複数の第1のトレンチ内に埋め込まれた第2導電型のエピタキシャル層よりなる第2の半導体領域を有することである。
実施の形態1.
図1は、実施の形態1のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図1に示すように、シリコンよりなる高抵抗のN型半導体基板1の表面は(100)面またはこれと等価な面である。このN型半導体基板1の表面層に、<001>方向に伸びる第1のトレンチ2が所定のピッチで形成されている。
【0029】
第1のトレンチ2の側面は、(010)面と(0−10)面となり、エピタキシャル成長時にファセットを形成しやすく、トレンチ内にボイドを残しにくい方位となっている。したがって、エピタキシャル成長をおこなうことによって、第1のトレンチ2内は、P型エピタキシャル層3で隙間なく埋め込まれる。超接合ウエハは、このようにN型半導体基板1よりなる第1の半導体領域と、P型エピタキシャル層3よりなる第2の半導体領域とが交互に繰り返し接合された構成となっている。超接合ウエハの裏面には、高濃度のN+型ドレイン層12となる半導体層が設けられている。
【0030】
<001>方向に伸びる第2のトレンチ4は、少なくとも超接合ウエハの第1の半導体領域の表面層、すなわちN型半導体基板1の露出部分を除去するように形成されている。このとき、第2のトレンチ4の側面は、(010)面またはこれと等価な面となり、界面準位密度が低い方位となっている。そして、第2のトレンチ4の内面に沿って、ゲート絶縁膜5が形成され、さらにその内側部分がゲート電極6により埋め込まれている。ゲート電極6としては、たとえばリンドープされたポリシリコンなどが用いられる。
【0031】
超接合ウエハの第2の半導体領域の表面層、すなわちP型エピタキシャル層3の表面層には、高濃度のN+型ソース領域8と高濃度のP型半導体領域9とが形成されている。これらN+型ソース領域8およびP型半導体領域9に接触し、かつゲート電極6に接触しないように、ソース電極11が形成されている。ゲート電極6とソース電極11との間には、層間絶縁膜10が形成されている。N+型ドレイン層12には、ドレイン電極13が接触している。
【0032】
上述した実施の形態1によれば、第1のトレンチ2の側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである(100)面に等価な面となり、かつ第2のトレンチ4の側面も、界面準位密度が低い(100)面に等価な面となる。したがって、超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えたMOSFETが得られる。また、超接合ウエハを低コストで量産性よく製造することができるとともに、電気特性に優れたMOSFETを製造することができる。
実施の形態2.
図2は、実施の形態2のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図2に示すように、実施の形態2が実施の形態1と異なるのは、第2のトレンチ4が、N型半導体基板1の露出部分ではなく、P型エピタキシャル層3の露出部分を除去するように形成されていることと、N型半導体基板1の表面層にP型半導体領域7が形成されており、そのP型半導体領域7の表面層に高濃度のN+型ソース領域8および高濃度のP型半導体領域9が形成されていることである。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。
【0033】
実施の形態2によれば、実施の形態1と同様の効果に加えて、N型半導体基板1の表面層に形成されたP型半導体領域7の不純物濃度と拡散深さを正確に決めることにより、MOSFETのチャネル長やしきい値電圧を正確に制御することができるという効果が得られる。
実施の形態3.
図3は、実施の形態3のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図3に示すように、実施の形態3が実施の形態1と異なるのは、第2のトレンチ4が、N型半導体基板1の露出部分の幅よりも狭く形成されていることと、隣り合う第2のトレンチ4の間の表面層にP型半導体領域7が形成されており、そのP型半導体領域7の表面層に高濃度のN+型ソース領域8および高濃度のP型半導体領域9が形成されていることである。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。
【0034】
ここで、図3に示す構成のトレンチゲート型MOSFETにおいて、各部の基準的な寸法および不純物濃度等は以下のようになる。ただし、図4に示すように、第1のトレンチ2の開口幅、すなわちP型エピタキシャル層3の幅をWpとし、第1のトレンチ2のピッチ、すなわち超接合ウエハの超接合領域におけるN型半導体基板1の幅をWnとする。つまり、超接合ウエハは、幅がWpのP型領域と、幅がWnのN型領域とが交互に接合されているものとする。
【0035】
また、第2のトレンチ4の開口幅をWtとする。この第2のトレンチ4の深さをdtとし、超接合ウエハの超接合領域の厚み、すなわち第2のトレンチ4の底から第1のトレンチ2の底までの深さをdsとする。
【0036】
たとえば600V耐圧のMOSFETの場合、WnとWpはほぼ等しく、8μmまたはそれ以下であり、好ましくは5μm以下であるとよい。超接合領域におけるN型半導体基板1の不純物濃度とP型エピタキシャル層3の不純物濃度もほぼ等しく、WnおよびWpが8μmのときには2.5×1016cm-3程度であり、WnおよびWpが5μmのときには4×1016cm-3程度である。dsはおおよそ40〜50μmである。Wtは2μm以下であり、好ましくは1μm以下であるとよい。dtは5μm以下であり、好ましくは1〜3μm程度であるとよい。
【0037】
また、たとえば100V耐圧のMOSFETの場合には、WnとWpはほぼ等しく、2μmまたはそれ以下であり、好ましくは1μm程度であるとよい。超接合領域におけるN型半導体基板1の不純物濃度とP型エピタキシャル層3の不純物濃度もほぼ等しく、WnおよびWpが2μmのときには1×1017cm-3程度であり、WnおよびWpが1μmのときには2×1017cm-3程度である。dsはおおよそ8〜10μmである。WtはWnよりも小さく、好ましくは1μm以下であるとよい。dtは3μm以下であるとよい。
【0038】
上述した実施の形態3によれば、実施の形態1と同様の効果に加えて、N型半導体基板1の表面層に形成されたP型半導体領域7の不純物濃度と拡散深さを正確に決めることにより、MOSFETのチャネル長やしきい値電圧を正確に制御することができるという効果が得られる。また、実施の形態1と比べて、第2のトレンチ4の幅が狭いことにより、ウエハの全表面積に占める第2のトレンチ4の開口面積の割合、すなわち開口率が小さくなるので、第2のトレンチ4を形成する際のプロセス条件を広くとることができるという効果が得られる。さらに、P型半導体領域7のうち、P型エピタキシャル層3と重なり合った領域15では、不純物濃度が高くなるので、P型半導体領域7の表面層に形成された高濃度のP型半導体領域9とともに、ターンオフ時のラッチアップ耐量を高める効果がある。
参考例1.
図5は、参考例1のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図5に示すように、参考例1が実施の形態1と異なるのは、N型半導体基板1の表面が(110)面またはこれと等価な面であることと、第1および第2のトレンチ2,4が<1−10>方向に伸びており、これらのトレンチ2,4の側面が(001)面またはこれと等価な面となることである。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。参考例1によれば、実施の形態1と同様の効果が得られる。
参考例2.
図6は、参考例2のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図6に示すように、参考例2は、実施の形態2において、N型半導体基板1の表面の面方位、並びに第1および第2のトレンチ2,4の方向を変えたものである。すなわち、参考例2では、N型半導体基板1の表面は(110)面またはこれと等価な面である。
【0039】
第1および第2のトレンチ2,4は<1−10>方向に伸びており、これらのトレンチ2,4の側面は(001)面またはこれと等価な面である。その他の構成は実施の形態2と同じである。実施の形態2と同じ構成については、実施の形態2と同一の符号を付して説明を省略する。参考例2によれば、実施の形態2と同様の効果が得られる。
参考例3.
図7は、参考例3のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図7に示すように、参考例3は、実施の形態3において、N型半導体基板1の表面の面方位、並びに第1および第2のトレンチ2,4の方向を変えたものである。すなわち、参考例3では、N型半導体基板1の表面は(110)面またはこれと等価な面である。
【0040】
第1および第2のトレンチ2,4は<1−10>方向に伸びており、これらのトレンチ2,4の側面は(001)面またはこれと等価な面である。その他の構成は実施の形態3と同じである。実施の形態3と同じ構成については、実施の形態3と同一の符号を付して説明を省略する。参考例3によれば、実施の形態3と同様の効果が得られる。
参考例4.
図8は、参考例4のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図8に示すように、参考例4が実施の形態1と異なるのは、第2のトレンチ4が、第1のトレンチ2の直交する方向、すなわち<010>方向に伸びていることと、隣り合う第2のトレンチ4の間の表面層にP型半導体領域7が形成されており、そのP型半導体領域7の表面層に高濃度のN+型ソース領域8および高濃度のP型半導体領域9が形成されていることである。
【0041】
第2のトレンチ4の側面は、(001)面またはこれと等価な面になる。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。参考例4によれば、実施の形態1と同様の効果に加えて、第2のトレンチ4の開口幅やピッチを、第1のトレンチ2のパターンから独立して決めることができるという効果が得られる。
参考例5.
図9は、参考例5のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図9に示すように、参考例5は、参考例4において、N型半導体基板1およびP型エピタキシャル層3にわたって、超接合ウエハの表面層に高抵抗のN型バッファ層14が形成されたものである。第2のトレンチ4は、そのN型バッファ層14を貫通して形成されている。また、高濃度のN+型ソース領域8および高濃度のP型半導体領域9は、N型バッファ層14の表面層に形成されている。その他の構成は実施の形態3と同じである。実施の形態3と同じ構成については、実施の形態3と同一の符号を付して説明を省略する。
【0042】
参考例5によれば、参考例4と同様の効果に加えて、N型バッファ層14があることにより、第2のトレンチ4に沿ってその外側の不純物濃度が一定となるので、隣り合う第2のトレンチ4の間に設けられたP型半導体領域7がP型エピタキシャル層3と重なったり、重ならなかったりすることによる影響を受けずに済み、しきい値電圧等の電気特性が安定する。
【0043】
以上において本発明は、実施の形態において例示したNチャネルMOSFETに限らず、超接合構造とトレンチゲート構造を備えた全ての半導体素子に適用可能である。たとえば、PチャネルMOSFETや、トレンチ型のMOSゲート構造を備えたIGBT(絶縁ゲート型バイポーラトランジスタ)などにも適用できる。
【0044】
ここまでの実施の形態1〜3と参考例1〜5はゲート構造をトレンチゲート構造としたものである。一般にトレンチゲート構造を採用することで、電気特性の面で低オン抵抗化が図れるため、特性上有利である。しかし、現状の製造技術では、トレンチゲート構造の形成技術が十分確立しているとはいえず、トレンチゲート構造を採用した結果、逆に電気特性のばらつきが大きくなったり、良品率の低下につながることも考えられる。そこで、電気特性のばらつきを抑え良品率を高く維持するための実施の形態を次に示す。
実施の形態4.
図12は、実施の形態4のプレーナゲート型MOSFETの要部の構成を示す断面斜視図である。図12に示すように、実施の形態4は、シリコンよりなる高抵抗のN型半導体基板1の表面は(100)面またはこれと等価な面である。そして、このN型半導体基板1の表面層に、<001>方向に伸びる第1のトレンチ2が所定のピッチで形成されている。
【0045】
第1のトレンチ2の側面は、(010)面またはこれと等価な面となり、エピタキシャル成長時にファセットを形成しやすく、トレンチ内にボイドを残しにくい方位となっている。したがって、エピタキシャル成長をおこなうことによって、第1のトレンチ2内は、P型エピタキシャル層3で隙間なく埋め込まれる。超接合ウエハは、このようにN型半導体基板1よりなる第1の半導体領域と、P型エピタキシャル層3よりなる第2の半導体領域とが交互に繰り返し接合された構成となっている。超接合ウエハの裏面には、高濃度のN+型ドレイン層12となる半導体層が設けられている。
【0046】
<001>方向に伸びるP型半導体領域9は、N型半導体基板1のP型エピタキシャル層3上に形成されている。P型半導体領域9の表面に沿って、ゲート絶縁膜5がN型半導体基板1上に形成され、さらにその上側部分にゲート電極6が形成されている。ゲート電極6としては、たとえばリンドープされたポリシリコンなどが用いられる。
【0047】
高濃度のP型半導体領域9の表面には高濃度のN+型ソース領域8が形成されている。
これらN+型ソース領域8およびP型半導体領域9に接触し、かつゲート電極6に接触しないように、ソース電極11が形成されている。ゲート電極6とソース電極11との間には、層間絶縁膜10が形成されている。N+型ドレイン層12には、ドレイン電極13が接触している。
【0048】
上述した実施の形態4によれば、第1のトレンチ2の側面が、エピタキシャル成長においてファセットを形成しやすい低指数面の一つである(100)面に等価な面となる。したがって、超接合ウエハの作製に有利な面方位を備えたMOSFETが得られる。また、超接合ウエハを低コストで量産性よく製造することができるとともに、製造技術の確立したプレーナゲート構造を採用することで、電気特性のばらつきの少ない優れたMOSFETを製造することができる。
実施の形態5
図13は、実施の形態5のプレーナゲート型MOSFETの要部の構成を示す断面斜視図である。図13に示すように、実施の形態5は、N型半導体基板1の表面が(100)面またはこれと等価な面であること、このN型半導体基板1の表面層に、<001>方向に伸びる第1のトレンチ2が所定のピッチで形成されていること、第1のトレンチ2の側面は、(010)面またはこれと等価な面であることが実施の形態4と同じである。実施の形態4と異なるのは、P型半導体領域9の伸びる方向である。即ち、実施の形態4では、第1のトレンチ2の伸びる方向に対してP型半導体領域9の伸びる方向が同じ(平行)であったのに対し、実施の形態5では、第1のトレンチ2の伸びる方向に対してP型半導体領域9の伸びる方向が異なる(直交)ことである。その他の構成は実施の形態4と同じであるので、実施の形態4と同じ構成については、実施の形態4と同一の符号を付して説明を省略する。実施の形態4では、電気特性のばらつきを少なくするために、隣接するP型エピタキシャル層3のピッチと隣接するP型半導体領域9のピッチを一致させるか逓倍とする必要がある(平行のため)が、実施の形態5では隣接するP型エピタキシャル層3のピッチと隣接するP型半導体領域9のピッチを一致させるか逓倍とする必要がない(直交のため)。
以上において本発明は、実施の形態において例示したNチャネルMOSFETに限らず、超接合構造とトレンチゲート構造を備えた全ての半導体素子に適用可能である。たとえば、PチャネルMOSFETや、トレンチ型のMOSゲート構造を備えたIGBT(絶縁ゲート型バイポーラトランジスタ)などにも適用できる。
【産業上の利用可能性】
【0049】
本発明の半導体素子は、低オン抵抗が実現できるので、スイッチング素子の低損失化が要求される回路に適用できる。
【符号の説明】
【0050】
1 N型半導体基板
2 第1のトレンチ
3 P型エピタキシャル層
4 第2のトレンチ
5 ゲート絶縁膜
6 ゲート電極
7 P型半導体領域
8 N+型ソース領域
9 高濃度のP型半導体領域
10 層間絶縁膜
11 ソース電極
12 N+型ドレイン層
13 ドレイン電極
14 高抵抗のN型バッファ層
【特許請求の範囲】
【請求項1】
(100)面またはこれと等価な面を表面とする第1導電型の半導体基板よりなる第1の半導体領域と、
前記半導体基板の表面層にて<001>方向に伸び、かつ(010)面と(0−10)面を側面とする複数の第1のトレンチ内に埋め込まれた第2導電型のエピタキシャル層よりなる第2の半導体領域と、
前記第1の半導体領域の表面層にて<001>方向に伸びる第2のトレンチと、
前記第2のトレンチの内面に沿うゲート絶縁膜と、
前記第2のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、
を具備し、
前記第2のトレンチの幅は隣り合う前記第2半導体領域間の前記第1の半導体領域の幅より広いことを特徴とする半導体素子。
【請求項2】
前記第1の半導体領域の幅と前記第2の半導体領域の幅は同じであることを特徴とする請求項1に記載の半導体素子。
【請求項3】
隣り合う前記第2のトレンチ間の表面層に設けられた第1導電型のソース領域と、
層間絶縁膜により前記ゲート電極から絶縁され、かつ前記ソース領域に接触するソース電極と、
をさらに具備することを特徴とする請求項1または請求項2に記載の半導体素子。
【請求項4】
前記半導体基板の裏面に設けられた第1導電型のドレイン層と、
前記ドレイン層に接触するドレイン電極と、
をさらに具備することを特徴とする請求項1または請求項2に記載の半導体素子。
【請求項1】
(100)面またはこれと等価な面を表面とする第1導電型の半導体基板よりなる第1の半導体領域と、
前記半導体基板の表面層にて<001>方向に伸び、かつ(010)面と(0−10)面を側面とする複数の第1のトレンチ内に埋め込まれた第2導電型のエピタキシャル層よりなる第2の半導体領域と、
前記第1の半導体領域の表面層にて<001>方向に伸びる第2のトレンチと、
前記第2のトレンチの内面に沿うゲート絶縁膜と、
前記第2のトレンチ内の、前記ゲート絶縁膜の内側に埋め込まれたゲート電極と、
を具備し、
前記第2のトレンチの幅は隣り合う前記第2半導体領域間の前記第1の半導体領域の幅より広いことを特徴とする半導体素子。
【請求項2】
前記第1の半導体領域の幅と前記第2の半導体領域の幅は同じであることを特徴とする請求項1に記載の半導体素子。
【請求項3】
隣り合う前記第2のトレンチ間の表面層に設けられた第1導電型のソース領域と、
層間絶縁膜により前記ゲート電極から絶縁され、かつ前記ソース領域に接触するソース電極と、
をさらに具備することを特徴とする請求項1または請求項2に記載の半導体素子。
【請求項4】
前記半導体基板の裏面に設けられた第1導電型のドレイン層と、
前記ドレイン層に接触するドレイン電極と、
をさらに具備することを特徴とする請求項1または請求項2に記載の半導体素子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2013−102213(P2013−102213A)
【公開日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願番号】特願2013−16606(P2013−16606)
【出願日】平成25年1月31日(2013.1.31)
【分割の表示】特願2010−166704(P2010−166704)の分割
【原出願日】平成16年1月14日(2004.1.14)
【出願人】(000005234)富士電機株式会社 (3,146)
【公開日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願日】平成25年1月31日(2013.1.31)
【分割の表示】特願2010−166704(P2010−166704)の分割
【原出願日】平成16年1月14日(2004.1.14)
【出願人】(000005234)富士電機株式会社 (3,146)
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