半導体装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法
【課題】マイグレーションにより配線基板のインナーリードが相互に短絡することを抑制できる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、インナーリード１２を有する配線基板１０と、配線基板１０に実装され、インナーリード１２に接続しているバンプ２２を有する半導体チップ２０とを具備し、バンプ２２とインナーリード１２は、インナーリード１２の表層に形成されたメッキ層１３によって接合しており、インナーリード１２は、バンプ２２と接続している領域１２ｃの中心より先端側及び基端側それぞれに凹部１２ｂ，１２ａを有する。
【解決手段】本発明に係る半導体装置は、インナーリード１２を有する配線基板１０と、配線基板１０に実装され、インナーリード１２に接続しているバンプ２２を有する半導体チップ２０とを具備し、バンプ２２とインナーリード１２は、インナーリード１２の表層に形成されたメッキ層１３によって接合しており、インナーリード１２は、バンプ２２と接続している領域１２ｃの中心より先端側及び基端側それぞれに凹部１２ｂ，１２ａを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを配線基板に実装した半導体装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法に関する。特に本発明は、マイグレーションにより配線基板のインナーリードが相互に短絡することを抑制できる半導体装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法に関する。
【背景技術】
【０００２】
図９は、従来の半導体装置の構成を説明するための断面図である。本図に示す半導体装置は、略長方形の半導体チップ１２０を配線基板１１０に実装したものである。配線基板１１０は、例えばフレキシブル基板であり、半導体チップ１２０は、例えば配線基板１１０にＣＯＦ実装される。図９（Ａ）は半導体チップ１２０の短辺に平行な断面を示しており、図９（Ｂ）は半導体チップ１２０の長辺に平行な断面を示している。配線基板１１０には、複数のインナーリード１１２が互いに平行に設けられている。インナーリード１１２それぞれには、半導体チップ１２０のバンプ１２２が接合している。
【０００３】
インナーリード１１２とバンプ１２２の接続は、例えば以下のようにして行われる。まずインナーリード１１２の表面にメッキ層１１３を形成する。次いでバンプ１２２とインナーリード１１２を接触させ、その状態でバンプ１２２、インナーリード１１２、及びメッキ層１１３を加熱する。これによりメッキ層１１３は溶融し、バンプ１２２及びインナーリード１１２それぞれと共晶金属を形成する。このようにしてバンプ１２２及びインナーリード１１２は、メッキ層１１３によって接合している（例えば特許文献１参照）。
【０００４】
【特許文献１】特開２００３−２４３４５５号公報（第３２乃至第３６段落）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
バンプとインナーリードを接続する際、インナーリード上のメッキ層が溶融するが、その際にメッキ層の一部がインナーリードの側壁を伝って配線基板の基材の表面上を広がることがある（例えば図９（Ｂ）の符号１１３ａで示す部分）。基材の表面上におけるメッキ層の広がりが大きいと、隣り合うインナーリードの間隔が実質的に小さくなる。この場合、隣り合うインナーリードは、メッキ層がマイグレーションによって繋がり、これによって相互に短絡する可能性があった。
【０００６】
本発明に係る幾つかの態様は、マイグレーションにより配線基板のインナーリードが相互に短絡することを抑制できる半導体装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法である。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置は、インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、前記バンプと接続している領域の中心より先端側及び基端側それぞれに凹部を有する。
【０００８】
この半導体装置によれば、前記バンプと前記インナーリードを接合するときにおいて、前記バンプと接合している領域より先端側で生じた前記メッキ層の溶融物は、一部が前記先端側の凹部に留まる。また、前記バンプと接合している領域より基端側で生じた前記メッキ層の溶融物は、一部が前記基端側の凹部に留まる。このため、前記メッキ層の溶融物のうち前記インナーリードの側面を伝って前記配線基板の基材上に流れ出す量が減少し、その結果、隣り合うインナーリードの間隔が実質的に小さくなることを抑制できる。従って、隣り合うインナーリードのメッキ層がマイグレーションによって繋がることを抑制でき、その結果、隣り合うインナーリードが相互に短絡することを抑制できる。
前記先端側及び基端側それぞれの凹部は、前記バンプに最も近い部分から前記バンプまでの距離が８μｍ以下であるのが好ましい。
【０００９】
本発明に係る他の半導体装置は、インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、該インナーリードの延伸方向の長さが前記バンプの長さより大きく該インナーリードの先端に繋がっていない凹部を有しており、該凹部で前記バンプと接続している。
【００１０】
この半導体装置によれば、前記バンプと前記インナーリードを接合するときにおいて、前記メッキ層の溶融物は、一部が前記先端側の凹部に留まる。このため、前記メッキ層の溶融物のうち前記インナーリードの側面を伝って前記配線基板の基材上に流れ出す量が減少し、その結果、隣り合うインナーリードの間隔が実質的に小さくなることを抑制できる。従って、隣り合うインナーリードのメッキ層がマイグレーションによって繋がることを抑制でき、その結果、隣り合うインナーリードが相互に短絡することを抑制できる。
前記凹部は、前記バンプから最も遠い部分から前記バンプまでの距離が８μｍ以下であるのが好ましい。
【００１１】
本発明に係る配線基板は、表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、バンプが接続される領域の中心より先端側及び基端側それぞれに位置する２つの凹部とを有する。
【００１２】
本発明に係る他の配線基板は、表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、平面形状において、バンプが接続される領域及びその周囲を内側に含んでおり、前記インナーリードの先端に繋がっていない凹部とを有する。
【００１３】
本発明に係る半導体装置の製造方法は、長手方向に互いに離間した２つの凹部、及び表層に位置するメッキ層それぞれを有するインナーリードを備える配線基板を準備する工程と、
前記インナーリードのうち前記２つの凹部の間に位置する領域に半導体チップのバンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程とを具備する。
【００１４】
本発明に係る他の半導体装置の製造方法は、表層に位置するメッキ層を有するインナーリード、及び前記インナーリードに設けられていて該インナーリードの延伸方向における長さが半導体チップのバンプより大きい凹部を有する配線基板を準備する工程と、
前記インナーリードの前記凹部に前記バンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程とを具備する。
【００１５】
本発明に係る配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に第１の凹部及び第２の凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続していて前記第１の凹部および前記第２の凹部を長手方向に離間した状態で有するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。
【００１６】
本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。
【００１７】
本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。
【００１８】
本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。
【００１９】
本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び半導体チップのバンプと接合すべき部分及びその周囲に前記凹部を有していて前記配線に接続するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記凹部は前記インナーリードの先端に繋がっていない。
【００２０】
本発明に係る他の半導体装置の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードのうち半導体チップのバンプと接続すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程とを具備する。
【００２１】
本発明に係る他の半導体装置の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程とを具備する。
【００２２】
本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程とを具備する。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、略長方形の半導体チップ２０を配線基板に実装する方法である。配線基板１１０は、例えばフレキシブル基板であり、半導体チップ２０は、例えば配線基板にＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）実装される。図１の各図は半導体チップ２０の短辺に平行な断面を示している。
【００２４】
まず図１（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。基材１０は、例えばポリイミドフィルムである。導電薄膜１１は、例えばＣｕ薄膜であるが、他の金属（例えばＣｒ，Ｔｉ、Ｎｉ、ＴｉＷ、Ｃｕ、Ａｌ、ＮｉＶ、及びＷのいずれか一つ）であってもよい。次いで、導電薄膜１１上にレジストパターン５０を形成し、レジストパターン５０をマスクとして導電薄膜１１を、例えば２０％〜８０％ほどハーフエッチングする。これにより、導電薄膜１１には凹部１２ａ，１２ｂが複数組形成される。導電薄膜１１は、後述するエッチング工程により一部がインナーリードになる。そしてインナーリードには、後述するように半導体チップ２０のバンプ２２が接続されるが、一組の凹部１２ａ，１２ｂは、バンプ２２が接続されるバンプ接合領域１２ｃを挟んで互いに対向するように形成される。本実施形態において、凹部１２ａ，１２ｂの大きさは、互いに略同じであるが、互いに異なっていてもよい。
【００２５】
その後、図１（Ｂ）に示すようにレジストパターン５０を除去する。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１を完全にエッチングする。これにより基材１０上には配線パターン（図示せず）及びこの配線パターンに接続する複数のインナーリード１２が形成される。前述したように、インナーリード１２それぞれには一組の凹部１２ａ，１２ｂが設けられている。
【００２６】
その後、図１（Ｃ）に示すようにレジストパターン５１を除去する。次いで、前記した配線パターンを保護樹脂層（図示せず）で被覆する。次いで、インナーリード１２の表層にメッキ層１３を形成する。バンプ２２が金バンプであり、インナーリード１２が銅パターンである場合、メッキ層１３は、例えばＳｎメッキ層である。このようにして、配線基板が形成される。
【００２７】
次いで、図１（Ｄ）に示すように、インナーリード１２、メッキ層１３、及びバンプ２２を３００〜５００℃に加熱し、かつインナーリード１２それぞれのバンプ接合領域１２ｃに、半導体チップ２０のバンプ２２を押し付け、一定の荷重を加える。バンプ２２の幅はインナーリード１２の幅より広く、このためインナーリード１２の上部はバンプ２２の中に入り込む。本工程における加熱は、例えば半導体チップ２０を加熱して、バンプ２２からメッキ層１３及びインナーリード１２に熱が伝わるようにして行う。その後、インナーリード１２、メッキ層１３、及びバンプ２２を冷却する。これによりインナーリード１２は、固相接合及び共晶接合によりバンプ２２と接合する。その後、半導体チップ２０と配線基板の接合面は樹脂封止される（図示せず）。このようにして半導体チップ２０が配線基板に実装され、これにより半導体装置が形成される。
【００２８】
上記したインナーリード１２とバンプ２２の接合工程において、メッキ層１３は溶融し、一部がインナーリード１２の側面を伝って基材１０の表面上に流れ出す。また溶融物の他の一部は、バンプ２２とインナーリード１２の接続部分でフィレット１３ｂを形成する。しかし本実施形態では、バンプ接合領域１２ｃの中心よりインナーリード１２の先端側には凹部１２ｂが設けられ、バンプ接合領域１２ｃの中心より基端側には凹部１２ａが設けられている。このため、バンプ接合領域１２ｃより先端側で生成したメッキ層１３の溶融物は多くの部分が凹部１２ｂに流れ込み、バンプ接合領域１２ｃより基端側で生成したメッキ層１３の溶融物は多くの部分が凹部１２ａに流れ込む。流れ込んだ溶融物は、表面張力により凹部１２ａ，１２ｂに留まり、その結果、溶融物のうち、インナーリード１２の側面を伝って基材１０の表面上に流れ出す量が減少する。またフィレット１３ｂが必要以上に大きくなることが抑制される。
【００２９】
なお、上記した作用を生じさせる為には、凹部１２ａのうちバンプ２２に最も近い部分からバンプ２２までの距離Ｌ１、及び凹部１２ｂのうちバンプ２２に最も近い部分からバンプ２２までの距離Ｌ２それぞれが、８μｍ以下であるのが好ましい。
【００３０】
図２（Ａ）は、配線基板の平面概略図である。本図において説明の為、半導体チップ２０及びバンプ２２を点線で示している。本図に示す例では、バンプ２２の幅はインナーリード１２の幅より大きい。そして、インナーリード１２のバンプ接合領域１２ｃは千鳥状に配置されており、隣り合うインナーリード１２相互間で、バンプ接合領域１２ｃが隣り合わないようになっている。また本図に示す例において、凹部１２ａ，１２ｂは、幅がインナーリード１２より小さく、インナーリード１２の側面に繋がっていない。ただし、凹部１２ａ，１２ｂを、インナーリード１２の一方又は両方の側面に繋がり、該側面で開放するように形成しても良い。これは後述する他の実施形態においても同様である。
【００３１】
図２（Ｂ）は、図１（Ｄ）の状態における半導体装置の断面図である。本図は、半導体チップ２０の長辺に平行な方向の断面、すなわち図２（Ａ）のＡ−Ａ´断面に相当する断面を示している。上記したように、インナーリード１２には凹部１２ａ，１２ｂが形成されているため、メッキ層１３の溶融物のうち、基材１０の表面上に流れ出した部分１３ａの広がりが減少する。またフィレット１３ｂが必要以上に大きくなることが抑制される。
【００３２】
このため、本実施形態によれば、隣り合うインナーリード１２相互間の距離Ｌ３が狭くなることが抑制され、その結果、マイグレーションによって隣り合うインナーリード１２が相互に短絡することが抑制される。
【００３３】
図３の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、配線基板の製造方法を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００３４】
まず図３（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１をエッチングする。これにより、配線パターン（図示せず）、及びインナーリード１２が形成される。
【００３５】
その後、図３（Ｂ）に示すように、レジストパターン５１を除去する。次いで、基材１０、配線パターン、及びインナーリード１２上にレジストパターン５０を形成し、レジストパターン５０をマスクとしてインナーリード１２をハーフエッチングする。これにより、インナーリード１２には凹部１２ａ，１２ｂが形成される。
【００３６】
その後、レジストパターン５１を除去する。これ以降の工程は第１の実施形態と同様であり、その結果、図３（Ｃ）に示すように、第１の実施形態と同様の半導体装置が形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３７】
図４は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、配線基板の製造方法を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００３８】
まず図４（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１をエッチングする。これにより、配線パターン（図示せず）、及びインナーリード１２が形成される。
【００３９】
その後、図４（Ｂ）に示すように、レジストパターン５１を除去する。次いで、インナーリード１２に型３０を押し付ける。これによりインナーリード１２は部分的に押しつぶされ、これにより凹部１２ａ，１２ｂが形成される。
【００４０】
これ以降の工程は第１の実施形態と同様であり、その結果、図４（Ｃ）に示すように、第１の実施形態と同様の半導体装置が形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４１】
図５は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、配線基板の製造方法を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００４２】
まず図５（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１をエッチングする。これにより、配線パターン（図示せず）、及びインナーリード１２が形成される。
【００４３】
その後、図５（Ｂ）に示すように、レジストパターン５１を除去する。次いで、インナーリード１２の表面にメッキ層１３を形成する。
【００４４】
次いで、図５（Ｃ）に示すように、インナーリード１２に型３０を押し付ける。これによりインナーリード１２は部分的に押しつぶされ、凹部１２ａ，１２ｂが形成される。このようにして配線基板が形成される。
【００４５】
次いで、図５（Ｄ）に示すように、配線基板に半導体チップ２０を実装する。この実装方法は、第１の実施形態と同様である。この結果、第１の実施形態と同様の半導体装置が形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４６】
図６は、本発明の第５の実施形態に係る半導体装置の構成を説明するための断面図であり、第１の実施形態における図１（Ｄ）に相当する図である。本実施形態に係る半導体装置は、配線基板のインナーリード１２に形成された凹部の形状を除いて、第１の実施形態に示した方法で製造される半導体装置と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００４７】
本実施形態において、インナーリード１２には凹部１２ｄが形成されている。凹部１２ｄは、インナーリード１２の延伸方向においてバンプ２２より長く、平面形状においてバンプ接合領域１２ｃ及びその周囲を内側に含んでいる。また凹部１２ｄはインナーリード１２の両側面に繋がっており、これらの側面で開放されている。そして半導体チップ２０のバンプ２２の上面は、凹部１２ｄの底面と接している。凹部１２ｄのうちバンプ２２から最も遠い部分からバンプ２２までの距離Ｌ４，Ｌ５は、例えば８μｍ以下である。
【００４８】
本実施形態に係る半導体装置の製造方法は、凹部１２ａ，１２ｂの代わりに凹部１２ｄが形成される点を除いて、第１〜第４のいずれかの実施形態と同様である。本実施形態によれば、インナーリード１２には凹部１２ｄが形成されているため、メッキ層１３の溶融物の一部は、凹部１２ｄ内に流れ込み、凹部１２ｄの側面及びバンプ２２の側面それぞれで生じる表面張力によって凹部１２ｄ内に留まる。このため、メッキ層１３の溶融物のうち、基材１０の表面上に流れ出す量が減少する。
【００４９】
このため、本実施形態によれば、隣り合うインナーリード１２相互間の距離Ｌ３が狭くなることが抑制され、その結果、マイグレーションによって隣り合うインナーリード１２が相互に短絡することが抑制される。
【００５０】
図７は、本発明の第６の実施形態に係る半導体装置の構成を説明するための断面図であり、第１の実施形態における図１（Ｄ）に相当する図である。本実施形態に係る半導体装置は、凹部１２ａが凹部１２ｂより大きい点を除いて、第１の実施形態と同様である。本実施形態に係る半導体装置の製造方法は、第１〜第４のいずれかの実施形態と同様である。
【００５１】
本実施形態によれば、バンプ接合領域１２ｃからインナーリード１２の先端までのマージンが小さくて凹部１２ｂを大きくすることは難しい場合においても、凹部１２ａが凹部１２ｂより大きいため、凹部１２ａに多くの溶融物を留まらせることができる。その結果、第１の実施形態と同様の効果を得ることができる。
【００５２】
図８は、本発明の第７の実施形態に係る半導体装置の構成を説明するための断面図であり、第１の実施形態における図１（Ｄ）に相当する図である。本実施形態に係る半導体装置は、凹部１２ａ，１２ｂに挟まれた領域であるバンプ接合領域１２ｃがバンプ２２の上面より小さく、その結果、バンプ２２の上面の一部が凹部１２ａ，１２ｂの上方に位置する点を除いて、第１の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００５３】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば半導体チップ２０を実装する配線基板はフレキシブル基板に限定されず、多層配線基板であってもよい。また半導体チップ２０は、配線基板にＴＣＭ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｍｏｄｕｌｅ）実装、又はＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装されてもよい。また、インナーリード１２のバンプ接合領域１２ｃは千鳥状に配置されていなくてもよい。
【図面の簡単な説明】
【００５４】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】（Ａ）は配線基板の平面概略図、（Ｂ）は図１（Ｄ）の状態における半導体装置の他の方向の断面図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】各図は第３の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図５】各図は第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図６】第５の実施形態に係る半導体装置の構成を説明するための断面図。
【図７】第６の実施形態に係る半導体装置の構成を説明するための断面図。
【図８】第７の実施形態に係る半導体装置の構成を説明するための断面図。
【図９】各図は従来の半導体装置の構成を説明するための断面図。
【符号の説明】
【００５５】
１０…基材、１１…導電薄膜、１２…インナーリード、１２ａ，１２ｂ，１２ｄ…凹部、１２ｃ…バンプ接合領域、１３…メッキ層、１３ａ…基材１０上に流れ出た部分、１３ｂ…フィレット、２０…半導体チップ、２２…バンプ、３０…型、５０，５１…レジストパターン、１１０…配線基板、１１２…インナーリード、１１３…メッキ層、１２０…半導体チップ、１２２…バンプ
【技術分野】
【０００１】
本発明は、半導体チップを配線基板に実装した半導体装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法に関する。特に本発明は、マイグレーションにより配線基板のインナーリードが相互に短絡することを抑制できる半導体装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法に関する。
【背景技術】
【０００２】
図９は、従来の半導体装置の構成を説明するための断面図である。本図に示す半導体装置は、略長方形の半導体チップ１２０を配線基板１１０に実装したものである。配線基板１１０は、例えばフレキシブル基板であり、半導体チップ１２０は、例えば配線基板１１０にＣＯＦ実装される。図９（Ａ）は半導体チップ１２０の短辺に平行な断面を示しており、図９（Ｂ）は半導体チップ１２０の長辺に平行な断面を示している。配線基板１１０には、複数のインナーリード１１２が互いに平行に設けられている。インナーリード１１２それぞれには、半導体チップ１２０のバンプ１２２が接合している。
【０００３】
インナーリード１１２とバンプ１２２の接続は、例えば以下のようにして行われる。まずインナーリード１１２の表面にメッキ層１１３を形成する。次いでバンプ１２２とインナーリード１１２を接触させ、その状態でバンプ１２２、インナーリード１１２、及びメッキ層１１３を加熱する。これによりメッキ層１１３は溶融し、バンプ１２２及びインナーリード１１２それぞれと共晶金属を形成する。このようにしてバンプ１２２及びインナーリード１１２は、メッキ層１１３によって接合している（例えば特許文献１参照）。
【０００４】
【特許文献１】特開２００３−２４３４５５号公報（第３２乃至第３６段落）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
バンプとインナーリードを接続する際、インナーリード上のメッキ層が溶融するが、その際にメッキ層の一部がインナーリードの側壁を伝って配線基板の基材の表面上を広がることがある（例えば図９（Ｂ）の符号１１３ａで示す部分）。基材の表面上におけるメッキ層の広がりが大きいと、隣り合うインナーリードの間隔が実質的に小さくなる。この場合、隣り合うインナーリードは、メッキ層がマイグレーションによって繋がり、これによって相互に短絡する可能性があった。
【０００６】
本発明に係る幾つかの態様は、マイグレーションにより配線基板のインナーリードが相互に短絡することを抑制できる半導体装置、配線基板、半導体装置の製造方法、及び配線基板の製造方法である。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置は、インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、前記バンプと接続している領域の中心より先端側及び基端側それぞれに凹部を有する。
【０００８】
この半導体装置によれば、前記バンプと前記インナーリードを接合するときにおいて、前記バンプと接合している領域より先端側で生じた前記メッキ層の溶融物は、一部が前記先端側の凹部に留まる。また、前記バンプと接合している領域より基端側で生じた前記メッキ層の溶融物は、一部が前記基端側の凹部に留まる。このため、前記メッキ層の溶融物のうち前記インナーリードの側面を伝って前記配線基板の基材上に流れ出す量が減少し、その結果、隣り合うインナーリードの間隔が実質的に小さくなることを抑制できる。従って、隣り合うインナーリードのメッキ層がマイグレーションによって繋がることを抑制でき、その結果、隣り合うインナーリードが相互に短絡することを抑制できる。
前記先端側及び基端側それぞれの凹部は、前記バンプに最も近い部分から前記バンプまでの距離が８μｍ以下であるのが好ましい。
【０００９】
本発明に係る他の半導体装置は、インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、該インナーリードの延伸方向の長さが前記バンプの長さより大きく該インナーリードの先端に繋がっていない凹部を有しており、該凹部で前記バンプと接続している。
【００１０】
この半導体装置によれば、前記バンプと前記インナーリードを接合するときにおいて、前記メッキ層の溶融物は、一部が前記先端側の凹部に留まる。このため、前記メッキ層の溶融物のうち前記インナーリードの側面を伝って前記配線基板の基材上に流れ出す量が減少し、その結果、隣り合うインナーリードの間隔が実質的に小さくなることを抑制できる。従って、隣り合うインナーリードのメッキ層がマイグレーションによって繋がることを抑制でき、その結果、隣り合うインナーリードが相互に短絡することを抑制できる。
前記凹部は、前記バンプから最も遠い部分から前記バンプまでの距離が８μｍ以下であるのが好ましい。
【００１１】
本発明に係る配線基板は、表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、バンプが接続される領域の中心より先端側及び基端側それぞれに位置する２つの凹部とを有する。
【００１２】
本発明に係る他の配線基板は、表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、平面形状において、バンプが接続される領域及びその周囲を内側に含んでおり、前記インナーリードの先端に繋がっていない凹部とを有する。
【００１３】
本発明に係る半導体装置の製造方法は、長手方向に互いに離間した２つの凹部、及び表層に位置するメッキ層それぞれを有するインナーリードを備える配線基板を準備する工程と、
前記インナーリードのうち前記２つの凹部の間に位置する領域に半導体チップのバンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程とを具備する。
【００１４】
本発明に係る他の半導体装置の製造方法は、表層に位置するメッキ層を有するインナーリード、及び前記インナーリードに設けられていて該インナーリードの延伸方向における長さが半導体チップのバンプより大きい凹部を有する配線基板を準備する工程と、
前記インナーリードの前記凹部に前記バンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程とを具備する。
【００１５】
本発明に係る配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に第１の凹部及び第２の凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続していて前記第１の凹部および前記第２の凹部を長手方向に離間した状態で有するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。
【００１６】
本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。
【００１７】
本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。
【００１８】
本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する。
【００１９】
本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び半導体チップのバンプと接合すべき部分及びその周囲に前記凹部を有していて前記配線に接続するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記凹部は前記インナーリードの先端に繋がっていない。
【００２０】
本発明に係る他の半導体装置の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードのうち半導体チップのバンプと接続すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程とを具備する。
【００２１】
本発明に係る他の半導体装置の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程とを具備する。
【００２２】
本発明に係る他の配線基板の製造方法は、ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程とを具備する。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、略長方形の半導体チップ２０を配線基板に実装する方法である。配線基板１１０は、例えばフレキシブル基板であり、半導体チップ２０は、例えば配線基板にＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）実装される。図１の各図は半導体チップ２０の短辺に平行な断面を示している。
【００２４】
まず図１（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。基材１０は、例えばポリイミドフィルムである。導電薄膜１１は、例えばＣｕ薄膜であるが、他の金属（例えばＣｒ，Ｔｉ、Ｎｉ、ＴｉＷ、Ｃｕ、Ａｌ、ＮｉＶ、及びＷのいずれか一つ）であってもよい。次いで、導電薄膜１１上にレジストパターン５０を形成し、レジストパターン５０をマスクとして導電薄膜１１を、例えば２０％〜８０％ほどハーフエッチングする。これにより、導電薄膜１１には凹部１２ａ，１２ｂが複数組形成される。導電薄膜１１は、後述するエッチング工程により一部がインナーリードになる。そしてインナーリードには、後述するように半導体チップ２０のバンプ２２が接続されるが、一組の凹部１２ａ，１２ｂは、バンプ２２が接続されるバンプ接合領域１２ｃを挟んで互いに対向するように形成される。本実施形態において、凹部１２ａ，１２ｂの大きさは、互いに略同じであるが、互いに異なっていてもよい。
【００２５】
その後、図１（Ｂ）に示すようにレジストパターン５０を除去する。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１を完全にエッチングする。これにより基材１０上には配線パターン（図示せず）及びこの配線パターンに接続する複数のインナーリード１２が形成される。前述したように、インナーリード１２それぞれには一組の凹部１２ａ，１２ｂが設けられている。
【００２６】
その後、図１（Ｃ）に示すようにレジストパターン５１を除去する。次いで、前記した配線パターンを保護樹脂層（図示せず）で被覆する。次いで、インナーリード１２の表層にメッキ層１３を形成する。バンプ２２が金バンプであり、インナーリード１２が銅パターンである場合、メッキ層１３は、例えばＳｎメッキ層である。このようにして、配線基板が形成される。
【００２７】
次いで、図１（Ｄ）に示すように、インナーリード１２、メッキ層１３、及びバンプ２２を３００〜５００℃に加熱し、かつインナーリード１２それぞれのバンプ接合領域１２ｃに、半導体チップ２０のバンプ２２を押し付け、一定の荷重を加える。バンプ２２の幅はインナーリード１２の幅より広く、このためインナーリード１２の上部はバンプ２２の中に入り込む。本工程における加熱は、例えば半導体チップ２０を加熱して、バンプ２２からメッキ層１３及びインナーリード１２に熱が伝わるようにして行う。その後、インナーリード１２、メッキ層１３、及びバンプ２２を冷却する。これによりインナーリード１２は、固相接合及び共晶接合によりバンプ２２と接合する。その後、半導体チップ２０と配線基板の接合面は樹脂封止される（図示せず）。このようにして半導体チップ２０が配線基板に実装され、これにより半導体装置が形成される。
【００２８】
上記したインナーリード１２とバンプ２２の接合工程において、メッキ層１３は溶融し、一部がインナーリード１２の側面を伝って基材１０の表面上に流れ出す。また溶融物の他の一部は、バンプ２２とインナーリード１２の接続部分でフィレット１３ｂを形成する。しかし本実施形態では、バンプ接合領域１２ｃの中心よりインナーリード１２の先端側には凹部１２ｂが設けられ、バンプ接合領域１２ｃの中心より基端側には凹部１２ａが設けられている。このため、バンプ接合領域１２ｃより先端側で生成したメッキ層１３の溶融物は多くの部分が凹部１２ｂに流れ込み、バンプ接合領域１２ｃより基端側で生成したメッキ層１３の溶融物は多くの部分が凹部１２ａに流れ込む。流れ込んだ溶融物は、表面張力により凹部１２ａ，１２ｂに留まり、その結果、溶融物のうち、インナーリード１２の側面を伝って基材１０の表面上に流れ出す量が減少する。またフィレット１３ｂが必要以上に大きくなることが抑制される。
【００２９】
なお、上記した作用を生じさせる為には、凹部１２ａのうちバンプ２２に最も近い部分からバンプ２２までの距離Ｌ１、及び凹部１２ｂのうちバンプ２２に最も近い部分からバンプ２２までの距離Ｌ２それぞれが、８μｍ以下であるのが好ましい。
【００３０】
図２（Ａ）は、配線基板の平面概略図である。本図において説明の為、半導体チップ２０及びバンプ２２を点線で示している。本図に示す例では、バンプ２２の幅はインナーリード１２の幅より大きい。そして、インナーリード１２のバンプ接合領域１２ｃは千鳥状に配置されており、隣り合うインナーリード１２相互間で、バンプ接合領域１２ｃが隣り合わないようになっている。また本図に示す例において、凹部１２ａ，１２ｂは、幅がインナーリード１２より小さく、インナーリード１２の側面に繋がっていない。ただし、凹部１２ａ，１２ｂを、インナーリード１２の一方又は両方の側面に繋がり、該側面で開放するように形成しても良い。これは後述する他の実施形態においても同様である。
【００３１】
図２（Ｂ）は、図１（Ｄ）の状態における半導体装置の断面図である。本図は、半導体チップ２０の長辺に平行な方向の断面、すなわち図２（Ａ）のＡ−Ａ´断面に相当する断面を示している。上記したように、インナーリード１２には凹部１２ａ，１２ｂが形成されているため、メッキ層１３の溶融物のうち、基材１０の表面上に流れ出した部分１３ａの広がりが減少する。またフィレット１３ｂが必要以上に大きくなることが抑制される。
【００３２】
このため、本実施形態によれば、隣り合うインナーリード１２相互間の距離Ｌ３が狭くなることが抑制され、その結果、マイグレーションによって隣り合うインナーリード１２が相互に短絡することが抑制される。
【００３３】
図３の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、配線基板の製造方法を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００３４】
まず図３（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１をエッチングする。これにより、配線パターン（図示せず）、及びインナーリード１２が形成される。
【００３５】
その後、図３（Ｂ）に示すように、レジストパターン５１を除去する。次いで、基材１０、配線パターン、及びインナーリード１２上にレジストパターン５０を形成し、レジストパターン５０をマスクとしてインナーリード１２をハーフエッチングする。これにより、インナーリード１２には凹部１２ａ，１２ｂが形成される。
【００３６】
その後、レジストパターン５１を除去する。これ以降の工程は第１の実施形態と同様であり、その結果、図３（Ｃ）に示すように、第１の実施形態と同様の半導体装置が形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００３７】
図４は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、配線基板の製造方法を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００３８】
まず図４（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１をエッチングする。これにより、配線パターン（図示せず）、及びインナーリード１２が形成される。
【００３９】
その後、図４（Ｂ）に示すように、レジストパターン５１を除去する。次いで、インナーリード１２に型３０を押し付ける。これによりインナーリード１２は部分的に押しつぶされ、これにより凹部１２ａ，１２ｂが形成される。
【００４０】
これ以降の工程は第１の実施形態と同様であり、その結果、図４（Ｃ）に示すように、第１の実施形態と同様の半導体装置が形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４１】
図５は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、配線基板の製造方法を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００４２】
まず図５（Ａ）に示すように、基材１０の全面上に導電薄膜１１を、ラミネート又は圧着等により貼り付ける。次いで、導電薄膜１１上にレジストパターン５１を形成し、レジストパターン５１をマスクとして導電薄膜１１をエッチングする。これにより、配線パターン（図示せず）、及びインナーリード１２が形成される。
【００４３】
その後、図５（Ｂ）に示すように、レジストパターン５１を除去する。次いで、インナーリード１２の表面にメッキ層１３を形成する。
【００４４】
次いで、図５（Ｃ）に示すように、インナーリード１２に型３０を押し付ける。これによりインナーリード１２は部分的に押しつぶされ、凹部１２ａ，１２ｂが形成される。このようにして配線基板が形成される。
【００４５】
次いで、図５（Ｄ）に示すように、配線基板に半導体チップ２０を実装する。この実装方法は、第１の実施形態と同様である。この結果、第１の実施形態と同様の半導体装置が形成される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４６】
図６は、本発明の第５の実施形態に係る半導体装置の構成を説明するための断面図であり、第１の実施形態における図１（Ｄ）に相当する図である。本実施形態に係る半導体装置は、配線基板のインナーリード１２に形成された凹部の形状を除いて、第１の実施形態に示した方法で製造される半導体装置と同様である。以下、第１の実施形態と同様の構成については同一の符号を付して、説明を省略する。
【００４７】
本実施形態において、インナーリード１２には凹部１２ｄが形成されている。凹部１２ｄは、インナーリード１２の延伸方向においてバンプ２２より長く、平面形状においてバンプ接合領域１２ｃ及びその周囲を内側に含んでいる。また凹部１２ｄはインナーリード１２の両側面に繋がっており、これらの側面で開放されている。そして半導体チップ２０のバンプ２２の上面は、凹部１２ｄの底面と接している。凹部１２ｄのうちバンプ２２から最も遠い部分からバンプ２２までの距離Ｌ４，Ｌ５は、例えば８μｍ以下である。
【００４８】
本実施形態に係る半導体装置の製造方法は、凹部１２ａ，１２ｂの代わりに凹部１２ｄが形成される点を除いて、第１〜第４のいずれかの実施形態と同様である。本実施形態によれば、インナーリード１２には凹部１２ｄが形成されているため、メッキ層１３の溶融物の一部は、凹部１２ｄ内に流れ込み、凹部１２ｄの側面及びバンプ２２の側面それぞれで生じる表面張力によって凹部１２ｄ内に留まる。このため、メッキ層１３の溶融物のうち、基材１０の表面上に流れ出す量が減少する。
【００４９】
このため、本実施形態によれば、隣り合うインナーリード１２相互間の距離Ｌ３が狭くなることが抑制され、その結果、マイグレーションによって隣り合うインナーリード１２が相互に短絡することが抑制される。
【００５０】
図７は、本発明の第６の実施形態に係る半導体装置の構成を説明するための断面図であり、第１の実施形態における図１（Ｄ）に相当する図である。本実施形態に係る半導体装置は、凹部１２ａが凹部１２ｂより大きい点を除いて、第１の実施形態と同様である。本実施形態に係る半導体装置の製造方法は、第１〜第４のいずれかの実施形態と同様である。
【００５１】
本実施形態によれば、バンプ接合領域１２ｃからインナーリード１２の先端までのマージンが小さくて凹部１２ｂを大きくすることは難しい場合においても、凹部１２ａが凹部１２ｂより大きいため、凹部１２ａに多くの溶融物を留まらせることができる。その結果、第１の実施形態と同様の効果を得ることができる。
【００５２】
図８は、本発明の第７の実施形態に係る半導体装置の構成を説明するための断面図であり、第１の実施形態における図１（Ｄ）に相当する図である。本実施形態に係る半導体装置は、凹部１２ａ，１２ｂに挟まれた領域であるバンプ接合領域１２ｃがバンプ２２の上面より小さく、その結果、バンプ２２の上面の一部が凹部１２ａ，１２ｂの上方に位置する点を除いて、第１の実施形態と同様である。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００５３】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば半導体チップ２０を実装する配線基板はフレキシブル基板に限定されず、多層配線基板であってもよい。また半導体チップ２０は、配線基板にＴＣＭ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｍｏｄｕｌｅ）実装、又はＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）実装されてもよい。また、インナーリード１２のバンプ接合領域１２ｃは千鳥状に配置されていなくてもよい。
【図面の簡単な説明】
【００５４】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図２】（Ａ）は配線基板の平面概略図、（Ｂ）は図１（Ｄ）の状態における半導体装置の他の方向の断面図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図４】各図は第３の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図５】各図は第４の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図６】第５の実施形態に係る半導体装置の構成を説明するための断面図。
【図７】第６の実施形態に係る半導体装置の構成を説明するための断面図。
【図８】第７の実施形態に係る半導体装置の構成を説明するための断面図。
【図９】各図は従来の半導体装置の構成を説明するための断面図。
【符号の説明】
【００５５】
１０…基材、１１…導電薄膜、１２…インナーリード、１２ａ，１２ｂ，１２ｄ…凹部、１２ｃ…バンプ接合領域、１３…メッキ層、１３ａ…基材１０上に流れ出た部分、１３ｂ…フィレット、２０…半導体チップ、２２…バンプ、３０…型、５０，５１…レジストパターン、１１０…配線基板、１１２…インナーリード、１１３…メッキ層、１２０…半導体チップ、１２２…バンプ
【特許請求の範囲】
【請求項１】
インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、前記バンプと接続している領域の中心より先端側及び基端側それぞれに凹部を有する半導体装置。
【請求項２】
前記先端側及び基端側それぞれの凹部は、前記バンプに最も近い部分から前記バンプまでの距離が８μｍ以下である請求項１に記載の半導体装置。
【請求項３】
インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、該インナーリードの延伸方向の長さが前記バンプの長さより大きく該インナーリードの先端に繋がっていない凹部を有しており、該凹部で前記バンプと接続している半導体装置。
【請求項４】
前記凹部は、前記バンプから最も遠い部分から前記バンプまでの距離が８μｍ以下である請求項３に記載の半導体装置。
【請求項５】
表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、バンプが接続される領域の中心より先端側及び基端側それぞれに位置する２つの凹部と、
を有する配線基板。
【請求項６】
表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、平面形状において、バンプが接続される領域及びその周囲を内側に含んでおり、前記インナーリードの先端に繋がっていない凹部と、
を有する配線基板。
【請求項７】
長手方向に互いに離間した２つの凹部、及び表層に位置するメッキ層それぞれを有するインナーリードを備える配線基板を準備する工程と、
前記インナーリードのうち前記２つの凹部の間に位置する領域に半導体チップのバンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程と、
を具備する半導体装置の製造方法。
【請求項８】
表層に位置するメッキ層を有するインナーリード、及び前記インナーリードに設けられていて該インナーリードの延伸方向における長さが半導体チップのバンプより大きい凹部を有する配線基板を準備する工程と、
前記インナーリードの前記凹部に前記バンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程と、
を具備する半導体装置の製造方法。
【請求項９】
ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に第１の凹部及び第２の凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続していて前記第１の凹部および前記第２の凹部を長手方向に離間した状態で有するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。
【請求項１０】
ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。
【請求項１１】
ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。
【請求項１２】
ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。
【請求項１３】
ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び半導体チップのバンプと接合すべき部分及びその周囲に前記凹部を有していて前記配線に接続するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記凹部は前記インナーリードの先端に繋がっていない配線基板の製造方法。
【請求項１４】
ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードのうち半導体チップのバンプと接続すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備する配線基板の製造方法。
【請求項１５】
ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備する配線基板の製造方法。
【請求項１６】
ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
を具備する配線基板の製造方法。
【請求項１】
インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、前記バンプと接続している領域の中心より先端側及び基端側それぞれに凹部を有する半導体装置。
【請求項２】
前記先端側及び基端側それぞれの凹部は、前記バンプに最も近い部分から前記バンプまでの距離が８μｍ以下である請求項１に記載の半導体装置。
【請求項３】
インナーリードを有する配線基板と、
前記配線基板に実装され、前記インナーリードに接続しているバンプを有する半導体チップと、
を具備し、
前記バンプと前記インナーリードは、前記インナーリードの表層に形成されたメッキ層によって接合しており、
前記インナーリードは、該インナーリードの延伸方向の長さが前記バンプの長さより大きく該インナーリードの先端に繋がっていない凹部を有しており、該凹部で前記バンプと接続している半導体装置。
【請求項４】
前記凹部は、前記バンプから最も遠い部分から前記バンプまでの距離が８μｍ以下である請求項３に記載の半導体装置。
【請求項５】
表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、バンプが接続される領域の中心より先端側及び基端側それぞれに位置する２つの凹部と、
を有する配線基板。
【請求項６】
表層にメッキ層を有しており、バンプが接続されるインナーリードと、
前記インナーリードに形成され、平面形状において、バンプが接続される領域及びその周囲を内側に含んでおり、前記インナーリードの先端に繋がっていない凹部と、
を有する配線基板。
【請求項７】
長手方向に互いに離間した２つの凹部、及び表層に位置するメッキ層それぞれを有するインナーリードを備える配線基板を準備する工程と、
前記インナーリードのうち前記２つの凹部の間に位置する領域に半導体チップのバンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程と、
を具備する半導体装置の製造方法。
【請求項８】
表層に位置するメッキ層を有するインナーリード、及び前記インナーリードに設けられていて該インナーリードの延伸方向における長さが半導体チップのバンプより大きい凹部を有する配線基板を準備する工程と、
前記インナーリードの前記凹部に前記バンプを接触させる工程と、
前記バンプ及び前記インナーリードに熱を加え、前記メッキ層を溶融させ、その後冷却することにより、前記バンプ及び前記インナーリードを前記メッキ層により接合する工程と、
を具備する半導体装置の製造方法。
【請求項９】
ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に第１の凹部及び第２の凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続していて前記第１の凹部および前記第２の凹部を長手方向に離間した状態で有するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。
【請求項１０】
ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。
【請求項１１】
ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。
【請求項１２】
ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、前記インナーリードに第１の凹部および第２の凹部を長手方向に離間した状態で形成する工程と、
を具備し、
前記インナーリードは、前記第１の凹部と前記第２の凹部の間の領域で半導体チップのバンプと接合する配線基板の製造方法。
【請求項１３】
ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記導電膜に凹部を形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記導電膜上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び半導体チップのバンプと接合すべき部分及びその周囲に前記凹部を有していて前記配線に接続するインナーリードを形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備し、
前記凹部は前記インナーリードの先端に繋がっていない配線基板の製造方法。
【請求項１４】
ベース基板上に導電膜を設ける工程と、
前記導電膜上に第１のマスクパターンを形成し、該第１のマスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記第１のマスクパターンを除去する工程と、
前記配線及び前記インナーリード上に第２のマスクパターンを形成し、該第２のマスクパターンをマスクとしたハーフエッチングを行うことにより、前記インナーリードのうち半導体チップのバンプと接続すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備する配線基板の製造方法。
【請求項１５】
ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
を具備する配線基板の製造方法。
【請求項１６】
ベース基板上に導電膜を設ける工程と、
前記導電膜上にマスクパターンを形成し、該マスクパターンをマスクとしたエッチングを行うことにより、前記ベース基板上に位置する配線、及び前記配線に接続するインナーリードを形成する工程と、
前記マスクパターンを除去する工程と、
前記インナーリードの表層にメッキ層を形成する工程と、
前記インナーリードに型を押し付けることにより、該インナーリードのうち半導体チップのバンプと接合すべき領域に、前記インナーリードの延伸方向における長さが前記バンプより大きく前記インナーリードの先端に繋がっていない凹部を形成する工程と、
を具備する配線基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１７０６８４（Ｐ２００９−１７０６８４Ａ）
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願番号】特願２００８−７６６６（Ｐ２００８−７６６６）
【出願日】平成２０年１月１７日（２００８．１．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２１年７月３０日（２００９．７．３０）
【国際特許分類】
【出願日】平成２０年１月１７日（２００８．１．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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