半導体装置とその製造方法
【課題】半導体装置の反りを抑制しながら、衝撃によるクラック等の破壊を防止することを目的とする。
【解決手段】動作領域Ｅの形成面ｓｆ１に対する裏面ｓｆ２に形成された凹部２０ａ内にさらに凹部２０ｂを設けて、凹部２０の内部に段差を設ける構成とすることにより、凹部２０の側面の付け根部分の厚みＷ４を厚くすることができ、半導体基板１０の寸法を抑えつつ横からの応力に対する強度が向上し、反りを抑制しながら、衝撃によるクラック等の破壊を防止することができる。
【解決手段】動作領域Ｅの形成面ｓｆ１に対する裏面ｓｆ２に形成された凹部２０ａ内にさらに凹部２０ｂを設けて、凹部２０の内部に段差を設ける構成とすることにより、凹部２０の側面の付け根部分の厚みＷ４を厚くすることができ、半導体基板１０の寸法を抑えつつ横からの応力に対する強度が向上し、反りを抑制しながら、衝撃によるクラック等の破壊を防止することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極の裏面に凹部が形成される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ディスクリート半導体の半導体装置では、最近、入力端子と出力端子にそれぞれ接続する電極が一主面に設けられたＷＬＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案されている。
【０００３】
図７は従来の半導体装置の構造を示す断面図であり、従来のＷＬＣＳＰとしてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の断面図である。
【０００４】
図７に示すように、半導体基板１０１に多数のトランジスタセル（図示せず）を配置し、動作領域Ｂを構成している。動作領域Ｂは半導体基板１０１の第１主面１０１ａにソース電極、ゲート電極、ドレイン電極等の電極１０２が形成され、電極１０２はバンプ等の外部電極が接続されている。
【０００５】
半導体基板１０１は主にシリコンであり、多層金属層１０５との熱膨張係数が大きく異なることに起因する半導体基板１０１の反りを防止するために、半導体基板１０１の第２主面１０１ｂに凹部１０６を設けて反りを緩和している。
【０００６】
さらに、半導体基板の第２主面１０１ｂに多層金属層１０５を設けた場合には、ドレイン抵抗を低減することもできる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２０５７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＷＬＣＳＰの半導体装置の構成では、配線基板などへ実装される際に、チップマウンターで所定位置に半導体装置を搭載されることになるが、特にチップマウンターから水平方向に衝撃力を受ける場合があった。また、半導体装置の搬送や実装等の際に半導体装置同士が接触して衝撃力を受ける場合もあった。このように半導体装置が衝撃力を受けた場合、凹部１０６の側面部の付け根付近に力が集中し、その箇所を起点としたクラックが発生することにより半導体素子を物理的に破壊するという問題があった。さらに、小型微細化した場合には、起点と動作領域Ｂとの距離が短くなり、物理的破壊に至らない微小なクラックであっても、動作領域Ｂに影響を与え、半導体装置の電気的特性の低下を招くという課題があった。
【０００９】
本発明は、上記問題点を解決するために、半導体装置の反りを抑制しながら、衝撃によるクラック等の破壊を防止することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の半導体装置は、第１主面と前記第１主面の裏面である第２主面を有する半導体基板と、前記半導体基板の前記第１主面側に設けられる動作領域と、前記第２主面側に形成される第１の凹部と、前記第１の凹部の底部に形成される第２の凹部とを有することを特徴とする。
【００１１】
また、前記第２主面上に金属層が形成されても良い。
また、前記第２の凹部が前記動作領域に対する裏面領域に形成され、前記第２の凹部の底部に金属層が形成されることが好ましい。
【００１２】
さらに、本発明の半導体装置の製造方法は、半導体基板の第１主面側に複数の動作領域を形成する工程と、前記第１主面の裏面である前記半導体基板の第２主面側に第１の凹部を形成する工程と、前記第１の凹部の底部に第２の凹部を形成する工程とを有することを特徴とする。
【００１３】
また、前記第２の凹部が前記動作領域に対する裏面領域に形成されることが好ましい。
また、前記第２主面上の少なくとも前記第２の凹部の底部に金属層を形成する工程をさらに有しても良い。
【００１４】
以上により、衝撃によるクラック等の破壊を防止することができる。
【発明の効果】
【００１５】
以上のように、動作領域の形成面に対する裏面に形成された凹部内にさらに凹部を設けて、凹部の内部に段差を設ける構成とすることにより、凹部の側面の付け根部分の厚みを厚くすることができ、半導体基板の寸法を抑えつつ横からの応力に対する強度が向上し、反りを抑制しながら、衝撃によるクラック等の破壊を防止することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の構造を示す断面図
【図２】本発明の半導体装置の製造方法における動作領域形成工程を説明する図
【図３】本発明の半導体装置の製造方法におけるウェハ薄厚化工程を説明する図
【図４】本発明の半導体装置の製造方法における凹部形成工程を説明する工程断面図
【図５】本発明の半導体装置の製造方法における金属層形成工程を説明する断面図
【図６】本発明の半導体装置の製造方法における個辺化工程を説明する断面図
【図７】従来の半導体装置の構造を示す断面図
【発明を実施するための形態】
【００１７】
まず、図１を用いて本発明の半導体装置の構造を説明する。
図１は本発明の半導体装置の構造を示す断面図である。
図１において、半導体装置は、互いに対向する第１主面ｓｆ１と、第１主面ｓｆ１の裏面となる第２主面ｓｆ２とを有し、動作領域Ｅと、凹部２０と、金属層３０を有する。そして、凹部２０が第１の凹部２０ａと、第１の凹部２０ａの内側に形成される第２の凹部２０ｂとから構成され、凹部２０の内側面に段差が形成されて、凹部２０の開口部の幅Ｗ２が底部の幅Ｗ３より広くなることが特徴である。
【００１８】
動作領域Ｅは半導体基板１０の第１主面ｓｆ１側に設けられる。動作領域Ｅには例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、接合型ＦＥＴに代表される電解効果型トランジスタ（ＦＥＴ）、バイポーラトランジスタ、ダイオード、サイリスタなどの半導体素子が設けられる。
【００１９】
以下に、動作領域Ｅにアップドレイン構造のＭＯＳＦＥＴが形成される場合を例として説明する。
図１を参照して具体的に説明する。図１に示すように、半導体基板１０（半導体チップ）は、非動作領域となる端部の厚みが第１の厚みｔ１で、半導体基板１０の全幅が幅Ｗ１である。半導体基板１０の動作領域Ｅを除いた領域である非動作領域により、半導体装置に必要な強度を確保している。凹部２０の段差部分の厚みである凹部２０ａの底部の厚みは第１の厚みｔ１より薄い第２の厚みｔ２であり、段差の上段部の幅はＷ２である。凹部２０ｂの底部の厚みは第２の厚みｔ２より薄い第３の厚みｔ５であり、凹部２０ｂの幅は動作領域Ｅと同等程度の幅Ｗ３を持つものとする。
【００２０】
半導体基板１０の第１の厚みｔ１は例えば１７０μｍであり、第２の厚みｔ２は例えば８０μｍであり、第３の厚みｔ５は例えば２０μｍである。凹部２０ａの段差までの深さｔ３は、凹部２０ｂの段差からの深さｔ４より深いものとする。このように、凹部２０を凹部２０ａと凹部２０ｂとで形成することにより、凹部２０の側面の付け根部分である凹部２０ｂの厚みＷ４（＝（Ｗ１−Ｗ３）／２）を凹部２０ａの厚みＷ５より厚くすることができる。凹部２０の側面の付け根部分の厚みＷ４を厚くすることにより、横からの応力に対して強度が高く、凹部の側面部に段差を設けることにより、クラック発生領域を動作領域の端部より側面部に分散させることで、凹部２０により反りを抑制しながら、半導体基板の寸法を抑えつつ横からの応力に対して強度をあげることができ、衝撃によるクラック等の破壊を防止することができる。
【００２１】
さらに、第２主面ｓｆ２側には、金属層３０を設けることが望ましい。金属層３０は、例えばＣｒ／ＣｒＮｉ／Ｎｉ／Ａｇからなる多層金属層であり、金属層３０の厚みは計３μｍ程度で、これによってドレイン領域の抵抗を低減することもできる。金属層３０は、少なくとも動作領域Ｅ上の第２主面ｓｆ２に設けられ、動作領域を含む半導体基板１０の第２主面ｓｆ２全面を覆っても良い。
【００２２】
次に、凹部２０ａ、２０ｂを形成する位置について説明する。凹部２０ａ、２０ｂは共に半導体基板１０の内側に設けられる。凹部２０ｂは、常に凹部２０ａより領域が狭く、半導体基板の内側に段ができるようにする。
【００２３】
凹部２０ａ、２０ｂは半導体基板１０の第２主面ｓｆ２の端部より内側に設けられ、凹部２０ａは半導体装置の強度を確保できるように、半導体装置の周囲を幅Ｗ５だけ残した内側に、深さｔ３までエッチング等することにより形成する。凹部２０ｂは、凹部２０ａ内に段差が形成されるようにさらにエッチング等を加えて設ける。凹部２０ｂの形成領域は、動作領域と同等の領域とし、段差の部分から深さｔ４までエッチング等により形成する。凹部２０ｂの底部から第１主面ｓｆ１までの厚みｔ５は、前記動作領域Ｅの特性上必要かつ十分な厚みを確保する。すなわち、図１の如く、端部より内側に凹部２０ａ、２０ｂを形成することにより、端部厚みを第１の厚みｔ１とし、凹部２０ａ形成領域の厚みを第２の厚みｔ２とし、凹部２０ｂ形成領域Ｅの厚みをｔ５とする。
【００２４】
具体的には、凹部２０ａ、２０ｂは、凹部２０の、衝撃の印加方向である第１主面ｓｆ１，第２主面ｓｆ２と平行な方向において、対向する側壁が少なくとも１組存在するように形成され、当該対向する側壁の高さは、厚みｔ３、ｔ４であるとする。
【００２５】
さらに、少なくとも凹部２０ｂの底部を含む第２主面ｓｆ２に金属層３０を設けた場合には、動作領域Ｅに形成される半導体素子のＯｎ抵抗を低減することができ、好ましい。
次に、図２から図６を参照して、本発明の半導体装置の製造方法を説明する。
【００２６】
図２は本発明の半導体装置の製造方法における動作領域形成工程を説明する図であり、図２（ａ）は図２（ｂ）のｈ−ｈ断面図、図２（ｂ）は平面図である。図３は本発明の半導体装置の製造方法におけるウェハ薄厚化工程を説明する図であり、図３（ａ）は図２（ｂ）におけるｈ−ｈ断面図、図３（ｂ）は拡大断面図である。図４は本発明の半導体装置の製造方法における凹部形成工程を説明する工程断面図、図５は本発明の半導体装置の製造方法における金属層形成工程を説明する断面図、図６は本発明の半導体装置の製造方法における個辺化工程を説明する断面図である。
【００２７】
まず、第１主面ｓｆ１と第２主面ｓｆ２を有する半導体ウェハである半導体基板１０を準備し、第１主面ｓｆ１側にダイシングラインＤＬに囲まれて配列する複数の動作領域Ｅを形成し、それぞれの前記動作領域Ｅにおいて、前記第１主面ｓｆ１側に動作領域Ｅと接続する電極（図示せず）を形成する（図２）。
【００２８】
次に、前記半導体ウェハの前記第２主面ｓｆ２側を所望の厚みまで研削する。つまり、半導体ウェハを第２主面ｓｆ２側から研削（バックグラインド）する（図３）。これにより半導体ウェハの厚みは、第１の厚みｔ１となる。第１の厚みｔ１は例えば、２００μｍである。
【００２９】
次に、ダイシングラインＤＬに囲まれた半導体装置が形成される領域において、所定の領域の前記第２主面ｓｆ２側に凹部２０を形成する（図４）。
詳細には、まず、第２主面ｓｆ２側にレジストマスクＰＲ１を設け、フォトリゾグラフィプロセスによりパターニングして、凹部２０ａの形成領域に開口部ＯＰ１を形成する（図４（ａ））。
【００３０】
次に、開口部ＯＰ１を設けたレジストマスクＰＲ１をマスクとして選択的に半導体基板１０のエッチングを行い深さｔ３の凹部２０ａを形成する。凹部２０ａの形成領域の厚み（凹部２０ａの底部から半導体基板１０の第１主面ｓｆ１までの厚み）は、第２の厚みｔ２（例えば１００μｍ程度）とする（図４（ｂ））。
【００３１】
次に、凹部２０ａの底部にレジストマスクＰＲ２を設け、フォトリゾグラフィプロセスによりパターニングして、凹部２０ｂの形成領域に開口部ＯＰ２を形成する（図４（ｃ））。
【００３２】
最後に、開口部ＯＰ２を設けたレジストマスクＰＲ２およびレジストマスクＰＲ１をマスクとして選択的に半導体基板１０のエッチングを行い、凹部２０ａの内部に深さｔ４の凹部２０ｂを形成する。凹部２０ｂの形成領域の厚み（凹部２０ｂの底部から半導体基板１０の第１主面ｓｆ１までの厚み）は、第３の厚みｔ５（例えば２０μｍ程度）とする（図４（ｄ））。第３の厚みｔ５は、動作領域Ｅの特性上必要かつ十分となる厚みである。
【００３３】
このように、凹部２０を凹部２０ａと凹部２０ｂとで形成することにより、凹部２０の側面の付け根部分である凹部２０ｂの厚みＷ４を凹部２０ａの厚みＷ５より厚くすることができる。凹部２０の側面の付け根部分の厚みＷ４を厚くすることにより、横からの応力に対して強度が高く、凹部の側面部に段差を設けることにより、クラック発生領域を動作領域の端部より側面部に分散させることで、半導体基板の寸法を抑えつつ横からの応力に対して強度あげることができ、反りを抑制しながら、衝撃によるクラック等の破壊を防止することができる。
【００３４】
その後、必要に応じて、前記第２主面側を被膜する金属層３０を形成しても良い（図５）。具体的には、レジストマスクＰＲ１、ＰＲ２を除去し、第２主面ｓｆ２に、例えばＣｒ／ＣｒＮｉ／Ｎｉ／Ａｇをこの順で蒸着し、多層の金属層３０を形成する。金属層３０の厚みは約３μｍである。なお、金属層３０は少なくとも凹部２０ｂの底部に形成すれば良い。第２主面ｓｆ２に金属層３０を設けた場合には、動作領域Ｅに形成される半導体素子のＯｎ抵抗を低減することができ好ましい。
【００３５】
最後に、半導体ウェハをダイシングラインＤＬに沿って個々の半導体装置に分割する（図６）。
【産業上の利用可能性】
【００３６】
本発明は、衝撃によるクラック等の破壊を防止することができ、電極の裏面に凹部が形成される半導体装置およびその製造方法等に有用である。
【符号の説明】
【００３７】
１０ 半導体基板
２０ 凹部
２０ａ 凹部
２０ｂ 凹部
３０ 金属層
１０１ 半導体基板
１０１ａ 第１主面
１０１ｂ 第２主面
１０２ 電極
１０５ 多層金属層
１０６ 凹部
Ｂ 動作領域
ＤＬ ダイシングライン
Ｅ 動作領域
ＯＰ１ 開口部
ＯＰ２ 開口部
ＰＲ１ レジストマスク
ＰＲ２ レジストマスク
ｓｆ１ 第１主面
ｓｆ２ 第２主面
ｔ１ 厚み
ｔ２ 厚み
ｔ３ 深さ
ｔ４ 深さ
ｔ５ 厚み
Ｗ１ 幅
Ｗ２ 幅
Ｗ３ 幅
Ｗ４ 厚み
Ｗ５ 厚み
【技術分野】
【０００１】
本発明は、電極の裏面に凹部が形成される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ディスクリート半導体の半導体装置では、最近、入力端子と出力端子にそれぞれ接続する電極が一主面に設けられたＷＬＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案されている。
【０００３】
図７は従来の半導体装置の構造を示す断面図であり、従来のＷＬＣＳＰとしてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の断面図である。
【０００４】
図７に示すように、半導体基板１０１に多数のトランジスタセル（図示せず）を配置し、動作領域Ｂを構成している。動作領域Ｂは半導体基板１０１の第１主面１０１ａにソース電極、ゲート電極、ドレイン電極等の電極１０２が形成され、電極１０２はバンプ等の外部電極が接続されている。
【０００５】
半導体基板１０１は主にシリコンであり、多層金属層１０５との熱膨張係数が大きく異なることに起因する半導体基板１０１の反りを防止するために、半導体基板１０１の第２主面１０１ｂに凹部１０６を設けて反りを緩和している。
【０００６】
さらに、半導体基板の第２主面１０１ｂに多層金属層１０５を設けた場合には、ドレイン抵抗を低減することもできる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２０５７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＷＬＣＳＰの半導体装置の構成では、配線基板などへ実装される際に、チップマウンターで所定位置に半導体装置を搭載されることになるが、特にチップマウンターから水平方向に衝撃力を受ける場合があった。また、半導体装置の搬送や実装等の際に半導体装置同士が接触して衝撃力を受ける場合もあった。このように半導体装置が衝撃力を受けた場合、凹部１０６の側面部の付け根付近に力が集中し、その箇所を起点としたクラックが発生することにより半導体素子を物理的に破壊するという問題があった。さらに、小型微細化した場合には、起点と動作領域Ｂとの距離が短くなり、物理的破壊に至らない微小なクラックであっても、動作領域Ｂに影響を与え、半導体装置の電気的特性の低下を招くという課題があった。
【０００９】
本発明は、上記問題点を解決するために、半導体装置の反りを抑制しながら、衝撃によるクラック等の破壊を防止することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の半導体装置は、第１主面と前記第１主面の裏面である第２主面を有する半導体基板と、前記半導体基板の前記第１主面側に設けられる動作領域と、前記第２主面側に形成される第１の凹部と、前記第１の凹部の底部に形成される第２の凹部とを有することを特徴とする。
【００１１】
また、前記第２主面上に金属層が形成されても良い。
また、前記第２の凹部が前記動作領域に対する裏面領域に形成され、前記第２の凹部の底部に金属層が形成されることが好ましい。
【００１２】
さらに、本発明の半導体装置の製造方法は、半導体基板の第１主面側に複数の動作領域を形成する工程と、前記第１主面の裏面である前記半導体基板の第２主面側に第１の凹部を形成する工程と、前記第１の凹部の底部に第２の凹部を形成する工程とを有することを特徴とする。
【００１３】
また、前記第２の凹部が前記動作領域に対する裏面領域に形成されることが好ましい。
また、前記第２主面上の少なくとも前記第２の凹部の底部に金属層を形成する工程をさらに有しても良い。
【００１４】
以上により、衝撃によるクラック等の破壊を防止することができる。
【発明の効果】
【００１５】
以上のように、動作領域の形成面に対する裏面に形成された凹部内にさらに凹部を設けて、凹部の内部に段差を設ける構成とすることにより、凹部の側面の付け根部分の厚みを厚くすることができ、半導体基板の寸法を抑えつつ横からの応力に対する強度が向上し、反りを抑制しながら、衝撃によるクラック等の破壊を防止することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の構造を示す断面図
【図２】本発明の半導体装置の製造方法における動作領域形成工程を説明する図
【図３】本発明の半導体装置の製造方法におけるウェハ薄厚化工程を説明する図
【図４】本発明の半導体装置の製造方法における凹部形成工程を説明する工程断面図
【図５】本発明の半導体装置の製造方法における金属層形成工程を説明する断面図
【図６】本発明の半導体装置の製造方法における個辺化工程を説明する断面図
【図７】従来の半導体装置の構造を示す断面図
【発明を実施するための形態】
【００１７】
まず、図１を用いて本発明の半導体装置の構造を説明する。
図１は本発明の半導体装置の構造を示す断面図である。
図１において、半導体装置は、互いに対向する第１主面ｓｆ１と、第１主面ｓｆ１の裏面となる第２主面ｓｆ２とを有し、動作領域Ｅと、凹部２０と、金属層３０を有する。そして、凹部２０が第１の凹部２０ａと、第１の凹部２０ａの内側に形成される第２の凹部２０ｂとから構成され、凹部２０の内側面に段差が形成されて、凹部２０の開口部の幅Ｗ２が底部の幅Ｗ３より広くなることが特徴である。
【００１８】
動作領域Ｅは半導体基板１０の第１主面ｓｆ１側に設けられる。動作領域Ｅには例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、接合型ＦＥＴに代表される電解効果型トランジスタ（ＦＥＴ）、バイポーラトランジスタ、ダイオード、サイリスタなどの半導体素子が設けられる。
【００１９】
以下に、動作領域Ｅにアップドレイン構造のＭＯＳＦＥＴが形成される場合を例として説明する。
図１を参照して具体的に説明する。図１に示すように、半導体基板１０（半導体チップ）は、非動作領域となる端部の厚みが第１の厚みｔ１で、半導体基板１０の全幅が幅Ｗ１である。半導体基板１０の動作領域Ｅを除いた領域である非動作領域により、半導体装置に必要な強度を確保している。凹部２０の段差部分の厚みである凹部２０ａの底部の厚みは第１の厚みｔ１より薄い第２の厚みｔ２であり、段差の上段部の幅はＷ２である。凹部２０ｂの底部の厚みは第２の厚みｔ２より薄い第３の厚みｔ５であり、凹部２０ｂの幅は動作領域Ｅと同等程度の幅Ｗ３を持つものとする。
【００２０】
半導体基板１０の第１の厚みｔ１は例えば１７０μｍであり、第２の厚みｔ２は例えば８０μｍであり、第３の厚みｔ５は例えば２０μｍである。凹部２０ａの段差までの深さｔ３は、凹部２０ｂの段差からの深さｔ４より深いものとする。このように、凹部２０を凹部２０ａと凹部２０ｂとで形成することにより、凹部２０の側面の付け根部分である凹部２０ｂの厚みＷ４（＝（Ｗ１−Ｗ３）／２）を凹部２０ａの厚みＷ５より厚くすることができる。凹部２０の側面の付け根部分の厚みＷ４を厚くすることにより、横からの応力に対して強度が高く、凹部の側面部に段差を設けることにより、クラック発生領域を動作領域の端部より側面部に分散させることで、凹部２０により反りを抑制しながら、半導体基板の寸法を抑えつつ横からの応力に対して強度をあげることができ、衝撃によるクラック等の破壊を防止することができる。
【００２１】
さらに、第２主面ｓｆ２側には、金属層３０を設けることが望ましい。金属層３０は、例えばＣｒ／ＣｒＮｉ／Ｎｉ／Ａｇからなる多層金属層であり、金属層３０の厚みは計３μｍ程度で、これによってドレイン領域の抵抗を低減することもできる。金属層３０は、少なくとも動作領域Ｅ上の第２主面ｓｆ２に設けられ、動作領域を含む半導体基板１０の第２主面ｓｆ２全面を覆っても良い。
【００２２】
次に、凹部２０ａ、２０ｂを形成する位置について説明する。凹部２０ａ、２０ｂは共に半導体基板１０の内側に設けられる。凹部２０ｂは、常に凹部２０ａより領域が狭く、半導体基板の内側に段ができるようにする。
【００２３】
凹部２０ａ、２０ｂは半導体基板１０の第２主面ｓｆ２の端部より内側に設けられ、凹部２０ａは半導体装置の強度を確保できるように、半導体装置の周囲を幅Ｗ５だけ残した内側に、深さｔ３までエッチング等することにより形成する。凹部２０ｂは、凹部２０ａ内に段差が形成されるようにさらにエッチング等を加えて設ける。凹部２０ｂの形成領域は、動作領域と同等の領域とし、段差の部分から深さｔ４までエッチング等により形成する。凹部２０ｂの底部から第１主面ｓｆ１までの厚みｔ５は、前記動作領域Ｅの特性上必要かつ十分な厚みを確保する。すなわち、図１の如く、端部より内側に凹部２０ａ、２０ｂを形成することにより、端部厚みを第１の厚みｔ１とし、凹部２０ａ形成領域の厚みを第２の厚みｔ２とし、凹部２０ｂ形成領域Ｅの厚みをｔ５とする。
【００２４】
具体的には、凹部２０ａ、２０ｂは、凹部２０の、衝撃の印加方向である第１主面ｓｆ１，第２主面ｓｆ２と平行な方向において、対向する側壁が少なくとも１組存在するように形成され、当該対向する側壁の高さは、厚みｔ３、ｔ４であるとする。
【００２５】
さらに、少なくとも凹部２０ｂの底部を含む第２主面ｓｆ２に金属層３０を設けた場合には、動作領域Ｅに形成される半導体素子のＯｎ抵抗を低減することができ、好ましい。
次に、図２から図６を参照して、本発明の半導体装置の製造方法を説明する。
【００２６】
図２は本発明の半導体装置の製造方法における動作領域形成工程を説明する図であり、図２（ａ）は図２（ｂ）のｈ−ｈ断面図、図２（ｂ）は平面図である。図３は本発明の半導体装置の製造方法におけるウェハ薄厚化工程を説明する図であり、図３（ａ）は図２（ｂ）におけるｈ−ｈ断面図、図３（ｂ）は拡大断面図である。図４は本発明の半導体装置の製造方法における凹部形成工程を説明する工程断面図、図５は本発明の半導体装置の製造方法における金属層形成工程を説明する断面図、図６は本発明の半導体装置の製造方法における個辺化工程を説明する断面図である。
【００２７】
まず、第１主面ｓｆ１と第２主面ｓｆ２を有する半導体ウェハである半導体基板１０を準備し、第１主面ｓｆ１側にダイシングラインＤＬに囲まれて配列する複数の動作領域Ｅを形成し、それぞれの前記動作領域Ｅにおいて、前記第１主面ｓｆ１側に動作領域Ｅと接続する電極（図示せず）を形成する（図２）。
【００２８】
次に、前記半導体ウェハの前記第２主面ｓｆ２側を所望の厚みまで研削する。つまり、半導体ウェハを第２主面ｓｆ２側から研削（バックグラインド）する（図３）。これにより半導体ウェハの厚みは、第１の厚みｔ１となる。第１の厚みｔ１は例えば、２００μｍである。
【００２９】
次に、ダイシングラインＤＬに囲まれた半導体装置が形成される領域において、所定の領域の前記第２主面ｓｆ２側に凹部２０を形成する（図４）。
詳細には、まず、第２主面ｓｆ２側にレジストマスクＰＲ１を設け、フォトリゾグラフィプロセスによりパターニングして、凹部２０ａの形成領域に開口部ＯＰ１を形成する（図４（ａ））。
【００３０】
次に、開口部ＯＰ１を設けたレジストマスクＰＲ１をマスクとして選択的に半導体基板１０のエッチングを行い深さｔ３の凹部２０ａを形成する。凹部２０ａの形成領域の厚み（凹部２０ａの底部から半導体基板１０の第１主面ｓｆ１までの厚み）は、第２の厚みｔ２（例えば１００μｍ程度）とする（図４（ｂ））。
【００３１】
次に、凹部２０ａの底部にレジストマスクＰＲ２を設け、フォトリゾグラフィプロセスによりパターニングして、凹部２０ｂの形成領域に開口部ＯＰ２を形成する（図４（ｃ））。
【００３２】
最後に、開口部ＯＰ２を設けたレジストマスクＰＲ２およびレジストマスクＰＲ１をマスクとして選択的に半導体基板１０のエッチングを行い、凹部２０ａの内部に深さｔ４の凹部２０ｂを形成する。凹部２０ｂの形成領域の厚み（凹部２０ｂの底部から半導体基板１０の第１主面ｓｆ１までの厚み）は、第３の厚みｔ５（例えば２０μｍ程度）とする（図４（ｄ））。第３の厚みｔ５は、動作領域Ｅの特性上必要かつ十分となる厚みである。
【００３３】
このように、凹部２０を凹部２０ａと凹部２０ｂとで形成することにより、凹部２０の側面の付け根部分である凹部２０ｂの厚みＷ４を凹部２０ａの厚みＷ５より厚くすることができる。凹部２０の側面の付け根部分の厚みＷ４を厚くすることにより、横からの応力に対して強度が高く、凹部の側面部に段差を設けることにより、クラック発生領域を動作領域の端部より側面部に分散させることで、半導体基板の寸法を抑えつつ横からの応力に対して強度あげることができ、反りを抑制しながら、衝撃によるクラック等の破壊を防止することができる。
【００３４】
その後、必要に応じて、前記第２主面側を被膜する金属層３０を形成しても良い（図５）。具体的には、レジストマスクＰＲ１、ＰＲ２を除去し、第２主面ｓｆ２に、例えばＣｒ／ＣｒＮｉ／Ｎｉ／Ａｇをこの順で蒸着し、多層の金属層３０を形成する。金属層３０の厚みは約３μｍである。なお、金属層３０は少なくとも凹部２０ｂの底部に形成すれば良い。第２主面ｓｆ２に金属層３０を設けた場合には、動作領域Ｅに形成される半導体素子のＯｎ抵抗を低減することができ好ましい。
【００３５】
最後に、半導体ウェハをダイシングラインＤＬに沿って個々の半導体装置に分割する（図６）。
【産業上の利用可能性】
【００３６】
本発明は、衝撃によるクラック等の破壊を防止することができ、電極の裏面に凹部が形成される半導体装置およびその製造方法等に有用である。
【符号の説明】
【００３７】
１０ 半導体基板
２０ 凹部
２０ａ 凹部
２０ｂ 凹部
３０ 金属層
１０１ 半導体基板
１０１ａ 第１主面
１０１ｂ 第２主面
１０２ 電極
１０５ 多層金属層
１０６ 凹部
Ｂ 動作領域
ＤＬ ダイシングライン
Ｅ 動作領域
ＯＰ１ 開口部
ＯＰ２ 開口部
ＰＲ１ レジストマスク
ＰＲ２ レジストマスク
ｓｆ１ 第１主面
ｓｆ２ 第２主面
ｔ１ 厚み
ｔ２ 厚み
ｔ３ 深さ
ｔ４ 深さ
ｔ５ 厚み
Ｗ１ 幅
Ｗ２ 幅
Ｗ３ 幅
Ｗ４ 厚み
Ｗ５ 厚み
【特許請求の範囲】
【請求項１】
第１主面と前記第１主面の裏面である第２主面を有する半導体基板と、
前記半導体基板の前記第１主面側に設けられる動作領域と、
前記第２主面側に形成される第１の凹部と、
前記第１の凹部の底部に形成される第２の凹部と
を有することを特徴とする半導体装置。
【請求項２】
前記第２主面上に金属層が形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の凹部が前記動作領域に対する裏面領域に形成され、前記第２の凹部の底部に金属層が形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板の第１主面側に複数の動作領域を形成する工程と、
前記第１主面の裏面である前記半導体基板の第２主面側に第１の凹部を形成する工程と、
前記第１の凹部の底部に第２の凹部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の凹部が前記動作領域に対する裏面領域に形成されることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２主面上の少なくとも前記第２の凹部の底部に金属層を形成する工程をさらに有することを特徴とする請求項４または請求項５のいずれかに記載の半導体装置の製造方法。
【請求項１】
第１主面と前記第１主面の裏面である第２主面を有する半導体基板と、
前記半導体基板の前記第１主面側に設けられる動作領域と、
前記第２主面側に形成される第１の凹部と、
前記第１の凹部の底部に形成される第２の凹部と
を有することを特徴とする半導体装置。
【請求項２】
前記第２主面上に金属層が形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の凹部が前記動作領域に対する裏面領域に形成され、前記第２の凹部の底部に金属層が形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板の第１主面側に複数の動作領域を形成する工程と、
前記第１主面の裏面である前記半導体基板の第２主面側に第１の凹部を形成する工程と、
前記第１の凹部の底部に第２の凹部を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の凹部が前記動作領域に対する裏面領域に形成されることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２主面上の少なくとも前記第２の凹部の底部に金属層を形成する工程をさらに有することを特徴とする請求項４または請求項５のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１５６４０８（Ｐ２０１２−１５６４０８Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１５８５３（Ｐ２０１１−１５８５３）
【出願日】平成２３年１月２８日（２０１１．１．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２８日（２０１１．１．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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