半導体装置の製造方法
【課題】マイクロサンプリング片を取り出すことによって形成されるサンプリング穴を短時間で埋め戻す半導体装置の製造方法を提供する。
【解決手段】マイクロサンプリング片を取り出したサンプリング穴１２を、その穴１２の上部の壁面に支持された膜１７、１８によって、内部に空洞１９を残したままで塞ぐ。
【解決手段】マイクロサンプリング片を取り出したサンプリング穴１２を、その穴１２の上部の壁面に支持された膜１７、１８によって、内部に空洞１９を残したままで塞ぐ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳しくは、半導体ウェハー上でマイクロサンプリング用のサンプリング穴が形成された後に、そのサンプリング穴を埋め戻す工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの微細化が進むにつれ、全体の工程が複雑化したため、途中工程の出来栄えを断面ＳＥＭ、断面ＴＥＭで観察する必要性が増えてきた。特に、新デバイスの開発時には、何回にもわたって処理工程の改善活動が行われる、このため、断面ＳＥＭ、断面ＴＥＭで観察する機会が多くなっている。しかしながら、断面観察は、破壊検査（抜き取り検査）となるので、それらを考慮したウェハー投入が必要となっている。ウェハーの大口径化に伴い、この抜き取り検査のため生産に寄与しないウェハーの投入が、半導体装置のコスト上昇をもたらすという問題があった。
【０００３】
最近になって、ウェハー上の一部をマイクロサンプリングしながら、ウェハー上で拡散工程を継続していくという手法が提案されている。この手法では、ウェハーの一部領域から、ＦＩＢ（集束イオンビーム）を利用した加工によって、サンプリング片を取り出す。マイクロサンプリングした領域（チップ）を登録しておくことにより、その領域についての最終の電気テストをキャンセルすることができる。また、マイクロサンプリング片を取り出したサンプリング穴については、局部的に酸化膜などを用いて埋め戻すことで、後工程でゴミの飛散等を引き起こす危険性が回避できる。マイクロサンプリングの手法は、例えば特許文献１〜３にその記載がある。
【０００４】
図１０（ａ）〜（ｄ）は、従来のマイクロサンプリング法における一連の処理工程を示す模式的平面図、斜視図及び断面図である。半導体ウェハー上で、例えば絶縁膜にパターン４０を作成する（同図（ａ））。次いで、ウェハーの一部に、マイクロサンプリング法におけるＦＩＢ加工のための枠（以下、ＦＩＢの加工枠と呼ぶ）を設定し、ＦＩＢ照射によって、枠状（環状）の加工穴１１を形成する（同図（ｂ））。ＦＩＢ加工で形成された加工穴１１は、対向する２つの側縁部が斜めに形成され、その２つの側縁部が所定深さで交わる。このため、加工穴１１の内側に形成されるサンプリング片１５は、ウェハーから切り離された状態になる。ＦＩＢ照射で形成されるデポジッション膜１４を用い、既に切り離されたサンプリング片１５にマイクロサンプリング棒１３を固定する。このマイクロサンプリング棒１３を用いて、半導体ウェハーからサンプリング片１５を取り出す（同図（ｃ））。サンプリング片１５が取り出されて形成されたサンプリング穴１２は、その全体が酸化シリコンから成る埋め込み膜１６で埋め戻されて補修される（同図（ｄ））。
【０００５】
従来から、ＦＩＢ加工後の加工穴は、Ｇａイオンビームにより励起されたＴＥＯＳ系原料ガスを使って形成されたシリコン酸化膜によって、埋め戻しを実施している。マイクロサンプリング法のためにサンプリング片を取り出して形成されたサンプリング穴の埋め戻しについても、同様な手法が提案されている。
【０００６】
例えば、特許文献１では、サンプリング穴の埋め戻しに際し、シリコン酸化膜形成用の原料ガスを導入しつつ、ＧａイオンによるＦＩＢ照射を行って、サンプリング穴全体をシリコン酸化膜で埋め戻した後に、引き続き、ＡｒイオンによるＦＩＢ照射を行う手法を提案している。ＧａイオンのＦＩＢ照射及びＡｒイオンのＦＩＢ照射を順次に行うことにより、埋め戻しに際して、サンプリング穴周辺の盛り上がりや、埋め戻し後の表面の凹凸などを防止している。
【特許文献１】特開２００３−３１１４３５号公報
【特許文献２】特開平１０−１１６８７２号公報
【特許文献３】特開２００４−０４０１２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のマイクロサンプリング手法については、解決すべき問題が残っている。それは、マイクロサンプリングで形成されたサンプリング穴を埋め戻すのに、多大の時間が必要なことである。例えば、サンプリング穴の寸法が、縦５μｍ×横５μｍ×深さ５μｍとすると、そのサンプリング穴の１ポイントの埋め込みには約３０分〜６０分の作業時間を必要とする。このため、ウェハー面内で例えば５ポイントをサンプリングすると、その埋め戻しに、４時間程度又はそれ以上の埋め戻し作業が必要になる。この長時間の埋め戻し作業と、その作業時間によるウェハーの長時間停滞とがネックになり、マイクロサンプリングの手法はあまり普及していないのが実情である。
【０００８】
本発明は、上記に鑑み、半導体ウェハー上に形成したサンプリング穴など、製造工程上で不要な穴を短時間で埋め戻すことが出来る埋め戻し工程を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体ウェハー上に形成された不要穴を修復する処理を有する半導体装置の製造方法であって、
前記不要穴を修復する処理が、該不要穴の周縁部に支持され、該不要膜の深さよりも小さな厚みを有する閉止膜を形成する工程を含み、該閉止膜は、前記不要穴の内部に空洞を残したまま該不要穴の開口部を閉止することを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法では、不要穴の内部に空洞を残したまま、不良穴を閉止する閉止膜を形成するので、閉止膜の形成に必要な時間が短縮できる効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照し、本発明の実施例について詳細に説明する。図１（ａ）〜（ｃ）は、本発明の第１の実施例の半導体装置の製造方法におけるサンプリング穴の埋め戻し処理の各工程段階の様子を順次に示す模式的斜視図である。なお、理解を容易にするために、一部の図面に断面図を付加した。また、本発明の理解を容易にするために、全図を通して同様な要素には、同様な符号を付して示した。
【００１２】
本実施例における埋め戻し処理に先立って、以下の工程が実施される。半導体ウェハー上で所望のパターンが形成されると、その一部のマイクロサンプリングのために、ＦＩＢ照射によって加工穴が形成され、その加工穴の内側のサンプリング片がウェハー上から取り除かれる。これによって、埋め戻すべき不要穴であるサンプリング穴が形成される。本実施例では、サンプリング穴の埋め戻しに、予め用意された埋め込み用半導体膜パターン（以下、単に埋め込みパターンと呼ぶ）１７が使用される。
【００１３】
図１（ａ）に示すように、埋め込みパターン１７は、下面及び上面がそれぞれほぼ正方形状（又は長方形状）であり、下面が上面よりも小さな角錐台形状のパターンである。この埋め込みパターン１７の上面の大きさは、サンプリング穴１２の表面開口の大きさにほぼ適合し、その高さ寸法は、サンプリング穴１２の深さ寸法よりも充分に小さい。埋め込みパターン１７には、予めマイクロサンプリング棒１３が、デポジッション膜１４によって固定されている。埋め込みパターン１７は、マイクロサンプリング棒１３を用いて運ばれ、その全体がサンプリング穴１２の内部に挿入される。
【００１４】
埋め込みパターン１７をサンプリング穴１２の内部に挿入する際に、埋め込みパターン１７の下面がサンプリング穴１２の底部にまでは届かず、且つ、埋め込みパターン１７の上面がサンプリング穴１２の表面開口よりも僅かに下方になるように、その下面の幅がサンプリング穴１２の幅に対して調整されている。埋め込みパターン１７は、所定の高さ位置に達すると、その位置で停止するので、埋め込み用パターン１７から、マイクロサンプリング棒１３が切り離される（図１（ｂ））。切り離しは、マイクロサンプリング棒１３と、埋め込みパターン１７とを接合するデポジッション膜１４にＦＩＢを集中的に照射することで行う。
【００１５】
次に、埋め込みパターン１７の上部に、埋め込み仕上げ膜１８を成膜する。埋め込み仕上げ膜１８の成膜では、サンプリング穴１２の開口全体にＦＩＢ加工用の加工枠を設定し、シリコン酸化膜の原料ガスを導入しながら、ＦＩＢ照射を行って一様に成膜を行う。これによって、サンプリング穴１２の部分をウェハー面２０と平坦に仕上げる。この状態を図１（ｃ）の断面図に示した。埋め込みパターン１７と埋め込み仕上げ膜１８とにより、サンプリング穴１２の開口を閉止する閉止膜が構成される。埋め込み仕上げ膜１８の形成では、ＦＩＢによるＴＥＯＳ系励起ガスの堆積を利用する一般的な埋め込み手法が用いられる。サンプリング穴１２には、その内部に空洞１９が発生するものの、特に実害はなく、埋め込み処理の時間が短縮される。埋め込み仕上げ膜１８は、埋め込みパターン１７が何らかの衝撃などで飛び出すのを防止する。本実施例の埋め込み方法を用いると、従来では３０〜６０分必要であった埋め込み処理時間が，例えば５〜１０分程度に短縮可能となる。
【００１６】
図２（ａ）〜（ｃ）はそれぞれ、本発明の第２の実施例の半導体装置の製造方法における埋め込み処理を、図１（ａ）〜（ｃ）と同様に示す。本実施例では、埋め込みパターンの形状が第１の実施例と異なる。詳しくは、本実施例の埋め込みパターン１７Ａは、角錐台の上面近傍のテーパー部分が、それ以外のテーパー部分と異なる傾斜角を有する点で、第１の実施例の埋め込みパターン１７と異なる。つまり、図２（ｂ）に示すように、サンプリング穴１２の壁面とウェハー面（水平面）２０とのなす角度をＺ、埋め込みパターン１７Ａの上面近傍のテーパー面と水平面とのなす角度をＸ、埋め込みパターン１７Ａの下方側のテーパー面と水平面とのなす角度をＹとすると、Ｙ＜Ｘ＜Ｚである。このように、埋め込みパターン１７Ａの上面近傍のテーパー角度Ｘを他の部分のテーパー角度Ｙよりも緩くすることで、埋め戻し時の埋め込みパターン１７Ａの位置ずれを防止する。埋め込み仕上げ膜１８の成膜方法は、第１の実施例と同様であり、埋め戻し後のサンプリング穴１２の上面は、隣接するウェハー面２０と平坦に仕上げられる。また、本実施例においても、サンプリング穴１２の内部には空洞１９が形成されるものの、実害はなく、埋め込み加工時間が短縮される。
【００１７】
図３（ａ）〜（ｃ）はそれぞれ、本発明の第３の実施例の半導体装置の製造方法における埋め込み処理を、図１（ａ）〜（ｃ）と同様に示す。本実施例の埋め込みパターンの形状は、第２の実施例における埋め込みパターンの形状と同じである。本実施例における埋め込み処理は、埋め込みパターン１７Ａをサンプリング穴１２に挿入した後に、埋め込み仕上げ膜１８Ａをサンプリング穴１２の周縁近傍にのみ成膜する点で、第２の実施例の埋め込み処理と異なる。詳しくは、埋め込み仕上げ膜１８Ａは、埋め込みパターン１７Ａとサンプリング穴１２の壁面とが隣接する部分に、その間の隙間を塞ぐように成膜される。これにより、埋め込み仕上げ膜１８Ａは、枠形状に、且つ、その枠の横断面が三角形状となるように成膜される。本実施例では、埋め戻し後のサンプリング穴１２の上面とその周囲のウェハー面２０との間に若干の段差が残る。しかし、ある程度以内の段差であれば、ゴミなどが堆積することはなく、実害はない。これによって、更なる埋め込み加工時間の短縮が可能になる。なお、ゴミの堆積が問題にならないことは、実プロセスにおいて確認されている。また、本実施例においても、サンプリング穴１２の内部には空洞１９が形成されるものの、実害はなく、埋め込み加工時間が短縮される。
【００１８】
図４（ａ）〜（ｅ）は、本発明の第４の実施例の半導体装置の製造方法における埋め込み処理を示す。本実施例では、サンプリング穴の周縁部に段差を形成する点で、先の実施例とは異なる。図４（ａ）に示すように、サンプリング穴１２の最初の形状は、図１のサンプリング穴の形状と同じである。本実施例では、サンプリング穴１２が形成された後に、サンプリング穴１２の周縁部にサンプリング穴を拡張する形で段差２１を形成する（同図（ｂ））。埋め込みパターン１７Ｂは、同図（ｃ）に示すように、角錐台形状の埋め込みパターンの上面にフランジ２２を追加したリベット型の形状を有する。フランジ２２の厚み及び外形はそれぞれ、サンプリング穴１２の周縁に形成した段差２１の高さ及び外形に適合している。つまり、フランジ２２の厚みは段差２１の高さに一致し、フランジ２２の外形寸法は、段差２１の外形寸法よりも僅かに小さい。この形状により、同図（ｄ）に示すように、埋め込みパターン１７Ｂは、フランジ２２が段差２１に支持された状態で、サンプリング穴１２内に吊り下げられる。埋め込み仕上げ膜１８Ｂは、フランジ２２と段差２１の壁面との僅かな隙間に枠状に形成される（同図（ｅ））。埋め込みパターン１７Ｂにリベット型の形状を採用したにより、埋め込みパターン１７Ｂの位置決めの精度が向上する。また、埋め戻し部分とパターン面との段差が解消する。本実施例においても、サンプリング穴１２の内部には空洞１９が形成されるものの、実害はなく、埋め込み加工時間が短縮される。
【００１９】
図５（ａ）〜（ｃ）はそれぞれ、本発明の第５の実施例の半導体装置の製造方法における埋め込み処理を、図１（ａ）〜（ｃ）と同様に示す。本実施例では、サンプリング穴１２が形成された後に、ＦＩＢ照射を利用して、サンプリング穴１２の壁面の所定高さ位置に枠状の埋め込み膜２３を形成する。この状態を図５（ａ）に示す。この枠状の埋め込み膜２３の形成では、ウェハー面２０と直交する方向から見て埋め込み膜を形成する位置にＦＩＢの加工枠を設定し、形成される埋め込み膜のカバレッジ性が悪くなるように成膜を行う。この目的のために、Ｇａイオンビームの加速電圧を通常に比して低くし、例えば、通常では１２ｋｅＶの加速電圧を使用するところを５ｋｅＶとする。次いで、既に形成された枠状の埋め込み膜２３の内側にＦＩＢ加工枠を設定し、枠状の埋め込み膜２３の内側に埋め込み膜２４を成膜する。この状態を図５（ｂ）に示す。先の枠状の埋め込み膜２３の成膜と同様に、加速電圧を下げてカバレッジを悪化させる工夫を施す。枠状の埋め込み膜２３及び内側の埋め込み膜２４の下方のサンプリング穴１２の内部には、空洞１９が形成されている。空洞１９の内部には、不要なデポジッション膜２５、２６が一部に形成されているものの、実害はない。
【００２０】
その後、ＦＩＢ加工枠をサンプリング穴１２の領域全体に設定し、先に形成した枠状の埋め込み膜２３及び内側の埋め込み膜２４の上部に、平坦化のための埋め込み仕上げ膜１８Ｃを成膜する。この状態を図５（ｃ）に示す。本実施例においても、サンプリング穴１２の内部には空洞１９が形成されるものの、実害はなく、埋め込み加工時間が短縮される。
【００２１】
図６に、本発明の第６の半導体装置の製造方法における埋め込み処理を、図１と同様に示す。本実施例では、サンプリング穴１２が形成された後に、サンプリング穴１２の周縁部にＦＩＢの加工枠を設定する。この加工枠は、同図（ａ）の矢印に示すように、ＦＩＢ（Ｇａイオンビーム）の照射方向が斜めとなるように各壁面に向けて設定する。つまり、埋め込み膜のカバレッジ性を悪くするように、ＦＩＢの入射角度（サンプリング穴の各壁面とビームとのなす角度）を０°より大きく９０°以下に設定する。ＦＩＢ照射と共に原料ガスを供給する。これによって、同図（ａ）に示すような、サンプリング穴の各壁面からＦＩＢの照射方向に沿って斜め上方に延びるような、枠状の埋め込み膜２３Ａが形成される。
【００２２】
次に枠状の埋め込み膜２３Ａの内側部分にＦＩＢの加工枠を設定し、枠状の埋め込み膜２３Ａの内側に埋め込み膜２４Ａを成膜する。ここで、枠状の埋め込み膜２３ＡのためのＦＩＢの加工枠と同様に、ＦＩＢの照射角度を斜めに設定する。形成される内側の埋め込み膜２４Ａの状態を図６（ｂ）に示す。埋め込み膜２３Ａ、２４Ａは、全体としてサンプリング穴１２の壁面からサンプリング穴１２の中心方向に向かって上方に延びる膜形状を有する。最後に、枠状の埋め込み膜２３Ａ及び内側の埋め込み膜２４Ａの上部に、埋め込み仕上げ膜１８Ｄを成膜する。この成膜では、ＦＩＢの加工枠をサンプリング穴１２の領域全体に設定する。この状態を同図（ｃ）に示す。サンプリング穴１２の内部には空洞１９が発生し、また、埋め戻し後のサンプリング穴１２の部分が隣接するウェハー面２０から隆起しているものの、特に実害はなく、埋め込み加工の時間が短縮される。
【００２３】
第１〜第４の実施例で用いる埋め込みパターン１７、１７Ａ、１７Ｂは、半導体基板上で成膜及び微細加工を施すことにより製造する。その様子を第４の実施例で使用されるフランジ付きの埋め込みパターン１７Ｂを例として説明する。ＦＩＢ処理によって形成されるサンプリング穴の平面寸法は、縦５μｍ×横５μｍ、或は、縦５μｍ×横１０μｍなどと適当に選定され、更にその高さも適当に選定される。これは、サンプリング片には、実際にＳＥＭ観察又はＴＥＭ観察をするまでの間に、更に適当な薄膜加工が施されるので、マイクロサンプリングの段階では、それ程正確な精度が要求されないからである。また、マイクロサンプリングの深さについても、１０μｍ程度あれば、殆どの観察が網羅されるからである。このため、サンプリングされた部分のサンプリング穴の大きさと、その埋め込みパターンとの組み合わせは、数種類以内に抑えても実用上では問題がない。
【００２４】
図７（ａ）〜（ｅ）、図８（ｆ）〜（ｊ）は、埋め込みパターン１７Ｂを形成する様子を示している。まず、シリコン基板３０上に厚み０．１μｍ程度の酸化膜３１を成長する。次に、窒化膜３２を厚み１０μｍ程度に成長する。この状態を図７（ａ）に示す。次に、フォトレジストから成るマスクパターン３３を窒化膜３２上に形成する。本例では、ＦＩＢの加工枠が縦５μｍ×横５μｍであるとして、マスクパターン３３の開口幅を縦（５＋１）μｍ×横（５＋１）μｍと選定している。この状態を同図（ｂ）に示す。
【００２５】
次に、窒化膜３２を異方性ドライエッチングにより、所定の深さａ（μｍ）まで垂直にエッチングする。この状態を図７（ｃ）に示した。深さａ（μｍ）は、埋め込みパターン１７Ｂのフランジ（台座）２２の厚みに選定する。次に、マスクパターン３３を剥離する。この状態を図７（ｄ）に示した。次に、マスクパターン３４を形成する。マスクパターン３４の開口幅を、縦（５−０．５）μｍ×横（５−０．５）μｍとし、実際のサンプリングのためのＦＩＢの加工枠よりもやや小さくしている。これは埋め込みに際して僅かな余裕（隙間）を持たせるためである。この状態を図７（ｅ）に示す。
【００２６】
次に、マスクパターン３４を用い、異方性ドライエッチングにより窒化膜３２を更にエッチングする。このときのエッチングは、酸化膜３１に到達した時点で終了する。エッチングでは、形成される埋め込みパターンが、マイクロサンプリングされた後のサンプリング穴にすっぽりと入るテーパー角となるように、テーパーエッチングを行う。この状態を図８（ｆ）に示す。
【００２７】
次に、マスクパターン３４を剥離する。この状態を図８（ｇ）に示す。次に、プラズマ酸化膜３５を堆積し、形成されたパターン内にプラズマ酸化膜３５をカバレッジ性良く埋め込む。この状態を図８（ｈ）に示す。次に、ＣＭＰ法を用いて、形成されたプラズマ酸化膜３５を研磨し、窒化膜３２の表面が露出するまで研磨する。この状態を図８（ｉ）に示す。次に熱リン酸を用いて、窒化膜３２を完全に除去する。この状態を図８（ｊ）に示した。
【００２８】
図９（ａ）〜（ｃ）は、上記で製造した埋め込みパターン１７Ｂを取り出す様子を示している。同図（ａ）に、半導体基板２８上に形成した埋め込みパターン１７Ｂのアレイを示す。このチップ上で、取り出すべき埋め込みパターン１７Ｂを１つ選択し、そのフランジ２２の表面の一部に、ＦＩＢの加工枠を設定し、デポジッション膜を形成して、マイクロサンプリング棒１３の先端をフランジ２２に接続する。その状態を同図（ｂ）に示した。次に、埋め込みパターン１７Ｂの下部をＦＩＢ加工によって切断し、先にマイクロサンプリング棒１３に接続された埋め込みパターン１７Ｂを、マイクロサンプリング棒１３を用いて持ち上げる。その状態を同図（ｃ）に示す。符号２９は、埋め込みパターン１７Ｂが除去された後の台座部分を示す。これら一連の作業で、１つの埋め込みパターン１７Ｂの切り出しが完了する。必要な数の埋め込みパターン１７Ｂについて上記処理を繰り返す。
【００２９】
本発明の構成は、以下を考慮して得られたものである。まず、サンプリング穴の埋め戻しを行う最大の目的は、後工程でサンプリング穴にゴミなどが堆積するのを防止するためである。サンプリング穴にゴミなどが一旦堆積すると、後工程でそのゴミが発散し製品を汚染する懸念がある。ゴミの堆積自体は、サンプリング穴に蓋をする程度で抑えられる。従って、埋め込み部の底部を空洞にして埋め込みを行い、埋め込み部の底部を空洞にしたままで埋め込み完了として、サンプリング穴の埋め戻し時間の短縮化を図るものである。
【００３０】
本発明方法が使用される例としては、半導体デバイスのウェハー拡散工程における断面観察時で、しかも、マイクロサンプリングが必要とされる場合が特に挙げられる。しかし、この例に限定されるものではなく、製造プロセス中で、ウェハー表面に不必要な穴が形成されれば、その穴を塞ぐ目的で形成してもよい。
【００３１】
以上、本発明をその好適な実施例に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施例の構成にのみ限定されるものではなく、上記実施例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。例えば、埋め込みパターンや埋め込み仕上げ膜の材質は、ＦＩＢ照射によって成膜可能な膜であればいかなる材質の膜でもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施例の処理を示す模式的斜視図、及び、断面図である。
【図２】本発明の第２の実施例の処理を示す模式的斜視図、及び、断面図である。
【図３】本発明の第３の実施例の処理を示す模式的斜視図、及び、断面図である。
【図４】本発明の第４の実施例の処理を示す模式的斜視図、及び、断面図である。
【図５】本発明の第５の実施例の処理を示す模式的斜視図、及び、断面図である。
【図６】本発明の第６の実施例の処理を示す模式的斜視図、及び、断面図である。
【図７】埋め込みパターンを製造する処理の工程段階を順次に示す断面図である。
【図８】図７に後続する工程段階を順次に示す断面図である。
【図９】埋め込みパターンを取り出す処理を示す斜視図である。
【図１０】従来のマイクロサンプリング法の処理を示す模式的平面図、斜視図、及び、断面図である。
【符号の説明】
【００３３】
１１：加工穴
１２：サンプリング穴
１３：マイクロサンプリング棒
１４：デポジッション膜
１５：サンプリング片
１６：埋め込み膜
１７、１７Ａ、１７Ｂ：埋め込みパターン（埋め込み用半導体膜パターン）
１８、１８Ａ、１８Ｂ、１８Ｃ、１８Ｄ：埋め込み仕上げ膜
１９：空洞
２０：ウェハー面
２１：段差
２２：フランジ
２３、２３Ａ：枠状の埋め込み膜
２４、２４Ａ：内側の埋め込み膜
２５、２６：デポジッション膜
２８：半導体基板
２９：埋め込み膜除去後の台座
３０：シリコン基板
３１：酸化膜
３２：窒化膜
３３，３４：マスクパターン
３５：プラズマ酸化膜
４０：絶縁膜のパターン
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳しくは、半導体ウェハー上でマイクロサンプリング用のサンプリング穴が形成された後に、そのサンプリング穴を埋め戻す工程を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体デバイスの微細化が進むにつれ、全体の工程が複雑化したため、途中工程の出来栄えを断面ＳＥＭ、断面ＴＥＭで観察する必要性が増えてきた。特に、新デバイスの開発時には、何回にもわたって処理工程の改善活動が行われる、このため、断面ＳＥＭ、断面ＴＥＭで観察する機会が多くなっている。しかしながら、断面観察は、破壊検査（抜き取り検査）となるので、それらを考慮したウェハー投入が必要となっている。ウェハーの大口径化に伴い、この抜き取り検査のため生産に寄与しないウェハーの投入が、半導体装置のコスト上昇をもたらすという問題があった。
【０００３】
最近になって、ウェハー上の一部をマイクロサンプリングしながら、ウェハー上で拡散工程を継続していくという手法が提案されている。この手法では、ウェハーの一部領域から、ＦＩＢ（集束イオンビーム）を利用した加工によって、サンプリング片を取り出す。マイクロサンプリングした領域（チップ）を登録しておくことにより、その領域についての最終の電気テストをキャンセルすることができる。また、マイクロサンプリング片を取り出したサンプリング穴については、局部的に酸化膜などを用いて埋め戻すことで、後工程でゴミの飛散等を引き起こす危険性が回避できる。マイクロサンプリングの手法は、例えば特許文献１〜３にその記載がある。
【０００４】
図１０（ａ）〜（ｄ）は、従来のマイクロサンプリング法における一連の処理工程を示す模式的平面図、斜視図及び断面図である。半導体ウェハー上で、例えば絶縁膜にパターン４０を作成する（同図（ａ））。次いで、ウェハーの一部に、マイクロサンプリング法におけるＦＩＢ加工のための枠（以下、ＦＩＢの加工枠と呼ぶ）を設定し、ＦＩＢ照射によって、枠状（環状）の加工穴１１を形成する（同図（ｂ））。ＦＩＢ加工で形成された加工穴１１は、対向する２つの側縁部が斜めに形成され、その２つの側縁部が所定深さで交わる。このため、加工穴１１の内側に形成されるサンプリング片１５は、ウェハーから切り離された状態になる。ＦＩＢ照射で形成されるデポジッション膜１４を用い、既に切り離されたサンプリング片１５にマイクロサンプリング棒１３を固定する。このマイクロサンプリング棒１３を用いて、半導体ウェハーからサンプリング片１５を取り出す（同図（ｃ））。サンプリング片１５が取り出されて形成されたサンプリング穴１２は、その全体が酸化シリコンから成る埋め込み膜１６で埋め戻されて補修される（同図（ｄ））。
【０００５】
従来から、ＦＩＢ加工後の加工穴は、Ｇａイオンビームにより励起されたＴＥＯＳ系原料ガスを使って形成されたシリコン酸化膜によって、埋め戻しを実施している。マイクロサンプリング法のためにサンプリング片を取り出して形成されたサンプリング穴の埋め戻しについても、同様な手法が提案されている。
【０００６】
例えば、特許文献１では、サンプリング穴の埋め戻しに際し、シリコン酸化膜形成用の原料ガスを導入しつつ、ＧａイオンによるＦＩＢ照射を行って、サンプリング穴全体をシリコン酸化膜で埋め戻した後に、引き続き、ＡｒイオンによるＦＩＢ照射を行う手法を提案している。ＧａイオンのＦＩＢ照射及びＡｒイオンのＦＩＢ照射を順次に行うことにより、埋め戻しに際して、サンプリング穴周辺の盛り上がりや、埋め戻し後の表面の凹凸などを防止している。
【特許文献１】特開２００３−３１１４３５号公報
【特許文献２】特開平１０−１１６８７２号公報
【特許文献３】特開２００４−０４０１２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のマイクロサンプリング手法については、解決すべき問題が残っている。それは、マイクロサンプリングで形成されたサンプリング穴を埋め戻すのに、多大の時間が必要なことである。例えば、サンプリング穴の寸法が、縦５μｍ×横５μｍ×深さ５μｍとすると、そのサンプリング穴の１ポイントの埋め込みには約３０分〜６０分の作業時間を必要とする。このため、ウェハー面内で例えば５ポイントをサンプリングすると、その埋め戻しに、４時間程度又はそれ以上の埋め戻し作業が必要になる。この長時間の埋め戻し作業と、その作業時間によるウェハーの長時間停滞とがネックになり、マイクロサンプリングの手法はあまり普及していないのが実情である。
【０００８】
本発明は、上記に鑑み、半導体ウェハー上に形成したサンプリング穴など、製造工程上で不要な穴を短時間で埋め戻すことが出来る埋め戻し工程を有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体装置の製造方法は、半導体ウェハー上に形成された不要穴を修復する処理を有する半導体装置の製造方法であって、
前記不要穴を修復する処理が、該不要穴の周縁部に支持され、該不要膜の深さよりも小さな厚みを有する閉止膜を形成する工程を含み、該閉止膜は、前記不要穴の内部に空洞を残したまま該不要穴の開口部を閉止することを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置の製造方法では、不要穴の内部に空洞を残したまま、不良穴を閉止する閉止膜を形成するので、閉止膜の形成に必要な時間が短縮できる効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照し、本発明の実施例について詳細に説明する。図１（ａ）〜（ｃ）は、本発明の第１の実施例の半導体装置の製造方法におけるサンプリング穴の埋め戻し処理の各工程段階の様子を順次に示す模式的斜視図である。なお、理解を容易にするために、一部の図面に断面図を付加した。また、本発明の理解を容易にするために、全図を通して同様な要素には、同様な符号を付して示した。
【００１２】
本実施例における埋め戻し処理に先立って、以下の工程が実施される。半導体ウェハー上で所望のパターンが形成されると、その一部のマイクロサンプリングのために、ＦＩＢ照射によって加工穴が形成され、その加工穴の内側のサンプリング片がウェハー上から取り除かれる。これによって、埋め戻すべき不要穴であるサンプリング穴が形成される。本実施例では、サンプリング穴の埋め戻しに、予め用意された埋め込み用半導体膜パターン（以下、単に埋め込みパターンと呼ぶ）１７が使用される。
【００１３】
図１（ａ）に示すように、埋め込みパターン１７は、下面及び上面がそれぞれほぼ正方形状（又は長方形状）であり、下面が上面よりも小さな角錐台形状のパターンである。この埋め込みパターン１７の上面の大きさは、サンプリング穴１２の表面開口の大きさにほぼ適合し、その高さ寸法は、サンプリング穴１２の深さ寸法よりも充分に小さい。埋め込みパターン１７には、予めマイクロサンプリング棒１３が、デポジッション膜１４によって固定されている。埋め込みパターン１７は、マイクロサンプリング棒１３を用いて運ばれ、その全体がサンプリング穴１２の内部に挿入される。
【００１４】
埋め込みパターン１７をサンプリング穴１２の内部に挿入する際に、埋め込みパターン１７の下面がサンプリング穴１２の底部にまでは届かず、且つ、埋め込みパターン１７の上面がサンプリング穴１２の表面開口よりも僅かに下方になるように、その下面の幅がサンプリング穴１２の幅に対して調整されている。埋め込みパターン１７は、所定の高さ位置に達すると、その位置で停止するので、埋め込み用パターン１７から、マイクロサンプリング棒１３が切り離される（図１（ｂ））。切り離しは、マイクロサンプリング棒１３と、埋め込みパターン１７とを接合するデポジッション膜１４にＦＩＢを集中的に照射することで行う。
【００１５】
次に、埋め込みパターン１７の上部に、埋め込み仕上げ膜１８を成膜する。埋め込み仕上げ膜１８の成膜では、サンプリング穴１２の開口全体にＦＩＢ加工用の加工枠を設定し、シリコン酸化膜の原料ガスを導入しながら、ＦＩＢ照射を行って一様に成膜を行う。これによって、サンプリング穴１２の部分をウェハー面２０と平坦に仕上げる。この状態を図１（ｃ）の断面図に示した。埋め込みパターン１７と埋め込み仕上げ膜１８とにより、サンプリング穴１２の開口を閉止する閉止膜が構成される。埋め込み仕上げ膜１８の形成では、ＦＩＢによるＴＥＯＳ系励起ガスの堆積を利用する一般的な埋め込み手法が用いられる。サンプリング穴１２には、その内部に空洞１９が発生するものの、特に実害はなく、埋め込み処理の時間が短縮される。埋め込み仕上げ膜１８は、埋め込みパターン１７が何らかの衝撃などで飛び出すのを防止する。本実施例の埋め込み方法を用いると、従来では３０〜６０分必要であった埋め込み処理時間が，例えば５〜１０分程度に短縮可能となる。
【００１６】
図２（ａ）〜（ｃ）はそれぞれ、本発明の第２の実施例の半導体装置の製造方法における埋め込み処理を、図１（ａ）〜（ｃ）と同様に示す。本実施例では、埋め込みパターンの形状が第１の実施例と異なる。詳しくは、本実施例の埋め込みパターン１７Ａは、角錐台の上面近傍のテーパー部分が、それ以外のテーパー部分と異なる傾斜角を有する点で、第１の実施例の埋め込みパターン１７と異なる。つまり、図２（ｂ）に示すように、サンプリング穴１２の壁面とウェハー面（水平面）２０とのなす角度をＺ、埋め込みパターン１７Ａの上面近傍のテーパー面と水平面とのなす角度をＸ、埋め込みパターン１７Ａの下方側のテーパー面と水平面とのなす角度をＹとすると、Ｙ＜Ｘ＜Ｚである。このように、埋め込みパターン１７Ａの上面近傍のテーパー角度Ｘを他の部分のテーパー角度Ｙよりも緩くすることで、埋め戻し時の埋め込みパターン１７Ａの位置ずれを防止する。埋め込み仕上げ膜１８の成膜方法は、第１の実施例と同様であり、埋め戻し後のサンプリング穴１２の上面は、隣接するウェハー面２０と平坦に仕上げられる。また、本実施例においても、サンプリング穴１２の内部には空洞１９が形成されるものの、実害はなく、埋め込み加工時間が短縮される。
【００１７】
図３（ａ）〜（ｃ）はそれぞれ、本発明の第３の実施例の半導体装置の製造方法における埋め込み処理を、図１（ａ）〜（ｃ）と同様に示す。本実施例の埋め込みパターンの形状は、第２の実施例における埋め込みパターンの形状と同じである。本実施例における埋め込み処理は、埋め込みパターン１７Ａをサンプリング穴１２に挿入した後に、埋め込み仕上げ膜１８Ａをサンプリング穴１２の周縁近傍にのみ成膜する点で、第２の実施例の埋め込み処理と異なる。詳しくは、埋め込み仕上げ膜１８Ａは、埋め込みパターン１７Ａとサンプリング穴１２の壁面とが隣接する部分に、その間の隙間を塞ぐように成膜される。これにより、埋め込み仕上げ膜１８Ａは、枠形状に、且つ、その枠の横断面が三角形状となるように成膜される。本実施例では、埋め戻し後のサンプリング穴１２の上面とその周囲のウェハー面２０との間に若干の段差が残る。しかし、ある程度以内の段差であれば、ゴミなどが堆積することはなく、実害はない。これによって、更なる埋め込み加工時間の短縮が可能になる。なお、ゴミの堆積が問題にならないことは、実プロセスにおいて確認されている。また、本実施例においても、サンプリング穴１２の内部には空洞１９が形成されるものの、実害はなく、埋め込み加工時間が短縮される。
【００１８】
図４（ａ）〜（ｅ）は、本発明の第４の実施例の半導体装置の製造方法における埋め込み処理を示す。本実施例では、サンプリング穴の周縁部に段差を形成する点で、先の実施例とは異なる。図４（ａ）に示すように、サンプリング穴１２の最初の形状は、図１のサンプリング穴の形状と同じである。本実施例では、サンプリング穴１２が形成された後に、サンプリング穴１２の周縁部にサンプリング穴を拡張する形で段差２１を形成する（同図（ｂ））。埋め込みパターン１７Ｂは、同図（ｃ）に示すように、角錐台形状の埋め込みパターンの上面にフランジ２２を追加したリベット型の形状を有する。フランジ２２の厚み及び外形はそれぞれ、サンプリング穴１２の周縁に形成した段差２１の高さ及び外形に適合している。つまり、フランジ２２の厚みは段差２１の高さに一致し、フランジ２２の外形寸法は、段差２１の外形寸法よりも僅かに小さい。この形状により、同図（ｄ）に示すように、埋め込みパターン１７Ｂは、フランジ２２が段差２１に支持された状態で、サンプリング穴１２内に吊り下げられる。埋め込み仕上げ膜１８Ｂは、フランジ２２と段差２１の壁面との僅かな隙間に枠状に形成される（同図（ｅ））。埋め込みパターン１７Ｂにリベット型の形状を採用したにより、埋め込みパターン１７Ｂの位置決めの精度が向上する。また、埋め戻し部分とパターン面との段差が解消する。本実施例においても、サンプリング穴１２の内部には空洞１９が形成されるものの、実害はなく、埋め込み加工時間が短縮される。
【００１９】
図５（ａ）〜（ｃ）はそれぞれ、本発明の第５の実施例の半導体装置の製造方法における埋め込み処理を、図１（ａ）〜（ｃ）と同様に示す。本実施例では、サンプリング穴１２が形成された後に、ＦＩＢ照射を利用して、サンプリング穴１２の壁面の所定高さ位置に枠状の埋め込み膜２３を形成する。この状態を図５（ａ）に示す。この枠状の埋め込み膜２３の形成では、ウェハー面２０と直交する方向から見て埋め込み膜を形成する位置にＦＩＢの加工枠を設定し、形成される埋め込み膜のカバレッジ性が悪くなるように成膜を行う。この目的のために、Ｇａイオンビームの加速電圧を通常に比して低くし、例えば、通常では１２ｋｅＶの加速電圧を使用するところを５ｋｅＶとする。次いで、既に形成された枠状の埋め込み膜２３の内側にＦＩＢ加工枠を設定し、枠状の埋め込み膜２３の内側に埋め込み膜２４を成膜する。この状態を図５（ｂ）に示す。先の枠状の埋め込み膜２３の成膜と同様に、加速電圧を下げてカバレッジを悪化させる工夫を施す。枠状の埋め込み膜２３及び内側の埋め込み膜２４の下方のサンプリング穴１２の内部には、空洞１９が形成されている。空洞１９の内部には、不要なデポジッション膜２５、２６が一部に形成されているものの、実害はない。
【００２０】
その後、ＦＩＢ加工枠をサンプリング穴１２の領域全体に設定し、先に形成した枠状の埋め込み膜２３及び内側の埋め込み膜２４の上部に、平坦化のための埋め込み仕上げ膜１８Ｃを成膜する。この状態を図５（ｃ）に示す。本実施例においても、サンプリング穴１２の内部には空洞１９が形成されるものの、実害はなく、埋め込み加工時間が短縮される。
【００２１】
図６に、本発明の第６の半導体装置の製造方法における埋め込み処理を、図１と同様に示す。本実施例では、サンプリング穴１２が形成された後に、サンプリング穴１２の周縁部にＦＩＢの加工枠を設定する。この加工枠は、同図（ａ）の矢印に示すように、ＦＩＢ（Ｇａイオンビーム）の照射方向が斜めとなるように各壁面に向けて設定する。つまり、埋め込み膜のカバレッジ性を悪くするように、ＦＩＢの入射角度（サンプリング穴の各壁面とビームとのなす角度）を０°より大きく９０°以下に設定する。ＦＩＢ照射と共に原料ガスを供給する。これによって、同図（ａ）に示すような、サンプリング穴の各壁面からＦＩＢの照射方向に沿って斜め上方に延びるような、枠状の埋め込み膜２３Ａが形成される。
【００２２】
次に枠状の埋め込み膜２３Ａの内側部分にＦＩＢの加工枠を設定し、枠状の埋め込み膜２３Ａの内側に埋め込み膜２４Ａを成膜する。ここで、枠状の埋め込み膜２３ＡのためのＦＩＢの加工枠と同様に、ＦＩＢの照射角度を斜めに設定する。形成される内側の埋め込み膜２４Ａの状態を図６（ｂ）に示す。埋め込み膜２３Ａ、２４Ａは、全体としてサンプリング穴１２の壁面からサンプリング穴１２の中心方向に向かって上方に延びる膜形状を有する。最後に、枠状の埋め込み膜２３Ａ及び内側の埋め込み膜２４Ａの上部に、埋め込み仕上げ膜１８Ｄを成膜する。この成膜では、ＦＩＢの加工枠をサンプリング穴１２の領域全体に設定する。この状態を同図（ｃ）に示す。サンプリング穴１２の内部には空洞１９が発生し、また、埋め戻し後のサンプリング穴１２の部分が隣接するウェハー面２０から隆起しているものの、特に実害はなく、埋め込み加工の時間が短縮される。
【００２３】
第１〜第４の実施例で用いる埋め込みパターン１７、１７Ａ、１７Ｂは、半導体基板上で成膜及び微細加工を施すことにより製造する。その様子を第４の実施例で使用されるフランジ付きの埋め込みパターン１７Ｂを例として説明する。ＦＩＢ処理によって形成されるサンプリング穴の平面寸法は、縦５μｍ×横５μｍ、或は、縦５μｍ×横１０μｍなどと適当に選定され、更にその高さも適当に選定される。これは、サンプリング片には、実際にＳＥＭ観察又はＴＥＭ観察をするまでの間に、更に適当な薄膜加工が施されるので、マイクロサンプリングの段階では、それ程正確な精度が要求されないからである。また、マイクロサンプリングの深さについても、１０μｍ程度あれば、殆どの観察が網羅されるからである。このため、サンプリングされた部分のサンプリング穴の大きさと、その埋め込みパターンとの組み合わせは、数種類以内に抑えても実用上では問題がない。
【００２４】
図７（ａ）〜（ｅ）、図８（ｆ）〜（ｊ）は、埋め込みパターン１７Ｂを形成する様子を示している。まず、シリコン基板３０上に厚み０．１μｍ程度の酸化膜３１を成長する。次に、窒化膜３２を厚み１０μｍ程度に成長する。この状態を図７（ａ）に示す。次に、フォトレジストから成るマスクパターン３３を窒化膜３２上に形成する。本例では、ＦＩＢの加工枠が縦５μｍ×横５μｍであるとして、マスクパターン３３の開口幅を縦（５＋１）μｍ×横（５＋１）μｍと選定している。この状態を同図（ｂ）に示す。
【００２５】
次に、窒化膜３２を異方性ドライエッチングにより、所定の深さａ（μｍ）まで垂直にエッチングする。この状態を図７（ｃ）に示した。深さａ（μｍ）は、埋め込みパターン１７Ｂのフランジ（台座）２２の厚みに選定する。次に、マスクパターン３３を剥離する。この状態を図７（ｄ）に示した。次に、マスクパターン３４を形成する。マスクパターン３４の開口幅を、縦（５−０．５）μｍ×横（５−０．５）μｍとし、実際のサンプリングのためのＦＩＢの加工枠よりもやや小さくしている。これは埋め込みに際して僅かな余裕（隙間）を持たせるためである。この状態を図７（ｅ）に示す。
【００２６】
次に、マスクパターン３４を用い、異方性ドライエッチングにより窒化膜３２を更にエッチングする。このときのエッチングは、酸化膜３１に到達した時点で終了する。エッチングでは、形成される埋め込みパターンが、マイクロサンプリングされた後のサンプリング穴にすっぽりと入るテーパー角となるように、テーパーエッチングを行う。この状態を図８（ｆ）に示す。
【００２７】
次に、マスクパターン３４を剥離する。この状態を図８（ｇ）に示す。次に、プラズマ酸化膜３５を堆積し、形成されたパターン内にプラズマ酸化膜３５をカバレッジ性良く埋め込む。この状態を図８（ｈ）に示す。次に、ＣＭＰ法を用いて、形成されたプラズマ酸化膜３５を研磨し、窒化膜３２の表面が露出するまで研磨する。この状態を図８（ｉ）に示す。次に熱リン酸を用いて、窒化膜３２を完全に除去する。この状態を図８（ｊ）に示した。
【００２８】
図９（ａ）〜（ｃ）は、上記で製造した埋め込みパターン１７Ｂを取り出す様子を示している。同図（ａ）に、半導体基板２８上に形成した埋め込みパターン１７Ｂのアレイを示す。このチップ上で、取り出すべき埋め込みパターン１７Ｂを１つ選択し、そのフランジ２２の表面の一部に、ＦＩＢの加工枠を設定し、デポジッション膜を形成して、マイクロサンプリング棒１３の先端をフランジ２２に接続する。その状態を同図（ｂ）に示した。次に、埋め込みパターン１７Ｂの下部をＦＩＢ加工によって切断し、先にマイクロサンプリング棒１３に接続された埋め込みパターン１７Ｂを、マイクロサンプリング棒１３を用いて持ち上げる。その状態を同図（ｃ）に示す。符号２９は、埋め込みパターン１７Ｂが除去された後の台座部分を示す。これら一連の作業で、１つの埋め込みパターン１７Ｂの切り出しが完了する。必要な数の埋め込みパターン１７Ｂについて上記処理を繰り返す。
【００２９】
本発明の構成は、以下を考慮して得られたものである。まず、サンプリング穴の埋め戻しを行う最大の目的は、後工程でサンプリング穴にゴミなどが堆積するのを防止するためである。サンプリング穴にゴミなどが一旦堆積すると、後工程でそのゴミが発散し製品を汚染する懸念がある。ゴミの堆積自体は、サンプリング穴に蓋をする程度で抑えられる。従って、埋め込み部の底部を空洞にして埋め込みを行い、埋め込み部の底部を空洞にしたままで埋め込み完了として、サンプリング穴の埋め戻し時間の短縮化を図るものである。
【００３０】
本発明方法が使用される例としては、半導体デバイスのウェハー拡散工程における断面観察時で、しかも、マイクロサンプリングが必要とされる場合が特に挙げられる。しかし、この例に限定されるものではなく、製造プロセス中で、ウェハー表面に不必要な穴が形成されれば、その穴を塞ぐ目的で形成してもよい。
【００３１】
以上、本発明をその好適な実施例に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施例の構成にのみ限定されるものではなく、上記実施例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。例えば、埋め込みパターンや埋め込み仕上げ膜の材質は、ＦＩＢ照射によって成膜可能な膜であればいかなる材質の膜でもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施例の処理を示す模式的斜視図、及び、断面図である。
【図２】本発明の第２の実施例の処理を示す模式的斜視図、及び、断面図である。
【図３】本発明の第３の実施例の処理を示す模式的斜視図、及び、断面図である。
【図４】本発明の第４の実施例の処理を示す模式的斜視図、及び、断面図である。
【図５】本発明の第５の実施例の処理を示す模式的斜視図、及び、断面図である。
【図６】本発明の第６の実施例の処理を示す模式的斜視図、及び、断面図である。
【図７】埋め込みパターンを製造する処理の工程段階を順次に示す断面図である。
【図８】図７に後続する工程段階を順次に示す断面図である。
【図９】埋め込みパターンを取り出す処理を示す斜視図である。
【図１０】従来のマイクロサンプリング法の処理を示す模式的平面図、斜視図、及び、断面図である。
【符号の説明】
【００３３】
１１：加工穴
１２：サンプリング穴
１３：マイクロサンプリング棒
１４：デポジッション膜
１５：サンプリング片
１６：埋め込み膜
１７、１７Ａ、１７Ｂ：埋め込みパターン（埋め込み用半導体膜パターン）
１８、１８Ａ、１８Ｂ、１８Ｃ、１８Ｄ：埋め込み仕上げ膜
１９：空洞
２０：ウェハー面
２１：段差
２２：フランジ
２３、２３Ａ：枠状の埋め込み膜
２４、２４Ａ：内側の埋め込み膜
２５、２６：デポジッション膜
２８：半導体基板
２９：埋め込み膜除去後の台座
３０：シリコン基板
３１：酸化膜
３２：窒化膜
３３，３４：マスクパターン
３５：プラズマ酸化膜
４０：絶縁膜のパターン
【特許請求の範囲】
【請求項１】
半導体ウェハー上に形成された不要穴を修復する処理を有する半導体装置の製造方法であって、
前記不要穴を修復する処理が、該不要穴の周縁部に支持され、該不要穴の深さよりも小さな厚みを有する閉止膜を形成する工程を含み、該閉止膜は、前記不要穴の内部に空洞を残したまま該不要穴の開口部を閉止することを特徴とする半導体装置の製造方法。
【請求項２】
前記不要穴が、マイクロサンプリング片を取り出したサンプリング穴である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記閉止膜を形成する工程が、予め用意された膜パターンを前記不要穴の壁面に支持するステップと、該膜パターンと前記不要穴の壁面との隙間を少なくとも埋める仕上げ膜を形成するステップとを含む、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記仕上げ膜を形成するステップは、修復後の不要穴の上面と、該不要穴に隣接するウェハー面とを実質的に平坦にする、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記膜パターンは、該膜パターンの側面と前記不要穴の壁面とがなす角度が、前記不要穴の壁面で支持される位置に隣接する膜パターンの部分で、他の部分よりも小さい、請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記閉止膜を形成する工程に先だって、前記不要穴の周縁に段差を形成する工程を更に有し、前記膜パターンが上面にフランジを有し、前記膜パターンを支持するステップが、前記フランジの縁部を前記段差に乗せるステップを含む、請求項３又は４に記載の半導体装置の製造方法。
【請求項７】
前記膜パターンを、半導体基板上で成膜及びパターニングによって形成されたチップから採取する、請求項３〜６の何れか一に記載の半導体装置の製造方法。
【請求項８】
前記仕上げ膜を形成するステップが、閉止膜の原料ガスを導入するステップと、該原料ガスを励起し前記不要穴の壁面に堆積させる集束イオンビーム（ＦＩＢ）を照射するステップとを含む、請求項３〜７の何れか一に記載の半導体装置の製造方法。
【請求項９】
前記閉止膜を形成する工程が、閉止膜の原料ガスを導入しつつ該原料ガスを励起し前記不要穴の壁面に堆積させる集束イオンビーム（ＦＩＢ）を照射するステップを有し、該ＦＩＢを照射するステップは、前記不要穴の内部の周縁部にＦＩＢの加工枠を設定してＦＩＢを照射するステップと、前記不要穴の中央部にＦＩＢの加工枠を設定してＦＩＢを照射するステップとを含む２段階照射を行う、請求項１又は２に記載の半導体装置の製造方法。
【請求項１０】
前記ＦＩＢを照射するステップは、前記不要穴に閉止膜を堆積するプロセス条件として、他の工程段階で使用されているプロセス条件に比してカバレッジ性が低いプロセス条件を採用する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ＦＩＢの照射方向と前記不要穴の壁面とが成すＦＩＢの照射角度が０度よりも大きく、９０度よりも小さい、請求項９又は１０に記載の半導体装置の製造方法。
【請求項１】
半導体ウェハー上に形成された不要穴を修復する処理を有する半導体装置の製造方法であって、
前記不要穴を修復する処理が、該不要穴の周縁部に支持され、該不要穴の深さよりも小さな厚みを有する閉止膜を形成する工程を含み、該閉止膜は、前記不要穴の内部に空洞を残したまま該不要穴の開口部を閉止することを特徴とする半導体装置の製造方法。
【請求項２】
前記不要穴が、マイクロサンプリング片を取り出したサンプリング穴である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記閉止膜を形成する工程が、予め用意された膜パターンを前記不要穴の壁面に支持するステップと、該膜パターンと前記不要穴の壁面との隙間を少なくとも埋める仕上げ膜を形成するステップとを含む、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記仕上げ膜を形成するステップは、修復後の不要穴の上面と、該不要穴に隣接するウェハー面とを実質的に平坦にする、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記膜パターンは、該膜パターンの側面と前記不要穴の壁面とがなす角度が、前記不要穴の壁面で支持される位置に隣接する膜パターンの部分で、他の部分よりも小さい、請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記閉止膜を形成する工程に先だって、前記不要穴の周縁に段差を形成する工程を更に有し、前記膜パターンが上面にフランジを有し、前記膜パターンを支持するステップが、前記フランジの縁部を前記段差に乗せるステップを含む、請求項３又は４に記載の半導体装置の製造方法。
【請求項７】
前記膜パターンを、半導体基板上で成膜及びパターニングによって形成されたチップから採取する、請求項３〜６の何れか一に記載の半導体装置の製造方法。
【請求項８】
前記仕上げ膜を形成するステップが、閉止膜の原料ガスを導入するステップと、該原料ガスを励起し前記不要穴の壁面に堆積させる集束イオンビーム（ＦＩＢ）を照射するステップとを含む、請求項３〜７の何れか一に記載の半導体装置の製造方法。
【請求項９】
前記閉止膜を形成する工程が、閉止膜の原料ガスを導入しつつ該原料ガスを励起し前記不要穴の壁面に堆積させる集束イオンビーム（ＦＩＢ）を照射するステップを有し、該ＦＩＢを照射するステップは、前記不要穴の内部の周縁部にＦＩＢの加工枠を設定してＦＩＢを照射するステップと、前記不要穴の中央部にＦＩＢの加工枠を設定してＦＩＢを照射するステップとを含む２段階照射を行う、請求項１又は２に記載の半導体装置の製造方法。
【請求項１０】
前記ＦＩＢを照射するステップは、前記不要穴に閉止膜を堆積するプロセス条件として、他の工程段階で使用されているプロセス条件に比してカバレッジ性が低いプロセス条件を採用する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ＦＩＢの照射方向と前記不要穴の壁面とが成すＦＩＢの照射角度が０度よりも大きく、９０度よりも小さい、請求項９又は１０に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−４５９１（Ｐ２００９−４５９１Ａ）
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願番号】特願２００７−１６４５６９（Ｐ２００７−１６４５６９）
【出願日】平成１９年６月２２日（２００７．６．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年１月８日（２００９．１．８）
【国際特許分類】
【出願日】平成１９年６月２２日（２００７．６．２２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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