半導体装置の製造方法
【目的】シリコンウエハ中に空洞を形成し、空洞上のシリコン層に半導体デバイスを形成し、シリコン層をシリコンウエハから取り出し、再度半導体デバイスを作るために残されたシリコンウエハを使用する半導体装置の製造方法を提供する。
【解決手段】シリコンウエハ１の表面層に空洞４を形成し、この空洞４上のシリコン層７（シリコン薄層５とその上に形成したシリコン積層６）に半導体デバイスの表面構造８を形成した後、空洞４上のシリコン層７をシリコンウエハ１から切り離し、残されたシリコンウエハ１ａを再度半導体デバイスの形成に利用する。
【解決手段】シリコンウエハ１の表面層に空洞４を形成し、この空洞４上のシリコン層７（シリコン薄層５とその上に形成したシリコン積層６）に半導体デバイスの表面構造８を形成した後、空洞４上のシリコン層７をシリコンウエハ１から切り離し、残されたシリコンウエハ１ａを再度半導体デバイスの形成に利用する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリコンウエハの表面に形成した半導体デバイスをシリコンウエハ表面から取り出し、残されたシリコンウエハを再度半導体デバイスを作るために使用することができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般的にシリコンを材料とする半導体デバイスはシリコンウエハおよびそれから取り出された半導体チップの最表面に形成され、半導体チップの厚みの多くの部分が半導体デバイスの機能を担っていないため、放熱性の向上、パッケージの小型化およびシリコン貫通配線の短縮などが必要とされるＩＣ（集積回路）、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ：マイクロマシン）などの製品では、裏面からシリコンウエハを削って半導体チップを薄くしている。
【０００３】
また、パワー半導体デバイスでは半導体チップの厚さによる寄生的な抵抗を削減するために裏面からシリコンウエハを削り半導体チップを薄くすることが特許文献１および非特許文献１に記載されている。
【０００４】
また、この研削は一般的に砥石により行われるが、この工程を追加することにより製造コストの上昇を招くばかりか、その過程においてシリコンウエハの研削面に破砕層や加工歪層を導入し、シリコンウエハの折り曲げに対する強度を低下させ、その後の製造工程における取り扱いを難しくすることが非特許文献２に記載されている。
【０００５】
また、太陽電池セルの製造においては、そのコストの多くを占めるシリコンウエハの使用量を減らすため、シリコンインゴットからの取れ数を増やしてウエハ一枚当たりのコストを下げるために薄いシリコンウエハを使用したり、溶融したシリコンから取り出したシリコンリボンを使用したりするなどの製法が取られていることが非特許文献３に記載されている。
【０００６】
また、半導体産業一般において半導体製品の製造量に応じたシリコンウエハの調達は経営上の重要な課題である。
また、地球温暖化に対する取り組みとして、半導体デバイスの製造過程におけるエネルギー使用量を削減する努力が必要とされている。エネルギーの利用効率の視点から考えると、半導体チップを削って薄膜化するこれまでの製造工程で行われているような「エネルギーを投じて作製したシリコンウエハの大部分をエネルギーを投じて削る工程」は改善されるべきである。
【０００７】
また、軽量性や柔軟性、大面積などを特徴とする半導体デバイスの開発が進んでいる。例えば太陽電池では有機薄膜上に成膜されたアモルファスシリコンによりｐｎ接合を形成し、柔軟性を持つ軽量な太陽電池として注目を集めている（非特許文献４）。ただし、一般的に、アモルファスシリコンやポリシリコンを材料とする半導体デバイスの性能は単結晶半導体デバイスの性能と比較すると劣り、単結晶半導体デバイスの性能を持ちつつも柔軟性を持った半導体デバイスの登場が望まれている。
【０００８】
上述の如く、半導体チップをさらに薄くすることは多くの製品において重要であるが、その手段としてシリコン基板裏面からの研削することはシリコンウエハに割れの原因となる欠陥を導入し、その後の製造プロセスを難しくする。さらにはシリコンウエハの多くの部分が削られるため、材料の利用効率が著しく低いという問題があった。
【０００９】
このような背景の下、半導体デバイスを薄くするための製造工程を製造段階の初期に行う製造方法が開発されている（非特許文献５参照）。
この方法によれば半導体デバイスは次のように製造される。シリコンウエハの任意の位置でのポーラスシリコンの形成とその後のアニールによってシリコンウエハ中に空洞を形成し、シリコンのエピタキシャル成長により所望の厚さにした後ＣＭＯＳ製造工程を行い、最終的には空洞の上の半導体デバイスのみを取り出す。このような製造工程の順序を採用することにより、従来の方法で製造段階の後期に行われていたウエハ研削をなくすことが出来、製造段階後期の工程不良による損失を少なくすることに成功している。製造段階後期の工程不良は、それまでに行われた製造工程が無駄になることから、製造段階初期に発生する工程不良よりも損失が大きい。
【００１０】
また、特許文献２〜４にはシリコンウエハに多数のトレンチを形成した後、水素中でアニールすると、これらのトレンチの形状が変化し、ある条件下ではシリコンウエハ内に空洞を作ることが記載されている。
【００１１】
また、特許文献５には、分離領域となる多孔質層と多孔質層の全体を覆う半導体領域を有する半導体基板を準備し、半導体領域に回路素子を形成し、半導体領域と半導体基板を多孔質層で分離することが記載されている。
【００１２】
また、特許文献６には、陽極酸化することでシリコンウエハの表面を多孔質化し、その上にエピタキシャル成長層を形成して半導体デバイスを形成した後、多孔質層でシリコンウエハとエピタキシャル成長層を切り離すことが記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第４１８５７０４号公報
【特許文献２】特許第４０７４０５１号公報
【特許文献３】特開２００７−２６６６１３号公報
【特許文献４】特開２００７−２７３９９３号公報
【特許文献５】特開２００６−８０２３７号公報
【特許文献６】特開２００９−５９８１７号公報
【非特許文献】
【００１４】
【非特許文献１】Ｐｏｗｅｒ Ｔｒｅｎｃｈ ＭＯＳＦＥＴ Ｄｅｖｉｃｅｓ ｏｎ Ｍｅｔａｌ Ｓｕｂｓｔｒａｔｅｓ， Ｑ． Ｗａｎｇ， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．２９，Ｎｏ．９，Ｓｅｐ．２００８
【非特許文献２】ディスコ社ウェブサイト、［ｏｎｌｉｎｅ］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｄｉｓｃｏ．ｃｏ．ｊｐ／ｊｐ／ｓｏｌｕｔｉｏｎ／ｌｉｂｒａｒｙ／ｔｈｉｎ．ｈｔｍｌ＞
【非特許文献３】"Ｓｏｌａｒ ｃｅｌｌｓ： ｐａｓｔ， ｐｒｅｓｅｎｔ， ｆｕｔｕｒｅ"，Ａ．Ｇｏｅｔｚｂｅｒｇｅｒ，Ｓｏｌａｒ Ｅｎｅｒｇｙ Ｍａｔｅｒｉａｌｓ＆Ｓｏｌａｒ Ｃｅｌｌｓ ７４ （２００２） ｐｐ． １−１１
【非特許文献４】"Ｐｒｏｄｕｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｌａｒｇｅ−Ａｒｅａ，Ｌｉｇｈｔ Ｗｅｉｇｈｔ，Ｆｌｅｘｉｂｌｅ，Ｓｏｌａｒ Ｃｅｌｌ ａｎｄ Ｍｏｄｕｌｅ"，Ｍ．Ｓｈｉｍｏｓａｗａ ｅｔ ａｌ，ＭＲＳ Ｓｐｒｉｎｇ Ｍｅｅｔｉｎｇ ２００８
【非特許文献５】"Ａ Ｓｅａｍｌｅｓｓ Ｕｌｔｒａ−Ｔｈｉｎ Ｃｈｉｐ Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ Ａｓｓｅｍｂｌｙ Ｐｒｏｃｅｓｓ"，Ｍ．Ｚｉｍｍｅｒｍａｎｎ ｅｔ ａｌ，ＩＥＤＭ ２００６
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、前記の非特許文献５の製造方法では構造中にポーラスシリコン部を不可避的に持つことから、空洞上に形成した半導体デバイスの漏れ電流が大きくなるという問題がある。この漏れ電流の増大はポーラスシリコン部においてトラップ密度が高いことに起因する。このような漏れ電流の増大は低消費電力が重要となる製品、例えば電力変換用パワー半導体デバイスでは望ましくなく回避する必要がある。
【００１６】
また、前記の特許文献１〜６および前記の非特許文献１〜５では、シリコンウエハに空洞を形成し、空洞上のシリコン層に半導体デバイスを形成し、このシリコン層をシリコンウエハから切り離して半導体チップにし、さらに残されたシリコンウエハを再度利用することについては記載されていない。
【００１７】
この発明の目的は、前記の課題を解決して、シリコンウエハ中に空洞を形成し、空洞上のシリコン層に半導体デバイスを形成し、半導体デバイスを形成したシリコン層を取り出す半導体装置の製造方法を提供することである。また、空洞上のシリコン層に形成された半導体デバイスを取り出した後の残されたシリコンウエハを半導体デバイスを作るために再使用することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、を備えた半導体装置の製造方法とする。
【００１９】
特許請求の範囲の請求項２記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、を備えた半導体装置の製造方法とする。
【００２０】
特許請求の範囲の請求項３記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、を備えた半導体装置の製造方法とする。
【００２１】
特許請求の範囲の請求項４記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、を備えた半導体装置の製造方法とする。
【００２２】
特許請求の範囲の請求項５記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、前記シリコン薄層を取り出した後に残されたシリコンウエハを平坦化する工程と、を含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法。
特許請求の範囲の請求項６記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、前記シリコン層を取り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法とする。
【００２３】
特許請求の範囲の請求項７記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、前記シリコン薄層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法とする。
【００２４】
特許請求の範囲の請求項８記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、前記シリコン層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法。
【００２５】
特許請求の範囲の請求項９記載の発明によれば、請求項１〜８のいずれか一項に記載の発明において、前記高濃度の水素雰囲気が１００％水素雰囲気であるとよい。
特許請求の範囲の請求項１０記載の発明によれば、請求項２、４、６、８のいずれか一項に記載の発明において、前記シリコン積層がエピタキシャル成長層であるとよい。
【００２６】
特許請求の範囲の請求項１１記載の発明によれば、請求項５〜８のいずれか一項に記載の発明において、前記シリコンウエハの厚みが工程限界厚みに達したとき、前記シリコンウエハ表面を平坦化した後、前記シリコンウエハ表面に該シリコンウエハと同一導電型で同じ不純物濃度のエピタキシャル成長層もしくは前記シリコンウエハ裏面に厚み調整用の調整膜（例えば、絶縁膜）を形成し全体の厚みを元の厚みに戻してシリコンウエハを再利用するとよい。
【００２７】
特許請求の範囲の請求項１２記載の発明によれば、請求項１〜８のいずれか一項に記載の発明において、前記シリコンウエハ中の前記空洞に達する貫通孔を形成する工程と、該貫通孔を通して前記空洞へ絶縁体もしくは導電体を形成するガスを流入し、前記絶縁体もしくは前記導電体を前記空洞の内壁にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成する工程とを含む半導体装置の製造方法とする。
【発明の効果】
【００２８】
この発明によれば、シリコンウエハの表面層に空洞を形成し、この空洞上のシリコン層の表面（シリコン薄層上に形成したシリコン積層の表面）に半導体デバイスの表面構造を形成した後、空洞上のシリコン層をシリコンウエハから切り離して半導体デバイス（半導体チップ）を形成することができる。さらに、切り離された空洞下のシリコンウエハは再度半導体デバイスを形成するために再利用することができる。
【００２９】
また、空洞上のシリコン薄層に形成されるシリコン積層の厚さを調整することで、所望の厚さの半導体デバイスを得ることができる。
また、半導体デバイスを繰り返し形成して、シリコンウエハの厚さが工程限界に達したときに、エピタキシャル成長層や厚さ調整膜を薄くなったシリコンウエハに形成して元のシリコンウエハの厚さに戻すことで、再度シリコンウエハを利用できるようになる。
【００３０】
このように、シリコンウエハを再利用することで製造コストを大幅に削減できる。
【図面の簡単な説明】
【００３１】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図２】図１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図３】図２に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図４】図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図５】図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図６】図５に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図７】図６に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図８】図７に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図９】図８に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図１０】図９に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図１１】図１０に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図１２】トレンチを形成したシリコンウエハの要部平面図である。
【図１３】トレンチが変形する様子を示す図である。
【図１４】表面構造の詳細図である。
【図１５】シリコン層を取り去ったシリコンウエハの要部断面図である。
【図１６】ＭＯＳＦＥＴの要部断面図である。
【図１７】この発明の第２実施例の半導体装置の要部製造工程断面図で、図２に相当する図である。
【図１８】図１７に続く、この発明の第２実施例の半導体装置の要部製造工程断面図で、図３に相当する図である。
【図１９】図１８に続く、この発明の第２実施例の半導体装置の要部製造工程断面図で、図８に相当する図である。
【図２０】複数の空洞を有し半導体チップ形成領域を示したシリコンウエハであり、（ａ）は要部平面図、（ｂ）は（ａ）のＢ部の拡大図である。
【発明を実施するための形態】
【００３２】
実施の形態を以下の実施例で説明する。尚、図中のｎは導電型がｎ型、ｐは導電型がｐ型を示す。これらの導電型は逆にしても構わない。
【実施例１】
【００３３】
図１〜図１１は、この発明の第１実施例の半導体装置の製造方法を示す工程図であり、工程順に示した要部製造工程断面図である。ここでは半導体装置として、薄い縦型のｎチャネルＭＯＳＦＥＴを例として挙げた。
【００３４】
低比抵抗（高不純物濃度）のｎ型のシリコンウエハ１を準備する。この比抵抗は従来の縦型ＭＯＳＦＥＴの作製に用いられていたエピタキシャルウエハの高濃度基板の比抵抗と同等であり、縦型ＭＯＳＦＥＴのドレイン領域の不純物濃度として最適な値とする（図１）。
【００３５】
つぎに、シリコンウエハ１表面に図示しないＳｉＮ膜を形成し、その上に図示しないレジスト膜を被覆し、フォトリソグラフィーによりレジスト膜をパターニングし、このレジスト膜をマスクにＳｉＮ膜をパターニングする。このパターニングされたＳｉＮ膜をマスクにＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により所望の深さまでエッチングしてトレンチ２を形成する。ここでエッチングする幅、エッチングの深さはその後の工程でシリコンウエハ１中に空洞４を形成するのに最適な量とする。エッチングで形成するトレンチ２の平面形状は、例えば図１２で示すように円形にし、トレンチ２の配置は格子状（等間隔配置）にする。また、図２に示すように、例えばトレンチの間隔Ｗを０．８μｍとし、エッチングによるトレンチ深さＴを２μｍとし、その直径Ｄを０．４μｍとする。また、このトレンチ２の形成領域はシリコンウエハ１の外周部５１を残し、複数の半導体チップ形成予定領域であるシリコンウエハ１の中央部５２（外周部５１で囲まれたシリコンウエハ領域）とする。
【００３６】
つまり、トレンチ２を深さＴが２μｍで直径Ｄが０．４μｍの円筒とする。トレンチ２が形成されない箇所はシリコン柱３（シリコン壁）となる。これは断面形状が柱のようになるのでここではそのように呼ぶことにする。尚、図２は図１２のＸ−Ｘ線で切断した要部断面図である。ここではトレンチ２の平面形状は図２に示すように円形であるが、多角形状やストライプ形状であっても構わない（図２）。
【００３７】
つぎに、減圧、高濃度の水素雰囲気中（１００％の水素雰囲気中が好ましい）で、温度１１００℃、圧力６０Ｔｏｒｒの条件で熱処理を行う。この工程において表面のシリコン原子は表面ポテンシャルが最小となるように移動し、図１３に示すようにトレンチ２の形状は変形する。このときトレンチ２の深さＴ、直径Ｄ、間隔Ｗが最適（例えば、上記の数値など）であれば、シリコンウエハ１中に空洞４が形成される。この空洞４は、外周部を除くシリコンウエハ１のほぼ全面に渡るように形成される。言い換えると空洞４が形成されていないのはシリコンウエハ１の外周部だけとなる。この空洞４の高さは1μｍ程度で空洞４上のシリコンウエハ（シリコン薄層５）の厚さは１μｍ程度である（図３）。尚、空洞４上にシリコン薄層５を有するシリコン基板（ウエハ）のことをＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）基板という。
【００３８】
つぎに、シリコンウエハ１表面（シリコン薄層５上）に縦型ＭＯＳＦＥＴのドリフト領域として最適な濃度のシリコンをエピタキシャル成長させてシリコン積層６を形成する。シリコン積層６を形成するのは、シリコン薄層５の厚さが１μｍと半導体デバイスを形成するには薄過ぎるからである。このシリコン薄層５とシリコン積層６を合わせた層をシリコン層７とする。このときのドリフト領域は均一な不純物濃度を有するｎ層（ｎドリフト領域１３）の場合や、比較的高濃度のｐ層とｎ層が横方向に繰り返えされる構造の超接合（ｓｕｐｅｒ ｊｕｎｃｔｉｏｎ）構造であってもよい。ドリフト領域の厚さは、所望の耐圧が得られる厚さとする。尚、フリキシブルＩＣやＭＥＭＳなど薄い素子を形成する場合にはシリコン積層６を形成しないでシリコン薄層５に直接素子を形成し次工程に進むとよい（図４）。
【００３９】
つぎに、従来の縦型ＭＯＳＦＥＴの製造方法と同じように、例えば図１４に示すように、ｎドリフト領域１３となるシリコン積層６の表面層に形成したｐベース領域３１（ｐボディ）、ゲート絶縁膜３４、ゲート絶縁膜３４上に形成したゲート電極３５、ｐベース領域３１の表面層に形成したｎソース領域３２、ｐベース領域３１とコンタクトを取るｐコンタクト領域３３、ゲート電極３５上を被覆する層間絶縁膜３６およびソース電極３７などを有する表面構造８を形成する。尚、表面構造８には最上面にはポリイミドなどの表面保護膜が被覆しているがここでは図示されていない。また、ここではプレーナゲート型の表面構造８の例を示したがこれに限らずトレンチゲート型の表面構造などの場合もある（図５）。
【００４０】
つぎに、空洞４上のシリコン薄層５とシリコン積層６を合わせたシリコン層７を図５の切断箇所９でシリコンウエハ１の表面から取り出す。その方法を説明する。
まず、空洞４上のシリコン薄層５をつないでいるシリコンウエハ１の外周部の接続部（切断箇所９）をダイシングで切断する。このダイシングは、空洞４下のシリコンウエハ１がダイシングされないハーフカットダイシングとする。これにより空洞４上にあったシリコン薄層５とシリコン積層６で構成されたシリコン層７はその保持する部分を失い、空洞４の底に落ちてシリコンウエハ１と接触する。その後、粘着膜１０のついたガラス保持基板１１をシリコン薄層５に貼り付け、シリコンウエハ１から取り出す。この工程によりシリコンウエハ１から半導体デバイスが形成されたシリコン層７（シリコン薄層５（ｎドレイン領域１２）とシリコン積層６（ｎドリフト領域１３）を合わせた層）は分離される。（図６）。後に残されたシリコンウエハ１ａは外周部にエピタキシャル成長で形成されたシリコン積層６が付いた状態の図１５のようになる。
【００４１】
つぎに、シリコン層７に貼り付けられたガラス保持基板１１を外し、シリコン層７の裏面（ガラス保持基板１１が貼り付けられた面と逆の面）にアルミニウムからなる裏面電極であるドレイン電極１４を形成する（図７）。
【００４２】
つぎに、ドレイン電極１４（シリコン層７の裏面側）をダイシングテープ１６に貼り付け、ダイシングライン１７に沿って所望の大きさに表面構造８を有するシリコン層７とドレイン電極１４をダイシングする。続いて縦型ＭＯＳＦＥＴが形成された半導体チップ１８をダイシングテープ１６から外す。図８のＡ部の拡大図が図１６である。（図８）。
【００４３】
つぎに、シリコンウエハ１ａの再利用について説明する。
まず、シリコン層７が取り除かれた後の外周部が凸状となっているシリコンウエハ１ａを平坦化する。この方法は機械的研磨、化学的エッチング、ＣＭＰなどが組み合わされる（図９）。
【００４４】
つぎに、表面が平坦化されたシリコンウエハ１ａに再度トレンチを形成しその後再度、空洞４ａおよびシリコン薄層５ａを形成する（図１０）。
つぎに、図４に戻り前記の工程を繰り返す。
【００４５】
シリコンウエハ１ａの厚さが薄くなって工程限界の厚さのシリコンウエハ１ｂとなった段階で、同一導電型で同じ不純物濃度のシリコンをシリコンウエハ１ｂ上にエピタキシャル成長層１９を形成して元のシリコンウエハ１の厚さと同じ厚さのシリコンウエハ１ｃにする（図１１）。尚、エピタキシャル成長層１９を形成しないで、シリコンウエハ１ｂの裏面に図示しない厚さ調整用の調整膜（例えば、絶縁膜）を形成して全体の厚みを元のシリコンウエハ１の厚みと同じ厚みにしても構わない。
【００４６】
以上のようにして、元の厚さに戻されたシリコンウエハ１ｃは、トレンチ２を形成する工程に戻され、同じ工程を繰り返す。シリコンウエハ１ａの厚さが薄くなっていても製造上問題がない場合には、このエピタキシャル成長層１９や調整膜を形成する必要はない。
【００４７】
このように、シリコンウエハ１ｂ、１ｃを再利用できることで製造コストを大幅に削減することができる。
また、非特許文献５のようなポーラスシリコン部がないため、半導体デバイスの漏れ電流を小さくできる。
【００４８】
尚、図示しないが、前記の工程では、シリコン層７を切り離した後、ドレイン電極１４などの裏面電極を形成したが、シリコンウエハ１中の空洞４に達する貫通孔を形成し、この貫通孔を通して空洞４へドレイン電極１４などの裏面電極を形成するガスを流入し、この裏面電極を空洞４の内壁にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で成膜してもよい。
【００４９】
また、シリコン層７にＩＣを形成する場合などにおいて、裏面に絶縁膜を形成したい場合は、、前記の貫通孔を通して絶縁膜を形成するガスを流入し、絶縁膜を空洞の内壁にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で成膜してもよい。
【００５０】
また、図示しないが、シリコンウエハ１から空洞４上のシリコン層７を切り離すのにシリコンウエハ１を貫通しないレーザーダイシングを用いてもよい。
図１〜図１１に示す第１実施例では、縦型ＭＯＳＦＥＴを例に挙げて説明したが、ＩＣ（集積回路）やＭＥＭＳデバイスおよび太陽電池セルなどにもこの発明は適用できる。また、曲げられることを利点とするフレキシブルＩＣやフレキシブル太陽電池などの半導体装置にも適用が考えられる。
【実施例２】
【００５１】
図１７〜図１９は、この発明の第２実施例の半導体装置の製造方法を示す工程図であり、工程順に示した要部製造工程断面図である。第１実施例との違いは、空洞４ｂが図３のようにシリコンウエハ１全域に渡って連続して形成された状態ではなく、図３の空洞４が分割されて複数の空洞４ｂが形成された形になっている点である。
【００５２】
また、裏面電極を形成しないでチップ化されるので、裏面電極が不要なＩＣなどの場合に適する。裏面電極を形成しないので、シリコンウエハ１の不純物濃度は高濃度にする必要がなく低濃度でもよい。
【００５３】
この実施例においても実施例１と同様に、シリコン薄層５ｂをシリコンウエハ１から切り離した後、シリコンウエハ１を平坦化して再利用することができる。
図１７は、図２に相当する要部製造断面図である。トレンチ２の間隔を２種類にして幅広のシリコン柱３ａと幅狭のシリコン柱３が残るようにエッチングしてトレンチ２を形成する。つまり、トレンチ２が形成されないシリコン柱の幅を２種類にする。狭い間隔Ｗ（幅狭のシリコン柱３の幅）は０．８μｍ、広い間隔Ｗ１（幅広のシリコン柱３ａの幅）は１μｍ〜２μｍ程度とする。第１実施例の場合と同様に、トレンチ２の直径Ｄは０．４μｍ、深さＴは２μｍとする。この狭い間隔Ｗで形成されるトレンチ２の集団がトレンチ群５３であり、空洞４ｂが形成され半導体チップ形成領域１８ｂとなる。
【００５４】
また、幅広のシリコン柱３ａのある箇所は半導体チップを切り出すダイシングラインになる箇所である。
図１８は、図３に相当する要部断面図である。図３と同様の条件で熱処理し、幅狭のシリコン柱３のみを空洞化させることで空洞４ｂを複数個形成する。つまり、幅狭のシリコン柱３は前記したように空洞化され、幅広のシリコン柱３ａ（間隔が広い箇所）は空洞化されないので、空洞４ｂは分散された状態（分割された状態）になる。また、幅広のシリコン柱３ａは空洞化工程で幅が狭いシリコン柱３ｂとなる。
【００５５】
図１９は、図８に相当する要部製造断面図である。空洞４ｂが形成されないシリコン柱３ｂをダイシングライン１７ａに沿ってシリコン薄層５ｂとこの上にエピタキシャル成長などにより形成されるシリコン積層６ａとで構成されるシリコン層７ａをダイシングして半導体チップ１８ａとする。このときダイシングはハーフカットダイシングとする。また、シリコン柱３ｂの幅よりダイシング幅（切り代の幅）を広くすることで、チップ化されたシリコン層７ａをシリコンウエハ１から切り離すことができる。シリコンウエハ１の表面の回路形成領域８ａにはＩＣなどが形成される。
【００５６】
また、実施例１と同様にシリコン薄層５ｂの上にシリコン積層６ａを形成せずに、シリコン薄層５ｂに直接ＩＣなどを形成し、ダイシングすることも可能である。
図２０は、複数の空洞を有し半導体チップ形成領域を示したシリコンウエハ１であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＢ部の拡大図である。図２０（ａ）は、図１７の工程のシリコンウエハ１の要部平面図である。
【００５７】
空洞４ｂの大きさが半導体チップ形成領域１８ｂの大きさより大きくなるようにする。また、ダイシング幅Ｗ３（ダイシング時の切り代の幅）をシリコン柱３ｂの幅Ｗ２より大きくするとダイシング後にシリコン柱３ｂは除去され、半導体チップ形成領域１８ｂはシリコンウエハ１から切り離されて半導体チップ１８ａが形成される。
【符号の説明】
【００５８】
１、１ａ、１ｂ、１ｃ シリコンウエハ
２ トレンチ
３ シリコン柱
３ａ 幅広のシリコン柱
３ｂ シリコン柱（空洞形成後）
４、４ａ、４ｂ 空洞
５、５ａ、５ｂ シリコン薄層
６、６ａ シリコン積層
７、７ａ シリコン層
８ 表面構造
８ａ 回路形成領域
９ 切断箇所
１０ 粘着膜
１１ ガラス保持基板
１２ ｎドレイン領域
１３ ｎドリフト領域
１４ ドレイン電極
１６ ダイシングテープ
１７、１７ａ ダイシングライン
１８，１８ａ 半導体チップ
１８ｂ 半導体チップ形成領域
１９ エピタキシャル成長層
５１ 外周部
５２ 中央部
５３ トレンチ群
【技術分野】
【０００１】
この発明は、シリコンウエハの表面に形成した半導体デバイスをシリコンウエハ表面から取り出し、残されたシリコンウエハを再度半導体デバイスを作るために使用することができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般的にシリコンを材料とする半導体デバイスはシリコンウエハおよびそれから取り出された半導体チップの最表面に形成され、半導体チップの厚みの多くの部分が半導体デバイスの機能を担っていないため、放熱性の向上、パッケージの小型化およびシリコン貫通配線の短縮などが必要とされるＩＣ（集積回路）、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｃｈａｎｉｃａｌ Ｓｙｓｔｅｍ：マイクロマシン）などの製品では、裏面からシリコンウエハを削って半導体チップを薄くしている。
【０００３】
また、パワー半導体デバイスでは半導体チップの厚さによる寄生的な抵抗を削減するために裏面からシリコンウエハを削り半導体チップを薄くすることが特許文献１および非特許文献１に記載されている。
【０００４】
また、この研削は一般的に砥石により行われるが、この工程を追加することにより製造コストの上昇を招くばかりか、その過程においてシリコンウエハの研削面に破砕層や加工歪層を導入し、シリコンウエハの折り曲げに対する強度を低下させ、その後の製造工程における取り扱いを難しくすることが非特許文献２に記載されている。
【０００５】
また、太陽電池セルの製造においては、そのコストの多くを占めるシリコンウエハの使用量を減らすため、シリコンインゴットからの取れ数を増やしてウエハ一枚当たりのコストを下げるために薄いシリコンウエハを使用したり、溶融したシリコンから取り出したシリコンリボンを使用したりするなどの製法が取られていることが非特許文献３に記載されている。
【０００６】
また、半導体産業一般において半導体製品の製造量に応じたシリコンウエハの調達は経営上の重要な課題である。
また、地球温暖化に対する取り組みとして、半導体デバイスの製造過程におけるエネルギー使用量を削減する努力が必要とされている。エネルギーの利用効率の視点から考えると、半導体チップを削って薄膜化するこれまでの製造工程で行われているような「エネルギーを投じて作製したシリコンウエハの大部分をエネルギーを投じて削る工程」は改善されるべきである。
【０００７】
また、軽量性や柔軟性、大面積などを特徴とする半導体デバイスの開発が進んでいる。例えば太陽電池では有機薄膜上に成膜されたアモルファスシリコンによりｐｎ接合を形成し、柔軟性を持つ軽量な太陽電池として注目を集めている（非特許文献４）。ただし、一般的に、アモルファスシリコンやポリシリコンを材料とする半導体デバイスの性能は単結晶半導体デバイスの性能と比較すると劣り、単結晶半導体デバイスの性能を持ちつつも柔軟性を持った半導体デバイスの登場が望まれている。
【０００８】
上述の如く、半導体チップをさらに薄くすることは多くの製品において重要であるが、その手段としてシリコン基板裏面からの研削することはシリコンウエハに割れの原因となる欠陥を導入し、その後の製造プロセスを難しくする。さらにはシリコンウエハの多くの部分が削られるため、材料の利用効率が著しく低いという問題があった。
【０００９】
このような背景の下、半導体デバイスを薄くするための製造工程を製造段階の初期に行う製造方法が開発されている（非特許文献５参照）。
この方法によれば半導体デバイスは次のように製造される。シリコンウエハの任意の位置でのポーラスシリコンの形成とその後のアニールによってシリコンウエハ中に空洞を形成し、シリコンのエピタキシャル成長により所望の厚さにした後ＣＭＯＳ製造工程を行い、最終的には空洞の上の半導体デバイスのみを取り出す。このような製造工程の順序を採用することにより、従来の方法で製造段階の後期に行われていたウエハ研削をなくすことが出来、製造段階後期の工程不良による損失を少なくすることに成功している。製造段階後期の工程不良は、それまでに行われた製造工程が無駄になることから、製造段階初期に発生する工程不良よりも損失が大きい。
【００１０】
また、特許文献２〜４にはシリコンウエハに多数のトレンチを形成した後、水素中でアニールすると、これらのトレンチの形状が変化し、ある条件下ではシリコンウエハ内に空洞を作ることが記載されている。
【００１１】
また、特許文献５には、分離領域となる多孔質層と多孔質層の全体を覆う半導体領域を有する半導体基板を準備し、半導体領域に回路素子を形成し、半導体領域と半導体基板を多孔質層で分離することが記載されている。
【００１２】
また、特許文献６には、陽極酸化することでシリコンウエハの表面を多孔質化し、その上にエピタキシャル成長層を形成して半導体デバイスを形成した後、多孔質層でシリコンウエハとエピタキシャル成長層を切り離すことが記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特許第４１８５７０４号公報
【特許文献２】特許第４０７４０５１号公報
【特許文献３】特開２００７−２６６６１３号公報
【特許文献４】特開２００７−２７３９９３号公報
【特許文献５】特開２００６−８０２３７号公報
【特許文献６】特開２００９−５９８１７号公報
【非特許文献】
【００１４】
【非特許文献１】Ｐｏｗｅｒ Ｔｒｅｎｃｈ ＭＯＳＦＥＴ Ｄｅｖｉｃｅｓ ｏｎ Ｍｅｔａｌ Ｓｕｂｓｔｒａｔｅｓ， Ｑ． Ｗａｎｇ， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ．２９，Ｎｏ．９，Ｓｅｐ．２００８
【非特許文献２】ディスコ社ウェブサイト、［ｏｎｌｉｎｅ］、インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｄｉｓｃｏ．ｃｏ．ｊｐ／ｊｐ／ｓｏｌｕｔｉｏｎ／ｌｉｂｒａｒｙ／ｔｈｉｎ．ｈｔｍｌ＞
【非特許文献３】"Ｓｏｌａｒ ｃｅｌｌｓ： ｐａｓｔ， ｐｒｅｓｅｎｔ， ｆｕｔｕｒｅ"，Ａ．Ｇｏｅｔｚｂｅｒｇｅｒ，Ｓｏｌａｒ Ｅｎｅｒｇｙ Ｍａｔｅｒｉａｌｓ＆Ｓｏｌａｒ Ｃｅｌｌｓ ７４ （２００２） ｐｐ． １−１１
【非特許文献４】"Ｐｒｏｄｕｃｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｌａｒｇｅ−Ａｒｅａ，Ｌｉｇｈｔ Ｗｅｉｇｈｔ，Ｆｌｅｘｉｂｌｅ，Ｓｏｌａｒ Ｃｅｌｌ ａｎｄ Ｍｏｄｕｌｅ"，Ｍ．Ｓｈｉｍｏｓａｗａ ｅｔ ａｌ，ＭＲＳ Ｓｐｒｉｎｇ Ｍｅｅｔｉｎｇ ２００８
【非特許文献５】"Ａ Ｓｅａｍｌｅｓｓ Ｕｌｔｒａ−Ｔｈｉｎ Ｃｈｉｐ Ｆａｂｒｉｃａｔｉｏｎ ａｎｄ Ａｓｓｅｍｂｌｙ Ｐｒｏｃｅｓｓ"，Ｍ．Ｚｉｍｍｅｒｍａｎｎ ｅｔ ａｌ，ＩＥＤＭ ２００６
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、前記の非特許文献５の製造方法では構造中にポーラスシリコン部を不可避的に持つことから、空洞上に形成した半導体デバイスの漏れ電流が大きくなるという問題がある。この漏れ電流の増大はポーラスシリコン部においてトラップ密度が高いことに起因する。このような漏れ電流の増大は低消費電力が重要となる製品、例えば電力変換用パワー半導体デバイスでは望ましくなく回避する必要がある。
【００１６】
また、前記の特許文献１〜６および前記の非特許文献１〜５では、シリコンウエハに空洞を形成し、空洞上のシリコン層に半導体デバイスを形成し、このシリコン層をシリコンウエハから切り離して半導体チップにし、さらに残されたシリコンウエハを再度利用することについては記載されていない。
【００１７】
この発明の目的は、前記の課題を解決して、シリコンウエハ中に空洞を形成し、空洞上のシリコン層に半導体デバイスを形成し、半導体デバイスを形成したシリコン層を取り出す半導体装置の製造方法を提供することである。また、空洞上のシリコン層に形成された半導体デバイスを取り出した後の残されたシリコンウエハを半導体デバイスを作るために再使用することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、を備えた半導体装置の製造方法とする。
【００１９】
特許請求の範囲の請求項２記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、を備えた半導体装置の製造方法とする。
【００２０】
特許請求の範囲の請求項３記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、を備えた半導体装置の製造方法とする。
【００２１】
特許請求の範囲の請求項４記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、を備えた半導体装置の製造方法とする。
【００２２】
特許請求の範囲の請求項５記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、前記シリコン薄層を取り出した後に残されたシリコンウエハを平坦化する工程と、を含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法。
特許請求の範囲の請求項６記載の発明によれば、シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、前記シリコン層を取り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法とする。
【００２３】
特許請求の範囲の請求項７記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、前記シリコン薄層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法とする。
【００２４】
特許請求の範囲の請求項８記載の発明によれば、シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、前記シリコン層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用する半導体装置の製造方法。
【００２５】
特許請求の範囲の請求項９記載の発明によれば、請求項１〜８のいずれか一項に記載の発明において、前記高濃度の水素雰囲気が１００％水素雰囲気であるとよい。
特許請求の範囲の請求項１０記載の発明によれば、請求項２、４、６、８のいずれか一項に記載の発明において、前記シリコン積層がエピタキシャル成長層であるとよい。
【００２６】
特許請求の範囲の請求項１１記載の発明によれば、請求項５〜８のいずれか一項に記載の発明において、前記シリコンウエハの厚みが工程限界厚みに達したとき、前記シリコンウエハ表面を平坦化した後、前記シリコンウエハ表面に該シリコンウエハと同一導電型で同じ不純物濃度のエピタキシャル成長層もしくは前記シリコンウエハ裏面に厚み調整用の調整膜（例えば、絶縁膜）を形成し全体の厚みを元の厚みに戻してシリコンウエハを再利用するとよい。
【００２７】
特許請求の範囲の請求項１２記載の発明によれば、請求項１〜８のいずれか一項に記載の発明において、前記シリコンウエハ中の前記空洞に達する貫通孔を形成する工程と、該貫通孔を通して前記空洞へ絶縁体もしくは導電体を形成するガスを流入し、前記絶縁体もしくは前記導電体を前記空洞の内壁にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成する工程とを含む半導体装置の製造方法とする。
【発明の効果】
【００２８】
この発明によれば、シリコンウエハの表面層に空洞を形成し、この空洞上のシリコン層の表面（シリコン薄層上に形成したシリコン積層の表面）に半導体デバイスの表面構造を形成した後、空洞上のシリコン層をシリコンウエハから切り離して半導体デバイス（半導体チップ）を形成することができる。さらに、切り離された空洞下のシリコンウエハは再度半導体デバイスを形成するために再利用することができる。
【００２９】
また、空洞上のシリコン薄層に形成されるシリコン積層の厚さを調整することで、所望の厚さの半導体デバイスを得ることができる。
また、半導体デバイスを繰り返し形成して、シリコンウエハの厚さが工程限界に達したときに、エピタキシャル成長層や厚さ調整膜を薄くなったシリコンウエハに形成して元のシリコンウエハの厚さに戻すことで、再度シリコンウエハを利用できるようになる。
【００３０】
このように、シリコンウエハを再利用することで製造コストを大幅に削減できる。
【図面の簡単な説明】
【００３１】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図２】図１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図３】図２に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図４】図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図５】図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図６】図５に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図７】図６に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図８】図７に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図９】図８に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図１０】図９に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図１１】図１０に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図１２】トレンチを形成したシリコンウエハの要部平面図である。
【図１３】トレンチが変形する様子を示す図である。
【図１４】表面構造の詳細図である。
【図１５】シリコン層を取り去ったシリコンウエハの要部断面図である。
【図１６】ＭＯＳＦＥＴの要部断面図である。
【図１７】この発明の第２実施例の半導体装置の要部製造工程断面図で、図２に相当する図である。
【図１８】図１７に続く、この発明の第２実施例の半導体装置の要部製造工程断面図で、図３に相当する図である。
【図１９】図１８に続く、この発明の第２実施例の半導体装置の要部製造工程断面図で、図８に相当する図である。
【図２０】複数の空洞を有し半導体チップ形成領域を示したシリコンウエハであり、（ａ）は要部平面図、（ｂ）は（ａ）のＢ部の拡大図である。
【発明を実施するための形態】
【００３２】
実施の形態を以下の実施例で説明する。尚、図中のｎは導電型がｎ型、ｐは導電型がｐ型を示す。これらの導電型は逆にしても構わない。
【実施例１】
【００３３】
図１〜図１１は、この発明の第１実施例の半導体装置の製造方法を示す工程図であり、工程順に示した要部製造工程断面図である。ここでは半導体装置として、薄い縦型のｎチャネルＭＯＳＦＥＴを例として挙げた。
【００３４】
低比抵抗（高不純物濃度）のｎ型のシリコンウエハ１を準備する。この比抵抗は従来の縦型ＭＯＳＦＥＴの作製に用いられていたエピタキシャルウエハの高濃度基板の比抵抗と同等であり、縦型ＭＯＳＦＥＴのドレイン領域の不純物濃度として最適な値とする（図１）。
【００３５】
つぎに、シリコンウエハ１表面に図示しないＳｉＮ膜を形成し、その上に図示しないレジスト膜を被覆し、フォトリソグラフィーによりレジスト膜をパターニングし、このレジスト膜をマスクにＳｉＮ膜をパターニングする。このパターニングされたＳｉＮ膜をマスクにＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により所望の深さまでエッチングしてトレンチ２を形成する。ここでエッチングする幅、エッチングの深さはその後の工程でシリコンウエハ１中に空洞４を形成するのに最適な量とする。エッチングで形成するトレンチ２の平面形状は、例えば図１２で示すように円形にし、トレンチ２の配置は格子状（等間隔配置）にする。また、図２に示すように、例えばトレンチの間隔Ｗを０．８μｍとし、エッチングによるトレンチ深さＴを２μｍとし、その直径Ｄを０．４μｍとする。また、このトレンチ２の形成領域はシリコンウエハ１の外周部５１を残し、複数の半導体チップ形成予定領域であるシリコンウエハ１の中央部５２（外周部５１で囲まれたシリコンウエハ領域）とする。
【００３６】
つまり、トレンチ２を深さＴが２μｍで直径Ｄが０．４μｍの円筒とする。トレンチ２が形成されない箇所はシリコン柱３（シリコン壁）となる。これは断面形状が柱のようになるのでここではそのように呼ぶことにする。尚、図２は図１２のＸ−Ｘ線で切断した要部断面図である。ここではトレンチ２の平面形状は図２に示すように円形であるが、多角形状やストライプ形状であっても構わない（図２）。
【００３７】
つぎに、減圧、高濃度の水素雰囲気中（１００％の水素雰囲気中が好ましい）で、温度１１００℃、圧力６０Ｔｏｒｒの条件で熱処理を行う。この工程において表面のシリコン原子は表面ポテンシャルが最小となるように移動し、図１３に示すようにトレンチ２の形状は変形する。このときトレンチ２の深さＴ、直径Ｄ、間隔Ｗが最適（例えば、上記の数値など）であれば、シリコンウエハ１中に空洞４が形成される。この空洞４は、外周部を除くシリコンウエハ１のほぼ全面に渡るように形成される。言い換えると空洞４が形成されていないのはシリコンウエハ１の外周部だけとなる。この空洞４の高さは1μｍ程度で空洞４上のシリコンウエハ（シリコン薄層５）の厚さは１μｍ程度である（図３）。尚、空洞４上にシリコン薄層５を有するシリコン基板（ウエハ）のことをＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）基板という。
【００３８】
つぎに、シリコンウエハ１表面（シリコン薄層５上）に縦型ＭＯＳＦＥＴのドリフト領域として最適な濃度のシリコンをエピタキシャル成長させてシリコン積層６を形成する。シリコン積層６を形成するのは、シリコン薄層５の厚さが１μｍと半導体デバイスを形成するには薄過ぎるからである。このシリコン薄層５とシリコン積層６を合わせた層をシリコン層７とする。このときのドリフト領域は均一な不純物濃度を有するｎ層（ｎドリフト領域１３）の場合や、比較的高濃度のｐ層とｎ層が横方向に繰り返えされる構造の超接合（ｓｕｐｅｒ ｊｕｎｃｔｉｏｎ）構造であってもよい。ドリフト領域の厚さは、所望の耐圧が得られる厚さとする。尚、フリキシブルＩＣやＭＥＭＳなど薄い素子を形成する場合にはシリコン積層６を形成しないでシリコン薄層５に直接素子を形成し次工程に進むとよい（図４）。
【００３９】
つぎに、従来の縦型ＭＯＳＦＥＴの製造方法と同じように、例えば図１４に示すように、ｎドリフト領域１３となるシリコン積層６の表面層に形成したｐベース領域３１（ｐボディ）、ゲート絶縁膜３４、ゲート絶縁膜３４上に形成したゲート電極３５、ｐベース領域３１の表面層に形成したｎソース領域３２、ｐベース領域３１とコンタクトを取るｐコンタクト領域３３、ゲート電極３５上を被覆する層間絶縁膜３６およびソース電極３７などを有する表面構造８を形成する。尚、表面構造８には最上面にはポリイミドなどの表面保護膜が被覆しているがここでは図示されていない。また、ここではプレーナゲート型の表面構造８の例を示したがこれに限らずトレンチゲート型の表面構造などの場合もある（図５）。
【００４０】
つぎに、空洞４上のシリコン薄層５とシリコン積層６を合わせたシリコン層７を図５の切断箇所９でシリコンウエハ１の表面から取り出す。その方法を説明する。
まず、空洞４上のシリコン薄層５をつないでいるシリコンウエハ１の外周部の接続部（切断箇所９）をダイシングで切断する。このダイシングは、空洞４下のシリコンウエハ１がダイシングされないハーフカットダイシングとする。これにより空洞４上にあったシリコン薄層５とシリコン積層６で構成されたシリコン層７はその保持する部分を失い、空洞４の底に落ちてシリコンウエハ１と接触する。その後、粘着膜１０のついたガラス保持基板１１をシリコン薄層５に貼り付け、シリコンウエハ１から取り出す。この工程によりシリコンウエハ１から半導体デバイスが形成されたシリコン層７（シリコン薄層５（ｎドレイン領域１２）とシリコン積層６（ｎドリフト領域１３）を合わせた層）は分離される。（図６）。後に残されたシリコンウエハ１ａは外周部にエピタキシャル成長で形成されたシリコン積層６が付いた状態の図１５のようになる。
【００４１】
つぎに、シリコン層７に貼り付けられたガラス保持基板１１を外し、シリコン層７の裏面（ガラス保持基板１１が貼り付けられた面と逆の面）にアルミニウムからなる裏面電極であるドレイン電極１４を形成する（図７）。
【００４２】
つぎに、ドレイン電極１４（シリコン層７の裏面側）をダイシングテープ１６に貼り付け、ダイシングライン１７に沿って所望の大きさに表面構造８を有するシリコン層７とドレイン電極１４をダイシングする。続いて縦型ＭＯＳＦＥＴが形成された半導体チップ１８をダイシングテープ１６から外す。図８のＡ部の拡大図が図１６である。（図８）。
【００４３】
つぎに、シリコンウエハ１ａの再利用について説明する。
まず、シリコン層７が取り除かれた後の外周部が凸状となっているシリコンウエハ１ａを平坦化する。この方法は機械的研磨、化学的エッチング、ＣＭＰなどが組み合わされる（図９）。
【００４４】
つぎに、表面が平坦化されたシリコンウエハ１ａに再度トレンチを形成しその後再度、空洞４ａおよびシリコン薄層５ａを形成する（図１０）。
つぎに、図４に戻り前記の工程を繰り返す。
【００４５】
シリコンウエハ１ａの厚さが薄くなって工程限界の厚さのシリコンウエハ１ｂとなった段階で、同一導電型で同じ不純物濃度のシリコンをシリコンウエハ１ｂ上にエピタキシャル成長層１９を形成して元のシリコンウエハ１の厚さと同じ厚さのシリコンウエハ１ｃにする（図１１）。尚、エピタキシャル成長層１９を形成しないで、シリコンウエハ１ｂの裏面に図示しない厚さ調整用の調整膜（例えば、絶縁膜）を形成して全体の厚みを元のシリコンウエハ１の厚みと同じ厚みにしても構わない。
【００４６】
以上のようにして、元の厚さに戻されたシリコンウエハ１ｃは、トレンチ２を形成する工程に戻され、同じ工程を繰り返す。シリコンウエハ１ａの厚さが薄くなっていても製造上問題がない場合には、このエピタキシャル成長層１９や調整膜を形成する必要はない。
【００４７】
このように、シリコンウエハ１ｂ、１ｃを再利用できることで製造コストを大幅に削減することができる。
また、非特許文献５のようなポーラスシリコン部がないため、半導体デバイスの漏れ電流を小さくできる。
【００４８】
尚、図示しないが、前記の工程では、シリコン層７を切り離した後、ドレイン電極１４などの裏面電極を形成したが、シリコンウエハ１中の空洞４に達する貫通孔を形成し、この貫通孔を通して空洞４へドレイン電極１４などの裏面電極を形成するガスを流入し、この裏面電極を空洞４の内壁にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で成膜してもよい。
【００４９】
また、シリコン層７にＩＣを形成する場合などにおいて、裏面に絶縁膜を形成したい場合は、、前記の貫通孔を通して絶縁膜を形成するガスを流入し、絶縁膜を空洞の内壁にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で成膜してもよい。
【００５０】
また、図示しないが、シリコンウエハ１から空洞４上のシリコン層７を切り離すのにシリコンウエハ１を貫通しないレーザーダイシングを用いてもよい。
図１〜図１１に示す第１実施例では、縦型ＭＯＳＦＥＴを例に挙げて説明したが、ＩＣ（集積回路）やＭＥＭＳデバイスおよび太陽電池セルなどにもこの発明は適用できる。また、曲げられることを利点とするフレキシブルＩＣやフレキシブル太陽電池などの半導体装置にも適用が考えられる。
【実施例２】
【００５１】
図１７〜図１９は、この発明の第２実施例の半導体装置の製造方法を示す工程図であり、工程順に示した要部製造工程断面図である。第１実施例との違いは、空洞４ｂが図３のようにシリコンウエハ１全域に渡って連続して形成された状態ではなく、図３の空洞４が分割されて複数の空洞４ｂが形成された形になっている点である。
【００５２】
また、裏面電極を形成しないでチップ化されるので、裏面電極が不要なＩＣなどの場合に適する。裏面電極を形成しないので、シリコンウエハ１の不純物濃度は高濃度にする必要がなく低濃度でもよい。
【００５３】
この実施例においても実施例１と同様に、シリコン薄層５ｂをシリコンウエハ１から切り離した後、シリコンウエハ１を平坦化して再利用することができる。
図１７は、図２に相当する要部製造断面図である。トレンチ２の間隔を２種類にして幅広のシリコン柱３ａと幅狭のシリコン柱３が残るようにエッチングしてトレンチ２を形成する。つまり、トレンチ２が形成されないシリコン柱の幅を２種類にする。狭い間隔Ｗ（幅狭のシリコン柱３の幅）は０．８μｍ、広い間隔Ｗ１（幅広のシリコン柱３ａの幅）は１μｍ〜２μｍ程度とする。第１実施例の場合と同様に、トレンチ２の直径Ｄは０．４μｍ、深さＴは２μｍとする。この狭い間隔Ｗで形成されるトレンチ２の集団がトレンチ群５３であり、空洞４ｂが形成され半導体チップ形成領域１８ｂとなる。
【００５４】
また、幅広のシリコン柱３ａのある箇所は半導体チップを切り出すダイシングラインになる箇所である。
図１８は、図３に相当する要部断面図である。図３と同様の条件で熱処理し、幅狭のシリコン柱３のみを空洞化させることで空洞４ｂを複数個形成する。つまり、幅狭のシリコン柱３は前記したように空洞化され、幅広のシリコン柱３ａ（間隔が広い箇所）は空洞化されないので、空洞４ｂは分散された状態（分割された状態）になる。また、幅広のシリコン柱３ａは空洞化工程で幅が狭いシリコン柱３ｂとなる。
【００５５】
図１９は、図８に相当する要部製造断面図である。空洞４ｂが形成されないシリコン柱３ｂをダイシングライン１７ａに沿ってシリコン薄層５ｂとこの上にエピタキシャル成長などにより形成されるシリコン積層６ａとで構成されるシリコン層７ａをダイシングして半導体チップ１８ａとする。このときダイシングはハーフカットダイシングとする。また、シリコン柱３ｂの幅よりダイシング幅（切り代の幅）を広くすることで、チップ化されたシリコン層７ａをシリコンウエハ１から切り離すことができる。シリコンウエハ１の表面の回路形成領域８ａにはＩＣなどが形成される。
【００５６】
また、実施例１と同様にシリコン薄層５ｂの上にシリコン積層６ａを形成せずに、シリコン薄層５ｂに直接ＩＣなどを形成し、ダイシングすることも可能である。
図２０は、複数の空洞を有し半導体チップ形成領域を示したシリコンウエハ１であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＢ部の拡大図である。図２０（ａ）は、図１７の工程のシリコンウエハ１の要部平面図である。
【００５７】
空洞４ｂの大きさが半導体チップ形成領域１８ｂの大きさより大きくなるようにする。また、ダイシング幅Ｗ３（ダイシング時の切り代の幅）をシリコン柱３ｂの幅Ｗ２より大きくするとダイシング後にシリコン柱３ｂは除去され、半導体チップ形成領域１８ｂはシリコンウエハ１から切り離されて半導体チップ１８ａが形成される。
【符号の説明】
【００５８】
１、１ａ、１ｂ、１ｃ シリコンウエハ
２ トレンチ
３ シリコン柱
３ａ 幅広のシリコン柱
３ｂ シリコン柱（空洞形成後）
４、４ａ、４ｂ 空洞
５、５ａ、５ｂ シリコン薄層
６、６ａ シリコン積層
７、７ａ シリコン層
８ 表面構造
８ａ 回路形成領域
９ 切断箇所
１０ 粘着膜
１１ ガラス保持基板
１２ ｎドレイン領域
１３ ｎドリフト領域
１４ ドレイン電極
１６ ダイシングテープ
１７、１７ａ ダイシングライン
１８，１８ａ 半導体チップ
１８ｂ 半導体チップ形成領域
１９ エピタキシャル成長層
５１ 外周部
５２ 中央部
５３ トレンチ群
【特許請求の範囲】
【請求項１】
シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、前記シリコン薄層を取り出した後に残されたシリコンウエハを平坦化する工程と、を含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
【請求項６】
シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、前記シリコン層を取り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
【請求項７】
シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、前記シリコン薄層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
【請求項８】
シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、前記シリコン層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
【請求項９】
前記高濃度の水素雰囲気が１００％水素雰囲気であることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記シリコン積層がエピタキシャル成長層であることを特徴とする請求項２、４、６、８のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記シリコンウエハの厚みが工程限界厚みに達したとき、前記シリコンウエハ表面を平坦化した後、前記シリコンウエハ表面に該シリコンウエハと同じ不純物濃度のエピタキシャル成長層もしくは前記シリコンウエハ裏面に厚み調整用の調整膜を形成し全体の厚みを元の厚みに戻してシリコンウエハを再利用することを特徴とする請求項５〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記シリコンウエハ中の前記空洞に達する貫通孔を形成する工程と、該貫通孔を通して前記空洞へ絶縁体または導電体を形成するガスを流入し、前記絶縁体もしくは前記導電体を前記空洞の内壁にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）もしくはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成する工程と、を含むことを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項３】
シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層を取り出す工程と、前記シリコン薄層を取り出した後に残されたシリコンウエハを平坦化する工程と、を含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
【請求項６】
シリコンウエハの外周部を残し、複数の半導体チップ形成予定領域となる中央部のシリコンウエハ表面に複数のトレンチを等間隔で形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチを変形させ前記シリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層を取り出す工程と、前記シリコン層を取り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
【請求項７】
シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハであるシリコン薄層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン薄層をダイシングで切り出して半導体チップにする工程と、前記シリコン薄層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
【請求項８】
シリコンウエハの外周部を残し、各半導体チップ形成予定領域である中央部のシリコンウエハ表面に等間隔で配置される複数のトレンチからなるトレンチ群を複数個、前記トレンチ群間で向かい合う前記トレンチの間隔を前記トレンチ群内の前記トレンチの間隔より広くなるように形成する工程と、高濃度の水素雰囲気中でアニールすることにより前記トレンチ群内の前記トレンチを変形させて前記半導体チップ形成予定領域のシリコンウエハ中に空洞を形成する工程と、前記空洞上の前記シリコンウエハ表面にシリコン積層を形成し前記空洞上の前記シリコンウエハであるシリコン薄層と前記シリコン積層からなるシリコン層に素子を形成する工程と、前記シリコンウエハから前記空洞上の前記シリコン層をダイシングで切り出して半導体チップにする工程と、前記シリコン層を切り出した後に残されたシリコンウエハを平坦化する工程とを含み、該平坦化されたシリコンウエハに再度前記の一連の工程を繰り返すことで前記シリコンウエハを再利用することを特徴とする半導体装置の製造方法。
【請求項９】
前記高濃度の水素雰囲気が１００％水素雰囲気であることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記シリコン積層がエピタキシャル成長層であることを特徴とする請求項２、４、６、８のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記シリコンウエハの厚みが工程限界厚みに達したとき、前記シリコンウエハ表面を平坦化した後、前記シリコンウエハ表面に該シリコンウエハと同じ不純物濃度のエピタキシャル成長層もしくは前記シリコンウエハ裏面に厚み調整用の調整膜を形成し全体の厚みを元の厚みに戻してシリコンウエハを再利用することを特徴とする請求項５〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記シリコンウエハ中の前記空洞に達する貫通孔を形成する工程と、該貫通孔を通して前記空洞へ絶縁体または導電体を形成するガスを流入し、前記絶縁体もしくは前記導電体を前記空洞の内壁にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）もしくはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で形成する工程と、を含むことを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−２３６５８（Ｐ２０１１−２３６５８Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２００９−１６９１９５（Ｐ２００９−１６９１９５）
【出願日】平成２１年７月１７日（２００９．７．１７）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２１年７月１７日（２００９．７．１７）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
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