半導体装置の製造方法
【課題】８インチ径のＦＺウエハを用いる製造ラインで、投入ウエハの厚さを従来のものより薄くしても、ウエハの割れ欠けの頻度を従来と同様の程度に抑えることのできる半導体装置の製造方法を提供すること。
【解決手段】ＦＺ法により形成される８インチ径用のＳｉ単結晶インゴット１００から、耐圧に必要な厚さ以上であって７００μｍ未満のＦＺウエハを切り出す工程、ＣＺ法により形成される８インチ径用のＳｉ結晶インゴット１００から、前記ＦＺウエハ１０３の厚さと合わせて７００μｍ以上となる厚さのＣＺウエハ１０６を切り出す工程、前記ＦＺウエハ１０３と前記ＣＺウエハ１０６を一方の主面で貼り合わせて貼り合わせウエハとする工程、前記貼り合わせウエハの前記ＦＺウエハの他方の面を研磨し鏡面化する工程、前記ＦＺウエハ１０３の鏡面化された他方の面に所要の半導体領域を形成する工程、前記ＣＺウエハ１０６の他方の面を削り落とす工程を含む。
【解決手段】ＦＺ法により形成される８インチ径用のＳｉ単結晶インゴット１００から、耐圧に必要な厚さ以上であって７００μｍ未満のＦＺウエハを切り出す工程、ＣＺ法により形成される８インチ径用のＳｉ結晶インゴット１００から、前記ＦＺウエハ１０３の厚さと合わせて７００μｍ以上となる厚さのＣＺウエハ１０６を切り出す工程、前記ＦＺウエハ１０３と前記ＣＺウエハ１０６を一方の主面で貼り合わせて貼り合わせウエハとする工程、前記貼り合わせウエハの前記ＦＺウエハの他方の面を研磨し鏡面化する工程、前記ＦＺウエハ１０３の鏡面化された他方の面に所要の半導体領域を形成する工程、前記ＣＺウエハ１０６の他方の面を削り落とす工程を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特には直径８インチ以上の大口径のＦＺ型半導体基板（以降ウエハ）を用いる場合に効果の大きい絶縁ゲート型バイポーラトランジスタ（以降ＩＧＢＴ）の製造方法に関する。
【背景技術】
【０００２】
電気自動車、ソーラー発電、風力発電などの技術分野の進展に伴い、近い将来、ＩＧＢＴの需要が大幅に増加する可能性の高いことが想定される。そこで、製造ラインの効率化やウエハ当たりの取れチップ数増によるコストダウンの目的で、シリコン基板（シリコンウエハ）の大口径化（６インチ径から８インチ径へ）が進められている。
【０００３】
パワー半導体装置を製造する際には、シリコンウエハの原材料として、ＣＺ（チョクラルスキー）法に比べて高価であるが、高純度、高抵抗率が得られ易く、高耐圧特性が高良品率で得られるＦＺ（フローティングゾーン）法により結晶成長させたシリコン単結晶インゴットが使用される。しかし、ＦＺ法によるシリコン結晶成長は、大口径化とともに生産効率が悪くなる方法であるので、現在多く用いられている６インチ径に比べ８インチ径のＦＺシリコン単結晶はコスト面からも、かなり高価になる。
【０００４】
一方、前記ＦＺ法による単結晶インゴットからスライスされたＦＺ−ウエハを用いてＩＧＢＴを製造する従来の製造方法により、よく知られたＦＳ（フィールドストップ）−ＩＧＢＴを製造する場合、最終的な仕上げのウエハに必要な厚さは、耐圧１８００Ｖで１８０μｍ、耐圧１２００Ｖで１２０μｍ、耐圧６００Ｖで６０μｍ程度である。しかし、製造工程でのウエハ割れや欠けを防ぐには、半導体装置を製造するウエハ工程に投入する当初のウエハの厚さは６インチ径の場合で６００μｍ以上を必要とし、実際には６２５μｍ程度の厚さが好ましいとされている。
【０００５】
また８インチ径の場合、少なくとも７００μｍ以上を必要とし、一般的には７２５μｍ程度の厚さが好ましいとされる。すなわち、前述の投入ウエハの厚さと仕上げのウエハ厚さの差の大部分は研削による切り屑、研磨やラッピングによるロスやエッチングによる溶解により捨てられているのである。もちろん、６インチ径のウエハを用いた場合も同様に投入ウエハの厚さと仕上げのウエハの厚さでは差があり大部分は捨てられている。
【０００６】
前記ＦＳ−ＩＧＢＴの構造的な特徴は、特にｎ-ドリフト層の裏面側に、不純物濃度および幅の制御されたｎ型ＦＳ層およびｐ型コレクタ層を備えることである。このような構造により得られる、ＦＳ−ＩＧＢＴの特性面での特長は、必要な耐圧を得るための高抵抗ｎ-ドリフト層の厚さを薄くすることができるので、オン電圧が低減することである。また、ＦＳ−ＩＧＢＴでは、そのデバイス特性がコレクタ側からのキャリア注入効率で決まるように、ｐ型コレクタ層およびｎ型ＦＳ層の不純物濃度や厚さを調整している。よって、ライフタイムキラーを導入してターンオフタイム（またはスイッチング損失）をさらに小さくする必要が特にない特徴を有している。一方、低抵抗ｐ型半導体基板上にエピタキシャル成長により、ｎ+層と高抵抗ｎ-ドリフト層を堆積させて製造されるＰＴ（パンチスルー）型ＩＧＢＴでは、オン電圧は小さいが、ライフタイムキラーの導入によりターンオフタイムを小さくすることが求められることが通常である。また、注入効率をコントロールされたｐコレクタ層とオフ電圧時に延びる最大空乏層幅より厚いｎ-ドリフト層を必要とするＮＰＴ−ＩＧＢＴでは、ライフタイムキラーを導入する必要は前記ＦＳ−ＩＧＢＴと同様に無いけれど、ｎ-ドリフト層が厚いため、オン電圧が大きくなり易い特徴がある。すなわち、ＦＳ−ＩＧＢＴはＰＴ−ＩＧＢＴとＮＰＴ−ＩＧＢＴの両者の長所を取り入れたＩＧＢＴと言える。
【０００７】
一方、高耐圧素子を一体にして設ける半導体集積回路素子を形成するために厚さ６００μｍの６インチ径ＣＺシリコン基板に、熱酸化膜を挟んで、低不純物濃度のＦＺシリコン基板を貼り合わせて一体化し、ＦＺシリコン基板を研磨して薄くしてＳＯＩ基板とし、ＦＺシリコン基板に半導体領域を形成する半導体装置の製造方法に係わる記述がある（特許文献１）。
【０００８】
また、高耐圧化のために厚い高抵抗率層を必要とするＩＧＢＴの半導体基板を、エピタキシャル法あるいは熱拡散法のようにＩＧＢＴ構造の表面部に欠陥が生じ易い方法を用いない製造方法とする。具体的には、半導体基板の貼り合わせ技術を用いる。たとえば、ｎ+エピタキシャル層を成長させたｐ+シリコンウエハのｎ+層上にｎ-シリコンウエハを貼り合わせた半導体基板を用いて高耐圧ＩＧＢＴを製造する方法についての記述がある（特許文献２）。
【０００９】
シリコンウエハの裏面に、ＦＳ層形成用イオン注入を施した後、裏面に絶縁性の支持基板を貼り付ける工程、表面側に半導体装置の表面構造を作製した後、前記支持基板を取り除く工程、基板を取り除いた面にｐ型コレクタ層を形成する工程を有する半導体装置の製造方法とすることにより、ウエハ割れを低減し、良品率を高くすることに関する記載がある（特許文献３、４）。
【００１０】
半導体基板の表面に不純物拡散層を形成後、裏面を削って薄くする工程を有し、裏面側に少なくとも７００℃〜９５０℃の範囲の熱処理を必要とする拡散層の形成工程を施す前に、表面側からの廻りこみ拡散による不純物が貫通しない厚さの酸化膜を前記半導体基板の両面に形成することに関する記述がある（特許文献５）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−２５１５６２号公報（要約）
【特許文献２】特開平６−１７７３９０号公報
【特許文献３】特許第３９６９２５６号公報
【特許文献４】特開２００２−２６１２８１号公報
【特許文献５】特開２００８−１０３５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、前述のように、ＦＳ−ＩＧＢＴの耐圧に必要な厚さの薄いシリコンウエハを、ウエハ工程への投入当初のウエハ厚にすると、ウエハの割れ、欠けが多発し、良品率が極端に低下する。そのため、実際の製造ラインに投入されるウエハの厚さは、割れ欠けを防止するために６インチ径ウエハで厚さ６００μｍ以上、８インチ径ウエハでは厚さ７００μｍ以上が必要とされる。しかも、結晶インゴットからのスライスによりウエハを切り出す際には、たとえば、厚さ７２５μｍのウエハを切り出すためには、図６に示すように、研磨、研削、エッチングなどで失われるスライスロス分は併せて３３０μｍもある。前述のように、耐圧１２００ＶのＩＧＢＴに必要な最終的なウエハ厚さは１２０μｍであるので、７２５μｍと１２０μｍの差６０５μｍがロスとなる。従って、１２００Ｖ用ＩＧＢＴのウエハ厚１２０μｍの場合、当初からの厚さのロス分を合計すると、ロス分は、前記３３０μｍと前記６０５μｍの和から９３５μｍにもなる。
【００１３】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、ＦＺウエハを用いる製造ラインで、投入するウエハのうちＦＺウエハの厚さを従来のものより薄くしても、ウエハの割れ欠けの頻度を従来と同様の程度に抑えることのできる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明によれば、フローティングゾーン法により形成される８インチ径ウエハ用のシリコン単結晶インゴットから、半導体装置の設計耐圧に少なくとも必要な厚さ以上であって７００μｍ未満のＦＺウエハを切り出す工程、チョクラルスキー法により形成される８インチ径ウエハ用のシリコン結晶インゴットから、前記ＦＺウエハの厚さと合わせて７００μｍ以上となる厚さのＣＺウエハを切り出す工程、前記ＦＺウエハと前記ＣＺウエハの、それぞれの一方の主面を相互に貼り合わせて貼り合わせウエハとする工程、前記貼り合わせウエハの前記ＦＺウエハの他方の面を研磨し鏡面化する工程、前記ＦＺウエハの鏡面化された他方の面に所要の半導体領域を形成する工程、前記貼り合わせウエハの前記ＣＺウエハを他方の面から削り落とす工程を含む半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
【００１５】
前記所要の半導体領域をＭＯＳ表面構造とすることが好ましい。
前記ＣＺウエハを他方の面から削り落とす工程の後に、露出するＦＺウエハ面にイオン注入によりコレクタ層を形成する工程を追加することが望ましい。
【００１６】
前記追加工程を、露出するＦＺウエハ面にイオン注入によりフィールドストップ層とコレクタ層を形成する工程とすることもより好ましい。
前記ＣＺウエハを他方の面から削り落とす工程において、注入効率が制御されたコレクタ層とするために必要な厚さ分のＣＺウエハ層を削り残すことも望ましい。
【００１７】
また、フローティングゾーン法により形成されるシリコン結晶インゴットから、半導体装置の設計耐圧に少なくとも必要な厚さ以上のＦＺウエハを切り出す工程、チョクラルスキー法により形成されるシリコン結晶インゴットから、ＣＺウエハを切り出す工程、前記切り出されたＦＺウエハおよびＣＺウエハをラッピングする工程、前記ラッピングする工程の後に前記ＦＺウエハの一方の主面を研磨により鏡面とする工程、前記ラッピングする工程の後に前記ＣＺウエハをエッチングする工程、前記ＣＺウエハをエッチングする工程の後に前記ＣＺウエハの一方の主面を研磨して鏡面とする工程、前記ＦＺウエハの鏡面とされた一方の主面と前記ＣＺウエハの鏡面とされた一方の主面とを相互に貼り合わせて貼り合わせウエハとする工程、前記貼り合わせウエハの前記ＦＺウエハの他方の面を鏡面加工する工程、前記鏡面化されたＦＺウエハの他方の面に所要の半導体領域を形成する工程、前記ＣＺウエハを他方の面から削り落とす工程を含む半導体装置の製造方法とする。
【発明の効果】
【００１８】
本発明によれば、ＦＺウエハを用いる製造ラインで、投入するウエハのうちＦＺウエハの厚さを従来のものより薄くしても、ウエハの割れ欠けの頻度を従来と同様の程度に抑えることのできる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】シリコン単結晶のインゴットから、結晶ブロックの切り出し、スライスしてウエハを形成するまでの工程を示すシリコン結晶ブロックの斜視図である。
【図２】切り出されたウエハの円周端の面取りおよびラッピング工程を示す断面図である。
【図３】機械化学的研磨、ＦＺウエハとＣＺウエハの表面処理、貼り合わせ、ＦＺウエハの面取り工程を示す断面図である。
【図４】ＦＺウエハの表面エッチングから、裏面側ＣＺウエハの削り落としおよび裏面側ＦＳ層、コレクタ層の形成工程を示す断面図である。
【図５】ＦＳ−ＩＧＢＴの拡大要部断面図である。
【図６】ウエハ工程投入前のＦＺウエハの厚さとウエハ面の削り代を示す断面図である。
【図７】機械化学的研磨、ＦＺウエハと絶縁膜で被覆されたＣＺウエハの表面処理、貼り合わせ、ＦＺウエハの面取り工程を示す断面図である。
【図８】ＦＺウエハの表面エッチングから、裏面側の絶縁膜で被覆されたＣＺウエハの削り落としおよび裏面側ＦＳ層、コレクタ層の形成工程を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の半導体装置の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００２１】
シリコン半導体装置に使用されるシリコン半導体基板（以降単にウエハ）の材料となるシリコン単結晶には、ルツボ内のシリコン溶融液にシリコン種結晶を浸し、種結晶を徐々に引き上げて単結晶を成長させるＣＺ（チョクラルスキー）法と、丸棒状のシリコン多結晶体の周囲に設けた高周波コイルにより多結晶体を円板状に加熱溶融させながら順次下に移動させることにより、単結晶化させるＦＺ（フローティングゾーン）法が知られている。
【００２２】
４００Ωｃｍ以下の高抵抗率の８インチ径ウエハ用に結晶成長させて形成された前述のＦＺ法によるシリコン単結晶インゴットを、その端部を切り落とし、丸棒ブロック１００に切り出し（図１（ａ））、それぞれ、導電型、抵抗率などを測定する。丸棒ブロック１００の円周部分を研削して８インチ径に整形し、結晶の方向性を明視可にするためにノッチ１０１またはオリエンテーションフラットを形成する（図１（ｂ））。
【００２３】
ワイヤソー１０２またはＩＤブレードソー等でスライスする。たとえば、図６に示すように、スライス後の厚さは２８０＋１００で３８０μｍのＦＺウエハとする（図１（ｃ））。８インチウエハの場合、ラッピング後の厚さが３００μｍより薄くなるウエハは、加工途中テンプレートから飛び出して破損する危険がある。よって、ラッピングで両面から４０μｍづつ削って３００μｍの厚さとした。例えば、このラッピング工程の段階で、１８００Ｖ耐圧のＦＳ−ＩＧＢＴの場合必要な１８０μｍのような薄い厚さに、いきなり加工することはできない。
【００２４】
従来の方法では、このスライス後の段階のウエハ厚さは７２５＋１６０で８８５μｍとしている。
スライスして切り出したＦＺウエハ１０３の円周部分の面取りをする（図２（ｄ））。ウエハをラッピング盤１０４に載せて両面をラッピングし、前述のように、両面からそれぞれ４０μｍの厚さを減厚する（図２（ｅ））。ＦＺウエハ１０３の一方の面を機械化学的研磨装置１０５により、２０μｍ研磨し鏡面とすると、ＦＺウエハ１０３の厚さはスライス後の前記３８０μｍからラッピングと機械化学的研磨により合わせて１００μｍ薄くなって２８０μｍとなる（（図３（ｆ））。
【００２５】
図６に示すように、従来の方法では、ラッピング工程以降、機械化学的研磨された７２５μｍのＦＺウエハとするまでに、ラッピングによるダメージの除去を目的とするエッチング工程が含まれているが、本発明にかかる方法では、削除してもよい。その理由は、従来の方法では、ラッピング工程後に、半導体領域としてＭＯＳ構造を形成する側は、研削、研磨を行い鏡面にする工程があるが、裏面は、ラッピング工程の後は、エッチングを行うのみである。ここでのエッチングは、混酸系の場合とアルカリ系の場合とが有る。混酸系のエッチャントでは、一般に弗酸、硝酸、酢酸の混液が利用される。また、アルカリ系のエッチャントでは、水酸化カリウム水溶液が利用される。いずれの場合も５０℃から６０℃程度に加熱して用いられる事が多い。混酸系のエッチャントを用いる場合、表面に局所的なラップ痕が有る場合でも、概ね一様にエッチングされ痕跡が残り難い。アルカリ系のエッチャントを用いる場合、平坦度は概して良好に仕上がるが、ラップ痕などの局所的な欠陥は選択的にエッチングされ易い。その為、アルカリ系のエッチャントを使用する場合、続けて研削が適用される事が多い。混酸系とアルカリ系のエッチャントは、適宜必要な平坦度に応じて選択すれば良い。
【００２６】
エッチングを行わない場合、ラッピングされた表面が露出されており、素子形成工程において、加工面に形成されるダメージ層に研磨砥粒が残り易く、工程途中で脱離し汚染の原因となったり、加工ダメージ層自体が脱落し汚染源となる等の問題がある。
【００２７】
一方、本発明にかかる方法では厚さ２８０μｍのウエハの裏面にＣＺウエハを貼り付けるので、機械化学的研磨による鏡面化は必要であるが、ラッピングにより形成されたダメージが残っていても前述の問題は発生しない。表面側はＣＺウエハの貼り付け後に研削、機械化学的研磨工程を加えてウエハの厚さを調整してからＭＯＳ表面構造を形成するので、ＣＺウエハの貼り付け工程の前ではラップされたままでもよく、従来のように、研削、機械化学的研磨工程をする必要が無い。また、ＣＺウエハと貼り合わせた後２８０μｍの厚さから減厚されることになるので、その分、従来の方法より、シリコン単結晶インゴットからのスライスウエハの厚さを薄くできるのである。
【００２８】
次に、スライス、ラッピング、ラッピングによるダメージ除去のためのエッチングを行い、その後、一方の面を必要に応じて研削を行い、一方の面を機械化学的研磨により鏡面化した厚さ５０５μｍの８インチ径のＣＺウエハ１０６を用意する。このＣＺウエハは、ＦＺウエハより安価でまた入手が容易である。前述した厚さ２８０μｍのＦＺウエハと厚さ５０５μｍのＣＺウエハに対して、それぞれ親水性の清浄な表面にするために、よく知られたＳＣ−１、ＳＣ−２洗浄処理をする（図３（ｇ））。
【００２９】
ＳＣ−１、ＳＣ−２処理とは、パーティクル除去を目的とするアンモニア水と過酸化水素からなるＳＣ−１（Ｓｔａｎｄａｒｄ Ｃｌｅａｎ−１）と金属不純物の除去を目的とする塩酸と過酸化水素からなるＳＣ−２（Ｓｔａｎｄａｒｄ Ｃｌｅａｎ−２）とを組み合わせた洗浄方法である。ここで、さらに図７、図８に示すように、ＣＺウエハに膜厚４μｍ程度の酸化膜１０７を形成することにより、ＦＺウエハとＣＺウエハとの貼り付け、接着をより容易に、確実にすることも好ましい。この場合は、本発明ではＳＯＩ基板の作成を目的とするものではないので、表面側にＭＯＳ構造を形成後、ＣＺウエハとＦＺウエハの界面に挟まれている厚い酸化膜およびＣＺウエハをすべて削り落とし、確実にＦＺウエハの裏面を露出させてから、コレクタ層およびＦＳ層を形成することが望ましい。
【００３０】
洗浄後、ＦＺウエハとＣＺウエハのそれぞれの鏡面を対向させるようにして貼り合わせる。Ｏ2雰囲気で１１００℃、２時間程度の熱処理およびアニール処理を加え、貼り合わせの接合界面のシロキサン結合を促進させて前記ＦＺとＣＺの２ウエハを一体化する（図３（ｈ））。貼り合わせたウエハの厚さは７８５μｍとなる。貼り合わせウエハのうち、ＦＺウエハ１０３の支持体となるＣＺウエハ１０６の直径を減じないように、ＦＺウエハ１０３のみの円周部分をメサ状（台形状に）に面取りを施す。面取りの切り込み幅は０．５ｍｍ〜５ｍｍ程度が好ましい（図４（ｉ））。続いて、ウエハ全面を水酸化カリウム水溶液やＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）等により約１０μｍエッチングして歪を除去する（図４（ｊ））。
【００３１】
ＦＺウエハ１０３の露出面側を、３０μｍ研削し、その後機械化学的研磨により２０μｍ研磨し、鏡面化することにより７２５μｍの貼り合わせウエハを得る（図４（ｋ））。ここで、研削は必要に応じて行えばよく行わなくてもよい場合もある。研削を行わない場合は、その分ＣＺウエハの厚さを厚く形成しておけばよい。貼り合わせウエハの厚さは、８インチ径のウエハの場合は、７００μｍ以上で７２５μｍ程度までとすることが望ましい。５インチ径または６インチ径のウエハの場合は、６００μｍ以上で６２５μｍ程度までとすることが望ましい。
【００３２】
次に、貼り合わせウエハをウエハ工程に投入し、鏡面化したＦＺウエハ１０３面に、よく知られたＩＧＢＴの表面側ＭＯＳ構造（図４には図示せず）を形成する（図４（ｌ））。ＩＧＢＴの構造については、図４では明示することは難しいので、省略したが、図５にＩＧＢＴの要部断面図を示す。図５ではＩＧＢＴの前記表面側ＭＯＳ構造を、ｐ型ベース層２、ｎ型エミッタ領域３、ゲート絶縁膜４、ゲート電極５、トレンチ６、層間絶縁膜７、エミッタ電極１０により示す。次に、貼り付けウエハの裏面側のＣＺウエハ１０６を研削および研磨、エッチングを適宜行うことにより削り落としてＦＺウエハ１０３の裏面を露出させる（図４（ｍ））。ここでの研削、研磨およびエッチングは、半導体装置の設計耐圧に必要なウエハ厚になるように薄くする。ＦＺウエハ１０３として最終的に必要な厚さは耐圧１２００Ｖで厚さ１２０μｍ、６００Ｖで厚さ６０μｍ程度である。
【００３３】
ｎ型の不純物としてリンを用い、ｐ型不純物としてボロンを用い、ＦＺウエハ１０３の裏面からイオン注入と必要に応じて熱拡散させて深さ５μｍ程度のＦＳ層（図５のＦＳ層８）と、このＦＳ層の表面に深さ０．５μｍ程度のｐ型コレクタ層（図５のｐ型コレクタ層９））を形成する。さらに、このｐ型コレクタ層の表面にアルミニウム、チタン、ニッケル、金の順に４層構造の周知のコレクタ電極（図５のコレクタ電極１１）をスパッタ法などの通常の方法により形成すると、ＦＳ−ＩＧＢＴのウエハが完成する（図４（ｎ））。
【００３４】
以上の説明ではＦＳ−ＩＧＢＴを用いたが、裏面側にＦＳ層の無いＮＰＴ−ＩＧＢＴとすることもできる。その場合、ＦＺウエハの厚さを、少なくとも設計耐圧時に空乏層が主接合から延びる最大幅以上のドリフト層厚さを含む厚さにする必要がある。また、ｐ型コレクタ層については前述と同様に裏面側のＣＺウエハを削り落してから、イオン注入により形成することもできるが、ｐ型ＣＺウエハを用い、前述のようにＣＺウエハを削り落とす際に、すべて削り落とさないで、０．５μｍ程度薄く残してｐ型コレクタ層とすることもできる。この場合、表面側ＭＯＳ構造を形成する前に、設計耐圧に必要なウエハの厚さに削っておく必要がある。
【００３５】
以上、説明した実施例で、ＦＳ−ＩＧＢＴを製造するために、８インチ径のＦＺウエハを用いて製造するウエハ工程では、ウエハ工程に投入する当初のＦＺウエハの厚さを、割れ、欠けを防ぐために通常必要とされる７２５μｍより薄い２８０μｍの厚さにしても、ＦＺウエハに安価なＣＺウエハを貼り付けることにより、ウエハの割れ欠けの頻度を従来と同様の程度に抑えることができる。
【００３６】
また、ＦＺ結晶からのウエハの取れ数を増やすことが可能となる。
【符号の説明】
【００３７】
２ ｐ型ベース層
３ ｎ型エミッタ領域
４ ゲート絶縁膜
５ ゲート電極
６ トレンチ
７ 層間絶縁膜
８ ＦＳ層
９ ｐ型コレクタ層
１０ エミッタ電極
１１ コレクタ電極
１００ 丸棒ブロック
１０１ ノッチ
１０２ ワイヤソー
１０３ ＦＺウエハ
１０４ ラッピング盤
１０５ 機械化学的研磨装置
１０６ ＣＺウエハ
１０７ 酸化膜
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特には直径８インチ以上の大口径のＦＺ型半導体基板（以降ウエハ）を用いる場合に効果の大きい絶縁ゲート型バイポーラトランジスタ（以降ＩＧＢＴ）の製造方法に関する。
【背景技術】
【０００２】
電気自動車、ソーラー発電、風力発電などの技術分野の進展に伴い、近い将来、ＩＧＢＴの需要が大幅に増加する可能性の高いことが想定される。そこで、製造ラインの効率化やウエハ当たりの取れチップ数増によるコストダウンの目的で、シリコン基板（シリコンウエハ）の大口径化（６インチ径から８インチ径へ）が進められている。
【０００３】
パワー半導体装置を製造する際には、シリコンウエハの原材料として、ＣＺ（チョクラルスキー）法に比べて高価であるが、高純度、高抵抗率が得られ易く、高耐圧特性が高良品率で得られるＦＺ（フローティングゾーン）法により結晶成長させたシリコン単結晶インゴットが使用される。しかし、ＦＺ法によるシリコン結晶成長は、大口径化とともに生産効率が悪くなる方法であるので、現在多く用いられている６インチ径に比べ８インチ径のＦＺシリコン単結晶はコスト面からも、かなり高価になる。
【０００４】
一方、前記ＦＺ法による単結晶インゴットからスライスされたＦＺ−ウエハを用いてＩＧＢＴを製造する従来の製造方法により、よく知られたＦＳ（フィールドストップ）−ＩＧＢＴを製造する場合、最終的な仕上げのウエハに必要な厚さは、耐圧１８００Ｖで１８０μｍ、耐圧１２００Ｖで１２０μｍ、耐圧６００Ｖで６０μｍ程度である。しかし、製造工程でのウエハ割れや欠けを防ぐには、半導体装置を製造するウエハ工程に投入する当初のウエハの厚さは６インチ径の場合で６００μｍ以上を必要とし、実際には６２５μｍ程度の厚さが好ましいとされている。
【０００５】
また８インチ径の場合、少なくとも７００μｍ以上を必要とし、一般的には７２５μｍ程度の厚さが好ましいとされる。すなわち、前述の投入ウエハの厚さと仕上げのウエハ厚さの差の大部分は研削による切り屑、研磨やラッピングによるロスやエッチングによる溶解により捨てられているのである。もちろん、６インチ径のウエハを用いた場合も同様に投入ウエハの厚さと仕上げのウエハの厚さでは差があり大部分は捨てられている。
【０００６】
前記ＦＳ−ＩＧＢＴの構造的な特徴は、特にｎ-ドリフト層の裏面側に、不純物濃度および幅の制御されたｎ型ＦＳ層およびｐ型コレクタ層を備えることである。このような構造により得られる、ＦＳ−ＩＧＢＴの特性面での特長は、必要な耐圧を得るための高抵抗ｎ-ドリフト層の厚さを薄くすることができるので、オン電圧が低減することである。また、ＦＳ−ＩＧＢＴでは、そのデバイス特性がコレクタ側からのキャリア注入効率で決まるように、ｐ型コレクタ層およびｎ型ＦＳ層の不純物濃度や厚さを調整している。よって、ライフタイムキラーを導入してターンオフタイム（またはスイッチング損失）をさらに小さくする必要が特にない特徴を有している。一方、低抵抗ｐ型半導体基板上にエピタキシャル成長により、ｎ+層と高抵抗ｎ-ドリフト層を堆積させて製造されるＰＴ（パンチスルー）型ＩＧＢＴでは、オン電圧は小さいが、ライフタイムキラーの導入によりターンオフタイムを小さくすることが求められることが通常である。また、注入効率をコントロールされたｐコレクタ層とオフ電圧時に延びる最大空乏層幅より厚いｎ-ドリフト層を必要とするＮＰＴ−ＩＧＢＴでは、ライフタイムキラーを導入する必要は前記ＦＳ−ＩＧＢＴと同様に無いけれど、ｎ-ドリフト層が厚いため、オン電圧が大きくなり易い特徴がある。すなわち、ＦＳ−ＩＧＢＴはＰＴ−ＩＧＢＴとＮＰＴ−ＩＧＢＴの両者の長所を取り入れたＩＧＢＴと言える。
【０００７】
一方、高耐圧素子を一体にして設ける半導体集積回路素子を形成するために厚さ６００μｍの６インチ径ＣＺシリコン基板に、熱酸化膜を挟んで、低不純物濃度のＦＺシリコン基板を貼り合わせて一体化し、ＦＺシリコン基板を研磨して薄くしてＳＯＩ基板とし、ＦＺシリコン基板に半導体領域を形成する半導体装置の製造方法に係わる記述がある（特許文献１）。
【０００８】
また、高耐圧化のために厚い高抵抗率層を必要とするＩＧＢＴの半導体基板を、エピタキシャル法あるいは熱拡散法のようにＩＧＢＴ構造の表面部に欠陥が生じ易い方法を用いない製造方法とする。具体的には、半導体基板の貼り合わせ技術を用いる。たとえば、ｎ+エピタキシャル層を成長させたｐ+シリコンウエハのｎ+層上にｎ-シリコンウエハを貼り合わせた半導体基板を用いて高耐圧ＩＧＢＴを製造する方法についての記述がある（特許文献２）。
【０００９】
シリコンウエハの裏面に、ＦＳ層形成用イオン注入を施した後、裏面に絶縁性の支持基板を貼り付ける工程、表面側に半導体装置の表面構造を作製した後、前記支持基板を取り除く工程、基板を取り除いた面にｐ型コレクタ層を形成する工程を有する半導体装置の製造方法とすることにより、ウエハ割れを低減し、良品率を高くすることに関する記載がある（特許文献３、４）。
【００１０】
半導体基板の表面に不純物拡散層を形成後、裏面を削って薄くする工程を有し、裏面側に少なくとも７００℃〜９５０℃の範囲の熱処理を必要とする拡散層の形成工程を施す前に、表面側からの廻りこみ拡散による不純物が貫通しない厚さの酸化膜を前記半導体基板の両面に形成することに関する記述がある（特許文献５）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−２５１５６２号公報（要約）
【特許文献２】特開平６−１７７３９０号公報
【特許文献３】特許第３９６９２５６号公報
【特許文献４】特開２００２−２６１２８１号公報
【特許文献５】特開２００８−１０３５６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、前述のように、ＦＳ−ＩＧＢＴの耐圧に必要な厚さの薄いシリコンウエハを、ウエハ工程への投入当初のウエハ厚にすると、ウエハの割れ、欠けが多発し、良品率が極端に低下する。そのため、実際の製造ラインに投入されるウエハの厚さは、割れ欠けを防止するために６インチ径ウエハで厚さ６００μｍ以上、８インチ径ウエハでは厚さ７００μｍ以上が必要とされる。しかも、結晶インゴットからのスライスによりウエハを切り出す際には、たとえば、厚さ７２５μｍのウエハを切り出すためには、図６に示すように、研磨、研削、エッチングなどで失われるスライスロス分は併せて３３０μｍもある。前述のように、耐圧１２００ＶのＩＧＢＴに必要な最終的なウエハ厚さは１２０μｍであるので、７２５μｍと１２０μｍの差６０５μｍがロスとなる。従って、１２００Ｖ用ＩＧＢＴのウエハ厚１２０μｍの場合、当初からの厚さのロス分を合計すると、ロス分は、前記３３０μｍと前記６０５μｍの和から９３５μｍにもなる。
【００１３】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、ＦＺウエハを用いる製造ラインで、投入するウエハのうちＦＺウエハの厚さを従来のものより薄くしても、ウエハの割れ欠けの頻度を従来と同様の程度に抑えることのできる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明によれば、フローティングゾーン法により形成される８インチ径ウエハ用のシリコン単結晶インゴットから、半導体装置の設計耐圧に少なくとも必要な厚さ以上であって７００μｍ未満のＦＺウエハを切り出す工程、チョクラルスキー法により形成される８インチ径ウエハ用のシリコン結晶インゴットから、前記ＦＺウエハの厚さと合わせて７００μｍ以上となる厚さのＣＺウエハを切り出す工程、前記ＦＺウエハと前記ＣＺウエハの、それぞれの一方の主面を相互に貼り合わせて貼り合わせウエハとする工程、前記貼り合わせウエハの前記ＦＺウエハの他方の面を研磨し鏡面化する工程、前記ＦＺウエハの鏡面化された他方の面に所要の半導体領域を形成する工程、前記貼り合わせウエハの前記ＣＺウエハを他方の面から削り落とす工程を含む半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
【００１５】
前記所要の半導体領域をＭＯＳ表面構造とすることが好ましい。
前記ＣＺウエハを他方の面から削り落とす工程の後に、露出するＦＺウエハ面にイオン注入によりコレクタ層を形成する工程を追加することが望ましい。
【００１６】
前記追加工程を、露出するＦＺウエハ面にイオン注入によりフィールドストップ層とコレクタ層を形成する工程とすることもより好ましい。
前記ＣＺウエハを他方の面から削り落とす工程において、注入効率が制御されたコレクタ層とするために必要な厚さ分のＣＺウエハ層を削り残すことも望ましい。
【００１７】
また、フローティングゾーン法により形成されるシリコン結晶インゴットから、半導体装置の設計耐圧に少なくとも必要な厚さ以上のＦＺウエハを切り出す工程、チョクラルスキー法により形成されるシリコン結晶インゴットから、ＣＺウエハを切り出す工程、前記切り出されたＦＺウエハおよびＣＺウエハをラッピングする工程、前記ラッピングする工程の後に前記ＦＺウエハの一方の主面を研磨により鏡面とする工程、前記ラッピングする工程の後に前記ＣＺウエハをエッチングする工程、前記ＣＺウエハをエッチングする工程の後に前記ＣＺウエハの一方の主面を研磨して鏡面とする工程、前記ＦＺウエハの鏡面とされた一方の主面と前記ＣＺウエハの鏡面とされた一方の主面とを相互に貼り合わせて貼り合わせウエハとする工程、前記貼り合わせウエハの前記ＦＺウエハの他方の面を鏡面加工する工程、前記鏡面化されたＦＺウエハの他方の面に所要の半導体領域を形成する工程、前記ＣＺウエハを他方の面から削り落とす工程を含む半導体装置の製造方法とする。
【発明の効果】
【００１８】
本発明によれば、ＦＺウエハを用いる製造ラインで、投入するウエハのうちＦＺウエハの厚さを従来のものより薄くしても、ウエハの割れ欠けの頻度を従来と同様の程度に抑えることのできる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】シリコン単結晶のインゴットから、結晶ブロックの切り出し、スライスしてウエハを形成するまでの工程を示すシリコン結晶ブロックの斜視図である。
【図２】切り出されたウエハの円周端の面取りおよびラッピング工程を示す断面図である。
【図３】機械化学的研磨、ＦＺウエハとＣＺウエハの表面処理、貼り合わせ、ＦＺウエハの面取り工程を示す断面図である。
【図４】ＦＺウエハの表面エッチングから、裏面側ＣＺウエハの削り落としおよび裏面側ＦＳ層、コレクタ層の形成工程を示す断面図である。
【図５】ＦＳ−ＩＧＢＴの拡大要部断面図である。
【図６】ウエハ工程投入前のＦＺウエハの厚さとウエハ面の削り代を示す断面図である。
【図７】機械化学的研磨、ＦＺウエハと絶縁膜で被覆されたＣＺウエハの表面処理、貼り合わせ、ＦＺウエハの面取り工程を示す断面図である。
【図８】ＦＺウエハの表面エッチングから、裏面側の絶縁膜で被覆されたＣＺウエハの削り落としおよび裏面側ＦＳ層、コレクタ層の形成工程を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の半導体装置の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例１】
【００２１】
シリコン半導体装置に使用されるシリコン半導体基板（以降単にウエハ）の材料となるシリコン単結晶には、ルツボ内のシリコン溶融液にシリコン種結晶を浸し、種結晶を徐々に引き上げて単結晶を成長させるＣＺ（チョクラルスキー）法と、丸棒状のシリコン多結晶体の周囲に設けた高周波コイルにより多結晶体を円板状に加熱溶融させながら順次下に移動させることにより、単結晶化させるＦＺ（フローティングゾーン）法が知られている。
【００２２】
４００Ωｃｍ以下の高抵抗率の８インチ径ウエハ用に結晶成長させて形成された前述のＦＺ法によるシリコン単結晶インゴットを、その端部を切り落とし、丸棒ブロック１００に切り出し（図１（ａ））、それぞれ、導電型、抵抗率などを測定する。丸棒ブロック１００の円周部分を研削して８インチ径に整形し、結晶の方向性を明視可にするためにノッチ１０１またはオリエンテーションフラットを形成する（図１（ｂ））。
【００２３】
ワイヤソー１０２またはＩＤブレードソー等でスライスする。たとえば、図６に示すように、スライス後の厚さは２８０＋１００で３８０μｍのＦＺウエハとする（図１（ｃ））。８インチウエハの場合、ラッピング後の厚さが３００μｍより薄くなるウエハは、加工途中テンプレートから飛び出して破損する危険がある。よって、ラッピングで両面から４０μｍづつ削って３００μｍの厚さとした。例えば、このラッピング工程の段階で、１８００Ｖ耐圧のＦＳ−ＩＧＢＴの場合必要な１８０μｍのような薄い厚さに、いきなり加工することはできない。
【００２４】
従来の方法では、このスライス後の段階のウエハ厚さは７２５＋１６０で８８５μｍとしている。
スライスして切り出したＦＺウエハ１０３の円周部分の面取りをする（図２（ｄ））。ウエハをラッピング盤１０４に載せて両面をラッピングし、前述のように、両面からそれぞれ４０μｍの厚さを減厚する（図２（ｅ））。ＦＺウエハ１０３の一方の面を機械化学的研磨装置１０５により、２０μｍ研磨し鏡面とすると、ＦＺウエハ１０３の厚さはスライス後の前記３８０μｍからラッピングと機械化学的研磨により合わせて１００μｍ薄くなって２８０μｍとなる（（図３（ｆ））。
【００２５】
図６に示すように、従来の方法では、ラッピング工程以降、機械化学的研磨された７２５μｍのＦＺウエハとするまでに、ラッピングによるダメージの除去を目的とするエッチング工程が含まれているが、本発明にかかる方法では、削除してもよい。その理由は、従来の方法では、ラッピング工程後に、半導体領域としてＭＯＳ構造を形成する側は、研削、研磨を行い鏡面にする工程があるが、裏面は、ラッピング工程の後は、エッチングを行うのみである。ここでのエッチングは、混酸系の場合とアルカリ系の場合とが有る。混酸系のエッチャントでは、一般に弗酸、硝酸、酢酸の混液が利用される。また、アルカリ系のエッチャントでは、水酸化カリウム水溶液が利用される。いずれの場合も５０℃から６０℃程度に加熱して用いられる事が多い。混酸系のエッチャントを用いる場合、表面に局所的なラップ痕が有る場合でも、概ね一様にエッチングされ痕跡が残り難い。アルカリ系のエッチャントを用いる場合、平坦度は概して良好に仕上がるが、ラップ痕などの局所的な欠陥は選択的にエッチングされ易い。その為、アルカリ系のエッチャントを使用する場合、続けて研削が適用される事が多い。混酸系とアルカリ系のエッチャントは、適宜必要な平坦度に応じて選択すれば良い。
【００２６】
エッチングを行わない場合、ラッピングされた表面が露出されており、素子形成工程において、加工面に形成されるダメージ層に研磨砥粒が残り易く、工程途中で脱離し汚染の原因となったり、加工ダメージ層自体が脱落し汚染源となる等の問題がある。
【００２７】
一方、本発明にかかる方法では厚さ２８０μｍのウエハの裏面にＣＺウエハを貼り付けるので、機械化学的研磨による鏡面化は必要であるが、ラッピングにより形成されたダメージが残っていても前述の問題は発生しない。表面側はＣＺウエハの貼り付け後に研削、機械化学的研磨工程を加えてウエハの厚さを調整してからＭＯＳ表面構造を形成するので、ＣＺウエハの貼り付け工程の前ではラップされたままでもよく、従来のように、研削、機械化学的研磨工程をする必要が無い。また、ＣＺウエハと貼り合わせた後２８０μｍの厚さから減厚されることになるので、その分、従来の方法より、シリコン単結晶インゴットからのスライスウエハの厚さを薄くできるのである。
【００２８】
次に、スライス、ラッピング、ラッピングによるダメージ除去のためのエッチングを行い、その後、一方の面を必要に応じて研削を行い、一方の面を機械化学的研磨により鏡面化した厚さ５０５μｍの８インチ径のＣＺウエハ１０６を用意する。このＣＺウエハは、ＦＺウエハより安価でまた入手が容易である。前述した厚さ２８０μｍのＦＺウエハと厚さ５０５μｍのＣＺウエハに対して、それぞれ親水性の清浄な表面にするために、よく知られたＳＣ−１、ＳＣ−２洗浄処理をする（図３（ｇ））。
【００２９】
ＳＣ−１、ＳＣ−２処理とは、パーティクル除去を目的とするアンモニア水と過酸化水素からなるＳＣ−１（Ｓｔａｎｄａｒｄ Ｃｌｅａｎ−１）と金属不純物の除去を目的とする塩酸と過酸化水素からなるＳＣ−２（Ｓｔａｎｄａｒｄ Ｃｌｅａｎ−２）とを組み合わせた洗浄方法である。ここで、さらに図７、図８に示すように、ＣＺウエハに膜厚４μｍ程度の酸化膜１０７を形成することにより、ＦＺウエハとＣＺウエハとの貼り付け、接着をより容易に、確実にすることも好ましい。この場合は、本発明ではＳＯＩ基板の作成を目的とするものではないので、表面側にＭＯＳ構造を形成後、ＣＺウエハとＦＺウエハの界面に挟まれている厚い酸化膜およびＣＺウエハをすべて削り落とし、確実にＦＺウエハの裏面を露出させてから、コレクタ層およびＦＳ層を形成することが望ましい。
【００３０】
洗浄後、ＦＺウエハとＣＺウエハのそれぞれの鏡面を対向させるようにして貼り合わせる。Ｏ2雰囲気で１１００℃、２時間程度の熱処理およびアニール処理を加え、貼り合わせの接合界面のシロキサン結合を促進させて前記ＦＺとＣＺの２ウエハを一体化する（図３（ｈ））。貼り合わせたウエハの厚さは７８５μｍとなる。貼り合わせウエハのうち、ＦＺウエハ１０３の支持体となるＣＺウエハ１０６の直径を減じないように、ＦＺウエハ１０３のみの円周部分をメサ状（台形状に）に面取りを施す。面取りの切り込み幅は０．５ｍｍ〜５ｍｍ程度が好ましい（図４（ｉ））。続いて、ウエハ全面を水酸化カリウム水溶液やＴＭＡＨ（水酸化テトラメチルアンモニウム水溶液）等により約１０μｍエッチングして歪を除去する（図４（ｊ））。
【００３１】
ＦＺウエハ１０３の露出面側を、３０μｍ研削し、その後機械化学的研磨により２０μｍ研磨し、鏡面化することにより７２５μｍの貼り合わせウエハを得る（図４（ｋ））。ここで、研削は必要に応じて行えばよく行わなくてもよい場合もある。研削を行わない場合は、その分ＣＺウエハの厚さを厚く形成しておけばよい。貼り合わせウエハの厚さは、８インチ径のウエハの場合は、７００μｍ以上で７２５μｍ程度までとすることが望ましい。５インチ径または６インチ径のウエハの場合は、６００μｍ以上で６２５μｍ程度までとすることが望ましい。
【００３２】
次に、貼り合わせウエハをウエハ工程に投入し、鏡面化したＦＺウエハ１０３面に、よく知られたＩＧＢＴの表面側ＭＯＳ構造（図４には図示せず）を形成する（図４（ｌ））。ＩＧＢＴの構造については、図４では明示することは難しいので、省略したが、図５にＩＧＢＴの要部断面図を示す。図５ではＩＧＢＴの前記表面側ＭＯＳ構造を、ｐ型ベース層２、ｎ型エミッタ領域３、ゲート絶縁膜４、ゲート電極５、トレンチ６、層間絶縁膜７、エミッタ電極１０により示す。次に、貼り付けウエハの裏面側のＣＺウエハ１０６を研削および研磨、エッチングを適宜行うことにより削り落としてＦＺウエハ１０３の裏面を露出させる（図４（ｍ））。ここでの研削、研磨およびエッチングは、半導体装置の設計耐圧に必要なウエハ厚になるように薄くする。ＦＺウエハ１０３として最終的に必要な厚さは耐圧１２００Ｖで厚さ１２０μｍ、６００Ｖで厚さ６０μｍ程度である。
【００３３】
ｎ型の不純物としてリンを用い、ｐ型不純物としてボロンを用い、ＦＺウエハ１０３の裏面からイオン注入と必要に応じて熱拡散させて深さ５μｍ程度のＦＳ層（図５のＦＳ層８）と、このＦＳ層の表面に深さ０．５μｍ程度のｐ型コレクタ層（図５のｐ型コレクタ層９））を形成する。さらに、このｐ型コレクタ層の表面にアルミニウム、チタン、ニッケル、金の順に４層構造の周知のコレクタ電極（図５のコレクタ電極１１）をスパッタ法などの通常の方法により形成すると、ＦＳ−ＩＧＢＴのウエハが完成する（図４（ｎ））。
【００３４】
以上の説明ではＦＳ−ＩＧＢＴを用いたが、裏面側にＦＳ層の無いＮＰＴ−ＩＧＢＴとすることもできる。その場合、ＦＺウエハの厚さを、少なくとも設計耐圧時に空乏層が主接合から延びる最大幅以上のドリフト層厚さを含む厚さにする必要がある。また、ｐ型コレクタ層については前述と同様に裏面側のＣＺウエハを削り落してから、イオン注入により形成することもできるが、ｐ型ＣＺウエハを用い、前述のようにＣＺウエハを削り落とす際に、すべて削り落とさないで、０．５μｍ程度薄く残してｐ型コレクタ層とすることもできる。この場合、表面側ＭＯＳ構造を形成する前に、設計耐圧に必要なウエハの厚さに削っておく必要がある。
【００３５】
以上、説明した実施例で、ＦＳ−ＩＧＢＴを製造するために、８インチ径のＦＺウエハを用いて製造するウエハ工程では、ウエハ工程に投入する当初のＦＺウエハの厚さを、割れ、欠けを防ぐために通常必要とされる７２５μｍより薄い２８０μｍの厚さにしても、ＦＺウエハに安価なＣＺウエハを貼り付けることにより、ウエハの割れ欠けの頻度を従来と同様の程度に抑えることができる。
【００３６】
また、ＦＺ結晶からのウエハの取れ数を増やすことが可能となる。
【符号の説明】
【００３７】
２ ｐ型ベース層
３ ｎ型エミッタ領域
４ ゲート絶縁膜
５ ゲート電極
６ トレンチ
７ 層間絶縁膜
８ ＦＳ層
９ ｐ型コレクタ層
１０ エミッタ電極
１１ コレクタ電極
１００ 丸棒ブロック
１０１ ノッチ
１０２ ワイヤソー
１０３ ＦＺウエハ
１０４ ラッピング盤
１０５ 機械化学的研磨装置
１０６ ＣＺウエハ
１０７ 酸化膜
【特許請求の範囲】
【請求項１】
フローテイングゾーン法により形成される８インチ径ウエハ用のシリコン結晶インゴットから、半導体装置の設計耐圧に必要な厚さ以上であって７００μｍ未満のＦＺウエハを切り出す工程、チョクラルスキー法により形成される８インチ径ウエハ用のシリコン結晶インゴットから、前記ＦＺウエハの厚さと合わせて７００μｍ以上となる厚さのＣＺウエハを切り出す工程、前記ＦＺウエハと前記ＣＺウエハの、それぞれの一方の主面を相互に貼り合わせて貼り合わせウエハとする工程、前記貼り合わせウエハの前記ＦＺウエハの他方の面を研磨し鏡面化する工程、前記ＦＺウエハの鏡面化された他方の面に所要の半導体領域を形成する工程、前記ＣＺウエハを他方の面から削り落とす工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記所要の半導体領域がＭＯＳ表面構造であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ＣＺウエハを他方の面から削り落とす工程の後に、露出するＦＺウエハ面にイオン注入によりコレクタ層を形成する工程を追加することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記露出するＦＺウエハ面にイオン注入によりフィールドストップ層とコレクタ層を形成する工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記ＣＺウエハを他方の面から削り落とす工程において、注入効率が制御されたコレクタ層とするために必要な厚さ分のＣＺウエハ層を削り残すことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
フローテイングゾーン法により形成されるシリコン結晶インゴットから、半導体装置の設計耐圧に必要な厚さ以上のＦＺウエハを切り出す工程、チョクラルスキー法により形成されるシリコン結晶インゴットから、ＣＺウエハを切り出す工程、前記切り出されたＦＺウエハおよびＣＺウエハをラッピングする工程、前記ラッピングする工程の後に前記ＦＺウエハの一方の主面を研磨により鏡面とする工程、前記ラッピングする工程の後に前記ＣＺウエハをエッチングする工程、前記ＣＺウエハをエッチングする工程の後に前記ＣＺウエハの一方の主面を研磨して鏡面とする工程、前記ＦＺウエハの鏡面とされた一方の主面と前記ＣＺウエハの鏡面とされた一方の主面とを相互に貼り合わせて貼り合わせウエハとする工程、前記貼り合わせウエハの前記ＦＺウエハの他方の面を鏡面加工する工程、前記鏡面化された前記ＦＺウエハの他方の面に所要の半導体領域を形成する工程、前記ＣＺウエハを他方の面から削り落とす工程を含むことを特徴とする半導体装置の製造方法。
【請求項１】
フローテイングゾーン法により形成される８インチ径ウエハ用のシリコン結晶インゴットから、半導体装置の設計耐圧に必要な厚さ以上であって７００μｍ未満のＦＺウエハを切り出す工程、チョクラルスキー法により形成される８インチ径ウエハ用のシリコン結晶インゴットから、前記ＦＺウエハの厚さと合わせて７００μｍ以上となる厚さのＣＺウエハを切り出す工程、前記ＦＺウエハと前記ＣＺウエハの、それぞれの一方の主面を相互に貼り合わせて貼り合わせウエハとする工程、前記貼り合わせウエハの前記ＦＺウエハの他方の面を研磨し鏡面化する工程、前記ＦＺウエハの鏡面化された他方の面に所要の半導体領域を形成する工程、前記ＣＺウエハを他方の面から削り落とす工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記所要の半導体領域がＭＯＳ表面構造であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ＣＺウエハを他方の面から削り落とす工程の後に、露出するＦＺウエハ面にイオン注入によりコレクタ層を形成する工程を追加することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記露出するＦＺウエハ面にイオン注入によりフィールドストップ層とコレクタ層を形成する工程を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記ＣＺウエハを他方の面から削り落とす工程において、注入効率が制御されたコレクタ層とするために必要な厚さ分のＣＺウエハ層を削り残すことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
フローテイングゾーン法により形成されるシリコン結晶インゴットから、半導体装置の設計耐圧に必要な厚さ以上のＦＺウエハを切り出す工程、チョクラルスキー法により形成されるシリコン結晶インゴットから、ＣＺウエハを切り出す工程、前記切り出されたＦＺウエハおよびＣＺウエハをラッピングする工程、前記ラッピングする工程の後に前記ＦＺウエハの一方の主面を研磨により鏡面とする工程、前記ラッピングする工程の後に前記ＣＺウエハをエッチングする工程、前記ＣＺウエハをエッチングする工程の後に前記ＣＺウエハの一方の主面を研磨して鏡面とする工程、前記ＦＺウエハの鏡面とされた一方の主面と前記ＣＺウエハの鏡面とされた一方の主面とを相互に貼り合わせて貼り合わせウエハとする工程、前記貼り合わせウエハの前記ＦＺウエハの他方の面を鏡面加工する工程、前記鏡面化された前記ＦＺウエハの他方の面に所要の半導体領域を形成する工程、前記ＣＺウエハを他方の面から削り落とす工程を含むことを特徴とする半導体装置の製造方法。
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図１】
【公開番号】特開２０１１−４９３８４（Ｐ２０１１−４９３８４Ａ）
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願番号】特願２００９−１９６９５３（Ｐ２００９−１９６９５３）
【出願日】平成２１年８月２７日（２００９．８．２７）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
【公開日】平成２３年３月１０日（２０１１．３．１０）
【国際特許分類】
【出願日】平成２１年８月２７日（２００９．８．２７）
【出願人】（５９１０８３２４４）富士電機システムズ株式会社 (1,717)
[ Back to top ]