半導体装置の製造方法
【課題】パッケージのうち封止層の表面に窪みが形成されることを抑制することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造プロセスにおいて、半導体ウエハ２１上への液状の封止材料３３の塗布、脱泡、仮焼成からなる一連の工程を実行して仮硬化状態の封止膜１７−１を形成した後、再度液状の封止材料３３の塗布、脱泡、本焼成からなる一連の工程を実行して、仮硬化状態の封止膜１７−１と、その後に塗布した封止材料３３からなる封止膜１７−２が、境目のない一体の層をなす封止層１７が形成される。また、これにより、均一な膜厚を有するとともに、平坦な表面状態を有する封止層１７が形成される。
【解決手段】半導体装置の製造プロセスにおいて、半導体ウエハ２１上への液状の封止材料３３の塗布、脱泡、仮焼成からなる一連の工程を実行して仮硬化状態の封止膜１７−１を形成した後、再度液状の封止材料３３の塗布、脱泡、本焼成からなる一連の工程を実行して、仮硬化状態の封止膜１７−１と、その後に塗布した封止材料３３からなる封止膜１７−２が、境目のない一体の層をなす封止層１７が形成される。また、これにより、均一な膜厚を有するとともに、平坦な表面状態を有する封止層１７が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話機や携帯情報端末、デジタルカメラ、マルチメディアプレーヤ等の携帯型の電子機器の普及が著しい。携帯型の電子機器においては、小型化や高機能化に対する市場の要望が高く、このような要望に応えるため電子機器に搭載される半導体装置の高密度実装技術が重要な役割を担っている。
【０００３】
従来、高密度実装技術を用いた半導体装置としては、半導体装置の大きさを個々の半導体チップの外形寸法と略同じ外形寸法に近づけることができるチップサイズパッケージ（Chip Size Package；以下、「ＣＳＰ」と略記する）と呼ばれるパッケージ構造を備えた半導体装置が知られている。そして、近年においては、このＣＳＰの一形態として、半導体ウエハのサイズを維持した状態で封止層を形成したのち、個々のＣＳＰに個片化して完成されるウエハレベルＣＳＰ（又は、ＷＬＰ；Wafer Level Package）と呼ばれる半導体装置（以下、単に「半導体装置」と略記する）が実用化されている。
【０００４】
この半導体装置は、一対の主面（上面及び下面）間に厚みを有する半導体基板を含み、該一対の主面のうちの一方の主面（以下、上面という。）に所望の半導体素子や集積回路が形成されており、これらの半導体素子等を覆うように、該上面上に絶縁膜が設けられ、該絶縁膜上にさらに再配線が設けられている。再配線は、絶縁膜に設けられた開口部を介して、半導体素子等の接続パッドに接続されている。また、絶縁膜上に形成された再配線のランド上には、外部接続用電極としての柱状電極が設けられている。再配線、絶縁膜、及び、半導体基板の各上面には、樹脂材料からなる封止層が設けられている。柱状電極の上面は封止層の上面に露出し、突起電極（半田バンプ）が柱状電極の上面に接続するように設けられている。これにより、半導体素子等の接続パッドと突起電極が電気的に接続されている。また、半導体基板の上面に形成された半導体素子等が封止層により保護されている。
【０００５】
そして、このような半導体装置の製造方法は、概略、以下のように製造される。まず、半導体基板の上面において区画された複数の半導体素子形成領域の各々に、半導体素子や集積回路が形成された半導体ウエハを準備する。この半導体ウエハに対して、絶縁膜形成、再配線形成、柱状電極形成の各工程からなる配線形成工程を行う。次いで、半導体ウエハの状態で、樹脂封止、樹脂研削、ウエハ下面側研削、突起電極形成の各工程を経た後、ダイシングして個々の半導体チップとして切り出すことにより、半導体装置が完成する。
【０００６】
このような半導体装置によれば、小型・高性能化、実装密度の高密度化、製造プロセスの効率化を図ることができる。なお、半導体装置やその製造方法については、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１４７２１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したような半導体装置においては、半導体素子等や絶縁膜、再配線、柱状電極が形成された半導体基板面上に、エポキシ樹脂等からなる封止層を形成することにより、半導体素子等を外部から絶縁するとともに、水分の侵入や物理的圧力等の外的環境から半導体装置を保護している。すなわち、半導体装置の封止構造や封止層を形成する工程は、半導体装置の信頼性を評価するうえで重要な要素として位置付けられている。
【０００９】
しかしながら、上述したような半導体装置の一連の製造プロセスにおいて、上述した特許文献１に記載されているように、半導体基板の上面側に複数の柱状電極が均一に配列されていない場合には、次のような問題を有していた。すなわち、柱状電極が配列されていない領域を有する半導体基板に対して、液状の樹脂材料を印刷した後、硬化させて封止層を形成する樹脂封止工程を適用した場合、柱状電極が等間隔で規則的に配列されている領域に比較して、柱状電極が配列されていない領域の封止層の厚みが薄くなる傾向がある。そのため、後工程で、封止層及び柱状電極を研削して、柱状電極の上面を露出させる工程を行った場合に、柱状電極が配列されていない領域が未研削部となって、封止層の上面（パッケージ表面）に窪み（凹部）として残ってしまう場合があった。このような封止層の厚みのばらつきやパッケージ表面の窪みは、熱サイクルによるパッケージの歪みや割れを招いたり、外的環境に対する耐性を劣化させるおそれがあった。
【００１０】
また、上述したような半導体装置は、高密度実装技術により小型かつ高性能であることを特長としているので、ユーザー等の要望により、その寸法精度（寸法誤差の許容範囲）や外観等について厳格な規格が設定されている。そのため、パッケージを構成する封止層の厚みのばらつきやパッケージ表面の窪みは、品質管理上の規格外品と判断され、これによって歩留まりの低下を招く場合があった。
【００１１】
そこで、本発明は、上述した問題点に鑑み、パッケージのうち封止層の表面に窪みが形成されることを抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置の製造方法は、
接続パッドと、該接続パッドの所定領域を露出する開口が形成された絶縁膜と、該接続パッドに接続するように該絶縁膜の上方に形成された外部接続用電極とが、第１の面側に設けられた半導体基板を準備する基板準備工程と、
前記半導体基板の前記第１の面側に前記外部接続用電極を覆うように第１の封止材料を設けてから、第１の条件で前記封止材料を仮硬化させる仮硬化工程と、
仮硬化させた前記第１の封止材料を覆うように第２の封止材料を設けてから、第２の条件で前記第１の封止材料及び前記第２の封止材料を同時に本硬化させる本硬化工程と、
を含むことを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体装置の製造方法によれば、半導体基板に柱状電極が均一に配列されていない場合であっても、パッケージのうち封止層の表面に窪みが形成されることを抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置の製造方法により製造される半導体装置の一実施形態を示す概略構成図である。
【図２】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その１）である。
【図３】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その２）である。
【図４】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その３）である。
【図５】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その４）である。
【図６】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その５）である。
【図７】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その６）である。
【図８】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その７）である。
【図９】本実施形態に係る半導体装置の製造方法に適用される封止層の形成方法を示す概略工程図（その１）である。
【図１０】本実施形態に係る半導体装置の製造方法に適用される封止層の形成方法を示す概略工程図（その２）である。
【図１１】比較例となる半導体装置の製造方法に適用される封止層の形成方法を示す概略工程図である。
【図１２】比較例となる半導体装置の製造方法における封止層の表面状態を説明するための概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る半導体装置の製造方法について、実施形態を示して詳しく説明する。
まず、本発明に係る半導体装置の製造方法を適用して製造される半導体装置について説明する。
【００１６】
（半導体装置）
図１は、本発明に係る半導体装置の製造方法により製造される半導体装置の一実施形態を示す概略構成図である。ここで、図１（ａ）は、半導体装置の平面図であり、図１（ｂ）は、図１（ａ）に示した半導体装置におけるＩＢ−ＩＢ線（本明細書においては図１中に示したローマ数字の「１」に対応する記号として便宜的に「Ｉ」を用いる。）に沿った断面を示す図である。
【００１７】
本発明に係る製造方法により製造される半導体装置１０は、例えば図１（ａ）、（ｂ）に示すように、所定の機能を有する集積回路（図示を省略）が上面１１ａ側（図１（ａ）の紙面手前側、及び、図１（ｂ）の上側；第１の面側）に形成されたシリコン基板１１を備えている。ここで、集積回路は、周知のトランジスタやダイオード、抵抗、コンデンサ等の素子により形成されている。
【００１８】
図１（ａ）、（ｂ）に示すように、シリコン基板１１の上面１１ａには、上記集積回路の各素子に接続されたアルミニウム系金属などからなる複数の接続パッド１２が設けられている。また、シリコン基板１１の上面１１ａには、酸化シリコンや窒化シリコンなどからなるパッシベーション膜１３が設けられている。ここで、パッシベーション膜１３は、シリコン基板１１の上面１１ａの中央部に矩形状または正方形状に形成されている。また、パッシベーション膜１３は、シリコン基板１１の上面の周縁部の枠状の領域には形成されておらず、該周縁部においてシリコン基板１１の上面１１ａが露出されている。の外周縁全体を枠状に露出させるとともに、当該パッシベーション膜１３には、各接続パッド１２の中央部を露出させる複数の開口部１３ｈが設けられている。また、パッシベーション膜１３の上面には、ポリイミド系樹脂などからなる保護膜１４が、シリコン基板１１の上面１１ａに関する法線の方向から見て、即ち、シリコン基板１１を平面視して、パッシベーション膜１３と略同一の形状となるように設けられている。パッシベーション膜１３の開口部１３ｈに対応する部分の保護膜１４には開口部１４ｈが設けられている。すなわち、各接続パッド１２の中央部は、パッシベーション膜１３に設けられた開口部１３ｈ、及び、保護膜１４に設けられた開口部１４ｈを介して露出されている。本実施形態では、複数の接続パッド１２が、シリコン基板１１の上面１１ａの外周縁に沿って、複数の接続パッド１２が全体として略矩形枠状をなすように配列されているが、各接続パッド１２の配列はこれに限られるものではない。
【００１９】
また、図１（ａ）、（ｂ）に示すように、保護膜１４の上面には、複数の配線１５が設けられている。配線１５は、例えば、保護膜１４の上面に設けられた銅などからなる下地金属層１５−１と、下地金属層１５−１の上面に設けられた銅などからなる上部金属層１５−２との２層構造を有している。各配線１５の一端部１５ａは、パッシベーション膜１３及び保護膜１４の開口部１３ｈ、１４ｈを介して各接続パッド１２に接続され、一方、各配線１５の他端部にはランド１５ｂが形成されている。そして、各配線１５の一端部１５ａと他端部（ランド１５ｂ）の間は、これらと一体的に形成された引き回し線部１５ｃにより接続されている。なお、図１（ａ）に示した平面図においては、図示の都合上、一部の配線１５のみを表記し、他の配線の図示を省略した。
【００２０】
また、図１（ａ）、（ｂ）に示すように、各配線１５のランド１５ｂの上面には、銅などからなる柱状の外部接続用電極１６が設けられている。ここで、外部接続用電極１６は、例えば図１（ａ）に示すように、シリコン基板１１を平面視して、その中央付近の領域Ｒ１には設けられず、その周辺領域となる領域Ｒ２にのみ設けられている。領域Ｒ２に設けられた複数の外部接続用電極１６は、矩形状のシリコン基板１１の各辺方向（図面上下方向及び左右方向）に等間隔を有するように正方配列されている。すなわち、シリコン基板１１の上面１１ａに、外部接続用電極１６が設けられた電極配設領域Ｒ２と、外部接続用電極１６が設けられていない電極非配設領域Ｒ１とを有し、かつ、電極配設領域Ｒ２には、シリコン基板１１の上面１１ａの法線方向から見て、複数の外部接続用電極１６が所定間隔をおいて設けられている。
【００２１】
また、図１（ｂ）に示すように、配線１５、保護膜１４及びシリコン基板１１の各上面には、シリカフィラーを含むエポキシ系樹脂などからなる封止層１７が、その上面を平坦化されて設けられている。ここで、封止層１７は、その上面が外部接続用電極１６の上面とほぼ面一となるように設けられている。各外部接続用電極１６の上面には半田バンプ１８が接続されて設けられている。
【００２２】
そして、本実施形態に係る半導体装置１０においては、特に、シリコン基板１１の上面１１ａに設けられる封止層１７が、液状の封止材料の塗布、脱泡、焼成の各工程からなる封止層形成工程を、製造条件を変えて連続的に繰り返し実行することにより形成されることを特徴としている。ここで、封止層１７は、当該製造条件を変えて連続的に形成された各封止膜が一体的に構成されて単一の層をなしている。以下、本実施形態に係る半導体装置１０の製造方法を示して、具体的に説明する。
【００２３】
（半導体装置の製造方法）
次に、本実施形態に係る半導体装置の製造方法について説明する。
図２〜図８は、本実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。ここでは、図１（ｂ）に示した断面構造を有する半導体装置について製造方法を説明する。
【００２４】
上述した半導体装置１０の製造方法は、まず、図２（ａ）に示すように、ウエハ状態のシリコン基板（以下、半導体ウエハ２１と記す；半導体基板）の上面２１ａに、アルミニウム軽金属などからなる接続パッド１２、酸化シリコンなどからなるパッシベーション膜１３、及び、ポリイミド系樹脂などからなる保護膜１４が形成され、接続パッド１２の中央部がパッシベーション膜１３及び保護膜１４の各開口部１３ｈ、１４ｈを介して露出されたものを予め準備する。ここで、半導体ウエハ２１の厚さは、図１（ｂ）に示したシリコン基板１１の厚さよりも厚く設定されている。なお、図２（ａ）において、符号２２で示す領域は、ダイシングストリートである。ここで、ダイシングストリート２２及びその両側の近傍領域におけるパッシベーション膜１３及び保護膜１４は、予め除去されている。
【００２５】
次いで、図２（ｂ）に示すように、パッシベーション膜１３及び保護膜１４の各開口部１３ｈ、１４ｈを介して露出された接続パッド１２の上面、保護膜１４の上面、並びに、ダイシングストリート２２及びその両側の近傍領域に対応する部分における半導体ウエハ２１の上面２１ａに、下地金属層１５−１を形成する。ここで、下地金属層１５−１は、例えば、無電解メッキにより形成された銅層のみであってもよく、また、スパッタ法により形成された銅層のみであってもよく、さらには、スパッタ法により形成されたチタンなどの薄膜層上にスパッタ法により銅層を形成したものであってもよい。
【００２６】
次いで、図２（ｃ）に示すように、下地金属層１５−１の上面にポジ型の液状レジストからなる第１のメッキレジスト膜２３をパターン形成する。ここで、後述する上部金属層１５−２の形成領域に対応する部分における第１のメッキレジスト膜２３には、開口部２３ｈが形成されている。次いで、図３（ａ）に示すように、下地金属層１５−１をメッキ電流路とした銅の電解メッキを行なうことにより、第１のメッキレジスト膜２３の開口部２３ｈ内の下地金属層１５−１の上面に上部金属層１５−２が形成される。その後、下地金属層１５−１の上面から第１のメッキレジスト膜２３が剥離される。
【００２７】
次いで、図３（ｂ）に示すように、上部金属層１５−２及び下地金属層１５−１の各上面に、ネガ型のドライフィルムレジストからなる第２のメッキレジスト膜２４をパターン形成する。ここで、上部金属層１５−２のランド（後述する外部接続用電極１６の形成領域）に対応する部分における第２のメッキレジスト膜２４には、開口部２４ｈが形成されている。
【００２８】
次いで、図４（ａ）に示すように、下地金属層１５−１をメッキ電流路とした銅の電解メッキを行なうことにより、第２のメッキレジスト膜２４の開口部２４ｈ内の上部金属層１５−２のランド上面に外部接続用電極１６が形成される。このように形成された外部接続用電極１６は、上部金属層１５−２及び下地金属層１５−１を介して接続パッド１２に電気的に接続されている。その後、図４（ｂ）に示すように、上部金属層１５−２及び下地金属層１５−１の各上面から第２のメッキレジスト膜２４が剥離される。なお、この状態では、外部接続用電極１６の高さは、図１（ｂ）に示した外部接続用電極１６の高さよりも高くなるように設定されている。
【００２９】
次いで、図５（ａ）に示すように、上部金属層１５−２をマスクとして、当該上部金属層１５−２の形成領域直下の領域以外の下地金属層１５−１をエッチングして除去することにより、上部金属層１５−２の直下にのみ下地金属層１５−１を残存させる。これにより、上部金属層１５−２とその直下に残存する下地金属層１５−１からなる２層構造の配線１５が形成される（基板準備工程）。この配線１５の形成工程においては、さらに、酸素プラズマ法などを用いて、下地金属層１５−１がエッチング除去された領域の保護膜１４や半導体ウエハ２１などに対して、アッシング処理を行うものであってもよい。これによれば、保護膜１４や半導体ウエハ２１上に残存する下地金属層１５−１の残渣を除去することができるとともに、後述する封止層形成工程において、保護膜１４や半導体ウエハ２１と封止層１７との密着性を向上させることができる。
【００３０】
次いで、図５（ｂ）に示すように、配線１５、外部接続用電極１６及び保護膜１４の各上面、並びに、ダイシングストリート２２及びその両側の近傍領域における半導体ウエハ２１の上面に、スクリーン印刷法などを用いてシリカフィラーを含むエポキシ系樹脂などからなる液状の封止材料（第１の封止材料）３３が、外部接続用電極１６に接触するように、かつ、外部接続用電極１６を覆うようにして塗布される。その後、封止材料に含まれるガス成分を減圧雰囲気下で除去（脱泡）した後、所定の焼成温度及び焼成時間（第１の硬化条件）で仮焼成処理を行うことにより、仮硬化状態の封止膜１７−１が形成される。ここで、封止膜１７−１は、図５（ｂ）に示すように、外部接続用電極１６に接触するように形成され、かつ、その厚さは外部接続用電極１６の上面を被覆するように、外部接続用電極１６の高さよりもやや厚くなるように設定される。
【００３１】
次いで、図６（ａ）に示すように、封止膜１７-１が形成された半導体ウエハ２１の上面に、上述した封止膜１７−１の形成方法と同様の手法を用いて、同一の液状の封止材料（第２の封止材料）３３が塗布される。その後、封止材料３３に含まれるガス成分を減圧雰囲気下で除去（脱泡）した後、所定の焼成温度及び焼成時間（第２の硬化条件）で本焼成処理を行う。これにより、仮硬化状態の封止膜１７−１と、その後に塗布した封止材料３３からなる封止膜１７−２が、本硬化して、図６（ｂ）に示すように、境目のない一体の層をなす封止層１７が形成される。図６（ｂ）において、二点鎖線によって便宜的に封止膜１７−１の形状を示しているが、封止膜１７−１と封止膜１７−２とは一体の層をなしている。また、これにより、均一な膜厚を有するとともに、平坦な表面状態の上面を有する封止層１７が形成される。
【００３２】
ここで、この封止層１７の形成方法（封止層形成工程）の一例について、より具体的に説明する。
図９、図１０は、本実施形態に係る半導体装置の製造方法に適用される封止層の形成方法を示す概略工程図である。図９、図１０においては、図示を簡略化するため、半導体ウエハ２１の上面に形成された絶縁膜や配線、電極等の表記を省略した。
【００３３】
本実施形態に係る封止層１７の形成方法は、まず、図９（ａ）に示すように、半導体ウエハ２１の上面２１ａに、当該半導体ウエハ２１の外形寸法よりも小さく、かつ、半導体装置の形成領域が露出する開口径を有する開口部３１ｈが設けられたメタルマスク３１を載置して密着させる。これにより、メタルマスク３１の開口部３１ｈ内に、半導体ウエハ２１のデバイス領域が露出した状態となる。そして、スクリーン印刷法を用いて、図９（ａ）、（ｂ）に示すように、当該メタルマスク３１の上面に沿って、ウレタン等のゴム製のスキージ３２を特定方向（図では左右方向）に摺動させることにより、シリカフィラーを含むエポキシ系樹脂などからなる液状の封止材料３３が開口部３１ｈ内に塗り込まれる。これにより、当該開口部３１ｈ内に露出する半導体ウエハ２１の上面２１ａに封止材料３３が塗布される。すなわち、個片化される前の各半導体装置１０におけるシリコン基板１１の上面１１ａ側に、電極配設領域Ｒ２及び電極非配設領域Ｒ１を覆うように、封止材料３３が塗布される（図１（ａ）参照）。その後、図９（ｃ）に示すように、メタルマスク３１が取り外された半導体ウエハ２１を真空チャンバー４０内に移送して減圧することにより、封止材料３３に含まれるガス成分が除去（脱泡）される。次いで、図９（ｄ）に示すように、半導体ウエハ２１を焼成炉（オーブン）５０内に移送して、所定の焼成温度及び焼成時間（第１の硬化条件）で仮焼成処理を行うことにより、図５（ｂ）に示すように、半導体ウエハ２１の上面に仮硬化状態の封止膜１７−１が形成される（仮硬化工程）。この仮硬化工程において塗布される第１の封止材料と、後述する本硬化工程において塗布される第２の封止材料は、便宜上異なる用語を用いただけであり、これらは同じ材料からなる。
【００３４】
ここで、仮硬化状態の封止膜１７−１を形成する際の仮焼成処理は、例えば５０℃〜１００℃程度の温度で、３０分〜６０分程度実行される。この仮焼成処理における焼成条件（第１の硬化条件）は、後述する本焼成処理における焼成条件よりも、少なくとも焼成温度が低くなるように設定される。さらには、本焼成処理における焼成条件よりも、焼成時間が短くなるように設定されることが好ましい。なお、本実施形態において、仮硬化状態とは、少なくとも液状の封止材料３３の溶剤がある程度気化して流動性が低下し、封止材料の膜厚の変化が観測されなくなった状態であって、かつ、封止材料の架橋反応が完了していない状態と定義する。また、仮焼成処理における具体的な焼成条件は、封止材料の種類や特性などに応じて異なるが、上述した定義に相当する仮硬化状態を実現するような焼成条件を適宜設定するものとする。
【００３５】
この仮焼成処理により形成される仮硬化状態の封止膜１７−１は、半導体ウエハ２１の上面に形成される外部接続用電極１６の配列状態に応じて、その膜厚が左右される。すなわち、図５（ｂ）に示すように、外部接続用電極１６が配列されていない領域Ｒ１の封止膜１７−１の膜厚は、外部接続用電極１６が等間隔で規則的に配列されている領域Ｒ２の封止膜１７−１の膜厚に比較して薄くなる傾向があるため、領域Ｒ１に窪み（凹部）１７ｄが形成される。これは、領域Ｒ１では実質的に外部接続用電極１６の配列間隔が広く設定された状態に相当するため、液状の封止材料３３による表面張力の影響が大きく現れてメニスカスが形成され、領域Ｒ１の中央部の液面が下がることに起因するものである。なお、ここでは、窪み１７ｄが形成された封止膜１７−１の膜表面の最低となる高さ（すなわち、半導体ウエハ２１の上面２１ａから封止膜１７−１の上面までの高さの最小値）が、後述する研削面ＣＳ１の位置よりも低いものとする。
【００３６】
次に、上述した封止膜１７−１の形成方法と同様に、図１０（ａ）に示すように、半導体ウエハ２１の上面２１ａに、再度開口部３１ｈが設けられたメタルマスク３１を載置して密着させる。これにより、メタルマスク３１の開口部３１ｈ内に、上述した封止膜１７−１が露出した状態となる。そして、スクリーン印刷法を用いて、図１０（ａ）、（ｂ）に示すように、メタルマスク３１の表面に沿って、スキージ３２を特定方向（図では左右方向）に摺動させることにより、封止膜１７−１と同一の液状の封止材料３３が開口部３１ｈ内に露出する封止膜１７−１上に塗布される。このとき、図６（ａ）に示すように、外部接続用電極１６が等間隔で規則的に配列されている領域Ｒ２の封止膜１７−１上には、封止材料３３が薄く塗布されるか、もしくは、ほとんど塗布されない。一方、外部接続用電極１６が配列されていない領域Ｒ１には、窪み１７ｄを埋め込むように封止材料３３が比較的厚く塗布される。その後、図１０（ｃ）に示すように、半導体ウエハ２１を真空チャンバー４０内で減圧することにより、封止材料３３に含まれるガス成分を除去（脱泡）する。次いで、図１０（ｄ）に示すように、半導体ウエハ２１を焼成炉（オーブン）５０内で、所定の焼成温度及び焼成時間（第２の硬化条件）で本焼成処理を行うことにより、図６（ｂ）に示すように、仮硬化状態の封止膜１７−１と封止材料３３からなる封止膜１７−２が境目のない一体の層をなす封止層１７が形成される（本硬化工程）。このとき、領域Ｒ１において、封止膜１７−１に形成された窪み１７ｄに埋め込まれた封止材料３３の表面の高さ（すなわち、半導体ウエハ２１の上面２１ａから封止材料３３の上面までの高さ）は、後述する研削面ＣＳ１の位置よりも高くなっている。
【００３７】
ここで、封止層１７を形成する際の本焼成処理は、例えば１８０℃〜２５０℃程度の温度で、１〜３時間程度実行される。すなわち、この本焼成処理における焼成条件は、上述した仮焼成処理における焼成条件よりも、少なくとも焼成温度が高くなるように設定される。さらには、仮焼成処理における焼成条件よりも、焼成時間が長くなるように設定されることが好ましい。
【００３８】
この封止層１７は、図６（ａ）に示したように、仮硬化状態の封止膜１７−１の上面に、領域Ｒ１では窪み１７ｄを埋め込むように封止材料３３が比較的厚く塗布され、領域Ｒ２では封止材料３３が薄く塗布された状態で、本焼成処理が行われることにより形成される。この本焼成処理における仮硬化状態の封止膜１７−１と封止材料３３の硬化の際には、双方の封止材料に十分かつ良好に架橋反応が生じる。これにより、仮硬化状態の封止膜１７−１と封止材料３３からなる封止膜１７−２において一体的に反応が進行して、図６（ｂ）に示すように、双方の境目がなく一体の層からなる封止層１７が形成される。また、この本焼成処理により、均一な膜厚を有するとともに、平坦な表面状態の上面を有する封止層１７が形成される。
【００３９】
なお、本実施形態においては、スクリーン印刷法を用いて、半導体ウエハ２１の上面に封止材料３３を塗布する１回目の印刷工程と、仮硬化状態の封止膜１７−１上に封止材料３３を塗布する２回目の印刷工程において、同一の開口部３１ｈを有するメタルマスク３１を使用する場合について説明した。本発明はこれに限定されるものではなく、印刷工程ごとに異なるメタルマスクを使用するものであってもよい。すなわち、１回目の印刷工程において封止材料３３が塗布された半導体ウエハ２１をメタルマスク３１から取り外して、脱泡処理及び焼成処理を行う際に、塗布された封止材料３３の端部が垂れて変形するような場合には、２回目の印刷工程において１回目と同じ開口径の開口部３１ｈを有するメタルマスク３１を使用することができない。そのため、このような場合には、２回目の印刷工程においてより開口径の大きい開口部を有するメタルマスクを使用して封止材料３３が塗布される。
【００４０】
次いで、図７（ａ）に示すように、上述した封止層１７の上面側、及び、外部接続用電極１６の上部を機械的に研削して除去することにより、図中の研削面ＣＳ１において、外部接続用電極１６の上面を露出させるとともに、外部接続用電極１６の上面を封止層１７の上面とほぼ面一に形成する。これにより、半導体ウエハ２１が載置、固定されたステージ（図示を省略）の基準面（半導体ウエハ２１の下面に相当する）から研削面ＣＳ１までの高さ、すなわち、外部接続用電極１６の上面までの高さが、任意の寸法に設定される。このとき、上述したように、仮硬化状態において封止膜１７−１に窪み１７ｄが形成されていた領域Ｒ１には、封止材料３３が厚く埋め込まれて本焼成処理が行われ、一体の層からなる封止層１７が形成されている。そのため、封止層１７及び外部接続用電極１６の上部を研削面ＣＳ１まで研削した場合であっても、半導体ウエハ２１の上面の半導体装置の形成領域全域で、封止層１７の上面が均一な高さに設定される。なお、この機械的な研削により外部接続用電極１６の上面にバリが生じた場合には、このバリをウェットエッチングなどにより除去し、さらにこの後の酸化を防止するため、外部接続用電極１６の上面に無電解メッキによりニッケル層を形成するなどの表面処理を行うようにしてもよい。
【００４１】
次いで、図７（ｂ）に示すように、半導体ウエハ２１の下面側を、図中の研削面ＣＳ２まで機械的に研削することにより、半導体ウエハ２１の厚さを薄くする。ここでは、半導体ウエハ２１の上面側をステージ（図示を省略）上に載置、固定した状態で、半導体ウエハ２１の下面側を機械的に研削することにより、ステージの基準面（図７（ａ）に示した半導体ウエハ２１の上面側の研削面ＣＳ１に相当する）から研削面ＣＳ２までの高さ、すなわち、半導体装置１０全体の厚みが、任意の寸法に設定される。なお、半導体ウエハ２１の下面側を研削する際には、半導体ウエハ２１のうちの半導体素子や集積回路が形成された上面側を、テープで覆った状態で行うことが好ましい。
【００４２】
次いで、図８（ａ）に示すように、外部接続用電極１６の上面に半田バンプ１８を形成する。ここでは、半田バンプ１８として半田ボールを形成する場合について説明したが、ランドグリッドアレイ（Land grid array；ＬＧＡ）型のパッケージに適用されるような、半田印刷による突起状の電極パッドを形成するものであってもよい。なお、図７（ｂ）に示した、半導体ウエハ２１の下面側を研削する工程に先立って、外部接続用電極１６の上面に半田バンプ１８を形成した後に、半導体ウエハ２１の下面側を研削するようにしてもよい。次いで、図８（ｂ）に示すように、封止層１７及び半導体ウエハ２１をダイシングストリート２２に沿って切断して個片化することにより、図１（ａ）、（ｂ）に示した半導体装置１０が複数個得られる。
【００４３】
（作用効果の検証）
次に、上述した実施形態に係る半導体装置の製造方法の作用効果について、比較例を示して説明する。
図１１は、本実施形態の比較例となる半導体装置の製造方法に適用される封止層の形成方法を示す概略工程図である。また、図１２は、比較例となる半導体装置の製造方法における封止層の表面状態を説明するための概略断面図である。ここでは、上述した実施形態に係る半導体装置の製造方法との対比を簡易にするために、同等の構成については同一の符号を付して示した。
【００４４】
本実施形態の比較例となる半導体装置の製造方法においては、次のような封止層の形成方法が適用されているものとする。すなわち、図１１（ａ）に示すように、まず、図示を省略した保護膜や配線、外部接続用電極等が形成された半導体ウエハ２１の上面に、半導体装置の形成領域が露出する開口部３１ｈが設けられたメタルマスク３１を載置して密着させる。そして、スクリーン印刷法を用いて、図１１（ａ）、（ｂ）に示すように、メタルマスク３１の上面に沿って、スキージ３２を特定方向（図では左右方向）に摺動させることにより、液状の封止材料３３が開口部３１ｈ内に露出する半導体ウエハ２１の上面に塗布される。その後、図１１（ｃ）に示すように、半導体ウエハ２１を真空チャンバー４０内で減圧することにより、封止材料３３に含まれるガス成分が除去（脱泡）される。次いで、図１１（ｄ）に示すように、半導体ウエハ２１を焼成炉（オーブン）５０内で、所定の焼成温度及び焼成時間で焼成処理を行うことにより、図１２（ａ）に示すように、半導体ウエハ２１の上面に封止層１７ｐが形成される。ここで、封止層１７ｐを形成する際の焼成処理は、上述した本実施形態における本焼成処理に示した焼成条件と同様に、例えば１８０℃〜２５０℃程度の温度で、１〜３時間程度実行するものとする。
【００４５】
このようにして形成された封止層１７ｐは、上述した実施形態においても説明したように、液状の封止材料３３による表面張力の影響により、半導体ウエハ２１の上面に形成される外部接続用電極１６の配列状態に応じて、その膜厚が左右される。すなわち、図１２（ａ）に示すように、外部接続用電極１６が配列されていない領域Ｒ１の封止層１７ｐの膜厚は、外部接続用電極１６が等間隔で規則的に配列されている領域Ｒ２の封止層１７ｐの膜厚に比較して薄くなり、特に、領域Ｒ１の中央部の液面が下がることにより窪み１７ｄが形成される。
【００４６】
ここで、窪み１７ｄが形成された封止層１７ｐの上面の最低となる高さ（すなわち、半導体ウエハ２１の上面から封止層１７ｐの上面までの高さの最小値）が、図１２（ａ）に示すように、研削面ＣＳ１の位置よりも低い場合には、封止層１７ｐの上面側、及び、外部接続用電極１６の上部を研削面ＣＳ１まで研削して除去する研削工程において、図１２（ｂ）に示すように、領域Ｒ１の窪み１７ｄの一部が封止層１７ｐの上面（すなわち、パッケージの表面）に残ってしまうという問題がある。そのため、このような封止層１７ｐの厚みにばらつきがある半導体装置においては、熱サイクルによるパッケージの歪みや割れを招いたり、外的環境に対する耐性が劣化する可能性があった。また、封止層１７ｐの厚みのばらつきやパッケージ表面の窪みは、品質管理上の規格外品と判断され、半導体装置の信頼性の低下を招く場合があった。
【００４７】
なお、図１２（ｂ）に示したような封止層１７ｐの上面の窪み１７ｄを生じさせないようにするためには、図１２（ａ）に示した封止層１７ｐの形成時に、窪み１７ｄの深さを考慮して、予め封止層１７ｐの厚みを厚くする手法も考えられる。しかし、封止層１７ｐを厚く形成した場合には、焼成処理後に、半導体ウエハ２１に反りや湾曲が生じて、後工程で封止層１７ｐを研削加工することができなくなる問題や、仮に半導体ウエハ２１に反りや湾曲が生じない場合でも、封止層１７ｐの研削加工の作業時間が長くなったり、封止材料の使用量が増加して製造コストが上昇するなどの問題があり、有効な解決方法とは言えなかった。
【００４８】
そこで、本実施形態に係る半導体装置の製造方法においては、半導体装置の製造プロセスにおいて、半導体ウエハの上面への液状の封止材料の塗布、脱泡、仮焼成からなる一連の工程を実行して仮硬化状態の封止膜を形成した後、再度、液状の封止材料の塗布、脱泡、本焼成からなる一連の工程を実行して、均一な膜厚で、平坦な表面状態の上面を有する封止層を形成することを特徴としている。
【００４９】
このように、仮硬化状態の封止膜を形成した後に、封止材料を再度塗布ことにより、上述した実施形態においても説明したように、仮硬化状態の封止膜の膜表面に形成された窪みをなくして、均一な膜厚で、平坦な表面状態の上面を有する封止層を形成することができるので、後工程で封止層の上部を所定の高さまで研削した場合であっても、封止層の上面に窪み等が形成されることがない。すなわち、本実施形態に係る半導体装置の製造方法においては、半導体ウエハの上面に設けられた外部接続用電極の配列状態に関わらず、均一な膜厚の封止層や平坦なパッケージ表面を実現することができる。したがって、本実施形態によれば、熱サイクルによるパッケージの歪みや割れ、外的環境に対する耐性の劣化を抑制することができるとともに、品質管理上の規格に適合した、信頼性の高い半導体装置を提供することができる。
【００５０】
なお、上述した実施形態においては、図１（ａ）に示したように、シリコン基板１１を平面視して、中央付近の領域Ｒ１に外部接続用電極１６が設けられていない半導体装置１０について、その製造方法を詳しく説明した。この半導体装置１０における外部接続用電極１６の配列構造は、実施形態を説明するための一例を示したものに過ぎず、本発明はこれに限定されるものではない。すなわち、本発明に係る半導体装置の製造方法が適用される半導体装置は、シリコン基板を平面視して、外部接続用電極が等間隔で規則的配列された領域（上述した領域Ｒ２に相当する）と、外部接続用電極が配列されていない、もしくは、その配列間隔が不規則に設定された領域（上述した領域Ｒ１に相当する）が混在するものであれば、例えば外部接続用電極が配列されていない領域が、シリコン基板を平面視して、中央付近からずれてシリコン基板のいずれかの辺や角部方向に偏在するものであっても、上述したような作用効果を良好に得ることができる。さらには、シリコン基板を平面視して、隣接する半導体装置に設けられた外部接続用電極同士の間、例えば、ダイシングストリートに重なる領域などの、外部接続用電極が設けられない領域においても同様に、上述したような作用効果を良好に得ることができる。
【００５１】
また、上述した実施形態においては、図１に示したように、シリコン基板１１上に柱状の外部接続用電極１６が配列された半導体装置について、その製造方法を詳しく説明したが、本発明はこれに限定されるものではない。すなわち。上述した実施形態に示した本発明の技術思想によれば、柱状の外部接続用電極に限らず、絶縁膜や配線などを形成することにより、半導体ウエハやシリコン基板の上面に比較的大きな段差が生じている場合であっても、均一な膜厚で、平坦な表面状態の上面を有する封止層を形成することができる。
【００５２】
また、上述した実施形態に示した半導体装置においては、接続パッド１２と外部接続用電極１６に接続される配線１５として、下地金属層１５−１と上部金属層１５−２からなる２層構造の配線を有している場合について説明した。この配線構造は、実施形態を説明するための一例を示したものに過ぎず、本発明はこれに限定されるものではない。すなわち、本発明に係る半導体装置の製造方法により製造される半導体装置に適用される配線は、例えば、単層の金属層又は導電層からなるものであってもよいし、３層以上の複数層の金属層又は導電層が積層された配線構造を有するものであってもよい。
【００５３】
以上、本発明のいくつかの実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
【００５４】
（付記）
請求項１に記載の発明は、
接続パッドと、該接続パッドの所定領域を露出する開口が形成された絶縁膜と、該接続パッドに接続するように該絶縁膜の上方に形成された外部接続用電極とが、第１の面側に設けられた半導体基板を準備する基板準備工程と、
前記半導体基板の前記第１の面側に前記外部接続用電極を覆うように第１の封止材料を設けてから、第１の条件で前記封止材料を仮硬化させる仮硬化工程と、
仮硬化させた前記第１の封止材料を覆うように第２の封止材料を設けてから、第２の条件で前記第１の封止材料及び前記第２の封止材料を同時に本硬化させる本硬化工程と、
を含むことを特徴とする半導体装置の製造方法である。
【００５５】
請求項２に記載の発明は、
前記基板準備工程において、前記半導体基板の前記第１の面に、前記外部接続用電極が設けられた電極配設領域と、前記外部接続用電極が設けられていない電極非配設領域とを有し、かつ、前記電極配設領域には、前記半導体基板の前記第１の面の法線方向から見て、複数の前記外部接続用電極が所定間隔をおいて設けられている前記半導体基板を準備することを含むことを特徴とする請求項１に記載の半導体装置の製造方法である。
【００５６】
請求項３に記載の発明は、
前記仮硬化工程において、前記半導体基板の前記第１の面側に、前記電極配設領域及び前記電極非配設領域を覆うように、前記第１の封止材料を設けることを含むことを特徴とする請求項２に記載の半導体装置の製造方法である。
【００５７】
請求項４に記載の発明は、
前記本硬化工程は、前記仮硬化工程において仮硬化させた前記第１の封止材料上面に形成された凹部を埋めるように前記第２の封止材料を設けることを含むことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法である。
【００５８】
請求項５に記載の発明は、
前記仮硬化工程は、前記第１の条件として、第１の所定温度範囲及び第１の所定時間、前記半導体基板を加熱することを含むことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法である。
【００５９】
請求項６に記載の発明は、
前記本硬化工程は、前記第２の条件として、前記第１の所定温度範囲の上限値よりも高い上限値を有する温度範囲である第２の所定温度範囲及び前記第１の所定時間の上限値よりも高い上限値を有する時間である第２の所定時間、前記半導体基板を加熱することを含むことを特徴とする請求項５に記載の半導体装置の製造方法である。
【００６０】
請求項７に記載の発明は、
前記仮硬化工程は、前記半導体基板の第１の面側に、開口部を有するマスクを密着させて、前記開口部を介して前記封止材料を塗布する印刷法によって、前記第１の封止材料を設けることを含むことを特徴とする請求項１乃至６の何れか一項に記載の半導体装置の製造方法である。
【符号の説明】
【００６１】
１０ 半導体装置
１１ シリコン基板
１２ 接続パッド
１３ パッシベーション膜
１４ 保護膜
１５ 配線
１６ 外部接続用電極
１７ 封止層
１７ｄ 窪み
１８ 半田バンプ
２１ 半導体ウエハ
２２ ダイシングストリート
３１ メタルマスク
３２ スキージ
３３ 封止材料
４０ 真空チャンバー
５０ 焼成炉
ＣＳ１ 研削面
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話機や携帯情報端末、デジタルカメラ、マルチメディアプレーヤ等の携帯型の電子機器の普及が著しい。携帯型の電子機器においては、小型化や高機能化に対する市場の要望が高く、このような要望に応えるため電子機器に搭載される半導体装置の高密度実装技術が重要な役割を担っている。
【０００３】
従来、高密度実装技術を用いた半導体装置としては、半導体装置の大きさを個々の半導体チップの外形寸法と略同じ外形寸法に近づけることができるチップサイズパッケージ（Chip Size Package；以下、「ＣＳＰ」と略記する）と呼ばれるパッケージ構造を備えた半導体装置が知られている。そして、近年においては、このＣＳＰの一形態として、半導体ウエハのサイズを維持した状態で封止層を形成したのち、個々のＣＳＰに個片化して完成されるウエハレベルＣＳＰ（又は、ＷＬＰ；Wafer Level Package）と呼ばれる半導体装置（以下、単に「半導体装置」と略記する）が実用化されている。
【０００４】
この半導体装置は、一対の主面（上面及び下面）間に厚みを有する半導体基板を含み、該一対の主面のうちの一方の主面（以下、上面という。）に所望の半導体素子や集積回路が形成されており、これらの半導体素子等を覆うように、該上面上に絶縁膜が設けられ、該絶縁膜上にさらに再配線が設けられている。再配線は、絶縁膜に設けられた開口部を介して、半導体素子等の接続パッドに接続されている。また、絶縁膜上に形成された再配線のランド上には、外部接続用電極としての柱状電極が設けられている。再配線、絶縁膜、及び、半導体基板の各上面には、樹脂材料からなる封止層が設けられている。柱状電極の上面は封止層の上面に露出し、突起電極（半田バンプ）が柱状電極の上面に接続するように設けられている。これにより、半導体素子等の接続パッドと突起電極が電気的に接続されている。また、半導体基板の上面に形成された半導体素子等が封止層により保護されている。
【０００５】
そして、このような半導体装置の製造方法は、概略、以下のように製造される。まず、半導体基板の上面において区画された複数の半導体素子形成領域の各々に、半導体素子や集積回路が形成された半導体ウエハを準備する。この半導体ウエハに対して、絶縁膜形成、再配線形成、柱状電極形成の各工程からなる配線形成工程を行う。次いで、半導体ウエハの状態で、樹脂封止、樹脂研削、ウエハ下面側研削、突起電極形成の各工程を経た後、ダイシングして個々の半導体チップとして切り出すことにより、半導体装置が完成する。
【０００６】
このような半導体装置によれば、小型・高性能化、実装密度の高密度化、製造プロセスの効率化を図ることができる。なお、半導体装置やその製造方法については、例えば特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１４７２１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したような半導体装置においては、半導体素子等や絶縁膜、再配線、柱状電極が形成された半導体基板面上に、エポキシ樹脂等からなる封止層を形成することにより、半導体素子等を外部から絶縁するとともに、水分の侵入や物理的圧力等の外的環境から半導体装置を保護している。すなわち、半導体装置の封止構造や封止層を形成する工程は、半導体装置の信頼性を評価するうえで重要な要素として位置付けられている。
【０００９】
しかしながら、上述したような半導体装置の一連の製造プロセスにおいて、上述した特許文献１に記載されているように、半導体基板の上面側に複数の柱状電極が均一に配列されていない場合には、次のような問題を有していた。すなわち、柱状電極が配列されていない領域を有する半導体基板に対して、液状の樹脂材料を印刷した後、硬化させて封止層を形成する樹脂封止工程を適用した場合、柱状電極が等間隔で規則的に配列されている領域に比較して、柱状電極が配列されていない領域の封止層の厚みが薄くなる傾向がある。そのため、後工程で、封止層及び柱状電極を研削して、柱状電極の上面を露出させる工程を行った場合に、柱状電極が配列されていない領域が未研削部となって、封止層の上面（パッケージ表面）に窪み（凹部）として残ってしまう場合があった。このような封止層の厚みのばらつきやパッケージ表面の窪みは、熱サイクルによるパッケージの歪みや割れを招いたり、外的環境に対する耐性を劣化させるおそれがあった。
【００１０】
また、上述したような半導体装置は、高密度実装技術により小型かつ高性能であることを特長としているので、ユーザー等の要望により、その寸法精度（寸法誤差の許容範囲）や外観等について厳格な規格が設定されている。そのため、パッケージを構成する封止層の厚みのばらつきやパッケージ表面の窪みは、品質管理上の規格外品と判断され、これによって歩留まりの低下を招く場合があった。
【００１１】
そこで、本発明は、上述した問題点に鑑み、パッケージのうち封止層の表面に窪みが形成されることを抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置の製造方法は、
接続パッドと、該接続パッドの所定領域を露出する開口が形成された絶縁膜と、該接続パッドに接続するように該絶縁膜の上方に形成された外部接続用電極とが、第１の面側に設けられた半導体基板を準備する基板準備工程と、
前記半導体基板の前記第１の面側に前記外部接続用電極を覆うように第１の封止材料を設けてから、第１の条件で前記封止材料を仮硬化させる仮硬化工程と、
仮硬化させた前記第１の封止材料を覆うように第２の封止材料を設けてから、第２の条件で前記第１の封止材料及び前記第２の封止材料を同時に本硬化させる本硬化工程と、
を含むことを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体装置の製造方法によれば、半導体基板に柱状電極が均一に配列されていない場合であっても、パッケージのうち封止層の表面に窪みが形成されることを抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る半導体装置の製造方法により製造される半導体装置の一実施形態を示す概略構成図である。
【図２】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その１）である。
【図３】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その２）である。
【図４】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その３）である。
【図５】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その４）である。
【図６】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その５）である。
【図７】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その６）である。
【図８】本実施形態に係る半導体装置の製造方法の一例を示す工程断面図（その７）である。
【図９】本実施形態に係る半導体装置の製造方法に適用される封止層の形成方法を示す概略工程図（その１）である。
【図１０】本実施形態に係る半導体装置の製造方法に適用される封止層の形成方法を示す概略工程図（その２）である。
【図１１】比較例となる半導体装置の製造方法に適用される封止層の形成方法を示す概略工程図である。
【図１２】比較例となる半導体装置の製造方法における封止層の表面状態を説明するための概略断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明に係る半導体装置の製造方法について、実施形態を示して詳しく説明する。
まず、本発明に係る半導体装置の製造方法を適用して製造される半導体装置について説明する。
【００１６】
（半導体装置）
図１は、本発明に係る半導体装置の製造方法により製造される半導体装置の一実施形態を示す概略構成図である。ここで、図１（ａ）は、半導体装置の平面図であり、図１（ｂ）は、図１（ａ）に示した半導体装置におけるＩＢ−ＩＢ線（本明細書においては図１中に示したローマ数字の「１」に対応する記号として便宜的に「Ｉ」を用いる。）に沿った断面を示す図である。
【００１７】
本発明に係る製造方法により製造される半導体装置１０は、例えば図１（ａ）、（ｂ）に示すように、所定の機能を有する集積回路（図示を省略）が上面１１ａ側（図１（ａ）の紙面手前側、及び、図１（ｂ）の上側；第１の面側）に形成されたシリコン基板１１を備えている。ここで、集積回路は、周知のトランジスタやダイオード、抵抗、コンデンサ等の素子により形成されている。
【００１８】
図１（ａ）、（ｂ）に示すように、シリコン基板１１の上面１１ａには、上記集積回路の各素子に接続されたアルミニウム系金属などからなる複数の接続パッド１２が設けられている。また、シリコン基板１１の上面１１ａには、酸化シリコンや窒化シリコンなどからなるパッシベーション膜１３が設けられている。ここで、パッシベーション膜１３は、シリコン基板１１の上面１１ａの中央部に矩形状または正方形状に形成されている。また、パッシベーション膜１３は、シリコン基板１１の上面の周縁部の枠状の領域には形成されておらず、該周縁部においてシリコン基板１１の上面１１ａが露出されている。の外周縁全体を枠状に露出させるとともに、当該パッシベーション膜１３には、各接続パッド１２の中央部を露出させる複数の開口部１３ｈが設けられている。また、パッシベーション膜１３の上面には、ポリイミド系樹脂などからなる保護膜１４が、シリコン基板１１の上面１１ａに関する法線の方向から見て、即ち、シリコン基板１１を平面視して、パッシベーション膜１３と略同一の形状となるように設けられている。パッシベーション膜１３の開口部１３ｈに対応する部分の保護膜１４には開口部１４ｈが設けられている。すなわち、各接続パッド１２の中央部は、パッシベーション膜１３に設けられた開口部１３ｈ、及び、保護膜１４に設けられた開口部１４ｈを介して露出されている。本実施形態では、複数の接続パッド１２が、シリコン基板１１の上面１１ａの外周縁に沿って、複数の接続パッド１２が全体として略矩形枠状をなすように配列されているが、各接続パッド１２の配列はこれに限られるものではない。
【００１９】
また、図１（ａ）、（ｂ）に示すように、保護膜１４の上面には、複数の配線１５が設けられている。配線１５は、例えば、保護膜１４の上面に設けられた銅などからなる下地金属層１５−１と、下地金属層１５−１の上面に設けられた銅などからなる上部金属層１５−２との２層構造を有している。各配線１５の一端部１５ａは、パッシベーション膜１３及び保護膜１４の開口部１３ｈ、１４ｈを介して各接続パッド１２に接続され、一方、各配線１５の他端部にはランド１５ｂが形成されている。そして、各配線１５の一端部１５ａと他端部（ランド１５ｂ）の間は、これらと一体的に形成された引き回し線部１５ｃにより接続されている。なお、図１（ａ）に示した平面図においては、図示の都合上、一部の配線１５のみを表記し、他の配線の図示を省略した。
【００２０】
また、図１（ａ）、（ｂ）に示すように、各配線１５のランド１５ｂの上面には、銅などからなる柱状の外部接続用電極１６が設けられている。ここで、外部接続用電極１６は、例えば図１（ａ）に示すように、シリコン基板１１を平面視して、その中央付近の領域Ｒ１には設けられず、その周辺領域となる領域Ｒ２にのみ設けられている。領域Ｒ２に設けられた複数の外部接続用電極１６は、矩形状のシリコン基板１１の各辺方向（図面上下方向及び左右方向）に等間隔を有するように正方配列されている。すなわち、シリコン基板１１の上面１１ａに、外部接続用電極１６が設けられた電極配設領域Ｒ２と、外部接続用電極１６が設けられていない電極非配設領域Ｒ１とを有し、かつ、電極配設領域Ｒ２には、シリコン基板１１の上面１１ａの法線方向から見て、複数の外部接続用電極１６が所定間隔をおいて設けられている。
【００２１】
また、図１（ｂ）に示すように、配線１５、保護膜１４及びシリコン基板１１の各上面には、シリカフィラーを含むエポキシ系樹脂などからなる封止層１７が、その上面を平坦化されて設けられている。ここで、封止層１７は、その上面が外部接続用電極１６の上面とほぼ面一となるように設けられている。各外部接続用電極１６の上面には半田バンプ１８が接続されて設けられている。
【００２２】
そして、本実施形態に係る半導体装置１０においては、特に、シリコン基板１１の上面１１ａに設けられる封止層１７が、液状の封止材料の塗布、脱泡、焼成の各工程からなる封止層形成工程を、製造条件を変えて連続的に繰り返し実行することにより形成されることを特徴としている。ここで、封止層１７は、当該製造条件を変えて連続的に形成された各封止膜が一体的に構成されて単一の層をなしている。以下、本実施形態に係る半導体装置１０の製造方法を示して、具体的に説明する。
【００２３】
（半導体装置の製造方法）
次に、本実施形態に係る半導体装置の製造方法について説明する。
図２〜図８は、本実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。ここでは、図１（ｂ）に示した断面構造を有する半導体装置について製造方法を説明する。
【００２４】
上述した半導体装置１０の製造方法は、まず、図２（ａ）に示すように、ウエハ状態のシリコン基板（以下、半導体ウエハ２１と記す；半導体基板）の上面２１ａに、アルミニウム軽金属などからなる接続パッド１２、酸化シリコンなどからなるパッシベーション膜１３、及び、ポリイミド系樹脂などからなる保護膜１４が形成され、接続パッド１２の中央部がパッシベーション膜１３及び保護膜１４の各開口部１３ｈ、１４ｈを介して露出されたものを予め準備する。ここで、半導体ウエハ２１の厚さは、図１（ｂ）に示したシリコン基板１１の厚さよりも厚く設定されている。なお、図２（ａ）において、符号２２で示す領域は、ダイシングストリートである。ここで、ダイシングストリート２２及びその両側の近傍領域におけるパッシベーション膜１３及び保護膜１４は、予め除去されている。
【００２５】
次いで、図２（ｂ）に示すように、パッシベーション膜１３及び保護膜１４の各開口部１３ｈ、１４ｈを介して露出された接続パッド１２の上面、保護膜１４の上面、並びに、ダイシングストリート２２及びその両側の近傍領域に対応する部分における半導体ウエハ２１の上面２１ａに、下地金属層１５−１を形成する。ここで、下地金属層１５−１は、例えば、無電解メッキにより形成された銅層のみであってもよく、また、スパッタ法により形成された銅層のみであってもよく、さらには、スパッタ法により形成されたチタンなどの薄膜層上にスパッタ法により銅層を形成したものであってもよい。
【００２６】
次いで、図２（ｃ）に示すように、下地金属層１５−１の上面にポジ型の液状レジストからなる第１のメッキレジスト膜２３をパターン形成する。ここで、後述する上部金属層１５−２の形成領域に対応する部分における第１のメッキレジスト膜２３には、開口部２３ｈが形成されている。次いで、図３（ａ）に示すように、下地金属層１５−１をメッキ電流路とした銅の電解メッキを行なうことにより、第１のメッキレジスト膜２３の開口部２３ｈ内の下地金属層１５−１の上面に上部金属層１５−２が形成される。その後、下地金属層１５−１の上面から第１のメッキレジスト膜２３が剥離される。
【００２７】
次いで、図３（ｂ）に示すように、上部金属層１５−２及び下地金属層１５−１の各上面に、ネガ型のドライフィルムレジストからなる第２のメッキレジスト膜２４をパターン形成する。ここで、上部金属層１５−２のランド（後述する外部接続用電極１６の形成領域）に対応する部分における第２のメッキレジスト膜２４には、開口部２４ｈが形成されている。
【００２８】
次いで、図４（ａ）に示すように、下地金属層１５−１をメッキ電流路とした銅の電解メッキを行なうことにより、第２のメッキレジスト膜２４の開口部２４ｈ内の上部金属層１５−２のランド上面に外部接続用電極１６が形成される。このように形成された外部接続用電極１６は、上部金属層１５−２及び下地金属層１５−１を介して接続パッド１２に電気的に接続されている。その後、図４（ｂ）に示すように、上部金属層１５−２及び下地金属層１５−１の各上面から第２のメッキレジスト膜２４が剥離される。なお、この状態では、外部接続用電極１６の高さは、図１（ｂ）に示した外部接続用電極１６の高さよりも高くなるように設定されている。
【００２９】
次いで、図５（ａ）に示すように、上部金属層１５−２をマスクとして、当該上部金属層１５−２の形成領域直下の領域以外の下地金属層１５−１をエッチングして除去することにより、上部金属層１５−２の直下にのみ下地金属層１５−１を残存させる。これにより、上部金属層１５−２とその直下に残存する下地金属層１５−１からなる２層構造の配線１５が形成される（基板準備工程）。この配線１５の形成工程においては、さらに、酸素プラズマ法などを用いて、下地金属層１５−１がエッチング除去された領域の保護膜１４や半導体ウエハ２１などに対して、アッシング処理を行うものであってもよい。これによれば、保護膜１４や半導体ウエハ２１上に残存する下地金属層１５−１の残渣を除去することができるとともに、後述する封止層形成工程において、保護膜１４や半導体ウエハ２１と封止層１７との密着性を向上させることができる。
【００３０】
次いで、図５（ｂ）に示すように、配線１５、外部接続用電極１６及び保護膜１４の各上面、並びに、ダイシングストリート２２及びその両側の近傍領域における半導体ウエハ２１の上面に、スクリーン印刷法などを用いてシリカフィラーを含むエポキシ系樹脂などからなる液状の封止材料（第１の封止材料）３３が、外部接続用電極１６に接触するように、かつ、外部接続用電極１６を覆うようにして塗布される。その後、封止材料に含まれるガス成分を減圧雰囲気下で除去（脱泡）した後、所定の焼成温度及び焼成時間（第１の硬化条件）で仮焼成処理を行うことにより、仮硬化状態の封止膜１７−１が形成される。ここで、封止膜１７−１は、図５（ｂ）に示すように、外部接続用電極１６に接触するように形成され、かつ、その厚さは外部接続用電極１６の上面を被覆するように、外部接続用電極１６の高さよりもやや厚くなるように設定される。
【００３１】
次いで、図６（ａ）に示すように、封止膜１７-１が形成された半導体ウエハ２１の上面に、上述した封止膜１７−１の形成方法と同様の手法を用いて、同一の液状の封止材料（第２の封止材料）３３が塗布される。その後、封止材料３３に含まれるガス成分を減圧雰囲気下で除去（脱泡）した後、所定の焼成温度及び焼成時間（第２の硬化条件）で本焼成処理を行う。これにより、仮硬化状態の封止膜１７−１と、その後に塗布した封止材料３３からなる封止膜１７−２が、本硬化して、図６（ｂ）に示すように、境目のない一体の層をなす封止層１７が形成される。図６（ｂ）において、二点鎖線によって便宜的に封止膜１７−１の形状を示しているが、封止膜１７−１と封止膜１７−２とは一体の層をなしている。また、これにより、均一な膜厚を有するとともに、平坦な表面状態の上面を有する封止層１７が形成される。
【００３２】
ここで、この封止層１７の形成方法（封止層形成工程）の一例について、より具体的に説明する。
図９、図１０は、本実施形態に係る半導体装置の製造方法に適用される封止層の形成方法を示す概略工程図である。図９、図１０においては、図示を簡略化するため、半導体ウエハ２１の上面に形成された絶縁膜や配線、電極等の表記を省略した。
【００３３】
本実施形態に係る封止層１７の形成方法は、まず、図９（ａ）に示すように、半導体ウエハ２１の上面２１ａに、当該半導体ウエハ２１の外形寸法よりも小さく、かつ、半導体装置の形成領域が露出する開口径を有する開口部３１ｈが設けられたメタルマスク３１を載置して密着させる。これにより、メタルマスク３１の開口部３１ｈ内に、半導体ウエハ２１のデバイス領域が露出した状態となる。そして、スクリーン印刷法を用いて、図９（ａ）、（ｂ）に示すように、当該メタルマスク３１の上面に沿って、ウレタン等のゴム製のスキージ３２を特定方向（図では左右方向）に摺動させることにより、シリカフィラーを含むエポキシ系樹脂などからなる液状の封止材料３３が開口部３１ｈ内に塗り込まれる。これにより、当該開口部３１ｈ内に露出する半導体ウエハ２１の上面２１ａに封止材料３３が塗布される。すなわち、個片化される前の各半導体装置１０におけるシリコン基板１１の上面１１ａ側に、電極配設領域Ｒ２及び電極非配設領域Ｒ１を覆うように、封止材料３３が塗布される（図１（ａ）参照）。その後、図９（ｃ）に示すように、メタルマスク３１が取り外された半導体ウエハ２１を真空チャンバー４０内に移送して減圧することにより、封止材料３３に含まれるガス成分が除去（脱泡）される。次いで、図９（ｄ）に示すように、半導体ウエハ２１を焼成炉（オーブン）５０内に移送して、所定の焼成温度及び焼成時間（第１の硬化条件）で仮焼成処理を行うことにより、図５（ｂ）に示すように、半導体ウエハ２１の上面に仮硬化状態の封止膜１７−１が形成される（仮硬化工程）。この仮硬化工程において塗布される第１の封止材料と、後述する本硬化工程において塗布される第２の封止材料は、便宜上異なる用語を用いただけであり、これらは同じ材料からなる。
【００３４】
ここで、仮硬化状態の封止膜１７−１を形成する際の仮焼成処理は、例えば５０℃〜１００℃程度の温度で、３０分〜６０分程度実行される。この仮焼成処理における焼成条件（第１の硬化条件）は、後述する本焼成処理における焼成条件よりも、少なくとも焼成温度が低くなるように設定される。さらには、本焼成処理における焼成条件よりも、焼成時間が短くなるように設定されることが好ましい。なお、本実施形態において、仮硬化状態とは、少なくとも液状の封止材料３３の溶剤がある程度気化して流動性が低下し、封止材料の膜厚の変化が観測されなくなった状態であって、かつ、封止材料の架橋反応が完了していない状態と定義する。また、仮焼成処理における具体的な焼成条件は、封止材料の種類や特性などに応じて異なるが、上述した定義に相当する仮硬化状態を実現するような焼成条件を適宜設定するものとする。
【００３５】
この仮焼成処理により形成される仮硬化状態の封止膜１７−１は、半導体ウエハ２１の上面に形成される外部接続用電極１６の配列状態に応じて、その膜厚が左右される。すなわち、図５（ｂ）に示すように、外部接続用電極１６が配列されていない領域Ｒ１の封止膜１７−１の膜厚は、外部接続用電極１６が等間隔で規則的に配列されている領域Ｒ２の封止膜１７−１の膜厚に比較して薄くなる傾向があるため、領域Ｒ１に窪み（凹部）１７ｄが形成される。これは、領域Ｒ１では実質的に外部接続用電極１６の配列間隔が広く設定された状態に相当するため、液状の封止材料３３による表面張力の影響が大きく現れてメニスカスが形成され、領域Ｒ１の中央部の液面が下がることに起因するものである。なお、ここでは、窪み１７ｄが形成された封止膜１７−１の膜表面の最低となる高さ（すなわち、半導体ウエハ２１の上面２１ａから封止膜１７−１の上面までの高さの最小値）が、後述する研削面ＣＳ１の位置よりも低いものとする。
【００３６】
次に、上述した封止膜１７−１の形成方法と同様に、図１０（ａ）に示すように、半導体ウエハ２１の上面２１ａに、再度開口部３１ｈが設けられたメタルマスク３１を載置して密着させる。これにより、メタルマスク３１の開口部３１ｈ内に、上述した封止膜１７−１が露出した状態となる。そして、スクリーン印刷法を用いて、図１０（ａ）、（ｂ）に示すように、メタルマスク３１の表面に沿って、スキージ３２を特定方向（図では左右方向）に摺動させることにより、封止膜１７−１と同一の液状の封止材料３３が開口部３１ｈ内に露出する封止膜１７−１上に塗布される。このとき、図６（ａ）に示すように、外部接続用電極１６が等間隔で規則的に配列されている領域Ｒ２の封止膜１７−１上には、封止材料３３が薄く塗布されるか、もしくは、ほとんど塗布されない。一方、外部接続用電極１６が配列されていない領域Ｒ１には、窪み１７ｄを埋め込むように封止材料３３が比較的厚く塗布される。その後、図１０（ｃ）に示すように、半導体ウエハ２１を真空チャンバー４０内で減圧することにより、封止材料３３に含まれるガス成分を除去（脱泡）する。次いで、図１０（ｄ）に示すように、半導体ウエハ２１を焼成炉（オーブン）５０内で、所定の焼成温度及び焼成時間（第２の硬化条件）で本焼成処理を行うことにより、図６（ｂ）に示すように、仮硬化状態の封止膜１７−１と封止材料３３からなる封止膜１７−２が境目のない一体の層をなす封止層１７が形成される（本硬化工程）。このとき、領域Ｒ１において、封止膜１７−１に形成された窪み１７ｄに埋め込まれた封止材料３３の表面の高さ（すなわち、半導体ウエハ２１の上面２１ａから封止材料３３の上面までの高さ）は、後述する研削面ＣＳ１の位置よりも高くなっている。
【００３７】
ここで、封止層１７を形成する際の本焼成処理は、例えば１８０℃〜２５０℃程度の温度で、１〜３時間程度実行される。すなわち、この本焼成処理における焼成条件は、上述した仮焼成処理における焼成条件よりも、少なくとも焼成温度が高くなるように設定される。さらには、仮焼成処理における焼成条件よりも、焼成時間が長くなるように設定されることが好ましい。
【００３８】
この封止層１７は、図６（ａ）に示したように、仮硬化状態の封止膜１７−１の上面に、領域Ｒ１では窪み１７ｄを埋め込むように封止材料３３が比較的厚く塗布され、領域Ｒ２では封止材料３３が薄く塗布された状態で、本焼成処理が行われることにより形成される。この本焼成処理における仮硬化状態の封止膜１７−１と封止材料３３の硬化の際には、双方の封止材料に十分かつ良好に架橋反応が生じる。これにより、仮硬化状態の封止膜１７−１と封止材料３３からなる封止膜１７−２において一体的に反応が進行して、図６（ｂ）に示すように、双方の境目がなく一体の層からなる封止層１７が形成される。また、この本焼成処理により、均一な膜厚を有するとともに、平坦な表面状態の上面を有する封止層１７が形成される。
【００３９】
なお、本実施形態においては、スクリーン印刷法を用いて、半導体ウエハ２１の上面に封止材料３３を塗布する１回目の印刷工程と、仮硬化状態の封止膜１７−１上に封止材料３３を塗布する２回目の印刷工程において、同一の開口部３１ｈを有するメタルマスク３１を使用する場合について説明した。本発明はこれに限定されるものではなく、印刷工程ごとに異なるメタルマスクを使用するものであってもよい。すなわち、１回目の印刷工程において封止材料３３が塗布された半導体ウエハ２１をメタルマスク３１から取り外して、脱泡処理及び焼成処理を行う際に、塗布された封止材料３３の端部が垂れて変形するような場合には、２回目の印刷工程において１回目と同じ開口径の開口部３１ｈを有するメタルマスク３１を使用することができない。そのため、このような場合には、２回目の印刷工程においてより開口径の大きい開口部を有するメタルマスクを使用して封止材料３３が塗布される。
【００４０】
次いで、図７（ａ）に示すように、上述した封止層１７の上面側、及び、外部接続用電極１６の上部を機械的に研削して除去することにより、図中の研削面ＣＳ１において、外部接続用電極１６の上面を露出させるとともに、外部接続用電極１６の上面を封止層１７の上面とほぼ面一に形成する。これにより、半導体ウエハ２１が載置、固定されたステージ（図示を省略）の基準面（半導体ウエハ２１の下面に相当する）から研削面ＣＳ１までの高さ、すなわち、外部接続用電極１６の上面までの高さが、任意の寸法に設定される。このとき、上述したように、仮硬化状態において封止膜１７−１に窪み１７ｄが形成されていた領域Ｒ１には、封止材料３３が厚く埋め込まれて本焼成処理が行われ、一体の層からなる封止層１７が形成されている。そのため、封止層１７及び外部接続用電極１６の上部を研削面ＣＳ１まで研削した場合であっても、半導体ウエハ２１の上面の半導体装置の形成領域全域で、封止層１７の上面が均一な高さに設定される。なお、この機械的な研削により外部接続用電極１６の上面にバリが生じた場合には、このバリをウェットエッチングなどにより除去し、さらにこの後の酸化を防止するため、外部接続用電極１６の上面に無電解メッキによりニッケル層を形成するなどの表面処理を行うようにしてもよい。
【００４１】
次いで、図７（ｂ）に示すように、半導体ウエハ２１の下面側を、図中の研削面ＣＳ２まで機械的に研削することにより、半導体ウエハ２１の厚さを薄くする。ここでは、半導体ウエハ２１の上面側をステージ（図示を省略）上に載置、固定した状態で、半導体ウエハ２１の下面側を機械的に研削することにより、ステージの基準面（図７（ａ）に示した半導体ウエハ２１の上面側の研削面ＣＳ１に相当する）から研削面ＣＳ２までの高さ、すなわち、半導体装置１０全体の厚みが、任意の寸法に設定される。なお、半導体ウエハ２１の下面側を研削する際には、半導体ウエハ２１のうちの半導体素子や集積回路が形成された上面側を、テープで覆った状態で行うことが好ましい。
【００４２】
次いで、図８（ａ）に示すように、外部接続用電極１６の上面に半田バンプ１８を形成する。ここでは、半田バンプ１８として半田ボールを形成する場合について説明したが、ランドグリッドアレイ（Land grid array；ＬＧＡ）型のパッケージに適用されるような、半田印刷による突起状の電極パッドを形成するものであってもよい。なお、図７（ｂ）に示した、半導体ウエハ２１の下面側を研削する工程に先立って、外部接続用電極１６の上面に半田バンプ１８を形成した後に、半導体ウエハ２１の下面側を研削するようにしてもよい。次いで、図８（ｂ）に示すように、封止層１７及び半導体ウエハ２１をダイシングストリート２２に沿って切断して個片化することにより、図１（ａ）、（ｂ）に示した半導体装置１０が複数個得られる。
【００４３】
（作用効果の検証）
次に、上述した実施形態に係る半導体装置の製造方法の作用効果について、比較例を示して説明する。
図１１は、本実施形態の比較例となる半導体装置の製造方法に適用される封止層の形成方法を示す概略工程図である。また、図１２は、比較例となる半導体装置の製造方法における封止層の表面状態を説明するための概略断面図である。ここでは、上述した実施形態に係る半導体装置の製造方法との対比を簡易にするために、同等の構成については同一の符号を付して示した。
【００４４】
本実施形態の比較例となる半導体装置の製造方法においては、次のような封止層の形成方法が適用されているものとする。すなわち、図１１（ａ）に示すように、まず、図示を省略した保護膜や配線、外部接続用電極等が形成された半導体ウエハ２１の上面に、半導体装置の形成領域が露出する開口部３１ｈが設けられたメタルマスク３１を載置して密着させる。そして、スクリーン印刷法を用いて、図１１（ａ）、（ｂ）に示すように、メタルマスク３１の上面に沿って、スキージ３２を特定方向（図では左右方向）に摺動させることにより、液状の封止材料３３が開口部３１ｈ内に露出する半導体ウエハ２１の上面に塗布される。その後、図１１（ｃ）に示すように、半導体ウエハ２１を真空チャンバー４０内で減圧することにより、封止材料３３に含まれるガス成分が除去（脱泡）される。次いで、図１１（ｄ）に示すように、半導体ウエハ２１を焼成炉（オーブン）５０内で、所定の焼成温度及び焼成時間で焼成処理を行うことにより、図１２（ａ）に示すように、半導体ウエハ２１の上面に封止層１７ｐが形成される。ここで、封止層１７ｐを形成する際の焼成処理は、上述した本実施形態における本焼成処理に示した焼成条件と同様に、例えば１８０℃〜２５０℃程度の温度で、１〜３時間程度実行するものとする。
【００４５】
このようにして形成された封止層１７ｐは、上述した実施形態においても説明したように、液状の封止材料３３による表面張力の影響により、半導体ウエハ２１の上面に形成される外部接続用電極１６の配列状態に応じて、その膜厚が左右される。すなわち、図１２（ａ）に示すように、外部接続用電極１６が配列されていない領域Ｒ１の封止層１７ｐの膜厚は、外部接続用電極１６が等間隔で規則的に配列されている領域Ｒ２の封止層１７ｐの膜厚に比較して薄くなり、特に、領域Ｒ１の中央部の液面が下がることにより窪み１７ｄが形成される。
【００４６】
ここで、窪み１７ｄが形成された封止層１７ｐの上面の最低となる高さ（すなわち、半導体ウエハ２１の上面から封止層１７ｐの上面までの高さの最小値）が、図１２（ａ）に示すように、研削面ＣＳ１の位置よりも低い場合には、封止層１７ｐの上面側、及び、外部接続用電極１６の上部を研削面ＣＳ１まで研削して除去する研削工程において、図１２（ｂ）に示すように、領域Ｒ１の窪み１７ｄの一部が封止層１７ｐの上面（すなわち、パッケージの表面）に残ってしまうという問題がある。そのため、このような封止層１７ｐの厚みにばらつきがある半導体装置においては、熱サイクルによるパッケージの歪みや割れを招いたり、外的環境に対する耐性が劣化する可能性があった。また、封止層１７ｐの厚みのばらつきやパッケージ表面の窪みは、品質管理上の規格外品と判断され、半導体装置の信頼性の低下を招く場合があった。
【００４７】
なお、図１２（ｂ）に示したような封止層１７ｐの上面の窪み１７ｄを生じさせないようにするためには、図１２（ａ）に示した封止層１７ｐの形成時に、窪み１７ｄの深さを考慮して、予め封止層１７ｐの厚みを厚くする手法も考えられる。しかし、封止層１７ｐを厚く形成した場合には、焼成処理後に、半導体ウエハ２１に反りや湾曲が生じて、後工程で封止層１７ｐを研削加工することができなくなる問題や、仮に半導体ウエハ２１に反りや湾曲が生じない場合でも、封止層１７ｐの研削加工の作業時間が長くなったり、封止材料の使用量が増加して製造コストが上昇するなどの問題があり、有効な解決方法とは言えなかった。
【００４８】
そこで、本実施形態に係る半導体装置の製造方法においては、半導体装置の製造プロセスにおいて、半導体ウエハの上面への液状の封止材料の塗布、脱泡、仮焼成からなる一連の工程を実行して仮硬化状態の封止膜を形成した後、再度、液状の封止材料の塗布、脱泡、本焼成からなる一連の工程を実行して、均一な膜厚で、平坦な表面状態の上面を有する封止層を形成することを特徴としている。
【００４９】
このように、仮硬化状態の封止膜を形成した後に、封止材料を再度塗布ことにより、上述した実施形態においても説明したように、仮硬化状態の封止膜の膜表面に形成された窪みをなくして、均一な膜厚で、平坦な表面状態の上面を有する封止層を形成することができるので、後工程で封止層の上部を所定の高さまで研削した場合であっても、封止層の上面に窪み等が形成されることがない。すなわち、本実施形態に係る半導体装置の製造方法においては、半導体ウエハの上面に設けられた外部接続用電極の配列状態に関わらず、均一な膜厚の封止層や平坦なパッケージ表面を実現することができる。したがって、本実施形態によれば、熱サイクルによるパッケージの歪みや割れ、外的環境に対する耐性の劣化を抑制することができるとともに、品質管理上の規格に適合した、信頼性の高い半導体装置を提供することができる。
【００５０】
なお、上述した実施形態においては、図１（ａ）に示したように、シリコン基板１１を平面視して、中央付近の領域Ｒ１に外部接続用電極１６が設けられていない半導体装置１０について、その製造方法を詳しく説明した。この半導体装置１０における外部接続用電極１６の配列構造は、実施形態を説明するための一例を示したものに過ぎず、本発明はこれに限定されるものではない。すなわち、本発明に係る半導体装置の製造方法が適用される半導体装置は、シリコン基板を平面視して、外部接続用電極が等間隔で規則的配列された領域（上述した領域Ｒ２に相当する）と、外部接続用電極が配列されていない、もしくは、その配列間隔が不規則に設定された領域（上述した領域Ｒ１に相当する）が混在するものであれば、例えば外部接続用電極が配列されていない領域が、シリコン基板を平面視して、中央付近からずれてシリコン基板のいずれかの辺や角部方向に偏在するものであっても、上述したような作用効果を良好に得ることができる。さらには、シリコン基板を平面視して、隣接する半導体装置に設けられた外部接続用電極同士の間、例えば、ダイシングストリートに重なる領域などの、外部接続用電極が設けられない領域においても同様に、上述したような作用効果を良好に得ることができる。
【００５１】
また、上述した実施形態においては、図１に示したように、シリコン基板１１上に柱状の外部接続用電極１６が配列された半導体装置について、その製造方法を詳しく説明したが、本発明はこれに限定されるものではない。すなわち。上述した実施形態に示した本発明の技術思想によれば、柱状の外部接続用電極に限らず、絶縁膜や配線などを形成することにより、半導体ウエハやシリコン基板の上面に比較的大きな段差が生じている場合であっても、均一な膜厚で、平坦な表面状態の上面を有する封止層を形成することができる。
【００５２】
また、上述した実施形態に示した半導体装置においては、接続パッド１２と外部接続用電極１６に接続される配線１５として、下地金属層１５−１と上部金属層１５−２からなる２層構造の配線を有している場合について説明した。この配線構造は、実施形態を説明するための一例を示したものに過ぎず、本発明はこれに限定されるものではない。すなわち、本発明に係る半導体装置の製造方法により製造される半導体装置に適用される配線は、例えば、単層の金属層又は導電層からなるものであってもよいし、３層以上の複数層の金属層又は導電層が積層された配線構造を有するものであってもよい。
【００５３】
以上、本発明のいくつかの実施形態について説明したが、本発明は、上述した実施形態に限定されるものではなく、特許請求の範囲に記載された発明とその均等の範囲を含むものである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
【００５４】
（付記）
請求項１に記載の発明は、
接続パッドと、該接続パッドの所定領域を露出する開口が形成された絶縁膜と、該接続パッドに接続するように該絶縁膜の上方に形成された外部接続用電極とが、第１の面側に設けられた半導体基板を準備する基板準備工程と、
前記半導体基板の前記第１の面側に前記外部接続用電極を覆うように第１の封止材料を設けてから、第１の条件で前記封止材料を仮硬化させる仮硬化工程と、
仮硬化させた前記第１の封止材料を覆うように第２の封止材料を設けてから、第２の条件で前記第１の封止材料及び前記第２の封止材料を同時に本硬化させる本硬化工程と、
を含むことを特徴とする半導体装置の製造方法である。
【００５５】
請求項２に記載の発明は、
前記基板準備工程において、前記半導体基板の前記第１の面に、前記外部接続用電極が設けられた電極配設領域と、前記外部接続用電極が設けられていない電極非配設領域とを有し、かつ、前記電極配設領域には、前記半導体基板の前記第１の面の法線方向から見て、複数の前記外部接続用電極が所定間隔をおいて設けられている前記半導体基板を準備することを含むことを特徴とする請求項１に記載の半導体装置の製造方法である。
【００５６】
請求項３に記載の発明は、
前記仮硬化工程において、前記半導体基板の前記第１の面側に、前記電極配設領域及び前記電極非配設領域を覆うように、前記第１の封止材料を設けることを含むことを特徴とする請求項２に記載の半導体装置の製造方法である。
【００５７】
請求項４に記載の発明は、
前記本硬化工程は、前記仮硬化工程において仮硬化させた前記第１の封止材料上面に形成された凹部を埋めるように前記第２の封止材料を設けることを含むことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法である。
【００５８】
請求項５に記載の発明は、
前記仮硬化工程は、前記第１の条件として、第１の所定温度範囲及び第１の所定時間、前記半導体基板を加熱することを含むことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法である。
【００５９】
請求項６に記載の発明は、
前記本硬化工程は、前記第２の条件として、前記第１の所定温度範囲の上限値よりも高い上限値を有する温度範囲である第２の所定温度範囲及び前記第１の所定時間の上限値よりも高い上限値を有する時間である第２の所定時間、前記半導体基板を加熱することを含むことを特徴とする請求項５に記載の半導体装置の製造方法である。
【００６０】
請求項７に記載の発明は、
前記仮硬化工程は、前記半導体基板の第１の面側に、開口部を有するマスクを密着させて、前記開口部を介して前記封止材料を塗布する印刷法によって、前記第１の封止材料を設けることを含むことを特徴とする請求項１乃至６の何れか一項に記載の半導体装置の製造方法である。
【符号の説明】
【００６１】
１０ 半導体装置
１１ シリコン基板
１２ 接続パッド
１３ パッシベーション膜
１４ 保護膜
１５ 配線
１６ 外部接続用電極
１７ 封止層
１７ｄ 窪み
１８ 半田バンプ
２１ 半導体ウエハ
２２ ダイシングストリート
３１ メタルマスク
３２ スキージ
３３ 封止材料
４０ 真空チャンバー
５０ 焼成炉
ＣＳ１ 研削面
【特許請求の範囲】
【請求項１】
接続パッドと、該接続パッドの所定領域を露出する開口が形成された絶縁膜と、該接続パッドに接続するように該絶縁膜の上方に形成された外部接続用電極とが、第１の面側に設けられた半導体基板を準備する基板準備工程と、
前記半導体基板の前記第１の面側に前記外部接続用電極を覆うように第１の封止材料を設けてから、第１の条件で前記封止材料を仮硬化させる仮硬化工程と、
仮硬化させた前記第１の封止材料を覆うように第２の封止材料を設けてから、第２の条件で前記第１の封止材料及び前記第２の封止材料を同時に本硬化させる本硬化工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記基板準備工程において、前記半導体基板の前記第１の面に、前記外部接続用電極が設けられた電極配設領域と、前記外部接続用電極が設けられていない電極非配設領域とを有し、かつ、前記電極配設領域には、前記半導体基板の前記第１の面の法線方向から見て、複数の前記外部接続用電極が所定間隔をおいて設けられている前記半導体基板を準備することを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記仮硬化工程において、前記半導体基板の前記第１の面側に、前記電極配設領域及び前記電極非配設領域を覆うように、前記第１の封止材料を設けることを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記本硬化工程は、前記仮硬化工程において仮硬化させた前記第１の封止材料上面に形成された凹部を埋めるように前記第２の封止材料を設けることを含むことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記仮硬化工程は、前記第１の条件として、第１の所定温度範囲及び第１の所定時間、前記半導体基板を加熱することを含むことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記本硬化工程は、前記第２の条件として、前記第１の所定温度範囲の上限値よりも高い上限値を有する温度範囲である第２の所定温度範囲及び前記第１の所定時間の上限値よりも高い上限値を有する時間である第２の所定時間、前記半導体基板を加熱することを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記仮硬化工程は、前記半導体基板の前記第１の面側に、開口部を有するマスクを密着させて、前記開口部を介して前記封止材料を塗布する印刷法によって、前記第１の封止材料を設けることを含むことを特徴とする請求項１乃至６の何れか一項に記載の半導体装置の製造方法。
【請求項１】
接続パッドと、該接続パッドの所定領域を露出する開口が形成された絶縁膜と、該接続パッドに接続するように該絶縁膜の上方に形成された外部接続用電極とが、第１の面側に設けられた半導体基板を準備する基板準備工程と、
前記半導体基板の前記第１の面側に前記外部接続用電極を覆うように第１の封止材料を設けてから、第１の条件で前記封止材料を仮硬化させる仮硬化工程と、
仮硬化させた前記第１の封止材料を覆うように第２の封止材料を設けてから、第２の条件で前記第１の封止材料及び前記第２の封止材料を同時に本硬化させる本硬化工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記基板準備工程において、前記半導体基板の前記第１の面に、前記外部接続用電極が設けられた電極配設領域と、前記外部接続用電極が設けられていない電極非配設領域とを有し、かつ、前記電極配設領域には、前記半導体基板の前記第１の面の法線方向から見て、複数の前記外部接続用電極が所定間隔をおいて設けられている前記半導体基板を準備することを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記仮硬化工程において、前記半導体基板の前記第１の面側に、前記電極配設領域及び前記電極非配設領域を覆うように、前記第１の封止材料を設けることを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記本硬化工程は、前記仮硬化工程において仮硬化させた前記第１の封止材料上面に形成された凹部を埋めるように前記第２の封止材料を設けることを含むことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記仮硬化工程は、前記第１の条件として、第１の所定温度範囲及び第１の所定時間、前記半導体基板を加熱することを含むことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記本硬化工程は、前記第２の条件として、前記第１の所定温度範囲の上限値よりも高い上限値を有する温度範囲である第２の所定温度範囲及び前記第１の所定時間の上限値よりも高い上限値を有する時間である第２の所定時間、前記半導体基板を加熱することを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記仮硬化工程は、前記半導体基板の前記第１の面側に、開口部を有するマスクを密着させて、前記開口部を介して前記封止材料を塗布する印刷法によって、前記第１の封止材料を設けることを含むことを特徴とする請求項１乃至６の何れか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１８６４０３（Ｐ２０１２−１８６４０３Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−４９８５１（Ｐ２０１１−４９８５１）
【出願日】平成２３年３月８日（２０１１．３．８）
【出願人】（３１１０１４３１４）株式会社テラミクロス (42)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月８日（２０１１．３．８）
【出願人】（３１１０１４３１４）株式会社テラミクロス (42)
【Ｆターム（参考）】
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