半導体装置及びその製造方法

【課題】放熱性を向上させ、発熱による特性低下を抑えることを可能とした半導体装置及びその製造方法を提供する。
【解決手段】半導体装置において、第１の基板１１と、第１の基板１１表面に形成された素子領域１２と、素子領域１２と接続され、第１の基板１１上に形成された電極１３、１４、１５と、第１の基板１１上に第１の面で積層される第２の基板１６と、第２の基板１６を貫通し、電極上に配置されるビアホールと、ビアホール内に形成される金属層１８と、第２の基板１６の第２の面側に形成され、金属層と接続される放熱板１９と、を備える。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
一般に、ＧａＡｓ、ＧａＮなどの化合物半導体素子を用いたパワーデバイスにおいて、さらなる高周波化が要求されている。それに伴い、電流密度が増大し、発熱するため、デバイスの動作温度は上昇する。
【０００３】
通常、デバイスの動作温度の上昇に伴い、ＯＮ抵抗やリーク電流の増大といった特性低下が生じることから、放熱性は、デバイス特性を支配するパラメータとなる。
【０００４】
そこで、デバイス特性の低下を抑えるために、支持基板を放熱性の高い材料に換えたり、パッケージに放熱フィンを設けることにより、半導体素子内で発生した熱を放熱する手法が用いられている。しかしながら、熱伝導率が比較的小さい半導体基板などを介し、さらにパッケージを介して放熱が行われるため、熱のパスが長くなり、十分な放熱効果を得ることが困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３７２４９７９号公報
【特許文献２】特許第４６２４１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の放熱性を向上させ、発熱による特性低下を抑えることを可能にする。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１の基板と、第１の基板表面に形成された素子領域と、素子領域と接続され、第１の基板上に形成された電極と、第１の基板上に第１の面で積層される第２の基板と、第２の基板を貫通し、電極上に配置されるビアホールと、ビアホール内に形成される金属層と、第２の基板の第２の面側に形成され、金属層と接続される放熱板と、を備えるものである。
【０００８】
また、実施形態の半導体装置の製造方法は、第１の基板に素子領域を形成し、第１の基板上に、素子領域と接続する電極を形成し、第２の基板を貫通するビアホールを形成し、電極上に前記ビアホールが配置されるように、第１の基板上に、第２の基板の第１の面を積層し、ビアホール内に金属層を形成するとともに、第２の基板の第２の面側に、金属層と接続された放熱板を形成するものである。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の分解斜視図である。
【図２】図１のＡ−Ａ’断面図である。
【図３Ａ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｂ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｃ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｄ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｅ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｆ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｇ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｈ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｉ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３Ｊ】第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】第１の実施形態の変形例に係る半導体装置の断面図である。
【図５】第１の実施形態の変形例に係る半導体装置の断面図である。
【図６】第１の実施形態の変形例に係る半導体装置の断面図である。
【図７】第２の実施形態に係る半導体装置の分解斜視図である。
【図８】第２の実施形態の変形例に係る半導体装置の分解斜視図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を参照して説明する。
【００１１】
〈第１の実施形態〉
図１（Ａ）−（Ｃ）に本実施形態の半導体装置の分解斜視図を示す。図１（Ａ）に示すように、半導体基板１１には、不純物拡散領域を含む素子領域１２が形成されており、素子領域１２上には、ソース電極１３ａ、ドレイン電極１４と、これらに挟まれるようにゲート電極１５が形成されている。ソース電極１３ａ、ゲート電極１５ａは、電極パッドであるソースパッド１３ｂ、ゲートパッド１５ｂとそれぞれ接続されている。
【００１２】
一方、図１（Ｂ）に示すように、カバー基板１６の裏面側には、ソースパッド１３ｂ、ドレイン電極１４、ゲートパッド１５ｂの高さに応じた段差が形成されている。そして、ソースパッド１３ｂ、ドレイン電極１４、ゲートパッド１５ｂ上に配置される部分には、それぞれビアホール１７ａ、１７ｂ、１７ｃが形成され、これらの内部に、それぞれ金属層１８ａ、１８ｂ、１８ｃが形成されている。
【００１３】
また、図１（Ｃ）に示すように、カバー基板１６の表面側には、金属層１８ａ、１８ｂ、１８ｃとそれぞれ接続され、金属電極として外部と接続される放熱板１９ａ、１９ｂ、１９ｃが形成されている。
【００１４】
なお、半導体素子の発熱源は、半導体素子の電界分布において最も変位の大きい位置であり、その位置はデバイス構造により変動する。そして、発熱源により近いところからできるだけ多くの熱を放熱させることにより、より放熱性を向上させることができる。
【００１５】
一般に、ソース・ゲート間よりゲート・ドレイン間の方が、電位差が大きく、より多くの熱を発生する。このようなデバイスにおいては、発熱源により近く、ゲート電極１５ａより電極面積の大きいドレイン電極１４よりより多くの熱を放熱させることが好ましい。そのため、ドレイン電極１４と接続される放熱板１９ｂは、放熱板１９ａ、１９ｃより面積が広くなるように形成されていることが好ましい。
【００１６】
図２に図１のＡ−Ａ’断面図を示す。図２に示すように、ＧａＡｓなどの半導体基板１１上に、ソース電極１３ａと接続されたソースパッド、ドレイン電極１４、ゲート電極１５ａと接続されたゲートパッド１５ｂが形成されている。
【００１７】
半導体基板１１上には、裏面にソースパッド１３ｂ、ドレイン電極１４、ゲートパッド１５ｂの高さに応じた段差を有するＧａＡｓなどからなるカバー基板１６が積層されている。カバー基板１６には、ソースパッド１３ｂ、ドレイン電極１４、ゲートパッド１５ｂ上にそれぞれ配置されるビアホール１７ａ、１７ｂ、１７ｃが形成されている。ビアホール内には金属層１８ａ、１８ｂ、１８ｃが形成され、カバー基板１６表面側で、放熱板１９ａ、１９ｂ、１９ｃとそれぞれ接続されている。
【００１８】
このような半導体装置は、以下のようにして形成される。図３Ａに示すように、先ず、半導体基板１１上に、ゲート電極１５ａ、素子領域１２を構成するソース領域／ドレイン領域（図示せず）を形成する。そして、ソース領域／ドレイン領域とそれぞれ接続されるソース電極、ドレイン電極１４と、ソース電極と接続されるソースパッド１３ｂ、ゲート電極と接続されるゲートパッド１５ｂを形成する。このとき、例えば、各電極（電極パッドを含む）は、Ａｕなどにより形成され、ソースパッド１３ｂ、ドレイン電極１４の電極厚が、ゲートパッド１５ｂの電極厚より厚くなるように形成されている。なお、このようにして形成される半導体素子の表面は、パシベーション膜などにより保護される。
【００１９】
次いで、カバー基板１６に、通常のフォトリソグラフィ法などを用いて、以下のように半導体素子のソースパッド１３ｂ、ドレイン電極１４、ゲートパッド１５ｂの電極厚に合わせた段差を形成する。
【００２０】
先ず、図３Ｂに示すように、ゲート電極が配置される部分に、フォトレジストパターン２０ａを形成し、図３Ｃに示すように、エッチングにより凸パターンを形成する。さらに、図３Ｄに示すように、ソースパッド１３ｂ、ドレイン電極１４、ゲートパッド１５ｂが配置される部分に、フォトレジストパターン２０ｂを形成し、図３Ｅに示すように、エッチングにより、カバー基板１６に高さの異なる凸パターンを形成する。
【００２１】
次いで、図３Ｆに示すように、凸パターンの形成されたカバー基板１６の表面、又は図３Ｇに示すように、フラットなカバー基板１６の裏面、或いはその両方に、フォトレジストパターン２０ｃを形成する。そして、図３Ｈに示すように、エッチングにより、カバー基板１７を貫通するビアホール１７ａ、１７ｂ、１７ｃを形成する。このとき、エッチング方向は、エッチングレシピ、フォトレジストパターンのカバー率、アライメント精度などに基づき、適宜決めることができる。
【００２２】
次いで、図３Ｉに示すように、裏面にフォトレジストパターン２０ｄを形成し、図３Ｊに示すように、半導体基板１１上にビアホール１７ａ、１７ｂ、１７ｃが形成されたカバー基板１６を圧着させることにより積層する。なお、カバー基板１６を積層した後に、フォトレジストパターン２０ｄを形成してもよい。
【００２３】
このとき、ソースパッド１３ｂ、ドレイン電極１４、ゲートパッド１５ｂがＡｕなどのやわらかい金属で形成されていると、若干のエッチング誤差は許容される。なお、圧着しながら加熱する低温メタル接着方法などを用いることにより、より接着性を向上させることができる。
【００２４】
そして、Ａｕなどの金属層１８ａ、１８ｂ、１８ｃ及び放熱板１９ａ、１９ｂ、１９ｃをメタルデポジッションにより形成し、フォトレジストパターン２０ｄを除去することにより、図１に示すような半導体装置が形成される。なお、半導体基板１１と、カバー基板１６の間隙には、パシベーション膜などが形成されていることが好ましい。
【００２５】
本実施形態によれば、半導体基板に形成された半導体素子の電極より、半導体基板に積層されるカバー基板を貫通するビアホール内に形成された金属層を介して、放熱板より半導体素子内で発生する熱を放熱させることにより、放熱性を向上させることが可能となる。そして、発熱によるデバイス特性の低下を抑えることが可能となる。
【００２６】
なお、カバー基板１６の段差形状は特に限定されるものではなく、図４に示すように、カバー基板１６’を２段形状としてもよい。このような形状とすることにより、段差形成のためのパターニング、エッチングをそれぞれ１回とすることができるとともに、カバー基板１６のパターン、ビアホール１７ａ、１７ｂ、１７ｃ形成の際のアライメントマージンを増大させることができる。
【００２７】
さらに、図５に示すように、ソースパッド１３ｂ’、ドレイン電極１４’、ゲートパッド１５ｂ’の電極厚がほぼ等しければ（圧着時の変形許容範囲であれば）、カバー基板１６”に段差を形成する必要はない。このような形状とすることにより、工数を低減させることができるとともに、ビアホール１７ａ、１７ｂ、１７ｃ形成の際のアライメントマージンを増大させることができる。また、図６に示すように、ビアホール１７ａ’、１７ｂ’、１７ｃ’がテーパを有していてもよい。
【００２８】
また、本実施形態において、半導体基板、カバー基板にＧａＡｓ基板を用いているが、基板は特に限定されるものではない。半導体基板としては、その他ＧａＮ、ＳｉＣ、Ｓｉなどを用いることができる。また、熱膨張率の観点から、カバー基板は、半導体素子が形成される半導体基板と同じ材料のものを用いることが好ましいが、異なる材料でもよい。例えば、カバー基板として、透明なＳｉＣ基板を用いることにより、積層時のアライメントが容易となる。また、カバー基板として、汎用されているＳｉ基板を用いることにより、材料コストを抑えるとともに、既に様々なエッチングレシピが知られていることから、エッチングプロセスの最適化が容易であり、プロセスコストを低減することが可能となる。
【００２９】
〈第２の実施形態〉
本実施形態においては、第１の実施形態と同様の構成であるが、放熱板にフィンが設けられている。
【００３０】
図７（Ａ）−（Ｃ）に本実施形態の半導体装置の分解斜視図を示す。図７（Ａ）に示すように、第１の実施形態と同様に、半導体基板２１の素子領域２２上に、ソース電極２３ａ、ドレイン電極２４と、これらに挟まれるようにゲート電極２５ａが形成されている。ソース電極２３ａ、ゲート電極２５ａは、電極パッドであるソースパッド２３ｂ、ゲートパッド２５ｂとそれぞれ接続されている。
【００３１】
一方、図７（Ｂ）に示すように、カバー基板２６の、ソースパッド２３ｂ、ドレイン電極２４、ゲートパッド２５ｂ上に配置される部分には、それぞれビアホール内に、金属層２８ａ、２８ｂ、２８ｃが形成されている。
【００３２】
また、図７（Ｃ）に示すように、カバー基板２６の表面側には、金属層２８ａ、２８ｂ、２８ｃとそれぞれ接続され、金属電極として外部と接続される放熱板２９ａ、２９ｂ、２９ｃが形成されている。ドレイン電極と接続される放熱板２９ｂには、放熱フィン３０ｂが設けられている。
【００３３】
このような半導体装置は、第１の実施形態と同様に形成される。
【００３４】
本実施形態によれば、第１の実施形態と同様に、半導体基板に形成された半導体素子の電極より、半導体基板に積層されるカバー基板を貫通するビアホール内に形成された金属層を介して、放熱フィンを設けて半導体素子内で発生する熱を放熱させることにより、放熱性をより向上させることが可能となる。そして、発熱によるデバイス特性の低下を抑えることが可能となる。
【００３５】
なお、かならずしもドレイン電極２４と接続される放熱板２８ｂのみに放熱フィン３０ｂが形成される必要はなく、図８に示すように、放熱フィン３０ａ、３０ｃが、ソース電極２３ａ、ゲート電極２５ａと接続される放熱板２８ａ、２８ｃに形成されてもよい。
【００３６】
また、これら実施形態において、ドレイン電極からの放熱が大きくなるように、放熱板が形成されているが、ドレイン電極に限定されるものではない。上述したように、発熱源は、デバイス構造により変動することから、より発熱源に近い電極と接続される放熱板より、より多く放熱できる構造であればよく、適宜デバイス構造の設計上好ましい形状とすることができる。
【００３７】
なお、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００３８】
１１、２１…半導体基板、１２、２２…素子領域、１３ａ、２３ａ…ソース電極、１３ｂ、２３ｂ…ソースパッド、１４、２４…ドレイン電極、１５ａ、２５ａ…ゲート電極、１５ｂ、２５ｂ…ゲートパッド、１６、２６…カバー基板、１７ａ、１７ｂ、１７ｃ…ビアホール、１８ａ、１８ｂ、１８ｃ、２８ａ、２８ｂ、２８ｃ…金属層、１９ａ、１９ｂ、１９ｃ、２９ａ、２９ｂ、２９ｃ…放熱板、２０ａ、２０ｂ、２０ｃ、２０ｄ…フォトレジストパターン、３０ａ、３０ｂ、３０ｃ…放熱フィン。

【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板表面に形成された素子領域と、
前記素子領域と接続され、前記第１の基板上に形成された電極と、
前記第１の基板上に第１の面で積層される第２の基板と、
前記第２の基板を貫通し、前記電極上に配置されるビアホールと、
前記ビアホール内に形成される金属層と、
前記第２の基板の第２の面側に形成され、前記金属層と接続される放熱板と、
を備えることを特徴とする半導体装置。
【請求項２】
前記放熱板は、放熱フィンを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極は、前記素子領域上に形成された電極と接続された電極パッドであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記放熱板は、ドレイン電極と接続されていることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
第１の基板に素子領域を形成し、
前記第１の基板上に、前記素子領域と接続する電極を形成し、
第２の基板を貫通するビアホールを形成し、
前記電極上に前記ビアホールが配置されるように、前記第１の基板上に、前記第２の基板の第１の面を積層し、
前記ビアホール内に金属層を形成するとともに、前記第２の基板の第２の面側に、前記金属層と接続された放熱板を形成する、
ことを特徴とする半導体装置の製造方法。

【図１】