半導体装置用多層配線基板
【課題】リードピンへの応力の集中を抑制すると共に、張り合わせ時のボイドの発生を抑制することができる半導体装置用多層配線基板を提供することにある。
【解決手段】導体層１０４〜１０９と誘電体層１１１〜１１７とが交互に積層され、最上面と最下面が導体層１０１，１０２ａ，１０２ｂ、１０９で構成されると共に、最上面の導体層１０１，１０２ａ，１０２ｂが、半導体装置が備えるリードピン１１，１２ａ，１２ｂを当接接合可能な接合領域１２１で構成された半導体装置用多層配線基板１００であって、前記接合領域１２１の下部に位置する導体層１０４〜１０８は２次元アレイ状に整列配置された複数個の孤立パタンで構成されるようにした。
【解決手段】導体層１０４〜１０９と誘電体層１１１〜１１７とが交互に積層され、最上面と最下面が導体層１０１，１０２ａ，１０２ｂ、１０９で構成されると共に、最上面の導体層１０１，１０２ａ，１０２ｂが、半導体装置が備えるリードピン１１，１２ａ，１２ｂを当接接合可能な接合領域１２１で構成された半導体装置用多層配線基板１００であって、前記接合領域１２１の下部に位置する導体層１０４〜１０８は２次元アレイ状に整列配置された複数個の孤立パタンで構成されるようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置用多層配線基板に関し、詳細には、複数のリードピンを備える半導体装置がハンダで固定される半導体装置用多層配線基板に関する。
【背景技術】
【０００２】
複数のリードピンを備えた半導体装置を多層配線基板にハンダ付けする手法として、例えば、多層配線基板全体を加熱する工程を伴うリフローハンダ付けによる手法がある。半導体装置のリードピン（ＩＣパッケージ）と多層配線基板とでは熱膨張係数の差が大きく、ハンダ付け後の冷却時に、多層配線基板が収縮するのに対しリードピンが引っ張られる形になり、多層配線基板が反ったり捻じれたりことがある。
【０００３】
上述した多層配線基板の反りや捻じれを防止する技術が種々開発されている。例えば、下記の特許文献１には、配線パタンに使用しない広い面積の導体層を無くし、導体層における面内での金属箔が占める割合を全層に亘ってほぼ等しく制御し形成する手法が開示されている。下記の特許文献２には、熱変形を特定の箇所に集中させる構造がプリント配線板に備えられ、熱変形後に於いて変形箇所を切断除去する方法が開示されている。下記の特許文献３には、多層配線基板の最上部に備える一面銅箔層に抜きパターンを形成し、その抜きパターンの形状に直交異方性を備えることで、所定の場所を柔軟部とした多層配線板が開示されている。下記の特許文献４には、熱変形しやすい箇所を特定し、その領域に導体層を集中的に残して剛性を増すと共に、導体層の膜厚と導体層に挟まれる絶縁層の膜厚を調整し熱変形を抑制した配線基板が開示されている。
【０００４】
また、多層配線基板において、多層基板を張り合わせたときの空気の逃げを助けて層間に隙間（ボイド）を生じないようにするために、導体層を設ける手法が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２００２６５号公報（例えば、段落［００２７］〜［００３４］、［図１］，［図２］など参照）
【特許文献２】特開２００５−３４７７１１号公報（例えば、段落［００１５］、［図２］など参照）
【特許文献３】特開２００８−１４７４９８号公報（例えば、段落［００１７］〜［００２４］、［図１］，［図２］など参照）
【特許文献４】特開２０００−２７７９２７号公報（例えば、段落［００５３］，［００６１］など参照）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の手法は、配線パタン密度が低い多層配線基板に対し有効な手法であるものの、高密度配線パタンが求められる昨今の多層配線基板への適用は比較的困難であった。特許文献２に記載の手法は、材料を有効に利用する観点において課題があり、また熱冷却が定常的に発生する要求への対応には限界が生じていた。特許文献３に記載の方式は、一面銅箔層であるが故に、多層配線基板内で生じたひずみがもたらす内部応力は、銅箔が備える剛性によって、一面銅箔層に亘って応力分布を形成するため、ハンダ実装部の応力低減に限界があった。特許文献４に記載の方式では、多層配線基板上面に備えられる半導体装置の角部に実質的に限定されると共に、導体層の膜厚や絶縁層の膜厚自由度が高周波線路パタン設計の観点で限定される課題が残っていた。
【０００７】
以上のことから、本発明は上述したような課題を解決するために為されたものであって、リードピンへの応力の集中を抑制すると共に、張り合わせ時のボイドの発生を抑制することができる半導体装置用多層配線基板を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上述した課題を解決する本発明に係る半導体装置用多層配線基板は、
Ｎ（Ｎは２以上の整数）層の導体層と（Ｎ−１）層の絶縁層とが交互に積層され、最上面と最下面が導体層で構成されると共に、最上面の導体層が、半導体装置が備えるＭ（Ｍは２以上の整数）本のリードピンを当接接合可能なＳ（Ｓは１以上前記Ｍ以下の整数）個の接合領域で構成された半導体装置用多層配線基板であって、
前記接合領域の下部に位置する前記導体層は２次元アレイ状に整列配置された複数個の孤立パタンで構成される
ことを特徴とする。
【０００９】
上述した課題を解決する本発明に係る半導体装置用多層配線基板は、
前述の発明に係る半導体装置用多層配線基板であって、
前記リードピンの長さをＰｍとし、
前記Ｎ層の導体層の同一層内で、前記リードピンの軸心に対し平行な方向にて隣接する前記孤立パタン間の距離をＤｐとし、
前記Ｎ層の導体層の同一層内で、前記リードピンの軸心に対し垂直な方向にて隣接する前記孤立パタン間の距離をＤｖとしたときに、
Ｄｐ＜Ｄｖ、あるいはＤｐ＜Ｄｖ＜Ｐｍの関係を満たす
ことを特徴とする。
【００１０】
上述した課題を解決する本発明に係る半導体装置用多層配線基板は、
前述の発明に係る半導体装置用多層配線基板であって、
前記Ｎ層の導体層にて、上下方向で隣接すると共に、最近接する前記孤立パタン間の距離をＤｄとしたときに、
Ｄｐ＜Ｄｄ、あるいはＤｐ＜Ｄｄ＜Ｐｍの関係を満たす
ことを特徴とする。
【００１１】
上述した課題を解決する本発明に係る半導体装置用多層配線基板は、
前述の発明に係る半導体装置用多層配線基板であって、
前記孤立パタンは、円形、あるいは多角形状である
ことを特徴とする。
【００１２】
上述した課題を解決する本発明に係る半導体装置用多層配線基板は、
前述の発明に係る半導体装置用多層配線基板であって、
前記接合領域の近傍にて、表裏を貫通する貫通スリットが設けられる
ことを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体装置用多層配線基板によれば、接合領域の下部に位置する導体層は２次元アレイ状に整列配置された孤立パタン群で構成されることにより、ハンダ実装した後の熱冷却時にひずみが生じようとするが、前記導体層が絶縁層と比べてヤング率が小さいことから、前記ひずみを緩和することになる。これにより、広範囲な温度変化に対するリードピンやハンダに掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができる。また、導体層があることにより、多層配線基板の張り合わせ時に空気を排出して層間にて隙間（ボイド）の発生を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例に係る半導体装置用多層配線基板の説明図であって、図１（ａ）にその断面を模式的に示し、図１（ｂ）にその平面を示す。
【図２】本発明の第１の実施例に係る半導体装置用多層配線基板が具備するシグナルリードピンの根元で発生する相当応力特性を示すグラフである。
【図３】本発明の第２の実施例に係る半導体装置用多層配線基板の説明図であって、図３（ａ）にその断面を模式的に示し、図３（ｂ）にその平面を示す。
【図４】本発明の第３の実施例に係る半導体装置用多層配線基板の平面図である。
【図５】図４におけるＶ−Ｖ矢視線断面図である。
【図６】図４におけるＶＩ−ＶＩ矢線断面図である。
【発明を実施するための形態】
【００１５】
本発明に係る半導体装置用多層配線板を実施するための形態について、各実施例にて具体的に説明する。
なお、すべての実施例において多層配線基板に備えられる導体層を銅箔、絶縁層をＦＲ４、そして半導体装置をセラミック、半導体装置に備えられるリードピンをコバールとして図示しているが、それぞれの材料をこれに限ることなく、その他の材料に適用可能であることはいうまでもない。
【実施例１】
【００１６】
本発明の第１の実施例に係る半導体装置用多層配線基板について、図１（ａ）、図１（ｂ）および図２を参照して具体的に説明する。
【００１７】
本実施例に係る半導体装置用多層配線基板１００には、図１（ａ）および図１（ｂ）に示すように、半導体装置１０が実装される。半導体装置用多層配線基板１００では、導体層１０１，１０２ａ，１０２ｂ，１０３〜１０８と、誘電体層（絶縁層）１１１〜１１７とが交互に積層される。
【００１８】
半導体装置１０は、パッケージ筐体１３と、パッケージ筐体１３の側面部の下部側に設けられた複数のリードピン（図示例では３つ）１１，１２ａ，１２ｂとを備える。これらリードピン１１，１２ａ，１２ｂは、中心間隔Ｐｍで配置され、高周波入出力が可能な構造を持っている。つまり、半導体装置はコプレーナ構造を備えている。よって、２つのグランドリードピン１２ａ，１２ｂと１つのシグナルリードピン１１が高周波リードピンにおける基本構成となる。
【００１９】
上述のリードピン１１，１２ａ，１２ｂをそれぞれハンダ１４，１５，１５によって当接接合可能なように、多層配線基板１００の上面には、１つのシグナルパタン１０１と２つのグランドパタン１０２ａ，１０２ｂとが設けられる。シグナルパタン１０１とグランドパタン１０２ａ，１０２ｂは、多層配線基板１００の上面に備えられる導体層（表層パタン）を構成している。グランドパタン１０２ａ，１０２ｂとシグナルパタン１０１は同一面内でギャップが設けられている。リードピン１１，１２ａ，１２ｂと表層パタン１０１，１０２ａ，１０２ｂが当接接合された際に、ひとつの高周波線路を構成するように、ここでは底面側にグランド１０３を備えるグランデッドコプレーナ線路が形成可能な構造としている。
【００２０】
多層配線基板１００は、リードピン接合領域１２１と伝送線路領域１２２とを備える。リードピン接合領域１２１はリードピン１１，１２ａ，１２ｂの長さで決定される有限の領域を備えており、伝送線路領域１２２と電気的に接続されている。本実施例では、伝送線路領域１２２に形成される伝送路をマイクロストリップ線路構造としている。
【００２１】
リードピン接合領域１２１の下部に位置する５層の導体層１０４〜１０８は、それぞれ２次元アレイ状に整列配置された孤立パタン（導体ドット）で構成される。これら導体層１０４〜１０８の孤立パタンは、平面にて円形状をなしている。
【００２２】
ここで、導体層１０４の同一層内で隣接する孤立パタン間の距離を、リードピン１１，１２ａ，１２ｂの軸心に対し平行な方向にてＤｐ１とし、リードピン１１，１２ａ，１２ｂの軸心に対し垂直な方向にてＤｖ１とする。導体層１０５の同一層内で隣接する孤立パタン間の距離を、リードピン１１，１２ａ，１２ｂの軸心に対し平行な方向にてＤｐ２とし、リードピン１１，１２ａ，１２ｂの軸心に対し垂直な方向にてＤｖ２とする。これら導体層１０４，１０５の孤立パタンは、Ｄｐ＜Ｄｖ、あるいはＤｐ＜Ｄｖ＜Ｐｍの関係を満たす位置に配置される。
【００２３】
導体層１０４，１０５にて、上下方向で隣接すると共に、最近接する孤立パタン間の距離をＤｄとしたとき、導体層１０４，１０５の孤立パタンは、Ｄｐ＜Ｄｄ、あるいはＤｐ＜Ｄｄ＜Ｐｍの関係を満たす位置に配置される。
【００２４】
また、上面からＮ層と（Ｎ＋２）層（Ｎは１以上５以下の整数）の導体層の孤立パタンは垂直方向にも整列されている。つまり、導体層１０６，１０８の孤立パタンは、導体層１０４の孤立パタンに対し垂直方向に整列配置される。導体層１０７の孤立パタンは、導体層１０５の孤立パタンに対し垂直方向に整列配置される。
【００２５】
つまり、本実施例では、リードピン１１，１２ａ，１２ｂ直下には、応力が加わっても比較的影響が小さなリードピン１１，１２ａ，１２ｂの軸心に対し平行な方向に導体層１０４〜１０８の孤立パタンを並べ、直下にくる導体層１０４〜１０８の総数をなるべく少なくなるようにしている。これにより、リードピン１１，１２ａ，１２ｂの軸心に対し垂直な方向に加わる応力は多層配線基板１００の誘電体層１１１〜１１７に逃げる形となり、また張り合わせ時には、島状、かつ直線的に配置されている導体層１０４〜１０８の部分を伝わって空気が逃げるようになる。
【００２６】
なお、多層配線基板１００の表層に形成されたグランドパタン１０２ａ，１０２ｂとグランデッドコプレーナ線路のグランド底面となるグランド面１０３は貫通ビア（図示省略）で電気的に接続されている。
【００２７】
本実施例において、半導体装置１０を構成するパッケージ筐体１３とリードピン１１，１２ａ，１２ｂとはそれぞれセラミックとコバールであり線膨張係数は５〜７ｐｐｍと低い値を備える。多層配線基板１００を構成する誘電体層１１１〜１１７と、パタン１０１，１０２ａ，１０２ｂおよび導体層１０３〜１０９とは、それぞれＦＲ４と銅箔であり線膨張係数は１４〜１６ｐｐｍと大きくなる。よって、熱冷却時におけるリードピン１１，１２ａ，１２ｂは多層配線基板１００の熱膨張収縮の効果によって、曲げ応力が付与される。特にパッケージ筐体１３が機構的に固定されている場合、リードピンへ１１，１２ａ，１２ｂの応力付与が最大になる。
【００２８】
本実施例の断面構造から明らかなように、リードピン１１，１２ａ，１２ｂの軸心に対し平行な方向に銅箔密度が高く、垂直方向、３次元斜め方向には低くなるように設計されている。これにより、リードピン１１，１２ａ，１２ｂの軸心に対し垂直方向、斜め方向での応力付与は、リードピンの軸心方向よりも自動的に低くなる。さらに、ＦＲ４と銅箔のヤング率はそれぞれ７．２ＧＰａ、１１０ＧＰａと大きく異なる特徴を有しており、リードピンの軸心方向に対し垂直方向でのひずみを緩和させる効果を構造的に備えている。ひずみが低減されることにより、その反力から生じるリードピンの軸心に対し垂直な方向への応力低減が得られる。この２つの効果により、リードピンの軸心に対し垂直な方向に掛かる応力を低下させることができ、ハンダへの応力付与を下げ、当接接合の信頼性が向上される。
【００２９】
なお、導体層の孤立パタンを得るための残銅率は５０％未満であることが望ましい。残銅率が高い場合、例え孤立パタンであっても、リードピンの軸心に対し平行方向、垂直方向の間での熱膨張率、ヤング率の明瞭な差が得られなくなるためである。本実施例では、最下層の導体層１０９が一様の銅箔を構成している。これは断面構造の全体に亘って対称性を確保し、マクロな視点で熱膨張係数の偏りを減少させるためであり、電気的にもグランド面、あるいは比較的太いパタン幅を必要とする電源線路へ適用されるのが一般であるため、実際の用途においても好適となる。
【００３０】
ここで、上述した構成を具備する半導体装置用多層配線基板１００によるリードピン根元での相当応力とリードピン１１，１２ａ，１２ｂと平行な方向に配列している導体層の孤立パタン間隔（Ｄｐ１／Ｐｍ）との関係について図２を参照して説明する。図２において、横軸はリードピン間隔Ｐｍで規格化した。ただし、残銅率は３０％、４０％とし、Ｄｐ１＝Ｄｐ２、Ｄｖ１＝Ｄｖ２、Ｄｖ１＜Ｐｍとし計算を行った。図２に示すように、残銅率が３０％および４０％の何れの場合においても、相当応力は単調に増加する傾向が見られることが明らかとなった。なお、Ｄｐ１、Ｄｐ２の上限値は残銅率から与えられるため、残銅率毎にＤｐ１の最大値が異なる。
【００３１】
したがって、本実施例に係る半導体装置用多層配線基板１００によれば、リードピン接合領域１２１の下部に位置する導体層１０４〜１０８は２次元アレイ状に整列配置された複数個の孤立パタンで構成されるようにしたことで、ハンダ実装した後の熱冷却時にひずみが生じようとするが、導体層１０４〜１０８が誘電体層１１１〜１１７と比べてヤング率が小さいことから、前記ひずみを緩和することになる。これにより、広範囲な温度変化に対するリードピン１１，１２ａ，１２ｂやハンダ１４，１５に掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができる。導体層１０４〜１０８があることにより、半導体装置用多層配線基板１００の張り合わせ時に空気を排出して層間にて隙間（ボイド）の発生を抑制することができる。
【００３２】
上述の導体層１０４〜１０８の孤立パタンがＤｐ＜Ｄｖ、あるいはＤｐ＜Ｄｖ＜Ｐｍの関係を満たす位置に配置されることにより、リードピンの軸心方向に対し平行な方向において、前記孤立パタンがより適切な位置に配置されることになり、広範囲な温度変化に対するリードピン１１，１２ａ，１２ｂやハンダ１４，１５に掛かる応力をより効果的に低減し、半導体装置の動作温度を拡大することができると共に、信頼性をより確実に向上さることができる。
【００３３】
さらに、上述の導体層１０４〜１０８の孤立パタンがＤｐ＜Ｄｄ、あるいはＤｐ＜Ｄｄ＜Ｐｍの関係を満たす位置に配置されることにより、リードピンの軸心方向に対し垂直な方向においても、前記孤立パタンがより適切な位置に配置されることになり、広範囲な温度変化に対するリードピン１１，１２ａ，１２ｂやハンダ１４，１５に掛かる応力をより効果的に低減し、半導体装置の動作温度を拡大することができると共に、信頼性をより一層確実に向上さることができる。
【実施例２】
【００３４】
本発明の第２の実施例に係る半導体装置用多層配線基板について、図３（ａ）および図３（ｂ）を参照して具体的に説明する。
本実施例は、差動線路を構成していることのみ上述した第１の実施例に係る半導体装置用多層配線基板と異なり、それ以外は同一の構成を備えている。本実施例では、上述した第１の実施例に係る半導体装置用多層配線基板と同じものには同一符号を付記している。
【００３５】
本実施例に係る半導体装置用多層配線基板２００には、図３（ａ）および図３（ｂ）に示すように、半導体装置２０が実装される。半導体装置２０は、パッケージ筐体１３と、パッケージ筐体１３の側面部の下部側に設けられた複数のリードピン（図示例では４つ）２１ａ，２１ｂ，１２ａ，１２ｂとを備える。これらリードピン２１ａ，２１ｂ，１２ａ，１２ｂは、中心間隔Ｐｍで配置される。リードピン２１ａ，２１ｂ，１２ａ，１２ｂはハンダ２４，２４，１５，１５によって後述するシグナルパタン２０１ａ，２０１ｂ、グランドパタン２０２ａ，２０２ｂにそれぞれ固定（当接接合）されている。
【００３６】
本実施例に係る半導体装置用多層配線基板２００は、図３（ａ）および図３（ｂ）に示すように、２つのシグナルパタン（差動線路）２０１ａ，２０１ｂと、２つのグランドパタン２０２ａ，２０２ｂとを備える。これらパタン２０１ａ，２０１ｂ，２０２ａ，２０２ｂは、リードピン接合領域２２１と伝送線路領域２２２で電気的に接続されている。パタン２０１ａ，２０１ｂ，２０２ａ，２０２ｂには、半導体装置２０のリードピン２１ａ，２１ｂ，１２ａ，１２ｂがそれぞれ接合接続される。
【００３７】
なお、グランドパタン２０２ａ，２０２ｂと差動線路のグランド底面となるグランド面１０３は貫通ビア（図示省略）で電気的に接続されている。
【００３８】
本実施例に係る半導体装置用多層配線基板２００は、上述した第１の実施例に係る半導体装置用多層配線基板１００と同様に、リードピン接合領域２２１の下部に位置する５層の導体層１０４〜１０８は、それぞれ２次元アレイ状に整列配置された孤立パタン（導体ドット）で構成される。これら導体層１０４〜１０８の孤立パタンは、平面にて円形状をなしている。
【００３９】
導体層１０４の同一層内で隣接する孤立パタン間の距離を、リードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し平行な方向にてＤｐ１とし、リードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し垂直な方向にてＤｖ１とする。導体層１０５の同一層内で隣接する孤立パタン間の距離を、リードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し平行な方向にてＤｐ２とし、リードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し垂直な方向にてＤｖ２とする。これら導体層１０４，１０５の孤立パタンは、Ｄｐ＜Ｄｖ、あるいはＤｐ＜Ｄｖ＜Ｐｍの関係を満たす位置に配置される。
【００４０】
導体層１０４，１０５にて、上下方向で隣接すると共に、最近接する孤立パタン間の距離をＤｄとしたとき、導体層１０４，１０５の孤立パタンは、Ｄｐ＜Ｄｄ、あるいはＤｐ＜Ｄｄ＜Ｐｍの関係を満たす位置に配置される。
【００４１】
また、上面からＮ層と（Ｎ＋２）層（Ｎは１以上５以下の整数）の導体層の孤立パタンは垂直方向にも整列されている。つまり、導体層１０６，１０８の孤立パタンは、導体層１０４の孤立パタンに対し垂直方向に整列配置される。導体層１０７の孤立パタンは、導体層１０５の孤立パタンに対し垂直方向に整列配置される。
【００４２】
つまり、本実施例でも、上述した第２の実施例に係る半導体装置用多層配線基板１００と同様、リードピン２１ａ，２１ｂ，１２ａ，１２ｂ直下には、応力が加わっても比較的影響が小さなリードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し平行な方向に導体層１０４〜１０８の孤立パタンを並べ、直下にくる導体層１０４〜１０８の総数をなるべく少なくなるようにしている。これにより、リードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し垂直な方向に加わる応力は多層配線基板２００の誘電体層１１１〜１１７に逃げる形となり、また張り合わせ時には、島状、かつ直線的に配置されている導体層１０４〜１０８の部分を伝わって空気が逃げるようになる。
【００４３】
したがって、本実施例に係る半導体装置用多層配線基板２００によれば、上述した第１の実施例に係る半導体装置用多層配線基板１００と同様に、リードピン接合領域２２１の下部に位置する導体層１０４〜１０８は２次元アレイ状に整列配置された複数個の孤立パタンで構成されるようにしたことで、ハンダ実装した後の熱冷却時にひずみが生じようとするが、導体層１０４〜１０８が誘電体層１１１〜１１７と比べてヤング率が小さいことから、前記ひずみを緩和することになる。これにより、広範囲な温度変化に対するリードピン１２ａ，１２ｂ，２１ａ，２１ｂやハンダ１５，２４に掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができる。導体層１０４〜１０８があることにより、半導体装置用多層配線基板２００の張り合わせ時に空気を排出して層間にて隙間（ボイド）の発生を抑制することができる。
【実施例３】
【００４４】
本発明の第３の実施例に係る半導体装置用多層配線基板について、図４、図５、図６を参照して具体的に説明する。
本実施例は、貫通スリットを備えることのみ上述した第１の実施例に係る半導体装置用多層配線基板と異なり、それ以外は同一の構成を備えている。本実施例では、上述した第１の実施例に係る半導体装置用多層配線基板と同じものには同一符号を付記している。
【００４５】
本実施例に係る半導体装置用多層配線基板３００は、図４、図５、図６に示すように、
パタン１０１，１０２ａ，１０２ｂの近傍に設けられ、表裏を貫通する貫通スリット３３０を備える。貫通スリット３３０は、第一パタン平行方向スリット部３３１、第二パタン平行方向スリット部３３２、パタン垂直方向スリット部３３３を備える。第一パタン平行方向スリット部３３１は、グランドパタン１０２ａとの間に隙間を有しグランドパタン１０２ａの延在方向に対し平行に延在する。第二パタン平行方向スリット部３３２は、グランドパタン１０２ｂとの間に隙間を有しグランドパタン１０２ｂの延在方向に対し平行に延在する。パタン垂直方向スリット部３３３は、第一パタン方向スリット部３３１および第二パタン方向スリット部３３２に対し直交方向に延在する。つまり、貫通スリット３３０は、平面視にて略Ｈ形状をなしている。
【００４６】
リードピンが多数本ある場合、すべてのリードピンを収容するために横幅が拡張することになるため、左右両端に位置するリードピンおよび接合しているハンダへのひずみは中央に位置するリードピンに対して線形比例で増加する。しかしながら実際には、多層配線基板毎に中央位置が異なるため、熱膨張収縮時でのひずみは左右どちらかのリードピンにのみ発生する場合がある。このひずみがもたらす応力がリードピンおよび接合しているハンダに掛かり、その結果として故障をもたらすことがある。よって、リードピンおよび接合しているハンダへのひずみの解放機構を備えることが望ましいことになる。本実施例では、上述した通り、リードピン接合領域３２１の半導体装置側に位置する端部に貫通スリット３３０を設けている。これにより、特にリードピン１１，１２ａ，１２ｂの根元、根元に位置する接合ハンダ（図示省略）に掛かる応力が低減され、信頼性が向上する。
【００４７】
したがって、本実施例に係る半導体装置用多層配線基板３００によれば、上述した第１の実施例に係る半導体装置用多層配線基板１００と同様な作用効果を奏する上に、リードピン接合領域３２１に貫通スリット３３０を設けたことにより、リードピン１１，１２ａ，１２ｂの根元、根元に位置する接合ハンダに掛かる応力がより一層確実に低減され、信頼性が向上する。
【００４８】
なお、シングル・コプレーナ高周波電極や差動コプレーナ高周波電極の他に、シングルエンド・サイドカップル高周波電極やこれらを組み合わせたり、さらに、この組み合わせに加えて、低周波信号電極、ＤＣ電極も備えたりする構成とすることも可能である。
【００４９】
なお、上記では、平面にて円形状をなす導体層の孤立ドットを備えた半導体装置用多層配線基板を用いて説明したが、平面にて例えば五角形などの多角形状をなす導体層の孤立ドットを備えた半導体装置用多層配線基板とすることも可能である。
【００５０】
また、導体層の層数については、各実施例においてＮ層ないし（Ｎ＋２）層（Ｎは１以上５以下の整数）の例を説明したが、本発明では半導体装置用多層配線基板の張り合わせ時に空気を排出して層間にて隙間（ボイド）の発生を抑制する効果を得られるため、より多くの層を容易に積層することが可能である。すなわち、Ｎ（Ｎは２以上の整数）層の導体層と（Ｎ−１）層の絶縁層とを交互に積層し、かつ最上面と最下面が導体層となる構成でもよい。
【産業上の利用可能性】
【００５１】
本発明に係る半導体装置用多層配線基板は、広範囲な温度変化に対するリードピンやハンダに掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができるため、コンピュータ産業等を始めとする各種産業において、極めて有益に利用することができる。
【符号の説明】
【００５２】
１０，２０ 半導体装置
１１ シグナルリードピン
１２ａ，１２ｂ グランドリードピン
１４，１５ ハンダ
２１ａ，２１ｂ シグナルリードピン
２４ ハンダ
１００ 半導体装置用多層配線基板
１０１ シグナルパタン
１０２ａ，１０２ｂ グランドパタン
１０４〜１０８ 導体層（孤立パタン）
１１１〜１１７ 誘電体層（絶縁体層）
１２１ リードピン接合領域
１２２ 伝送線路領域
２００ 半導体装置用多層配線基板
２０１ａ，２０１ｂ シグナルパタン
２２１ リードピン接合領域
２２２ 伝送線路領域
３００ 半導体装置用多層配線基板
３２１ リードピン接合領域
３２２ 伝送線路領域
３３０ 貫通スリット
【技術分野】
【０００１】
本発明は、半導体装置用多層配線基板に関し、詳細には、複数のリードピンを備える半導体装置がハンダで固定される半導体装置用多層配線基板に関する。
【背景技術】
【０００２】
複数のリードピンを備えた半導体装置を多層配線基板にハンダ付けする手法として、例えば、多層配線基板全体を加熱する工程を伴うリフローハンダ付けによる手法がある。半導体装置のリードピン（ＩＣパッケージ）と多層配線基板とでは熱膨張係数の差が大きく、ハンダ付け後の冷却時に、多層配線基板が収縮するのに対しリードピンが引っ張られる形になり、多層配線基板が反ったり捻じれたりことがある。
【０００３】
上述した多層配線基板の反りや捻じれを防止する技術が種々開発されている。例えば、下記の特許文献１には、配線パタンに使用しない広い面積の導体層を無くし、導体層における面内での金属箔が占める割合を全層に亘ってほぼ等しく制御し形成する手法が開示されている。下記の特許文献２には、熱変形を特定の箇所に集中させる構造がプリント配線板に備えられ、熱変形後に於いて変形箇所を切断除去する方法が開示されている。下記の特許文献３には、多層配線基板の最上部に備える一面銅箔層に抜きパターンを形成し、その抜きパターンの形状に直交異方性を備えることで、所定の場所を柔軟部とした多層配線板が開示されている。下記の特許文献４には、熱変形しやすい箇所を特定し、その領域に導体層を集中的に残して剛性を増すと共に、導体層の膜厚と導体層に挟まれる絶縁層の膜厚を調整し熱変形を抑制した配線基板が開示されている。
【０００４】
また、多層配線基板において、多層基板を張り合わせたときの空気の逃げを助けて層間に隙間（ボイド）を生じないようにするために、導体層を設ける手法が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２００２６５号公報（例えば、段落［００２７］〜［００３４］、［図１］，［図２］など参照）
【特許文献２】特開２００５−３４７７１１号公報（例えば、段落［００１５］、［図２］など参照）
【特許文献３】特開２００８−１４７４９８号公報（例えば、段落［００１７］〜［００２４］、［図１］，［図２］など参照）
【特許文献４】特開２０００−２７７９２７号公報（例えば、段落［００５３］，［００６１］など参照）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の手法は、配線パタン密度が低い多層配線基板に対し有効な手法であるものの、高密度配線パタンが求められる昨今の多層配線基板への適用は比較的困難であった。特許文献２に記載の手法は、材料を有効に利用する観点において課題があり、また熱冷却が定常的に発生する要求への対応には限界が生じていた。特許文献３に記載の方式は、一面銅箔層であるが故に、多層配線基板内で生じたひずみがもたらす内部応力は、銅箔が備える剛性によって、一面銅箔層に亘って応力分布を形成するため、ハンダ実装部の応力低減に限界があった。特許文献４に記載の方式では、多層配線基板上面に備えられる半導体装置の角部に実質的に限定されると共に、導体層の膜厚や絶縁層の膜厚自由度が高周波線路パタン設計の観点で限定される課題が残っていた。
【０００７】
以上のことから、本発明は上述したような課題を解決するために為されたものであって、リードピンへの応力の集中を抑制すると共に、張り合わせ時のボイドの発生を抑制することができる半導体装置用多層配線基板を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上述した課題を解決する本発明に係る半導体装置用多層配線基板は、
Ｎ（Ｎは２以上の整数）層の導体層と（Ｎ−１）層の絶縁層とが交互に積層され、最上面と最下面が導体層で構成されると共に、最上面の導体層が、半導体装置が備えるＭ（Ｍは２以上の整数）本のリードピンを当接接合可能なＳ（Ｓは１以上前記Ｍ以下の整数）個の接合領域で構成された半導体装置用多層配線基板であって、
前記接合領域の下部に位置する前記導体層は２次元アレイ状に整列配置された複数個の孤立パタンで構成される
ことを特徴とする。
【０００９】
上述した課題を解決する本発明に係る半導体装置用多層配線基板は、
前述の発明に係る半導体装置用多層配線基板であって、
前記リードピンの長さをＰｍとし、
前記Ｎ層の導体層の同一層内で、前記リードピンの軸心に対し平行な方向にて隣接する前記孤立パタン間の距離をＤｐとし、
前記Ｎ層の導体層の同一層内で、前記リードピンの軸心に対し垂直な方向にて隣接する前記孤立パタン間の距離をＤｖとしたときに、
Ｄｐ＜Ｄｖ、あるいはＤｐ＜Ｄｖ＜Ｐｍの関係を満たす
ことを特徴とする。
【００１０】
上述した課題を解決する本発明に係る半導体装置用多層配線基板は、
前述の発明に係る半導体装置用多層配線基板であって、
前記Ｎ層の導体層にて、上下方向で隣接すると共に、最近接する前記孤立パタン間の距離をＤｄとしたときに、
Ｄｐ＜Ｄｄ、あるいはＤｐ＜Ｄｄ＜Ｐｍの関係を満たす
ことを特徴とする。
【００１１】
上述した課題を解決する本発明に係る半導体装置用多層配線基板は、
前述の発明に係る半導体装置用多層配線基板であって、
前記孤立パタンは、円形、あるいは多角形状である
ことを特徴とする。
【００１２】
上述した課題を解決する本発明に係る半導体装置用多層配線基板は、
前述の発明に係る半導体装置用多層配線基板であって、
前記接合領域の近傍にて、表裏を貫通する貫通スリットが設けられる
ことを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体装置用多層配線基板によれば、接合領域の下部に位置する導体層は２次元アレイ状に整列配置された孤立パタン群で構成されることにより、ハンダ実装した後の熱冷却時にひずみが生じようとするが、前記導体層が絶縁層と比べてヤング率が小さいことから、前記ひずみを緩和することになる。これにより、広範囲な温度変化に対するリードピンやハンダに掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができる。また、導体層があることにより、多層配線基板の張り合わせ時に空気を排出して層間にて隙間（ボイド）の発生を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例に係る半導体装置用多層配線基板の説明図であって、図１（ａ）にその断面を模式的に示し、図１（ｂ）にその平面を示す。
【図２】本発明の第１の実施例に係る半導体装置用多層配線基板が具備するシグナルリードピンの根元で発生する相当応力特性を示すグラフである。
【図３】本発明の第２の実施例に係る半導体装置用多層配線基板の説明図であって、図３（ａ）にその断面を模式的に示し、図３（ｂ）にその平面を示す。
【図４】本発明の第３の実施例に係る半導体装置用多層配線基板の平面図である。
【図５】図４におけるＶ−Ｖ矢視線断面図である。
【図６】図４におけるＶＩ−ＶＩ矢線断面図である。
【発明を実施するための形態】
【００１５】
本発明に係る半導体装置用多層配線板を実施するための形態について、各実施例にて具体的に説明する。
なお、すべての実施例において多層配線基板に備えられる導体層を銅箔、絶縁層をＦＲ４、そして半導体装置をセラミック、半導体装置に備えられるリードピンをコバールとして図示しているが、それぞれの材料をこれに限ることなく、その他の材料に適用可能であることはいうまでもない。
【実施例１】
【００１６】
本発明の第１の実施例に係る半導体装置用多層配線基板について、図１（ａ）、図１（ｂ）および図２を参照して具体的に説明する。
【００１７】
本実施例に係る半導体装置用多層配線基板１００には、図１（ａ）および図１（ｂ）に示すように、半導体装置１０が実装される。半導体装置用多層配線基板１００では、導体層１０１，１０２ａ，１０２ｂ，１０３〜１０８と、誘電体層（絶縁層）１１１〜１１７とが交互に積層される。
【００１８】
半導体装置１０は、パッケージ筐体１３と、パッケージ筐体１３の側面部の下部側に設けられた複数のリードピン（図示例では３つ）１１，１２ａ，１２ｂとを備える。これらリードピン１１，１２ａ，１２ｂは、中心間隔Ｐｍで配置され、高周波入出力が可能な構造を持っている。つまり、半導体装置はコプレーナ構造を備えている。よって、２つのグランドリードピン１２ａ，１２ｂと１つのシグナルリードピン１１が高周波リードピンにおける基本構成となる。
【００１９】
上述のリードピン１１，１２ａ，１２ｂをそれぞれハンダ１４，１５，１５によって当接接合可能なように、多層配線基板１００の上面には、１つのシグナルパタン１０１と２つのグランドパタン１０２ａ，１０２ｂとが設けられる。シグナルパタン１０１とグランドパタン１０２ａ，１０２ｂは、多層配線基板１００の上面に備えられる導体層（表層パタン）を構成している。グランドパタン１０２ａ，１０２ｂとシグナルパタン１０１は同一面内でギャップが設けられている。リードピン１１，１２ａ，１２ｂと表層パタン１０１，１０２ａ，１０２ｂが当接接合された際に、ひとつの高周波線路を構成するように、ここでは底面側にグランド１０３を備えるグランデッドコプレーナ線路が形成可能な構造としている。
【００２０】
多層配線基板１００は、リードピン接合領域１２１と伝送線路領域１２２とを備える。リードピン接合領域１２１はリードピン１１，１２ａ，１２ｂの長さで決定される有限の領域を備えており、伝送線路領域１２２と電気的に接続されている。本実施例では、伝送線路領域１２２に形成される伝送路をマイクロストリップ線路構造としている。
【００２１】
リードピン接合領域１２１の下部に位置する５層の導体層１０４〜１０８は、それぞれ２次元アレイ状に整列配置された孤立パタン（導体ドット）で構成される。これら導体層１０４〜１０８の孤立パタンは、平面にて円形状をなしている。
【００２２】
ここで、導体層１０４の同一層内で隣接する孤立パタン間の距離を、リードピン１１，１２ａ，１２ｂの軸心に対し平行な方向にてＤｐ１とし、リードピン１１，１２ａ，１２ｂの軸心に対し垂直な方向にてＤｖ１とする。導体層１０５の同一層内で隣接する孤立パタン間の距離を、リードピン１１，１２ａ，１２ｂの軸心に対し平行な方向にてＤｐ２とし、リードピン１１，１２ａ，１２ｂの軸心に対し垂直な方向にてＤｖ２とする。これら導体層１０４，１０５の孤立パタンは、Ｄｐ＜Ｄｖ、あるいはＤｐ＜Ｄｖ＜Ｐｍの関係を満たす位置に配置される。
【００２３】
導体層１０４，１０５にて、上下方向で隣接すると共に、最近接する孤立パタン間の距離をＤｄとしたとき、導体層１０４，１０５の孤立パタンは、Ｄｐ＜Ｄｄ、あるいはＤｐ＜Ｄｄ＜Ｐｍの関係を満たす位置に配置される。
【００２４】
また、上面からＮ層と（Ｎ＋２）層（Ｎは１以上５以下の整数）の導体層の孤立パタンは垂直方向にも整列されている。つまり、導体層１０６，１０８の孤立パタンは、導体層１０４の孤立パタンに対し垂直方向に整列配置される。導体層１０７の孤立パタンは、導体層１０５の孤立パタンに対し垂直方向に整列配置される。
【００２５】
つまり、本実施例では、リードピン１１，１２ａ，１２ｂ直下には、応力が加わっても比較的影響が小さなリードピン１１，１２ａ，１２ｂの軸心に対し平行な方向に導体層１０４〜１０８の孤立パタンを並べ、直下にくる導体層１０４〜１０８の総数をなるべく少なくなるようにしている。これにより、リードピン１１，１２ａ，１２ｂの軸心に対し垂直な方向に加わる応力は多層配線基板１００の誘電体層１１１〜１１７に逃げる形となり、また張り合わせ時には、島状、かつ直線的に配置されている導体層１０４〜１０８の部分を伝わって空気が逃げるようになる。
【００２６】
なお、多層配線基板１００の表層に形成されたグランドパタン１０２ａ，１０２ｂとグランデッドコプレーナ線路のグランド底面となるグランド面１０３は貫通ビア（図示省略）で電気的に接続されている。
【００２７】
本実施例において、半導体装置１０を構成するパッケージ筐体１３とリードピン１１，１２ａ，１２ｂとはそれぞれセラミックとコバールであり線膨張係数は５〜７ｐｐｍと低い値を備える。多層配線基板１００を構成する誘電体層１１１〜１１７と、パタン１０１，１０２ａ，１０２ｂおよび導体層１０３〜１０９とは、それぞれＦＲ４と銅箔であり線膨張係数は１４〜１６ｐｐｍと大きくなる。よって、熱冷却時におけるリードピン１１，１２ａ，１２ｂは多層配線基板１００の熱膨張収縮の効果によって、曲げ応力が付与される。特にパッケージ筐体１３が機構的に固定されている場合、リードピンへ１１，１２ａ，１２ｂの応力付与が最大になる。
【００２８】
本実施例の断面構造から明らかなように、リードピン１１，１２ａ，１２ｂの軸心に対し平行な方向に銅箔密度が高く、垂直方向、３次元斜め方向には低くなるように設計されている。これにより、リードピン１１，１２ａ，１２ｂの軸心に対し垂直方向、斜め方向での応力付与は、リードピンの軸心方向よりも自動的に低くなる。さらに、ＦＲ４と銅箔のヤング率はそれぞれ７．２ＧＰａ、１１０ＧＰａと大きく異なる特徴を有しており、リードピンの軸心方向に対し垂直方向でのひずみを緩和させる効果を構造的に備えている。ひずみが低減されることにより、その反力から生じるリードピンの軸心に対し垂直な方向への応力低減が得られる。この２つの効果により、リードピンの軸心に対し垂直な方向に掛かる応力を低下させることができ、ハンダへの応力付与を下げ、当接接合の信頼性が向上される。
【００２９】
なお、導体層の孤立パタンを得るための残銅率は５０％未満であることが望ましい。残銅率が高い場合、例え孤立パタンであっても、リードピンの軸心に対し平行方向、垂直方向の間での熱膨張率、ヤング率の明瞭な差が得られなくなるためである。本実施例では、最下層の導体層１０９が一様の銅箔を構成している。これは断面構造の全体に亘って対称性を確保し、マクロな視点で熱膨張係数の偏りを減少させるためであり、電気的にもグランド面、あるいは比較的太いパタン幅を必要とする電源線路へ適用されるのが一般であるため、実際の用途においても好適となる。
【００３０】
ここで、上述した構成を具備する半導体装置用多層配線基板１００によるリードピン根元での相当応力とリードピン１１，１２ａ，１２ｂと平行な方向に配列している導体層の孤立パタン間隔（Ｄｐ１／Ｐｍ）との関係について図２を参照して説明する。図２において、横軸はリードピン間隔Ｐｍで規格化した。ただし、残銅率は３０％、４０％とし、Ｄｐ１＝Ｄｐ２、Ｄｖ１＝Ｄｖ２、Ｄｖ１＜Ｐｍとし計算を行った。図２に示すように、残銅率が３０％および４０％の何れの場合においても、相当応力は単調に増加する傾向が見られることが明らかとなった。なお、Ｄｐ１、Ｄｐ２の上限値は残銅率から与えられるため、残銅率毎にＤｐ１の最大値が異なる。
【００３１】
したがって、本実施例に係る半導体装置用多層配線基板１００によれば、リードピン接合領域１２１の下部に位置する導体層１０４〜１０８は２次元アレイ状に整列配置された複数個の孤立パタンで構成されるようにしたことで、ハンダ実装した後の熱冷却時にひずみが生じようとするが、導体層１０４〜１０８が誘電体層１１１〜１１７と比べてヤング率が小さいことから、前記ひずみを緩和することになる。これにより、広範囲な温度変化に対するリードピン１１，１２ａ，１２ｂやハンダ１４，１５に掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができる。導体層１０４〜１０８があることにより、半導体装置用多層配線基板１００の張り合わせ時に空気を排出して層間にて隙間（ボイド）の発生を抑制することができる。
【００３２】
上述の導体層１０４〜１０８の孤立パタンがＤｐ＜Ｄｖ、あるいはＤｐ＜Ｄｖ＜Ｐｍの関係を満たす位置に配置されることにより、リードピンの軸心方向に対し平行な方向において、前記孤立パタンがより適切な位置に配置されることになり、広範囲な温度変化に対するリードピン１１，１２ａ，１２ｂやハンダ１４，１５に掛かる応力をより効果的に低減し、半導体装置の動作温度を拡大することができると共に、信頼性をより確実に向上さることができる。
【００３３】
さらに、上述の導体層１０４〜１０８の孤立パタンがＤｐ＜Ｄｄ、あるいはＤｐ＜Ｄｄ＜Ｐｍの関係を満たす位置に配置されることにより、リードピンの軸心方向に対し垂直な方向においても、前記孤立パタンがより適切な位置に配置されることになり、広範囲な温度変化に対するリードピン１１，１２ａ，１２ｂやハンダ１４，１５に掛かる応力をより効果的に低減し、半導体装置の動作温度を拡大することができると共に、信頼性をより一層確実に向上さることができる。
【実施例２】
【００３４】
本発明の第２の実施例に係る半導体装置用多層配線基板について、図３（ａ）および図３（ｂ）を参照して具体的に説明する。
本実施例は、差動線路を構成していることのみ上述した第１の実施例に係る半導体装置用多層配線基板と異なり、それ以外は同一の構成を備えている。本実施例では、上述した第１の実施例に係る半導体装置用多層配線基板と同じものには同一符号を付記している。
【００３５】
本実施例に係る半導体装置用多層配線基板２００には、図３（ａ）および図３（ｂ）に示すように、半導体装置２０が実装される。半導体装置２０は、パッケージ筐体１３と、パッケージ筐体１３の側面部の下部側に設けられた複数のリードピン（図示例では４つ）２１ａ，２１ｂ，１２ａ，１２ｂとを備える。これらリードピン２１ａ，２１ｂ，１２ａ，１２ｂは、中心間隔Ｐｍで配置される。リードピン２１ａ，２１ｂ，１２ａ，１２ｂはハンダ２４，２４，１５，１５によって後述するシグナルパタン２０１ａ，２０１ｂ、グランドパタン２０２ａ，２０２ｂにそれぞれ固定（当接接合）されている。
【００３６】
本実施例に係る半導体装置用多層配線基板２００は、図３（ａ）および図３（ｂ）に示すように、２つのシグナルパタン（差動線路）２０１ａ，２０１ｂと、２つのグランドパタン２０２ａ，２０２ｂとを備える。これらパタン２０１ａ，２０１ｂ，２０２ａ，２０２ｂは、リードピン接合領域２２１と伝送線路領域２２２で電気的に接続されている。パタン２０１ａ，２０１ｂ，２０２ａ，２０２ｂには、半導体装置２０のリードピン２１ａ，２１ｂ，１２ａ，１２ｂがそれぞれ接合接続される。
【００３７】
なお、グランドパタン２０２ａ，２０２ｂと差動線路のグランド底面となるグランド面１０３は貫通ビア（図示省略）で電気的に接続されている。
【００３８】
本実施例に係る半導体装置用多層配線基板２００は、上述した第１の実施例に係る半導体装置用多層配線基板１００と同様に、リードピン接合領域２２１の下部に位置する５層の導体層１０４〜１０８は、それぞれ２次元アレイ状に整列配置された孤立パタン（導体ドット）で構成される。これら導体層１０４〜１０８の孤立パタンは、平面にて円形状をなしている。
【００３９】
導体層１０４の同一層内で隣接する孤立パタン間の距離を、リードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し平行な方向にてＤｐ１とし、リードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し垂直な方向にてＤｖ１とする。導体層１０５の同一層内で隣接する孤立パタン間の距離を、リードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し平行な方向にてＤｐ２とし、リードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し垂直な方向にてＤｖ２とする。これら導体層１０４，１０５の孤立パタンは、Ｄｐ＜Ｄｖ、あるいはＤｐ＜Ｄｖ＜Ｐｍの関係を満たす位置に配置される。
【００４０】
導体層１０４，１０５にて、上下方向で隣接すると共に、最近接する孤立パタン間の距離をＤｄとしたとき、導体層１０４，１０５の孤立パタンは、Ｄｐ＜Ｄｄ、あるいはＤｐ＜Ｄｄ＜Ｐｍの関係を満たす位置に配置される。
【００４１】
また、上面からＮ層と（Ｎ＋２）層（Ｎは１以上５以下の整数）の導体層の孤立パタンは垂直方向にも整列されている。つまり、導体層１０６，１０８の孤立パタンは、導体層１０４の孤立パタンに対し垂直方向に整列配置される。導体層１０７の孤立パタンは、導体層１０５の孤立パタンに対し垂直方向に整列配置される。
【００４２】
つまり、本実施例でも、上述した第２の実施例に係る半導体装置用多層配線基板１００と同様、リードピン２１ａ，２１ｂ，１２ａ，１２ｂ直下には、応力が加わっても比較的影響が小さなリードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し平行な方向に導体層１０４〜１０８の孤立パタンを並べ、直下にくる導体層１０４〜１０８の総数をなるべく少なくなるようにしている。これにより、リードピン２１ａ，２１ｂ，１２ａ，１２ｂの軸心に対し垂直な方向に加わる応力は多層配線基板２００の誘電体層１１１〜１１７に逃げる形となり、また張り合わせ時には、島状、かつ直線的に配置されている導体層１０４〜１０８の部分を伝わって空気が逃げるようになる。
【００４３】
したがって、本実施例に係る半導体装置用多層配線基板２００によれば、上述した第１の実施例に係る半導体装置用多層配線基板１００と同様に、リードピン接合領域２２１の下部に位置する導体層１０４〜１０８は２次元アレイ状に整列配置された複数個の孤立パタンで構成されるようにしたことで、ハンダ実装した後の熱冷却時にひずみが生じようとするが、導体層１０４〜１０８が誘電体層１１１〜１１７と比べてヤング率が小さいことから、前記ひずみを緩和することになる。これにより、広範囲な温度変化に対するリードピン１２ａ，１２ｂ，２１ａ，２１ｂやハンダ１５，２４に掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができる。導体層１０４〜１０８があることにより、半導体装置用多層配線基板２００の張り合わせ時に空気を排出して層間にて隙間（ボイド）の発生を抑制することができる。
【実施例３】
【００４４】
本発明の第３の実施例に係る半導体装置用多層配線基板について、図４、図５、図６を参照して具体的に説明する。
本実施例は、貫通スリットを備えることのみ上述した第１の実施例に係る半導体装置用多層配線基板と異なり、それ以外は同一の構成を備えている。本実施例では、上述した第１の実施例に係る半導体装置用多層配線基板と同じものには同一符号を付記している。
【００４５】
本実施例に係る半導体装置用多層配線基板３００は、図４、図５、図６に示すように、
パタン１０１，１０２ａ，１０２ｂの近傍に設けられ、表裏を貫通する貫通スリット３３０を備える。貫通スリット３３０は、第一パタン平行方向スリット部３３１、第二パタン平行方向スリット部３３２、パタン垂直方向スリット部３３３を備える。第一パタン平行方向スリット部３３１は、グランドパタン１０２ａとの間に隙間を有しグランドパタン１０２ａの延在方向に対し平行に延在する。第二パタン平行方向スリット部３３２は、グランドパタン１０２ｂとの間に隙間を有しグランドパタン１０２ｂの延在方向に対し平行に延在する。パタン垂直方向スリット部３３３は、第一パタン方向スリット部３３１および第二パタン方向スリット部３３２に対し直交方向に延在する。つまり、貫通スリット３３０は、平面視にて略Ｈ形状をなしている。
【００４６】
リードピンが多数本ある場合、すべてのリードピンを収容するために横幅が拡張することになるため、左右両端に位置するリードピンおよび接合しているハンダへのひずみは中央に位置するリードピンに対して線形比例で増加する。しかしながら実際には、多層配線基板毎に中央位置が異なるため、熱膨張収縮時でのひずみは左右どちらかのリードピンにのみ発生する場合がある。このひずみがもたらす応力がリードピンおよび接合しているハンダに掛かり、その結果として故障をもたらすことがある。よって、リードピンおよび接合しているハンダへのひずみの解放機構を備えることが望ましいことになる。本実施例では、上述した通り、リードピン接合領域３２１の半導体装置側に位置する端部に貫通スリット３３０を設けている。これにより、特にリードピン１１，１２ａ，１２ｂの根元、根元に位置する接合ハンダ（図示省略）に掛かる応力が低減され、信頼性が向上する。
【００４７】
したがって、本実施例に係る半導体装置用多層配線基板３００によれば、上述した第１の実施例に係る半導体装置用多層配線基板１００と同様な作用効果を奏する上に、リードピン接合領域３２１に貫通スリット３３０を設けたことにより、リードピン１１，１２ａ，１２ｂの根元、根元に位置する接合ハンダに掛かる応力がより一層確実に低減され、信頼性が向上する。
【００４８】
なお、シングル・コプレーナ高周波電極や差動コプレーナ高周波電極の他に、シングルエンド・サイドカップル高周波電極やこれらを組み合わせたり、さらに、この組み合わせに加えて、低周波信号電極、ＤＣ電極も備えたりする構成とすることも可能である。
【００４９】
なお、上記では、平面にて円形状をなす導体層の孤立ドットを備えた半導体装置用多層配線基板を用いて説明したが、平面にて例えば五角形などの多角形状をなす導体層の孤立ドットを備えた半導体装置用多層配線基板とすることも可能である。
【００５０】
また、導体層の層数については、各実施例においてＮ層ないし（Ｎ＋２）層（Ｎは１以上５以下の整数）の例を説明したが、本発明では半導体装置用多層配線基板の張り合わせ時に空気を排出して層間にて隙間（ボイド）の発生を抑制する効果を得られるため、より多くの層を容易に積層することが可能である。すなわち、Ｎ（Ｎは２以上の整数）層の導体層と（Ｎ−１）層の絶縁層とを交互に積層し、かつ最上面と最下面が導体層となる構成でもよい。
【産業上の利用可能性】
【００５１】
本発明に係る半導体装置用多層配線基板は、広範囲な温度変化に対するリードピンやハンダに掛かる応力を低減し、半導体装置の動作温度を拡大することができると共に、信頼性を向上さることができるため、コンピュータ産業等を始めとする各種産業において、極めて有益に利用することができる。
【符号の説明】
【００５２】
１０，２０ 半導体装置
１１ シグナルリードピン
１２ａ，１２ｂ グランドリードピン
１４，１５ ハンダ
２１ａ，２１ｂ シグナルリードピン
２４ ハンダ
１００ 半導体装置用多層配線基板
１０１ シグナルパタン
１０２ａ，１０２ｂ グランドパタン
１０４〜１０８ 導体層（孤立パタン）
１１１〜１１７ 誘電体層（絶縁体層）
１２１ リードピン接合領域
１２２ 伝送線路領域
２００ 半導体装置用多層配線基板
２０１ａ，２０１ｂ シグナルパタン
２２１ リードピン接合領域
２２２ 伝送線路領域
３００ 半導体装置用多層配線基板
３２１ リードピン接合領域
３２２ 伝送線路領域
３３０ 貫通スリット
【特許請求の範囲】
【請求項１】
Ｎ（Ｎは２以上の整数）層の導体層と（Ｎ−１）層の絶縁層とが交互に積層され、最上面と最下面が導体層で構成されると共に、最上面の導体層が、半導体装置が備えるＭ（Ｍは２以上の整数）本のリードピンを当接接合可能なＳ（Ｓは１以上前記Ｍ以下の整数）個の接合領域で構成された半導体装置用多層配線基板であって、
前記接合領域の下部に位置する前記導体層は２次元アレイ状に整列配置された複数個の孤立パタンで構成される
ことを特徴とする、半導体装置用多層配線基板。
【請求項２】
請求項１に記載された半導体装置用多層配線基板であって、
前記リードピンの長さをＰｍとし、
前記Ｎ層の導体層の同一層内で、前記リードピンの軸心に対し平行な方向にて隣接する前記孤立パタン間の距離をＤｐとし、
前記Ｎ層の導体層の同一層内で、前記リードピンの軸心に対し垂直な方向にて隣接する前記孤立パタン間の距離をＤｖとしたときに、
Ｄｐ＜Ｄｖ、あるいはＤｐ＜Ｄｖ＜Ｐｍの関係を満たす
ことを特徴とする、半導体装置用多層配線基板。
【請求項３】
請求項２に記載された半導体装置用多層配線基板であって、
前記Ｎ層の導体層にて、上下方向で隣接すると共に、最近接する前記孤立パタン間の距離をＤｄとしたときに、
Ｄｐ＜Ｄｄ、あるいはＤｐ＜Ｄｄ＜Ｐｍの関係を満たす
ことを特徴とする、半導体装置用多層配線基板。
【請求項４】
請求項１乃至請求項３の何れか一項に記載の半導体装置用多層配線基板であって、
前記孤立パタンは、円形、あるいは多角形状である
ことを特徴とする、半導体装置用多層配線基板。
【請求項５】
請求項１乃至請求項４の何れか一項に記載された半導体装置用多層配線基板であって、
前記接合領域の近傍にて、表裏を貫通する貫通スリットが設けられる
ことを特徴とする、半導体装置用多層配線基板。
【請求項１】
Ｎ（Ｎは２以上の整数）層の導体層と（Ｎ−１）層の絶縁層とが交互に積層され、最上面と最下面が導体層で構成されると共に、最上面の導体層が、半導体装置が備えるＭ（Ｍは２以上の整数）本のリードピンを当接接合可能なＳ（Ｓは１以上前記Ｍ以下の整数）個の接合領域で構成された半導体装置用多層配線基板であって、
前記接合領域の下部に位置する前記導体層は２次元アレイ状に整列配置された複数個の孤立パタンで構成される
ことを特徴とする、半導体装置用多層配線基板。
【請求項２】
請求項１に記載された半導体装置用多層配線基板であって、
前記リードピンの長さをＰｍとし、
前記Ｎ層の導体層の同一層内で、前記リードピンの軸心に対し平行な方向にて隣接する前記孤立パタン間の距離をＤｐとし、
前記Ｎ層の導体層の同一層内で、前記リードピンの軸心に対し垂直な方向にて隣接する前記孤立パタン間の距離をＤｖとしたときに、
Ｄｐ＜Ｄｖ、あるいはＤｐ＜Ｄｖ＜Ｐｍの関係を満たす
ことを特徴とする、半導体装置用多層配線基板。
【請求項３】
請求項２に記載された半導体装置用多層配線基板であって、
前記Ｎ層の導体層にて、上下方向で隣接すると共に、最近接する前記孤立パタン間の距離をＤｄとしたときに、
Ｄｐ＜Ｄｄ、あるいはＤｐ＜Ｄｄ＜Ｐｍの関係を満たす
ことを特徴とする、半導体装置用多層配線基板。
【請求項４】
請求項１乃至請求項３の何れか一項に記載の半導体装置用多層配線基板であって、
前記孤立パタンは、円形、あるいは多角形状である
ことを特徴とする、半導体装置用多層配線基板。
【請求項５】
請求項１乃至請求項４の何れか一項に記載された半導体装置用多層配線基板であって、
前記接合領域の近傍にて、表裏を貫通する貫通スリットが設けられる
ことを特徴とする、半導体装置用多層配線基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−１０５９２１（Ｐ２０１３−１０５９２１Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４９２１８（Ｐ２０１１−２４９２１８）
【出願日】平成２３年１１月１５日（２０１１．１１．１５）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１５日（２０１１．１１．１５）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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