半導体装置
【課題】 動作試験用の外部抵抗素子を用意することなくＺＱキャリブレーション回路の動作試験を行える半導体装置を提供する。
【解決手段】 半導体装置は、外部端子と、外部端子に接続され、当該外部端子に接続される外部抵抗素子を利用してキャリブレーションを行うキャリブレーション回路と、内部抵抗素子と、内部抵抗素子と外部端子との間に設けられたスイッチと、を備える。外部端子に外部抵抗素子が接続されていない状態で、スイッチを導通状態にして内部抵抗素子をＺＱ端子に電気的に接続する。これにより、外部抵抗素子に代えて内部抵抗素子を利用してキャリブレーションを行うことができる。
【解決手段】 半導体装置は、外部端子と、外部端子に接続され、当該外部端子に接続される外部抵抗素子を利用してキャリブレーションを行うキャリブレーション回路と、内部抵抗素子と、内部抵抗素子と外部端子との間に設けられたスイッチと、を備える。外部端子に外部抵抗素子が接続されていない状態で、スイッチを導通状態にして内部抵抗素子をＺＱ端子に電気的に接続する。これにより、外部抵抗素子に代えて内部抵抗素子を利用してキャリブレーションを行うことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＺＱキャリブレーション回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置に含まれる電気・電子素子の特性は、その製造プロセスや、電源電圧、周囲の温度などに依存する。半導体装置の出力ドライバのインピーダンスが不適切な値の場合、出力ドライバから出力端子を介して外部へ出力される信号は、出力端子において一部反射され、後続して出力される信号の波形に歪を生じさせる。その結果、半導体装置から外部へ出力される信号の高速伝送が不可能になる。
【０００３】
そこで、関連する半導体装置では、ＺＱ端子と呼ばれる外部端子と、それに接続されるＺＱキャリブレーション回路と呼ばれるインピーダンス調整回路とを設け、ＺＱ端子に接続される所定の抵抗値を持つ外部抵抗素子を利用して、出力ドライバのインピーダンスを調整できるように構成されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１９８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
関連する半導体装置は、回路基板等に搭載されたときに、ＺＱ端子に同回路基板に搭載された抵抗素子が接続されるように構成されている。このため、製造時にＺＱキャリブレーション回路の動作の確認テストを行うためには、動作試験用の外部抵抗素子を用意しなければならないという問題点がある。
【０００６】
本発明は、動作試験用の外部抵抗素子を用意することなくＺＱキャリブレーション回路の動作試験を行うことができる半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態に係る半導体装置は、外部端子と、前記外部端子に接続され、当該外部端子に接続される外部抵抗素子を利用してキャリブレーションを行うキャリブレーション回路と、内部抵抗素子と、前記内部抵抗素子と前記外部端子との間に設けられたスイッチと、を備え、前記外部端子に前記外部抵抗素子が接続されていないとき、前記スイッチを導通状態にして前記内部抵抗素子を前記ＺＱ端子に電気的に接続することにより、前記外部抵抗素子に代えて前記内部抵抗素子を利用して前記キャリブレーションを行えるようにした、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、外部端子に接続される外部抵抗素子を利用してキャリブレーションを行う半導体装置に、スイッチを介して外部端子に接続される内部抵抗素子を設けたことで、外部端子に外部抵抗素子が接続されていなくても、内部抵抗素子を利用してキャリブレーションを行うことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図２】図１の半導体装置に含まれるＺＱキャリブレーション回路の内部構成を示すブロック図である。
【図３】図２のＺＱキャリブレーション回路に含まれる内部抵抗回路と、第１のプルアップ回路の一部の詳細な構成を示す回路図である。
【図４】本発明の第２の実施の形態に係る半導体装置に含まれるＺＱキャリブレーション回路の一部の詳細な構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１１】
図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例に挙げるが、本発明は、出力ドライバのインピーダンスを調整するキャリブレーション回路を備える全ての半導体装置に適用可能である。本発明が適用可能な半導体装置には、例えば、ＳＲＡＭ（Static ＲＡＭ）、ＰＲＡＭ（Phase change type ＲＡＭ）、フラッシュメモリが含まれる。
【００１２】
図１の半導体装置１０は、複数の外部接続端子を備える。これら外部接続端子には、例えば、電源端子（ＶＤＤ，ＶＳＳ）、クロック端子（ＣＫ，／ＣＫ）、コマンド端子（／ＲＡＳ，／ＣＡＳ，／ＷＥ）、アドレス端子（ＡＤＤ）、データ入出力端子（ＤＱ）、ＺＱ端子（ＺＱ）が含まれる。
【００１３】
また、半導体装置１０は、内部電圧発生回路１１、クロック入力回路１２、コマンド入力回路１３、アドレス入力回路１４、コマンドデコーダ１５、アドレスラッチ回路１６、メモリアレイ１７、カラムデコーダ１８、ロウデコーダ１９、入出力回路２０、テスト制御回路２１、及びＺＱキャリブレーション回路２２を含む。
【００１４】
内部電圧発生回路１１は、電源端子（ＶＤＤ，ＶＳＳ）に供給される外部電源電圧から各種内部電圧、例えば昇圧電圧ＶＯＤＰＰ，周辺回路用内部電圧ＶＰＥＲＩ等を生成する。生成された内部電圧は、その電圧レベルに応じて各部へ供給される。
【００１５】
クロック入力回路１２は、クロック端子（ＣＫ，／ＣＫ）に供給される外部クロックから内部クロックを生成し、各部へ供給する。
【００１６】
コマンド入力回路１３は、コマンド端子（／ＲＡＳ，／ＣＡＳ，／ＷＥ）に供給される外部コマンド信号を受け、内部コマンド信号を生成してコマンドデコーダ１５へ出力する。
【００１７】
アドレス入力回路１４は、アドレス端子（ＡＤＤ）に供給される外部アドレス信号を受け、内部アドレス信号を生成してアドレスラッチ回路１６へ出力する。
【００１８】
コマンドデコーダ１５は、コマンド入力回路からの内部コマンド信号をデコードしデコードされたコマンドを各部へ供給する。
【００１９】
アドレスラッチ回路１６は、アドレス入力回路１４からの内部アドレス信号又は必要に応じて生成した内部生成アドレス信号をカラムデコーダ１８、ロウデコーダ１９及びテスト制御回路２１へ出力する。
【００２０】
メモリアレイ１７は、配列形成された多数のメモリセル（図示せず）を有する。これらのメモリセルは、所定方向に沿って形成された複数のビット線とそれらに交差する方向に沿って形成された複数のワード線との交点に対応するように配置されている。各メモリセルは、一つのビット線と一つのワード線に接続される。
【００２１】
カラムデコーダ１８は、コマンドデコーダ１５からのコマンドとアドレスラッチ回路１６からのアドレス信号とに基づいて、ビット線を選択する。
【００２２】
同様に、ロウデコーダ１９は、コマンドデコーダ１５からのコマンドとアドレスラッチ回路１６からのアドレス信号とに基づいて、ワード線を選択する。
【００２３】
カラムデコーダ１８によって選択されたビット線とロウデコーダによって選択されたワード線とに接続された１又は複数のメモリセルに対してデータの書き込み又は読み出しが行われる。
【００２４】
入出力回路２０は、外部からＤＱ端子に入力された書き込みデータをメモリアレイ１７へ供給する。また、入出力回路２０は、メモリアレイ１７から読み出された読み出しデータをＤＱ端子へ出力する。入出力回路２０は、読み出しデータをＤＱ端子へ出力する出力ドライバを備える。出力ドライバのインピーダンスは、後述するようにＺＱキャリブレーション回路２２によるキャリブレーションによって調整される。
【００２５】
テスト制御回路２１は、コマンドデコーダ１５からのコマンドとアドレスラッチ回路１６からのアドレス信号とに基づいて、各種テストを行うための制御信号を生成する。本発明は、特にＺＱキャリブレーション回路２２に関するものなので、図１では、ＺＱキャリブレーション回路２２への制御信号しか示されていない。しかしながら、テスト制御回路２１は、テスト内容に応じた制御信号を各部に供給するものである。
【００２６】
ＺＱキャリブレーション回路２２は、コマンドデコーダ１５からのコマンド及びテスト制御回路２１からの制御信号に応じて、ＺＱキャリブレーションを行う。ＺＱキャリブレーションとは、入出力回路２０における出力ドライバのインピーダンス調整をいう。ＺＱキャリブレーション回路２２の内部構成及びその動作については後に詳しく説明する。
【００２７】
半導体装置１０の通常動作は、公知の半導体装置と同様である。即ち、データ入出力端子に入力された書き込みデータを、外部コマンド信号及び外部アドレス信号に応じてメモリアレイ１７に書き込み、また。外部コマンド信号及び外部アドレス信号に応じてメモリアレイ１７から読み出したデータをデータ入出力端子へ出力する。また、これらの動作を正常に実施するために必要となるリフレッシュ動作等も、公知の半導体装置と同様に実施される。
【００２８】
次に、ＺＱキャリブレーション回路２２について詳細に説明する。
【００２９】
ＺＱキャリブレーション回路２２は、例えば、図２に示すように構成される。即ち、ＺＱキャリブレーション回路２２は、基準電圧発生部２２１と、第１及び第２の比較器２２２，２２３と、第１及び第２のカウンタ２２４，２２５と、第１及び第２のプルアップ回路２２６，２２７と、プルダウン回路２２８と、内部抵抗回路２２９とを備えている。
【００３０】
基準電圧発生部２２１は、ＺＱキャリブレーション回路２２用の高電位側内部電源電圧ＶＤＤＣＡの１／２の電圧を基準電圧として発生し、第１及び第２の比較器の各々の一方の入力端子に供給する。
【００３１】
第１の比較器２２２は、基準電圧発生部２２１からの基準電圧と、ＺＱ端子に表れる電圧とを比較し、比較結果を第１のカウンタへ出力する。
【００３２】
第２の比較器２２３は、基準電圧発生部２２１からの基準電圧と、第２のプルアップ回路２２７とプルダウン回路２２８との接続点Ｎに表れる電圧とを比較し、比較結果を第２のカウンタへ出力する。
【００３３】
第１のカウンタ２２４は、第１の比較器２２２からの比較結果に基づいて、第２のカウンタ２２５は、第２の比較器２２３からの比較結果に基づいて、それぞれカウントアップ又はカウントダウン動作を行う。第１のカウンタ２２４のカウント値は、第１及び第２のプルアップ回路２２６，２２７へ供給されるとともに、入出力回路へも供給される。また、第２のカウンタ２２５のカウント値は、プルダウン回路２２８へ供給されるとともに、入出力回路２０へも供給される。
【００３４】
第１及び第２のプルアップ回路２２６，２２７は、入出力回路２０に含まれる出力ドライバのプルアップ回路と同一に構成され、プルダウン回路２２８は、出力ドライバのプルダウン回路と同一に構成される。
【００３５】
第１のプルアップ回路２２６及び第２のプルアップ回路の各々は、内部電源電圧ＶＤＤＣＡとＺＱ端子との間に並列接続された複数のＰチャネルトランジスタ（以下、ＰＴＲ）を有している（図３参照）。これらのＰＴＲは、例えば、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタであってよい。
【００３６】
第１のプルアップ回路２２６及び第２のプルアップ回路の各々において、複数のＰＴＲは、第１のカウンタ２２４のカウント値（図３のＰＵＣ［１］〜［ｎ］）に応じてオン・オフ制御される。つまり、第１及び第２のプルアップ回路２２６，２２７のそれぞれにおいて、複数のＰＴＲのうち、第１のカウンタ２２４のカウント値に応じた数のＰＴＲがオンする。第１のプルアップ回路２２６においてオンしているＰＴＲの数に応じて、ＺＱ端子に表れる電圧は変化する。ＺＱ端子に表れる電圧が基準電圧発生部２２１からの基準電圧と等しくなるように、第１のプルアップ回路２２６は制御される。また、第１のプルアップ回路２２６と同じ状態になるように、第２のプルアップ回路２２７は制御される。
【００３７】
プルダウン回路２２８は、第２のプルアップ回路との接続点Ｎと低電位側内部電源電圧（又は、外部電源電圧ＶＳＳ（接地電位））との間に並列接続された複数のＮチャネルトランジスタ（以下、ＮＴＲ）を有している。これらのＮＴＲは、例えば、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタであってよい。
【００３８】
プルダウン回路２２８の複数のＮＴＲは、第２のカウンタ２２５のカウント値に応じてオン・オフ制御される。つまり、プルダウン回路２２８では、複数のＮＴＲのうち、第２のカウンタ２２５のカウント値に応じた数のＮＴＲがオンする。第２のプルアップ回路２２７においてオンしているＰＴＲの数と、プルダウン回路２２８においてオンしているＮＴＲの数に応じて、接続点Ｎの電圧は変化する。接続点Ｎに表れる電圧が基準電圧発生部２２１からの基準電圧と等しくなるように、プルダウン回路２２８は制御される。
【００３９】
内部抵抗回路２２９は、内部抵抗素子と、この内部抵抗素子とＺＱ端子との間に接続されたスイッチとを有している。内部抵抗回路２２９の詳細については後述する。
【００４０】
以上の構成において、内部抵抗回路２２９のスイッチがオフ状態（非導通状態）にあり、また、ＺＱ端子に外部抵抗素子（基準抵抗素子、例えば２４０オーム）が接続されているものとして、その動作について説明する。
【００４１】
まず、コマンドデコーダ１５からのコマンド或いはテスト制御回路２１からの制御信号により第１のカウンタ２２４が活性化される。第１のカウンタ２２４は、第１の比較器２２２からの比較結果に基づいてカウントアップ又はカウントダウン動作を行い、カウント値を第１のプルアップ回路２２６へ出力する。
【００４２】
第１のプルアップ回路２２６は、第１のカウンタ２２４からのカウント値に応じてオンするＰＴＲの数を制御する。オンしたＰＴＲの数に応じてＺＱ端子に表れる電圧が変化する。
【００４３】
第１の比較器２２２は、基準電圧発生部２２１からの基準電圧とＺＱ端子に表れる電圧とを比較し、比較結果を第１のカウンタへ出力する。
【００４４】
以上のフィードバック制御により、第１のプルアップ回路２２６が外部抵抗素子の抵抗値に等しいインピーダンス（抵抗値）を持つよう制御される。
【００４５】
第１のカウンタ２２４の出力は第２のプルアップ回路２２７へも供給されるので、第２のプルアップ回路２２７は、第１のプルアップ回路２２６と同じインピーダンス（抵抗値）を持つ。
【００４６】
次に、コマンドデコーダ１５からのコマンド或いはテスト制御回路２１からの制御信号により第２のカウンタ２２５が活性化される。第２のカウンタ２２５は、第２の比較器２２３からの比較結果に基づいてカウントアップ又はカウントダウン動作を行い、カウント値をプルダウン回路２２８へ出力する。プルダウン回路２２８は、第２のカウンタ２２５のカウント値に応じてオンするＮＮＲの数を制御する。オンしたＮＴＲの数に応じて接続点Ｎに表れる電圧が変化する。
【００４７】
第２の比較器２２３は、基準電圧発生部２２１からの基準電圧と接続点Ｎに表れる電圧とを比較し、比較結果を第２のカウンタ２２５へ出力する。
【００４８】
以上のフィードバック制御により、プルダウン回路２２８が第２のプルアップ回路２２７の抵抗値に等しい抵抗値（即ち、外部抵抗素子の抵抗値）を持つよう制御される。
【００４９】
第１及び第２のカウンタ２２４，２２５のカウント値は、入出力回路２０へ供給され、出力ドライバのプルパップ回路及びプルダウン回路のインピーダンス（抵抗値）が外部抵抗と等しくなるように制御（ＺＱキャリブレーション）される。
【００５０】
次に内部抵抗回路２２９について詳細に説明する。
【００５１】
図３に示すように、内部抵抗回路２２９は、内部抵抗素子Ｒｉｎと、内部抵抗素子ＲｉｎとＺＱ端子との間に接続されたスイッチＳＷとを有している。内部抵抗素子Ｒｉｎは、ＺＱ端子に接続される外部抵抗素子と同一の抵抗値（例えば、２４０Ω）を有する。スイッチＳＷは、例えば、低閾値ＮＴＲを用いて構成される。なお、低閾値とは、半導体装置１０に含まれる複数のＮＴＲが有する閾値のうち低い方を意味する。
【００５２】
図３の構成において、スイッチＳＷを導通状態にすれば、外部抵抗素子を用いることなく、ＺＱ端子に外部抵抗素子が電気的に接続された状態を実現できる。即ち、外部抵抗素子を用いることなく上述したＺＱキャリブレーションを実行することができる。
【００５３】
スイッチＳＷを導通状態にするため、ＺＱキャリブレーションセルフテストモード（ＺＱ ＣＡＬ Ｓｅｌｆ Ｔｅｓｔ Ｍｏｄｅ）が規定される。外部コマンド信号により、ＺＱキャリブレーションセルフテストモードへのエントリが指示されると、コマンドデコーダ１５から関係各部へ同モードへのエントリを指示するコマンドが出力される。テスト制御回路２１は、コマンドデコード１５からコマンドに応じてテストモード信号ＴＭＲ（ハイレベル）を出力する。これにより、内部抵抗素子ＲｉｎがＺＱ端子に電気的に接続された状態となる。
【００５４】
さらに、外部コマンド信号（ＺＱ ＣＡＬコマンド）によりＺＱキャリブレーションの実行が指示されると、ＺＱキャリブレーション回路２２において、外部抵抗素子が接続されている場合と同様に、ＺＱキャリブレーションが実行される。
【００５５】
また、テスト制御回路２１は、第１及び第２のカウンタ２２４，２２５からのカウント値を監視するなどして、ＺＱキャリブレーション回路２２の動作状態を確認する。
【００５６】
以上のように、本実施の形態に係る半導体装置１０では、外部抵抗素子を用いることなく、ＺＱキャリブレーション回路２２の動作試験を行うことができる。したがって、半導体装置１０の製造途中或いは製造後の試験に、外部抵抗素子を搭載していないテストボードを使用することができる。
【００５７】
なお、半導体装置１０が搭載される回路基板等には、通常、ＺＱ端子に接続される外部抵抗素子も搭載されるが、この外部抵抗素子に代えて、内部抵抗素子を用いるようにしてもよい。これにより、回路基板等に実装される部品点数を削減することができる。
【００５８】
次に、図４を参照して、本発明の第２の実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置の全体の構成は、第１の実施の形態に係るものと同じである。
【００５９】
本実施の形態に係る半導体装置は、図４に示すように、内部電源電圧ＶＤＤＣＡとＺＱ端子との間、及びＺＱ端子と低電位側内部電源電圧（又は、外部電源電圧ＶＳＳ（接地電位））との間に、それぞれ短絡用スイッチとして、ＮチャネルトランジスタＮＴＲ１，ＮＴＲ２を有している。
【００６０】
外部コマンドによりＺＱ ＢＩＳＴ（Built In Self Test）テストモードへのエントリが指示されると、テスト制御回路２１は、テストモード信号ＴＭ１，ＴＭ２のいずれか一方を出力する（ハイレベルにする）。
【００６１】
テストモード信号ＴＭ１，ＴＭ２は、トランジスタＮＴＲ１，ＮＴＲ２を導通状態に遷移させる。トランジスタＮＴＲ１が導通状態になると、ＺＱ端子に表れる電圧は、内部電源電圧ＶＤＤＣＡに等しくなる。また、トランジスタＮＴＲ２が導通状態になると、ＺＱ端子に表れる電圧は、低電位側内部電源電圧に等しくなる。
【００６２】
外部からのＺＱキャリブレーションコマンド、及びモードレジスタ設定コマンドに応じて、テスト制御回路２１は、ＺＱ端子に表れる電圧が、内部電源電圧ＶＤＤＣＡに等しいか、あるいは低電位側内部電源電圧に等しいかを確認する。これにより、テスト制御回路２１は、ＺＱキャリブレーション回路２２の不具合を正しく検出できるか否かをテスト（ＢＩＳＴ（built in self test）動作を確認）することができる。このテストを行った後、上述したキャリブレーションテストを行えば、テスト制御回路２１の不具合と、ＺＱキャリブレーション回路２２の不具合とを区別することができる。
【００６３】
以上、本発明について代表的な実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、種々の変更・変形が可能である。例えば、上記実施の形態では、ＤＲＡＭを例示したが、本発明は、出力ドライバのインピーダンスを調整するＺＱキャリブレーション回路を備える各種半導体装置に適用可能である。
【符号の説明】
【００６４】
１０ 半導体装置
１１ 内部電圧発生回路
１２ クロック入力回路
１３ コマンド入力回路
１４ アドレス入力回路
１５ コマンドデコーダ
１６ アドレスラッチ回路
１７ メモリアレイ
１８ カラムデコーダ
１９ ロウデコーダ
２０ 入出力回路
２１ テスト制御回路
２２ ＺＱキャリブレーション回路
２２１ 基準電圧発生部
２２２ 第１の比較器
２２３ 第２の比較器
２２４ 第１のカウンタ
２２５ 第２のカウンタ
２２６ 第１のプルアップ回路
２２７ 第２のプルアップ回路
２２８ プルダウン回路
２２９ 内部抵抗回路
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＺＱキャリブレーション回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置に含まれる電気・電子素子の特性は、その製造プロセスや、電源電圧、周囲の温度などに依存する。半導体装置の出力ドライバのインピーダンスが不適切な値の場合、出力ドライバから出力端子を介して外部へ出力される信号は、出力端子において一部反射され、後続して出力される信号の波形に歪を生じさせる。その結果、半導体装置から外部へ出力される信号の高速伝送が不可能になる。
【０００３】
そこで、関連する半導体装置では、ＺＱ端子と呼ばれる外部端子と、それに接続されるＺＱキャリブレーション回路と呼ばれるインピーダンス調整回路とを設け、ＺＱ端子に接続される所定の抵抗値を持つ外部抵抗素子を利用して、出力ドライバのインピーダンスを調整できるように構成されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２１９８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
関連する半導体装置は、回路基板等に搭載されたときに、ＺＱ端子に同回路基板に搭載された抵抗素子が接続されるように構成されている。このため、製造時にＺＱキャリブレーション回路の動作の確認テストを行うためには、動作試験用の外部抵抗素子を用意しなければならないという問題点がある。
【０００６】
本発明は、動作試験用の外部抵抗素子を用意することなくＺＱキャリブレーション回路の動作試験を行うことができる半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態に係る半導体装置は、外部端子と、前記外部端子に接続され、当該外部端子に接続される外部抵抗素子を利用してキャリブレーションを行うキャリブレーション回路と、内部抵抗素子と、前記内部抵抗素子と前記外部端子との間に設けられたスイッチと、を備え、前記外部端子に前記外部抵抗素子が接続されていないとき、前記スイッチを導通状態にして前記内部抵抗素子を前記ＺＱ端子に電気的に接続することにより、前記外部抵抗素子に代えて前記内部抵抗素子を利用して前記キャリブレーションを行えるようにした、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、外部端子に接続される外部抵抗素子を利用してキャリブレーションを行う半導体装置に、スイッチを介して外部端子に接続される内部抵抗素子を設けたことで、外部端子に外部抵抗素子が接続されていなくても、内部抵抗素子を利用してキャリブレーションを行うことができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図２】図１の半導体装置に含まれるＺＱキャリブレーション回路の内部構成を示すブロック図である。
【図３】図２のＺＱキャリブレーション回路に含まれる内部抵抗回路と、第１のプルアップ回路の一部の詳細な構成を示す回路図である。
【図４】本発明の第２の実施の形態に係る半導体装置に含まれるＺＱキャリブレーション回路の一部の詳細な構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１１】
図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例に挙げるが、本発明は、出力ドライバのインピーダンスを調整するキャリブレーション回路を備える全ての半導体装置に適用可能である。本発明が適用可能な半導体装置には、例えば、ＳＲＡＭ（Static ＲＡＭ）、ＰＲＡＭ（Phase change type ＲＡＭ）、フラッシュメモリが含まれる。
【００１２】
図１の半導体装置１０は、複数の外部接続端子を備える。これら外部接続端子には、例えば、電源端子（ＶＤＤ，ＶＳＳ）、クロック端子（ＣＫ，／ＣＫ）、コマンド端子（／ＲＡＳ，／ＣＡＳ，／ＷＥ）、アドレス端子（ＡＤＤ）、データ入出力端子（ＤＱ）、ＺＱ端子（ＺＱ）が含まれる。
【００１３】
また、半導体装置１０は、内部電圧発生回路１１、クロック入力回路１２、コマンド入力回路１３、アドレス入力回路１４、コマンドデコーダ１５、アドレスラッチ回路１６、メモリアレイ１７、カラムデコーダ１８、ロウデコーダ１９、入出力回路２０、テスト制御回路２１、及びＺＱキャリブレーション回路２２を含む。
【００１４】
内部電圧発生回路１１は、電源端子（ＶＤＤ，ＶＳＳ）に供給される外部電源電圧から各種内部電圧、例えば昇圧電圧ＶＯＤＰＰ，周辺回路用内部電圧ＶＰＥＲＩ等を生成する。生成された内部電圧は、その電圧レベルに応じて各部へ供給される。
【００１５】
クロック入力回路１２は、クロック端子（ＣＫ，／ＣＫ）に供給される外部クロックから内部クロックを生成し、各部へ供給する。
【００１６】
コマンド入力回路１３は、コマンド端子（／ＲＡＳ，／ＣＡＳ，／ＷＥ）に供給される外部コマンド信号を受け、内部コマンド信号を生成してコマンドデコーダ１５へ出力する。
【００１７】
アドレス入力回路１４は、アドレス端子（ＡＤＤ）に供給される外部アドレス信号を受け、内部アドレス信号を生成してアドレスラッチ回路１６へ出力する。
【００１８】
コマンドデコーダ１５は、コマンド入力回路からの内部コマンド信号をデコードしデコードされたコマンドを各部へ供給する。
【００１９】
アドレスラッチ回路１６は、アドレス入力回路１４からの内部アドレス信号又は必要に応じて生成した内部生成アドレス信号をカラムデコーダ１８、ロウデコーダ１９及びテスト制御回路２１へ出力する。
【００２０】
メモリアレイ１７は、配列形成された多数のメモリセル（図示せず）を有する。これらのメモリセルは、所定方向に沿って形成された複数のビット線とそれらに交差する方向に沿って形成された複数のワード線との交点に対応するように配置されている。各メモリセルは、一つのビット線と一つのワード線に接続される。
【００２１】
カラムデコーダ１８は、コマンドデコーダ１５からのコマンドとアドレスラッチ回路１６からのアドレス信号とに基づいて、ビット線を選択する。
【００２２】
同様に、ロウデコーダ１９は、コマンドデコーダ１５からのコマンドとアドレスラッチ回路１６からのアドレス信号とに基づいて、ワード線を選択する。
【００２３】
カラムデコーダ１８によって選択されたビット線とロウデコーダによって選択されたワード線とに接続された１又は複数のメモリセルに対してデータの書き込み又は読み出しが行われる。
【００２４】
入出力回路２０は、外部からＤＱ端子に入力された書き込みデータをメモリアレイ１７へ供給する。また、入出力回路２０は、メモリアレイ１７から読み出された読み出しデータをＤＱ端子へ出力する。入出力回路２０は、読み出しデータをＤＱ端子へ出力する出力ドライバを備える。出力ドライバのインピーダンスは、後述するようにＺＱキャリブレーション回路２２によるキャリブレーションによって調整される。
【００２５】
テスト制御回路２１は、コマンドデコーダ１５からのコマンドとアドレスラッチ回路１６からのアドレス信号とに基づいて、各種テストを行うための制御信号を生成する。本発明は、特にＺＱキャリブレーション回路２２に関するものなので、図１では、ＺＱキャリブレーション回路２２への制御信号しか示されていない。しかしながら、テスト制御回路２１は、テスト内容に応じた制御信号を各部に供給するものである。
【００２６】
ＺＱキャリブレーション回路２２は、コマンドデコーダ１５からのコマンド及びテスト制御回路２１からの制御信号に応じて、ＺＱキャリブレーションを行う。ＺＱキャリブレーションとは、入出力回路２０における出力ドライバのインピーダンス調整をいう。ＺＱキャリブレーション回路２２の内部構成及びその動作については後に詳しく説明する。
【００２７】
半導体装置１０の通常動作は、公知の半導体装置と同様である。即ち、データ入出力端子に入力された書き込みデータを、外部コマンド信号及び外部アドレス信号に応じてメモリアレイ１７に書き込み、また。外部コマンド信号及び外部アドレス信号に応じてメモリアレイ１７から読み出したデータをデータ入出力端子へ出力する。また、これらの動作を正常に実施するために必要となるリフレッシュ動作等も、公知の半導体装置と同様に実施される。
【００２８】
次に、ＺＱキャリブレーション回路２２について詳細に説明する。
【００２９】
ＺＱキャリブレーション回路２２は、例えば、図２に示すように構成される。即ち、ＺＱキャリブレーション回路２２は、基準電圧発生部２２１と、第１及び第２の比較器２２２，２２３と、第１及び第２のカウンタ２２４，２２５と、第１及び第２のプルアップ回路２２６，２２７と、プルダウン回路２２８と、内部抵抗回路２２９とを備えている。
【００３０】
基準電圧発生部２２１は、ＺＱキャリブレーション回路２２用の高電位側内部電源電圧ＶＤＤＣＡの１／２の電圧を基準電圧として発生し、第１及び第２の比較器の各々の一方の入力端子に供給する。
【００３１】
第１の比較器２２２は、基準電圧発生部２２１からの基準電圧と、ＺＱ端子に表れる電圧とを比較し、比較結果を第１のカウンタへ出力する。
【００３２】
第２の比較器２２３は、基準電圧発生部２２１からの基準電圧と、第２のプルアップ回路２２７とプルダウン回路２２８との接続点Ｎに表れる電圧とを比較し、比較結果を第２のカウンタへ出力する。
【００３３】
第１のカウンタ２２４は、第１の比較器２２２からの比較結果に基づいて、第２のカウンタ２２５は、第２の比較器２２３からの比較結果に基づいて、それぞれカウントアップ又はカウントダウン動作を行う。第１のカウンタ２２４のカウント値は、第１及び第２のプルアップ回路２２６，２２７へ供給されるとともに、入出力回路へも供給される。また、第２のカウンタ２２５のカウント値は、プルダウン回路２２８へ供給されるとともに、入出力回路２０へも供給される。
【００３４】
第１及び第２のプルアップ回路２２６，２２７は、入出力回路２０に含まれる出力ドライバのプルアップ回路と同一に構成され、プルダウン回路２２８は、出力ドライバのプルダウン回路と同一に構成される。
【００３５】
第１のプルアップ回路２２６及び第２のプルアップ回路の各々は、内部電源電圧ＶＤＤＣＡとＺＱ端子との間に並列接続された複数のＰチャネルトランジスタ（以下、ＰＴＲ）を有している（図３参照）。これらのＰＴＲは、例えば、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタであってよい。
【００３６】
第１のプルアップ回路２２６及び第２のプルアップ回路の各々において、複数のＰＴＲは、第１のカウンタ２２４のカウント値（図３のＰＵＣ［１］〜［ｎ］）に応じてオン・オフ制御される。つまり、第１及び第２のプルアップ回路２２６，２２７のそれぞれにおいて、複数のＰＴＲのうち、第１のカウンタ２２４のカウント値に応じた数のＰＴＲがオンする。第１のプルアップ回路２２６においてオンしているＰＴＲの数に応じて、ＺＱ端子に表れる電圧は変化する。ＺＱ端子に表れる電圧が基準電圧発生部２２１からの基準電圧と等しくなるように、第１のプルアップ回路２２６は制御される。また、第１のプルアップ回路２２６と同じ状態になるように、第２のプルアップ回路２２７は制御される。
【００３７】
プルダウン回路２２８は、第２のプルアップ回路との接続点Ｎと低電位側内部電源電圧（又は、外部電源電圧ＶＳＳ（接地電位））との間に並列接続された複数のＮチャネルトランジスタ（以下、ＮＴＲ）を有している。これらのＮＴＲは、例えば、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタであってよい。
【００３８】
プルダウン回路２２８の複数のＮＴＲは、第２のカウンタ２２５のカウント値に応じてオン・オフ制御される。つまり、プルダウン回路２２８では、複数のＮＴＲのうち、第２のカウンタ２２５のカウント値に応じた数のＮＴＲがオンする。第２のプルアップ回路２２７においてオンしているＰＴＲの数と、プルダウン回路２２８においてオンしているＮＴＲの数に応じて、接続点Ｎの電圧は変化する。接続点Ｎに表れる電圧が基準電圧発生部２２１からの基準電圧と等しくなるように、プルダウン回路２２８は制御される。
【００３９】
内部抵抗回路２２９は、内部抵抗素子と、この内部抵抗素子とＺＱ端子との間に接続されたスイッチとを有している。内部抵抗回路２２９の詳細については後述する。
【００４０】
以上の構成において、内部抵抗回路２２９のスイッチがオフ状態（非導通状態）にあり、また、ＺＱ端子に外部抵抗素子（基準抵抗素子、例えば２４０オーム）が接続されているものとして、その動作について説明する。
【００４１】
まず、コマンドデコーダ１５からのコマンド或いはテスト制御回路２１からの制御信号により第１のカウンタ２２４が活性化される。第１のカウンタ２２４は、第１の比較器２２２からの比較結果に基づいてカウントアップ又はカウントダウン動作を行い、カウント値を第１のプルアップ回路２２６へ出力する。
【００４２】
第１のプルアップ回路２２６は、第１のカウンタ２２４からのカウント値に応じてオンするＰＴＲの数を制御する。オンしたＰＴＲの数に応じてＺＱ端子に表れる電圧が変化する。
【００４３】
第１の比較器２２２は、基準電圧発生部２２１からの基準電圧とＺＱ端子に表れる電圧とを比較し、比較結果を第１のカウンタへ出力する。
【００４４】
以上のフィードバック制御により、第１のプルアップ回路２２６が外部抵抗素子の抵抗値に等しいインピーダンス（抵抗値）を持つよう制御される。
【００４５】
第１のカウンタ２２４の出力は第２のプルアップ回路２２７へも供給されるので、第２のプルアップ回路２２７は、第１のプルアップ回路２２６と同じインピーダンス（抵抗値）を持つ。
【００４６】
次に、コマンドデコーダ１５からのコマンド或いはテスト制御回路２１からの制御信号により第２のカウンタ２２５が活性化される。第２のカウンタ２２５は、第２の比較器２２３からの比較結果に基づいてカウントアップ又はカウントダウン動作を行い、カウント値をプルダウン回路２２８へ出力する。プルダウン回路２２８は、第２のカウンタ２２５のカウント値に応じてオンするＮＮＲの数を制御する。オンしたＮＴＲの数に応じて接続点Ｎに表れる電圧が変化する。
【００４７】
第２の比較器２２３は、基準電圧発生部２２１からの基準電圧と接続点Ｎに表れる電圧とを比較し、比較結果を第２のカウンタ２２５へ出力する。
【００４８】
以上のフィードバック制御により、プルダウン回路２２８が第２のプルアップ回路２２７の抵抗値に等しい抵抗値（即ち、外部抵抗素子の抵抗値）を持つよう制御される。
【００４９】
第１及び第２のカウンタ２２４，２２５のカウント値は、入出力回路２０へ供給され、出力ドライバのプルパップ回路及びプルダウン回路のインピーダンス（抵抗値）が外部抵抗と等しくなるように制御（ＺＱキャリブレーション）される。
【００５０】
次に内部抵抗回路２２９について詳細に説明する。
【００５１】
図３に示すように、内部抵抗回路２２９は、内部抵抗素子Ｒｉｎと、内部抵抗素子ＲｉｎとＺＱ端子との間に接続されたスイッチＳＷとを有している。内部抵抗素子Ｒｉｎは、ＺＱ端子に接続される外部抵抗素子と同一の抵抗値（例えば、２４０Ω）を有する。スイッチＳＷは、例えば、低閾値ＮＴＲを用いて構成される。なお、低閾値とは、半導体装置１０に含まれる複数のＮＴＲが有する閾値のうち低い方を意味する。
【００５２】
図３の構成において、スイッチＳＷを導通状態にすれば、外部抵抗素子を用いることなく、ＺＱ端子に外部抵抗素子が電気的に接続された状態を実現できる。即ち、外部抵抗素子を用いることなく上述したＺＱキャリブレーションを実行することができる。
【００５３】
スイッチＳＷを導通状態にするため、ＺＱキャリブレーションセルフテストモード（ＺＱ ＣＡＬ Ｓｅｌｆ Ｔｅｓｔ Ｍｏｄｅ）が規定される。外部コマンド信号により、ＺＱキャリブレーションセルフテストモードへのエントリが指示されると、コマンドデコーダ１５から関係各部へ同モードへのエントリを指示するコマンドが出力される。テスト制御回路２１は、コマンドデコード１５からコマンドに応じてテストモード信号ＴＭＲ（ハイレベル）を出力する。これにより、内部抵抗素子ＲｉｎがＺＱ端子に電気的に接続された状態となる。
【００５４】
さらに、外部コマンド信号（ＺＱ ＣＡＬコマンド）によりＺＱキャリブレーションの実行が指示されると、ＺＱキャリブレーション回路２２において、外部抵抗素子が接続されている場合と同様に、ＺＱキャリブレーションが実行される。
【００５５】
また、テスト制御回路２１は、第１及び第２のカウンタ２２４，２２５からのカウント値を監視するなどして、ＺＱキャリブレーション回路２２の動作状態を確認する。
【００５６】
以上のように、本実施の形態に係る半導体装置１０では、外部抵抗素子を用いることなく、ＺＱキャリブレーション回路２２の動作試験を行うことができる。したがって、半導体装置１０の製造途中或いは製造後の試験に、外部抵抗素子を搭載していないテストボードを使用することができる。
【００５７】
なお、半導体装置１０が搭載される回路基板等には、通常、ＺＱ端子に接続される外部抵抗素子も搭載されるが、この外部抵抗素子に代えて、内部抵抗素子を用いるようにしてもよい。これにより、回路基板等に実装される部品点数を削減することができる。
【００５８】
次に、図４を参照して、本発明の第２の実施の形態に係る半導体装置について説明する。本実施の形態に係る半導体装置の全体の構成は、第１の実施の形態に係るものと同じである。
【００５９】
本実施の形態に係る半導体装置は、図４に示すように、内部電源電圧ＶＤＤＣＡとＺＱ端子との間、及びＺＱ端子と低電位側内部電源電圧（又は、外部電源電圧ＶＳＳ（接地電位））との間に、それぞれ短絡用スイッチとして、ＮチャネルトランジスタＮＴＲ１，ＮＴＲ２を有している。
【００６０】
外部コマンドによりＺＱ ＢＩＳＴ（Built In Self Test）テストモードへのエントリが指示されると、テスト制御回路２１は、テストモード信号ＴＭ１，ＴＭ２のいずれか一方を出力する（ハイレベルにする）。
【００６１】
テストモード信号ＴＭ１，ＴＭ２は、トランジスタＮＴＲ１，ＮＴＲ２を導通状態に遷移させる。トランジスタＮＴＲ１が導通状態になると、ＺＱ端子に表れる電圧は、内部電源電圧ＶＤＤＣＡに等しくなる。また、トランジスタＮＴＲ２が導通状態になると、ＺＱ端子に表れる電圧は、低電位側内部電源電圧に等しくなる。
【００６２】
外部からのＺＱキャリブレーションコマンド、及びモードレジスタ設定コマンドに応じて、テスト制御回路２１は、ＺＱ端子に表れる電圧が、内部電源電圧ＶＤＤＣＡに等しいか、あるいは低電位側内部電源電圧に等しいかを確認する。これにより、テスト制御回路２１は、ＺＱキャリブレーション回路２２の不具合を正しく検出できるか否かをテスト（ＢＩＳＴ（built in self test）動作を確認）することができる。このテストを行った後、上述したキャリブレーションテストを行えば、テスト制御回路２１の不具合と、ＺＱキャリブレーション回路２２の不具合とを区別することができる。
【００６３】
以上、本発明について代表的な実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、種々の変更・変形が可能である。例えば、上記実施の形態では、ＤＲＡＭを例示したが、本発明は、出力ドライバのインピーダンスを調整するＺＱキャリブレーション回路を備える各種半導体装置に適用可能である。
【符号の説明】
【００６４】
１０ 半導体装置
１１ 内部電圧発生回路
１２ クロック入力回路
１３ コマンド入力回路
１４ アドレス入力回路
１５ コマンドデコーダ
１６ アドレスラッチ回路
１７ メモリアレイ
１８ カラムデコーダ
１９ ロウデコーダ
２０ 入出力回路
２１ テスト制御回路
２２ ＺＱキャリブレーション回路
２２１ 基準電圧発生部
２２２ 第１の比較器
２２３ 第２の比較器
２２４ 第１のカウンタ
２２５ 第２のカウンタ
２２６ 第１のプルアップ回路
２２７ 第２のプルアップ回路
２２８ プルダウン回路
２２９ 内部抵抗回路
【特許請求の範囲】
【請求項１】
外部端子と、
前記外部端子に接続され、当該外部端子に接続される外部抵抗素子を利用してキャリブレーションを行うキャリブレーション回路と、
内部抵抗素子と、
前記内部抵抗素子と前記外部端子との間に設けられたスイッチと、を備え、
前記外部端子に前記外部抵抗素子が接続されていない状態で、前記スイッチを導通状態にして前記内部抵抗素子を前記ＺＱ端子に電気的に接続することにより、前記外部抵抗素子に代えて前記内部抵抗素子を利用して前記キャリブレーションを行えるようにした、ことを特徴とする半導体装置。
【請求項２】
入力されるコマンドに基づいてテストモード信号を生成するテスト制御回路をさらに備え、
前記スイッチは前記テストモード信号によって前記導通状態に制御される、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
外部コマンド信号を受けて内部コマンド信号を出力するコマンド入力回路と、前記内部コマンド信号をデコードして前記コマンドを生成するコマンドデコーダと、をさらに備える、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記スイッチがトランジスタスイッチであることを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項５】
前記外部端子と高電位側電源との間に接続される第１の短絡用スイッチと、前記外部端子と低電位側電源との間に接続される第２の短絡用スイッチ、をさらに備えることを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
【請求項１】
外部端子と、
前記外部端子に接続され、当該外部端子に接続される外部抵抗素子を利用してキャリブレーションを行うキャリブレーション回路と、
内部抵抗素子と、
前記内部抵抗素子と前記外部端子との間に設けられたスイッチと、を備え、
前記外部端子に前記外部抵抗素子が接続されていない状態で、前記スイッチを導通状態にして前記内部抵抗素子を前記ＺＱ端子に電気的に接続することにより、前記外部抵抗素子に代えて前記内部抵抗素子を利用して前記キャリブレーションを行えるようにした、ことを特徴とする半導体装置。
【請求項２】
入力されるコマンドに基づいてテストモード信号を生成するテスト制御回路をさらに備え、
前記スイッチは前記テストモード信号によって前記導通状態に制御される、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
外部コマンド信号を受けて内部コマンド信号を出力するコマンド入力回路と、前記内部コマンド信号をデコードして前記コマンドを生成するコマンドデコーダと、をさらに備える、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記スイッチがトランジスタスイッチであることを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項５】
前記外部端子と高電位側電源との間に接続される第１の短絡用スイッチと、前記外部端子と低電位側電源との間に接続される第２の短絡用スイッチ、をさらに備えることを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−２４４５７７（Ｐ２０１２−２４４５７７Ａ）
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願番号】特願２０１１−１１５８４４（Ｐ２０１１−１１５８４４）
【出願日】平成２３年５月２４日（２０１１．５．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１２月１０日（２０１２．１２．１０）
【国際特許分類】
【出願日】平成２３年５月２４日（２０１１．５．２４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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