半導体記憶装置およびその製造方法
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタテイツク型の半導体記憶装置およびその製造方法に係り、特にα線に起因するソフトエラーに対する耐性の高度化を図つた半導体記憶装置および製造方法に関する。
〔従来の技術〕
従来のフリツプフロツプ形スタテイツクメモリセルは、例えば特開昭55−72069号に記載されているように、２つの高抵抗素子と４つのｎチヤネルMOSトランジスタとで構成されている。すなわち第４図にその等価回路を示すように、一対の駆動MOSトランジスタT1,T2の各一方のドレインが他方のゲートに接続され、それぞれのドレインには負荷抵抗R1,R2が接続され、T1,T2のソースは所定の電位（例えば接地電位）に固定され、R1,R2の他端には電源電圧VCCが印加され、T1,T2,R1,R2からなるフリツプフロツプ回路に微小な電流を供給している。さらにこのフリツプフロツプ回路の蓄積ノードN1,N2には転送MOSトランジスタT3,T4が接続されている。以上の４つのトランジスタと２つの負荷抵抗により１ビツトのセルが構成されている。なお、１はワード線、2a,2bはデータ線である。
第５図は従来例第４図に対応する断面構造を示すものである。MOSトランジスタのゲート電極1a,1cは第１層目の導電層であり、高抵抗素子は第２層目の導電層である多結晶シリコンの一部に形成された高抵抗部7eにより構成されている。高抵抗部7eの両端は低抵抗多結晶シリコン7b,7cになつており、低抵抗多結晶シリコン7cは電源電圧VCCの給電源であり、低抵抗多結晶シリコン7bは転送MOSトランジスタのソース拡散層3dに接続されている。なお3fは駆動MOSトランジスタのソース拡散層で接地電位VSSが供給されている。なお、本発明の出願後に公開された特開昭63−29575号に、MISFETのソース及びドレイン領域に沿って、反対導電型の第２半導体領域を形成する技術が開示されているが、この技術ではゲート電極に比べてチャネル長方向の寸法が小さな不純物導入用マスクを用いており、ゲート電極パターニングに用いたマスクを利用する本発明と相違する。
〔発明が解決しようとする問題点〕
上記の従来構造のスタテイツクメモリでは、駆動MOSトランジスタT1,T2のドレイン領域、n+拡散層とｐ形シリコン基板との間に形成されるＰ−Ｎ接合容量とゲート酸化膜による絶縁膜容量により（C1,C2）α線の入射によりその飛程に沿つて発生した電子−正孔対が蓄積ノードN1,N2に混入しても電荷消失を補うだけの電荷が蓄積できていた。ところがメモリセルの面積が縮小されると、上記各種容量も低減されて、α線による電荷消失を補うには蓄積電荷が不十分になる。したがつて、従来形のスタテイツクメモリ構造は微細化するとソフトエラー率が増加し、メモリの信頼性が著しく低下するという問題があつた。
本発明の目的は、従来技術での上記問題を解決し、α線によるソフトエラーに対する耐性の高いスタティック形MOSランダムアクセス記憶装置を提供することにある。
〔問題点を解決するための手段〕
上記目的は、駆動MOSトランジスタのドレインを形成する領域直下に第１のｐ形層を形成し、駆動MOSトランジスタ全領域に第１のｐ形層より深い位置に第２のｐ形層を形成する構造をとれば、製造プロセスの大幅な増加がなく、α線に対するソフトエラー耐性を高いものとすることができる。
〔作用〕
まず駆動MOSトランジスタのドレイン拡散層直下に形成された第１のｐ形層により、Ｐ−Ｎ接合容量を増加させることができ、α線の入射によつて発生した正孔−電子対が蓄積ノードに混入してもこれを補う電荷を蓄えることができる。また駆動MOSトランジスタの全領域に第１のｐ形層よりも深い位置に形成された第２のｐ形層により、パテンシヤルの障壁を形成しα線の入射によつて形成された正孔−電子対が蓄積ノード側に混入することを防ぐことができる。
〔実施例〕
以下、本発明の実施例を説明する。
実施例１ 第１図は本発明によるスタテイク形MOSメモリセルの断面構造を示す。第１図において、多結晶シリコン膜などの導電膜を用いた第１層目の導電膜によりMOSトランジスタのゲート電極1a,1cが形成されている。各MOSトランジスタは厚いシリコン酸化膜８によつて電気的に分離されている。駆動MOSトランジスタのゲート電極1cはゲート酸化膜９が一部開孔した領域を介して転送MOSトランジスタのソース拡散層3dに接続されている。高抵抗素子は第２層目の導電膜である多結晶シリコンに形成された高抵抗部7eによつて構成される。高抵抗部7eへの給電は低抵抗部7cを用い、電源電圧VCCから供給される微少電流は低抵抗部7bを通して転送MOSトランジスタのソース拡散層3dへ流れる。また転送MOSトランジスタのソース拡散層3dおよび駆動MOSトランジスタのソース拡散層3fの低濃度ｎ層3d′,3f′の接合深さより深い位置に分布の中心をもつ第１のｐ形層13が形成され、それにより深い位置に分布の中心をもつ第２のｐ形層６が駆動MOSトランジスタの下に形成されている。
第２図は本実施例の等価回路である。蓄積ノードN1,N2には転送MOSトランジスタT3,T4のソース拡散層および駆動MOSトランジスタT1,T2のドレイン拡散層と第１のｐ形層との間に形成される拡散層のＰ−Ｎ接合容量が付加される。
第３図は本実施例の平面レイアウト図である。第３図（Ａ）は第１層目の導電膜すなわちゲート電極の平面レイアウト図、第３図（Ｂ）は第２層目の電導膜とアルミニウム電極の平面レイアウト図である。本実施例では第３図３図（Ａ）に示すように、第１のｐ形層13は転送MOSトランジスタT3,T4のソース拡散層3c,3dと駆動MOSトランジスタT1,T2のソース・ドレイン拡散層3d,3e,3fの領域に形成され、第２のｐ形層６は駆動MOSトランジスタT1,T2の領域に形成される。
次に本実施例メモリセルの製造方法を第６図を用いて説明する。
まず第６図（Ａ）に示すようにｐ形シリコン領域２はｎ形シリコン表面に形成されたｐ形ウエル領域12上にMOSトランジスタの絶縁分離するための厚さ100nm〜1000nmのシリコン酸化膜８を選択酸化法などで形成したのち、駆動MOSトランジスタを形成する領域にフオトレジスト21をマスクとしてボロンをエネルギー200kev〜400keV、ドーズ量1012〜1014cm-2で注入し第２のｐ形層６を形成する。
次に第６図（Ｂ）に示すようにMOSトランジスタの能動領域となる部分に、厚さ10nm〜100nmのゲート酸化膜９を形成した後、その一部に接続孔2bを形成し、多結晶シリコンを化学気相成長（CVD）法で厚さ200nm〜500nm堆積した後リン拡散などでドーピングし、次いでフオトレジスト22をマスクとして加工を行ないゲート電極1a,1cを形成する。
次に第６図（Ｃ）に示すように第１のフオトレジスト22を残したまま第２のフオトレジスト23をパターンニングし、フオトレジスト22,23をマスクとして駆動MOSのソース・ドレイン拡散層領域にボロンを50keV〜150keVドーズ量1012〜1014cm-2で注入し第１のｐ形層13を第２のｐ形層よりも浅い位置に形成する。
次いで第６図（Ｄ）に示すようにゲート電極1a,1cをマスクとしてリンを例えばエネルギ40〜60keV,ドーズ量1012〜1014cm-2の条件でイオン打込みし、ソース・ドレインの低濃度ｎ形拡散層3b′,3d′,3f′を第１のｐ形層13より浅く形成する。
次で第６図（Ｅ）に示すように、CVD法により全面に酸化膜を堆積したのち異方性エツチングを用いゲート電極1a,1cの側壁にサイドウオールスペーサ21を残存させ、これをマスクとしてヒ素を例えばエネルギ50〜100keV,ドーズ量1015〜1016cm-2の条件でイオン打込みし、ソース・ドレインの高濃度ｎ形拡散層3b,3d,3fを形成する。
次いで第６図（Ｆ）に示すように、層間絶縁膜10をCVD法等で厚さ50〜300nm堆積した後、接続孔14bをフオトレジストをマスクとして開孔した後、高抵抗7eを形成する２層目多結晶シリコンをCVD法等で厚さ50〜200nm堆積しフオトレジストをマスクとしてパターニングしたあとにヒ素またはリンを例えばエネルギ50〜100keV,ドーズ量1015〜1016cm-2の条件で低抵抗部7b,7cを形成する。
次いで第６図（Ｇ）に示すように層間絶縁膜11をCVD法等で厚さ300nm〜1000nm堆積したのち接続孔4bを開孔し、厚さ500nm〜1000nmのアルミニウム電極2bを形成する。
第７図は、本実施例における駆動MOSトランジスタの断面である。第７図（Ｂ）は第７図（Ａ）における断面Ａ−Ａ′の不純物分布である。ここで第１のｐ形層25の不純物濃度分布25′の中心は、低濃度ｎ形拡散層24の接合深さ（ｐ形基板21の不純物分布21′と低濃度ｎ形拡散層24の不純物分布24′の交点）、例えば0.1〜0.3μｍよりも深い位置、例えば0.3〜0.5μｍ、に形成され、第２のｐ形層26の分布26′の中心は第１のｐ形層25の分布25′の中心よりも深い位置、例えば0.3〜0.5μｍ、に形成する。
〔発明の効果〕
本発明によれば、蓄積ノード部の接合容量を大きくすることができるため、α線の入射飛程に沿つて発生する正孔−電子小により蓄積電荷が変動することが小さくでき、ソフトエラーの発生率を小さくする効果がある。
【図面の簡単な説明】
第１図の本発明の一実施例の断面図、第２図は本発明の一実施例の等価回路、第３図は本発明の一実施例のレイアウト図、第４図は従来構造の等価回路、第５図は従来構造の断面図、第６図は本発明の一実施例の形成工程断面図、第７図は本発明における駆動MOSトランジスタの構造図である。
１……ワード線、2a,2b……データ線、3a,3b,6c,3d,3e,3f,,23……ソース・ドレインｎ形拡散層、1a,1b,1c……ゲート電極、7e……高抵抗ポリシリコン、13……第１のｐ層、６……第２のｐ層、3d′,3f′,24……低濃度ｎ形拡散層、4a,4b……コンタクト孔。
〔産業上の利用分野〕
本発明はスタテイツク型の半導体記憶装置およびその製造方法に係り、特にα線に起因するソフトエラーに対する耐性の高度化を図つた半導体記憶装置および製造方法に関する。
〔従来の技術〕
従来のフリツプフロツプ形スタテイツクメモリセルは、例えば特開昭55−72069号に記載されているように、２つの高抵抗素子と４つのｎチヤネルMOSトランジスタとで構成されている。すなわち第４図にその等価回路を示すように、一対の駆動MOSトランジスタT1,T2の各一方のドレインが他方のゲートに接続され、それぞれのドレインには負荷抵抗R1,R2が接続され、T1,T2のソースは所定の電位（例えば接地電位）に固定され、R1,R2の他端には電源電圧VCCが印加され、T1,T2,R1,R2からなるフリツプフロツプ回路に微小な電流を供給している。さらにこのフリツプフロツプ回路の蓄積ノードN1,N2には転送MOSトランジスタT3,T4が接続されている。以上の４つのトランジスタと２つの負荷抵抗により１ビツトのセルが構成されている。なお、１はワード線、2a,2bはデータ線である。
第５図は従来例第４図に対応する断面構造を示すものである。MOSトランジスタのゲート電極1a,1cは第１層目の導電層であり、高抵抗素子は第２層目の導電層である多結晶シリコンの一部に形成された高抵抗部7eにより構成されている。高抵抗部7eの両端は低抵抗多結晶シリコン7b,7cになつており、低抵抗多結晶シリコン7cは電源電圧VCCの給電源であり、低抵抗多結晶シリコン7bは転送MOSトランジスタのソース拡散層3dに接続されている。なお3fは駆動MOSトランジスタのソース拡散層で接地電位VSSが供給されている。なお、本発明の出願後に公開された特開昭63−29575号に、MISFETのソース及びドレイン領域に沿って、反対導電型の第２半導体領域を形成する技術が開示されているが、この技術ではゲート電極に比べてチャネル長方向の寸法が小さな不純物導入用マスクを用いており、ゲート電極パターニングに用いたマスクを利用する本発明と相違する。
〔発明が解決しようとする問題点〕
上記の従来構造のスタテイツクメモリでは、駆動MOSトランジスタT1,T2のドレイン領域、n+拡散層とｐ形シリコン基板との間に形成されるＰ−Ｎ接合容量とゲート酸化膜による絶縁膜容量により（C1,C2）α線の入射によりその飛程に沿つて発生した電子−正孔対が蓄積ノードN1,N2に混入しても電荷消失を補うだけの電荷が蓄積できていた。ところがメモリセルの面積が縮小されると、上記各種容量も低減されて、α線による電荷消失を補うには蓄積電荷が不十分になる。したがつて、従来形のスタテイツクメモリ構造は微細化するとソフトエラー率が増加し、メモリの信頼性が著しく低下するという問題があつた。
本発明の目的は、従来技術での上記問題を解決し、α線によるソフトエラーに対する耐性の高いスタティック形MOSランダムアクセス記憶装置を提供することにある。
〔問題点を解決するための手段〕
上記目的は、駆動MOSトランジスタのドレインを形成する領域直下に第１のｐ形層を形成し、駆動MOSトランジスタ全領域に第１のｐ形層より深い位置に第２のｐ形層を形成する構造をとれば、製造プロセスの大幅な増加がなく、α線に対するソフトエラー耐性を高いものとすることができる。
〔作用〕
まず駆動MOSトランジスタのドレイン拡散層直下に形成された第１のｐ形層により、Ｐ−Ｎ接合容量を増加させることができ、α線の入射によつて発生した正孔−電子対が蓄積ノードに混入してもこれを補う電荷を蓄えることができる。また駆動MOSトランジスタの全領域に第１のｐ形層よりも深い位置に形成された第２のｐ形層により、パテンシヤルの障壁を形成しα線の入射によつて形成された正孔−電子対が蓄積ノード側に混入することを防ぐことができる。
〔実施例〕
以下、本発明の実施例を説明する。
実施例１ 第１図は本発明によるスタテイク形MOSメモリセルの断面構造を示す。第１図において、多結晶シリコン膜などの導電膜を用いた第１層目の導電膜によりMOSトランジスタのゲート電極1a,1cが形成されている。各MOSトランジスタは厚いシリコン酸化膜８によつて電気的に分離されている。駆動MOSトランジスタのゲート電極1cはゲート酸化膜９が一部開孔した領域を介して転送MOSトランジスタのソース拡散層3dに接続されている。高抵抗素子は第２層目の導電膜である多結晶シリコンに形成された高抵抗部7eによつて構成される。高抵抗部7eへの給電は低抵抗部7cを用い、電源電圧VCCから供給される微少電流は低抵抗部7bを通して転送MOSトランジスタのソース拡散層3dへ流れる。また転送MOSトランジスタのソース拡散層3dおよび駆動MOSトランジスタのソース拡散層3fの低濃度ｎ層3d′,3f′の接合深さより深い位置に分布の中心をもつ第１のｐ形層13が形成され、それにより深い位置に分布の中心をもつ第２のｐ形層６が駆動MOSトランジスタの下に形成されている。
第２図は本実施例の等価回路である。蓄積ノードN1,N2には転送MOSトランジスタT3,T4のソース拡散層および駆動MOSトランジスタT1,T2のドレイン拡散層と第１のｐ形層との間に形成される拡散層のＰ−Ｎ接合容量が付加される。
第３図は本実施例の平面レイアウト図である。第３図（Ａ）は第１層目の導電膜すなわちゲート電極の平面レイアウト図、第３図（Ｂ）は第２層目の電導膜とアルミニウム電極の平面レイアウト図である。本実施例では第３図３図（Ａ）に示すように、第１のｐ形層13は転送MOSトランジスタT3,T4のソース拡散層3c,3dと駆動MOSトランジスタT1,T2のソース・ドレイン拡散層3d,3e,3fの領域に形成され、第２のｐ形層６は駆動MOSトランジスタT1,T2の領域に形成される。
次に本実施例メモリセルの製造方法を第６図を用いて説明する。
まず第６図（Ａ）に示すようにｐ形シリコン領域２はｎ形シリコン表面に形成されたｐ形ウエル領域12上にMOSトランジスタの絶縁分離するための厚さ100nm〜1000nmのシリコン酸化膜８を選択酸化法などで形成したのち、駆動MOSトランジスタを形成する領域にフオトレジスト21をマスクとしてボロンをエネルギー200kev〜400keV、ドーズ量1012〜1014cm-2で注入し第２のｐ形層６を形成する。
次に第６図（Ｂ）に示すようにMOSトランジスタの能動領域となる部分に、厚さ10nm〜100nmのゲート酸化膜９を形成した後、その一部に接続孔2bを形成し、多結晶シリコンを化学気相成長（CVD）法で厚さ200nm〜500nm堆積した後リン拡散などでドーピングし、次いでフオトレジスト22をマスクとして加工を行ないゲート電極1a,1cを形成する。
次に第６図（Ｃ）に示すように第１のフオトレジスト22を残したまま第２のフオトレジスト23をパターンニングし、フオトレジスト22,23をマスクとして駆動MOSのソース・ドレイン拡散層領域にボロンを50keV〜150keVドーズ量1012〜1014cm-2で注入し第１のｐ形層13を第２のｐ形層よりも浅い位置に形成する。
次いで第６図（Ｄ）に示すようにゲート電極1a,1cをマスクとしてリンを例えばエネルギ40〜60keV,ドーズ量1012〜1014cm-2の条件でイオン打込みし、ソース・ドレインの低濃度ｎ形拡散層3b′,3d′,3f′を第１のｐ形層13より浅く形成する。
次で第６図（Ｅ）に示すように、CVD法により全面に酸化膜を堆積したのち異方性エツチングを用いゲート電極1a,1cの側壁にサイドウオールスペーサ21を残存させ、これをマスクとしてヒ素を例えばエネルギ50〜100keV,ドーズ量1015〜1016cm-2の条件でイオン打込みし、ソース・ドレインの高濃度ｎ形拡散層3b,3d,3fを形成する。
次いで第６図（Ｆ）に示すように、層間絶縁膜10をCVD法等で厚さ50〜300nm堆積した後、接続孔14bをフオトレジストをマスクとして開孔した後、高抵抗7eを形成する２層目多結晶シリコンをCVD法等で厚さ50〜200nm堆積しフオトレジストをマスクとしてパターニングしたあとにヒ素またはリンを例えばエネルギ50〜100keV,ドーズ量1015〜1016cm-2の条件で低抵抗部7b,7cを形成する。
次いで第６図（Ｇ）に示すように層間絶縁膜11をCVD法等で厚さ300nm〜1000nm堆積したのち接続孔4bを開孔し、厚さ500nm〜1000nmのアルミニウム電極2bを形成する。
第７図は、本実施例における駆動MOSトランジスタの断面である。第７図（Ｂ）は第７図（Ａ）における断面Ａ−Ａ′の不純物分布である。ここで第１のｐ形層25の不純物濃度分布25′の中心は、低濃度ｎ形拡散層24の接合深さ（ｐ形基板21の不純物分布21′と低濃度ｎ形拡散層24の不純物分布24′の交点）、例えば0.1〜0.3μｍよりも深い位置、例えば0.3〜0.5μｍ、に形成され、第２のｐ形層26の分布26′の中心は第１のｐ形層25の分布25′の中心よりも深い位置、例えば0.3〜0.5μｍ、に形成する。
〔発明の効果〕
本発明によれば、蓄積ノード部の接合容量を大きくすることができるため、α線の入射飛程に沿つて発生する正孔−電子小により蓄積電荷が変動することが小さくでき、ソフトエラーの発生率を小さくする効果がある。
【図面の簡単な説明】
第１図の本発明の一実施例の断面図、第２図は本発明の一実施例の等価回路、第３図は本発明の一実施例のレイアウト図、第４図は従来構造の等価回路、第５図は従来構造の断面図、第６図は本発明の一実施例の形成工程断面図、第７図は本発明における駆動MOSトランジスタの構造図である。
１……ワード線、2a,2b……データ線、3a,3b,6c,3d,3e,3f,,23……ソース・ドレインｎ形拡散層、1a,1b,1c……ゲート電極、7e……高抵抗ポリシリコン、13……第１のｐ層、６……第２のｐ層、3d′,3f′,24……低濃度ｎ形拡散層、4a,4b……コンタクト孔。
【特許請求の範囲】
【請求項１】半導体領域の表面上に設けられたフリップフロップを構成する２個の駆動トランジスタと、これらと対を成す２個の転送トランジスタと、２個の負荷素子とを有するスタティック形の半導体記憶装置において、前記駆動トランジスタのソース・ドレイン拡散層直下に前記駆動トランジスタのゲート電極形成に用いたマスクを用いて第１のｐ形層が形成され、前記駆動トランジスタ領域に前記第１のｐ形層より深い位置に分布の中心をもつ第２のｐ形層が形成されていることを特徴とする半導体記憶装置。
【請求項２】前記駆動トランジスタのドレイン領域層直下にのみ前記第１のｐ形層が形成されていることを特徴とする特許請求の範囲第１項記載の半導体記憶装置。
【請求項３】半導体領域の表面上に設けられたフリップフロップを構成する２個の駆動トランジスタと、これらと対をなす２個の転送トランジスタと、２個の負荷素子とを有するスタティック形の半導体記憶装置の製造方法において、フィールド絶縁膜により素子分離を行なった半導体領域の主面の駆動トランジスタ領域に、第１のｐ形層を形成する領域よりも深い位置に分布の中心をもつ第２のｐ形層をアクセプタイオン注入によって形成する工程と、パターニングした第１のホトレジストマスクを用いて駆動トランジスタのゲート電極を加工する工程と、第１のホトレジストマスクを残存させたまま、駆動トランジスタ領域を露出させるよう第２のホトレジストをパターニング形成する工程と、前記第１のホトレジストマスク及び第２のホトレジストマスクを用いて、前記駆動トランジスタのソース・ドレイン拡散層を形成する領域直下に第１のｐ形層をアクセプタイオン注入によって形成する工程と、前記駆動トランジスタのソース・ドレイン拡散層を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項４】前記駆動トランジスタのドレイン拡散層直下にのみ前記第１のｐ形層が形成されていることを特徴とする特許請求の範囲第３項記載の半導体記憶装置の製造方法。
【請求項１】半導体領域の表面上に設けられたフリップフロップを構成する２個の駆動トランジスタと、これらと対を成す２個の転送トランジスタと、２個の負荷素子とを有するスタティック形の半導体記憶装置において、前記駆動トランジスタのソース・ドレイン拡散層直下に前記駆動トランジスタのゲート電極形成に用いたマスクを用いて第１のｐ形層が形成され、前記駆動トランジスタ領域に前記第１のｐ形層より深い位置に分布の中心をもつ第２のｐ形層が形成されていることを特徴とする半導体記憶装置。
【請求項２】前記駆動トランジスタのドレイン領域層直下にのみ前記第１のｐ形層が形成されていることを特徴とする特許請求の範囲第１項記載の半導体記憶装置。
【請求項３】半導体領域の表面上に設けられたフリップフロップを構成する２個の駆動トランジスタと、これらと対をなす２個の転送トランジスタと、２個の負荷素子とを有するスタティック形の半導体記憶装置の製造方法において、フィールド絶縁膜により素子分離を行なった半導体領域の主面の駆動トランジスタ領域に、第１のｐ形層を形成する領域よりも深い位置に分布の中心をもつ第２のｐ形層をアクセプタイオン注入によって形成する工程と、パターニングした第１のホトレジストマスクを用いて駆動トランジスタのゲート電極を加工する工程と、第１のホトレジストマスクを残存させたまま、駆動トランジスタ領域を露出させるよう第２のホトレジストをパターニング形成する工程と、前記第１のホトレジストマスク及び第２のホトレジストマスクを用いて、前記駆動トランジスタのソース・ドレイン拡散層を形成する領域直下に第１のｐ形層をアクセプタイオン注入によって形成する工程と、前記駆動トランジスタのソース・ドレイン拡散層を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項４】前記駆動トランジスタのドレイン拡散層直下にのみ前記第１のｐ形層が形成されていることを特徴とする特許請求の範囲第３項記載の半導体記憶装置の製造方法。
【第１図】
【第２図】
【第４図】
【第３図】
【第５図】
【第６図】
【第７図】
【第２図】
【第４図】
【第３図】
【第５図】
【第６図】
【第７図】
【特許番号】第２５２３６４５号
【登録日】平成８年（１９９６）５月３１日
【発行日】平成８年（１９９６）８月１４日
【国際特許分類】
【出願番号】特願昭６２−１４５０５４
【出願日】昭和６２年（１９８７）６月１２日
【公開番号】特開昭６３−３１０１６４
【公開日】昭和６３年（１９８８）１２月１９日
【出願人】（９９９９９９９９９）株式会社日立製作所
【登録日】平成８年（１９９６）５月３１日
【発行日】平成８年（１９９６）８月１４日
【国際特許分類】
【出願日】昭和６２年（１９８７）６月１２日
【公開番号】特開昭６３−３１０１６４
【公開日】昭和６３年（１９８８）１２月１９日
【出願人】（９９９９９９９９９）株式会社日立製作所
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