半導体記憶装置
【課題】積層体側面に形成されるチャネル層の特性が良好な半導体記憶装置を提供する。
【解決手段】本発明に係る半導体記憶装置は、半導体層を積層した積層体の上方に第１および第２選択線を配置し、積層体の側面および積層体間の底部にゲート絶縁層を形成している。
【解決手段】本発明に係る半導体記憶装置は、半導体層を積層した積層体の上方に第１および第２選択線を配置し、積層体の側面および積層体間の底部にゲート絶縁層を形成している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリにデータを記録する固体ストレージは、高速アクセス、高データ転送レート、低消費電力といった特長を持つことから、次世代のストレージデバイスとして注目されている。固体ストレージを大容量化することを目的として、メモリ素子サイズの微細化が進められているが、近い将来、隣接メモリ素子間のカップリングなどによって記憶密度が飽和すると予測されている。
【０００３】
そこで、上記課題を克服する手段として、例えば下記非特許文献１、非特許文献２に記載されている技術のように、メモリ素子を３次元積層化して大容量化する技術が検討されている。
【０００４】
非特許文献１、非特許文献２に記載された３次元積層化技術の特徴は、半導体基板上にゲート電極材料と絶縁膜とを積層した積層構造を形成し、この積層構造に形成した貫通孔の側面にゲート絶縁膜とチャネル用シリコン膜を堆積することにより、半導体基板に対して垂直な方向に電流が流れるメモリ素子構造を実現することにある。このメモリ素子構造を採用することにより、たとえ半導体基板に対して平行な面に対しては微細化が困難となっても、半導体基板に対して垂直な方向に積層数を増やすことができるので、固体ストレージの大容量化を実現することができる。
【０００５】
次世代の固体ストレージとして、抵抗変化型メモリが盛んに研究されており、その中の１つに、記録材料としてカルコゲナイド材料を用いた相変化メモリがある。相変化メモリは、記録材料を金属電極で挟んだメモリ構造を有する。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用して情報を記憶する抵抗変化型メモリである。
【０００６】
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態の間で異なることを利用して情報を記憶する。アモルファス状態では相変化材料の抵抗値が高く、結晶状態では抵抗値が低い。したがって情報読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することによって実施する。
【０００７】
相変化メモリでは、電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることにより、データを書き換える。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより実施する。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度以上に保持するのに十分な電流を長時間流すことにより実施する。
【０００８】
相変化メモリは、微細化を進めると相変化膜の状態を変化させるために必要となる電流が小さくなるため、原理上、微細化に向いている。そのため、次世代の固体ストレージの候補として研究開発されている。
【０００９】
相変化メモリにおいてもフラッシュメモリ同様、固体ストレージを大容量化することを目的として、例えば下記特許文献１に記載されているように、メモリ素子を３次元積層化して大容量化する技術が検討されている。
【００１０】
特許文献１に記載されているメモリ構造の特徴は、基板面の上下に設けた２本の選択線の間に、これらの線を繋ぐように、複数のメモリセルが直列に接続されたチェイン状の単位構造（以下チェインと記述する）を有する点である。
【００１１】
メモリセルは、相変化材料で形成された抵抗体と、セルを選択するためのトランジスタとで構成される。さらに上記単位構造を選択する素子としてトランジスタもしくはダイオードが設けられている。上記トランジスタおよびダイオードの能動層は多結晶シリコンで構成されている。能動層に多結晶シリコンを採用する利点は、上記単位構造をさらに積層し、高集積化できることである。
【００１２】
上記単位構造は、ゲート電極材料と絶縁膜を交互に積層した積層構造に、全層を貫く貫通孔を一括加工によって形成し、貫通孔の内側面にゲート絶縁膜、チャネル層、相変化膜を成膜することによって形成する。このような単位構造を採用する場合、チェイン下方の選択線と単位構造を電気的に導通させるため、上記工程において貫通孔底部に成膜されたゲート絶縁膜をいったん除去することにより、チャネル層をチェイン下方の選択線と電気的に接続することができる状態にする必要がある。
【００１３】
貫通孔内側にゲート絶縁膜を形成した後、貫通孔底部に形成されているゲート絶縁膜をいったん除去し、改めてチャネル層を構成する場合、貫通孔底部のゲート絶縁膜を除去する工程において、先に貫通孔側面に形成されているゲート絶縁膜の表面がダメージを受ける。ゲート絶縁膜表面は、メモリセルを選択するためのトランジスタにおいてはゲート絶縁膜およびチャネル界面となるため、ダメージを受けるとトランジスタの性能が大きく落ちてしまう。したがって上記のような形成工程は好ましくない。
【００１４】
上記課題を解決するため、貫通孔内側にゲート絶縁膜およびチャネル層を形成した後、貫通孔底部のゲート絶縁膜を除去し、さらにチャネル層とチェイン下方の選択線との間の導通をとるためにチャネル層を再度成膜する方法が考えられる。この場合、選択トランジスタのチャネルは、貫通孔底部のゲート絶縁膜を除去する前にチェイン側面に形成されたチャネル層と、改めて成膜したチャネル層との２層構造となる。
【００１５】
下記特許文献２および特許文献３には、ゲート電極材料と絶縁膜を交互に積層した積層構造に、全層を貫く貫通孔を形成し、２本の貫通孔の底部を電気的に導通させた略Ｕ字チェイン状の単位構造を形成し、単位構造上部に２本の選択線を直交するように配置するメモリ構造が記載されている。
【００１６】
下記特許文献４および特許文献５には、ゲート電極材料と絶縁膜を交互に積層した積層構造に、全層を貫く貫通溝（トレンチ）を形成し、ゲート絶縁膜とチャネル層を形成したメモリ構造が記載されている。この構造においても、単位構造上部に２本の選択線が直交するように配置され、Ｕ字チェイン状の単位構造の片側が一方の選択線に、別の片側が残りの一方の選択線に接続されている。特許文献３の構造との差異は、１個の貫通溝を用いてＵ字チェイン状の単位構造が構成されている点である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８−１６０００４号公報
【特許文献２】特開２０１０−１７１１８５号公報
【特許文献３】特開２０１０−１８２９４７号公報
【特許文献４】特開２０１０−１４０９９７号公報
【特許文献５】特開２００９−１６４４８５号公報
【非特許文献】
【００１８】
【非特許文献１】“Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ”，２００７，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐ．１４
【非特許文献２】東芝レヴュー、第６３巻、第２８頁（２００８）
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上述のように、１層目のチャネル層を形成した後２層目のチャネル層を形成する際に、洗浄工程などによって１層目のチャネル層表面を清浄化することが考えられる。しかしこの場合、例えば自然酸化膜などの界面層がチャネル層表面に形成され、セルを選択するためのトランジスタのコンダクタンスを著しく低下させてしまう。この課題は、３次元積層化したＮＡＮＤ型フラッシュメモリにおいても同様に重大である。
【００２０】
また、上述のようにチャネル層を２層構造にすると、トランジスタの電流特性が低下する可能性がある。
【００２１】
特許文献２〜３に記載されている構造では、貫通孔底部に成膜されたゲート絶縁膜を除去する必要はなく、選択トランジスタのチャネルは１層構造で構成することができる。しかしながら、２本の貫通孔で単位構造が構成されるので、微細化による高密度化が困難である。
【００２２】
上記特許文献４〜５に記載されている構造の下では、貫通溝内側は、メモリセルの部分はブロック絶縁層と電荷蓄積層とトンネル絶縁層とチャネル層で構成され、チェイン（ストリング）を選択するトランジスタの部分は、ゲート絶縁層とチャネル層で構成される。これはメモリ素子としてＮＡＮＤ型フラッシュメモリを採用しているためである。この構造の違いのために、メモリセルと選択トランジスタを一括で作製することができず、工程増加のみならず、フォトマスクのあわせずれや加工形状の不具合による歩留まり低下が懸念される。
【００２３】
本発明は、上記のような課題を解決するためになされたものであり、積層体側面に形成されるチャネル層の特性が良好な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係る半導体記憶装置は、半導体層を積層した積層体の上方に第１および第２選択線を配置し、積層体の側面および積層体間の底部にゲート絶縁層を形成している。
【発明の効果】
【００２５】
本発明に係る半導体記憶装置によれば、良好なコンダクタンス特性を有する選択トランジスタで構成され、高い記憶密度をもつ半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】実施形態１に係る半導体記憶装置の構造を示す俯瞰図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１のＢ−Ｂ線に沿った断面図である。
【図４】図１の上面図である。
【図５】図１のＡ−Ａ線に沿った部分に形成されているチェインの等価回路図である。
【図６Ａ】ゲート間絶縁層００５と半導体層００６を積層する工程の側断面図である。
【図６Ｂ】絶縁層００４を成膜した状態における上面図である。
【図７Ａ】溝構造００８を形成する工程の側断面図である。
【図７Ｂ】溝構造００８を形成した状態の上面図である。
【図８Ａ】ゲート絶縁層００９とチャネル層０１０を成膜する工程の側断面図である。
【図８Ｂ】チャネル層０１０を成膜した状態の上面図である。
【図９Ａ】抵抗変化材料層０１１を成膜した後にストライプ加工した状態の上面図である。
【図９Ｂ】図９ＡのＣ−Ｃ線に沿った断面図である。
【図９Ｃ】図９ＡのＤ−Ｄ線に沿った断面図である。
【図１０Ａ】絶縁層０２１で溝構造００８を埋める工程を示す図である。
【図１０Ｂ】絶縁層０２１で溝構造００８を埋める工程を示す図である。
【図１０Ｃ】絶縁層０２１で溝構造００８を埋める工程を示す図である。
【図１１Ａ】絶縁層０２１をエッチバックする工程を示す側断面図である。
【図１１Ｂ】図１１Ａの上面図である。
【図１２Ａ】絶縁層０２２を成膜する工程を示す側断面図である。
【図１２Ｂ】図１２Ａの上面図である。
【図１３Ａ】第２選択線００３を形成する工程を示す側断面図である。
【図１３Ｂ】図１３Ａの上面図である。
【図１４Ａ】絶縁層０２４を成膜する工程を示す側断面図である。
【図１４Ｂ】図１４Ａの上面図である。
【図１５Ａ】絶縁層０２４にコンタクトホール０２５を形成する工程を示す側断面図である。
【図１５Ｂ】図１５Ａの上面図である。
【図１６Ａ】第１選択線００２を形成する工程を示す側断面図である。
【図１６Ｂ】図１６Ａの上面図である。
【図１７】実施形態２に係る半導体記憶装置の構造を示す俯瞰図である。
【図１８】図１７のＡ−Ａ線に沿った断面図である。
【図１９】図１７のＢ−Ｂ線に沿った断面図である。
【図２０】図１７の上面図である。
【図２１】図１７のＡ−Ａ線に沿った部分に形成されているチェインの等価回路図である。
【図２２Ａ】ゲート電極０２６を形成する工程を示す側断面図である。
【図２２Ｂ】図２２Ａの上面図である。
【図２３Ａ】第１選択線００２を形成する工程を示す側断面図である。
【図２３Ｂ】図２３Ａの上面図である。
【発明を実施するための形態】
【００２７】
＜実施の形態１：メモリ構造＞
図１は、本発明の実施形態１に係る半導体記憶装置の構造を示す俯瞰図である。実際の構造では選択線同士を絶縁する層間絶縁膜があるが、記載の便宜上省略している。以下、図１に示す構造について説明する。
【００２８】
半導体基板００１の上方には、第１選択線００２と、第１選択線００２に交差する方向に配置された第２選択線００３とが設けられている。基板００１の上には、絶縁層００４が成膜されている。これは基板００１とチャネル層０１０とを確実に絶縁するためのものであるが、必ずしも必要ではない。
【００２９】
半導体基板００１と選択線００２および００３との間に、基板００１の高さ方向にＮ＋１層（Ｎ≧１）のゲート間絶縁層００５とＮ層の半導体層００６とがそれぞれ交互に積層された積層体００７が形成されている。本実施形態１ではＮ＝５としたが、Ｎの値は、抵抗体の抵抗値を書き換えるための電流値が確保できる限り大きくすることができる。
【００３０】
隣接する積層体００７の間隙部分には、溝構造００８が形成されている。溝構造００８と第２選択線００３は、同じ方向（図１のＹ方向）に沿って形成されている。チャネル層０１０については、次の図２で説明する。
【００３１】
図２は、図１のＡ−Ａ線に沿った断面図である。溝構造００８の側面と底面に沿って、ゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１がこの順番で形成されている。すなわち、積層体００７の側面と、隣接する積層体００７の間隙部分の底面に、これら３層が形成されていることになる。
【００３２】
ゲート絶縁層００９は、溝構造００８の側面および隣接する積層体００７の間隙部分底部に沿って形成されている。チャネル層０１０は、ゲート絶縁層００９に沿って形成されている。抵抗変化材料層０１１は、電流によって抵抗値が変化する抵抗変化材料を含む。抵抗変化材料層０１１はチャネル層０１０に沿って形成されているが、積層体００７の上側面部分については抵抗変化材料層０１１が除去されている。これについては後述の製造方法と併せて説明する。
【００３３】
チャネル層０１０は、第１選択線００２の下部に第１選択線００２に沿うように形成され、積層体００７の上端部分で第２選択線００３と電気的に接続している。また、隣接する積層体００７の上端部分では、チャネル層０１０と第１選択線００２がコンタクト０１２を介して電気的に接続している。第１選択線００２に接続する積層体００７と、第２選択線００３に接続する積層体００７は、交互に配置されている。
【００３４】
隣接する積層体００７の側面に形成された、対向するチャネル層０１０または抵抗変化材料層０１１の間には、それぞれ絶縁層０２２または絶縁層０２１が形成されている。これら絶縁層は、対向するチャネル層０１０または抵抗変化材料層０１１を互いに短絡させないようにするために設けられている。
【００３５】
図３は、図１のＢ−Ｂ線に沿った断面図である。Ｂ−Ｂ断面は、隣接する積層体００７の間の溝構造００８を横断する断面である。半導体記憶装置に流れる素子選択電流などの電流は、図１および図３に示すＹ方向に沿って流れる。溝構造００８の底部には、基板００１の側から順にゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１が形成されている。
【００３６】
図４は、図１の上面図である。第１選択線００２は省略している。積層体００７の上端部分ではチャネル層０１０と第２選択線００３が接続され、隣接する積層体００７の上端部分はコンタクト０１２を介して第１選択線００２（図４では記載を省略し、コンタクト０１２のみを示した）と接続されている。溝構造００８の側面と底部には、抵抗変化材料層０１１が形成されている。
【００３７】
図５は、図１のＡ−Ａ線に沿った部分に形成されているチェインの等価回路図である。ここでは３つのＵ字型のチェイン０１３を例示した。チェイン０１３は、両端に設けた２つのチェイン選択トランジスタ０１４と０１５、セル選択トランジスタ０１６と抵抗変化材料層０１１で構成されるメモリセル０１７を複数個直列接続して構成されている。
【００３８】
セル選択トランジスタ０１６は、積層体００７の側面に形成されたゲート絶縁層００９およびチャネル層０１０と、半導体層００６で形成された配線０１８とによって形成されている。隣接するメモリセル０１７は、ゲート間絶縁層００５によって区切られている。本実施形態１ではＮ＝５であるので、４つのメモリセル０１７が直列に接続されている。積層体００７の最上段の側面には抵抗変化材料層０１１が設けられていないので、この部分にはメモリセル０１７ではなくチェイン選択トランジスタ０１４と０１５が形成されることになる。
【００３９】
ゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１は、溝構造００８の側面と底部に沿って形成されているので、８つのメモリセル０１７がＵ字型状に連結したメモリセルチェインが形成されることになる。換言すると、ゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１を溝構造００８の側面に積層する過程において、溝構造００８底部のチャネル層０１０を除去しないので、隣接する側面に形成されたメモリセルチェインはＵ字形に接続されることになる。
【００４０】
メモリセル０１７に対する読出または書込は、第１選択線００２と第２選択線００３を流れる電流によって実施される。まずチェイン選択トランジスタ０１４と０１５でチェインを選択し、次にセル選択トランジスタ０１６でメモリセル０１７を選択することができる。チェイン選択トランジスタ０１４と０１５およびセル選択トランジスタ０１６の各ゲート電極、および各ゲート電極に信号を送る配線０１８は、半導体層００６によって形成されている。
【００４１】
メモリセル０１７からデータを読み出し、またはデータを書き込む場合、対象メモリセル０１７が含まれるチェイン０１３のチェイン選択トランジスタ０１４および０１５の両方と同チェインに含まれる非選択セルのセル選択トランジスタ０１６をオン状態にする。加えて非選択チェインのチェイン選択トランジスタ０１４または０１５の少なくとも一方をオフにすることで、非選択チェインにおいて第１配線００２から第２配線００３に至る電流経路を遮断する。さらに、選択したメモリセル０１７のセル選択トランジスタ０１６をオフ状態にする。この状態で所望のパルス電流を第１選択線００２に流すと、選択したメモリセル０１７の抵抗変化材料層０１１に電流が流れ、データ読み出しまたは書き込みを実施することができる。
【００４２】
例えば、図５の左側チェイン０１３に含まれる８つのメモリセル０１７のうち、右上に配置されているメモリセル０１７に対してデータ書込またはデータ読出を実施する例を考える。まず左端のチェイン選択トランジスタ０１５とその右側の２つのチェイン選択トランジスタ０１４をオン状態にし、左側チェイン０１３を選択する。加えて右上メモリセル０１７のセル選択トランジスタ０１６をオフ状態にし、その他のメモリセル０１７のセル選択トランジスタ０１６をオン状態にする。これにより、右上メモリセル０１７の抵抗変化材料層０１１に電流が流れ、その他のメモリセル０１７についてはセル選択トランジスタ０１６に電流が流れるので、選択したメモリセル０１７についてのみデータ書込または読出を実施することができる。
【００４３】
なお、２つのチェイン選択トランジスタ０１４をオン状態にすると、隣接する中央のチェイン０１３の左側面が選択されることになる。そのため、データ書込または読出を実施する前に右側の２つのチェイン選択トランジスタ０１５をオフ状態にし、中央のチェイン０１３に電流が流れないようにする必要がある。
【００４４】
＜実施の形態１：製造方法＞
以下では、本実施形態１に係る半導体記憶装置の製造方法を説明する。
図６Ａは、ゲート間絶縁層００５と半導体層００６を積層する工程の側断面図である。基板００１の上部に絶縁層００４を成膜した後、ゲート間絶縁層００５と半導体層００６を交互に積層し、Ｎ層目の半導体層００６を成膜する。最後にＮ＋１層目のゲート間絶縁層００５を成膜する。ここでは図１と同様にＮ＝５としている。
【００４５】
図６Ｂは、絶縁層００４を成膜した状態における上面図である。基板００１は、例えばシリコンウェハや、すでに図１のデバイスが作りこまれている基板が該当する。基板００１の材料はシリコンに限らず、石英基板や、ガラス基板、サファイア基板などでもよく、とくに限定を加えるものではない。
【００４６】
絶縁層００４とゲート間絶縁層００５は、例えばシリコン酸化膜やシリコン窒化膜などを用いて形成することができる。特に基板００１としてガラス基板を用いた場合、絶縁層００４としてシリコン窒化膜を用いると、基板００１中に含まれる不純物がデバイスへ侵入することを阻止できる。また図１のデバイスが作りこまれている基板を基板００１として採用した場合、絶縁層００４は熱ブロック膜としても作用する。基板００１がシリコンウェハである場合は上記のような機能は必要ないので、絶縁層００４は省略することができる。
【００４７】
半導体層００６は、チェイン選択トランジスタ０１４と０１５に関しては配線００３として機能し、セル選択トランジスタ０１６に関しては配線０１８とゲート電極として機能する。半導体層００６として例えば非晶質シリコン膜を採用すると好適である。非晶質シリコン膜は、化学気相成長法を例えば６００℃以下の温度条件で堆積することによって形成する。このとき不純物としてリンを１×１０２０原子／ｃｍ−３程度導入しておく。導入方法は公知の方法、例えば、原料ガスとしてジシラン（Ｓｉ２Ｈ６）とホスフィン（ＰＨ３）を用いる。このようにしてＮ＋１層のゲート間絶縁層００５とＮ層の半導体層００６を形成した後、高速熱処理で半導体層００６を結晶化するとともに導入不純物であるリンを活性化する。
【００４８】
図７Ａは、溝構造００８を形成する工程の側断面図である。溝構造００８は、例えばリソグラフィとドライエッチングによって加工される。積層体００７の下部へオーバーエッチングするか否かは、どちらでもよい。
【００４９】
図７Ｂは、溝構造００８を形成した状態の上面図である。溝構造００８は、後に形成される第２選択線００３と平行になるように形成される。
【００５０】
図８Ａは、ゲート絶縁層００９とチャネル層０１０を成膜する工程の側断面図である。ゲート絶縁層００９とチャネル層０１０は、溝構造００８が完全に埋まらない程度の厚さで堆積する。
【００５１】
ゲート絶縁層００９としては、例えばシリコン酸化膜やシリコン窒化膜などを用いることができる。誘電率の高いシリコン窒化膜を採用すれば、トランジスタのコンダクタンスは改善する。
【００５２】
チャネル層０１０としては、半導体層００６同様、化学気相成長法で成膜した非晶質シリコン膜を採用するとよい。チャネル層０１０は半導体層００６と異なり、トランジスタのチャネルとして機能するので、不純物を導入する必要はない。したがって、非晶質シリコン膜を真性層のまま利用するか、あるいは低濃度の不純物を導入してもよい。後者の場合、導入量を制御することにより、トランジスタの閾値を調整することができる。
【００５３】
チャネル層０１０のうち、溝構造００８の底部に形成されている領域０１０Ｂは、図５で説明したＵ字型チェインの左右を接続する配線としての役割を有する。したがって、抵抗値が低いことが望ましい。同様に、チャネル層０１０のうち第１選択線００２や第２選択線００３と電気的に接続する領域０１０Ｓは、抵抗値が低いことが望ましい。したがって、領域０１０Ｂと０１０Ｓの表面からイオン注入法により砒素などの不純物を１×１０２０原子／ｃｍ−３程度導入しておくとよい。チャネルの結晶化および導入不純物の活性化は、高速熱処理によって実施することができる。本熱処理は、図８の工程を実施する時点で、図６で実施する高速熱処理とまとめて実施してもよい。
【００５４】
図８Ｂは、チャネル層０１０を成膜した状態の上面図である。積層体００７の上端部分には領域０１０Ｓが形成され、溝構造００８の底部には領域０１０Ｂが形成されている。
【００５５】
図９Ａは、抵抗変化材料層０１１を成膜した後にストライプ加工した状態の上面図である。図８Ａ〜図８Ｂで説明した状態において抵抗変化材料層０１１を成膜すると、積層体全体が抵抗変化材料層０１１によって覆われる。その後、チャネル層０１０と抵抗変化材料層０１１がストライプ状になるように、これらの層を加工する。
【００５６】
図９Ｂは、図９ＡのＣ−Ｃ線に沿った断面図である。抵抗変化材料層０１１は、ゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１によって溝構造００８が完全に埋まらない程度の厚さで堆積する。抵抗変化材料層０１１は、例えばＧｅ２Ｓｂ２Ｔｅ５やその混合物を採用することができる。
【００５７】
チャネル層０１０と抵抗変化材料層０１１をストライプ状に加工する時、領域０１９ではチャネル層０１０と抵抗変化材料層０１１を残し、領域０２０ではこれらの膜を除去する。このとき、チャネル層０１０下部のゲート絶縁層００９は残しても除去してもかまわない。図９では除去した例を示している。
【００５８】
図９Ｃは、図９ＡのＤ−Ｄ線に沿った断面図である。領域０２０では、Ｎ＋１層目のゲート間絶縁層００５Ｎ＋１が露出している。抵抗変化材料層０１１を加工する際に、必要に応じて膜はがれやダメージを低減するための保護膜を成膜することもできる。加工に際しては、後で形成される第１選択線００２の下方に領域０２２が形成されるようにする。加工は例えばリソグラフィとドライエッチングにより実施される。
【００５９】
図１０Ａ〜図１０Ｃは、絶縁層０２１で溝構造００８を埋める工程を示す図である。本工程では、絶縁層０２１が溝構造００８に充填され、また積層体００７の上方が絶縁層０２１で埋められて、積層体００７と溝構造００８がいったん平坦化される。
【００６０】
図１１Ａは、絶縁層０２１をエッチバックする工程を示す側断面図である。絶縁層０２１をエッチバックすることにより、抵抗変化材料層０１１の最上表面の高さが、Ｎ層目のゲート間絶縁膜層００５Ｎの最上層００５ＮＵの標高よりも低く、Ｎ層目のゲート間絶縁膜層００５Ｎの最下層００５ＮＤの標高よりも高くなるように加工する。すなわち、積層体００７の最上段から数えて２段目底面よりも下方に抵抗変化材料層０１１が形成されるようにする。
【００６１】
Ｎ＋１層目のゲート間絶縁膜層００５Ｎ＋１、Ｎ層目の半導体層００６Ｎ、Ｎ層目のゲート間絶縁膜層００５Ｎは、図５で説明したチェイン選択トランジスタ０１４および０１５を形成するために用いられる。
【００６２】
図１１Ｂは、図１１Ａの上面図である。積層体００７の上端部分は、チャネル層０１０の領域０１０Ｓが露出している。積層体００７の側面には抵抗変化材料層０１１が形成され、対向する抵抗変化材料層０１１の間には絶縁層０２１が充填されている。
【００６３】
図１２Ａは、絶縁層０２２を成膜する工程を示す側断面図である。絶縁層０２２を積層することにより、図１１Ａのエッチバック工程で形成された溝０２３を埋め戻す。さらにエッチバックにより、チャネル層０１０のうち積層体００７の上端部分の領域０１０Ｓが露出するように加工する。
【００６４】
図１２Ｂは、図１２Ａの上面図である。溝構造００８の間隙部分には、絶縁層０２２が充填されている。積層体００７の上端部分では、チャネル層０１０の領域０１０Ｓが露出している。
【００６５】
図１３Ａは、第２選択線００３を形成する工程を示す側断面図である。本工程では、積層体００７の上方に金属層もしくは多結晶シリコン層を形成し、リソグラフィとエッチングによって第２選択線００３を形成する。このとき第２選択線００３は、図９でストライプ状に加工されたチャネル層０１０および抵抗変化材料層０１１と交差する方向に形成する。また、第２選択線００３が上方に形成されている領域０１０Ｓと、第２選択線００３が上方に形成されていない領域０１０Ｓとが交互に配置されるように、第２選択線００３を形成する。
【００６６】
図１３Ｂは、図１３Ａの上面図である。第２選択線００３は、符号Ｌで示した場所においてのみ、領域０１０Ｓと電気的に接続されるように形成されている。
【００６７】
図１４Ａは、絶縁層０２４を成膜する工程を示す側断面図である。絶縁層０２４を積層体００７の上方に成膜することにより、半導体記憶装置の最上面を平坦化する。図１４Ｂは、図１４Ａの上面図である。
【００６８】
図１５Ａは、絶縁層０２４にコンタクトホール０２５を形成する工程を示す側断面図である。コンタクトホール０２５の加工は、例えばリソグラフィとドライエッチングにより実施される。コンタクトホール０２５は、第２選択線００３がチャネル層０１０の表面領域０１０Ｓと接続する部分を除いて１個おきに形成する。
【００６９】
図１５Ｂは、図１５Ａの上面図である。コンタクトホール０２５を形成した部分のみ、チャネル層０１０の表面領域０１０Ｓが露出している。ここでは図１５ＢのＲで示した場所でのみ領域０１０Ｓが露出している。
【００７０】
図１６Ａは、第１選択線００２を形成する工程を示す側断面図である。本工程では、絶縁層０２４の上方およびコンタクトホール０２５内に金属層もしくは多結晶シリコン層を形成し、リソグラフィとエッチングで第１選択線００２を形成する。
【００７１】
図１６Ｂは、図１６Ａの上面図である。第１選択線００２は、図９でストライプ状に加工されたチャネル層０１０および抵抗変化材料層０１１と上面から見て重なるように形成される。
以上、本実施形態１に係る半導体記憶装置のメモリセル部分を形成する工程について説明した。
【００７２】
＜実施の形態１：まとめ＞
以上のように、本実施形態１に係る半導体記憶装置は、積層体００７の上方に第１選択線００２と第２選択線００３が配置され、溝構造００８の底部にはゲート絶縁層００９が形成されて下層と導通しないようになっている。２つの選択線を積層体００７の上方に配置しているので、積層体００７の下方にいずれかの選択線を配置したときのように下層と電気的導通をとる必要がなくなり、溝構造００８の底部をいったん除去する工程が不要になる。すなわり、溝構造００８の底部をいったん除去する工程によってチャネル層０１０にダメージを与えることがなくなり、チャネル層０１０の特性を良好に保つことができる点で有利である。
【００７３】
また、溝構造００８の底部をいったん除去した後に改めてチャネル層０１０を積層した場合、チャネル層０１０が２層構造となり、トランジスタの電流特性が低下する可能性があるが、本実施形態１ではチャネル層０１０を積層する工程は１度のみである。したがってチャネル層０１０は１層構造であり、２層化にともなってトランジスタの電流特性を低下させる懸念を回避することができる。
【００７４】
また、特許文献４〜５に記載されているように、ＮＡＮＤ型フラッシュメモリに積層構造を適用して貫通孔もしくは貫通溝を作製し、積層構造を有する半導体装置を構成する場合、チャネル層０１０は溝側面で段差を持ち、２つの面を形成する。これは、チェインを選択するトランジスタとメモリセルの構造が異なるため、これらを２段階に分けてそれぞれ別の工程で作製しなくてはならないためである。一方で本発明のように抵抗変化材料層０１１を用いてメモリセル０１７を形成すれば、チェインを選択するトランジスタ０１４および０１５とメモリセル０１７を構成する選択トランジスタ０１６は同じ構造にすることができるため、一括して両方を形成することができる。これにより、フォトマスクのあわせずれや加工形状不良に起因する歩留まり低下を改善することができる。
【００７５】
＜実施の形態２＞
実施形態１では、第１選択線００２と第２選択線００３を積層体００７の上方に配置することにより、溝構造００８の底部をいったん除去することなくメモリセル０１７を形成したメモリ構造を説明した。本発明の実施形態２では、第２選択線００３に相当する配線を溝構造００８の底部下方に形成しつつ、溝構造００８の底部をいったん除去することなくメモリセル０１７を形成したメモリ構造を説明する。
【００７６】
＜実施の形態２：メモリ構造＞
図１７は、本実施形態２に係る半導体記憶装置の構造を示す俯瞰図である。実際の構造では選択線同士を絶縁する層間絶縁膜があるが、記載の便宜上省略している。以下、図１７に示す構造について説明する。
【００７７】
半導体基板００１の上方には、第１選択線００２と、第１選択線００２に交差する方向に配置されたゲート電極０２６とが設けられている。基板００１の上には、絶縁層００４が成膜されている。これは基板００１とチャネル層０１０とを確実に絶縁するためのものであるが、必ずしも必要ではない。
【００７８】
積層体００７と溝構造００８は、実施形態１と同様である。ただし、第２選択線００３に相当する配線が積層体００７の上方から除去され、これに代えて溝構造００８の底部の下方にゲート電極０２６が形成されている。ゲート電極０２６は、第２選択線００３と同様に第１選択線００２と交差する方向（図１７ではＹ方向）に配置されている。したがってゲート電極０２６は、溝構造００８と平行な方向に配置されていることになる。
【００７９】
ゲート電極０２６は、その上面に形成されたゲート絶縁層００９とチャネル層０１０によって、トランジスタ０２８として動作する。すなわちゲート電極０２６は、第２選択線００３と同様の配線としての役割を有するとともに、幅広のトランジスタとしての役割を兼ねることができる。
【００８０】
図１８は、図１７のＡ−Ａ線に沿った断面図である。溝構造００８の側面と底面に沿ってゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１がこの順に形成されている点は実施形態１と同様である。チャネル層０１０とゲート絶縁層００９は、第１選択線００２の下方に第１選択線００２に沿うように形成されており、かつゲート電極０２６にも沿っている。
【００８１】
溝構造００８の底面にゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１が形成されている点は実施形態１と同様であるが、さらにその下方にゲート電極０２６が配置されているため、溝構造００８の底部は溝構造００８の側面のうち半導体層００６に隣接している部分と同様の構造を備えることになる。これにより、溝構造００８の底部にトランジスタ０２８が形成されることになる。さらには、トランジスタ０２８は溝構造００８に沿って幅広に形成されているので、第２選択線００３の代わりの配線としても機能することができる。
【００８２】
図１９は、図１７のＢ−Ｂ線に沿った断面図である。実施形態１の図３で説明した構成に加えて、ゲート電極０２６が絶縁層００４の上方に形成されている。半導体記憶装置に流れる素子選択電流などの電流は、図１７および図１９に示すＹ方向に沿って流れる。
【００８３】
図２０は、図１７の上面図である。実施形態１とは異なり、第２選択線００３は存在しないので、構造が簡易化されている。
【００８４】
図２１は、図１７のＡ−Ａ線に沿った部分に形成されているチェインの等価回路図である。実施形態１とは異なり、６つのＩ字型のチェイン０２７が形成される。チェイン０２７は、チェイン０２７の上端に設けたチェイン選択トランジスタ０１４、セル選択トランジスタ０１６と抵抗変化材料層０１１で構成されるメモリセル０１７を複数個直列接続して構成されている。チェイン０２７は、溝構造００８の側面に相当する。
【００８５】
チェイン０２７のうち、第１選択線００２に接続されていない側の端部は、溝構造００８の底面に延伸するように形成されたチャネル層０１０に接続されている。この部分のチャネル層０１０は、トランジスタ０２８のチャネルとなる。ゲート電極０２６に電圧が印加され、オン状態になったときのみトランジスタ０２８のチャネルに反転層が形成され、トランジスタ０２８が導通状態になる。トランジスタ０２８がオン状態になると、そのチャネルが配線と同様の機能を発揮するので、第２選択線００３の代替としてトランジスタ０２８を用いることができる。
【００８６】
メモリセル０１７からデータを読み出し、またはデータを書き込む場合、対象メモリセル０１７が含まれるチェインのチェイン選択トランジスタ０１４、同チェインに含まれる非選択セルのセル選択トランジスタ０１６、および同チェインに接続されているトランジスタ０２８をオン状態にする。加えて同チェインが接続していないチェイン選択トランジスタ０１４とトランジスタ０２８、および選択したメモリセルのセル選択トランジスタ０１６をオフ状態にする。この状態で所望のパルス電流を第１選択線００２に流すと、選択したメモリセル０１７の抵抗変化材料層０１１に電流が流れ、その他のメモリセル０１７についてはセル選択トランジスタ０１６に電流が流れるので、選択したメモリセル０１７についてのみデータ書込または読出を実施することができる。
【００８７】
本実施形態２では、実施形態１とは異なり、チェイン選択トランジスタ０１４または０１５をオン状態にしても、トランジスタ０２８をオン状態にしない限りチェイン０２７には電流が流れないので、チェイン選択トランジスタ０１４または０１５とトランジスタ０２８の組み合わせによってチェインを選択することができる。すなわち、チェイン０２７をＩ字型に形成することができる。
【００８８】
＜実施の形態２：製造方法＞
以下では、本実施形態２に係る半導体記憶装置の製造方法を説明する。
図２２Ａは、ゲート電極０２６を形成する工程を示す側断面図である。基板００１上部に絶縁層００４を成膜した後、ゲート電極０２６となる多結晶シリコン膜を成膜し、ゲート電極０２６の形状に加工する。加工は例えばリソグラフィとドライエッチングにより実施される。その後、ゲート電極０２６の間のスペースを絶縁層０２９で埋める。
【００８９】
図２２Ｂは、図２２Ａの上面図である。絶縁層０２９でゲート電極０２６間のスペースを生めた後、化学的機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｓｉｓｈｉｎｇ）で上部の絶縁層０２９を除去し、ゲート電極０２６の上表面を露出させる。
【００９０】
次に、図６〜図７と同様にゲート間絶縁層００５と半導体層００６を交互に積層し、Ｎ層目の半導体層００６を成膜した後、Ｎ＋１層目のゲート間絶縁層００５を成膜し、溝構造００８を形成する。ただし積層体００７の下部へのオーバーエッチングはゲート電極０２６のエッチング後の厚さを十分確保した範囲内で許容される。オーバーエッチングをする場合は、ゲート電極０２６の幅が溝構造００８の幅より広いことが望ましい。これはオーバーエッチングの際に絶縁層００４がエッチングされないようにするためである。
【００９１】
次に、図８と同様に、ゲート絶縁層００９とチャネル層０１０を成膜する。実施形態１では、この時点で表面よりイオン注入法により砒素などの不純物を１×１０２０原子／ｃｍ−３程度導入する例を示した。本実施形態２では、ゲート電極０２６の上部のチャネル層０１０は、トランジスタ０２８がオフ状態のとき、すなわちチャネルに接続されているチェインすべてが非選択であるとき、十分高抵抗である必要がある。したがってこの時点での不純物注入は望ましくない。例えば、この後、埋め込み絶縁膜を成膜してエッチバックした後、イオン注入法により砒素などの不純物を導入する。このようにすれば、表面領域０１０Ｓだけに所望の不純物を導入することができる。この後、高速熱処理によりチャネルの結晶化および導入不純物の活性化を実施し、埋め込み絶縁膜を除去する。
【００９２】
次に、図９と同様に抵抗変化材料層０１１を成膜した後、チャネル層０１０と抵抗変化材料層０１１をストライプ状に加工する。本実施形態２では、溝構造００８の延伸方向に沿って溝構造００８底面のゲート絶縁層００９とチャネル層０１０を残す必要がある。エッチング工程の時間制御や、エッチング途中に溝構造００８底部に保護絶縁膜を充填して再度エッチングするなどの手法により、溝構造００８底部のゲート絶縁層００９とチャネル層０１０を保護する。溝構造００８底部の抵抗変化材料層０１１は除去することが望ましいが、トランジスタ０２８のチャネルコンダクタンスに影響を与えない範囲であれば、敢えて除去する必要は無い。
【００９３】
次に、図１０と同様に、絶縁層０２１で溝構造００８を埋め、平坦化する。
次に、図１１と同様に、絶縁層０２１をエッチバックすることにより、抵抗変化材料層０１１の最上表面の高さが、Ｎ層目のゲート間絶縁層００５Ｎの最上層００５ＮＵの標高よりも低く、Ｎ層目のゲート間絶縁層００５Ｎの最下層００５ＮＤの標高よりも高くなるように加工する。
【００９４】
次に、図１２と同様に絶縁層０２２を成膜し、図１１Ａのエッチバック時にできた溝０２３を埋め戻す。さらにエッチバックにより、チャネル層０１０の表面領域０１０Ｓが露出するように加工する。
【００９５】
図２３Ａは、第１選択線００２を形成する工程を示す側断面図である。本工程では、積層体００７の上方に金属層もしくは多結晶シリコン層を形成し、リソグラフィとエッチングで第１選択線００２を形成する。このとき第１選択線００２は、溝構造００８およびゲート電極０２６と交差する方向に延伸するように形成する。図２３Ｂは、図２３Ａの上面図である。
以上、本実施形態２に係る半導体記憶装置のメモリセル部分を形成する工程について説明した。
【００９６】
＜実施の形態２：まとめ＞
以上のように、本実施形態２に係る半導体記憶装置は、実施形態１と同様にチャネル層０１０を１層構造としているので、実施形態１と同様の効果を発揮することができる。また、第２選択線００３に相当する配線を溝構造００８の底部に配置しているので、積層体００７と各配線からなる構造の密度をより高めることができる。
【００９７】
また、本実施形態２に係る半導体記憶装置は、実施形態１に係る半導体記憶装置がＵ字型のチェイン０１３で構成されているのに対し、メモリセル０１７の接続数が１／２となるＩ字型のチェイン０２７で構成されている。これにより、チェイン０２７の配線抵抗を削減し、メモリセル０１７の積層数を実施形態１よりも増やすことができる。
【符号の説明】
【００９８】
００１ 半導体基板
００２ 第１選択線
００３ 第２選択線
００４ 絶縁層
００５ 絶縁層
００５Ｎ Ｎ層目の絶縁膜層
００５Ｎ＋１ Ｎ＋１層目の絶縁膜層
００５ＮＵ Ｎ層目の絶縁膜層の最上層
００５ＮＤ Ｎ層目の絶縁膜層の最下層
００６ 半導体層
００７ 積層体
００８ 溝構造
００９ ゲート絶縁層
０１０ チャネル層
０１０Ｓ チャネル層の表面領域
０１０Ｂ チャネル層の溝底領域
０１１ 抵抗変化材料層
０１２ コンタクト
０１３ Ｕ字型チェイン
０１４ チェイン選択トランジスタ
０１５ チェイン選択トランジスタ
０１６ セル選択トランジスタ
０１７ メモリセル
０１８ 選択ゲート配線
０１９ チャネル層０１０を残す領域
０２０ チャネル層０１０を除去する領域
０２１ 絶縁層
０２２ 絶縁層
０２３ 溝
０２４ 絶縁層
０２５ コンタクトホール
０２６ ゲート電極
０２７ Ｉ字型チェイン
０２８ トランジスタ
０２９ 絶縁層
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリにデータを記録する固体ストレージは、高速アクセス、高データ転送レート、低消費電力といった特長を持つことから、次世代のストレージデバイスとして注目されている。固体ストレージを大容量化することを目的として、メモリ素子サイズの微細化が進められているが、近い将来、隣接メモリ素子間のカップリングなどによって記憶密度が飽和すると予測されている。
【０００３】
そこで、上記課題を克服する手段として、例えば下記非特許文献１、非特許文献２に記載されている技術のように、メモリ素子を３次元積層化して大容量化する技術が検討されている。
【０００４】
非特許文献１、非特許文献２に記載された３次元積層化技術の特徴は、半導体基板上にゲート電極材料と絶縁膜とを積層した積層構造を形成し、この積層構造に形成した貫通孔の側面にゲート絶縁膜とチャネル用シリコン膜を堆積することにより、半導体基板に対して垂直な方向に電流が流れるメモリ素子構造を実現することにある。このメモリ素子構造を採用することにより、たとえ半導体基板に対して平行な面に対しては微細化が困難となっても、半導体基板に対して垂直な方向に積層数を増やすことができるので、固体ストレージの大容量化を実現することができる。
【０００５】
次世代の固体ストレージとして、抵抗変化型メモリが盛んに研究されており、その中の１つに、記録材料としてカルコゲナイド材料を用いた相変化メモリがある。相変化メモリは、記録材料を金属電極で挟んだメモリ構造を有する。相変化メモリは、電極間の記録材料が異なる抵抗状態をもつことを利用して情報を記憶する抵抗変化型メモリである。
【０００６】
相変化メモリは、Ｇｅ２Ｓｂ２Ｔｅ５などの相変化材料の抵抗値がアモルファス状態と結晶状態の間で異なることを利用して情報を記憶する。アモルファス状態では相変化材料の抵抗値が高く、結晶状態では抵抗値が低い。したがって情報読み出しは、素子の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することによって実施する。
【０００７】
相変化メモリでは、電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることにより、データを書き換える。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、大電流を短時間流して相変化材料を溶解させた後、電流を急減させ急冷することにより実施する。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度以上に保持するのに十分な電流を長時間流すことにより実施する。
【０００８】
相変化メモリは、微細化を進めると相変化膜の状態を変化させるために必要となる電流が小さくなるため、原理上、微細化に向いている。そのため、次世代の固体ストレージの候補として研究開発されている。
【０００９】
相変化メモリにおいてもフラッシュメモリ同様、固体ストレージを大容量化することを目的として、例えば下記特許文献１に記載されているように、メモリ素子を３次元積層化して大容量化する技術が検討されている。
【００１０】
特許文献１に記載されているメモリ構造の特徴は、基板面の上下に設けた２本の選択線の間に、これらの線を繋ぐように、複数のメモリセルが直列に接続されたチェイン状の単位構造（以下チェインと記述する）を有する点である。
【００１１】
メモリセルは、相変化材料で形成された抵抗体と、セルを選択するためのトランジスタとで構成される。さらに上記単位構造を選択する素子としてトランジスタもしくはダイオードが設けられている。上記トランジスタおよびダイオードの能動層は多結晶シリコンで構成されている。能動層に多結晶シリコンを採用する利点は、上記単位構造をさらに積層し、高集積化できることである。
【００１２】
上記単位構造は、ゲート電極材料と絶縁膜を交互に積層した積層構造に、全層を貫く貫通孔を一括加工によって形成し、貫通孔の内側面にゲート絶縁膜、チャネル層、相変化膜を成膜することによって形成する。このような単位構造を採用する場合、チェイン下方の選択線と単位構造を電気的に導通させるため、上記工程において貫通孔底部に成膜されたゲート絶縁膜をいったん除去することにより、チャネル層をチェイン下方の選択線と電気的に接続することができる状態にする必要がある。
【００１３】
貫通孔内側にゲート絶縁膜を形成した後、貫通孔底部に形成されているゲート絶縁膜をいったん除去し、改めてチャネル層を構成する場合、貫通孔底部のゲート絶縁膜を除去する工程において、先に貫通孔側面に形成されているゲート絶縁膜の表面がダメージを受ける。ゲート絶縁膜表面は、メモリセルを選択するためのトランジスタにおいてはゲート絶縁膜およびチャネル界面となるため、ダメージを受けるとトランジスタの性能が大きく落ちてしまう。したがって上記のような形成工程は好ましくない。
【００１４】
上記課題を解決するため、貫通孔内側にゲート絶縁膜およびチャネル層を形成した後、貫通孔底部のゲート絶縁膜を除去し、さらにチャネル層とチェイン下方の選択線との間の導通をとるためにチャネル層を再度成膜する方法が考えられる。この場合、選択トランジスタのチャネルは、貫通孔底部のゲート絶縁膜を除去する前にチェイン側面に形成されたチャネル層と、改めて成膜したチャネル層との２層構造となる。
【００１５】
下記特許文献２および特許文献３には、ゲート電極材料と絶縁膜を交互に積層した積層構造に、全層を貫く貫通孔を形成し、２本の貫通孔の底部を電気的に導通させた略Ｕ字チェイン状の単位構造を形成し、単位構造上部に２本の選択線を直交するように配置するメモリ構造が記載されている。
【００１６】
下記特許文献４および特許文献５には、ゲート電極材料と絶縁膜を交互に積層した積層構造に、全層を貫く貫通溝（トレンチ）を形成し、ゲート絶縁膜とチャネル層を形成したメモリ構造が記載されている。この構造においても、単位構造上部に２本の選択線が直交するように配置され、Ｕ字チェイン状の単位構造の片側が一方の選択線に、別の片側が残りの一方の選択線に接続されている。特許文献３の構造との差異は、１個の貫通溝を用いてＵ字チェイン状の単位構造が構成されている点である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８−１６０００４号公報
【特許文献２】特開２０１０−１７１１８５号公報
【特許文献３】特開２０１０−１８２９４７号公報
【特許文献４】特開２０１０−１４０９９７号公報
【特許文献５】特開２００９−１６４４８５号公報
【非特許文献】
【００１８】
【非特許文献１】“Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ”，２００７，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐ．１４
【非特許文献２】東芝レヴュー、第６３巻、第２８頁（２００８）
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上述のように、１層目のチャネル層を形成した後２層目のチャネル層を形成する際に、洗浄工程などによって１層目のチャネル層表面を清浄化することが考えられる。しかしこの場合、例えば自然酸化膜などの界面層がチャネル層表面に形成され、セルを選択するためのトランジスタのコンダクタンスを著しく低下させてしまう。この課題は、３次元積層化したＮＡＮＤ型フラッシュメモリにおいても同様に重大である。
【００２０】
また、上述のようにチャネル層を２層構造にすると、トランジスタの電流特性が低下する可能性がある。
【００２１】
特許文献２〜３に記載されている構造では、貫通孔底部に成膜されたゲート絶縁膜を除去する必要はなく、選択トランジスタのチャネルは１層構造で構成することができる。しかしながら、２本の貫通孔で単位構造が構成されるので、微細化による高密度化が困難である。
【００２２】
上記特許文献４〜５に記載されている構造の下では、貫通溝内側は、メモリセルの部分はブロック絶縁層と電荷蓄積層とトンネル絶縁層とチャネル層で構成され、チェイン（ストリング）を選択するトランジスタの部分は、ゲート絶縁層とチャネル層で構成される。これはメモリ素子としてＮＡＮＤ型フラッシュメモリを採用しているためである。この構造の違いのために、メモリセルと選択トランジスタを一括で作製することができず、工程増加のみならず、フォトマスクのあわせずれや加工形状の不具合による歩留まり低下が懸念される。
【００２３】
本発明は、上記のような課題を解決するためになされたものであり、積層体側面に形成されるチャネル層の特性が良好な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２４】
本発明に係る半導体記憶装置は、半導体層を積層した積層体の上方に第１および第２選択線を配置し、積層体の側面および積層体間の底部にゲート絶縁層を形成している。
【発明の効果】
【００２５】
本発明に係る半導体記憶装置によれば、良好なコンダクタンス特性を有する選択トランジスタで構成され、高い記憶密度をもつ半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】実施形態１に係る半導体記憶装置の構造を示す俯瞰図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１のＢ−Ｂ線に沿った断面図である。
【図４】図１の上面図である。
【図５】図１のＡ−Ａ線に沿った部分に形成されているチェインの等価回路図である。
【図６Ａ】ゲート間絶縁層００５と半導体層００６を積層する工程の側断面図である。
【図６Ｂ】絶縁層００４を成膜した状態における上面図である。
【図７Ａ】溝構造００８を形成する工程の側断面図である。
【図７Ｂ】溝構造００８を形成した状態の上面図である。
【図８Ａ】ゲート絶縁層００９とチャネル層０１０を成膜する工程の側断面図である。
【図８Ｂ】チャネル層０１０を成膜した状態の上面図である。
【図９Ａ】抵抗変化材料層０１１を成膜した後にストライプ加工した状態の上面図である。
【図９Ｂ】図９ＡのＣ−Ｃ線に沿った断面図である。
【図９Ｃ】図９ＡのＤ−Ｄ線に沿った断面図である。
【図１０Ａ】絶縁層０２１で溝構造００８を埋める工程を示す図である。
【図１０Ｂ】絶縁層０２１で溝構造００８を埋める工程を示す図である。
【図１０Ｃ】絶縁層０２１で溝構造００８を埋める工程を示す図である。
【図１１Ａ】絶縁層０２１をエッチバックする工程を示す側断面図である。
【図１１Ｂ】図１１Ａの上面図である。
【図１２Ａ】絶縁層０２２を成膜する工程を示す側断面図である。
【図１２Ｂ】図１２Ａの上面図である。
【図１３Ａ】第２選択線００３を形成する工程を示す側断面図である。
【図１３Ｂ】図１３Ａの上面図である。
【図１４Ａ】絶縁層０２４を成膜する工程を示す側断面図である。
【図１４Ｂ】図１４Ａの上面図である。
【図１５Ａ】絶縁層０２４にコンタクトホール０２５を形成する工程を示す側断面図である。
【図１５Ｂ】図１５Ａの上面図である。
【図１６Ａ】第１選択線００２を形成する工程を示す側断面図である。
【図１６Ｂ】図１６Ａの上面図である。
【図１７】実施形態２に係る半導体記憶装置の構造を示す俯瞰図である。
【図１８】図１７のＡ−Ａ線に沿った断面図である。
【図１９】図１７のＢ−Ｂ線に沿った断面図である。
【図２０】図１７の上面図である。
【図２１】図１７のＡ−Ａ線に沿った部分に形成されているチェインの等価回路図である。
【図２２Ａ】ゲート電極０２６を形成する工程を示す側断面図である。
【図２２Ｂ】図２２Ａの上面図である。
【図２３Ａ】第１選択線００２を形成する工程を示す側断面図である。
【図２３Ｂ】図２３Ａの上面図である。
【発明を実施するための形態】
【００２７】
＜実施の形態１：メモリ構造＞
図１は、本発明の実施形態１に係る半導体記憶装置の構造を示す俯瞰図である。実際の構造では選択線同士を絶縁する層間絶縁膜があるが、記載の便宜上省略している。以下、図１に示す構造について説明する。
【００２８】
半導体基板００１の上方には、第１選択線００２と、第１選択線００２に交差する方向に配置された第２選択線００３とが設けられている。基板００１の上には、絶縁層００４が成膜されている。これは基板００１とチャネル層０１０とを確実に絶縁するためのものであるが、必ずしも必要ではない。
【００２９】
半導体基板００１と選択線００２および００３との間に、基板００１の高さ方向にＮ＋１層（Ｎ≧１）のゲート間絶縁層００５とＮ層の半導体層００６とがそれぞれ交互に積層された積層体００７が形成されている。本実施形態１ではＮ＝５としたが、Ｎの値は、抵抗体の抵抗値を書き換えるための電流値が確保できる限り大きくすることができる。
【００３０】
隣接する積層体００７の間隙部分には、溝構造００８が形成されている。溝構造００８と第２選択線００３は、同じ方向（図１のＹ方向）に沿って形成されている。チャネル層０１０については、次の図２で説明する。
【００３１】
図２は、図１のＡ−Ａ線に沿った断面図である。溝構造００８の側面と底面に沿って、ゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１がこの順番で形成されている。すなわち、積層体００７の側面と、隣接する積層体００７の間隙部分の底面に、これら３層が形成されていることになる。
【００３２】
ゲート絶縁層００９は、溝構造００８の側面および隣接する積層体００７の間隙部分底部に沿って形成されている。チャネル層０１０は、ゲート絶縁層００９に沿って形成されている。抵抗変化材料層０１１は、電流によって抵抗値が変化する抵抗変化材料を含む。抵抗変化材料層０１１はチャネル層０１０に沿って形成されているが、積層体００７の上側面部分については抵抗変化材料層０１１が除去されている。これについては後述の製造方法と併せて説明する。
【００３３】
チャネル層０１０は、第１選択線００２の下部に第１選択線００２に沿うように形成され、積層体００７の上端部分で第２選択線００３と電気的に接続している。また、隣接する積層体００７の上端部分では、チャネル層０１０と第１選択線００２がコンタクト０１２を介して電気的に接続している。第１選択線００２に接続する積層体００７と、第２選択線００３に接続する積層体００７は、交互に配置されている。
【００３４】
隣接する積層体００７の側面に形成された、対向するチャネル層０１０または抵抗変化材料層０１１の間には、それぞれ絶縁層０２２または絶縁層０２１が形成されている。これら絶縁層は、対向するチャネル層０１０または抵抗変化材料層０１１を互いに短絡させないようにするために設けられている。
【００３５】
図３は、図１のＢ−Ｂ線に沿った断面図である。Ｂ−Ｂ断面は、隣接する積層体００７の間の溝構造００８を横断する断面である。半導体記憶装置に流れる素子選択電流などの電流は、図１および図３に示すＹ方向に沿って流れる。溝構造００８の底部には、基板００１の側から順にゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１が形成されている。
【００３６】
図４は、図１の上面図である。第１選択線００２は省略している。積層体００７の上端部分ではチャネル層０１０と第２選択線００３が接続され、隣接する積層体００７の上端部分はコンタクト０１２を介して第１選択線００２（図４では記載を省略し、コンタクト０１２のみを示した）と接続されている。溝構造００８の側面と底部には、抵抗変化材料層０１１が形成されている。
【００３７】
図５は、図１のＡ−Ａ線に沿った部分に形成されているチェインの等価回路図である。ここでは３つのＵ字型のチェイン０１３を例示した。チェイン０１３は、両端に設けた２つのチェイン選択トランジスタ０１４と０１５、セル選択トランジスタ０１６と抵抗変化材料層０１１で構成されるメモリセル０１７を複数個直列接続して構成されている。
【００３８】
セル選択トランジスタ０１６は、積層体００７の側面に形成されたゲート絶縁層００９およびチャネル層０１０と、半導体層００６で形成された配線０１８とによって形成されている。隣接するメモリセル０１７は、ゲート間絶縁層００５によって区切られている。本実施形態１ではＮ＝５であるので、４つのメモリセル０１７が直列に接続されている。積層体００７の最上段の側面には抵抗変化材料層０１１が設けられていないので、この部分にはメモリセル０１７ではなくチェイン選択トランジスタ０１４と０１５が形成されることになる。
【００３９】
ゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１は、溝構造００８の側面と底部に沿って形成されているので、８つのメモリセル０１７がＵ字型状に連結したメモリセルチェインが形成されることになる。換言すると、ゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１を溝構造００８の側面に積層する過程において、溝構造００８底部のチャネル層０１０を除去しないので、隣接する側面に形成されたメモリセルチェインはＵ字形に接続されることになる。
【００４０】
メモリセル０１７に対する読出または書込は、第１選択線００２と第２選択線００３を流れる電流によって実施される。まずチェイン選択トランジスタ０１４と０１５でチェインを選択し、次にセル選択トランジスタ０１６でメモリセル０１７を選択することができる。チェイン選択トランジスタ０１４と０１５およびセル選択トランジスタ０１６の各ゲート電極、および各ゲート電極に信号を送る配線０１８は、半導体層００６によって形成されている。
【００４１】
メモリセル０１７からデータを読み出し、またはデータを書き込む場合、対象メモリセル０１７が含まれるチェイン０１３のチェイン選択トランジスタ０１４および０１５の両方と同チェインに含まれる非選択セルのセル選択トランジスタ０１６をオン状態にする。加えて非選択チェインのチェイン選択トランジスタ０１４または０１５の少なくとも一方をオフにすることで、非選択チェインにおいて第１配線００２から第２配線００３に至る電流経路を遮断する。さらに、選択したメモリセル０１７のセル選択トランジスタ０１６をオフ状態にする。この状態で所望のパルス電流を第１選択線００２に流すと、選択したメモリセル０１７の抵抗変化材料層０１１に電流が流れ、データ読み出しまたは書き込みを実施することができる。
【００４２】
例えば、図５の左側チェイン０１３に含まれる８つのメモリセル０１７のうち、右上に配置されているメモリセル０１７に対してデータ書込またはデータ読出を実施する例を考える。まず左端のチェイン選択トランジスタ０１５とその右側の２つのチェイン選択トランジスタ０１４をオン状態にし、左側チェイン０１３を選択する。加えて右上メモリセル０１７のセル選択トランジスタ０１６をオフ状態にし、その他のメモリセル０１７のセル選択トランジスタ０１６をオン状態にする。これにより、右上メモリセル０１７の抵抗変化材料層０１１に電流が流れ、その他のメモリセル０１７についてはセル選択トランジスタ０１６に電流が流れるので、選択したメモリセル０１７についてのみデータ書込または読出を実施することができる。
【００４３】
なお、２つのチェイン選択トランジスタ０１４をオン状態にすると、隣接する中央のチェイン０１３の左側面が選択されることになる。そのため、データ書込または読出を実施する前に右側の２つのチェイン選択トランジスタ０１５をオフ状態にし、中央のチェイン０１３に電流が流れないようにする必要がある。
【００４４】
＜実施の形態１：製造方法＞
以下では、本実施形態１に係る半導体記憶装置の製造方法を説明する。
図６Ａは、ゲート間絶縁層００５と半導体層００６を積層する工程の側断面図である。基板００１の上部に絶縁層００４を成膜した後、ゲート間絶縁層００５と半導体層００６を交互に積層し、Ｎ層目の半導体層００６を成膜する。最後にＮ＋１層目のゲート間絶縁層００５を成膜する。ここでは図１と同様にＮ＝５としている。
【００４５】
図６Ｂは、絶縁層００４を成膜した状態における上面図である。基板００１は、例えばシリコンウェハや、すでに図１のデバイスが作りこまれている基板が該当する。基板００１の材料はシリコンに限らず、石英基板や、ガラス基板、サファイア基板などでもよく、とくに限定を加えるものではない。
【００４６】
絶縁層００４とゲート間絶縁層００５は、例えばシリコン酸化膜やシリコン窒化膜などを用いて形成することができる。特に基板００１としてガラス基板を用いた場合、絶縁層００４としてシリコン窒化膜を用いると、基板００１中に含まれる不純物がデバイスへ侵入することを阻止できる。また図１のデバイスが作りこまれている基板を基板００１として採用した場合、絶縁層００４は熱ブロック膜としても作用する。基板００１がシリコンウェハである場合は上記のような機能は必要ないので、絶縁層００４は省略することができる。
【００４７】
半導体層００６は、チェイン選択トランジスタ０１４と０１５に関しては配線００３として機能し、セル選択トランジスタ０１６に関しては配線０１８とゲート電極として機能する。半導体層００６として例えば非晶質シリコン膜を採用すると好適である。非晶質シリコン膜は、化学気相成長法を例えば６００℃以下の温度条件で堆積することによって形成する。このとき不純物としてリンを１×１０２０原子／ｃｍ−３程度導入しておく。導入方法は公知の方法、例えば、原料ガスとしてジシラン（Ｓｉ２Ｈ６）とホスフィン（ＰＨ３）を用いる。このようにしてＮ＋１層のゲート間絶縁層００５とＮ層の半導体層００６を形成した後、高速熱処理で半導体層００６を結晶化するとともに導入不純物であるリンを活性化する。
【００４８】
図７Ａは、溝構造００８を形成する工程の側断面図である。溝構造００８は、例えばリソグラフィとドライエッチングによって加工される。積層体００７の下部へオーバーエッチングするか否かは、どちらでもよい。
【００４９】
図７Ｂは、溝構造００８を形成した状態の上面図である。溝構造００８は、後に形成される第２選択線００３と平行になるように形成される。
【００５０】
図８Ａは、ゲート絶縁層００９とチャネル層０１０を成膜する工程の側断面図である。ゲート絶縁層００９とチャネル層０１０は、溝構造００８が完全に埋まらない程度の厚さで堆積する。
【００５１】
ゲート絶縁層００９としては、例えばシリコン酸化膜やシリコン窒化膜などを用いることができる。誘電率の高いシリコン窒化膜を採用すれば、トランジスタのコンダクタンスは改善する。
【００５２】
チャネル層０１０としては、半導体層００６同様、化学気相成長法で成膜した非晶質シリコン膜を採用するとよい。チャネル層０１０は半導体層００６と異なり、トランジスタのチャネルとして機能するので、不純物を導入する必要はない。したがって、非晶質シリコン膜を真性層のまま利用するか、あるいは低濃度の不純物を導入してもよい。後者の場合、導入量を制御することにより、トランジスタの閾値を調整することができる。
【００５３】
チャネル層０１０のうち、溝構造００８の底部に形成されている領域０１０Ｂは、図５で説明したＵ字型チェインの左右を接続する配線としての役割を有する。したがって、抵抗値が低いことが望ましい。同様に、チャネル層０１０のうち第１選択線００２や第２選択線００３と電気的に接続する領域０１０Ｓは、抵抗値が低いことが望ましい。したがって、領域０１０Ｂと０１０Ｓの表面からイオン注入法により砒素などの不純物を１×１０２０原子／ｃｍ−３程度導入しておくとよい。チャネルの結晶化および導入不純物の活性化は、高速熱処理によって実施することができる。本熱処理は、図８の工程を実施する時点で、図６で実施する高速熱処理とまとめて実施してもよい。
【００５４】
図８Ｂは、チャネル層０１０を成膜した状態の上面図である。積層体００７の上端部分には領域０１０Ｓが形成され、溝構造００８の底部には領域０１０Ｂが形成されている。
【００５５】
図９Ａは、抵抗変化材料層０１１を成膜した後にストライプ加工した状態の上面図である。図８Ａ〜図８Ｂで説明した状態において抵抗変化材料層０１１を成膜すると、積層体全体が抵抗変化材料層０１１によって覆われる。その後、チャネル層０１０と抵抗変化材料層０１１がストライプ状になるように、これらの層を加工する。
【００５６】
図９Ｂは、図９ＡのＣ−Ｃ線に沿った断面図である。抵抗変化材料層０１１は、ゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１によって溝構造００８が完全に埋まらない程度の厚さで堆積する。抵抗変化材料層０１１は、例えばＧｅ２Ｓｂ２Ｔｅ５やその混合物を採用することができる。
【００５７】
チャネル層０１０と抵抗変化材料層０１１をストライプ状に加工する時、領域０１９ではチャネル層０１０と抵抗変化材料層０１１を残し、領域０２０ではこれらの膜を除去する。このとき、チャネル層０１０下部のゲート絶縁層００９は残しても除去してもかまわない。図９では除去した例を示している。
【００５８】
図９Ｃは、図９ＡのＤ−Ｄ線に沿った断面図である。領域０２０では、Ｎ＋１層目のゲート間絶縁層００５Ｎ＋１が露出している。抵抗変化材料層０１１を加工する際に、必要に応じて膜はがれやダメージを低減するための保護膜を成膜することもできる。加工に際しては、後で形成される第１選択線００２の下方に領域０２２が形成されるようにする。加工は例えばリソグラフィとドライエッチングにより実施される。
【００５９】
図１０Ａ〜図１０Ｃは、絶縁層０２１で溝構造００８を埋める工程を示す図である。本工程では、絶縁層０２１が溝構造００８に充填され、また積層体００７の上方が絶縁層０２１で埋められて、積層体００７と溝構造００８がいったん平坦化される。
【００６０】
図１１Ａは、絶縁層０２１をエッチバックする工程を示す側断面図である。絶縁層０２１をエッチバックすることにより、抵抗変化材料層０１１の最上表面の高さが、Ｎ層目のゲート間絶縁膜層００５Ｎの最上層００５ＮＵの標高よりも低く、Ｎ層目のゲート間絶縁膜層００５Ｎの最下層００５ＮＤの標高よりも高くなるように加工する。すなわち、積層体００７の最上段から数えて２段目底面よりも下方に抵抗変化材料層０１１が形成されるようにする。
【００６１】
Ｎ＋１層目のゲート間絶縁膜層００５Ｎ＋１、Ｎ層目の半導体層００６Ｎ、Ｎ層目のゲート間絶縁膜層００５Ｎは、図５で説明したチェイン選択トランジスタ０１４および０１５を形成するために用いられる。
【００６２】
図１１Ｂは、図１１Ａの上面図である。積層体００７の上端部分は、チャネル層０１０の領域０１０Ｓが露出している。積層体００７の側面には抵抗変化材料層０１１が形成され、対向する抵抗変化材料層０１１の間には絶縁層０２１が充填されている。
【００６３】
図１２Ａは、絶縁層０２２を成膜する工程を示す側断面図である。絶縁層０２２を積層することにより、図１１Ａのエッチバック工程で形成された溝０２３を埋め戻す。さらにエッチバックにより、チャネル層０１０のうち積層体００７の上端部分の領域０１０Ｓが露出するように加工する。
【００６４】
図１２Ｂは、図１２Ａの上面図である。溝構造００８の間隙部分には、絶縁層０２２が充填されている。積層体００７の上端部分では、チャネル層０１０の領域０１０Ｓが露出している。
【００６５】
図１３Ａは、第２選択線００３を形成する工程を示す側断面図である。本工程では、積層体００７の上方に金属層もしくは多結晶シリコン層を形成し、リソグラフィとエッチングによって第２選択線００３を形成する。このとき第２選択線００３は、図９でストライプ状に加工されたチャネル層０１０および抵抗変化材料層０１１と交差する方向に形成する。また、第２選択線００３が上方に形成されている領域０１０Ｓと、第２選択線００３が上方に形成されていない領域０１０Ｓとが交互に配置されるように、第２選択線００３を形成する。
【００６６】
図１３Ｂは、図１３Ａの上面図である。第２選択線００３は、符号Ｌで示した場所においてのみ、領域０１０Ｓと電気的に接続されるように形成されている。
【００６７】
図１４Ａは、絶縁層０２４を成膜する工程を示す側断面図である。絶縁層０２４を積層体００７の上方に成膜することにより、半導体記憶装置の最上面を平坦化する。図１４Ｂは、図１４Ａの上面図である。
【００６８】
図１５Ａは、絶縁層０２４にコンタクトホール０２５を形成する工程を示す側断面図である。コンタクトホール０２５の加工は、例えばリソグラフィとドライエッチングにより実施される。コンタクトホール０２５は、第２選択線００３がチャネル層０１０の表面領域０１０Ｓと接続する部分を除いて１個おきに形成する。
【００６９】
図１５Ｂは、図１５Ａの上面図である。コンタクトホール０２５を形成した部分のみ、チャネル層０１０の表面領域０１０Ｓが露出している。ここでは図１５ＢのＲで示した場所でのみ領域０１０Ｓが露出している。
【００７０】
図１６Ａは、第１選択線００２を形成する工程を示す側断面図である。本工程では、絶縁層０２４の上方およびコンタクトホール０２５内に金属層もしくは多結晶シリコン層を形成し、リソグラフィとエッチングで第１選択線００２を形成する。
【００７１】
図１６Ｂは、図１６Ａの上面図である。第１選択線００２は、図９でストライプ状に加工されたチャネル層０１０および抵抗変化材料層０１１と上面から見て重なるように形成される。
以上、本実施形態１に係る半導体記憶装置のメモリセル部分を形成する工程について説明した。
【００７２】
＜実施の形態１：まとめ＞
以上のように、本実施形態１に係る半導体記憶装置は、積層体００７の上方に第１選択線００２と第２選択線００３が配置され、溝構造００８の底部にはゲート絶縁層００９が形成されて下層と導通しないようになっている。２つの選択線を積層体００７の上方に配置しているので、積層体００７の下方にいずれかの選択線を配置したときのように下層と電気的導通をとる必要がなくなり、溝構造００８の底部をいったん除去する工程が不要になる。すなわり、溝構造００８の底部をいったん除去する工程によってチャネル層０１０にダメージを与えることがなくなり、チャネル層０１０の特性を良好に保つことができる点で有利である。
【００７３】
また、溝構造００８の底部をいったん除去した後に改めてチャネル層０１０を積層した場合、チャネル層０１０が２層構造となり、トランジスタの電流特性が低下する可能性があるが、本実施形態１ではチャネル層０１０を積層する工程は１度のみである。したがってチャネル層０１０は１層構造であり、２層化にともなってトランジスタの電流特性を低下させる懸念を回避することができる。
【００７４】
また、特許文献４〜５に記載されているように、ＮＡＮＤ型フラッシュメモリに積層構造を適用して貫通孔もしくは貫通溝を作製し、積層構造を有する半導体装置を構成する場合、チャネル層０１０は溝側面で段差を持ち、２つの面を形成する。これは、チェインを選択するトランジスタとメモリセルの構造が異なるため、これらを２段階に分けてそれぞれ別の工程で作製しなくてはならないためである。一方で本発明のように抵抗変化材料層０１１を用いてメモリセル０１７を形成すれば、チェインを選択するトランジスタ０１４および０１５とメモリセル０１７を構成する選択トランジスタ０１６は同じ構造にすることができるため、一括して両方を形成することができる。これにより、フォトマスクのあわせずれや加工形状不良に起因する歩留まり低下を改善することができる。
【００７５】
＜実施の形態２＞
実施形態１では、第１選択線００２と第２選択線００３を積層体００７の上方に配置することにより、溝構造００８の底部をいったん除去することなくメモリセル０１７を形成したメモリ構造を説明した。本発明の実施形態２では、第２選択線００３に相当する配線を溝構造００８の底部下方に形成しつつ、溝構造００８の底部をいったん除去することなくメモリセル０１７を形成したメモリ構造を説明する。
【００７６】
＜実施の形態２：メモリ構造＞
図１７は、本実施形態２に係る半導体記憶装置の構造を示す俯瞰図である。実際の構造では選択線同士を絶縁する層間絶縁膜があるが、記載の便宜上省略している。以下、図１７に示す構造について説明する。
【００７７】
半導体基板００１の上方には、第１選択線００２と、第１選択線００２に交差する方向に配置されたゲート電極０２６とが設けられている。基板００１の上には、絶縁層００４が成膜されている。これは基板００１とチャネル層０１０とを確実に絶縁するためのものであるが、必ずしも必要ではない。
【００７８】
積層体００７と溝構造００８は、実施形態１と同様である。ただし、第２選択線００３に相当する配線が積層体００７の上方から除去され、これに代えて溝構造００８の底部の下方にゲート電極０２６が形成されている。ゲート電極０２６は、第２選択線００３と同様に第１選択線００２と交差する方向（図１７ではＹ方向）に配置されている。したがってゲート電極０２６は、溝構造００８と平行な方向に配置されていることになる。
【００７９】
ゲート電極０２６は、その上面に形成されたゲート絶縁層００９とチャネル層０１０によって、トランジスタ０２８として動作する。すなわちゲート電極０２６は、第２選択線００３と同様の配線としての役割を有するとともに、幅広のトランジスタとしての役割を兼ねることができる。
【００８０】
図１８は、図１７のＡ−Ａ線に沿った断面図である。溝構造００８の側面と底面に沿ってゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１がこの順に形成されている点は実施形態１と同様である。チャネル層０１０とゲート絶縁層００９は、第１選択線００２の下方に第１選択線００２に沿うように形成されており、かつゲート電極０２６にも沿っている。
【００８１】
溝構造００８の底面にゲート絶縁層００９、チャネル層０１０、抵抗変化材料層０１１が形成されている点は実施形態１と同様であるが、さらにその下方にゲート電極０２６が配置されているため、溝構造００８の底部は溝構造００８の側面のうち半導体層００６に隣接している部分と同様の構造を備えることになる。これにより、溝構造００８の底部にトランジスタ０２８が形成されることになる。さらには、トランジスタ０２８は溝構造００８に沿って幅広に形成されているので、第２選択線００３の代わりの配線としても機能することができる。
【００８２】
図１９は、図１７のＢ−Ｂ線に沿った断面図である。実施形態１の図３で説明した構成に加えて、ゲート電極０２６が絶縁層００４の上方に形成されている。半導体記憶装置に流れる素子選択電流などの電流は、図１７および図１９に示すＹ方向に沿って流れる。
【００８３】
図２０は、図１７の上面図である。実施形態１とは異なり、第２選択線００３は存在しないので、構造が簡易化されている。
【００８４】
図２１は、図１７のＡ−Ａ線に沿った部分に形成されているチェインの等価回路図である。実施形態１とは異なり、６つのＩ字型のチェイン０２７が形成される。チェイン０２７は、チェイン０２７の上端に設けたチェイン選択トランジスタ０１４、セル選択トランジスタ０１６と抵抗変化材料層０１１で構成されるメモリセル０１７を複数個直列接続して構成されている。チェイン０２７は、溝構造００８の側面に相当する。
【００８５】
チェイン０２７のうち、第１選択線００２に接続されていない側の端部は、溝構造００８の底面に延伸するように形成されたチャネル層０１０に接続されている。この部分のチャネル層０１０は、トランジスタ０２８のチャネルとなる。ゲート電極０２６に電圧が印加され、オン状態になったときのみトランジスタ０２８のチャネルに反転層が形成され、トランジスタ０２８が導通状態になる。トランジスタ０２８がオン状態になると、そのチャネルが配線と同様の機能を発揮するので、第２選択線００３の代替としてトランジスタ０２８を用いることができる。
【００８６】
メモリセル０１７からデータを読み出し、またはデータを書き込む場合、対象メモリセル０１７が含まれるチェインのチェイン選択トランジスタ０１４、同チェインに含まれる非選択セルのセル選択トランジスタ０１６、および同チェインに接続されているトランジスタ０２８をオン状態にする。加えて同チェインが接続していないチェイン選択トランジスタ０１４とトランジスタ０２８、および選択したメモリセルのセル選択トランジスタ０１６をオフ状態にする。この状態で所望のパルス電流を第１選択線００２に流すと、選択したメモリセル０１７の抵抗変化材料層０１１に電流が流れ、その他のメモリセル０１７についてはセル選択トランジスタ０１６に電流が流れるので、選択したメモリセル０１７についてのみデータ書込または読出を実施することができる。
【００８７】
本実施形態２では、実施形態１とは異なり、チェイン選択トランジスタ０１４または０１５をオン状態にしても、トランジスタ０２８をオン状態にしない限りチェイン０２７には電流が流れないので、チェイン選択トランジスタ０１４または０１５とトランジスタ０２８の組み合わせによってチェインを選択することができる。すなわち、チェイン０２７をＩ字型に形成することができる。
【００８８】
＜実施の形態２：製造方法＞
以下では、本実施形態２に係る半導体記憶装置の製造方法を説明する。
図２２Ａは、ゲート電極０２６を形成する工程を示す側断面図である。基板００１上部に絶縁層００４を成膜した後、ゲート電極０２６となる多結晶シリコン膜を成膜し、ゲート電極０２６の形状に加工する。加工は例えばリソグラフィとドライエッチングにより実施される。その後、ゲート電極０２６の間のスペースを絶縁層０２９で埋める。
【００８９】
図２２Ｂは、図２２Ａの上面図である。絶縁層０２９でゲート電極０２６間のスペースを生めた後、化学的機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｓｉｓｈｉｎｇ）で上部の絶縁層０２９を除去し、ゲート電極０２６の上表面を露出させる。
【００９０】
次に、図６〜図７と同様にゲート間絶縁層００５と半導体層００６を交互に積層し、Ｎ層目の半導体層００６を成膜した後、Ｎ＋１層目のゲート間絶縁層００５を成膜し、溝構造００８を形成する。ただし積層体００７の下部へのオーバーエッチングはゲート電極０２６のエッチング後の厚さを十分確保した範囲内で許容される。オーバーエッチングをする場合は、ゲート電極０２６の幅が溝構造００８の幅より広いことが望ましい。これはオーバーエッチングの際に絶縁層００４がエッチングされないようにするためである。
【００９１】
次に、図８と同様に、ゲート絶縁層００９とチャネル層０１０を成膜する。実施形態１では、この時点で表面よりイオン注入法により砒素などの不純物を１×１０２０原子／ｃｍ−３程度導入する例を示した。本実施形態２では、ゲート電極０２６の上部のチャネル層０１０は、トランジスタ０２８がオフ状態のとき、すなわちチャネルに接続されているチェインすべてが非選択であるとき、十分高抵抗である必要がある。したがってこの時点での不純物注入は望ましくない。例えば、この後、埋め込み絶縁膜を成膜してエッチバックした後、イオン注入法により砒素などの不純物を導入する。このようにすれば、表面領域０１０Ｓだけに所望の不純物を導入することができる。この後、高速熱処理によりチャネルの結晶化および導入不純物の活性化を実施し、埋め込み絶縁膜を除去する。
【００９２】
次に、図９と同様に抵抗変化材料層０１１を成膜した後、チャネル層０１０と抵抗変化材料層０１１をストライプ状に加工する。本実施形態２では、溝構造００８の延伸方向に沿って溝構造００８底面のゲート絶縁層００９とチャネル層０１０を残す必要がある。エッチング工程の時間制御や、エッチング途中に溝構造００８底部に保護絶縁膜を充填して再度エッチングするなどの手法により、溝構造００８底部のゲート絶縁層００９とチャネル層０１０を保護する。溝構造００８底部の抵抗変化材料層０１１は除去することが望ましいが、トランジスタ０２８のチャネルコンダクタンスに影響を与えない範囲であれば、敢えて除去する必要は無い。
【００９３】
次に、図１０と同様に、絶縁層０２１で溝構造００８を埋め、平坦化する。
次に、図１１と同様に、絶縁層０２１をエッチバックすることにより、抵抗変化材料層０１１の最上表面の高さが、Ｎ層目のゲート間絶縁層００５Ｎの最上層００５ＮＵの標高よりも低く、Ｎ層目のゲート間絶縁層００５Ｎの最下層００５ＮＤの標高よりも高くなるように加工する。
【００９４】
次に、図１２と同様に絶縁層０２２を成膜し、図１１Ａのエッチバック時にできた溝０２３を埋め戻す。さらにエッチバックにより、チャネル層０１０の表面領域０１０Ｓが露出するように加工する。
【００９５】
図２３Ａは、第１選択線００２を形成する工程を示す側断面図である。本工程では、積層体００７の上方に金属層もしくは多結晶シリコン層を形成し、リソグラフィとエッチングで第１選択線００２を形成する。このとき第１選択線００２は、溝構造００８およびゲート電極０２６と交差する方向に延伸するように形成する。図２３Ｂは、図２３Ａの上面図である。
以上、本実施形態２に係る半導体記憶装置のメモリセル部分を形成する工程について説明した。
【００９６】
＜実施の形態２：まとめ＞
以上のように、本実施形態２に係る半導体記憶装置は、実施形態１と同様にチャネル層０１０を１層構造としているので、実施形態１と同様の効果を発揮することができる。また、第２選択線００３に相当する配線を溝構造００８の底部に配置しているので、積層体００７と各配線からなる構造の密度をより高めることができる。
【００９７】
また、本実施形態２に係る半導体記憶装置は、実施形態１に係る半導体記憶装置がＵ字型のチェイン０１３で構成されているのに対し、メモリセル０１７の接続数が１／２となるＩ字型のチェイン０２７で構成されている。これにより、チェイン０２７の配線抵抗を削減し、メモリセル０１７の積層数を実施形態１よりも増やすことができる。
【符号の説明】
【００９８】
００１ 半導体基板
００２ 第１選択線
００３ 第２選択線
００４ 絶縁層
００５ 絶縁層
００５Ｎ Ｎ層目の絶縁膜層
００５Ｎ＋１ Ｎ＋１層目の絶縁膜層
００５ＮＵ Ｎ層目の絶縁膜層の最上層
００５ＮＤ Ｎ層目の絶縁膜層の最下層
００６ 半導体層
００７ 積層体
００８ 溝構造
００９ ゲート絶縁層
０１０ チャネル層
０１０Ｓ チャネル層の表面領域
０１０Ｂ チャネル層の溝底領域
０１１ 抵抗変化材料層
０１２ コンタクト
０１３ Ｕ字型チェイン
０１４ チェイン選択トランジスタ
０１５ チェイン選択トランジスタ
０１６ セル選択トランジスタ
０１７ メモリセル
０１８ 選択ゲート配線
０１９ チャネル層０１０を残す領域
０２０ チャネル層０１０を除去する領域
０２１ 絶縁層
０２２ 絶縁層
０２３ 溝
０２４ 絶縁層
０２５ コンタクトホール
０２６ ゲート電極
０２７ Ｉ字型チェイン
０２８ トランジスタ
０２９ 絶縁層
【特許請求の範囲】
【請求項１】
半導体素子を形成する基板と、
前記基板の上方に設けられた絶縁層と、
前記絶縁層の上方に設けられた第１および第２選択線と、
前記第１および第２選択線と前記絶縁層との間に設けられ、半導体層と絶縁体層が積層された構造を有する第１および第２積層体と、
前記第１および第２積層体の側面と、前記絶縁層の上面のうち前記第１積層体と前記第２積層体の間隙部分とに沿って設けられるゲート絶縁層と、
前記ゲート絶縁層の表面に沿って設けられるチャネル層と、
前記チャネル層の表面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記チャネル層は、
前記第１積層体の上端部分で前記第１選択線に電気的に接続されており、
前記第２積層体の上端部分で前記第２選択線に電気的に接続されている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記絶縁層の上方に前記第１積層体と前記第２積層体を交互に配置し、
前記第１選択線は、前記第２選択線の上方に前記第２選択線と交差する方向で配置されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記抵抗変化材料層は、
前記第１および第２積層体の側面のうち、前記第１および第２積層体の最上段から数えて２段目の底面よりも下方に設けられている
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記第１積層体の側面に設けられている前記抵抗変化材料層と、前記第２積層体の側面に設けられている前記抵抗変化材料層との間に、第２絶縁層を設けた
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１において、前記チャネル層は単層である
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記半導体層と前記チャネル層は多結晶シリコン層で形成されている
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
前記絶縁体層と前記ゲート絶縁層はシリコン酸化膜で形成されている
ことを特徴とする半導体記憶装置。
【請求項９】
半導体素子を形成する基板と、
前記基板の上方に設けられた第１選択線と、
前記第１選択線と前記基板との間に設けられ、半導体層と絶縁体層が積層された構造を有する第１および第２積層体と、
前記第１および第２積層体の下方のうち前記第１積層体と前記第２積層体の間隙部分に設けられる第２選択線と、
前記第１および第２積層体の側面と、前記第２選択線の上面のうち前記第１積層体と前記第２積層体の間隙部分とに沿って設けられるゲート絶縁層と、
前記ゲート絶縁層の表面に沿って設けられるチャネル層と、
前記チャネル層の表面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、
を備えたことを特徴とする半導体記憶装置。
【請求項１０】
請求項９において、
前記第２選択線は、前記ゲート絶縁層、前記チャネル層、および前記第２選択線を用いて構成されるトランジスタのゲート電極として構成されている
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項９において、
前記チャネル層は、
前記第１積層体の上端部分で前記第１選択線に電気的に接続されている
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、
前記基板の上方に前記第１積層体と前記第２積層体を交互に配置し、
前記第１選択線は、前記第２選択線と交差する方向で配置されている
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項９において、
前記抵抗変化材料層は、
前記第１および第２積層体の側面のうち、前記第１および第２積層体の最上段から数えて２段目の底面よりも下方に設けられている
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項９において、
前記第１積層体の側面に設けられている前記抵抗変化材料層と、前記第２積層体の側面に設けられている前記抵抗変化材料層との間に、第２絶縁層を設けた
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項９において、前記チャネル層は単層である
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項９において、
前記半導体層、前記チャネル層、および前記第２選択線は多結晶シリコン層で形成されている
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項９において、
前記絶縁体層と前記ゲート絶縁層はシリコン酸化膜で形成されている
ことを特徴とする半導体記憶装置。
【請求項１】
半導体素子を形成する基板と、
前記基板の上方に設けられた絶縁層と、
前記絶縁層の上方に設けられた第１および第２選択線と、
前記第１および第２選択線と前記絶縁層との間に設けられ、半導体層と絶縁体層が積層された構造を有する第１および第２積層体と、
前記第１および第２積層体の側面と、前記絶縁層の上面のうち前記第１積層体と前記第２積層体の間隙部分とに沿って設けられるゲート絶縁層と、
前記ゲート絶縁層の表面に沿って設けられるチャネル層と、
前記チャネル層の表面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記チャネル層は、
前記第１積層体の上端部分で前記第１選択線に電気的に接続されており、
前記第２積層体の上端部分で前記第２選択線に電気的に接続されている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２において、
前記絶縁層の上方に前記第１積層体と前記第２積層体を交互に配置し、
前記第１選択線は、前記第２選択線の上方に前記第２選択線と交差する方向で配置されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１において、
前記抵抗変化材料層は、
前記第１および第２積層体の側面のうち、前記第１および第２積層体の最上段から数えて２段目の底面よりも下方に設けられている
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１において、
前記第１積層体の側面に設けられている前記抵抗変化材料層と、前記第２積層体の側面に設けられている前記抵抗変化材料層との間に、第２絶縁層を設けた
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１において、前記チャネル層は単層である
ことを特徴とする半導体記憶装置。
【請求項７】
請求項１において、
前記半導体層と前記チャネル層は多結晶シリコン層で形成されている
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
前記絶縁体層と前記ゲート絶縁層はシリコン酸化膜で形成されている
ことを特徴とする半導体記憶装置。
【請求項９】
半導体素子を形成する基板と、
前記基板の上方に設けられた第１選択線と、
前記第１選択線と前記基板との間に設けられ、半導体層と絶縁体層が積層された構造を有する第１および第２積層体と、
前記第１および第２積層体の下方のうち前記第１積層体と前記第２積層体の間隙部分に設けられる第２選択線と、
前記第１および第２積層体の側面と、前記第２選択線の上面のうち前記第１積層体と前記第２積層体の間隙部分とに沿って設けられるゲート絶縁層と、
前記ゲート絶縁層の表面に沿って設けられるチャネル層と、
前記チャネル層の表面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、
を備えたことを特徴とする半導体記憶装置。
【請求項１０】
請求項９において、
前記第２選択線は、前記ゲート絶縁層、前記チャネル層、および前記第２選択線を用いて構成されるトランジスタのゲート電極として構成されている
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項９において、
前記チャネル層は、
前記第１積層体の上端部分で前記第１選択線に電気的に接続されている
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、
前記基板の上方に前記第１積層体と前記第２積層体を交互に配置し、
前記第１選択線は、前記第２選択線と交差する方向で配置されている
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項９において、
前記抵抗変化材料層は、
前記第１および第２積層体の側面のうち、前記第１および第２積層体の最上段から数えて２段目の底面よりも下方に設けられている
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項９において、
前記第１積層体の側面に設けられている前記抵抗変化材料層と、前記第２積層体の側面に設けられている前記抵抗変化材料層との間に、第２絶縁層を設けた
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項９において、前記チャネル層は単層である
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項９において、
前記半導体層、前記チャネル層、および前記第２選択線は多結晶シリコン層で形成されている
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項９において、
前記絶縁体層と前記ゲート絶縁層はシリコン酸化膜で形成されている
ことを特徴とする半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２３Ａ】
【図２３Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０Ａ】
【図１０Ｂ】
【図１０Ｃ】
【図１１Ａ】
【図１１Ｂ】
【図１２Ａ】
【図１２Ｂ】
【図１３Ａ】
【図１３Ｂ】
【図１４Ａ】
【図１４Ｂ】
【図１５Ａ】
【図１５Ｂ】
【図１６Ａ】
【図１６Ｂ】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２Ａ】
【図２２Ｂ】
【図２３Ａ】
【図２３Ｂ】
【公開番号】特開２０１２−２４８６４４（Ｐ２０１２−２４８６４４Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１１８５９６（Ｐ２０１１−１１８５９６）
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月２７日（２０１１．５．２７）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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