半導体試験装置及びその調整方法
【課題】高精度のタイミング調整が可能であり、且つ短時間でタイミング調整を行うことができる半導体試験装置及びその調整方法を提供する。
【解決手段】半導体試験装置１は、半導体試験装置本体２、複数の交換可能な調整用治具３ａ、及び切替装置４を備える。上記の半導体試験装置本体２は、被試験デバイスの信号入力ピンに与える信号を出力する複数のドライバピンブロック１１ａ〜１１ｎと、被試験デバイスの信号入出力ピンに与える信号を出力するとともに信号入出力ピンから出力される信号を測定する複数のＩＯピンブロック１２ａ〜１２ｎとを備える。上記の調整用治具３ａは、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎ並びにＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎ及び及び信号入力端子４５ａ〜４５ｎを所定の接続状態にする。
【解決手段】半導体試験装置１は、半導体試験装置本体２、複数の交換可能な調整用治具３ａ、及び切替装置４を備える。上記の半導体試験装置本体２は、被試験デバイスの信号入力ピンに与える信号を出力する複数のドライバピンブロック１１ａ〜１１ｎと、被試験デバイスの信号入出力ピンに与える信号を出力するとともに信号入出力ピンから出力される信号を測定する複数のＩＯピンブロック１２ａ〜１２ｎとを備える。上記の調整用治具３ａは、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎ並びにＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎ及び及び信号入力端子４５ａ〜４５ｎを所定の接続状態にする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスの試験を行う半導体試験装置及びその調整方法に関する。
【背景技術】
【０００２】
一般的に、スキュー（skew）とは複数の伝送系において同一の信号を伝送する際に、その信号間に生ずる位相又は時間的な振幅の期待値からのずれをいう。半導体試験装置においては、上記スキューとして、被試験デバイスの試験に用いる信号がドライバを通過する際にドライバを形成する素子の特性誤差及び回路誤差により生ずるドライバスキュー、及び、被試験デバイスから出力された信号がコンパレータを通過する際に生じるコンパレータスキュー等がある。スキューが生じていると被試験デバイスの試験が正常に行われないことがあるため、半導体試験装置においては、定期又は不定期にスキュー調整が行われる。
【０００３】
図９は、従来の半導体試験装置の要部構成を示す図である。尚、図９においては、半導体試験装置１００の被試験デバイス（図示省略）とのインターフェイス部に、スキューを調整するための調整用治具２００及び切替装置３００が配置されている状態を図示している。図９に示す通り、従来の半導体試験装置１００は、複数のドライバピンブロック１０１ａ〜１０１ｍ、複数のＩＯ（Input/Output）ピンブロック１０２ａ〜１０２ｎ、調整用ピンブロック１０３、基準ドライバ信号発生部１０４、及び制御装置１０５を備えている。
【０００４】
ドライバピンブロック１０１ａ〜１０１ｍは、被試験デバイスの信号入力ピンに与える信号を生成して信号出力端子１１４ａ〜１１４ｍからそれぞれ出力するものである。尚、被試験デバイスがメモリである場合には、上記の信号入力ピンは例えばアドレスピンに相当する。ドライバピンブロック１０１ａ〜１０１ｍは、ドライバ信号発生回路１１１、可変遅延回路１１２、及び駆動回路（ドライバ）１１３を備える。尚、図９においては、図示の都合上、ドライバピンブロック１０１ａの内部構成のみを図示しているが、他のドライバピンブロック１０１ｂ〜１０１ｍの内部構成も同様である。
【０００５】
ドライバ信号発生回路１１１は、パターン発生部（図示省略）から出力される試験パターンを用いてドライバ信号Ａ１０ａを生成する。可変遅延回路１１２は、制御装置１０５から出力される可変遅延量データＤ１０ａに応じた時間だけドライバ信号Ａ１０ａを遅延させる。駆動回路１１３は、可変遅延回路１１２からのドライバ信号を信号出力端子に出力する。尚、ドライバピンブロック１０１ｂ〜１０１ｍには、制御装置１０５から出力される可変遅延量データＤ１０ｂ〜Ｄ１０ｍがそれぞれ入力される。
【０００６】
ＩＯピンブロック１０２ａ〜１０２ｎは、被試験デバイスの信号入出力ピンに与える信号を生成して信号出力端子１２４ａ〜１２４ｎからそれぞれ出力するとともに、被試験デバイスの信号入出力ピンから出力されて信号入力端子１２５ａ〜１２５ｎから入力される信号をそれぞれ測定するものである。尚、被試験デバイスがメモリである場合には、上記の信号入出力ピンは例えばデータピンに相当する。ＩＯピンブロック１０２ａ〜１０２ｎは、ドライバ信号発生回路１２１、可変遅延回路１２２、駆動回路（ドライバ）１２３、電圧比較回路（コンパレータ）１２６、論理比較器１２７、タイミング発生回路１２８、可変遅延回路１２９、及び抵抗１３０を備える。尚、図９においては、図示の都合上、ＩＯピンブロック１０２ａの内部構成のみを図示しているが、他のＩＯピンブロック１０２ｂ〜１０２ｎの内部構成も同様である。
【０００７】
ドライバ信号発生回路１２１、可変遅延回路１２２、及び駆動回路１２３は、ドライバピンブロック１０１ａ〜１０１ｍに設けられたドライバ信号発生回路１１１、可変遅延回路１１２、及び駆動回路１１３とそれぞれ同様のものである。尚、ドライバ信号発生回路１２１から出力されるドライバ信号Ａ２０ａの可変遅延回路１２２における遅延量は、制御装置１０５から出力される可変遅延量データＤ２０ａに基づいて設定される。
【０００８】
電圧比較回路１２６は、信号入力端子から入力される信号を所定の電圧と比較する。論理比較器１２７は、可変遅延回路１２９から出力される判定ストロボ信号Ｂ２１ａのタイミングで、電圧比較回路１２６から出力される信号の電圧と所定の判定電圧値とを比較し、その結果（パス又はフェイル）を示す信号を判定信号Ｆ２０ａとして制御装置１０５に出力する。タイミング発生回路１２８は、被試験デバイスから出力される信号のパス／フェイルを判定するタイミングを規定する判定ストロボパルスＢ２０ａを生成する。可変遅延回路１２９は、制御装置１０５から出力される可変遅延量データＤ２１ａに応じた時間だけ判定ストロボパルスＢ２０ａを遅延させて判定ストロボ信号Ｂ２１ａとして出力する。抵抗１３０は、信号入力端子を終端するものであり、一端が信号入力端子（電圧比較回路１２６の入力端）に接続され、他端が所定の終端電圧が供給される電圧供給線に接続されている。
【０００９】
尚、ＩＯピンブロック１０２ｂ〜１０２ｎには、制御装置１０５から出力される可変遅延量データＤ２０ｂ〜Ｄ２０ｎがそれぞれ入力されるとともに、可変遅延量データＤ２１ｂ〜Ｄ２１ｎがそれぞれ入力される。また、ＩＯピンブロック１０２ｂ〜１０２ｎの各々から出力される判定信号Ｆ２０ｂ〜Ｆ２０ｎは、制御装置１０５に入力される。
【００１０】
調整用ピンブロック１０３は、ドライバピンブロック１０１ａ〜１０１ｍ及びＩＯピンブロック１０２ａ〜１０２ｎで生ずるスキュー（ドライバスキュー及びコンパレータスキュー）を調整するために、信号入力端子１３５から入力される信号を測定するものである。この調整用ピンブロック１０３は、電圧比較回路１３１、論理比較器１３２、タイミング発生回路１３３、可変遅延回路１３４、及び抵抗１３６を備える。調整用ピンブロック１０３に設けられるこれらの構成は、ＩＯピンブロック１０２ａ〜１０２ｎに設けられる電圧比較回路１２６、論理比較器１２７、タイミング発生回路１２８、可変遅延回路１２９、及び抵抗１３０とそれぞれ同様のものである。尚、タイミング発生回路１３３から出力される判定ストロボパルスＢ３０の可変遅延回路１３４における遅延量は、制御装置１０５から出力される可変遅延量データＤ３０に基づいて設定される。また、論理比較器１３２における比較の結果を示す信号は、判定信号Ｆ３０として制御装置１０５に出力される。
【００１１】
基準ドライバ信号発生部１０４は、基準ドライバ信号発生回路１４１、駆動回路１４２、及び抵抗１４３を備えており、ドライバピンブロック１０１ａ〜１０１ｍ及びＩＯピンブロック１０２ａ〜１０２ｎで生ずるスキュー（ドライバスキュー及びコンパレータスキュー）を調整するときに用いる基準ドライバ信号Ａ３０を生成する。駆動回路１４２の出力端は端子１４４に接続されている。また、抵抗１４３は、一端が端子１４５に接続され、他端が所定の終端電圧が供給される電圧供給線に接続されている。
【００１２】
制御装置１０５は、半導体試験装置１００の動作を統括的に制御する。具体的には、可変遅延量データＤ１０ａ〜Ｄ１０ｎを調整してドライバピンブロック１０１ａ〜１０１ｍの各々から出力されるドライバ信号のタイミングを制御するとともに、可変遅延量データＤ２０ａ〜Ｄ２０ｎを調整してＩＯピンブロック１０２ａ〜１０２ｎの各々から出力されるドライバ信号のタイミングを制御する。また、可変遅延量データＤ２１ａ〜Ｄ２１ｎを調整して、ＩＯピンブロック１０２ａ〜１０２ｎの各々におけるパス／フェイルの判定タイミングを制御するとともに、可変遅延量データＤ３０を調整して、調整用ピンブロック１０３におけるパス／フェイルの判定タイミングを制御する。
【００１３】
尚、制御装置１０５は、ＩＯピンブロック１０２ａ〜１０２ｎの各々から出力される判定信号Ｆ２０ａ〜Ｆ２０ｎ又は調整用ピンブロック１０３から出力される判定信号Ｆ３０の値に応じて、ドライバピンブロック１０１ａ〜１０１ｍに対する可変遅延量データＤ１０ａ〜Ｄ１０ｍ、ＩＯピンブロック１０２ａ〜１０２ｎに対する可変遅延量データＤ２０ａ〜Ｄ２０ｎ，Ｄ２１ａ〜Ｄ２１ｎ、又は調整用ピンブロック１０３に対する可変遅延量データＤ３０を調整することもある。また、制御装置１０５は、切替装置３００の制御も行う。
【００１４】
調整用治具２００は、半導体試験装置１００のインターフェイス部に対して着脱自在に設けられる。この調整用治具２００は、半導体試験装置１００のインターフェイス部に取り付けられた場合には、ドライバピンブロック１０１ａ〜１０１ｍの信号出力端子１１４ａ〜１１４ｍ、ＩＯピンブロック１０２ａ〜１０２ｎの信号出力端子１２４ａ〜１２４ｎ及び信号入力端子１２５ａ〜１２５ｎ、調整用ピンブロック１０３の信号入力端子１３５、並びに基準ドライバ信号発生部１０４の信号出力端子１４４及び信号入力端子１４５を所定の接続状態にする。
【００１５】
具体的には、ドライバピンブロック１０１ａの信号出力端子１１４ａが調整用治具２００に設けられた接触用金座２０１ａに一対一で接続される状態にする。ドライバピンブロック１０１ｂ〜１０１ｍについても同様に、信号出力端子１１４ｂ〜１１４ｍが調整用治具２００に設けられた接触用金座２０１ｂ〜２０１ｍに一対一で接続される状態にする。また、ＩＯピンブロック１０２ａの信号出力端子１２４ａ及び信号入力端子１２５ａが共に調整用治具２００に設けられた接触用金座２０２ａに接続される状態にする。ＩＯピンブロック１０２ｂ〜１０２ｎについても同様に、信号出力端子１２４ｂ〜１２４ｎ及び信号出力端子１２５ｂ〜１２５ｎが共に調整用治具２００に設けられた接触用金座２０２ｂ〜２０２ｎにそれぞれ接続される状態にする。また、調整用治具２００は、切替装置３００の信号出力端３０２と調整用ピンブロック１０３の信号入力端子１３５とが接続される状態にする。更に、基準ドライバ信号発生部１０４の信号出力端子１４４及び信号入力端子１４５が共に調整用治具２００に設けられた接触用金座２０３に接続される状態にする。
【００１６】
切替装置３００は、移動可能に構成された接触端子３０１と、接触端子３０１に電気的に接続された信号出力端３０２とを備えており、信号出力端３０２と電気的に接続される接触用金座を切り替えるものである。つまり、接触端子３０１を接触用金座２０１ａ〜２０１ｍ，２０２ａ〜２０２ｎ，２０３の何れに接触させるかによって、信号出力端３０２と電気的に接続される接触用金座が切り替わる。接触端子３０１を接触用金座２０１ａ〜２０１ｍ，２０２ａ〜２０２ｎ，２０３の何れに接触させるかは、半導体試験装置１００の制御装置１０５によって制御される。尚、ここでは、移動可能な１つの接触端子３０１を備える場合を例に挙げて説明するが、切替装置３００は接触用金座２０１ａ〜２０１ｍ，２０２ａ〜２０２ｎ，２０３の各々に接触する複数の接触端子を設け、リレー等によって信号出力端３０２と電気的に接続される接触端子を切り替える構成のものであっても良い。
【００１７】
次に、従来の半導体試験装置の調整方法について説明する。図１０は、従来の半導体試験装置の調整方法を示すフローチャートである。処理が開始されると、まず制御装置１０５は、予めユーザによって作成された調整手順を示す調整手順データを読み込む（ステップＳ１０１）。次に、制御装置１０５は、読み込んだ調整手順データに従って、基準ドライバ信号発生部１０４から出力される基準ドライバ信号Ａ３０を用いて、調整用ピンブロック１０３における判定ストロボ信号Ｂ３１のタイミング調整を行う（ステップＳ１０２）。
【００１８】
具体的には、制御装置１０５が切替装置３００を制御して、接触端子３０１を調整用治具２００の接触用金座２０３に接触させる。これにより、基準ドライバ信号発生部１０４の基準ドライバ信号発生回路１４１から出力された基準ドライバ信号Ａ３０は、駆動回路１４２、信号出力端子１４４、及び接触用金座２０３を順に介して切替装置３００に入力される。尚、調整用治具２００により、駆動回路１４２の出力端（信号出力端子１４４）は抵抗１４３で終端される。切替装置３００に入力された基準ドライバ信号Ａ３０は、信号出力端３０２から出力されて調整用ピンブロック１０３に入力される。尚、調整用ピンブロック１０３の信号入力端子１３５は抵抗１３６によって終端されている。
【００１９】
基準ドライバ信号Ａ３０が調整用ピンブロック１０３に入力されると、電圧比較回路１３１で所定の電圧と比較され、その比較結果を示す信号が電圧比較回路１３１から論理比較器１３２に入力される。論理比較器１３２は、入力される判定ストロボ信号Ｂ３１のタイミングで、電圧比較回路１３１からの信号の電圧と所定の判定電圧値とを比較し、その結果（パス又はフェイル）を示す信号を判定信号Ｆ３０として制御装置１０５に出力する。制御装置１０５は、入力される判定信号Ｆ３０を参照しつつ可変遅延量データＤ３０を調整して可変遅延回路１３４における遅延量を制御し、判定信号Ｆ３０がフェイル（Ｈ（ハイ））からパス（Ｌ（ロー））に変化するときの可変遅延量データＤ３０の値を求める。以上の処理によって、判定ストロボ信号Ｂ３１のタイミング調整が行われる。
【００２０】
次に、制御装置１０５は、調整手順データで規定された調整手順を全て実行して調整が終了したか否かを判断する（ステップＳ１０３）。調整が終了していないと判断した場合（判断結果が「ＮＯ」の場合）には、制御装置１０５は、切替装置３００を制御して調整対象のピンブロックが接続された接触用金座に接触端子３０１を接触させる（ステップＳ１０４）。例えば、調整対象のピンブロックがドライバピンブロック１０１ａであるとすると、制御装置１０５は、切替装置３００を制御して接触端子３０１を調整用治具２００に設けられた接触用金座２０１ａに接触させる。
【００２１】
次いで、制御装置１０５は、ステップＳ１０２でタイミング調整を行った調整用ピンブロックを用いて、調整対象のピンブロックの調整を行う（ステップＳ１０５）。ここで、ドライバピンブロック１０１ａが調整対象であるとすると、ドライバピンブロック１０１ａの信号出力端子１１４ａから出力されたドライバ信号が、接触用金座２０１ａを介して切替装置３００に入力される。尚、駆動回路１１３の出力端（信号出力端子１１４ａ）は終端されておらず開放端となっている。
【００２２】
切替装置３００に入力されたドライバ信号は、信号出力端３０２から出力されて調整用ピンブロック１０３に入力される。このドライバ信号は、調整用ピンブロック１０３の電圧比較回路１３１を介して論理比較器１３２に入力され、タイミング調整が行われた判定ストロボ信号Ｂ３１のタイミングで所定の判定電圧値との比較が行われ、その結果（パス又はフェイル）を示す信号が判定信号Ｆ３０として制御装置１０５に出力される。制御装置１０５は、入力される判定信号Ｆ３０を参照しつつドライバピンブロック１０１ａに与える可変遅延量データＤ１０ａを調整してドライバピンブロック１０１ａから出力されるドライバ信号のタイミングを制御し、調整用ピンブロック１０３から出力される判定信号Ｆ３０が変化したときにドライバピンブロック１０１ａに与えている可変遅延量データＤ１０ａの値を求める。以上の処理によって、ドライバピンブロック１０１ａのタイミング調整が行われる。
【００２３】
次に、制御装置１０５は、調整対象のピンブロックを変更する。例えば、ドライバピンブロック１０１ｂを調整対象とする。そして、調整手順データで規定された調整手順を全て実行して調整が終了したか否かを判断し（ステップＳ１０３）、調整が終了していないと判断した場合（判断結果が「ＮＯ」の場合）には、上記と同じ手順でドライバピンブロック１０１ｂの調整を行う。尚、ここでは、ドライバピンブロックの調整について説明するが、ＩＯピンブロック１０２ａ〜１０２ｎから出力されるドライバ信号のタイミング調整も同様の手順で行われる。
【００２４】
調整手順データで規定される調整対象の全てについて、以上説明した調整が行われると、ステップＳ１０３の判断結果が「ＹＥＳ」となって一連の処理が終了する。尚、従来の半導体試験装置及びその調整方法の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００３−３１５４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
ところで、図９に示す通り、半導体試験装置１００に設けられたドライバピンブロック１０１ａ〜１０１ｍの出力端（信号出力端子１１４ａ〜１１４ｍ）は終端されておらず開放端となっている。これに対し、ＩＯピンブロック１０２ａ〜１０２ｎの出力端（信号出力端子１２４ａ〜１２４ｎ）は、調整用治具２００によって信号入力端子１２５ａ〜１２５ｎとそれぞれ接続されて抵抗１３０によって終端されている。従来は、図１０を用いて説明した通り、ドライバピンブロック１０１ａ〜１０１ｍから出力されるドライバ信号のタイミングを調整する場合、及びＩＯピンブロック１０２ａ〜１０２ｎから出力されるドライバ信号のタイミングを調整する場合の何れの場合であっても調整用ピンブロック１０３を用いて行っていた。
【００２６】
ここで、調整用ピンブロック１０３の信号入力端子１３５は抵抗１３６により終端されているが、この抵抗１３６と切替装置３００の線路上に存在する浮遊容量とによってフィルタ回路が形成されてしまう。このため、ドライバピンブロック１０１ａ〜１０１ｍのタイミング調整は、実際の使用時の状態（出力端が開放端となっている状態）とは異なる状態で行われるため、タイミング調整を行ったとしても実際の使用時のタイミングは１００ｐｓｅｃ程度ずれてしまうという問題があった。
【００２７】
また、従来は、１つの調整用ピンブロック１０３を用いて、ドライバピンブロック１０１ａ〜１０１ｍ及びＩＯピンブロック１０２ａ〜１０２ｎのタイミング調整を順次行っている。ここで、ドライバピンブロック１０１ａ〜１０１ｍ及びＩＯピンブロック１０２ａ〜１０２ｎは、それぞれ十数個〜数十個程度設けられているため、調整に長時間（例えば、数時間程度）を要し、試験に要するコストを上昇させる一因となっている。
【００２８】
本発明は上記事情に鑑みてなされたものであり、高精度のタイミング調整が可能であり、且つ短時間でタイミング調整を行うことができる半導体試験装置及びその調整方法を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上記課題を解決するために、本発明の半導体試験装置は、被試験デバイスの信号入力ピンに与える信号を出力する複数の第１ピンブロック（１１ａ〜１１ｎ）と、前記被試験デバイスの信号入出力ピンに与える信号を出力するとともに当該信号入出力ピンから出力される信号を測定する複数の第２ピンブロック（１２ａ〜１２ｎ）とを備える半導体試験装置（１）において、前記第１ピンブロックの信号出力端子（３４ａ〜３４ｎ）並びに前記第２ピンブロックの信号入力端子（４５ａ〜４５ｎ）及び信号出力端子（４４ａ〜４４ｎ）を所定の接続状態にする交換可能な複数の調整用治具（３ａ〜３ｃ）を備えることを特徴としている。
この発明によると、第１ピンブロックの信号出力端子並びに第２ピンブロックの信号入力端子及び信号出力端子を所定の接続状態にする複数の調整用治具を交換しつつ、第１ピンブロックの信号出力タイミング並びに第２ピンブロックの信号出力タイミング及び信号測定タイミングがそれぞれ並行して調整される。
また、本発明の半導体試験装置は、前記複数の調整用治具が、前記第１ピンブロックの信号出力端子の全てが互いに接続されるとともに、前記第２ピンブロックの信号入力端子及び信号出力端子の全てが互いに接続された接続状態にする第１調整用治具（３ａ）と、前記第２ピンブロックの信号入力端子と信号出力端子とが、前記第２ピンブロック毎に接続された接続状態にする第２調整用治具（３ｂ）と、前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とが一対一に接続された接続状態にする第３調整用治具（３ｃ）とを含むことを特徴としている。
また、本発明の半導体試験装置は、前記複数の調整用治具の交換制御を行うとともに、前記第１ピンブロックにおける信号出力タイミング、並びに、前記第２ピンブロックにおける信号出力タイミング及び信号測定タイミングを制御する制御装置（１３）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記第１調整用治具により信号出力端子の全てが互いに接続された第１ピンブロックから出力される信号と、前記第１調整用治具により信号入力端子及び信号出力端子の全てが互いに接続された第２ピンブロックから出力される信号とを測定する測定装置（５）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記制御装置が、前記第１調整用治具により信号入力端子及び信号出力端子の全てが互いに接続された第２ピンブロックから出力される信号を当該第２ピンブロックの各々で測定して得られる信号に基づいて、当該第２ピンブロックの各々における信号測定タイミングを制御することを特徴としている。
また、本発明の半導体試験装置は、前記制御装置が、前記第２調整用治具により信号入力端子と信号出力端子とが前記第２ピンブロック毎に接続されている状態で、前記第２ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、当該第２ピンブロックの各々における信号出力タイミングを制御することを特徴としている。
また、本発明の半導体試験装置は、前記制御装置が、前記第３調整用治具により前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とが一対一に接続されている状態で、前記第１ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、当該第１ピンブロックの各々における信号出力タイミングを制御することを特徴としている。
更に、本発明の半導体試験装置は、前記制御装置が、前記測定装置の測定結果を加味して第１ピンブロックの各々における信号出力タイミングを制御することを特徴としている。
本発明の半導体試験装置の調整方法は、被試験デバイスの信号入力ピンに与える信号を出力する複数の第１ピンブロック（１１ａ〜１１ｎ）と、前記被試験デバイスの信号入出力ピンに与える信号を出力するとともに当該信号入出力ピンから出力される信号を測定する複数の第２ピンブロック（１２ａ〜１２ｎ）とを備える半導体試験装置（１）の調整方法において、前記第１ピンブロックの信号出力端子（３４ａ〜３４ｎ）の全てを互いに接続するとともに、前記第２ピンブロックの信号入力端子（４５ａ〜４５ｎ）及び信号出力端子（４４ａ〜４４ｎ）の全てを互いに接続する第１調整用治具（３ａ）を配置する第１ステップ（Ｓ１２）と、信号出力端子の全てが互いに接続された前記第１ピンブロックから出力される信号と、信号入力端子及び信号出力端子の全てが互いに接続された前記第２ピンブロックから出力される信号とを測定する第２ステップ（Ｓ１３）と、信号入力端子及び信号出力端子の全てが互いに接続された前記第２ピンブロックから出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第２ピンブロックの各々における信号測定タイミングを調整する第３ステップ（Ｓ１４）と、前記第２ピンブロックの信号入力端子と信号出力端子とを、前記第２ピンブロック毎に接続する第２調整用治具（３ｂ）を配置する第４ステップ（Ｓ１５）と、前記第２ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第２ピンブロックの各々における信号出力タイミングを調整する第５ステップ（Ｓ１６）と、前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とを一対一に接続する第３調整用治具（３ｃ）を配置する第６ステップ（Ｓ１７）と、前記第１ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第１ピンブロックの各々における信号出力タイミングを、前記第２ステップで得られた測定結果を加味しつつ調整する第７ステップ（Ｓ１８）とを含むことを特徴としている。
【発明の効果】
【００３０】
本発明によれば、第１ピンブロックの信号出力端子と、第２ピンブロックの信号出力端子及び信号入力端子とを所定の接続関係にする調整治具を交換しつつ、第２ピンブロックの信号測定タイミング、第２ピンブロックの信号出力タイミング、及び第１ピンブロックの信号出力タイミングをそれぞれ並行して調整しているため、半導体試験装置のタイミング調整を短時間で行うことができるという効果がある。
また、信号出力端子の全てが互いに接続された前記第１ピンブロックから出力される信号と、信号入力端子及び信号出力端子の全てが互いに接続された前記第２ピンブロックから出力される信号とを測定し、この測定結果を加味しつつ第１ピンブロックの各々における信号出力タイミングを調整しているため、高精度のタイミング調整を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の一実施形態による半導体試験装置及びその調整方法について詳細に説明する。図１〜図３は、本発明の一実施形態による半導体試験装置の要部構成を示す図である。図１〜図３に示す通り、本実施形態の半導体試験装置１は、半導体試験装置本体２、調整用治具３ａ〜３ｃ、切替装置４、及びオシロスコープ５（測定装置）を備える。尚、図１においては半導体試験装置本体２の被試験デバイス（図示省略）とのインターフェイス部に、調整用治具３ａ（第１調整用治具）、切替装置４、及びオシロスコープ５が配置されており、図２においては同インターフェイス部に調整用治具３ｂ（第２調整用治具）が配置されており、図３においては同インターフェイス部に調整用治具３ｃ（第３調整用治具）が配置されている状態を図示している。
【００３２】
図１〜図３に示す通り、本実施形態の半導体試験装置１の半導体試験装置本体２は、複数のドライバピンブロック１１ａ〜１１ｎ、複数のＩＯ（Input/Output）ピンブロック１２ａ〜１２ｎ、及び制御装置１３を備えている。尚、本実施形態では、説明の簡単のために、ドライバピンブロック１１ａ〜１１ｎの数とＩＯピンブロック１２ａ〜１２ｎの数とが同数であるとする。
【００３３】
ドライバピンブロック１１ａ〜１１ｎは、被試験デバイスの信号入力ピンに与える信号を生成して信号出力端子３４ａ〜３４ｎからそれぞれ出力するものである。尚、被試験デバイスがメモリである場合には、上記の信号入力ピンは例えばアドレスピンに相当する。ドライバピンブロック１１ａ〜１１ｎは、ドライバ信号発生回路３１、可変遅延回路３２、及び駆動回路（ドライバ）３３を備える。尚、図１〜図３においては、図示の都合上、ドライバピンブロック１１ａの内部構成のみを図示しているが、他のドライバピンブロック１１ｂ〜１１ｎの内部構成も同様である。
【００３４】
ドライバ信号発生回路３１は、パターン発生部（図示省略）から出力される試験パターンを用いてドライバ信号Ａ１ａを生成する。可変遅延回路３２は、制御装置１３から出力される可変遅延量データＤ１ａに応じた時間だけドライバ信号Ａ１ａを遅延させる。駆動回路３３は、可変遅延回路３２からのドライバ信号を信号出力端子に出力する。尚、ドライバピンブロック１１ｂ〜１１ｎには、制御装置１３から出力される可変遅延量データＤ１ｂ〜Ｄ１ｎがそれぞれ入力される。
【００３５】
ＩＯピンブロック１２ａ〜１２ｎは、被試験デバイスの信号入出力ピンに与える信号を生成して信号出力端子４４ａ〜４４ｎからそれぞれ出力するとともに、被試験デバイスの信号入出力ピンから出力されて信号入力端子４５ａ〜４５ｎから入力される信号をそれぞれ測定するものである。尚、被試験デバイスがメモリである場合には、上記の信号入出力ピンは例えばデータピンに相当する。ＩＯピンブロック１２ａ〜１２ｎは、ドライバ信号発生回路４１、可変遅延回路４２、駆動回路（ドライバ）４３、電圧比較回路（コンパレータ）４６、論理比較器４７、タイミング発生回路４８、可変遅延回路４９、及び抵抗５０を備える。尚、図１〜図３においては、図示の都合上、ＩＯピンブロック１２ａの内部構成のみを図示しているが、他のＩＯピンブロック１２ｂ〜１２ｎの内部構成も同様である。
【００３６】
ドライバ信号発生回路４１、可変遅延回路４２、及び駆動回路４３は、ドライバピンブロック１１ａ〜１１ｎに設けられたドライバ信号発生回路３１、可変遅延回路３２、及び駆動回路３３とそれぞれ同様のものである。尚、ドライバ信号発生回路４１から出力されるドライバ信号Ａ２ａの可変遅延回路４２における遅延量は、制御装置１３から出力される可変遅延量データＤ２ａに基づいて設定される。
【００３７】
電圧比較回路４６は、信号入力端子から入力される信号を所定の電圧と比較する。論理比較器４７は、可変遅延回路４９から出力される判定ストロボ信号Ｂ３ａのタイミングで、電圧比較回路４６から出力される信号の電圧と所定の判定電圧値とを比較し、その結果（パス又はフェイル）を示す信号を判定信号Ｆａとして制御装置１３に出力する。タイミング発生回路４８は、被試験デバイスから出力される信号のパス／フェイルを判定するタイミングを規定する判定ストロボパルスＢ２ａを生成する。可変遅延回路４９は、制御装置１３から出力される可変遅延量データＤ３ａに応じた時間だけ判定ストロボパルスＢ２ａを遅延させて判定ストロボ信号Ｂ３ａとして出力する。抵抗５０は、信号入力端子を終端するものであり、一端が信号入力端子（電圧比較回路４６の入力端）に接続され、他端が所定の終端電圧が供給される電圧供給線に接続されている。
【００３８】
尚、ＩＯピンブロック１２ｂ〜１２ｎには、制御装置１３から出力される可変遅延量データＤ２ｂ〜Ｄ２ｎがそれぞれ入力されるとともに、可変遅延量データＤ３ｂ〜Ｄ３ｎがそれぞれ入力される。また、ＩＯピンブロック１２ｂ〜１２ｎの各々から出力される判定信号Ｆｂ〜Ｆｎは、制御装置１３に入力される。
【００３９】
制御装置１３は、半導体試験装置１の動作を統括的に制御する。具体的には、可変遅延量データＤ１ａ〜Ｄ１ｎを調整してドライバピンブロック１１ａ〜１１ｎの各々から出力されるドライバ信号のタイミング（信号出力タイミング）を制御するとともに、可変遅延量データＤ２ａ〜Ｄ２ｎを調整してＩＯピンブロック１２ａ〜１２ｎの各々から出力されるドライバ信号のタイミング（信号出力タイミング）を制御する。また、可変遅延量データＤ３ａ〜Ｄ３ｎを調整して、ＩＯピンブロック１２ａ〜１２ｎの各々におけるパス／フェイルの判定タイミング（信号測定タイミング）を制御する。尚、制御装置１３は、ＩＯピンブロック１２ａ〜１２ｎの各々から出力される判定信号Ｆａ〜Ｆｎの値に応じて、ドライバピンブロック１１ａ〜１１ｎに対する可変遅延量データＤ１ａ〜Ｄ１ｎ、ＩＯピンブロック１２ａ〜１２ｎに対する可変遅延量データＤ２ａ〜Ｄ２ｎの調整を行う。更に、制御装置１３は、半導体試験装置本体２の被試験デバイスとのインターフェイス部に配置する調整用治具３ａ〜３ｃの交換制御を行い、また切替装置４の制御も行う。
【００４０】
調整用治具３ａ〜３ｃは、半導体試験装置本体２のインターフェイス部に対して交換可能に構成されている。これら調整用治具３ａ〜３ｃの何れかが半導体試験装置本体２のインターフェイス部に取り付けられた場合には、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎ、並びにＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎ及び信号入力端子４５ａ〜４５ｎを所定の接続状態にする。
【００４１】
具体的には、調整用治具３ａは、図１に示す通り、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎ及び調整用治具３ａに設けられた接触用金座５１ａ〜５１ｎの全てが電気的に接続される状態にする。また、ＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎ及び信号入力端子４５ａ〜４５ｎ並びに調整用治具３ａに設けられた接触用金座５２ａ〜５２ｎの全てが電気的に接続される状態にする。
【００４２】
調整用治具３ｂは、図２に示す通り、ドライバピンブロック１１ａの信号出力端子３４ａが調整用治具３ｂに設けられた接触用金座６１ａに一対一で接続される状態にする。ドライバピンブロック１１ｂ〜１１ｎについても同様に、信号出力端子３４ｂ〜３４ｎが調整用治具３ｂに設けられた接触用金座６１ｂ〜６１ｎに一対一で接続される状態にする。また、調整用治具３ｂは、ＩＯピンブロック１２ａの信号出力端子４４ａ及び信号入力端子４５ａが共に調整用治具３ｂに設けられた接触用金座６２ａに接続される状態にする。ＩＯピンブロック１２ｂ〜１２ｎについても同様に、信号出力端子４４ｂ〜４４ｎ及び信号入力端子４５ｂ〜４５ｎが共に調整用治具３ｂに設けられた接触用金座６２ｂ〜６２ｎにそれぞれ接続される状態にする。
【００４３】
調整用治具３ｃは、図３に示す通り、ドライバピンブロック１１ａの信号出力端子３４ａが調整用治具３ｃに設けられた接触用金座７１ａ，７２ａを介してＩＯピンブロック１２ａの信号入力端子４５ａに一対一に接続される状態にする。ドライバピンブロック１１ｂ〜１１ｎ及びＩＯピンブロック１２ｂ〜１２ｎについても同様に、信号出力端子３４ｂ〜３４ｎが調整用治具３ｂに設けられた接触用金座７１ｂ〜７１ｎ及び接触用金座７２ｂ〜７２ｎをそれぞれ介して信号入力端子４５ｂ〜４５ｎに一対一に接続される状態にする。
【００４４】
切替装置４は、移動可能に構成された接触端子４ａと、接触端子４ａに電気的に接続された信号出力端４ｂとを備えており、信号出力端４ｂと電気的に接続される接触用金座を切り替えるものである。つまり、接触端子４ａを接触用金座５１ａ〜５１ｎ，５２ａ〜５２の何れに接触させるかによって、信号出力端４ｂと電気的に接続される接触用金座が切り替わる。但し、図１に示す通り、接触用金座５１ａ〜５１ｎは互いに電気的に接続されており、接触用金座５２ａ〜５２ｎは互いに電気的に接続されている。このため、接触用金座５１ａ〜５１ｎの中で接触端子４ａを接触させる接触用金座を変えても意味はない。接触用金座５２ａ〜５２ｎの中で接触端子４ａを接触させる接触用金座を変える場合も同様である。
【００４５】
尚、ここでは、移動可能な１つの接触端子４ａを備える場合を例に挙げて説明するが、切替装置４は接触用金座５１ａ〜５１ｎと電気的に接触する接触端子と、接触用金座５２ａ〜５２と電気的に接触する接触端子とを設け、リレー等によって信号出力端４ｂと電気的に接続される接触端子を切り替える構成のものであっても良い。また、切替装置４は、接触用金座５１ａ〜５１ｎ，５２ａ〜５２ｎと接触する接触端子４ａ側におけるインピーダンスが極力高インピーダンスであることが望ましい。
【００４６】
オシロスコープ５は、切替装置４の出力端４ｂに接続されており、出力端４ｂから出力される信号を測定する。具体的には、電気的に互いに接続されたドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎから信号が出力されてから、その信号の電圧が所定の電圧になるまでの時間を測定する。同様に、電気的に互いに接続されたＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎから信号が出力されてから、その信号の電圧が所定の電圧になるまでの時間を測定する。
【００４７】
次に、半導体試験装置１の調整方法について説明する。図４は、本発明の一実施形態における半導体試験装置の調整方法を示すフローチャートである。処理が開始されると、まず半導体試験装置本体２に設けられた制御装置１３は、予めユーザによって作成された調整手順データを読み込む（ステップＳ１１）。この調整手順データは、調整対象のピンブロックを特定するデータ、及び調整手順を示すデータを含むデータである。
【００４８】
次いで、制御装置１３は、読み込んだ調整手順データに従って、半導体試験装置本体２の被試験デバイスとのインターフェイス部に調整用治具３ａ及び切替装置４を配置する（ステップＳ１２：第１ステップ）。これにより、図１に示す通り、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎ及び調整用治具３ａに設けられた接触用金座５１ａ〜５１ｎの全てが電気的に接続され、また、ＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎ及び信号入力端子４５ａ〜４５ｎ並びに調整用治具３ａに設けられた接触用金座５２ａ〜５２ｎの全てが電気的に接続された状態になる。
【００４９】
以上の処理が終了すると、オシロスコープ５を用いてドライバピンブロック１１ａ〜１１ｎ及びＩＯピンブロック１２ａ〜１２ｎの信号出力タイミングの測定が行われる（ステップＳ１３：第２ステップ）。具体的には、まず、制御装置１３が、ドライバピンブロック１１ａ〜１１ｎの各々に設けられた可変遅延回路３２、及びＩＯピンブロック１２ａ〜１２ｎの各々に設けられた可変遅延回路４２に対して、同一の値に設定された可変遅延量データＤ１ａ〜Ｄ１ｎ，Ｄ２ａ〜Ｄ２ｎをそれぞれ与える。尚、可変遅延量データＤ１ａ〜Ｄ１ｎ，Ｄ２ａ〜Ｄ２ｎの値は、同一の値であれば、最大値、最小値、及び中間値の何れでも良い。
【００５０】
次に、制御装置１３は、切替装置４を制御して調整用治具３ａに設けられた接触用金座５１ａ〜５１ｎの何れかに接触端子４ａを接触させる。そして、制御装置１３は、ドライバピンブロック１１ａ〜１１ｎの各々から振幅が同一のドライバ信号を同一のタイミングで出力させる。ドライバピンブロック１１ａ〜１１ｎの各々から出力されたドライバ信号は調整用金座３ａによって合成され、この合成されたドライバ信号は、接触端子４ａを介して切替装置４に入力された後に出力端４ｂから出力されてオシロスコープ５に入力され、その遅延時間が測定される。尚、この遅延時間は、オシロスコープに入力されているトリガ信号と出力端４ｂから出力される信号との時間差である。
【００５１】
次いで、制御装置１３は、切替装置４を制御して調整用治具３ａに設けられた接触用金座５２ａ〜５２ｎの何れかに接触端子４ａを接触させる。そして、制御装置１３は、ＩＯピンブロック１２ａ〜１２ｎの各々から振幅が同一のドライバ信号を同一のタイミングで出力させる。ＩＯピンブロック１２ａ〜１２ｎの各々から出力されたドライバ信号は、接触端子４ａを介して切替装置４に入力された後に出力端４ｂから出力されてオシロスコープ５に入力され、その遅延時間が測定される。尚、この遅延時間は、上記と同様に、オシロスコープに入力されているトリガ信号と出力端４ｂから出力される信号との時間差である。
【００５２】
図５は、オシロスコープ５に入力されるドライバ信号の電圧の時間変化の一例を示す図である。図５において、符号Ｒ１を付した曲線はドライバピンブロック１１ａ〜１１ｎの各々から出力されて合成されたドライバ信号の電圧の時間変化を示す観測波形であり、符号Ｒ２を付した曲線はＩＯピンブロック１２ａ〜１２ｎの各々から出力されて合成されたドライバ信号の電圧の時間変化を示す観測波形である。オシロスコープ５は、入力される信号の電圧と予め設定された閾電圧Ｖ０とを比較し、入力される信号の電圧が閾電圧Ｖ０になるまでの時間を測定する。
【００５３】
図５に示す例では、ドライバピンブロック１１ａ〜１１ｎの各々から出力されて合成されたドライバ信号（曲線Ｒ１）の遅延時間はｔｄ１であり、ＩＯピンブロック１２ａ〜１２ｎの各々から出力されて合成されたドライバ信号（曲線Ｒ２）の遅延時間はｔｄ２である。オシロスコープ５で測定された遅延時間は制御装置１３に入力され、制御装置１３は入力された遅延時間の差分（Δｔｄ＝｜ｔｄ１−ｔｄ２｜）を求め、この差分を補正データとして記憶する。尚、詳細は後述するが、この補正データΔｔｄは、ドライバピンブロック１１ａ〜１１ｎの各々の信号出力タイミングを調整する際に用いられる。
【００５４】
オシロスコープ５を用いた測定を終えると、ＩＯピンブロック１２ａ〜１２ｎの各々から出力されて合成されたドライバ信号を用いて、ＩＯピンブロック１２ａ〜１２ｎにおける信号測定タイミングの調整が並行して行われる（ステップＳ１４：第３ステップ）。具体的には、ステップＳ１３と同様に、制御装置１３が、ＩＯピンブロック１２ａ〜１２ｎの各々から振幅が同一のドライバ信号を同一のタイミングで出力させる。ＩＯピンブロック１２ａ〜１２ｎの各々から出力されたドライバ信号は調整用金座３ａによって合成され、この合成された信号は入力端子４５ａ〜４５ｎを介してＩＯピンブロック１２ａ〜１２ｎの各々に入力される。尚、このときは接触用金座５２ａ〜５２ｎの何れにも接触端子４ａが接触していない状態にするのが望ましい。
【００５５】
ドライバ信号がＩＯピンブロック１２ａ〜１２ｎの各々に入力されると、ＩＯピンブロック１２ａ〜１２ｎ内の電圧比較回路４６で所定の電圧とそれぞれ比較され、その比較結果を示す信号が電圧比較回路４６から論理比較器４７に入力される。ＩＯピンブロック１２ａ〜１２ｎの各々の論理比較器４７は、入力される判定ストロボ信号Ｂ３ａ〜Ｂ３ｎの各々のタイミングで、電圧比較回路４６からの信号の電圧と所定の判定電圧値とを比較し、その結果（パス又はフェイル）を示す信号を判定信号Ｆａ〜Ｆｎとして制御装置１３に出力する。制御装置１３は、ＩＯピンブロック１２ａ〜１２ｎの各々から出力される判定信号Ｆａ〜Ｆｎを参照しつつ可変遅延量データＤ３ａ〜Ｄ３ｎをそれぞれ個別に調整してＩＯピンブロック１２ａ〜１２ｎの各々に設けられた可変遅延回路４９における遅延量を個別に制御し、判定信号Ｆａ〜Ｆｎの各々ががフェイル（Ｈ（ハイ））からパス（Ｌ（ロー））に変化するときの可変遅延量データＤ３ａ〜Ｄ３ｎの値を個別に求める。尚、以上の処理が、ＩＯピンブロック１２ａ〜１２ｎの各々で並行して行われる。
【００５６】
図６は、ＩＯピンブロック１２ａ，１２ｎにおける信号測定タイミング調整を説明するための図である。尚、ここではＩＯピンブロック１２ａ，１２ｎを例に挙げて説明するが、他のＩＯピンブロックについても同様の方法で信号測定タイミング調整が行われる。図６において、符号Ｒ１１を付した曲線はＩＯピンブロック１２ａに入力されるドライバ信号の電圧の時間変化を示す観測波形であり、符号Ｒ１２を付した曲線はＩＯピンブロック１２ｎに入力されるドライバ信号の電圧の時間変化を示す観測波形である。また、図６においては、ＩＯピンブロック１２ａで用いられる判定ストロボ信号Ｂ３ａ及びＩＯピンブロック１２ａから出力される判定信号Ｆａをドライバ信号Ｒ１１とともに図示している。同様に、ＩＯピンブロック１２ｎで用いられる判定ストロボ信号Ｂ３ｎ（図１〜図３においては図示省略）及びＩＯピンブロック１２ｎから出力される判定信号Ｆｎをドライバ信号Ｒ１２とともに図示している。
【００５７】
尚、図６においては、ドライバ信号Ｒ１１とともに図示された判定ストロボ信号Ｂ３ａ及び判定信号Ｆａが３組あるが、これは制御装置１３からＩＯピンブロック１２ａに出力される可変遅延量データＤ３ａの値を「０」，「５」，「１０」に設定したときの判定ストロボ信号Ｂ３ａ及び判定信号Ｆａをそれぞれ示している。同様に、ドライバ信号Ｒ１２とともに図示された判定ストロボ信号Ｂ３ｎ及び判定信号Ｆｎが４組あるが、これは制御装置１３からＩＯピンブロック１２ｎに出力される可変遅延量データＤ３ｎの値を「０」，「５」，「１０」，「１８」に設定したときの判定ストロボ信号Ｂ３ｎ及び判定信号Ｆｎをそれぞれ示している。
【００５８】
ここで、最初にＩＯピンブロック１２ａの信号測定タイミング調整について説明する。前述した通り、ＩＯピンブロック１２ａに入力されたドライバ信号Ｒ１１は、電圧比較器４６を介して論理比較器４７に入力され、判定ストロボ信号Ｂ３ａのタイミング（立ち上がりのタイミング）で所定の判定電圧値Ｖ１と比較され、その結果（パス又はフェイル）を示す信号が判定信号Ｆａとして制御装置１３に出力される。図６に示す通り、可変遅延量データＤ３ａの値が「０」又は「５」に設定されている場合には、判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ１１の電圧値は判定電圧値Ｖ１より低いため、判定信号Ｆａはフェイル（Ｈ）となる。一方、可変遅延量データＤ３ａの値が「１０」に設定されている場合には、判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ１１の電圧値は判定電圧値Ｖ１であるため、判定信号Ｆａはパス（Ｌ）となる。制御装置１３は、判定信号Ｆａがフェイル（Ｈ）からパス（Ｌ）に変化したときの可変遅延量データＤ３ａの値（図６に示す例では「１０」）を、ＩＯピンブロック１２ａの信号測定タイミング調整値として求める。
【００５９】
次に、ＩＯピンブロック１２ｎの信号測定タイミング調整について説明する。ＩＯピンブロック１２ｎに入力されたドライバ信号Ｒ１２も判定ストロボ信号Ｂ３ｎのタイミング（立ち上がりのタイミング）で所定の判定電圧値Ｖ２と比較され、その結果（パス又はフェイル）を示す信号が判定信号Ｆｎとして制御装置１３に出力される。図６に示す通り、可変遅延量データＤ３ｎの値が「０」，「５」，又は「１０」に設定されている場合には、判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ１２の電圧値は判定電圧値Ｖ２より低いため、判定信号Ｆｎはフェイル（Ｈ）となる。一方、可変遅延量データＤ３ｎの値が「１８」に設定されている場合には、判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ１２の電圧値は判定電圧値Ｖ２であるため、判定信号Ｆｎはパス（Ｌ）となる。制御装置１３は、判定信号Ｆｎがフェイル（Ｈ）からパス（Ｌ）に変化したときの可変遅延量データＤ３ｎの値（図６に示す例では「１８」）を、ＩＯピンブロック１２ｎの信号測定タイミング調整値として求める。
【００６０】
制御装置１３は、以上の処理をＩＯピンブロック１２ａ〜１２ｎの各々について並行して行い、ＩＯピンブロック１２ａ〜１２ｎの信号測定タイミング調整値をそれぞれ求める。以上の処理が終了すると、制御装置１３は、求めた信号測定タイミング調整値を可変遅延量データＤ３ａ〜Ｄ３ｎとしてＩＯピンブロック１２ａ〜１２ｎの各々に出力して各ＩＯピンブロック１２ａ〜１２ｎに設けられた可変遅延回路４９における遅延量を設定する。これにより、ＩＯピンブロック１２ａ〜１２ｎにおける信号測定タイミング調整が完了する。
【００６１】
以上の処理が終了すると、制御装置１３は、読み込んだ調整手順データに従って、半導体試験装置本体２のインターフェイス部に配置されている調整用治具３ａ及び切替装置４を取り外すとともに、半導体試験装置本体２のインターフェイス部に調整用治具３ｂを配置する（ステップＳ１５：第４ステップ）。これにより、図２に示す通り、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎが調整用治具３ｂに設けられた接触用金座６１ａ〜６１ｎにそれぞれ一対一で接続され、また、ＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎ及び信号入力端子４５ａ〜４５ｎが調整用治具３ｂに設けられた接触用金座６２ａ〜６２ｎにそれぞれ接続された状態になる。
【００６２】
次に、ＩＯピンブロック１２ａ〜１２ｎの各々における信号出力タイミング調整が並行して行われる（ステップＳ１６：第５ステップ）。具体的には、制御装置１３が、ＩＯピンブロック１２ａ〜１２ｎからドライバ信号を出力させる。ＩＯピンブロック１２ａ〜１２ｎから出力されたドライバ信号はＩＯピンブロック１２ａ〜１２ｎにそれぞれ入力される。ここで、ＩＯピンブロック１２ａを例に挙げると、図２に示す通り、調整用治具３ｂによってＩＯピンブロック１２ａの信号出力端４４ａと信号入力端４５ａとが電気的に接続されているため、信号出力端４４ａから出力されたドライバ信号は、信号入力端４５ａから信号測定タイミング調整が完了したＩＯピンブロック１２ａに入力される。
【００６３】
ＩＯピンブロック１２ａに入力されたドライバ信号は、論理比較器４７において所定の判定電圧値と比較され、その結果（パス又はフェイル）を示す信号が判定信号Ｆａとして制御装置１３に出力される。制御装置１３は、ＩＯピンブロック１２ａから出力される判定信号Ｆａを参照しつつＩＯピンブロック１２ａに与える可変遅延量データＤ２ａを調整して可変遅延回路４２における遅延量を制御し、判定信号Ｆａがパス（Ｌ）からフェイル（Ｈ）に変化するときの可変遅延量データＤ２ａの値を求める。以上の処理がＩＯピンブロック１２ａ〜１２ｎについて並行して行われ、ＩＯピンブロック１２ａ〜１２ｎの各々における信号出力タイミング調整が行われる。
【００６４】
図７は、ＩＯピンブロック１２ａ，１２ｎにおける信号出力タイミング調整を説明するための図である。尚、ここではＩＯピンブロック１２ａ，１２ｎを例に挙げて説明するが、他のＩＯピンブロックについても同様の方法で信号出力タイミング調整が行われる。図７において、符号Ｒ２１を付した曲線は信号出力タイミング調整前にＩＯピンブロック１２ａから出力されたドライバ信号（ＩＯピンブロック１２ａに入力されたドライバ信号）の電圧の時間変化を示す観測波形であり、符号Ｒ２２を付した曲線は信号出力タイミング調整後にＩＯピンブロック１２ａから出力されるドライバ信号（ＩＯピンブロック１２ａに入力されるドライバ信号）の電圧の時間変化を示す観測波形である。
【００６５】
また、図７において、符号Ｒ３１を付した曲線は信号出力タイミング調整前にＩＯピンブロック１２ｎから出力されたドライバ信号（ＩＯピンブロック１２ｎに入力されたドライバ信号）の電圧の時間変化を示す観測波形であり、符号Ｒ３２を付した曲線は信号出力タイミング調整後にＩＯピンブロック１２ｎから出力されるドライバ信号（ＩＯピンブロック１２ｎに入力されるドライバ信号）の電圧の時間変化を示す観測波形である。更に、図７においては、ＩＯピンブロック１２ａで用いられる判定ストロボ信号Ｂ３ａ及びＩＯピンブロック１２ａから出力される判定信号Ｆａをドライバ信号Ｒ２１，Ｒ２２とともに図示している。同様に、ＩＯピンブロック１２ｎで用いられる判定ストロボ信号Ｂ３ｎ及びＩＯピンブロック１２ｎから出力される判定信号Ｆｎをドライバ信号Ｒ３１，Ｒ３２とともに図示している。
【００６６】
ここで、最初にＩＯピンブロック１２ａの信号出力タイミング調整について説明する。図７に示すドライバ信号Ｒ２１がＩＯピンブロック１２ａに入力されると、判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ２１の電圧値は判定電圧値Ｖ１以上であるため、図７中において破線で示す通り、判定信号Ｆａはパス（Ｌ）となる。一方、制御装置１３がＩＯピンブロック１２ａに与える可変遅延量データＤ２ａを可変させて図７に示すドライバ信号Ｒ２２がＩＯピンブロック１２ａに入力されると、判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ２２の電圧値は判定電圧値Ｖ１よりも低いため、図７中において実線で示す通り、判定信号Ｆａはフェイル（Ｈ）となる。制御装置１３は、判定信号Ｆａがパス（Ｌ）からフェイル（Ｈ）に変化したときの可変遅延量データＤ２ａの値を、ＩＯピンブロック１２ａの信号出力タイミング調整値として求める。
【００６７】
次に、ＩＯピンブロック１２ｎの信号出力タイミング調整について説明する。図７に示すドライバ信号Ｒ３１がＩＯピンブロック１２ｎに入力されると、判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ３１の電圧値は判定電圧値Ｖ２以上であるため、図７中において破線で示す通り、判定信号Ｆｎはパス（Ｌ）となる。一方、制御装置１３がＩＯピンブロック１２ｎに与える可変遅延量データＤ２ｎを可変させて図７に示すドライバ信号Ｒ３２がＩＯピンブロック１２ｎに入力されると、判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ３２の電圧値は判定電圧値Ｖ２よりも低いため、図７中において実線で示す通り、判定信号Ｆｎはフェイル（Ｈ）となる。制御装置１３は、判定信号Ｆｎがパス（Ｌ）からフェイル（Ｈ）に変化したときの可変遅延量データＤ２ｎの値を、ＩＯピンブロック１２ｎの信号出力タイミング調整値として求める。
【００６８】
制御装置１３は、以上の処理をＩＯピンブロック１２ａ〜１２ｎの各々について並行して行い、ＩＯピンブロック１２ａ〜１２ｎの信号出力タイミング調整値をそれぞれ求める。以上の処理が終了すると、制御装置１３は、求めた信号出力タイミング調整値を可変遅延量データＤ２ａ〜Ｄ２ｎとしてＩＯピンブロック１２ａ〜１２ｎの各々に出力して各ＩＯピンブロック１２ａ〜１２ｎに設けられた可変遅延回路４２における遅延量を設定する。これにより、ＩＯピンブロック１２ａ〜１２ｎにおける信号出力タイミング調整が完了する。尚、図７において、ＩＯピンブロック１２ａで用いられる判定ストロボ信号Ｂ３ａのタイミングと、ＩＯピンブロック１２ｎで用いられる判定ストロボ信号Ｂ３ａのタイミングとがΔｔ０だけずれているが、これは図２に示す接触用金座５２ａからＩＯピンブロック１２ａに設けられた論理比較器４７までの信号遅延量と、接触用金座５２ｎからＩＯピンブロック１２ｎに設けられた論理比較器４７までの信号遅延量とが異なるからである。
【００６９】
以上の処理が終了すると、制御装置１３は、読み込んだ調整手順データに従って、半導体試験装置本体２のインターフェイス部に配置されている調整用治具３ｂを取り外すとともに、半導体試験装置本体２のインターフェイス部に調整用治具３ｃを配置する（ステップＳ１７：第６ステップ）。これにより、図３に示す通り、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎがＩＯピンブロック１２ａ〜１２ｎの信号入力端子４５ａ〜４５ｎにそれぞれ一対一に接続された状態になる。
【００７０】
次に、ドライバピンブロック１１ａ〜１１ｎの各々における信号出力タイミング調整が並行して行われる（ステップＳ１８：第７ステップ）。具体的には、まず制御装置１３がステップＳ１３で求めた補正データΔｔｄを用いてＩＯピンブロック１２ａ〜１２ｎの各々における信号測定タイミングを補正する。これは、ドライバピンブロック１１ａ〜１１ｎの出力端子３４ａ〜３４ｎは開放端になっており、図５に示す通り、ドライバピンブロック１１ａ〜１１ｎから出力されるドライバ信号と、ＩＯピンブロック１２ａ〜１２ｎから出力されるドライバ信号との間には時間ずれが生ずるからである。
【００７１】
以上の補正が終了すると、制御装置１３は、ドライバピンブロック１１ａ〜１１ｎからドライバ信号を出力させる。ドライバピンブロック１１ａ〜１１ｎから出力されたドライバ信号はＩＯピンブロック１２ａ〜１２ｎにそれぞれ入力される。ＩＯピンブロック１２ａ〜１２ｎにそれぞれ入力されたドライバ信号は、論理比較器４７において所定の判定電圧値と比較され、その結果（パス又はフェイル）を示す信号が判定信号Ｆａ〜Ｆｎとして制御装置１３に出力される。制御装置１３は、ＩＯピンブロック１２ａから出力される判定信号Ｆａを参照しつつドライバピンブロック１１ａに与える可変遅延量データＤ１ａを調整して可変遅延回路３２における遅延量を制御し、判定信号Ｆａがパス（Ｌ）からフェイル（Ｈ）に変化するときの可変遅延量データＤ１ａの値を求める。以上の処理がドライバピンブロック１１ａ〜１１ｎについて並行して行われ、ドライバピンブロック１１ａ〜１１ｎの各々における信号出力タイミング調整が行われる。
【００７２】
図８は、ドライバピンブロック１１ａ，１１ｎにおける信号出力タイミング調整を説明するための図である。尚、ここではドライバピンブロック１１ａ，１１ｎを例に挙げて説明するが、他のドライバピンブロックについても同様の方法で信号出力タイミング調整が行われる。図８において、符号Ｒ４１を付した曲線は信号出力タイミング調整前にドライバピンブロック１１ａから出力されたドライバ信号（ＩＯピンブロック１２ａに入力されたドライバ信号）の電圧の時間変化を示す観測波形であり、符号Ｒ４２を付した曲線は信号出力タイミング調整後にドライバピンブロック１１ａから出力されるドライバ信号（ＩＯピンブロック１２ａに入力されるドライバ信号）の電圧の時間変化を示す観測波形である。
【００７３】
また、図８において、符号Ｒ５１を付した曲線は信号出力タイミング調整前にドライバピンブロック１１ｎから出力されたドライバ信号（ＩＯピンブロック１２ｎに入力されたドライバ信号）の電圧の時間変化を示す観測波形であり、符号Ｒ５２を付した曲線は信号出力タイミング調整後にドライバピンブロック１１ｎから出力されるドライバ信号（ＩＯピンブロック１２ｎに入力されるドライバ信号）の電圧の時間変化を示す観測波形である。更に、図８においては、ＩＯピンブロック１２ａで用いられる判定ストロボ信号Ｂ３ａ及びＩＯピンブロック１２ａから出力される判定信号Ｆａをドライバ信号Ｒ４１，Ｒ４２とともに図示している。同様に、ＩＯピンブロック１２ｎで用いられる判定ストロボ信号Ｂ３ｎ及びＩＯピンブロック１２ｎから出力される判定信号Ｆｎをドライバ信号Ｒ５１，Ｒ５２とともに図示している。
【００７４】
ここで、図８中において破線で示す判定ストロボ信号Ｂ３ａ，Ｂ３ｎは、ステップＳ１４で信号測定タイミングが調整されたＩＯピンブロック１２ａ，１２ｎで用いられる判定ストロボ信号をそれぞれ表している。一方、図８中において実線で示す判定ストロボ信号Ｂ３ａ，Ｂ３ｎは、制御装置１３によって補正データΔｔｄの分だけ信号測定タイミングが補正されたＩＯピンブロック１２ａ，１２ｎで用いられる判定ストロボ信号をそれぞれ表している。図５を参照すると、ドライバ信号Ｒ２に対してドライバ信号Ｒ１が先行しているため、破線で示す判定ストロボ信号よりも実線で示す判定ストロボ信号が補正データΔｔｄの分だけ時間的に先行している。
【００７５】
最初にドライバピンブロック１１ａの信号出力タイミング調整について説明する。図８に示すドライバ信号Ｒ４１がＩＯピンブロック１２ａに入力されると、実線で示す判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ４１の電圧値は判定電圧値Ｖ１以上であるため、図８中において破線で示す通り、判定信号Ｆａはパス（Ｌ）となる。一方、制御装置１３がドライバピンブロック１１ａに与える可変遅延量データＤ１ａを可変させて図８に示すドライバ信号Ｒ４２がＩＯピンブロック１２ａに入力されると、判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ４２の電圧値は判定電圧値Ｖ１よりも低いため、図８中において実線で示す通り、判定信号Ｆａはフェイル（Ｈ）となる。制御装置１３は、判定信号Ｆａがパス（Ｌ）からフェイル（Ｈ）に変化したときの可変遅延量データＤ１ａの値を、ドライバピンブロック１１ａの信号出力タイミング調整値として求める。
【００７６】
次に、ドライバピンブロック１１ｎの信号出力タイミング調整について説明する。図８に示すドライバ信号Ｒ５１がＩＯピンブロック１２ｎに入力されると、実線で示す判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ５１の電圧値は判定電圧値Ｖ２以上であるため、図８中において破線で示す通り、判定信号Ｆｎはパス（Ｌ）となる。一方、制御装置１３がドライバピンブロック１１ｎに与える可変遅延量データＤ１ｎを可変させて図８に示すドライバ信号Ｒ５２がＩＯピンブロック１２ｎに入力されると、判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ５２の電圧値は判定電圧値Ｖ２よりも低いため、図８中において実線で示す通り、判定信号Ｆｎはフェイル（Ｈ）となる。制御装置１３は、判定信号Ｆｎがパス（Ｌ）からフェイル（Ｈ）に変化したときの可変遅延量データＤ１ｎの値を、ドライバピンブロック１１ｎの信号出力タイミング調整値として求める。
【００７７】
制御装置１３は、以上の処理をドライバピンブロック１１ａ〜１１ｎの各々について並行して行い、ドライバピンブロック１１ａ〜１１ｎの信号出力タイミング調整値をそれぞれ求める。以上の処理が終了すると、制御装置１３は、求めた信号出力タイミング調整値を可変遅延量データＤ１ａ〜Ｄ１ｎとしてドライバピンブロック１１ａ〜１１ｎの各々に出力して各ドライバピンブロック１１ａ〜１１ｎに設けられた可変遅延回路３２における遅延量を設定する。これにより、ドライバピンブロック１１ａ〜１１ｎにおける信号出力タイミング調整が完了する。
【００７８】
以上説明した本実施形態の半導体試験装置１及びその調整方法においては、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎと、ＩＯピンブロック１２ａ〜１２ｂの信号出力端子４４ａ〜４４ｎ及び信号入力端子４５ａ〜４５ｎとを所定の接続関係にする調整治具３ａ〜３ｃを交換しつつ、ＩＯピンブロック１２ａ〜１２ｂの信号測定タイミング、ＩＯピンブロック１２ａ〜１２ｂの信号出力タイミング、及びドライバピンブロック１１ａ〜１１ｎの信号出力タイミングをそれぞれ並行して調整している。このため、半導体試験装置１のタイミング調整を短時間で行うことができる。具体的には、従来は数時間程度要していた調整時間を半分以下に短縮することができる。
【００７９】
また、本実施形態の半導体試験装置１及びその調整方法は、ドライバピンブロック１１ａ〜１１ｎの各々から出力されるドライバ信号を合成した信号の遅延時間と、ＩＯピンブロック１２ａ〜１２ｂの各々から出力されるドライバ信号を合成した信号の遅延時間をオシロスコープ５を用いて測定している。そして、これらの差を示す補正データΔｔｄを求め、これを加味してドライバピンブロック１１ａ〜１１ｎの信号出力タイミングを調整している。このため、ドライバピンブロック１１ａ〜１１ｎの実際の使用時の状態（出力端が開放端となっている状態）での出力信号タイミング調整を行うことができ、高精度のタイミング調整が可能である。
【００８０】
以上、本発明の実施形態による半導体試験装置及びその調整方法について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、説明の簡単のためにドライバピンブロック１１ａ〜１１ｎの数とＩＯピンブロック１２ａ〜１２ｎの数とが同数である場合を例に挙げて説明したが、これらの数が異なる場合であっても本発明を適用することができる。かかる場合において、ドライバピンブロック１１ａ〜１１ｎの数がＩＯピンブロック１２ａ〜１２ｎの数よりも多いときには、信号出力タイミングの調整を行うことができないドライバピンブロックが存在することになる。しかしながら、このようなドライバピンブロックをＩＯピンブロックと接続する新たな調整用治具を用意することで対応が可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示す図である。
【図２】本発明の一実施形態による半導体試験装置の要部構成を示す図である。
【図３】本発明の一実施形態による半導体試験装置の要部構成を示す図である。
【図４】本発明の一実施形態における半導体試験装置の調整方法を示すフローチャートである。
【図５】オシロスコープ５に入力されるドライバ信号の電圧の時間変化の一例を示す図である。
【図６】ＩＯピンブロック１２ａ，１２ｎにおける信号測定タイミング調整を説明するための図である。
【図７】ＩＯピンブロック１２ａ，１２ｎにおける信号出力タイミング調整を説明するための図である。
【図８】ドライバピンブロック１１ａ，１１ｎにおける信号出力タイミング調整を説明するための図である。
【図９】従来の半導体試験装置の要部構成を示す図である。
【図１０】従来の半導体試験装置の調整方法を示すフローチャートである。
【符号の説明】
【００８２】
１ 半導体試験装置
３ａ〜３ｃ 調整用治具
５ オシロスコープ
１１ａ〜１１ｎ ドライバピンブロック
１２ａ〜１２ｎ ＩＯピンブロック
１３ 制御装置
３４ａ〜３４ｎ 信号出力端子
４４ａ〜４４ｎ 信号出力端子
４５ａ〜４５ｎ 信号入力端子
【技術分野】
【０００１】
本発明は、被試験デバイスの試験を行う半導体試験装置及びその調整方法に関する。
【背景技術】
【０００２】
一般的に、スキュー（skew）とは複数の伝送系において同一の信号を伝送する際に、その信号間に生ずる位相又は時間的な振幅の期待値からのずれをいう。半導体試験装置においては、上記スキューとして、被試験デバイスの試験に用いる信号がドライバを通過する際にドライバを形成する素子の特性誤差及び回路誤差により生ずるドライバスキュー、及び、被試験デバイスから出力された信号がコンパレータを通過する際に生じるコンパレータスキュー等がある。スキューが生じていると被試験デバイスの試験が正常に行われないことがあるため、半導体試験装置においては、定期又は不定期にスキュー調整が行われる。
【０００３】
図９は、従来の半導体試験装置の要部構成を示す図である。尚、図９においては、半導体試験装置１００の被試験デバイス（図示省略）とのインターフェイス部に、スキューを調整するための調整用治具２００及び切替装置３００が配置されている状態を図示している。図９に示す通り、従来の半導体試験装置１００は、複数のドライバピンブロック１０１ａ〜１０１ｍ、複数のＩＯ（Input/Output）ピンブロック１０２ａ〜１０２ｎ、調整用ピンブロック１０３、基準ドライバ信号発生部１０４、及び制御装置１０５を備えている。
【０００４】
ドライバピンブロック１０１ａ〜１０１ｍは、被試験デバイスの信号入力ピンに与える信号を生成して信号出力端子１１４ａ〜１１４ｍからそれぞれ出力するものである。尚、被試験デバイスがメモリである場合には、上記の信号入力ピンは例えばアドレスピンに相当する。ドライバピンブロック１０１ａ〜１０１ｍは、ドライバ信号発生回路１１１、可変遅延回路１１２、及び駆動回路（ドライバ）１１３を備える。尚、図９においては、図示の都合上、ドライバピンブロック１０１ａの内部構成のみを図示しているが、他のドライバピンブロック１０１ｂ〜１０１ｍの内部構成も同様である。
【０００５】
ドライバ信号発生回路１１１は、パターン発生部（図示省略）から出力される試験パターンを用いてドライバ信号Ａ１０ａを生成する。可変遅延回路１１２は、制御装置１０５から出力される可変遅延量データＤ１０ａに応じた時間だけドライバ信号Ａ１０ａを遅延させる。駆動回路１１３は、可変遅延回路１１２からのドライバ信号を信号出力端子に出力する。尚、ドライバピンブロック１０１ｂ〜１０１ｍには、制御装置１０５から出力される可変遅延量データＤ１０ｂ〜Ｄ１０ｍがそれぞれ入力される。
【０００６】
ＩＯピンブロック１０２ａ〜１０２ｎは、被試験デバイスの信号入出力ピンに与える信号を生成して信号出力端子１２４ａ〜１２４ｎからそれぞれ出力するとともに、被試験デバイスの信号入出力ピンから出力されて信号入力端子１２５ａ〜１２５ｎから入力される信号をそれぞれ測定するものである。尚、被試験デバイスがメモリである場合には、上記の信号入出力ピンは例えばデータピンに相当する。ＩＯピンブロック１０２ａ〜１０２ｎは、ドライバ信号発生回路１２１、可変遅延回路１２２、駆動回路（ドライバ）１２３、電圧比較回路（コンパレータ）１２６、論理比較器１２７、タイミング発生回路１２８、可変遅延回路１２９、及び抵抗１３０を備える。尚、図９においては、図示の都合上、ＩＯピンブロック１０２ａの内部構成のみを図示しているが、他のＩＯピンブロック１０２ｂ〜１０２ｎの内部構成も同様である。
【０００７】
ドライバ信号発生回路１２１、可変遅延回路１２２、及び駆動回路１２３は、ドライバピンブロック１０１ａ〜１０１ｍに設けられたドライバ信号発生回路１１１、可変遅延回路１１２、及び駆動回路１１３とそれぞれ同様のものである。尚、ドライバ信号発生回路１２１から出力されるドライバ信号Ａ２０ａの可変遅延回路１２２における遅延量は、制御装置１０５から出力される可変遅延量データＤ２０ａに基づいて設定される。
【０００８】
電圧比較回路１２６は、信号入力端子から入力される信号を所定の電圧と比較する。論理比較器１２７は、可変遅延回路１２９から出力される判定ストロボ信号Ｂ２１ａのタイミングで、電圧比較回路１２６から出力される信号の電圧と所定の判定電圧値とを比較し、その結果（パス又はフェイル）を示す信号を判定信号Ｆ２０ａとして制御装置１０５に出力する。タイミング発生回路１２８は、被試験デバイスから出力される信号のパス／フェイルを判定するタイミングを規定する判定ストロボパルスＢ２０ａを生成する。可変遅延回路１２９は、制御装置１０５から出力される可変遅延量データＤ２１ａに応じた時間だけ判定ストロボパルスＢ２０ａを遅延させて判定ストロボ信号Ｂ２１ａとして出力する。抵抗１３０は、信号入力端子を終端するものであり、一端が信号入力端子（電圧比較回路１２６の入力端）に接続され、他端が所定の終端電圧が供給される電圧供給線に接続されている。
【０００９】
尚、ＩＯピンブロック１０２ｂ〜１０２ｎには、制御装置１０５から出力される可変遅延量データＤ２０ｂ〜Ｄ２０ｎがそれぞれ入力されるとともに、可変遅延量データＤ２１ｂ〜Ｄ２１ｎがそれぞれ入力される。また、ＩＯピンブロック１０２ｂ〜１０２ｎの各々から出力される判定信号Ｆ２０ｂ〜Ｆ２０ｎは、制御装置１０５に入力される。
【００１０】
調整用ピンブロック１０３は、ドライバピンブロック１０１ａ〜１０１ｍ及びＩＯピンブロック１０２ａ〜１０２ｎで生ずるスキュー（ドライバスキュー及びコンパレータスキュー）を調整するために、信号入力端子１３５から入力される信号を測定するものである。この調整用ピンブロック１０３は、電圧比較回路１３１、論理比較器１３２、タイミング発生回路１３３、可変遅延回路１３４、及び抵抗１３６を備える。調整用ピンブロック１０３に設けられるこれらの構成は、ＩＯピンブロック１０２ａ〜１０２ｎに設けられる電圧比較回路１２６、論理比較器１２７、タイミング発生回路１２８、可変遅延回路１２９、及び抵抗１３０とそれぞれ同様のものである。尚、タイミング発生回路１３３から出力される判定ストロボパルスＢ３０の可変遅延回路１３４における遅延量は、制御装置１０５から出力される可変遅延量データＤ３０に基づいて設定される。また、論理比較器１３２における比較の結果を示す信号は、判定信号Ｆ３０として制御装置１０５に出力される。
【００１１】
基準ドライバ信号発生部１０４は、基準ドライバ信号発生回路１４１、駆動回路１４２、及び抵抗１４３を備えており、ドライバピンブロック１０１ａ〜１０１ｍ及びＩＯピンブロック１０２ａ〜１０２ｎで生ずるスキュー（ドライバスキュー及びコンパレータスキュー）を調整するときに用いる基準ドライバ信号Ａ３０を生成する。駆動回路１４２の出力端は端子１４４に接続されている。また、抵抗１４３は、一端が端子１４５に接続され、他端が所定の終端電圧が供給される電圧供給線に接続されている。
【００１２】
制御装置１０５は、半導体試験装置１００の動作を統括的に制御する。具体的には、可変遅延量データＤ１０ａ〜Ｄ１０ｎを調整してドライバピンブロック１０１ａ〜１０１ｍの各々から出力されるドライバ信号のタイミングを制御するとともに、可変遅延量データＤ２０ａ〜Ｄ２０ｎを調整してＩＯピンブロック１０２ａ〜１０２ｎの各々から出力されるドライバ信号のタイミングを制御する。また、可変遅延量データＤ２１ａ〜Ｄ２１ｎを調整して、ＩＯピンブロック１０２ａ〜１０２ｎの各々におけるパス／フェイルの判定タイミングを制御するとともに、可変遅延量データＤ３０を調整して、調整用ピンブロック１０３におけるパス／フェイルの判定タイミングを制御する。
【００１３】
尚、制御装置１０５は、ＩＯピンブロック１０２ａ〜１０２ｎの各々から出力される判定信号Ｆ２０ａ〜Ｆ２０ｎ又は調整用ピンブロック１０３から出力される判定信号Ｆ３０の値に応じて、ドライバピンブロック１０１ａ〜１０１ｍに対する可変遅延量データＤ１０ａ〜Ｄ１０ｍ、ＩＯピンブロック１０２ａ〜１０２ｎに対する可変遅延量データＤ２０ａ〜Ｄ２０ｎ，Ｄ２１ａ〜Ｄ２１ｎ、又は調整用ピンブロック１０３に対する可変遅延量データＤ３０を調整することもある。また、制御装置１０５は、切替装置３００の制御も行う。
【００１４】
調整用治具２００は、半導体試験装置１００のインターフェイス部に対して着脱自在に設けられる。この調整用治具２００は、半導体試験装置１００のインターフェイス部に取り付けられた場合には、ドライバピンブロック１０１ａ〜１０１ｍの信号出力端子１１４ａ〜１１４ｍ、ＩＯピンブロック１０２ａ〜１０２ｎの信号出力端子１２４ａ〜１２４ｎ及び信号入力端子１２５ａ〜１２５ｎ、調整用ピンブロック１０３の信号入力端子１３５、並びに基準ドライバ信号発生部１０４の信号出力端子１４４及び信号入力端子１４５を所定の接続状態にする。
【００１５】
具体的には、ドライバピンブロック１０１ａの信号出力端子１１４ａが調整用治具２００に設けられた接触用金座２０１ａに一対一で接続される状態にする。ドライバピンブロック１０１ｂ〜１０１ｍについても同様に、信号出力端子１１４ｂ〜１１４ｍが調整用治具２００に設けられた接触用金座２０１ｂ〜２０１ｍに一対一で接続される状態にする。また、ＩＯピンブロック１０２ａの信号出力端子１２４ａ及び信号入力端子１２５ａが共に調整用治具２００に設けられた接触用金座２０２ａに接続される状態にする。ＩＯピンブロック１０２ｂ〜１０２ｎについても同様に、信号出力端子１２４ｂ〜１２４ｎ及び信号出力端子１２５ｂ〜１２５ｎが共に調整用治具２００に設けられた接触用金座２０２ｂ〜２０２ｎにそれぞれ接続される状態にする。また、調整用治具２００は、切替装置３００の信号出力端３０２と調整用ピンブロック１０３の信号入力端子１３５とが接続される状態にする。更に、基準ドライバ信号発生部１０４の信号出力端子１４４及び信号入力端子１４５が共に調整用治具２００に設けられた接触用金座２０３に接続される状態にする。
【００１６】
切替装置３００は、移動可能に構成された接触端子３０１と、接触端子３０１に電気的に接続された信号出力端３０２とを備えており、信号出力端３０２と電気的に接続される接触用金座を切り替えるものである。つまり、接触端子３０１を接触用金座２０１ａ〜２０１ｍ，２０２ａ〜２０２ｎ，２０３の何れに接触させるかによって、信号出力端３０２と電気的に接続される接触用金座が切り替わる。接触端子３０１を接触用金座２０１ａ〜２０１ｍ，２０２ａ〜２０２ｎ，２０３の何れに接触させるかは、半導体試験装置１００の制御装置１０５によって制御される。尚、ここでは、移動可能な１つの接触端子３０１を備える場合を例に挙げて説明するが、切替装置３００は接触用金座２０１ａ〜２０１ｍ，２０２ａ〜２０２ｎ，２０３の各々に接触する複数の接触端子を設け、リレー等によって信号出力端３０２と電気的に接続される接触端子を切り替える構成のものであっても良い。
【００１７】
次に、従来の半導体試験装置の調整方法について説明する。図１０は、従来の半導体試験装置の調整方法を示すフローチャートである。処理が開始されると、まず制御装置１０５は、予めユーザによって作成された調整手順を示す調整手順データを読み込む（ステップＳ１０１）。次に、制御装置１０５は、読み込んだ調整手順データに従って、基準ドライバ信号発生部１０４から出力される基準ドライバ信号Ａ３０を用いて、調整用ピンブロック１０３における判定ストロボ信号Ｂ３１のタイミング調整を行う（ステップＳ１０２）。
【００１８】
具体的には、制御装置１０５が切替装置３００を制御して、接触端子３０１を調整用治具２００の接触用金座２０３に接触させる。これにより、基準ドライバ信号発生部１０４の基準ドライバ信号発生回路１４１から出力された基準ドライバ信号Ａ３０は、駆動回路１４２、信号出力端子１４４、及び接触用金座２０３を順に介して切替装置３００に入力される。尚、調整用治具２００により、駆動回路１４２の出力端（信号出力端子１４４）は抵抗１４３で終端される。切替装置３００に入力された基準ドライバ信号Ａ３０は、信号出力端３０２から出力されて調整用ピンブロック１０３に入力される。尚、調整用ピンブロック１０３の信号入力端子１３５は抵抗１３６によって終端されている。
【００１９】
基準ドライバ信号Ａ３０が調整用ピンブロック１０３に入力されると、電圧比較回路１３１で所定の電圧と比較され、その比較結果を示す信号が電圧比較回路１３１から論理比較器１３２に入力される。論理比較器１３２は、入力される判定ストロボ信号Ｂ３１のタイミングで、電圧比較回路１３１からの信号の電圧と所定の判定電圧値とを比較し、その結果（パス又はフェイル）を示す信号を判定信号Ｆ３０として制御装置１０５に出力する。制御装置１０５は、入力される判定信号Ｆ３０を参照しつつ可変遅延量データＤ３０を調整して可変遅延回路１３４における遅延量を制御し、判定信号Ｆ３０がフェイル（Ｈ（ハイ））からパス（Ｌ（ロー））に変化するときの可変遅延量データＤ３０の値を求める。以上の処理によって、判定ストロボ信号Ｂ３１のタイミング調整が行われる。
【００２０】
次に、制御装置１０５は、調整手順データで規定された調整手順を全て実行して調整が終了したか否かを判断する（ステップＳ１０３）。調整が終了していないと判断した場合（判断結果が「ＮＯ」の場合）には、制御装置１０５は、切替装置３００を制御して調整対象のピンブロックが接続された接触用金座に接触端子３０１を接触させる（ステップＳ１０４）。例えば、調整対象のピンブロックがドライバピンブロック１０１ａであるとすると、制御装置１０５は、切替装置３００を制御して接触端子３０１を調整用治具２００に設けられた接触用金座２０１ａに接触させる。
【００２１】
次いで、制御装置１０５は、ステップＳ１０２でタイミング調整を行った調整用ピンブロックを用いて、調整対象のピンブロックの調整を行う（ステップＳ１０５）。ここで、ドライバピンブロック１０１ａが調整対象であるとすると、ドライバピンブロック１０１ａの信号出力端子１１４ａから出力されたドライバ信号が、接触用金座２０１ａを介して切替装置３００に入力される。尚、駆動回路１１３の出力端（信号出力端子１１４ａ）は終端されておらず開放端となっている。
【００２２】
切替装置３００に入力されたドライバ信号は、信号出力端３０２から出力されて調整用ピンブロック１０３に入力される。このドライバ信号は、調整用ピンブロック１０３の電圧比較回路１３１を介して論理比較器１３２に入力され、タイミング調整が行われた判定ストロボ信号Ｂ３１のタイミングで所定の判定電圧値との比較が行われ、その結果（パス又はフェイル）を示す信号が判定信号Ｆ３０として制御装置１０５に出力される。制御装置１０５は、入力される判定信号Ｆ３０を参照しつつドライバピンブロック１０１ａに与える可変遅延量データＤ１０ａを調整してドライバピンブロック１０１ａから出力されるドライバ信号のタイミングを制御し、調整用ピンブロック１０３から出力される判定信号Ｆ３０が変化したときにドライバピンブロック１０１ａに与えている可変遅延量データＤ１０ａの値を求める。以上の処理によって、ドライバピンブロック１０１ａのタイミング調整が行われる。
【００２３】
次に、制御装置１０５は、調整対象のピンブロックを変更する。例えば、ドライバピンブロック１０１ｂを調整対象とする。そして、調整手順データで規定された調整手順を全て実行して調整が終了したか否かを判断し（ステップＳ１０３）、調整が終了していないと判断した場合（判断結果が「ＮＯ」の場合）には、上記と同じ手順でドライバピンブロック１０１ｂの調整を行う。尚、ここでは、ドライバピンブロックの調整について説明するが、ＩＯピンブロック１０２ａ〜１０２ｎから出力されるドライバ信号のタイミング調整も同様の手順で行われる。
【００２４】
調整手順データで規定される調整対象の全てについて、以上説明した調整が行われると、ステップＳ１０３の判断結果が「ＹＥＳ」となって一連の処理が終了する。尚、従来の半導体試験装置及びその調整方法の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００３−３１５４１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
ところで、図９に示す通り、半導体試験装置１００に設けられたドライバピンブロック１０１ａ〜１０１ｍの出力端（信号出力端子１１４ａ〜１１４ｍ）は終端されておらず開放端となっている。これに対し、ＩＯピンブロック１０２ａ〜１０２ｎの出力端（信号出力端子１２４ａ〜１２４ｎ）は、調整用治具２００によって信号入力端子１２５ａ〜１２５ｎとそれぞれ接続されて抵抗１３０によって終端されている。従来は、図１０を用いて説明した通り、ドライバピンブロック１０１ａ〜１０１ｍから出力されるドライバ信号のタイミングを調整する場合、及びＩＯピンブロック１０２ａ〜１０２ｎから出力されるドライバ信号のタイミングを調整する場合の何れの場合であっても調整用ピンブロック１０３を用いて行っていた。
【００２６】
ここで、調整用ピンブロック１０３の信号入力端子１３５は抵抗１３６により終端されているが、この抵抗１３６と切替装置３００の線路上に存在する浮遊容量とによってフィルタ回路が形成されてしまう。このため、ドライバピンブロック１０１ａ〜１０１ｍのタイミング調整は、実際の使用時の状態（出力端が開放端となっている状態）とは異なる状態で行われるため、タイミング調整を行ったとしても実際の使用時のタイミングは１００ｐｓｅｃ程度ずれてしまうという問題があった。
【００２７】
また、従来は、１つの調整用ピンブロック１０３を用いて、ドライバピンブロック１０１ａ〜１０１ｍ及びＩＯピンブロック１０２ａ〜１０２ｎのタイミング調整を順次行っている。ここで、ドライバピンブロック１０１ａ〜１０１ｍ及びＩＯピンブロック１０２ａ〜１０２ｎは、それぞれ十数個〜数十個程度設けられているため、調整に長時間（例えば、数時間程度）を要し、試験に要するコストを上昇させる一因となっている。
【００２８】
本発明は上記事情に鑑みてなされたものであり、高精度のタイミング調整が可能であり、且つ短時間でタイミング調整を行うことができる半導体試験装置及びその調整方法を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上記課題を解決するために、本発明の半導体試験装置は、被試験デバイスの信号入力ピンに与える信号を出力する複数の第１ピンブロック（１１ａ〜１１ｎ）と、前記被試験デバイスの信号入出力ピンに与える信号を出力するとともに当該信号入出力ピンから出力される信号を測定する複数の第２ピンブロック（１２ａ〜１２ｎ）とを備える半導体試験装置（１）において、前記第１ピンブロックの信号出力端子（３４ａ〜３４ｎ）並びに前記第２ピンブロックの信号入力端子（４５ａ〜４５ｎ）及び信号出力端子（４４ａ〜４４ｎ）を所定の接続状態にする交換可能な複数の調整用治具（３ａ〜３ｃ）を備えることを特徴としている。
この発明によると、第１ピンブロックの信号出力端子並びに第２ピンブロックの信号入力端子及び信号出力端子を所定の接続状態にする複数の調整用治具を交換しつつ、第１ピンブロックの信号出力タイミング並びに第２ピンブロックの信号出力タイミング及び信号測定タイミングがそれぞれ並行して調整される。
また、本発明の半導体試験装置は、前記複数の調整用治具が、前記第１ピンブロックの信号出力端子の全てが互いに接続されるとともに、前記第２ピンブロックの信号入力端子及び信号出力端子の全てが互いに接続された接続状態にする第１調整用治具（３ａ）と、前記第２ピンブロックの信号入力端子と信号出力端子とが、前記第２ピンブロック毎に接続された接続状態にする第２調整用治具（３ｂ）と、前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とが一対一に接続された接続状態にする第３調整用治具（３ｃ）とを含むことを特徴としている。
また、本発明の半導体試験装置は、前記複数の調整用治具の交換制御を行うとともに、前記第１ピンブロックにおける信号出力タイミング、並びに、前記第２ピンブロックにおける信号出力タイミング及び信号測定タイミングを制御する制御装置（１３）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記第１調整用治具により信号出力端子の全てが互いに接続された第１ピンブロックから出力される信号と、前記第１調整用治具により信号入力端子及び信号出力端子の全てが互いに接続された第２ピンブロックから出力される信号とを測定する測定装置（５）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記制御装置が、前記第１調整用治具により信号入力端子及び信号出力端子の全てが互いに接続された第２ピンブロックから出力される信号を当該第２ピンブロックの各々で測定して得られる信号に基づいて、当該第２ピンブロックの各々における信号測定タイミングを制御することを特徴としている。
また、本発明の半導体試験装置は、前記制御装置が、前記第２調整用治具により信号入力端子と信号出力端子とが前記第２ピンブロック毎に接続されている状態で、前記第２ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、当該第２ピンブロックの各々における信号出力タイミングを制御することを特徴としている。
また、本発明の半導体試験装置は、前記制御装置が、前記第３調整用治具により前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とが一対一に接続されている状態で、前記第１ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、当該第１ピンブロックの各々における信号出力タイミングを制御することを特徴としている。
更に、本発明の半導体試験装置は、前記制御装置が、前記測定装置の測定結果を加味して第１ピンブロックの各々における信号出力タイミングを制御することを特徴としている。
本発明の半導体試験装置の調整方法は、被試験デバイスの信号入力ピンに与える信号を出力する複数の第１ピンブロック（１１ａ〜１１ｎ）と、前記被試験デバイスの信号入出力ピンに与える信号を出力するとともに当該信号入出力ピンから出力される信号を測定する複数の第２ピンブロック（１２ａ〜１２ｎ）とを備える半導体試験装置（１）の調整方法において、前記第１ピンブロックの信号出力端子（３４ａ〜３４ｎ）の全てを互いに接続するとともに、前記第２ピンブロックの信号入力端子（４５ａ〜４５ｎ）及び信号出力端子（４４ａ〜４４ｎ）の全てを互いに接続する第１調整用治具（３ａ）を配置する第１ステップ（Ｓ１２）と、信号出力端子の全てが互いに接続された前記第１ピンブロックから出力される信号と、信号入力端子及び信号出力端子の全てが互いに接続された前記第２ピンブロックから出力される信号とを測定する第２ステップ（Ｓ１３）と、信号入力端子及び信号出力端子の全てが互いに接続された前記第２ピンブロックから出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第２ピンブロックの各々における信号測定タイミングを調整する第３ステップ（Ｓ１４）と、前記第２ピンブロックの信号入力端子と信号出力端子とを、前記第２ピンブロック毎に接続する第２調整用治具（３ｂ）を配置する第４ステップ（Ｓ１５）と、前記第２ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第２ピンブロックの各々における信号出力タイミングを調整する第５ステップ（Ｓ１６）と、前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とを一対一に接続する第３調整用治具（３ｃ）を配置する第６ステップ（Ｓ１７）と、前記第１ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第１ピンブロックの各々における信号出力タイミングを、前記第２ステップで得られた測定結果を加味しつつ調整する第７ステップ（Ｓ１８）とを含むことを特徴としている。
【発明の効果】
【００３０】
本発明によれば、第１ピンブロックの信号出力端子と、第２ピンブロックの信号出力端子及び信号入力端子とを所定の接続関係にする調整治具を交換しつつ、第２ピンブロックの信号測定タイミング、第２ピンブロックの信号出力タイミング、及び第１ピンブロックの信号出力タイミングをそれぞれ並行して調整しているため、半導体試験装置のタイミング調整を短時間で行うことができるという効果がある。
また、信号出力端子の全てが互いに接続された前記第１ピンブロックから出力される信号と、信号入力端子及び信号出力端子の全てが互いに接続された前記第２ピンブロックから出力される信号とを測定し、この測定結果を加味しつつ第１ピンブロックの各々における信号出力タイミングを調整しているため、高精度のタイミング調整を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の一実施形態による半導体試験装置及びその調整方法について詳細に説明する。図１〜図３は、本発明の一実施形態による半導体試験装置の要部構成を示す図である。図１〜図３に示す通り、本実施形態の半導体試験装置１は、半導体試験装置本体２、調整用治具３ａ〜３ｃ、切替装置４、及びオシロスコープ５（測定装置）を備える。尚、図１においては半導体試験装置本体２の被試験デバイス（図示省略）とのインターフェイス部に、調整用治具３ａ（第１調整用治具）、切替装置４、及びオシロスコープ５が配置されており、図２においては同インターフェイス部に調整用治具３ｂ（第２調整用治具）が配置されており、図３においては同インターフェイス部に調整用治具３ｃ（第３調整用治具）が配置されている状態を図示している。
【００３２】
図１〜図３に示す通り、本実施形態の半導体試験装置１の半導体試験装置本体２は、複数のドライバピンブロック１１ａ〜１１ｎ、複数のＩＯ（Input/Output）ピンブロック１２ａ〜１２ｎ、及び制御装置１３を備えている。尚、本実施形態では、説明の簡単のために、ドライバピンブロック１１ａ〜１１ｎの数とＩＯピンブロック１２ａ〜１２ｎの数とが同数であるとする。
【００３３】
ドライバピンブロック１１ａ〜１１ｎは、被試験デバイスの信号入力ピンに与える信号を生成して信号出力端子３４ａ〜３４ｎからそれぞれ出力するものである。尚、被試験デバイスがメモリである場合には、上記の信号入力ピンは例えばアドレスピンに相当する。ドライバピンブロック１１ａ〜１１ｎは、ドライバ信号発生回路３１、可変遅延回路３２、及び駆動回路（ドライバ）３３を備える。尚、図１〜図３においては、図示の都合上、ドライバピンブロック１１ａの内部構成のみを図示しているが、他のドライバピンブロック１１ｂ〜１１ｎの内部構成も同様である。
【００３４】
ドライバ信号発生回路３１は、パターン発生部（図示省略）から出力される試験パターンを用いてドライバ信号Ａ１ａを生成する。可変遅延回路３２は、制御装置１３から出力される可変遅延量データＤ１ａに応じた時間だけドライバ信号Ａ１ａを遅延させる。駆動回路３３は、可変遅延回路３２からのドライバ信号を信号出力端子に出力する。尚、ドライバピンブロック１１ｂ〜１１ｎには、制御装置１３から出力される可変遅延量データＤ１ｂ〜Ｄ１ｎがそれぞれ入力される。
【００３５】
ＩＯピンブロック１２ａ〜１２ｎは、被試験デバイスの信号入出力ピンに与える信号を生成して信号出力端子４４ａ〜４４ｎからそれぞれ出力するとともに、被試験デバイスの信号入出力ピンから出力されて信号入力端子４５ａ〜４５ｎから入力される信号をそれぞれ測定するものである。尚、被試験デバイスがメモリである場合には、上記の信号入出力ピンは例えばデータピンに相当する。ＩＯピンブロック１２ａ〜１２ｎは、ドライバ信号発生回路４１、可変遅延回路４２、駆動回路（ドライバ）４３、電圧比較回路（コンパレータ）４６、論理比較器４７、タイミング発生回路４８、可変遅延回路４９、及び抵抗５０を備える。尚、図１〜図３においては、図示の都合上、ＩＯピンブロック１２ａの内部構成のみを図示しているが、他のＩＯピンブロック１２ｂ〜１２ｎの内部構成も同様である。
【００３６】
ドライバ信号発生回路４１、可変遅延回路４２、及び駆動回路４３は、ドライバピンブロック１１ａ〜１１ｎに設けられたドライバ信号発生回路３１、可変遅延回路３２、及び駆動回路３３とそれぞれ同様のものである。尚、ドライバ信号発生回路４１から出力されるドライバ信号Ａ２ａの可変遅延回路４２における遅延量は、制御装置１３から出力される可変遅延量データＤ２ａに基づいて設定される。
【００３７】
電圧比較回路４６は、信号入力端子から入力される信号を所定の電圧と比較する。論理比較器４７は、可変遅延回路４９から出力される判定ストロボ信号Ｂ３ａのタイミングで、電圧比較回路４６から出力される信号の電圧と所定の判定電圧値とを比較し、その結果（パス又はフェイル）を示す信号を判定信号Ｆａとして制御装置１３に出力する。タイミング発生回路４８は、被試験デバイスから出力される信号のパス／フェイルを判定するタイミングを規定する判定ストロボパルスＢ２ａを生成する。可変遅延回路４９は、制御装置１３から出力される可変遅延量データＤ３ａに応じた時間だけ判定ストロボパルスＢ２ａを遅延させて判定ストロボ信号Ｂ３ａとして出力する。抵抗５０は、信号入力端子を終端するものであり、一端が信号入力端子（電圧比較回路４６の入力端）に接続され、他端が所定の終端電圧が供給される電圧供給線に接続されている。
【００３８】
尚、ＩＯピンブロック１２ｂ〜１２ｎには、制御装置１３から出力される可変遅延量データＤ２ｂ〜Ｄ２ｎがそれぞれ入力されるとともに、可変遅延量データＤ３ｂ〜Ｄ３ｎがそれぞれ入力される。また、ＩＯピンブロック１２ｂ〜１２ｎの各々から出力される判定信号Ｆｂ〜Ｆｎは、制御装置１３に入力される。
【００３９】
制御装置１３は、半導体試験装置１の動作を統括的に制御する。具体的には、可変遅延量データＤ１ａ〜Ｄ１ｎを調整してドライバピンブロック１１ａ〜１１ｎの各々から出力されるドライバ信号のタイミング（信号出力タイミング）を制御するとともに、可変遅延量データＤ２ａ〜Ｄ２ｎを調整してＩＯピンブロック１２ａ〜１２ｎの各々から出力されるドライバ信号のタイミング（信号出力タイミング）を制御する。また、可変遅延量データＤ３ａ〜Ｄ３ｎを調整して、ＩＯピンブロック１２ａ〜１２ｎの各々におけるパス／フェイルの判定タイミング（信号測定タイミング）を制御する。尚、制御装置１３は、ＩＯピンブロック１２ａ〜１２ｎの各々から出力される判定信号Ｆａ〜Ｆｎの値に応じて、ドライバピンブロック１１ａ〜１１ｎに対する可変遅延量データＤ１ａ〜Ｄ１ｎ、ＩＯピンブロック１２ａ〜１２ｎに対する可変遅延量データＤ２ａ〜Ｄ２ｎの調整を行う。更に、制御装置１３は、半導体試験装置本体２の被試験デバイスとのインターフェイス部に配置する調整用治具３ａ〜３ｃの交換制御を行い、また切替装置４の制御も行う。
【００４０】
調整用治具３ａ〜３ｃは、半導体試験装置本体２のインターフェイス部に対して交換可能に構成されている。これら調整用治具３ａ〜３ｃの何れかが半導体試験装置本体２のインターフェイス部に取り付けられた場合には、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎ、並びにＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎ及び信号入力端子４５ａ〜４５ｎを所定の接続状態にする。
【００４１】
具体的には、調整用治具３ａは、図１に示す通り、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎ及び調整用治具３ａに設けられた接触用金座５１ａ〜５１ｎの全てが電気的に接続される状態にする。また、ＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎ及び信号入力端子４５ａ〜４５ｎ並びに調整用治具３ａに設けられた接触用金座５２ａ〜５２ｎの全てが電気的に接続される状態にする。
【００４２】
調整用治具３ｂは、図２に示す通り、ドライバピンブロック１１ａの信号出力端子３４ａが調整用治具３ｂに設けられた接触用金座６１ａに一対一で接続される状態にする。ドライバピンブロック１１ｂ〜１１ｎについても同様に、信号出力端子３４ｂ〜３４ｎが調整用治具３ｂに設けられた接触用金座６１ｂ〜６１ｎに一対一で接続される状態にする。また、調整用治具３ｂは、ＩＯピンブロック１２ａの信号出力端子４４ａ及び信号入力端子４５ａが共に調整用治具３ｂに設けられた接触用金座６２ａに接続される状態にする。ＩＯピンブロック１２ｂ〜１２ｎについても同様に、信号出力端子４４ｂ〜４４ｎ及び信号入力端子４５ｂ〜４５ｎが共に調整用治具３ｂに設けられた接触用金座６２ｂ〜６２ｎにそれぞれ接続される状態にする。
【００４３】
調整用治具３ｃは、図３に示す通り、ドライバピンブロック１１ａの信号出力端子３４ａが調整用治具３ｃに設けられた接触用金座７１ａ，７２ａを介してＩＯピンブロック１２ａの信号入力端子４５ａに一対一に接続される状態にする。ドライバピンブロック１１ｂ〜１１ｎ及びＩＯピンブロック１２ｂ〜１２ｎについても同様に、信号出力端子３４ｂ〜３４ｎが調整用治具３ｂに設けられた接触用金座７１ｂ〜７１ｎ及び接触用金座７２ｂ〜７２ｎをそれぞれ介して信号入力端子４５ｂ〜４５ｎに一対一に接続される状態にする。
【００４４】
切替装置４は、移動可能に構成された接触端子４ａと、接触端子４ａに電気的に接続された信号出力端４ｂとを備えており、信号出力端４ｂと電気的に接続される接触用金座を切り替えるものである。つまり、接触端子４ａを接触用金座５１ａ〜５１ｎ，５２ａ〜５２の何れに接触させるかによって、信号出力端４ｂと電気的に接続される接触用金座が切り替わる。但し、図１に示す通り、接触用金座５１ａ〜５１ｎは互いに電気的に接続されており、接触用金座５２ａ〜５２ｎは互いに電気的に接続されている。このため、接触用金座５１ａ〜５１ｎの中で接触端子４ａを接触させる接触用金座を変えても意味はない。接触用金座５２ａ〜５２ｎの中で接触端子４ａを接触させる接触用金座を変える場合も同様である。
【００４５】
尚、ここでは、移動可能な１つの接触端子４ａを備える場合を例に挙げて説明するが、切替装置４は接触用金座５１ａ〜５１ｎと電気的に接触する接触端子と、接触用金座５２ａ〜５２と電気的に接触する接触端子とを設け、リレー等によって信号出力端４ｂと電気的に接続される接触端子を切り替える構成のものであっても良い。また、切替装置４は、接触用金座５１ａ〜５１ｎ，５２ａ〜５２ｎと接触する接触端子４ａ側におけるインピーダンスが極力高インピーダンスであることが望ましい。
【００４６】
オシロスコープ５は、切替装置４の出力端４ｂに接続されており、出力端４ｂから出力される信号を測定する。具体的には、電気的に互いに接続されたドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎから信号が出力されてから、その信号の電圧が所定の電圧になるまでの時間を測定する。同様に、電気的に互いに接続されたＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎから信号が出力されてから、その信号の電圧が所定の電圧になるまでの時間を測定する。
【００４７】
次に、半導体試験装置１の調整方法について説明する。図４は、本発明の一実施形態における半導体試験装置の調整方法を示すフローチャートである。処理が開始されると、まず半導体試験装置本体２に設けられた制御装置１３は、予めユーザによって作成された調整手順データを読み込む（ステップＳ１１）。この調整手順データは、調整対象のピンブロックを特定するデータ、及び調整手順を示すデータを含むデータである。
【００４８】
次いで、制御装置１３は、読み込んだ調整手順データに従って、半導体試験装置本体２の被試験デバイスとのインターフェイス部に調整用治具３ａ及び切替装置４を配置する（ステップＳ１２：第１ステップ）。これにより、図１に示す通り、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎ及び調整用治具３ａに設けられた接触用金座５１ａ〜５１ｎの全てが電気的に接続され、また、ＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎ及び信号入力端子４５ａ〜４５ｎ並びに調整用治具３ａに設けられた接触用金座５２ａ〜５２ｎの全てが電気的に接続された状態になる。
【００４９】
以上の処理が終了すると、オシロスコープ５を用いてドライバピンブロック１１ａ〜１１ｎ及びＩＯピンブロック１２ａ〜１２ｎの信号出力タイミングの測定が行われる（ステップＳ１３：第２ステップ）。具体的には、まず、制御装置１３が、ドライバピンブロック１１ａ〜１１ｎの各々に設けられた可変遅延回路３２、及びＩＯピンブロック１２ａ〜１２ｎの各々に設けられた可変遅延回路４２に対して、同一の値に設定された可変遅延量データＤ１ａ〜Ｄ１ｎ，Ｄ２ａ〜Ｄ２ｎをそれぞれ与える。尚、可変遅延量データＤ１ａ〜Ｄ１ｎ，Ｄ２ａ〜Ｄ２ｎの値は、同一の値であれば、最大値、最小値、及び中間値の何れでも良い。
【００５０】
次に、制御装置１３は、切替装置４を制御して調整用治具３ａに設けられた接触用金座５１ａ〜５１ｎの何れかに接触端子４ａを接触させる。そして、制御装置１３は、ドライバピンブロック１１ａ〜１１ｎの各々から振幅が同一のドライバ信号を同一のタイミングで出力させる。ドライバピンブロック１１ａ〜１１ｎの各々から出力されたドライバ信号は調整用金座３ａによって合成され、この合成されたドライバ信号は、接触端子４ａを介して切替装置４に入力された後に出力端４ｂから出力されてオシロスコープ５に入力され、その遅延時間が測定される。尚、この遅延時間は、オシロスコープに入力されているトリガ信号と出力端４ｂから出力される信号との時間差である。
【００５１】
次いで、制御装置１３は、切替装置４を制御して調整用治具３ａに設けられた接触用金座５２ａ〜５２ｎの何れかに接触端子４ａを接触させる。そして、制御装置１３は、ＩＯピンブロック１２ａ〜１２ｎの各々から振幅が同一のドライバ信号を同一のタイミングで出力させる。ＩＯピンブロック１２ａ〜１２ｎの各々から出力されたドライバ信号は、接触端子４ａを介して切替装置４に入力された後に出力端４ｂから出力されてオシロスコープ５に入力され、その遅延時間が測定される。尚、この遅延時間は、上記と同様に、オシロスコープに入力されているトリガ信号と出力端４ｂから出力される信号との時間差である。
【００５２】
図５は、オシロスコープ５に入力されるドライバ信号の電圧の時間変化の一例を示す図である。図５において、符号Ｒ１を付した曲線はドライバピンブロック１１ａ〜１１ｎの各々から出力されて合成されたドライバ信号の電圧の時間変化を示す観測波形であり、符号Ｒ２を付した曲線はＩＯピンブロック１２ａ〜１２ｎの各々から出力されて合成されたドライバ信号の電圧の時間変化を示す観測波形である。オシロスコープ５は、入力される信号の電圧と予め設定された閾電圧Ｖ０とを比較し、入力される信号の電圧が閾電圧Ｖ０になるまでの時間を測定する。
【００５３】
図５に示す例では、ドライバピンブロック１１ａ〜１１ｎの各々から出力されて合成されたドライバ信号（曲線Ｒ１）の遅延時間はｔｄ１であり、ＩＯピンブロック１２ａ〜１２ｎの各々から出力されて合成されたドライバ信号（曲線Ｒ２）の遅延時間はｔｄ２である。オシロスコープ５で測定された遅延時間は制御装置１３に入力され、制御装置１３は入力された遅延時間の差分（Δｔｄ＝｜ｔｄ１−ｔｄ２｜）を求め、この差分を補正データとして記憶する。尚、詳細は後述するが、この補正データΔｔｄは、ドライバピンブロック１１ａ〜１１ｎの各々の信号出力タイミングを調整する際に用いられる。
【００５４】
オシロスコープ５を用いた測定を終えると、ＩＯピンブロック１２ａ〜１２ｎの各々から出力されて合成されたドライバ信号を用いて、ＩＯピンブロック１２ａ〜１２ｎにおける信号測定タイミングの調整が並行して行われる（ステップＳ１４：第３ステップ）。具体的には、ステップＳ１３と同様に、制御装置１３が、ＩＯピンブロック１２ａ〜１２ｎの各々から振幅が同一のドライバ信号を同一のタイミングで出力させる。ＩＯピンブロック１２ａ〜１２ｎの各々から出力されたドライバ信号は調整用金座３ａによって合成され、この合成された信号は入力端子４５ａ〜４５ｎを介してＩＯピンブロック１２ａ〜１２ｎの各々に入力される。尚、このときは接触用金座５２ａ〜５２ｎの何れにも接触端子４ａが接触していない状態にするのが望ましい。
【００５５】
ドライバ信号がＩＯピンブロック１２ａ〜１２ｎの各々に入力されると、ＩＯピンブロック１２ａ〜１２ｎ内の電圧比較回路４６で所定の電圧とそれぞれ比較され、その比較結果を示す信号が電圧比較回路４６から論理比較器４７に入力される。ＩＯピンブロック１２ａ〜１２ｎの各々の論理比較器４７は、入力される判定ストロボ信号Ｂ３ａ〜Ｂ３ｎの各々のタイミングで、電圧比較回路４６からの信号の電圧と所定の判定電圧値とを比較し、その結果（パス又はフェイル）を示す信号を判定信号Ｆａ〜Ｆｎとして制御装置１３に出力する。制御装置１３は、ＩＯピンブロック１２ａ〜１２ｎの各々から出力される判定信号Ｆａ〜Ｆｎを参照しつつ可変遅延量データＤ３ａ〜Ｄ３ｎをそれぞれ個別に調整してＩＯピンブロック１２ａ〜１２ｎの各々に設けられた可変遅延回路４９における遅延量を個別に制御し、判定信号Ｆａ〜Ｆｎの各々ががフェイル（Ｈ（ハイ））からパス（Ｌ（ロー））に変化するときの可変遅延量データＤ３ａ〜Ｄ３ｎの値を個別に求める。尚、以上の処理が、ＩＯピンブロック１２ａ〜１２ｎの各々で並行して行われる。
【００５６】
図６は、ＩＯピンブロック１２ａ，１２ｎにおける信号測定タイミング調整を説明するための図である。尚、ここではＩＯピンブロック１２ａ，１２ｎを例に挙げて説明するが、他のＩＯピンブロックについても同様の方法で信号測定タイミング調整が行われる。図６において、符号Ｒ１１を付した曲線はＩＯピンブロック１２ａに入力されるドライバ信号の電圧の時間変化を示す観測波形であり、符号Ｒ１２を付した曲線はＩＯピンブロック１２ｎに入力されるドライバ信号の電圧の時間変化を示す観測波形である。また、図６においては、ＩＯピンブロック１２ａで用いられる判定ストロボ信号Ｂ３ａ及びＩＯピンブロック１２ａから出力される判定信号Ｆａをドライバ信号Ｒ１１とともに図示している。同様に、ＩＯピンブロック１２ｎで用いられる判定ストロボ信号Ｂ３ｎ（図１〜図３においては図示省略）及びＩＯピンブロック１２ｎから出力される判定信号Ｆｎをドライバ信号Ｒ１２とともに図示している。
【００５７】
尚、図６においては、ドライバ信号Ｒ１１とともに図示された判定ストロボ信号Ｂ３ａ及び判定信号Ｆａが３組あるが、これは制御装置１３からＩＯピンブロック１２ａに出力される可変遅延量データＤ３ａの値を「０」，「５」，「１０」に設定したときの判定ストロボ信号Ｂ３ａ及び判定信号Ｆａをそれぞれ示している。同様に、ドライバ信号Ｒ１２とともに図示された判定ストロボ信号Ｂ３ｎ及び判定信号Ｆｎが４組あるが、これは制御装置１３からＩＯピンブロック１２ｎに出力される可変遅延量データＤ３ｎの値を「０」，「５」，「１０」，「１８」に設定したときの判定ストロボ信号Ｂ３ｎ及び判定信号Ｆｎをそれぞれ示している。
【００５８】
ここで、最初にＩＯピンブロック１２ａの信号測定タイミング調整について説明する。前述した通り、ＩＯピンブロック１２ａに入力されたドライバ信号Ｒ１１は、電圧比較器４６を介して論理比較器４７に入力され、判定ストロボ信号Ｂ３ａのタイミング（立ち上がりのタイミング）で所定の判定電圧値Ｖ１と比較され、その結果（パス又はフェイル）を示す信号が判定信号Ｆａとして制御装置１３に出力される。図６に示す通り、可変遅延量データＤ３ａの値が「０」又は「５」に設定されている場合には、判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ１１の電圧値は判定電圧値Ｖ１より低いため、判定信号Ｆａはフェイル（Ｈ）となる。一方、可変遅延量データＤ３ａの値が「１０」に設定されている場合には、判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ１１の電圧値は判定電圧値Ｖ１であるため、判定信号Ｆａはパス（Ｌ）となる。制御装置１３は、判定信号Ｆａがフェイル（Ｈ）からパス（Ｌ）に変化したときの可変遅延量データＤ３ａの値（図６に示す例では「１０」）を、ＩＯピンブロック１２ａの信号測定タイミング調整値として求める。
【００５９】
次に、ＩＯピンブロック１２ｎの信号測定タイミング調整について説明する。ＩＯピンブロック１２ｎに入力されたドライバ信号Ｒ１２も判定ストロボ信号Ｂ３ｎのタイミング（立ち上がりのタイミング）で所定の判定電圧値Ｖ２と比較され、その結果（パス又はフェイル）を示す信号が判定信号Ｆｎとして制御装置１３に出力される。図６に示す通り、可変遅延量データＤ３ｎの値が「０」，「５」，又は「１０」に設定されている場合には、判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ１２の電圧値は判定電圧値Ｖ２より低いため、判定信号Ｆｎはフェイル（Ｈ）となる。一方、可変遅延量データＤ３ｎの値が「１８」に設定されている場合には、判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ１２の電圧値は判定電圧値Ｖ２であるため、判定信号Ｆｎはパス（Ｌ）となる。制御装置１３は、判定信号Ｆｎがフェイル（Ｈ）からパス（Ｌ）に変化したときの可変遅延量データＤ３ｎの値（図６に示す例では「１８」）を、ＩＯピンブロック１２ｎの信号測定タイミング調整値として求める。
【００６０】
制御装置１３は、以上の処理をＩＯピンブロック１２ａ〜１２ｎの各々について並行して行い、ＩＯピンブロック１２ａ〜１２ｎの信号測定タイミング調整値をそれぞれ求める。以上の処理が終了すると、制御装置１３は、求めた信号測定タイミング調整値を可変遅延量データＤ３ａ〜Ｄ３ｎとしてＩＯピンブロック１２ａ〜１２ｎの各々に出力して各ＩＯピンブロック１２ａ〜１２ｎに設けられた可変遅延回路４９における遅延量を設定する。これにより、ＩＯピンブロック１２ａ〜１２ｎにおける信号測定タイミング調整が完了する。
【００６１】
以上の処理が終了すると、制御装置１３は、読み込んだ調整手順データに従って、半導体試験装置本体２のインターフェイス部に配置されている調整用治具３ａ及び切替装置４を取り外すとともに、半導体試験装置本体２のインターフェイス部に調整用治具３ｂを配置する（ステップＳ１５：第４ステップ）。これにより、図２に示す通り、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎが調整用治具３ｂに設けられた接触用金座６１ａ〜６１ｎにそれぞれ一対一で接続され、また、ＩＯピンブロック１２ａ〜１２ｎの信号出力端子４４ａ〜４４ｎ及び信号入力端子４５ａ〜４５ｎが調整用治具３ｂに設けられた接触用金座６２ａ〜６２ｎにそれぞれ接続された状態になる。
【００６２】
次に、ＩＯピンブロック１２ａ〜１２ｎの各々における信号出力タイミング調整が並行して行われる（ステップＳ１６：第５ステップ）。具体的には、制御装置１３が、ＩＯピンブロック１２ａ〜１２ｎからドライバ信号を出力させる。ＩＯピンブロック１２ａ〜１２ｎから出力されたドライバ信号はＩＯピンブロック１２ａ〜１２ｎにそれぞれ入力される。ここで、ＩＯピンブロック１２ａを例に挙げると、図２に示す通り、調整用治具３ｂによってＩＯピンブロック１２ａの信号出力端４４ａと信号入力端４５ａとが電気的に接続されているため、信号出力端４４ａから出力されたドライバ信号は、信号入力端４５ａから信号測定タイミング調整が完了したＩＯピンブロック１２ａに入力される。
【００６３】
ＩＯピンブロック１２ａに入力されたドライバ信号は、論理比較器４７において所定の判定電圧値と比較され、その結果（パス又はフェイル）を示す信号が判定信号Ｆａとして制御装置１３に出力される。制御装置１３は、ＩＯピンブロック１２ａから出力される判定信号Ｆａを参照しつつＩＯピンブロック１２ａに与える可変遅延量データＤ２ａを調整して可変遅延回路４２における遅延量を制御し、判定信号Ｆａがパス（Ｌ）からフェイル（Ｈ）に変化するときの可変遅延量データＤ２ａの値を求める。以上の処理がＩＯピンブロック１２ａ〜１２ｎについて並行して行われ、ＩＯピンブロック１２ａ〜１２ｎの各々における信号出力タイミング調整が行われる。
【００６４】
図７は、ＩＯピンブロック１２ａ，１２ｎにおける信号出力タイミング調整を説明するための図である。尚、ここではＩＯピンブロック１２ａ，１２ｎを例に挙げて説明するが、他のＩＯピンブロックについても同様の方法で信号出力タイミング調整が行われる。図７において、符号Ｒ２１を付した曲線は信号出力タイミング調整前にＩＯピンブロック１２ａから出力されたドライバ信号（ＩＯピンブロック１２ａに入力されたドライバ信号）の電圧の時間変化を示す観測波形であり、符号Ｒ２２を付した曲線は信号出力タイミング調整後にＩＯピンブロック１２ａから出力されるドライバ信号（ＩＯピンブロック１２ａに入力されるドライバ信号）の電圧の時間変化を示す観測波形である。
【００６５】
また、図７において、符号Ｒ３１を付した曲線は信号出力タイミング調整前にＩＯピンブロック１２ｎから出力されたドライバ信号（ＩＯピンブロック１２ｎに入力されたドライバ信号）の電圧の時間変化を示す観測波形であり、符号Ｒ３２を付した曲線は信号出力タイミング調整後にＩＯピンブロック１２ｎから出力されるドライバ信号（ＩＯピンブロック１２ｎに入力されるドライバ信号）の電圧の時間変化を示す観測波形である。更に、図７においては、ＩＯピンブロック１２ａで用いられる判定ストロボ信号Ｂ３ａ及びＩＯピンブロック１２ａから出力される判定信号Ｆａをドライバ信号Ｒ２１，Ｒ２２とともに図示している。同様に、ＩＯピンブロック１２ｎで用いられる判定ストロボ信号Ｂ３ｎ及びＩＯピンブロック１２ｎから出力される判定信号Ｆｎをドライバ信号Ｒ３１，Ｒ３２とともに図示している。
【００６６】
ここで、最初にＩＯピンブロック１２ａの信号出力タイミング調整について説明する。図７に示すドライバ信号Ｒ２１がＩＯピンブロック１２ａに入力されると、判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ２１の電圧値は判定電圧値Ｖ１以上であるため、図７中において破線で示す通り、判定信号Ｆａはパス（Ｌ）となる。一方、制御装置１３がＩＯピンブロック１２ａに与える可変遅延量データＤ２ａを可変させて図７に示すドライバ信号Ｒ２２がＩＯピンブロック１２ａに入力されると、判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ２２の電圧値は判定電圧値Ｖ１よりも低いため、図７中において実線で示す通り、判定信号Ｆａはフェイル（Ｈ）となる。制御装置１３は、判定信号Ｆａがパス（Ｌ）からフェイル（Ｈ）に変化したときの可変遅延量データＤ２ａの値を、ＩＯピンブロック１２ａの信号出力タイミング調整値として求める。
【００６７】
次に、ＩＯピンブロック１２ｎの信号出力タイミング調整について説明する。図７に示すドライバ信号Ｒ３１がＩＯピンブロック１２ｎに入力されると、判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ３１の電圧値は判定電圧値Ｖ２以上であるため、図７中において破線で示す通り、判定信号Ｆｎはパス（Ｌ）となる。一方、制御装置１３がＩＯピンブロック１２ｎに与える可変遅延量データＤ２ｎを可変させて図７に示すドライバ信号Ｒ３２がＩＯピンブロック１２ｎに入力されると、判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ３２の電圧値は判定電圧値Ｖ２よりも低いため、図７中において実線で示す通り、判定信号Ｆｎはフェイル（Ｈ）となる。制御装置１３は、判定信号Ｆｎがパス（Ｌ）からフェイル（Ｈ）に変化したときの可変遅延量データＤ２ｎの値を、ＩＯピンブロック１２ｎの信号出力タイミング調整値として求める。
【００６８】
制御装置１３は、以上の処理をＩＯピンブロック１２ａ〜１２ｎの各々について並行して行い、ＩＯピンブロック１２ａ〜１２ｎの信号出力タイミング調整値をそれぞれ求める。以上の処理が終了すると、制御装置１３は、求めた信号出力タイミング調整値を可変遅延量データＤ２ａ〜Ｄ２ｎとしてＩＯピンブロック１２ａ〜１２ｎの各々に出力して各ＩＯピンブロック１２ａ〜１２ｎに設けられた可変遅延回路４２における遅延量を設定する。これにより、ＩＯピンブロック１２ａ〜１２ｎにおける信号出力タイミング調整が完了する。尚、図７において、ＩＯピンブロック１２ａで用いられる判定ストロボ信号Ｂ３ａのタイミングと、ＩＯピンブロック１２ｎで用いられる判定ストロボ信号Ｂ３ａのタイミングとがΔｔ０だけずれているが、これは図２に示す接触用金座５２ａからＩＯピンブロック１２ａに設けられた論理比較器４７までの信号遅延量と、接触用金座５２ｎからＩＯピンブロック１２ｎに設けられた論理比較器４７までの信号遅延量とが異なるからである。
【００６９】
以上の処理が終了すると、制御装置１３は、読み込んだ調整手順データに従って、半導体試験装置本体２のインターフェイス部に配置されている調整用治具３ｂを取り外すとともに、半導体試験装置本体２のインターフェイス部に調整用治具３ｃを配置する（ステップＳ１７：第６ステップ）。これにより、図３に示す通り、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎがＩＯピンブロック１２ａ〜１２ｎの信号入力端子４５ａ〜４５ｎにそれぞれ一対一に接続された状態になる。
【００７０】
次に、ドライバピンブロック１１ａ〜１１ｎの各々における信号出力タイミング調整が並行して行われる（ステップＳ１８：第７ステップ）。具体的には、まず制御装置１３がステップＳ１３で求めた補正データΔｔｄを用いてＩＯピンブロック１２ａ〜１２ｎの各々における信号測定タイミングを補正する。これは、ドライバピンブロック１１ａ〜１１ｎの出力端子３４ａ〜３４ｎは開放端になっており、図５に示す通り、ドライバピンブロック１１ａ〜１１ｎから出力されるドライバ信号と、ＩＯピンブロック１２ａ〜１２ｎから出力されるドライバ信号との間には時間ずれが生ずるからである。
【００７１】
以上の補正が終了すると、制御装置１３は、ドライバピンブロック１１ａ〜１１ｎからドライバ信号を出力させる。ドライバピンブロック１１ａ〜１１ｎから出力されたドライバ信号はＩＯピンブロック１２ａ〜１２ｎにそれぞれ入力される。ＩＯピンブロック１２ａ〜１２ｎにそれぞれ入力されたドライバ信号は、論理比較器４７において所定の判定電圧値と比較され、その結果（パス又はフェイル）を示す信号が判定信号Ｆａ〜Ｆｎとして制御装置１３に出力される。制御装置１３は、ＩＯピンブロック１２ａから出力される判定信号Ｆａを参照しつつドライバピンブロック１１ａに与える可変遅延量データＤ１ａを調整して可変遅延回路３２における遅延量を制御し、判定信号Ｆａがパス（Ｌ）からフェイル（Ｈ）に変化するときの可変遅延量データＤ１ａの値を求める。以上の処理がドライバピンブロック１１ａ〜１１ｎについて並行して行われ、ドライバピンブロック１１ａ〜１１ｎの各々における信号出力タイミング調整が行われる。
【００７２】
図８は、ドライバピンブロック１１ａ，１１ｎにおける信号出力タイミング調整を説明するための図である。尚、ここではドライバピンブロック１１ａ，１１ｎを例に挙げて説明するが、他のドライバピンブロックについても同様の方法で信号出力タイミング調整が行われる。図８において、符号Ｒ４１を付した曲線は信号出力タイミング調整前にドライバピンブロック１１ａから出力されたドライバ信号（ＩＯピンブロック１２ａに入力されたドライバ信号）の電圧の時間変化を示す観測波形であり、符号Ｒ４２を付した曲線は信号出力タイミング調整後にドライバピンブロック１１ａから出力されるドライバ信号（ＩＯピンブロック１２ａに入力されるドライバ信号）の電圧の時間変化を示す観測波形である。
【００７３】
また、図８において、符号Ｒ５１を付した曲線は信号出力タイミング調整前にドライバピンブロック１１ｎから出力されたドライバ信号（ＩＯピンブロック１２ｎに入力されたドライバ信号）の電圧の時間変化を示す観測波形であり、符号Ｒ５２を付した曲線は信号出力タイミング調整後にドライバピンブロック１１ｎから出力されるドライバ信号（ＩＯピンブロック１２ｎに入力されるドライバ信号）の電圧の時間変化を示す観測波形である。更に、図８においては、ＩＯピンブロック１２ａで用いられる判定ストロボ信号Ｂ３ａ及びＩＯピンブロック１２ａから出力される判定信号Ｆａをドライバ信号Ｒ４１，Ｒ４２とともに図示している。同様に、ＩＯピンブロック１２ｎで用いられる判定ストロボ信号Ｂ３ｎ及びＩＯピンブロック１２ｎから出力される判定信号Ｆｎをドライバ信号Ｒ５１，Ｒ５２とともに図示している。
【００７４】
ここで、図８中において破線で示す判定ストロボ信号Ｂ３ａ，Ｂ３ｎは、ステップＳ１４で信号測定タイミングが調整されたＩＯピンブロック１２ａ，１２ｎで用いられる判定ストロボ信号をそれぞれ表している。一方、図８中において実線で示す判定ストロボ信号Ｂ３ａ，Ｂ３ｎは、制御装置１３によって補正データΔｔｄの分だけ信号測定タイミングが補正されたＩＯピンブロック１２ａ，１２ｎで用いられる判定ストロボ信号をそれぞれ表している。図５を参照すると、ドライバ信号Ｒ２に対してドライバ信号Ｒ１が先行しているため、破線で示す判定ストロボ信号よりも実線で示す判定ストロボ信号が補正データΔｔｄの分だけ時間的に先行している。
【００７５】
最初にドライバピンブロック１１ａの信号出力タイミング調整について説明する。図８に示すドライバ信号Ｒ４１がＩＯピンブロック１２ａに入力されると、実線で示す判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ４１の電圧値は判定電圧値Ｖ１以上であるため、図８中において破線で示す通り、判定信号Ｆａはパス（Ｌ）となる。一方、制御装置１３がドライバピンブロック１１ａに与える可変遅延量データＤ１ａを可変させて図８に示すドライバ信号Ｒ４２がＩＯピンブロック１２ａに入力されると、判定ストロボ信号Ｂ３ａの立ち上がりのタイミングにおけるドライバ信号Ｒ４２の電圧値は判定電圧値Ｖ１よりも低いため、図８中において実線で示す通り、判定信号Ｆａはフェイル（Ｈ）となる。制御装置１３は、判定信号Ｆａがパス（Ｌ）からフェイル（Ｈ）に変化したときの可変遅延量データＤ１ａの値を、ドライバピンブロック１１ａの信号出力タイミング調整値として求める。
【００７６】
次に、ドライバピンブロック１１ｎの信号出力タイミング調整について説明する。図８に示すドライバ信号Ｒ５１がＩＯピンブロック１２ｎに入力されると、実線で示す判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ５１の電圧値は判定電圧値Ｖ２以上であるため、図８中において破線で示す通り、判定信号Ｆｎはパス（Ｌ）となる。一方、制御装置１３がドライバピンブロック１１ｎに与える可変遅延量データＤ１ｎを可変させて図８に示すドライバ信号Ｒ５２がＩＯピンブロック１２ｎに入力されると、判定ストロボ信号Ｂ３ｎの立ち上がりのタイミングにおけるドライバ信号Ｒ５２の電圧値は判定電圧値Ｖ２よりも低いため、図８中において実線で示す通り、判定信号Ｆｎはフェイル（Ｈ）となる。制御装置１３は、判定信号Ｆｎがパス（Ｌ）からフェイル（Ｈ）に変化したときの可変遅延量データＤ１ｎの値を、ドライバピンブロック１１ｎの信号出力タイミング調整値として求める。
【００７７】
制御装置１３は、以上の処理をドライバピンブロック１１ａ〜１１ｎの各々について並行して行い、ドライバピンブロック１１ａ〜１１ｎの信号出力タイミング調整値をそれぞれ求める。以上の処理が終了すると、制御装置１３は、求めた信号出力タイミング調整値を可変遅延量データＤ１ａ〜Ｄ１ｎとしてドライバピンブロック１１ａ〜１１ｎの各々に出力して各ドライバピンブロック１１ａ〜１１ｎに設けられた可変遅延回路３２における遅延量を設定する。これにより、ドライバピンブロック１１ａ〜１１ｎにおける信号出力タイミング調整が完了する。
【００７８】
以上説明した本実施形態の半導体試験装置１及びその調整方法においては、ドライバピンブロック１１ａ〜１１ｎの信号出力端子３４ａ〜３４ｎと、ＩＯピンブロック１２ａ〜１２ｂの信号出力端子４４ａ〜４４ｎ及び信号入力端子４５ａ〜４５ｎとを所定の接続関係にする調整治具３ａ〜３ｃを交換しつつ、ＩＯピンブロック１２ａ〜１２ｂの信号測定タイミング、ＩＯピンブロック１２ａ〜１２ｂの信号出力タイミング、及びドライバピンブロック１１ａ〜１１ｎの信号出力タイミングをそれぞれ並行して調整している。このため、半導体試験装置１のタイミング調整を短時間で行うことができる。具体的には、従来は数時間程度要していた調整時間を半分以下に短縮することができる。
【００７９】
また、本実施形態の半導体試験装置１及びその調整方法は、ドライバピンブロック１１ａ〜１１ｎの各々から出力されるドライバ信号を合成した信号の遅延時間と、ＩＯピンブロック１２ａ〜１２ｂの各々から出力されるドライバ信号を合成した信号の遅延時間をオシロスコープ５を用いて測定している。そして、これらの差を示す補正データΔｔｄを求め、これを加味してドライバピンブロック１１ａ〜１１ｎの信号出力タイミングを調整している。このため、ドライバピンブロック１１ａ〜１１ｎの実際の使用時の状態（出力端が開放端となっている状態）での出力信号タイミング調整を行うことができ、高精度のタイミング調整が可能である。
【００８０】
以上、本発明の実施形態による半導体試験装置及びその調整方法について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、説明の簡単のためにドライバピンブロック１１ａ〜１１ｎの数とＩＯピンブロック１２ａ〜１２ｎの数とが同数である場合を例に挙げて説明したが、これらの数が異なる場合であっても本発明を適用することができる。かかる場合において、ドライバピンブロック１１ａ〜１１ｎの数がＩＯピンブロック１２ａ〜１２ｎの数よりも多いときには、信号出力タイミングの調整を行うことができないドライバピンブロックが存在することになる。しかしながら、このようなドライバピンブロックをＩＯピンブロックと接続する新たな調整用治具を用意することで対応が可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示す図である。
【図２】本発明の一実施形態による半導体試験装置の要部構成を示す図である。
【図３】本発明の一実施形態による半導体試験装置の要部構成を示す図である。
【図４】本発明の一実施形態における半導体試験装置の調整方法を示すフローチャートである。
【図５】オシロスコープ５に入力されるドライバ信号の電圧の時間変化の一例を示す図である。
【図６】ＩＯピンブロック１２ａ，１２ｎにおける信号測定タイミング調整を説明するための図である。
【図７】ＩＯピンブロック１２ａ，１２ｎにおける信号出力タイミング調整を説明するための図である。
【図８】ドライバピンブロック１１ａ，１１ｎにおける信号出力タイミング調整を説明するための図である。
【図９】従来の半導体試験装置の要部構成を示す図である。
【図１０】従来の半導体試験装置の調整方法を示すフローチャートである。
【符号の説明】
【００８２】
１ 半導体試験装置
３ａ〜３ｃ 調整用治具
５ オシロスコープ
１１ａ〜１１ｎ ドライバピンブロック
１２ａ〜１２ｎ ＩＯピンブロック
１３ 制御装置
３４ａ〜３４ｎ 信号出力端子
４４ａ〜４４ｎ 信号出力端子
４５ａ〜４５ｎ 信号入力端子
【特許請求の範囲】
【請求項１】
被試験デバイスの信号入力ピンに与える信号を出力する複数の第１ピンブロックと、前記被試験デバイスの信号入出力ピンに与える信号を出力するとともに当該信号入出力ピンから出力される信号を測定する複数の第２ピンブロックとを備える半導体試験装置において、
前記第１ピンブロックの信号出力端子並びに前記第２ピンブロックの信号入力端子及び信号出力端子を所定の接続状態にする交換可能な複数の調整用治具を備えることを特徴とする半導体試験装置。
【請求項２】
前記複数の調整用治具は、
前記第１ピンブロックの信号出力端子の全てが互いに接続されるとともに、前記第２ピンブロックの信号入力端子及び信号出力端子の全てが互いに接続された接続状態にする第１調整用治具と、
前記第２ピンブロックの信号入力端子と信号出力端子とが、前記第２ピンブロック毎に接続された接続状態にする第２調整用治具と、
前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とが一対一に接続された接続状態にする第３調整用治具と
を含むことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記複数の調整用治具の交換制御を行うとともに、前記第１ピンブロックにおける信号出力タイミング、並びに、前記第２ピンブロックにおける信号出力タイミング及び信号測定タイミングを制御する制御装置を備えることを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記第１調整用治具により信号出力端子の全てが互いに接続された第１ピンブロックから出力される信号と、前記第１調整用治具により信号入力端子及び信号出力端子の全てが互いに接続された第２ピンブロックから出力される信号とを測定する測定装置を備えることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記制御装置は、前記第１調整用治具により信号入力端子及び信号出力端子の全てが互いに接続された第２ピンブロックから出力される信号を当該第２ピンブロックの各々で測定して得られる信号に基づいて、当該第２ピンブロックの各々における信号測定タイミングを制御することを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記制御装置は、前記第２調整用治具により信号入力端子と信号出力端子とが前記第２ピンブロック毎に接続されている状態で、前記第２ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、当該第２ピンブロックの各々における信号出力タイミングを制御することを特徴とする請求項５記載の半導体試験装置。
【請求項７】
前記制御装置は、前記第３調整用治具により前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とが一対一に接続されている状態で、前記第１ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、当該第１ピンブロックの各々における信号出力タイミングを制御することを特徴とする請求項６記載の半導体試験装置。
【請求項８】
前記制御装置は、前記測定装置の測定結果を加味して第１ピンブロックの各々における信号出力タイミングを制御することを特徴とする請求項７記載の半導体試験装置。
【請求項９】
被試験デバイスの信号入力ピンに与える信号を出力する複数の第１ピンブロックと、前記被試験デバイスの信号入出力ピンに与える信号を出力するとともに当該信号入出力ピンから出力される信号を測定する複数の第２ピンブロックとを備える半導体試験装置の調整方法において、
前記第１ピンブロックの信号出力端子の全てを互いに接続するとともに、前記第２ピンブロックの信号入力端子及び信号出力端子の全てを互いに接続する第１調整用治具を配置する第１ステップと、
信号出力端子の全てが互いに接続された前記第１ピンブロックから出力される信号と、信号入力端子及び信号出力端子の全てが互いに接続された前記第２ピンブロックから出力される信号とを測定する第２ステップと、
信号入力端子及び信号出力端子の全てが互いに接続された前記第２ピンブロックから出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第２ピンブロックの各々における信号測定タイミングを調整する第３ステップと、
前記第２ピンブロックの信号入力端子と信号出力端子とを、前記第２ピンブロック毎に接続する第２調整用治具を配置する第４ステップと、
前記第２ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第２ピンブロックの各々における信号出力タイミングを調整する第５ステップと、
前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とを一対一に接続する第３調整用治具を配置する第６ステップと、
前記第１ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第１ピンブロックの各々における信号出力タイミングを、前記第２ステップで得られた測定結果を加味しつつ調整する第７ステップと
を含むことを特徴とする半導体試験装置の調整方法。
【請求項１】
被試験デバイスの信号入力ピンに与える信号を出力する複数の第１ピンブロックと、前記被試験デバイスの信号入出力ピンに与える信号を出力するとともに当該信号入出力ピンから出力される信号を測定する複数の第２ピンブロックとを備える半導体試験装置において、
前記第１ピンブロックの信号出力端子並びに前記第２ピンブロックの信号入力端子及び信号出力端子を所定の接続状態にする交換可能な複数の調整用治具を備えることを特徴とする半導体試験装置。
【請求項２】
前記複数の調整用治具は、
前記第１ピンブロックの信号出力端子の全てが互いに接続されるとともに、前記第２ピンブロックの信号入力端子及び信号出力端子の全てが互いに接続された接続状態にする第１調整用治具と、
前記第２ピンブロックの信号入力端子と信号出力端子とが、前記第２ピンブロック毎に接続された接続状態にする第２調整用治具と、
前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とが一対一に接続された接続状態にする第３調整用治具と
を含むことを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記複数の調整用治具の交換制御を行うとともに、前記第１ピンブロックにおける信号出力タイミング、並びに、前記第２ピンブロックにおける信号出力タイミング及び信号測定タイミングを制御する制御装置を備えることを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記第１調整用治具により信号出力端子の全てが互いに接続された第１ピンブロックから出力される信号と、前記第１調整用治具により信号入力端子及び信号出力端子の全てが互いに接続された第２ピンブロックから出力される信号とを測定する測定装置を備えることを特徴とする請求項３記載の半導体試験装置。
【請求項５】
前記制御装置は、前記第１調整用治具により信号入力端子及び信号出力端子の全てが互いに接続された第２ピンブロックから出力される信号を当該第２ピンブロックの各々で測定して得られる信号に基づいて、当該第２ピンブロックの各々における信号測定タイミングを制御することを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記制御装置は、前記第２調整用治具により信号入力端子と信号出力端子とが前記第２ピンブロック毎に接続されている状態で、前記第２ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、当該第２ピンブロックの各々における信号出力タイミングを制御することを特徴とする請求項５記載の半導体試験装置。
【請求項７】
前記制御装置は、前記第３調整用治具により前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とが一対一に接続されている状態で、前記第１ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、当該第１ピンブロックの各々における信号出力タイミングを制御することを特徴とする請求項６記載の半導体試験装置。
【請求項８】
前記制御装置は、前記測定装置の測定結果を加味して第１ピンブロックの各々における信号出力タイミングを制御することを特徴とする請求項７記載の半導体試験装置。
【請求項９】
被試験デバイスの信号入力ピンに与える信号を出力する複数の第１ピンブロックと、前記被試験デバイスの信号入出力ピンに与える信号を出力するとともに当該信号入出力ピンから出力される信号を測定する複数の第２ピンブロックとを備える半導体試験装置の調整方法において、
前記第１ピンブロックの信号出力端子の全てを互いに接続するとともに、前記第２ピンブロックの信号入力端子及び信号出力端子の全てを互いに接続する第１調整用治具を配置する第１ステップと、
信号出力端子の全てが互いに接続された前記第１ピンブロックから出力される信号と、信号入力端子及び信号出力端子の全てが互いに接続された前記第２ピンブロックから出力される信号とを測定する第２ステップと、
信号入力端子及び信号出力端子の全てが互いに接続された前記第２ピンブロックから出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第２ピンブロックの各々における信号測定タイミングを調整する第３ステップと、
前記第２ピンブロックの信号入力端子と信号出力端子とを、前記第２ピンブロック毎に接続する第２調整用治具を配置する第４ステップと、
前記第２ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第２ピンブロックの各々における信号出力タイミングを調整する第５ステップと、
前記第１ピンブロックの信号出力端子と前記第２ピンブロックの信号入力端子とを一対一に接続する第３調整用治具を配置する第６ステップと、
前記第１ピンブロックの各々から出力される信号を前記第２ピンブロックの各々で測定して得られる信号に基づいて、前記第１ピンブロックの各々における信号出力タイミングを、前記第２ステップで得られた測定結果を加味しつつ調整する第７ステップと
を含むことを特徴とする半導体試験装置の調整方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−１２２１８０（Ｐ２００８−１２２１８０Ａ）
【公開日】平成２０年５月２９日（２００８．５．２９）
【国際特許分類】
【出願番号】特願２００６−３０５１８３（Ｐ２００６−３０５１８３）
【出願日】平成１８年１１月１０日（２００６．１１．１０）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２０年５月２９日（２００８．５．２９）
【国際特許分類】
【出願日】平成１８年１１月１０日（２００６．１１．１０）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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