半導体集積回路装置
【課題】論理機能を有するシステムの小型化を図る。
【解決手段】第１電源電圧が印加される第１外部入力端子、第２電源電圧が印加される第２外部入力端子、第１入力信号が印加される第３外部入力端子、第２入力信号が印加される第４外部入力端子、接地電位が印加される第５外部入力端子及び信号を出力するための外部出力端子を有する。更に、第３外部入力端子からの信号を入力し信号レベルを変換して出力するレベルシフト回路及びその回路の出力信号を入力して外部出力端子に出力し第２入力信号に応じて出力をハイインピーダンス状態にすることが可能なトライステートバッファ回路を有する。レベルシフト回路は前段及び後段部分から構成され、第１電源電圧は前段部分の電源電圧として、第２電源電圧は後段部分及びトライステートバッファ回路の電源電圧として供給される。接地電圧はレベルシフト回路及びトライステートバッファ回路の接地電圧とされる。
【解決手段】第１電源電圧が印加される第１外部入力端子、第２電源電圧が印加される第２外部入力端子、第１入力信号が印加される第３外部入力端子、第２入力信号が印加される第４外部入力端子、接地電位が印加される第５外部入力端子及び信号を出力するための外部出力端子を有する。更に、第３外部入力端子からの信号を入力し信号レベルを変換して出力するレベルシフト回路及びその回路の出力信号を入力して外部出力端子に出力し第２入力信号に応じて出力をハイインピーダンス状態にすることが可能なトライステートバッファ回路を有する。レベルシフト回路は前段及び後段部分から構成され、第１電源電圧は前段部分の電源電圧として、第２電源電圧は後段部分及びトライステートバッファ回路の電源電圧として供給される。接地電圧はレベルシフト回路及びトライステートバッファ回路の接地電圧とされる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路技術さらには論理機能を有するレベル変換用半導体集積回路およびそれを使用したシステムに適用して有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータ（ＣＰＵ）を利用したシステムにおいては、ＣＰＵと各種の周辺ＬＳＩとを組み合わせて所望の機能を有するシステムが構築される。
【０００３】
ところで、近年、ＣＰＵは低消費電力化のため、従来主流であった電源電圧５Ｖの製品から３．３Ｖ、さらには１．８Ｖのように、低い電源電圧で動作するものが開発されている。一方、ＣＰＵと組み合わされる周辺ＬＳＩも次第に低電圧で動作するものが提供されるようになって来てはいるが、低電源電圧化製品の開発速度はＣＰＵよりも遅いため、汎用のＬＳＩを使用して新しいマイクロコンピュータ応用システムを開発しようとする場合に、システムの中に動作電源電圧の異なるＬＳＩが混在してしまうことが多い。
【０００４】
このような場合に、ＬＳＩ間の信号の送受信を可能にするためレベル変換用半導体集積回路が提供されている。かかるレベル変換用半導体集積回路には、一方向伝送すなわちレベルの低い信号をレベルの高い信号に変換するものやレベルの高い信号をレベルの低い信号に変換するもの他、双方向伝送が可能なものもある。レベル変換回路に関する発明としては、例えば特許文献１に記載されているものがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１００９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来提供されているレベル変換用半導体集積回路（以下、レベル変換用ＩＣと称する）はレベル変換機能のみしかなかった。しかしながら、新たにマイクロコンピュータ応用システムを開発しようとする場合、２つの信号をレベル変換しつつ論理和や論理積をとってＣＰＵへ入力したりその逆にＣＰＵの２つの出力信号をレベル変換しつつ論理和や論理積をとって他のＬＳＩへ供給したりしたい場合がある。従来このような場合には、別途提供されているロジックＩＣとレベル変換用ＩＣとを組み合わせるしかなかった。
【０００７】
ところが、携帯電話やＰＤＡ（Personal Digital Assistants）のような携帯用電子機器にあって小型軽量化に対する要求が高いため、上記のようにレベル変換用ＩＣの他にロジックＩＣを使用するとそれだけ部品点数が増加するためシステムの小型化の妨げとなる。また、従来提供されているロジックＩＣは、複数の論理ゲートを内蔵しているものが一般的であり、入出力信号数の少ないレベル変換用ＩＣと組み合わせた場合、使用しない無駄な論理を抱え込むことになり、このこともシステムの小型化の障害となっていた。
【０００８】
この発明の目的は、論理機能を有しシステムの小型化を図ることが容易なレベル変換用ＩＣを提供することにある。
【０００９】
この発明の他の目的は、レベルの低い信号をレベルの高い信号に変換したい箇所とレベルの高い信号をレベルの低い信号に変換する箇所のいずれの箇所にも同一のＩＣを使用することができしかもいずれの場合にも消費電流を増加させることがないレベル変換用ＩＣを提供することにある。
【００１０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１２】
すなわち、入力信号のレベルをシフトする複数のレベルシフト回路を有するレベル変換用ＩＣに、レベルシフトされた信号の論理をとる論理機能を設けるとともに、入力信号のレベルに対応した第１の電源電圧を印加する第１の電源電圧端子と出力信号のレベルに対応した第２の電源電圧を印加する第２の電源電圧端子とを設けるようにしたものである。
【００１３】
また、複数のレベルシフト回路の後段に所望の論理をとる論理回路を設ける場合、第１の電源電圧端子に印加された電源電圧はレベルシフト回路の前段部分に与え、第２の電源電圧端子に印加された電源電圧はレベルシフト回路の後段部分と論理回路に与えるようにする。
【００１４】
上記した手段によれば、２つの信号をレベル変換しつつ論理和や論理積をとってＣＰＵ等へ入力したりその逆にＣＰＵの２つの出力信号をレベル変換しつつ論理和や論理積をとって他のＬＳＩへ供給したりしたい場合に、従来のようにレベル変換用ＩＣにロジックＩＣを組み合わせる必要がなく、１つのＩＣで実現することができるため、システムの小型化を図ることが容易となる。また、２つの電源電圧端子を有するため、電源電圧端子に印加する電源電圧の関係を逆にすることで、レベルの低い信号をレベルの高い信号に変換したい箇所とレベルの高い信号をレベルの低い信号に変換する箇所のいずれの箇所にも同一のＩＣを使用することができる。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、本発明に従うと、論理機能を有しシステムの小型化を図ることが容易なレベル変換用ＩＣを実現することができる。また、レベルの低い信号をレベルの高い信号に変換したい箇所とレベルの高い信号をレベルの低い信号に変換する箇所のいずれの箇所にも同一のＩＣを使用することができ、しかもいずれの場合にも消費電流を増加させることがないレベル変換用ＩＣを実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るレベル変換機能と論理機能とを有する半導体集積回路装置の第１の実施例を示す論理構成図である。
【図２】レベル変換機能と論理機能とを有する第１の実施例の半導体集積回路装置の変形例を示す論理構成図である。
【図３】実施例のレベル変換用半導体集積回路内のレベルシフト回路の具体的な回路例を示す回路図である。
【図４】本発明に係るレベル変換機能と論理機能とを有する半導体集積回路装置の第２の実施例を示す論理構成図である。
【図５】本発明に係るレベル変換機能と論理機能とを有する半導体集積回路装置の第３の実施例を示す論理構成図である。
【図６】本発明に係るレベル変換機能と論理機能とを有する半導体集積回路装置を利用したマイクロコンピュータ応用システムの一例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１９】
図１は、本発明に係るレベル変換機能と論理機能とを有する半導体集積回路の第１の実施例を示す論理構成図である。
【００２０】
図１に示されているように、本実施例の半導体集積回路は、第１の入力信号ＩＮ１をレベルシフトする第１レベルシフト回路ＬＳ１と、第２の入力信号ＩＮ２をレベルシフトする第２レベルシフト回路ＬＳ２と、これらのレベルシフト回路ＬＳ１，ＬＳ２によりレベルシフトされた信号を入力としそれらの論理積をとった信号ＯＵＴを生成し出力する論理ゲート回路ＬＧとから構成されている。
【００２１】
そして、この半導体集積回路が形成された半導体チップには、第１の入力信号ＩＮ１が入力される外部端子Ｐｉｎ１と、第２の入力信号ＩＮ２が入力される外部端子Ｐｉｎ２と、論理ゲート回路ＬＧにより生成された信号ＯＵＴをチップ外部へ出力するための外部端子Ｐｏｕｔと、レベルシフト回路ＬＳ１，ＬＳ２の前段部へ供給されるべき電源電圧Ｖｃｃ１が印加される電源端子Ｐｓ１と、レベルシフト回路ＬＳ１，ＬＳ２の後段部および論理ゲート回路ＬＧへ供給されるべき電源電圧Ｖｃｃ２が印加される電源端子Ｐｓ２と、上記レベルシフト回路ＬＳ１，ＬＳ２と論理ゲート回路ＬＧに供給されるべき共通の接地電位ＧＮＤが印加される電源端子Ｐｓ３が設けられている。
【００２２】
図２は、論理ゲート回路ＬＧとして図１の半導体集積回路におけるＡＮＤゲートの代わりに２つの入力信号の論理和をとった信号を生成して出力するＯＲゲートを用いたものである。同様にして、論理ゲート回路ＬＧとしてＮＡＮＤゲートやＮＯＲゲート、イクスクルーシブＯＲゲート、インバータ、ハイレベルとロウレベルの他に出力ハイインピーダンス状態をとり得るスリーステートバッファなどを用いることも可能である。
【００２３】
図３は、図１に示されているレベルシフト回路ＬＳ１，ＬＳ２の具体的な回路例を示す。なお、図３において、ＭＯＳトランジスタを表わす記号に外向きの矢印が付されているのはＰチャンネルＭＯＳＦＥＴ、内向きの矢印が付されているのはＮチャンネルＭＯＳＦＥＴである。
【００２４】
図３に示されているように、本実施例のレベルシフト回路ＬＳ１，ＬＳ２は、電源電圧端子Ｖｃｃ１と接地点ＧＮＤとの間に直列に接続され入力信号ＩＮ１またはＩＮ２がゲート端子に印加されるＭＯＳトランジスタＱ１，Ｑ２からなるＣＭＯＳインバータ１１と、
該ＣＭＯＳインバータ１１の出力ノードＮ１の電位がゲート端子に印加されるＭＯＳトランジスタＱ３および該Ｑ３のドレイン端子と電源電圧端子Ｖｃｃ２との間に直列に接続されたＭＯＳトランジスタＱ４と、電源電圧端子Ｖｃｃ１と接地点ＧＮＤとの間に直列に接続されＣＭＯＳインバータ１１の出力ノードＮ１の電位がゲート端子に印加されるＭＯＳトランジスタＱ５，Ｑ６からなる第２のＣＭＯＳインバータ１２と、該ＣＭＯＳインバータ１２の出力ノードＮ３の電位がゲート端子に印加されるＭＯＳトランジスタＱ７および該Ｑ７のドレイン端子と電源電圧端子Ｖｃｃ２との間に直列に接続され前記トランジスタＱ３とＱ４の接続ノードＮ２の電位がゲート端子に印加されるＭＯＳトランジスタＱ８と、電源電圧端子Ｖｃｃ２と接地点ＧＮＤとの間に直列に接続され前記トランジスタＱ７とＱ８の接続ノードＮ４の電位がゲート端子に印加されるＭＯＳトランジスタＱ９，Ｑ１０からなるＣＭＯＳインバータ１３とから構成され、接続ノードＮ４の電位がＭＯＳトランジスタＱ４のゲート端子に印加されるように接続がなされている。
【００２５】
この実施例のレベルシフト回路は、入力信号ＩＮがハイレベルからロウレベルに変化すると、インバータ１１の出力ノードＮ１の電位がハイレベル（Ｖｃｃ１）となり、Ｑ３がオン状態となってトランジスタＱ８がオン状態となる。一方、ノードＮ１のハイレベルへの変化でインバータ１２の出力ノードＮ３の電位がロウレベル（ＧＮＤ）となり、Ｑ７がオフ状態となって前記Ｑ８がオンすることによってノードＮ４の電位がハイレベル（Ｖｃｃ２）となる。これによって、Ｑ４がオフ状態となりノードＮ２が完全にロウレベルになり貫通電流が防止されるとともに、ノードＮ４にはＶｃｃ１からＶｃｃ２にレベルシフトされた電位が現われる。この電位によってＣＭＯＳインバータ１３の出力がロウレベル（ＧＮＤ）となる。
【００２６】
また、逆に、入力信号ＩＮがロウレベルからハイレベルに変化すると、インバータ１１の出力ノードＮ１の電位がロウレベル（ＧＮＤ）となり、Ｑ３がオフ状態となる。一方、ノードＮ１の電位のロウレベルへの変化でインバータ１２の出力ノードＮ３の電位がハイレベル（Ｖｃｃ１）となり、Ｑ７がオン状態となってノードＮ４の電位がロウレベル（ＧＮＤ）となりトランジスタＱ４がオン状態となる。これによって、ノードＮ２の電位がハイレベル（Ｖｃｃ２）となりＱ８がオフされるとともに、ＣＭＯＳインバータ１３の出力がハイレベル（Ｖｃｃ２）となる。
【００２７】
この実施例のレベルシフト回路は、電源電圧Ｖｃｃ１が１．２Ｖのような低いレベルで、電源電圧Ｖｃｃ２が３．６Ｖのような高いレベルの場合には、０〜１．２Ｖの小振幅の入力信号ＩＮが０〜３．６Ｖのような大きな振幅の信号に変換されて出力される。一方、電源電圧Ｖｃｃ１が３．６Ｖのような高いレベルで、電源電圧Ｖｃｃ２が１．２Ｖのような低いレベルの場合には、０〜３．６Ｖの大振幅の入力信号ＩＮが０〜１．２Ｖのような小さな振幅の信号に変換されて出力される。しかも、いずれの向きのレベルシフトの際にも、回路内では連続して貫通電流が流れることはない。
【００２８】
図４は、本発明に係るレベル変換機能と論理機能とを有する半導体集積回路の第２の実施例を示す。
【００２９】
図１の実施例では、２つのレベルシフト回路ＬＳ１，ＬＳ２の前段に供給される電源電圧を同一（Ｖｃｃ１）にしているのに対し、この実施例は、２つのレベルシフト回路ＬＳ１，ＬＳ２の前段に供給される電源電圧を異ならせ、３つの電源電圧を用いるようにしたものである。この実施例によれば、例えば０〜１．２Ｖの振幅の入力信号と０〜２．５Ｖの振幅の入力信号のようにそれぞれ振幅の異なる２つの入力信号をレベルシフトして０〜３．６Ｖのような大きな振幅の信号に変換しかつ論理をとって信号を生成して出力することができるようになる。
【００３０】
図５は、本発明に係るレベル変換機能と論理機能とを有する半導体集積回路の第３の実施例を示す。
【００３１】
この実施例は、レベル変換機能を有する双方向バッファに適用したものである。図５において、ＬＳ１，ＬＳ２はレベルシフト回路、ＢＦＦ１，ＢＦＦ２はスリーステートのバッファ回路で、ＤＣＳはいずれのバッファを動作状態にするかすなわち信号の伝送方向を指定するための制御信号である。制御信号ＤＣＳがバッファ回路ＢＦＦ１を選択している場合、ＢＦＦ２は出力ハイインピーダンス状態とされ、制御信号ＤＣＳがバッファ回路ＢＦＦ２を選択している場合、ＢＦＦ１は出力ハイインピーダンス状態とされる。
【００３２】
本実施例の双方向バッファは、入力信号ＩＮ１（またはＩＮ２）と制御信号ＤＣＳを２つの入力信号とみなした場合、図５の双方向バッファは入力信号と制御信号ＤＣＳの組み合わせによって出力信号ＯＵＴの状態が変わるので論理機能を有していると言える。なお、バッファ回路ＢＦＦ１，ＢＦＦ２の回路形式あるいは制御信号の与え方によっては、制御信号ＤＣＳをレベルシフトする回路を設けた方が良い場合もある。
【００３３】
図６は、本発明に係るレベル変換機能と論理機能とを有する半導体集積回路を利用したマイクロコンピュータ応用システムの一例を示す。
【００３４】
この実施例のシステムは、例えば１．８Ｖのような電源電圧Ｖｃｃ１で動作するマイクロコンピュータないしはマイクロプロセッサ（ＣＰＵ）１００と、３．６Ｖのような電源電圧Ｖｃｃ２で動作する周辺ＬＳＩ１１１〜１１６及びチップセレクタ１２０とから構成されている。ＣＰＵ１００と周辺ＬＳＩ１１１〜１１６とは、バス１３０で接続され、バス１３０の途中には例えば図５に示されているような双方向トライステートバッファＩＣからなるバスバッファ１４１が設けられている。
【００３５】
また、周辺ＬＳＩ１１１〜１１６に対応してＣＰＵ１００からのリード／ライト信号のような制御信号とチップイネーブル信号／ＣＳとに基づいて、いずれかの周辺ＬＳＩを選択するための信号を生成するチップセレクタ１２０が設けられている。このチップセレクタ１２０は周辺ＬＳＩ１１１〜１１６と同じ電源電圧Ｖｃｃ２で動作するものが使用されている。そこで、ＣＰＵ１００から出力される０〜１．８Ｖの制御信号を、チップセレクタ１２０の入力に合わせて０〜３．６Ｖの信号に変換するとともに、ＡＮＤやＯＲなどの所望の論理をとってチップセレクタ１２０へ入力させるため例えば図１に示されているような論理機能付のレベル変換用ＩＣ１４２が設けられている。
【００３６】
さらに、この実施例のシステムには、電源電圧Ｖｃｃ２で動作する周辺ＬＳＩ１１１〜１１６から出力される割込み要求信号のような信号のＯＲなどの所望の論理をとってＣＰＵ１００へ入力させるため、例えば図２に示されているような論理機能付のレベル変換用ＩＣ１４３が設けられている。そして、上記バスバッファ１４１とレベル変換用ＩＣ１４２，１４３には、それぞれ電源電圧Ｖｃｃ１とＶｃｃ２の２つの電源電圧が供給されている。
【００３７】
ただし、レベル変換用ＩＣ１４２と１４３は、電源電圧の印加の仕方が逆である。すなわち、レベル変換用ＩＣ１４２は、信号入力側の電源電圧が１．８Ｖのような低いＶｃｃ１で、信号出力側の電源電圧が３．６Ｖのような高いＶｃｃ２であるのに対し、レベル変換用ＩＣ１４３は、信号入力側の電源電圧が３．６Ｖのような高いＶｃｃ２で、信号出力側の電源電圧が１．８Ｖのような低いＶｃｃ１である。ここで、着目すべきは、レベル変換用ＩＣ１４２と１４３は、電源電圧の印加の仕方が逆であるにもかかわらず、同一の構成つまり前記実施例のような構成のレベル変換用ＩＣを共通に用いることができる点である。
【００３８】
そして、このようにレベル変換用ＩＣ１４２と１４３に同一の構成のレベル変換用ＩＣを用いたとしても、レベル変換用ＩＣが２つの電源電圧端子を有する図３のようなＩＣであれば、ＩＣ内で無駄な貫通電流が流れないという利点がある。すなわち、図３に示す実施例のような２つの電源電圧端子を有するレベル変換用ＩＣであれば、貫通電流が流れるのを防止することができる。
【００３９】
さらに、図４に示す実施例の様にＶｃｃ１、Ｖｃｃ２Ｖｃｃ３の３つの電源電圧端子を有するレベル変換用ＩＣであれば、電源電圧Ｖｃｃ１で動作するＬＳＩから出力される信号と電源電圧Ｖｃｃ３で動作するＬＳＩから出力される信号との論理をとって、Ｖｃｃ１またはＶｃｃ３で動作するＬＳＩあるいはこれらと異なる電位の電源電圧Ｖｃｃ２で動作するＬＳＩへ入力させたい場合にも、不具合を生じさせることなく使用することができる。
【００４０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、レベルシフト回路の回路例を図３に示したが、レベルシフト回路は図３のものに限定されるものでなく、他の回路形式のものであっても良い。
【００４１】
また、前記実施例では、２個のレベルシフト回路と１個の論理ゲートを有するレベル変換用ＩＣを説明したが、３個以上のレベルシフト回路と２個以上の論理ゲートを設けたレベル変換用ＩＣに適用することができる。前記実施例のレベル変換用ＩＣでは、レベルシフト回路ＬＳ１，ＬＳ２と論理ゲートＬＧとで接地電位を共通にしているが、接地電位も分けるようにしても良い。
【００４２】
さらに、前記実施例のレベル変換用ＩＣでは、レベルシフト回路ＬＳ１，ＬＳ２と論理ゲートＬＧとを完全に別個の回路として構成したものを示したが、そのようなものに限定されず、例えば一方のレベルシフト回路の内部信号を他方のレベルシフト回路の内部ノードに入れて、レベルシフトを行なうのと同時に論理をとった信号を生成するような回路形式としても良い。
【００４３】
また、前記実施例では、ＭＯＳトランジスタで構成されたレベル変換用ＩＣを説明したが、本発明はバイポーラトランジスタで構成されたレベル変換用ＩＣに適用することも可能である。さらに、前記実施例では、レベル変換用ＩＣから論理をとってレベルシフトしたシングルの信号を出力するように構成されたものを示したが、差動の信号として出力するレベル変換用ＩＣも可能である。
【産業上の利用可能性】
【００４４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータ応用システムに適用した場合を説明したが、本発明はそれに限定されるものでなく、論理ＩＣで構成されたシステム一般およびアナログＩＣを一部に含むシステムにも利用することができる。
【符号の説明】
【００４５】
ＬＳ１，ＬＳ２ レベルシフト回路
ＬＧ 論理ゲート
１１，１２，１３ ＣＭＯＳインバータ
１００ マイクロプロセッサ（ＣＰＵ）
１１１〜１１６ 周辺ＬＳＩ
１２０ チップセレクタＩＣ
１３０ バス
１４１ バスバッファＩＣ
１４２，１４３ レベル変換用ＩＣ
【技術分野】
【０００１】
本発明は、半導体集積回路技術さらには論理機能を有するレベル変換用半導体集積回路およびそれを使用したシステムに適用して有効な技術に関する。
【背景技術】
【０００２】
マイクロコンピュータ（ＣＰＵ）を利用したシステムにおいては、ＣＰＵと各種の周辺ＬＳＩとを組み合わせて所望の機能を有するシステムが構築される。
【０００３】
ところで、近年、ＣＰＵは低消費電力化のため、従来主流であった電源電圧５Ｖの製品から３．３Ｖ、さらには１．８Ｖのように、低い電源電圧で動作するものが開発されている。一方、ＣＰＵと組み合わされる周辺ＬＳＩも次第に低電圧で動作するものが提供されるようになって来てはいるが、低電源電圧化製品の開発速度はＣＰＵよりも遅いため、汎用のＬＳＩを使用して新しいマイクロコンピュータ応用システムを開発しようとする場合に、システムの中に動作電源電圧の異なるＬＳＩが混在してしまうことが多い。
【０００４】
このような場合に、ＬＳＩ間の信号の送受信を可能にするためレベル変換用半導体集積回路が提供されている。かかるレベル変換用半導体集積回路には、一方向伝送すなわちレベルの低い信号をレベルの高い信号に変換するものやレベルの高い信号をレベルの低い信号に変換するもの他、双方向伝送が可能なものもある。レベル変換回路に関する発明としては、例えば特許文献１に記載されているものがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１００９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来提供されているレベル変換用半導体集積回路（以下、レベル変換用ＩＣと称する）はレベル変換機能のみしかなかった。しかしながら、新たにマイクロコンピュータ応用システムを開発しようとする場合、２つの信号をレベル変換しつつ論理和や論理積をとってＣＰＵへ入力したりその逆にＣＰＵの２つの出力信号をレベル変換しつつ論理和や論理積をとって他のＬＳＩへ供給したりしたい場合がある。従来このような場合には、別途提供されているロジックＩＣとレベル変換用ＩＣとを組み合わせるしかなかった。
【０００７】
ところが、携帯電話やＰＤＡ（Personal Digital Assistants）のような携帯用電子機器にあって小型軽量化に対する要求が高いため、上記のようにレベル変換用ＩＣの他にロジックＩＣを使用するとそれだけ部品点数が増加するためシステムの小型化の妨げとなる。また、従来提供されているロジックＩＣは、複数の論理ゲートを内蔵しているものが一般的であり、入出力信号数の少ないレベル変換用ＩＣと組み合わせた場合、使用しない無駄な論理を抱え込むことになり、このこともシステムの小型化の障害となっていた。
【０００８】
この発明の目的は、論理機能を有しシステムの小型化を図ることが容易なレベル変換用ＩＣを提供することにある。
【０００９】
この発明の他の目的は、レベルの低い信号をレベルの高い信号に変換したい箇所とレベルの高い信号をレベルの低い信号に変換する箇所のいずれの箇所にも同一のＩＣを使用することができしかもいずれの場合にも消費電流を増加させることがないレベル変換用ＩＣを提供することにある。
【００１０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１２】
すなわち、入力信号のレベルをシフトする複数のレベルシフト回路を有するレベル変換用ＩＣに、レベルシフトされた信号の論理をとる論理機能を設けるとともに、入力信号のレベルに対応した第１の電源電圧を印加する第１の電源電圧端子と出力信号のレベルに対応した第２の電源電圧を印加する第２の電源電圧端子とを設けるようにしたものである。
【００１３】
また、複数のレベルシフト回路の後段に所望の論理をとる論理回路を設ける場合、第１の電源電圧端子に印加された電源電圧はレベルシフト回路の前段部分に与え、第２の電源電圧端子に印加された電源電圧はレベルシフト回路の後段部分と論理回路に与えるようにする。
【００１４】
上記した手段によれば、２つの信号をレベル変換しつつ論理和や論理積をとってＣＰＵ等へ入力したりその逆にＣＰＵの２つの出力信号をレベル変換しつつ論理和や論理積をとって他のＬＳＩへ供給したりしたい場合に、従来のようにレベル変換用ＩＣにロジックＩＣを組み合わせる必要がなく、１つのＩＣで実現することができるため、システムの小型化を図ることが容易となる。また、２つの電源電圧端子を有するため、電源電圧端子に印加する電源電圧の関係を逆にすることで、レベルの低い信号をレベルの高い信号に変換したい箇所とレベルの高い信号をレベルの低い信号に変換する箇所のいずれの箇所にも同一のＩＣを使用することができる。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、本発明に従うと、論理機能を有しシステムの小型化を図ることが容易なレベル変換用ＩＣを実現することができる。また、レベルの低い信号をレベルの高い信号に変換したい箇所とレベルの高い信号をレベルの低い信号に変換する箇所のいずれの箇所にも同一のＩＣを使用することができ、しかもいずれの場合にも消費電流を増加させることがないレベル変換用ＩＣを実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るレベル変換機能と論理機能とを有する半導体集積回路装置の第１の実施例を示す論理構成図である。
【図２】レベル変換機能と論理機能とを有する第１の実施例の半導体集積回路装置の変形例を示す論理構成図である。
【図３】実施例のレベル変換用半導体集積回路内のレベルシフト回路の具体的な回路例を示す回路図である。
【図４】本発明に係るレベル変換機能と論理機能とを有する半導体集積回路装置の第２の実施例を示す論理構成図である。
【図５】本発明に係るレベル変換機能と論理機能とを有する半導体集積回路装置の第３の実施例を示す論理構成図である。
【図６】本発明に係るレベル変換機能と論理機能とを有する半導体集積回路装置を利用したマイクロコンピュータ応用システムの一例を示すブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１９】
図１は、本発明に係るレベル変換機能と論理機能とを有する半導体集積回路の第１の実施例を示す論理構成図である。
【００２０】
図１に示されているように、本実施例の半導体集積回路は、第１の入力信号ＩＮ１をレベルシフトする第１レベルシフト回路ＬＳ１と、第２の入力信号ＩＮ２をレベルシフトする第２レベルシフト回路ＬＳ２と、これらのレベルシフト回路ＬＳ１，ＬＳ２によりレベルシフトされた信号を入力としそれらの論理積をとった信号ＯＵＴを生成し出力する論理ゲート回路ＬＧとから構成されている。
【００２１】
そして、この半導体集積回路が形成された半導体チップには、第１の入力信号ＩＮ１が入力される外部端子Ｐｉｎ１と、第２の入力信号ＩＮ２が入力される外部端子Ｐｉｎ２と、論理ゲート回路ＬＧにより生成された信号ＯＵＴをチップ外部へ出力するための外部端子Ｐｏｕｔと、レベルシフト回路ＬＳ１，ＬＳ２の前段部へ供給されるべき電源電圧Ｖｃｃ１が印加される電源端子Ｐｓ１と、レベルシフト回路ＬＳ１，ＬＳ２の後段部および論理ゲート回路ＬＧへ供給されるべき電源電圧Ｖｃｃ２が印加される電源端子Ｐｓ２と、上記レベルシフト回路ＬＳ１，ＬＳ２と論理ゲート回路ＬＧに供給されるべき共通の接地電位ＧＮＤが印加される電源端子Ｐｓ３が設けられている。
【００２２】
図２は、論理ゲート回路ＬＧとして図１の半導体集積回路におけるＡＮＤゲートの代わりに２つの入力信号の論理和をとった信号を生成して出力するＯＲゲートを用いたものである。同様にして、論理ゲート回路ＬＧとしてＮＡＮＤゲートやＮＯＲゲート、イクスクルーシブＯＲゲート、インバータ、ハイレベルとロウレベルの他に出力ハイインピーダンス状態をとり得るスリーステートバッファなどを用いることも可能である。
【００２３】
図３は、図１に示されているレベルシフト回路ＬＳ１，ＬＳ２の具体的な回路例を示す。なお、図３において、ＭＯＳトランジスタを表わす記号に外向きの矢印が付されているのはＰチャンネルＭＯＳＦＥＴ、内向きの矢印が付されているのはＮチャンネルＭＯＳＦＥＴである。
【００２４】
図３に示されているように、本実施例のレベルシフト回路ＬＳ１，ＬＳ２は、電源電圧端子Ｖｃｃ１と接地点ＧＮＤとの間に直列に接続され入力信号ＩＮ１またはＩＮ２がゲート端子に印加されるＭＯＳトランジスタＱ１，Ｑ２からなるＣＭＯＳインバータ１１と、
該ＣＭＯＳインバータ１１の出力ノードＮ１の電位がゲート端子に印加されるＭＯＳトランジスタＱ３および該Ｑ３のドレイン端子と電源電圧端子Ｖｃｃ２との間に直列に接続されたＭＯＳトランジスタＱ４と、電源電圧端子Ｖｃｃ１と接地点ＧＮＤとの間に直列に接続されＣＭＯＳインバータ１１の出力ノードＮ１の電位がゲート端子に印加されるＭＯＳトランジスタＱ５，Ｑ６からなる第２のＣＭＯＳインバータ１２と、該ＣＭＯＳインバータ１２の出力ノードＮ３の電位がゲート端子に印加されるＭＯＳトランジスタＱ７および該Ｑ７のドレイン端子と電源電圧端子Ｖｃｃ２との間に直列に接続され前記トランジスタＱ３とＱ４の接続ノードＮ２の電位がゲート端子に印加されるＭＯＳトランジスタＱ８と、電源電圧端子Ｖｃｃ２と接地点ＧＮＤとの間に直列に接続され前記トランジスタＱ７とＱ８の接続ノードＮ４の電位がゲート端子に印加されるＭＯＳトランジスタＱ９，Ｑ１０からなるＣＭＯＳインバータ１３とから構成され、接続ノードＮ４の電位がＭＯＳトランジスタＱ４のゲート端子に印加されるように接続がなされている。
【００２５】
この実施例のレベルシフト回路は、入力信号ＩＮがハイレベルからロウレベルに変化すると、インバータ１１の出力ノードＮ１の電位がハイレベル（Ｖｃｃ１）となり、Ｑ３がオン状態となってトランジスタＱ８がオン状態となる。一方、ノードＮ１のハイレベルへの変化でインバータ１２の出力ノードＮ３の電位がロウレベル（ＧＮＤ）となり、Ｑ７がオフ状態となって前記Ｑ８がオンすることによってノードＮ４の電位がハイレベル（Ｖｃｃ２）となる。これによって、Ｑ４がオフ状態となりノードＮ２が完全にロウレベルになり貫通電流が防止されるとともに、ノードＮ４にはＶｃｃ１からＶｃｃ２にレベルシフトされた電位が現われる。この電位によってＣＭＯＳインバータ１３の出力がロウレベル（ＧＮＤ）となる。
【００２６】
また、逆に、入力信号ＩＮがロウレベルからハイレベルに変化すると、インバータ１１の出力ノードＮ１の電位がロウレベル（ＧＮＤ）となり、Ｑ３がオフ状態となる。一方、ノードＮ１の電位のロウレベルへの変化でインバータ１２の出力ノードＮ３の電位がハイレベル（Ｖｃｃ１）となり、Ｑ７がオン状態となってノードＮ４の電位がロウレベル（ＧＮＤ）となりトランジスタＱ４がオン状態となる。これによって、ノードＮ２の電位がハイレベル（Ｖｃｃ２）となりＱ８がオフされるとともに、ＣＭＯＳインバータ１３の出力がハイレベル（Ｖｃｃ２）となる。
【００２７】
この実施例のレベルシフト回路は、電源電圧Ｖｃｃ１が１．２Ｖのような低いレベルで、電源電圧Ｖｃｃ２が３．６Ｖのような高いレベルの場合には、０〜１．２Ｖの小振幅の入力信号ＩＮが０〜３．６Ｖのような大きな振幅の信号に変換されて出力される。一方、電源電圧Ｖｃｃ１が３．６Ｖのような高いレベルで、電源電圧Ｖｃｃ２が１．２Ｖのような低いレベルの場合には、０〜３．６Ｖの大振幅の入力信号ＩＮが０〜１．２Ｖのような小さな振幅の信号に変換されて出力される。しかも、いずれの向きのレベルシフトの際にも、回路内では連続して貫通電流が流れることはない。
【００２８】
図４は、本発明に係るレベル変換機能と論理機能とを有する半導体集積回路の第２の実施例を示す。
【００２９】
図１の実施例では、２つのレベルシフト回路ＬＳ１，ＬＳ２の前段に供給される電源電圧を同一（Ｖｃｃ１）にしているのに対し、この実施例は、２つのレベルシフト回路ＬＳ１，ＬＳ２の前段に供給される電源電圧を異ならせ、３つの電源電圧を用いるようにしたものである。この実施例によれば、例えば０〜１．２Ｖの振幅の入力信号と０〜２．５Ｖの振幅の入力信号のようにそれぞれ振幅の異なる２つの入力信号をレベルシフトして０〜３．６Ｖのような大きな振幅の信号に変換しかつ論理をとって信号を生成して出力することができるようになる。
【００３０】
図５は、本発明に係るレベル変換機能と論理機能とを有する半導体集積回路の第３の実施例を示す。
【００３１】
この実施例は、レベル変換機能を有する双方向バッファに適用したものである。図５において、ＬＳ１，ＬＳ２はレベルシフト回路、ＢＦＦ１，ＢＦＦ２はスリーステートのバッファ回路で、ＤＣＳはいずれのバッファを動作状態にするかすなわち信号の伝送方向を指定するための制御信号である。制御信号ＤＣＳがバッファ回路ＢＦＦ１を選択している場合、ＢＦＦ２は出力ハイインピーダンス状態とされ、制御信号ＤＣＳがバッファ回路ＢＦＦ２を選択している場合、ＢＦＦ１は出力ハイインピーダンス状態とされる。
【００３２】
本実施例の双方向バッファは、入力信号ＩＮ１（またはＩＮ２）と制御信号ＤＣＳを２つの入力信号とみなした場合、図５の双方向バッファは入力信号と制御信号ＤＣＳの組み合わせによって出力信号ＯＵＴの状態が変わるので論理機能を有していると言える。なお、バッファ回路ＢＦＦ１，ＢＦＦ２の回路形式あるいは制御信号の与え方によっては、制御信号ＤＣＳをレベルシフトする回路を設けた方が良い場合もある。
【００３３】
図６は、本発明に係るレベル変換機能と論理機能とを有する半導体集積回路を利用したマイクロコンピュータ応用システムの一例を示す。
【００３４】
この実施例のシステムは、例えば１．８Ｖのような電源電圧Ｖｃｃ１で動作するマイクロコンピュータないしはマイクロプロセッサ（ＣＰＵ）１００と、３．６Ｖのような電源電圧Ｖｃｃ２で動作する周辺ＬＳＩ１１１〜１１６及びチップセレクタ１２０とから構成されている。ＣＰＵ１００と周辺ＬＳＩ１１１〜１１６とは、バス１３０で接続され、バス１３０の途中には例えば図５に示されているような双方向トライステートバッファＩＣからなるバスバッファ１４１が設けられている。
【００３５】
また、周辺ＬＳＩ１１１〜１１６に対応してＣＰＵ１００からのリード／ライト信号のような制御信号とチップイネーブル信号／ＣＳとに基づいて、いずれかの周辺ＬＳＩを選択するための信号を生成するチップセレクタ１２０が設けられている。このチップセレクタ１２０は周辺ＬＳＩ１１１〜１１６と同じ電源電圧Ｖｃｃ２で動作するものが使用されている。そこで、ＣＰＵ１００から出力される０〜１．８Ｖの制御信号を、チップセレクタ１２０の入力に合わせて０〜３．６Ｖの信号に変換するとともに、ＡＮＤやＯＲなどの所望の論理をとってチップセレクタ１２０へ入力させるため例えば図１に示されているような論理機能付のレベル変換用ＩＣ１４２が設けられている。
【００３６】
さらに、この実施例のシステムには、電源電圧Ｖｃｃ２で動作する周辺ＬＳＩ１１１〜１１６から出力される割込み要求信号のような信号のＯＲなどの所望の論理をとってＣＰＵ１００へ入力させるため、例えば図２に示されているような論理機能付のレベル変換用ＩＣ１４３が設けられている。そして、上記バスバッファ１４１とレベル変換用ＩＣ１４２，１４３には、それぞれ電源電圧Ｖｃｃ１とＶｃｃ２の２つの電源電圧が供給されている。
【００３７】
ただし、レベル変換用ＩＣ１４２と１４３は、電源電圧の印加の仕方が逆である。すなわち、レベル変換用ＩＣ１４２は、信号入力側の電源電圧が１．８Ｖのような低いＶｃｃ１で、信号出力側の電源電圧が３．６Ｖのような高いＶｃｃ２であるのに対し、レベル変換用ＩＣ１４３は、信号入力側の電源電圧が３．６Ｖのような高いＶｃｃ２で、信号出力側の電源電圧が１．８Ｖのような低いＶｃｃ１である。ここで、着目すべきは、レベル変換用ＩＣ１４２と１４３は、電源電圧の印加の仕方が逆であるにもかかわらず、同一の構成つまり前記実施例のような構成のレベル変換用ＩＣを共通に用いることができる点である。
【００３８】
そして、このようにレベル変換用ＩＣ１４２と１４３に同一の構成のレベル変換用ＩＣを用いたとしても、レベル変換用ＩＣが２つの電源電圧端子を有する図３のようなＩＣであれば、ＩＣ内で無駄な貫通電流が流れないという利点がある。すなわち、図３に示す実施例のような２つの電源電圧端子を有するレベル変換用ＩＣであれば、貫通電流が流れるのを防止することができる。
【００３９】
さらに、図４に示す実施例の様にＶｃｃ１、Ｖｃｃ２Ｖｃｃ３の３つの電源電圧端子を有するレベル変換用ＩＣであれば、電源電圧Ｖｃｃ１で動作するＬＳＩから出力される信号と電源電圧Ｖｃｃ３で動作するＬＳＩから出力される信号との論理をとって、Ｖｃｃ１またはＶｃｃ３で動作するＬＳＩあるいはこれらと異なる電位の電源電圧Ｖｃｃ２で動作するＬＳＩへ入力させたい場合にも、不具合を生じさせることなく使用することができる。
【００４０】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、レベルシフト回路の回路例を図３に示したが、レベルシフト回路は図３のものに限定されるものでなく、他の回路形式のものであっても良い。
【００４１】
また、前記実施例では、２個のレベルシフト回路と１個の論理ゲートを有するレベル変換用ＩＣを説明したが、３個以上のレベルシフト回路と２個以上の論理ゲートを設けたレベル変換用ＩＣに適用することができる。前記実施例のレベル変換用ＩＣでは、レベルシフト回路ＬＳ１，ＬＳ２と論理ゲートＬＧとで接地電位を共通にしているが、接地電位も分けるようにしても良い。
【００４２】
さらに、前記実施例のレベル変換用ＩＣでは、レベルシフト回路ＬＳ１，ＬＳ２と論理ゲートＬＧとを完全に別個の回路として構成したものを示したが、そのようなものに限定されず、例えば一方のレベルシフト回路の内部信号を他方のレベルシフト回路の内部ノードに入れて、レベルシフトを行なうのと同時に論理をとった信号を生成するような回路形式としても良い。
【００４３】
また、前記実施例では、ＭＯＳトランジスタで構成されたレベル変換用ＩＣを説明したが、本発明はバイポーラトランジスタで構成されたレベル変換用ＩＣに適用することも可能である。さらに、前記実施例では、レベル変換用ＩＣから論理をとってレベルシフトしたシングルの信号を出力するように構成されたものを示したが、差動の信号として出力するレベル変換用ＩＣも可能である。
【産業上の利用可能性】
【００４４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータ応用システムに適用した場合を説明したが、本発明はそれに限定されるものでなく、論理ＩＣで構成されたシステム一般およびアナログＩＣを一部に含むシステムにも利用することができる。
【符号の説明】
【００４５】
ＬＳ１，ＬＳ２ レベルシフト回路
ＬＧ 論理ゲート
１１，１２，１３ ＣＭＯＳインバータ
１００ マイクロプロセッサ（ＣＰＵ）
１１１〜１１６ 周辺ＬＳＩ
１２０ チップセレクタＩＣ
１３０ バス
１４１ バスバッファＩＣ
１４２，１４３ レベル変換用ＩＣ
【特許請求の範囲】
【請求項１】
第１の電源電圧が印加される第１の外部入力端子と、
第２の電源電圧が印加される第２の外部入力端子と、
第１の入力信号が印加される第３の外部入力端子と、
第２の入力信号が印加される第４の外部入力端子と、
接地電位が印加される第５の外部入力端子と、
信号を出力するための外部出力端子と、
前記第３の外部入力端子からの信号を入力し、入力信号の信号レベルを変換して出力するレベルシフト回路と、
前記レベルシフト回路の出力信号を入力して前記外部出力端子に出力し、前記第２の入力信号に応じて出力をハイインピーダンス状態にすることが可能なトライステートバッファ回路と、を有し、
前記レベルシフト回路は前段部分と後段部分から構成され、
前記第１の電源電圧は前記前段部分の電源電圧として供給され、
前記第２の電源電圧は前記後段部分および前記トライステートバッファ回路の電源電圧として供給され、
前記接地電圧は前記レベルシフト回路および前記トライステートバッファ回路の接地電圧とされ、
一つの半導体基板上に形成されていることを特徴とする半導体集積回路装置。
【請求項２】
前記レベルシフト回路は、第１の電源電圧と接地電圧が電源電圧として供給されるインバータ回路と、
ソース側に接地電圧が供給される第１のＮＭＯＳトランジスタと、
ソース側に第２の電源電圧が供給される第１のＰＭＯＳトランジスタと、
ソース側に接地電圧が供給される第２のＮＭＯＳトランジスタと、
ソース側に第２の電源電圧が供給される第２のＰＭＯＳトランジスタと、を有し、
前記第１のＮＭＯＳトランジスタのゲート端子は前記インバータ回路の入力に接続されて第１のノードとされ、前記第１のノードに入力される電圧は接地電圧と第１の電源電圧の間の電圧とされ、
前記第１のＮＭＯＳトランジスタのドレイン端子は前記第１のＰＭＯＳトランジスタのドレイン端子に接続されて第２のノードとされ、
前記インバータ回路の出力は前記第２のＮＭＯＳトランジスタのゲート端子に接続されて第３のノードとされ、
前記第２のＮＭＯＳトランジスタのドレイン端子は前記第２のＰＭＯＳトランジスタのドレイン端子が接続されて第４のノードとされ、
前記第２のＰＭＯＳトランジスタのゲート端子は前記第２のノードが接続され、前記第４のノードには前記第１のＰＭＯＳトランジスタのゲート端子が接続されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
第１の電源電圧によって動作する第１の半導体集積回路装置と、
第２の電源電圧によって動作する第２の半導体集積回路装置と、
前記第１の半導体集積回路装置と前記第２の半導体集積回路装置を接続するための複数のレベル変換用半導体集積回路装置と、を有するシステムであって、
前記レベル変換用半導体集積回路装置として請求項１の半導体集積回路装置を有することを特徴とするシステム。
【請求項１】
第１の電源電圧が印加される第１の外部入力端子と、
第２の電源電圧が印加される第２の外部入力端子と、
第１の入力信号が印加される第３の外部入力端子と、
第２の入力信号が印加される第４の外部入力端子と、
接地電位が印加される第５の外部入力端子と、
信号を出力するための外部出力端子と、
前記第３の外部入力端子からの信号を入力し、入力信号の信号レベルを変換して出力するレベルシフト回路と、
前記レベルシフト回路の出力信号を入力して前記外部出力端子に出力し、前記第２の入力信号に応じて出力をハイインピーダンス状態にすることが可能なトライステートバッファ回路と、を有し、
前記レベルシフト回路は前段部分と後段部分から構成され、
前記第１の電源電圧は前記前段部分の電源電圧として供給され、
前記第２の電源電圧は前記後段部分および前記トライステートバッファ回路の電源電圧として供給され、
前記接地電圧は前記レベルシフト回路および前記トライステートバッファ回路の接地電圧とされ、
一つの半導体基板上に形成されていることを特徴とする半導体集積回路装置。
【請求項２】
前記レベルシフト回路は、第１の電源電圧と接地電圧が電源電圧として供給されるインバータ回路と、
ソース側に接地電圧が供給される第１のＮＭＯＳトランジスタと、
ソース側に第２の電源電圧が供給される第１のＰＭＯＳトランジスタと、
ソース側に接地電圧が供給される第２のＮＭＯＳトランジスタと、
ソース側に第２の電源電圧が供給される第２のＰＭＯＳトランジスタと、を有し、
前記第１のＮＭＯＳトランジスタのゲート端子は前記インバータ回路の入力に接続されて第１のノードとされ、前記第１のノードに入力される電圧は接地電圧と第１の電源電圧の間の電圧とされ、
前記第１のＮＭＯＳトランジスタのドレイン端子は前記第１のＰＭＯＳトランジスタのドレイン端子に接続されて第２のノードとされ、
前記インバータ回路の出力は前記第２のＮＭＯＳトランジスタのゲート端子に接続されて第３のノードとされ、
前記第２のＮＭＯＳトランジスタのドレイン端子は前記第２のＰＭＯＳトランジスタのドレイン端子が接続されて第４のノードとされ、
前記第２のＰＭＯＳトランジスタのゲート端子は前記第２のノードが接続され、前記第４のノードには前記第１のＰＭＯＳトランジスタのゲート端子が接続されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
第１の電源電圧によって動作する第１の半導体集積回路装置と、
第２の電源電圧によって動作する第２の半導体集積回路装置と、
前記第１の半導体集積回路装置と前記第２の半導体集積回路装置を接続するための複数のレベル変換用半導体集積回路装置と、を有するシステムであって、
前記レベル変換用半導体集積回路装置として請求項１の半導体集積回路装置を有することを特徴とするシステム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１８２４５５（Ｐ２０１１−１８２４５５Ａ）
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願番号】特願２０１１−１０９２６３（Ｐ２０１１−１０９２６３）
【出願日】平成２３年５月１６日（２０１１．５．１６）
【分割の表示】特願２００５−５９５９（Ｐ２００５−５９５９）の分割
【原出願日】平成１７年１月１３日（２００５．１．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月１５日（２０１１．９．１５）
【国際特許分類】
【出願日】平成２３年５月１６日（２０１１．５．１６）
【分割の表示】特願２００５−５９５９（Ｐ２００５−５９５９）の分割
【原出願日】平成１７年１月１３日（２００５．１．１３）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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