受信回路
【課題】消費電力及びノイズを低減することができる受信回路を提供することを課題とする。
【解決手段】入力データをサンプリングすることによりデジタルデータを出力するサンプリング回路（４０１）と、前記サンプリング回路により出力されたデジタルデータに対して無限インパルス応答フィルタを用いて等化処理を行う等化回路（４０２）と、前記等化回路により等化処理されたデータの位相を検出する位相検出回路（４０４）と、前記位相検出回路の出力信号に対してフィルタリングを行う第１のフィルタ（４０５）と、前記第１のフィルタの出力信号を基に前記無限インパルス応答フィルタのフィードバックするデータのビット数を調整する制御回路（４０３）とを有する受信回路が提供される。
【解決手段】入力データをサンプリングすることによりデジタルデータを出力するサンプリング回路（４０１）と、前記サンプリング回路により出力されたデジタルデータに対して無限インパルス応答フィルタを用いて等化処理を行う等化回路（４０２）と、前記等化回路により等化処理されたデータの位相を検出する位相検出回路（４０４）と、前記位相検出回路の出力信号に対してフィルタリングを行う第１のフィルタ（４０５）と、前記第１のフィルタの出力信号を基に前記無限インパルス応答フィルタのフィードバックするデータのビット数を調整する制御回路（４０３）とを有する受信回路が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。そして、データレートの向上に伴い、伝送線路における信号損失が増大し、受信感度が劣化する。受信回路は、劣化したデータを補償して適切なタイミングで判定し、データとクロックを復元するクロックデータリカバリ（ＣＤＲ）回路を有する。
【０００３】
図１は受信回路の構成例を示す図であり、図１７はその動作例を示すタイミングチャートである。サンプリング回路１０１は、サンプリングクロック信号ＣＫ１の立ち上がりエッジ及び立ち下がりエッジに同期して、入力データＤｉに対して２倍のオーバーサンプリングを行い、センタ用データ１７０１及びバウンダリ（変化点）用データ１７０２を出力する。アダプティブＦＦＥ型等化回路１０２は、センタ用データ１７０１及びバウンダリ用データ１７０２を等化処理により復元する。位相検出回路１０４は、アダプティブＦＦＥ型等化回路１０２の出力データを基にバウンダリの位相を検出し、その検出値に対するバウンダリ用データ１７０２の位相のずれを出力する。データＤｉは中長期的にはランダム性を有するので、複数のユニットインターバル（ＵＩ）の処理を行えば、データの変化点としてバウンダリの位相を推定することができる。位相検出回路１０４の出力は、アップ、ダウン又はステイである。フィルタ１０５は、例えばローパスフィルタであり、位相検出回路１０４の出力信号を積分することにより、ジッタを除去し、位相調整コードＰＨＣＤを出力する。位相調整回路１０６は、クロック信号ＣＫを入力し、位相調整コードＰＨＣＤを基にサンプリングクロック信号ＣＫ１の位相が正しいタイミングとなるように位相調整する。これにより、サンプリングクロック信号ＣＫ１の立ち下がりエッジが、データＤｉのバウンダリの位相に一致するように制御される。アダプティブＤＦＥ型等化回路１０３は、アダプティブＦＦＥ型等化回路１０２の出力データに対して等化処理を行い、データの０／１の判定を行い、受信データＤｄを出力する。
【０００４】
データ伝送速度の高速化又は伝送距離の長距離化によって信号損失は増加する。ＦＦＥ（Feed Forward Equalizer）型等化回路１０２及びＤＦＥ（Decision Feedback Equalizer）型等化回路１０３は、通信により劣化した信号を補償することによって、受信感度の劣化を防いでいる。
【０００５】
図２は、ＦＦＥ型等化回路１０２の構成例を示す図である。ＦＦＥ型等化回路１０２は、フリップフロップ２０１，２０２、乗算器２１１〜２１３、加算器２２１を有し、入力データＸｎ及び等化係数Ｃ０〜Ｃ２を入力し、出力データＹｎを出力する。フリップフロップ２０１及び２０２は、遅延回路として機能する。出力データＹｎは、次式で表わされる。
Ｙｎ＝Ｃ０×Ｘｎ−Ｃ１×Ｘ（ｎ−１）−Ｃ２×Ｘ（ｎ−２）
【０００６】
図３は、ＤＦＥ型等化回路１０３の構成例を示す図である。ＤＦＥ型等化回路１０３は、乗算器３０１〜３０３、加算器３０４、スライサ回路３０５、及びフリップフロップ３０６，３０７を有し、入力データＸｎ及び等化係数Ｃ０〜Ｃ２を入力し、出力データＤｎを出力する。フリップフロップ３０６及び３０７は、遅延回路として機能する。スライサ回路３０５は、複数ビットの入力デジタルデータをバイナリ判定し、「０」又は「１」の１ビットのデジタルデータＤｎを出力データＤｄとして出力する。加算器３０４の出力データＹｎは、次式で表わされる。
Ｙｎ＝Ｃ０×Ｘｎ−Ｃ１×Ｄ（ｎ−１）−Ｃ２×Ｄ（ｎ−２）
【０００７】
次に、ＦＦＥ型等化回路１０２及びＤＦＥ型等化回路１０３の問題点を説明する。高損失信号を正しく受信するために等化回路における等化量は大きくする必要がある。ところが、ＦＦＥ型等化回路１０２は、入力のノイズを等化量に応じて増幅してしまうため、十分に等化することができない。また、ＤＦＥ型等化回路１０３は、判定データをフィードバックして等化処理を行うが、受信回路の初期動作時には位相同期できていないため判定データが誤ってしまう。その誤った判定データをフィードバックしてしまうため適切に等化することができず、エラーが何サイクルにも渡って伝搬してしまうという問題がある。そこで、図１のように、受信回路は、ＦＦＥ型等化回路１０２及びＤＦＥ型等化回路１０３の両方を備えている。ＦＦＥ型等化回路１０２で位相同期が可能なレベルまで等化し、ＤＦＥ型等化回路１０３では判定可能なレベルまでデータの等化処理を行うことにより問題を解決している。
【０００８】
しかし、ＦＦＥ型等化回路１０２及びＤＦＥ型等化回路１０３の両方を用いると、消費電力が増大する上に、ＦＦＥ型等化回路１０２によるノイズの増幅という問題が存在する。
【０００９】
また、デジタル移動無線の受信機等で用いられる入力信号の波形等化器の判定帰還形等化器であって、プリディクティブ型のタップ数が有限で制御が安定な判定帰還形等化器が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平５−１２９８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、消費電力及びノイズを低減することができる受信回路を提供することである。
【課題を解決するための手段】
【００１２】
受信回路は、入力データをサンプリングすることによりデジタルデータを出力するサンプリング回路と、前記サンプリング回路により出力されたデジタルデータに対して無限インパルス応答フィルタを用いて等化処理を行う等化回路と、前記等化回路により等化処理されたデータの位相を検出する位相検出回路と、前記位相検出回路の出力信号に対してフィルタリングを行う第１のフィルタと、前記第１のフィルタの出力信号を基に前記無限インパルス応答フィルタのフィードバックするデータのビット数を調整する制御回路とを有する。
【発明の効果】
【００１３】
無限インパルス応答フィルタのフィードバックするデータのビット数を調整することにより、消費電力及びノイズを低減することができる。
【図面の簡単な説明】
【００１４】
【図１】受信回路の構成例を示す図である。
【図２】ＦＦＥ型等化回路の構成例を示す図である。
【図３】ＤＦＥ型等化回路の構成例を示す図である。
【図４】第１の実施形態による受信回路の構成例を示す図である。
【図５】図４の２タップのアダプティブＩＩＲ型等化回路の構成例を示す図である。
【図６】図５のアダプティブロジック回路の構成例を示す図である。
【図７】図５のＩＩＲフィルタの構成例を示す図である。
【図８】図４の制御回路の構成例を示す図である。
【図９】受信回路の動作を示すフローチャートである。
【図１０】図１０（Ａ）〜（Ｃ）は第２の実施形態による受信回路の処理を示す図である。
【図１１】第３の実施形態による受信回路の構成例を示す図である。
【図１２】第４の実施形態によるＩＩＲフィルタの構成例を示す図である。
【図１３】フリップフロップの構成例を示す図である。
【図１４】第５の実施形態によるＩＩＲフィルタの構成例を示す図である。
【図１５】制御回路の構成例を示す図である。
【図１６】受信回路の動作を示すフローチャートである。
【図１７】受信回路の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
（第１の実施形態）
図４は第１の実施形態による受信回路の構成例を示す図であり、その動作例を図１７に示す。受信回路は、サンプリング回路４０１、アダプティブ無限インパルス応答（ＩＩＲ）型等化回路４０２、制御回路４０３、位相検出回路４０４、第１のフィルタ４０５及び位相調整回路４０６を有する。受信回路は、集積回路チップ内、チップ間（装置内、装置間）でビットレートの高いデジタルデータを、通信線を介して送信回路から受信する。
【００１６】
入力データＤｉは、２値データとして受信される。例えば、ハイレベルを「＋１」で表現し、ローレベルを「−１」で表現し、中間レベルを「０」で表現する。サンプリング回路４０１は、サンプリングクロック信号ＣＫ１の立ち上がりエッジ及び立ち下がりエッジに同期して、入力データＤｉに対して２倍のオーバーサンプリングを行い、センタ用データ１７０１及びバウンダリ（変化点）用データ１７０２を例えば６ビットのデジタルデータＤｘとして出力する。アダプティブＩＩＲ型等化回路４０２は、サンプリング回路４０１により出力されたデジタルデータＤｘに対してアダプティブＩＩＲフィルタを用いて等化処理を行い、データＤｘを復元する。位相検出回路４０４は、アダプティブＩＩＲ型等化回路４０２の出力データを基にバウンダリの位相を検出し、その検出値に対するバウンダリ用データ１７０２の位相のずれを出力する。データＤｉは中長期的にはランダム性を有するので、複数ユニットインターバル（ＵＩ）の処理を行えば、データの変化点としてバウンダリの位相を推定することができる。１ユニットインターバル（ＵＩ）は、入力データが処理される１データの継続時間であり、データクロックの１周期である。位相検出回路４０４の出力は、アップ、ダウン又はステイである。第１のフィルタ４０５は、位相検出回路４０４の出力信号に対してフィルタリングを行い、位相調整コードＰＨＣＤを出力する。例えば、第１のフィルタ４０５は、ローパスフィルタであり、位相検出回路４０４の出力信号を積分することにより、ジッタを除去する。位相調整回路４０６は、クロック信号ＣＫを入力し、位相調整コードＰＨＣＤを基にサンプリングクロック信号ＣＫ１の位相が正しいタイミングとなるように位相調整する。これにより、サンプリングクロック信号ＣＫ１の立ち下がりエッジが、データＤｉのバウンダリの位相に一致するように制御される。また、アダプティブＩＩＲ型等化回路４０２は、データの０／１の判定を行い、デジタルデータＤｄを出力する。
【００１７】
データ伝送速度の高速化又は伝送距離の長距離化によって信号損失は増加する。アダプティブＩＩＲ型等化回路４０２は、通信により劣化した信号を補償することによって、受信感度の劣化を防いでいる。また、アダプティブＩＩＲ型等化回路４０２は、等化係数Ｃ及び誤差Ｅを制御回路４０３に出力する。制御回路４０３は、等化係数Ｃ、誤差Ｅ及び位相調整コードＰＨＣＤを入力し、ビット数制御信号ＣＴＲＬ、等化係数Ｃｓｅｔ及びイネーブル信号ＥＮをアダプティブＩＩＲ型等化回路４０２に出力し、アダプティブＩＩＲ型等化回路４０２のフィードバックするデータのビット数を制御する。
【００１８】
受信回路は、最初、位相非同期状態であり、フィードバック制御を繰り返すことにより、サンプリングクロック信号ＣＫ１の位相が調整され、位相同期状態になる。アダプティブＩＩＲ型等化回路４０２において、位相非同期時に高損失の信号を等化処理するためには、多ビットのＩＩＲフィルタが必要となる。一方、位相同期時にはＤＦＥ型等化回路（図３）のみで等化処理が可能である。ここで、ＤＦＥ型等化回路のフィードバックする判定データの代わりに多ビットのデータをフィードバックする構成であるＩＩＲフィルタを用いて、位相非同期時には多ビットのフィルタとして動作させ、位相同期後はフィードバックするデータのビット数を減らして動作させることにより、消費電力及びノイズを低減することができる。アダプティブＩＩＲ型等化回路４０２は、フィードバックするデータのビット数の調整機能を有し、そのフィードバックするデータのビット数は制御回路４０３によって制御される。制御回路４０３は、位相調整コードＰＨＣＤから位相同期を検出し、位相同期後は誤差Ｅが一定値以下を保ったまま、アダプティブＩＩＲ型等化回路４０２のフィードバックするデータのビット数を順に下げていき、最適な最小ビット数に制御する。なお、アダプティブＩＩＲ型等化回路４０２は、ビット数変更の際には、制御信号ＥＮによるアダプティブロジックのオン／オフの制御、及び等化係数Ｃｓｅｔの再設定を行う。詳細は、後述する。
【００１９】
サンプリング回路４０１としては、アナログデータをデジタルデータに変換するアナログデジタル変換回路を用いることができ、入力データＤｉを０．５ＵＩ（ユニットインターバル）毎にサンプリングし、センタ用データ１７０１及びバウンダリ用データ１７０２を出力する。位相調整回路４０６は、位相補間回路を用いて、サンプリングクロック信号ＣＫ１の位相を調整することができる。
【００２０】
図５は、図４の２タップのアダプティブＩＩＲ型等化回路４０２の構成例を示す図である。アダプティブＩＩＲ型等化回路４０２は、ＬＭＳ（Least Mean Square）アルゴリズムによって最適な等化係数を決定するアダプティブロジック回路５０２及びＩＩＲ（無限インパルス応答）フィルタ５０１を有し、ビット数を変更する制御信号ＣＴＲＬ、アダプティブロジック回路５０２のオン／オフを切り替える制御信号ＥＮ、再設定用の等化係数Ｃｓｅｔを入力し、判定データＤｄ、誤差Ｅ及び等化係数Ｃを出力する。ここで、誤差Ｅは、等化データＹ（ｎ）と判定データＤｄ（ｎ）の差（Ｙ（ｎ）−Ｄｄ（ｎ））であり、正しい等化ができれば、この値は小さくなる。アダプティブロジック回路５０２は、ＬＭＳアルゴリズムにより、下記の等化係数Ｃ０（ｎ）〜Ｃ２（ｎ）を演算し、ＩＩＲフィルタ５０１に出力する。ここで、μはステップサイズであり、Ｄｆｂ１及びＤｆｂ２は図７で後述する。
【００２１】
Ｃ０（ｎ）＝Ｃ０（ｎ−１）−μ×（Ｙ（ｎ）−Ｄｄ（ｎ））×Ｄｘ（ｎ）
Ｃ１（ｎ）＝Ｃ１（ｎ−１）−μ×（Ｙ（ｎ）−Ｄｄ（ｎ））×Ｄｆｂ１
Ｃ２（ｎ）＝Ｃ２（ｎ−１）−μ×（Ｙ（ｎ）−Ｄｄ（ｎ））×Ｄｆｂ２
【００２２】
アダプティブロジック回路５０２は、製造ばらつきや電源電圧、温度変動等に対応するために、等化係数ＣをＬＭＳアルゴリズムによって最適化する。
【００２３】
図６は、図５のアダプティブロジック回路５０２の構成例を示す図であり、等化係数Ｃ０の演算部の例を示すが、等化係数Ｃ１及びＣ２の演算部の構成も同様である。加算器６０１は、等化データＹから判定データＤｄを減算し、誤差Ｅを出力する。乗算器６０２は、入力データＤｘ及びステップサイズμを乗算する。乗算器６０３は、加算器６０１及び乗算器６０２の出力値を乗算する。加算器６０４は、フリップフロップ６０６の出力値から乗算器６０３の出力値を減算する。セレクタ６０５は、信号ＥＮがアダプティブロジックのオンを示すときには加算器６０４の出力値を選択し、等化係数Ｃ０（ｎ）として出力する。その場合、フリップフロップ６０６は、等化係数Ｃ０（ｎ）を記憶し、その等化係数Ｃ０（ｎ）を次のタイミングで１個前の等化係数Ｃ０（ｎ−１）として出力する。セレクタ６０５は、信号ＥＮがアダプティブロジックのオフを示すときにはフリップフロップ６０６に記憶された再設定等化係数Ｃ０ｓｅｔを選択し、等化係数Ｃ０（ｎ）として出力する。アダプティブロジック回路５０２は、フリップフロップ６０６に等化係数Ｃ０ｓｅｔを書き込む機能と、信号ＥＮでセレクタ６０５を切り替えることにより等化係数Ｃ０（ｎ）のアップデートを行うかどうかを選択する機能を有する。
【００２４】
図７は、図５のＩＩＲフィルタ５０１の構成例を示す図である。乗算器７０１は、入力データＤｘ及び等化係数Ｃ０を乗算する。加算器７０９は、乗算器７０１の出力値から乗算器７０２及び７０３の出力値を減算し、等化データＹを出力する。ビット数調整回路７０６は、制御信号ＣＴＲＬに応じて、１〜１０ビットの範囲で等化データＹのビット数を調整する。具体的には、等化データＹの下位ビットを０の固定値にすることにより、等化データＹのビット数を減らす。フリップフロップ７０７は、ビット数調整回路７０６の出力データを遅延し、データＤｆｂ１を出力する。フリップフロップ７０８は、フリップフロップ７０７の出力データＤｆｂ１を遅延し、データＤｆｂ２を出力する。乗算器７０２は、データＤｆｂ１及び等化係数Ｃ１を乗算する。乗算器７０３は、データＤｆｂ２及び等化係数Ｃ２を乗算する。スライサ回路７０５は、複数ビットのデジタルデータＹをバイナリ判定し、「０」又は「１」の１ビットのデジタルデータＤｄを出力する。
【００２５】
以上のように、ビット数調整回路７０６は、制御信号ＣＴＲＬに応じて、フィードバックするデータのビット数を変えることが可能である。スライサ回路７０５は、等化データＹを０／１判定し、判定データＤｄを出力する。また、アダプティブロジック回路５０２の為に、フィードバック中の各タップからデータＤｆｂ１及びＤｆｂ２を出力する。
【００２６】
アダプティブＩＩＲ型等化回路４０２は、フィードバックするデータのビット数が多いときには、ＩＩＲフィルタとして適切に動作し、高損失のデータを等化可能である。したがって、位相同期していない初期状態において、フィードバックするデータのビット数を最大に設定することにより位相同期させる。位相同期後では、少ないビット数でも等化が可能であるため、上記の制御回路４０３によって誤差Ｅが一定値以下となる最小のビット数になるまで順次、ビット数を減らしていく。フィードバックするデータのビット数が多いときは消費電力が大きく、ノイズも増幅してしまうという問題があるが、位相同期後の定常状態においては、フィードバックするデータのビット数は少ない状態で動作させるため、消費電力及びノイズを低減することができる。ちなみに、フィードバックするデータのビット数が１ビットとなった時は、図３のＤＦＥ型等化回路と同じ動作となる。
【００２７】
位相同期時には、フィードバックするデータのビット数を１ビットとして、図３のＤＦＥ型等化回路と同等の動作が可能になり、位相同期時には位相同期に必要な等化を行うために用いられるフィードバックするデータのビット数に応じたフリップフロップ７０７，７０８、乗算器７０２，７０３、加算器７０９の所定ビットを停止させることができ、それらに相当する消費電力の削減が可能である。すなわち、等化データＹの下位ビットを固定値にすることにより、ビット変化による電力消費を防止することができる。また、等化時における入力ノイズの増幅をなくすことが可能である。
【００２８】
図８は、図４の制御回路４０３の構成例を示す図である。制御回路４０３は、収束判定器８０１、等化係数計算部８０２、ビット数設定部８０３、及びアダプティブ制御部８０４を有する。収束判定器８０１は、位相調整コードＰＨＣＤ及び誤差Ｅをモニタし、位相同期の検出とビット数を増加／減少させるための信号ＵＰ／ＤＮを出力する。具体的には、収束判定器８０１は、位相調整コードＰＨＣＤの変動値が一定値以下になったら動作を開始する。そして、収束判定器８０１は、誤差Ｅが一定値以下になる回数をカウントし、一定回数になったら、ビット数を減らすための信号ＤＮを出力し、誤差Ｅが一定値以上になる回数をカウントし、一定回数になったら、ビット数を増やすための信号ＵＰを出力する。
【００２９】
アダプティブ制御部８０４は、信号ＵＰ／ＤＮに応じて、ビット数を変更する時にアダプティブロジックのオン／オフを切り替える信号ＥＮを出力する。詳細は、後述する。ビット数設定部８０３は、信号ＵＰ／ＤＮに応じて、ビット数を設定する信号ＣＴＲＬを出力する。詳細は後述する。等化係数計算部８０２は、ビット数変更時に、信号ＵＰ／ＤＮ、現在の等化係数Ｃ及びビット数制御信号ＣＴＲＬに応じて、再設定する等化係数Ｃｓｅｔを計算する。ここで、等化係数Ｃｓｅｔの再設定は、詳細な値の算出が目的ではなく、ビット数変更時において、アダプティブロジック回路５０２で最適な等化係数へ収束するまでの時間を短縮する高速化が目的であるため、簡単な演算のみしか行わない。
【００３０】
図９は、受信回路の動作を示すフローチャートである。ステップＳ９０１では、制御回路４０３は、初期の位相非同期時には、初期設定のため、初期値の等化係数Ｃｓｅｔ、フィードバックするデータのビット数が最大（例えば１０ビット）の信号ＣＴＲＬ、アダプティブロジックをオンにする信号ＥＮを出力する。
【００３１】
一定サイクル後、ステップＳ９０２では、収束判定器８０１は位相調整コードＰＨＣＤのカウントを開始し、アダプティブ制御部８０４はアダプティブロジックをオフにする信号ＥＮを出力する。収束判定器８０１は、位相調整コードＰＨＣＤの変動値が一定値以上の場合は位相非同期であるため、ステップＳ９０１に戻り、等化係数計算部８０２は等化係数を別の初期値に再設定し、アダプティブ制御部８０４は再度アダプティブロジックをオンにする信号ＥＮを出力する。ステップＳ９０２において、位相コードの変動値が一定値以下ならば、位相同期したと判断し、ステップ９０３へ進む。
【００３２】
ステップＳ９０３では、アダプティブ制御部８０４は、アダプティブロジックをオンにする信号ＥＮを出力する。そして、一定サイクル後に、ステップＳ９０４では、収束判定器８０１は、誤差Ｅのカウントを開始する。閾値以下の誤差Ｅのカウント数が一定回数以上検出された場合で、現在のフィードバックするデータのビット数が１以外の時は、ビット数を１ビット下げるため、ステップＳ９０５へ進む。現在のフィードバックするデータのビット数が１の場合はビット数が収束したと判断し、ステップＳ９０７へ進む。また、閾値以上の誤差Ｅのカウント数が一定回数以上検出された場合は、等化不足となっているため、フィードバックするデータのビット数を１ビット増やすため、ステップＳ９０６へ進む。
【００３３】
ステップＳ９０５では、収束判定器８０１はビット数を減少させる信号ＤＮを出力し、等化係数計算部８０２は係数Ｃｓｅｔを出力し、アダプティブ制御部８０４はアダプティブロジックオフの信号ＥＮを出力する。ビット数設定部８０３は、ビット数を減少させたビット数信号ＣＴＲＬを出力する。そして、一定サイクル後、ステップＳ９０３の処理に戻る。
【００３４】
ステップＳ９０６では、収束判定器８０１はビット数を増加させる信号ＵＰを出力し、等化係数計算部８０２は係数Ｃｓｅｔを出力し、アダプティブ制御部８０４はアダプティブロジックオフの信号ＥＮを出力する。ビット数設定部８０３は、ビット数を増加させたビット数信号ＣＴＲＬを出力する。そして、一定サイクル後、ステップＳ９０２の処理に戻る。また、ビット数増減の処理を一定回数繰り返し行った場合も、ビット数が収束したと判断し、ステップＳ９０７へ進む。
【００３５】
ステップＳ９０７では、ビット数が収束したとして、収束判定器８０１は誤差Ｅの閾値を緩和し、アダプティブ制御部８０４はアダプティブロジックオンの信号ＥＮを出力する。そして、一定サイクル後、ステップＳ９０４の処理に戻る。
【００３６】
なお、アダプティブロジックのループの時定数は受信回路（ＣＤＲ）のループ（位相同期のループ）の時定数より十分に短いものとし、等化係数が収束するときにサンプリング位相は変動しないように設計する。
【００３７】
以上のように、制御回路４０３は、アダプティブＩＩＲ型等化回路４０２の誤差Ｅが閾値以下を保ちつつ、ＩＩＲフィルタ５０１のフィードバックするデータのビット数が最小になるように制御する。これにより、復元データＤｄのエラーを抑制し、かつ消費電力を低減することができる。
【００３８】
（第２の実施形態）
図１０（Ａ）〜（Ｃ）は、第２の実施形態による受信回路の処理を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。アダプティブＩＩＲ型等化回路４０２は、フィードバックするデータのビット間隔を変更する。例えば、データは、ハイレベルを「＋１」の値で表し、ローレベルを「−１」の値で表し、中間レベルを「０」の値で表す。図１７に示すように、位相同期後におけるセンタ用データ１７０１は、＋１及び−１周辺が多く、バウンダリ用データ１７０２は、＋１、−１及び０周辺が多いという特性がある。そこで、その周辺の分解能を高めるために、図１０（Ｂ）及び（Ｃ）のようにビット間隔に粗密を付けたデータをフィードバックすることにより実際のビット数よりも高い分解能とすることが可能となる。図１０（Ａ）は通常の等間隔の３ビットデータを示す。図１０（Ｂ）は、センタ用データ１７０１のための不等間隔の３ビットデータであり、＋１及び−１周辺で間隔が狭く高分解能となる。図１０（Ｃ）は、バウンダリ用データ１７０２のための不等間隔の３ビットデータであり、＋１、−１及び０周辺で間隔が狭く高分解能となる。このデータ変換は、ビット数調整回路７０６により行われる。例えば、第１のＩＩＲフィルタ及び第２のＩＩＲフィルタを有し、第１のＩＩＲフィルタはセンタ用データ１７０１に対して図１０（Ｂ）の変換を行い、第２のＩＩＲフィルタはバウンダリ用データ１７０２に対して図１０（Ｃ）の変換を行う。
【００３９】
アダプティブＩＩＲ型等化回路４０２内のビット数調整回路７０６以外は、第１の実施形態と同じ構成である。動作フローも、第１の実施形態と同じであるが、位相非同期時には粗密をつけない図１０（Ａ）の通常のビット間隔としておき、位相同期後のビット数を減らすフローにおいてセンタ用データ１７０１とバウンダリ用データ１７０２の特性に合うように粗密をつけてビット数を減らしていく動作となる。ＩＩＲフィルタ５０１は、フィードバックするデータのビット間隔が不等間隔であるので、ビット数に対してデータ分解能を高くすることができる。
【００４０】
（第３の実施形態）
図１１は、第３の実施形態による受信回路の構成例を示す図である。第１及び第２の実施形態の受信回路は、入力データに対して位相追従を行うトラッキングＣＤＲ方式である。これに対し、第３の実施形態の受信回路は、入力データに対して位相追従を行わないブラインドＣＤＲ方式である。図１１は、図４に対して、位相調整回路４０６を削除し、データ判定回路１１０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００４１】
サンプリング回路４０１は、例えばアナログデジタル変換回路であり、サンプリングクロック信号ＣＫに同期して、１ＵＩに対して２回のサンプリング、又は３回以上のサンプリングを行い、データＤｘを出力する。第１のフィルタ４０５は、位相調整コードＰＨＣＤの代わりに平均位相ＰＨａｖを出力する。入力データＤｉの位相とサンプリングクロック信号ＣＫの位相は同期していないため、データ判定回路１１０１は、現在の平均位相ＰＨａｖと、アダプティブＩＩＲ型等化回路４０２の出力データの遷移を基に、１ＵＩ内の複数のサンプルデータのうちの１ＵＩのセンタに最も近いデータを選択し、データＤｄを出力する。制御回路４０３は、位相調整コードＰＨＣＤの代わりに平均位相ＰＨａｖを入力し、第１の実施形態と同様の処理を行う。
【００４２】
図８において、収束判定器８０１は、位相調整コードＰＨＣＤの代わりに、平均位相ＰＨａｖを入力し、平均位相ＰＨａｖの変動率が一定になったら動作を開始する。また、図９において、ステップＳ９０２では、収束判定器８０１は、位相調整コードＰＨＣＤの代わりに平均位相ＰＨａｖのカウントを開始し、平均位相ＰＨａｖの変動率が一定値以下であればステップＳ９０３へ進み、一定値以上であればステップＳ９０１に戻る。その他の点は、第１の実施形態と同様である。
【００４３】
（第４の実施形態）
図７のＩＩＲフィルタ５０１内のビット数調整回路７０６は、制御信号ＣＴＲＬによって設定されたビット数に対して、不要なビットをＬＳＢ側から順に０出力に固定する。これにより、後段のフリップフロップ７０７，７０８の出力においても該当するビットは０に固定されるため等価的にビット数が削減された状態となる。本実施形態では、消費電力をより削減するためのＩＩＲフィルタ５０１を説明する。
【００４４】
図１２は第４の実施形態によるＩＩＲフィルタ５０１の構成例を示す図であり、図１３はフリップフロップ７０７，７０８の構成例を示す図である。図１２は、図７に対して、ビット数調整回路７０６を削除したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。制御信号ＣＴＲＬは、直接フリップフロップ７０７，７０８に入力される。フリップフロップ７０７及び７０８の各々は、Ｎビットの入出力を持っており、Ｎ個の１ビットフリップフロップ１３０１を有する。各１ビットフリップフロップ１３０１には、対応する制御信号ＣＴＲＬ１〜ＣＴＲＬＮが入力される。また、すべての１ビットフリップフロップ１３０１に同相のクロック信号が入力され、このクロック信号に同期して動作する。各１ビットフリップフロップ１３０１は、制御信号ＣＴＲＬ１〜ＣＴＲＬＮに応じて、対応するビットデータｉｎ１〜ｉｎＮを停止する場合、回路内部のクロック信号を止めるとともに出力信号ｏｕｔ１〜ｏｕｔＮを０に固定する。
【００４５】
以上のように、ＩＩＲフィルタ５０１は、フィードバックする複数ビットのデータをビット毎に記憶する複数の１ビットフリップフロップ１３０１を有し、下位ビット側の１ビットフリップフロップ１３０１の出力を固定値にし、かつクロック信号を止めることにより、フィードバックするデータのビット数を減らすことができる。これにより、図１２のＩＩＲフィルタは、図７のＩＩＲフィルタに比べ、対応するビットのフリップフロップ１３０１の動作を停止させるので、消費電力を低減することができる。
【００４６】
（第５の実施形態）
図１４は、第５の実施形態によるＩＩＲフィルタ５０１の構成例を示す図である。図１４は、図７に対して、ビット数調整回路７０６を削除し、乗算器７０４、フリップフロップ７１０、セレクタ１４０１，１４０２を追加したものである。フリップフロップ７１０は、フリップフロップ７０８の出力データＤｆｂ２を遅延し、データＤｆｂ３を出力する。乗算器７０４は、データＤｆｂ３及び等化係数Ｃ３を乗算する。加算器７０９は、乗算器７０１の出力値から乗算器７０２，７０３，７０４の出力値を減算する。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態は、ＩＩＲフィルタ５０１のタップ数を制御する。制御回路４０３からアダプティブＩＩＲ型等化回路４０２への入力信号である制御信号ＣＴＲＬとして、ビット数を制御する信号ＣＴＲＬｂとタップ数を制御する信号ＣＴＲＬｔを有する。
【００４７】
２タップ目以降のフリップフロップ７０８，７１０に入力されるビット数制御信号ＣＴＲＬｂは、セレクタ１４０１，１４０２において、タップ数制御信号ＣＴＲＬｔによって制御される。タップ数が１タップに設定された場合は、初段のセレクタ１４０１は、全ビットについて０をフリップフロップ７０８に出力して、２タップ目以降のフリップフロップ７０８，７１０の動作を停止させる。タップ数が２タップに設定された場合は、初段のセレクタ１４０１は、ビット数制御信号ＣＴＲＬｂをそのままフリップフロップ７０８に出力し、２段目のセレクタ１４０２は全ビットについて０をフリップフロップ７１０に出力して、３タップ目以降のフリップフロップ７１０の動作を停止させる。図１４のＩＩＲフィルタ５０１は、３タップ構成であるが、４タップ以上のＩＩＲフィルタにおいても同様の構成によってタップ数の制御が可能である。
【００４８】
図１５は、制御回路４０３の構成例を示す図である。図１５は、図８に対して、ビット数設定部８０３の代わりにビット数及びタップ数設定部１５０１を設けたものである。以下、図１５が図８と異なる点を説明する。ビット数及びタップ数設定部１５０１は、信号ＵＰ／ＤＮに応じて、ビット数制御信号ＣＴＲＬｂ及びタップ数制御信号ＣＴＲＬｔを出力する。等化係数計算部８０２は、信号ＵＰ／ＤＮを検出後、ビット数制御信号ＣＴＲＬｂ及びタップ数制御信号ＣＴＲＬｔに応じて等化係数Ｃｓｅｔを計算する。
【００４９】
図１６は、受信回路の動作を示すフローチャートである。図１６は、図９に対して、ステップＳ１６０１を追加したものである。以下、図１６が図９と異なる点を説明する。まず、ステップＳ９０１では、初期設定として、ビット数及びタップ数設定部１５０１は、最小タップ数（１タップ）のタップ数制御信号ＣＴＲＬｔを出力し、最小タップ数から動作開始させる。これは、タップ数が少ないほど、精度は低いが、位相同期をとりやすいためである。ステップＳ９０２では、位相調整コードＰＨＣＤの変動が一定値以上であった場合に、ステップＳ９０１に戻り、等化係数計算部８０２は初期設定として等化係数Ｃｓｅｔの再設定を行う。この処理を設定回数に達するまで繰り返しても位相同期ができなかった場合、このタップ数では等化が不可であると判断し、ステップＳ１６０１へ進む。ステップＳ１６０１では、ビット数及びタップ数設定部１５０１はタップ数の増加を行うタップ数制御信号ＣＴＲＬｔを出力し、ステップＳ９０１に戻る。
【００５０】
また、ステップＳ９０４において、収束判定器８０１は、閾値以上の誤差Ｅのカウント数が一定回数以上になった場合、ビット数収束許容値を設定しておき、現在のビットが収束許容値以上であるときには、ビット数が収束許容値内で収束できないと判断し、ステップＳ１６０１へ進む。これに対して、現在のビットが収束許容値未満であるときには、ステップＳ９０６へ進む。ステップＳ１６０１では、ビット数及びタップ数設定部１５０１はタップ数の増加を行うタップ数制御信号ＣＴＲＬｔを出力し、ステップＳ９０１に戻る。
【００５１】
以上のように、制御回路４０３は、位相調整コードＰＨＣＤ、誤差Ｅ及び等化係数Ｃを入力し、ビット数制御信号ＣＴＲＬｂ，タップ数制御信号ＣＴＲＬｔ、等化係数Ｃｓｅｔ及び信号ＥＮを出力し、ＩＩＲフィルタ５０１のタップ数を調整する。初期状態ではタップ数を最小にし、消費電力を低減する。位相同期がとれない場合には、タップ数を徐々に増加することにより、最小の消費電力で、位相同期をとることができる。
【００５２】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。上記の実施形態は、種々の組み合わせが可能である。
【符号の説明】
【００５３】
４０１ サンプリング回路
４０２ アダプティブＩＩＲ型等化回路
４０３ 制御回路
４０４ 位相検出回路
４０５ 第１のフィルタ
４０６ 位相調整回路
【技術分野】
【０００１】
本発明は、受信回路に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。そして、データレートの向上に伴い、伝送線路における信号損失が増大し、受信感度が劣化する。受信回路は、劣化したデータを補償して適切なタイミングで判定し、データとクロックを復元するクロックデータリカバリ（ＣＤＲ）回路を有する。
【０００３】
図１は受信回路の構成例を示す図であり、図１７はその動作例を示すタイミングチャートである。サンプリング回路１０１は、サンプリングクロック信号ＣＫ１の立ち上がりエッジ及び立ち下がりエッジに同期して、入力データＤｉに対して２倍のオーバーサンプリングを行い、センタ用データ１７０１及びバウンダリ（変化点）用データ１７０２を出力する。アダプティブＦＦＥ型等化回路１０２は、センタ用データ１７０１及びバウンダリ用データ１７０２を等化処理により復元する。位相検出回路１０４は、アダプティブＦＦＥ型等化回路１０２の出力データを基にバウンダリの位相を検出し、その検出値に対するバウンダリ用データ１７０２の位相のずれを出力する。データＤｉは中長期的にはランダム性を有するので、複数のユニットインターバル（ＵＩ）の処理を行えば、データの変化点としてバウンダリの位相を推定することができる。位相検出回路１０４の出力は、アップ、ダウン又はステイである。フィルタ１０５は、例えばローパスフィルタであり、位相検出回路１０４の出力信号を積分することにより、ジッタを除去し、位相調整コードＰＨＣＤを出力する。位相調整回路１０６は、クロック信号ＣＫを入力し、位相調整コードＰＨＣＤを基にサンプリングクロック信号ＣＫ１の位相が正しいタイミングとなるように位相調整する。これにより、サンプリングクロック信号ＣＫ１の立ち下がりエッジが、データＤｉのバウンダリの位相に一致するように制御される。アダプティブＤＦＥ型等化回路１０３は、アダプティブＦＦＥ型等化回路１０２の出力データに対して等化処理を行い、データの０／１の判定を行い、受信データＤｄを出力する。
【０００４】
データ伝送速度の高速化又は伝送距離の長距離化によって信号損失は増加する。ＦＦＥ（Feed Forward Equalizer）型等化回路１０２及びＤＦＥ（Decision Feedback Equalizer）型等化回路１０３は、通信により劣化した信号を補償することによって、受信感度の劣化を防いでいる。
【０００５】
図２は、ＦＦＥ型等化回路１０２の構成例を示す図である。ＦＦＥ型等化回路１０２は、フリップフロップ２０１，２０２、乗算器２１１〜２１３、加算器２２１を有し、入力データＸｎ及び等化係数Ｃ０〜Ｃ２を入力し、出力データＹｎを出力する。フリップフロップ２０１及び２０２は、遅延回路として機能する。出力データＹｎは、次式で表わされる。
Ｙｎ＝Ｃ０×Ｘｎ−Ｃ１×Ｘ（ｎ−１）−Ｃ２×Ｘ（ｎ−２）
【０００６】
図３は、ＤＦＥ型等化回路１０３の構成例を示す図である。ＤＦＥ型等化回路１０３は、乗算器３０１〜３０３、加算器３０４、スライサ回路３０５、及びフリップフロップ３０６，３０７を有し、入力データＸｎ及び等化係数Ｃ０〜Ｃ２を入力し、出力データＤｎを出力する。フリップフロップ３０６及び３０７は、遅延回路として機能する。スライサ回路３０５は、複数ビットの入力デジタルデータをバイナリ判定し、「０」又は「１」の１ビットのデジタルデータＤｎを出力データＤｄとして出力する。加算器３０４の出力データＹｎは、次式で表わされる。
Ｙｎ＝Ｃ０×Ｘｎ−Ｃ１×Ｄ（ｎ−１）−Ｃ２×Ｄ（ｎ−２）
【０００７】
次に、ＦＦＥ型等化回路１０２及びＤＦＥ型等化回路１０３の問題点を説明する。高損失信号を正しく受信するために等化回路における等化量は大きくする必要がある。ところが、ＦＦＥ型等化回路１０２は、入力のノイズを等化量に応じて増幅してしまうため、十分に等化することができない。また、ＤＦＥ型等化回路１０３は、判定データをフィードバックして等化処理を行うが、受信回路の初期動作時には位相同期できていないため判定データが誤ってしまう。その誤った判定データをフィードバックしてしまうため適切に等化することができず、エラーが何サイクルにも渡って伝搬してしまうという問題がある。そこで、図１のように、受信回路は、ＦＦＥ型等化回路１０２及びＤＦＥ型等化回路１０３の両方を備えている。ＦＦＥ型等化回路１０２で位相同期が可能なレベルまで等化し、ＤＦＥ型等化回路１０３では判定可能なレベルまでデータの等化処理を行うことにより問題を解決している。
【０００８】
しかし、ＦＦＥ型等化回路１０２及びＤＦＥ型等化回路１０３の両方を用いると、消費電力が増大する上に、ＦＦＥ型等化回路１０２によるノイズの増幅という問題が存在する。
【０００９】
また、デジタル移動無線の受信機等で用いられる入力信号の波形等化器の判定帰還形等化器であって、プリディクティブ型のタップ数が有限で制御が安定な判定帰還形等化器が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平５−１２９８９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、消費電力及びノイズを低減することができる受信回路を提供することである。
【課題を解決するための手段】
【００１２】
受信回路は、入力データをサンプリングすることによりデジタルデータを出力するサンプリング回路と、前記サンプリング回路により出力されたデジタルデータに対して無限インパルス応答フィルタを用いて等化処理を行う等化回路と、前記等化回路により等化処理されたデータの位相を検出する位相検出回路と、前記位相検出回路の出力信号に対してフィルタリングを行う第１のフィルタと、前記第１のフィルタの出力信号を基に前記無限インパルス応答フィルタのフィードバックするデータのビット数を調整する制御回路とを有する。
【発明の効果】
【００１３】
無限インパルス応答フィルタのフィードバックするデータのビット数を調整することにより、消費電力及びノイズを低減することができる。
【図面の簡単な説明】
【００１４】
【図１】受信回路の構成例を示す図である。
【図２】ＦＦＥ型等化回路の構成例を示す図である。
【図３】ＤＦＥ型等化回路の構成例を示す図である。
【図４】第１の実施形態による受信回路の構成例を示す図である。
【図５】図４の２タップのアダプティブＩＩＲ型等化回路の構成例を示す図である。
【図６】図５のアダプティブロジック回路の構成例を示す図である。
【図７】図５のＩＩＲフィルタの構成例を示す図である。
【図８】図４の制御回路の構成例を示す図である。
【図９】受信回路の動作を示すフローチャートである。
【図１０】図１０（Ａ）〜（Ｃ）は第２の実施形態による受信回路の処理を示す図である。
【図１１】第３の実施形態による受信回路の構成例を示す図である。
【図１２】第４の実施形態によるＩＩＲフィルタの構成例を示す図である。
【図１３】フリップフロップの構成例を示す図である。
【図１４】第５の実施形態によるＩＩＲフィルタの構成例を示す図である。
【図１５】制御回路の構成例を示す図である。
【図１６】受信回路の動作を示すフローチャートである。
【図１７】受信回路の動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
（第１の実施形態）
図４は第１の実施形態による受信回路の構成例を示す図であり、その動作例を図１７に示す。受信回路は、サンプリング回路４０１、アダプティブ無限インパルス応答（ＩＩＲ）型等化回路４０２、制御回路４０３、位相検出回路４０４、第１のフィルタ４０５及び位相調整回路４０６を有する。受信回路は、集積回路チップ内、チップ間（装置内、装置間）でビットレートの高いデジタルデータを、通信線を介して送信回路から受信する。
【００１６】
入力データＤｉは、２値データとして受信される。例えば、ハイレベルを「＋１」で表現し、ローレベルを「−１」で表現し、中間レベルを「０」で表現する。サンプリング回路４０１は、サンプリングクロック信号ＣＫ１の立ち上がりエッジ及び立ち下がりエッジに同期して、入力データＤｉに対して２倍のオーバーサンプリングを行い、センタ用データ１７０１及びバウンダリ（変化点）用データ１７０２を例えば６ビットのデジタルデータＤｘとして出力する。アダプティブＩＩＲ型等化回路４０２は、サンプリング回路４０１により出力されたデジタルデータＤｘに対してアダプティブＩＩＲフィルタを用いて等化処理を行い、データＤｘを復元する。位相検出回路４０４は、アダプティブＩＩＲ型等化回路４０２の出力データを基にバウンダリの位相を検出し、その検出値に対するバウンダリ用データ１７０２の位相のずれを出力する。データＤｉは中長期的にはランダム性を有するので、複数ユニットインターバル（ＵＩ）の処理を行えば、データの変化点としてバウンダリの位相を推定することができる。１ユニットインターバル（ＵＩ）は、入力データが処理される１データの継続時間であり、データクロックの１周期である。位相検出回路４０４の出力は、アップ、ダウン又はステイである。第１のフィルタ４０５は、位相検出回路４０４の出力信号に対してフィルタリングを行い、位相調整コードＰＨＣＤを出力する。例えば、第１のフィルタ４０５は、ローパスフィルタであり、位相検出回路４０４の出力信号を積分することにより、ジッタを除去する。位相調整回路４０６は、クロック信号ＣＫを入力し、位相調整コードＰＨＣＤを基にサンプリングクロック信号ＣＫ１の位相が正しいタイミングとなるように位相調整する。これにより、サンプリングクロック信号ＣＫ１の立ち下がりエッジが、データＤｉのバウンダリの位相に一致するように制御される。また、アダプティブＩＩＲ型等化回路４０２は、データの０／１の判定を行い、デジタルデータＤｄを出力する。
【００１７】
データ伝送速度の高速化又は伝送距離の長距離化によって信号損失は増加する。アダプティブＩＩＲ型等化回路４０２は、通信により劣化した信号を補償することによって、受信感度の劣化を防いでいる。また、アダプティブＩＩＲ型等化回路４０２は、等化係数Ｃ及び誤差Ｅを制御回路４０３に出力する。制御回路４０３は、等化係数Ｃ、誤差Ｅ及び位相調整コードＰＨＣＤを入力し、ビット数制御信号ＣＴＲＬ、等化係数Ｃｓｅｔ及びイネーブル信号ＥＮをアダプティブＩＩＲ型等化回路４０２に出力し、アダプティブＩＩＲ型等化回路４０２のフィードバックするデータのビット数を制御する。
【００１８】
受信回路は、最初、位相非同期状態であり、フィードバック制御を繰り返すことにより、サンプリングクロック信号ＣＫ１の位相が調整され、位相同期状態になる。アダプティブＩＩＲ型等化回路４０２において、位相非同期時に高損失の信号を等化処理するためには、多ビットのＩＩＲフィルタが必要となる。一方、位相同期時にはＤＦＥ型等化回路（図３）のみで等化処理が可能である。ここで、ＤＦＥ型等化回路のフィードバックする判定データの代わりに多ビットのデータをフィードバックする構成であるＩＩＲフィルタを用いて、位相非同期時には多ビットのフィルタとして動作させ、位相同期後はフィードバックするデータのビット数を減らして動作させることにより、消費電力及びノイズを低減することができる。アダプティブＩＩＲ型等化回路４０２は、フィードバックするデータのビット数の調整機能を有し、そのフィードバックするデータのビット数は制御回路４０３によって制御される。制御回路４０３は、位相調整コードＰＨＣＤから位相同期を検出し、位相同期後は誤差Ｅが一定値以下を保ったまま、アダプティブＩＩＲ型等化回路４０２のフィードバックするデータのビット数を順に下げていき、最適な最小ビット数に制御する。なお、アダプティブＩＩＲ型等化回路４０２は、ビット数変更の際には、制御信号ＥＮによるアダプティブロジックのオン／オフの制御、及び等化係数Ｃｓｅｔの再設定を行う。詳細は、後述する。
【００１９】
サンプリング回路４０１としては、アナログデータをデジタルデータに変換するアナログデジタル変換回路を用いることができ、入力データＤｉを０．５ＵＩ（ユニットインターバル）毎にサンプリングし、センタ用データ１７０１及びバウンダリ用データ１７０２を出力する。位相調整回路４０６は、位相補間回路を用いて、サンプリングクロック信号ＣＫ１の位相を調整することができる。
【００２０】
図５は、図４の２タップのアダプティブＩＩＲ型等化回路４０２の構成例を示す図である。アダプティブＩＩＲ型等化回路４０２は、ＬＭＳ（Least Mean Square）アルゴリズムによって最適な等化係数を決定するアダプティブロジック回路５０２及びＩＩＲ（無限インパルス応答）フィルタ５０１を有し、ビット数を変更する制御信号ＣＴＲＬ、アダプティブロジック回路５０２のオン／オフを切り替える制御信号ＥＮ、再設定用の等化係数Ｃｓｅｔを入力し、判定データＤｄ、誤差Ｅ及び等化係数Ｃを出力する。ここで、誤差Ｅは、等化データＹ（ｎ）と判定データＤｄ（ｎ）の差（Ｙ（ｎ）−Ｄｄ（ｎ））であり、正しい等化ができれば、この値は小さくなる。アダプティブロジック回路５０２は、ＬＭＳアルゴリズムにより、下記の等化係数Ｃ０（ｎ）〜Ｃ２（ｎ）を演算し、ＩＩＲフィルタ５０１に出力する。ここで、μはステップサイズであり、Ｄｆｂ１及びＤｆｂ２は図７で後述する。
【００２１】
Ｃ０（ｎ）＝Ｃ０（ｎ−１）−μ×（Ｙ（ｎ）−Ｄｄ（ｎ））×Ｄｘ（ｎ）
Ｃ１（ｎ）＝Ｃ１（ｎ−１）−μ×（Ｙ（ｎ）−Ｄｄ（ｎ））×Ｄｆｂ１
Ｃ２（ｎ）＝Ｃ２（ｎ−１）−μ×（Ｙ（ｎ）−Ｄｄ（ｎ））×Ｄｆｂ２
【００２２】
アダプティブロジック回路５０２は、製造ばらつきや電源電圧、温度変動等に対応するために、等化係数ＣをＬＭＳアルゴリズムによって最適化する。
【００２３】
図６は、図５のアダプティブロジック回路５０２の構成例を示す図であり、等化係数Ｃ０の演算部の例を示すが、等化係数Ｃ１及びＣ２の演算部の構成も同様である。加算器６０１は、等化データＹから判定データＤｄを減算し、誤差Ｅを出力する。乗算器６０２は、入力データＤｘ及びステップサイズμを乗算する。乗算器６０３は、加算器６０１及び乗算器６０２の出力値を乗算する。加算器６０４は、フリップフロップ６０６の出力値から乗算器６０３の出力値を減算する。セレクタ６０５は、信号ＥＮがアダプティブロジックのオンを示すときには加算器６０４の出力値を選択し、等化係数Ｃ０（ｎ）として出力する。その場合、フリップフロップ６０６は、等化係数Ｃ０（ｎ）を記憶し、その等化係数Ｃ０（ｎ）を次のタイミングで１個前の等化係数Ｃ０（ｎ−１）として出力する。セレクタ６０５は、信号ＥＮがアダプティブロジックのオフを示すときにはフリップフロップ６０６に記憶された再設定等化係数Ｃ０ｓｅｔを選択し、等化係数Ｃ０（ｎ）として出力する。アダプティブロジック回路５０２は、フリップフロップ６０６に等化係数Ｃ０ｓｅｔを書き込む機能と、信号ＥＮでセレクタ６０５を切り替えることにより等化係数Ｃ０（ｎ）のアップデートを行うかどうかを選択する機能を有する。
【００２４】
図７は、図５のＩＩＲフィルタ５０１の構成例を示す図である。乗算器７０１は、入力データＤｘ及び等化係数Ｃ０を乗算する。加算器７０９は、乗算器７０１の出力値から乗算器７０２及び７０３の出力値を減算し、等化データＹを出力する。ビット数調整回路７０６は、制御信号ＣＴＲＬに応じて、１〜１０ビットの範囲で等化データＹのビット数を調整する。具体的には、等化データＹの下位ビットを０の固定値にすることにより、等化データＹのビット数を減らす。フリップフロップ７０７は、ビット数調整回路７０６の出力データを遅延し、データＤｆｂ１を出力する。フリップフロップ７０８は、フリップフロップ７０７の出力データＤｆｂ１を遅延し、データＤｆｂ２を出力する。乗算器７０２は、データＤｆｂ１及び等化係数Ｃ１を乗算する。乗算器７０３は、データＤｆｂ２及び等化係数Ｃ２を乗算する。スライサ回路７０５は、複数ビットのデジタルデータＹをバイナリ判定し、「０」又は「１」の１ビットのデジタルデータＤｄを出力する。
【００２５】
以上のように、ビット数調整回路７０６は、制御信号ＣＴＲＬに応じて、フィードバックするデータのビット数を変えることが可能である。スライサ回路７０５は、等化データＹを０／１判定し、判定データＤｄを出力する。また、アダプティブロジック回路５０２の為に、フィードバック中の各タップからデータＤｆｂ１及びＤｆｂ２を出力する。
【００２６】
アダプティブＩＩＲ型等化回路４０２は、フィードバックするデータのビット数が多いときには、ＩＩＲフィルタとして適切に動作し、高損失のデータを等化可能である。したがって、位相同期していない初期状態において、フィードバックするデータのビット数を最大に設定することにより位相同期させる。位相同期後では、少ないビット数でも等化が可能であるため、上記の制御回路４０３によって誤差Ｅが一定値以下となる最小のビット数になるまで順次、ビット数を減らしていく。フィードバックするデータのビット数が多いときは消費電力が大きく、ノイズも増幅してしまうという問題があるが、位相同期後の定常状態においては、フィードバックするデータのビット数は少ない状態で動作させるため、消費電力及びノイズを低減することができる。ちなみに、フィードバックするデータのビット数が１ビットとなった時は、図３のＤＦＥ型等化回路と同じ動作となる。
【００２７】
位相同期時には、フィードバックするデータのビット数を１ビットとして、図３のＤＦＥ型等化回路と同等の動作が可能になり、位相同期時には位相同期に必要な等化を行うために用いられるフィードバックするデータのビット数に応じたフリップフロップ７０７，７０８、乗算器７０２，７０３、加算器７０９の所定ビットを停止させることができ、それらに相当する消費電力の削減が可能である。すなわち、等化データＹの下位ビットを固定値にすることにより、ビット変化による電力消費を防止することができる。また、等化時における入力ノイズの増幅をなくすことが可能である。
【００２８】
図８は、図４の制御回路４０３の構成例を示す図である。制御回路４０３は、収束判定器８０１、等化係数計算部８０２、ビット数設定部８０３、及びアダプティブ制御部８０４を有する。収束判定器８０１は、位相調整コードＰＨＣＤ及び誤差Ｅをモニタし、位相同期の検出とビット数を増加／減少させるための信号ＵＰ／ＤＮを出力する。具体的には、収束判定器８０１は、位相調整コードＰＨＣＤの変動値が一定値以下になったら動作を開始する。そして、収束判定器８０１は、誤差Ｅが一定値以下になる回数をカウントし、一定回数になったら、ビット数を減らすための信号ＤＮを出力し、誤差Ｅが一定値以上になる回数をカウントし、一定回数になったら、ビット数を増やすための信号ＵＰを出力する。
【００２９】
アダプティブ制御部８０４は、信号ＵＰ／ＤＮに応じて、ビット数を変更する時にアダプティブロジックのオン／オフを切り替える信号ＥＮを出力する。詳細は、後述する。ビット数設定部８０３は、信号ＵＰ／ＤＮに応じて、ビット数を設定する信号ＣＴＲＬを出力する。詳細は後述する。等化係数計算部８０２は、ビット数変更時に、信号ＵＰ／ＤＮ、現在の等化係数Ｃ及びビット数制御信号ＣＴＲＬに応じて、再設定する等化係数Ｃｓｅｔを計算する。ここで、等化係数Ｃｓｅｔの再設定は、詳細な値の算出が目的ではなく、ビット数変更時において、アダプティブロジック回路５０２で最適な等化係数へ収束するまでの時間を短縮する高速化が目的であるため、簡単な演算のみしか行わない。
【００３０】
図９は、受信回路の動作を示すフローチャートである。ステップＳ９０１では、制御回路４０３は、初期の位相非同期時には、初期設定のため、初期値の等化係数Ｃｓｅｔ、フィードバックするデータのビット数が最大（例えば１０ビット）の信号ＣＴＲＬ、アダプティブロジックをオンにする信号ＥＮを出力する。
【００３１】
一定サイクル後、ステップＳ９０２では、収束判定器８０１は位相調整コードＰＨＣＤのカウントを開始し、アダプティブ制御部８０４はアダプティブロジックをオフにする信号ＥＮを出力する。収束判定器８０１は、位相調整コードＰＨＣＤの変動値が一定値以上の場合は位相非同期であるため、ステップＳ９０１に戻り、等化係数計算部８０２は等化係数を別の初期値に再設定し、アダプティブ制御部８０４は再度アダプティブロジックをオンにする信号ＥＮを出力する。ステップＳ９０２において、位相コードの変動値が一定値以下ならば、位相同期したと判断し、ステップ９０３へ進む。
【００３２】
ステップＳ９０３では、アダプティブ制御部８０４は、アダプティブロジックをオンにする信号ＥＮを出力する。そして、一定サイクル後に、ステップＳ９０４では、収束判定器８０１は、誤差Ｅのカウントを開始する。閾値以下の誤差Ｅのカウント数が一定回数以上検出された場合で、現在のフィードバックするデータのビット数が１以外の時は、ビット数を１ビット下げるため、ステップＳ９０５へ進む。現在のフィードバックするデータのビット数が１の場合はビット数が収束したと判断し、ステップＳ９０７へ進む。また、閾値以上の誤差Ｅのカウント数が一定回数以上検出された場合は、等化不足となっているため、フィードバックするデータのビット数を１ビット増やすため、ステップＳ９０６へ進む。
【００３３】
ステップＳ９０５では、収束判定器８０１はビット数を減少させる信号ＤＮを出力し、等化係数計算部８０２は係数Ｃｓｅｔを出力し、アダプティブ制御部８０４はアダプティブロジックオフの信号ＥＮを出力する。ビット数設定部８０３は、ビット数を減少させたビット数信号ＣＴＲＬを出力する。そして、一定サイクル後、ステップＳ９０３の処理に戻る。
【００３４】
ステップＳ９０６では、収束判定器８０１はビット数を増加させる信号ＵＰを出力し、等化係数計算部８０２は係数Ｃｓｅｔを出力し、アダプティブ制御部８０４はアダプティブロジックオフの信号ＥＮを出力する。ビット数設定部８０３は、ビット数を増加させたビット数信号ＣＴＲＬを出力する。そして、一定サイクル後、ステップＳ９０２の処理に戻る。また、ビット数増減の処理を一定回数繰り返し行った場合も、ビット数が収束したと判断し、ステップＳ９０７へ進む。
【００３５】
ステップＳ９０７では、ビット数が収束したとして、収束判定器８０１は誤差Ｅの閾値を緩和し、アダプティブ制御部８０４はアダプティブロジックオンの信号ＥＮを出力する。そして、一定サイクル後、ステップＳ９０４の処理に戻る。
【００３６】
なお、アダプティブロジックのループの時定数は受信回路（ＣＤＲ）のループ（位相同期のループ）の時定数より十分に短いものとし、等化係数が収束するときにサンプリング位相は変動しないように設計する。
【００３７】
以上のように、制御回路４０３は、アダプティブＩＩＲ型等化回路４０２の誤差Ｅが閾値以下を保ちつつ、ＩＩＲフィルタ５０１のフィードバックするデータのビット数が最小になるように制御する。これにより、復元データＤｄのエラーを抑制し、かつ消費電力を低減することができる。
【００３８】
（第２の実施形態）
図１０（Ａ）〜（Ｃ）は、第２の実施形態による受信回路の処理を示す図である。以下、本実施形態が第１の実施形態と異なる点を説明する。アダプティブＩＩＲ型等化回路４０２は、フィードバックするデータのビット間隔を変更する。例えば、データは、ハイレベルを「＋１」の値で表し、ローレベルを「−１」の値で表し、中間レベルを「０」の値で表す。図１７に示すように、位相同期後におけるセンタ用データ１７０１は、＋１及び−１周辺が多く、バウンダリ用データ１７０２は、＋１、−１及び０周辺が多いという特性がある。そこで、その周辺の分解能を高めるために、図１０（Ｂ）及び（Ｃ）のようにビット間隔に粗密を付けたデータをフィードバックすることにより実際のビット数よりも高い分解能とすることが可能となる。図１０（Ａ）は通常の等間隔の３ビットデータを示す。図１０（Ｂ）は、センタ用データ１７０１のための不等間隔の３ビットデータであり、＋１及び−１周辺で間隔が狭く高分解能となる。図１０（Ｃ）は、バウンダリ用データ１７０２のための不等間隔の３ビットデータであり、＋１、−１及び０周辺で間隔が狭く高分解能となる。このデータ変換は、ビット数調整回路７０６により行われる。例えば、第１のＩＩＲフィルタ及び第２のＩＩＲフィルタを有し、第１のＩＩＲフィルタはセンタ用データ１７０１に対して図１０（Ｂ）の変換を行い、第２のＩＩＲフィルタはバウンダリ用データ１７０２に対して図１０（Ｃ）の変換を行う。
【００３９】
アダプティブＩＩＲ型等化回路４０２内のビット数調整回路７０６以外は、第１の実施形態と同じ構成である。動作フローも、第１の実施形態と同じであるが、位相非同期時には粗密をつけない図１０（Ａ）の通常のビット間隔としておき、位相同期後のビット数を減らすフローにおいてセンタ用データ１７０１とバウンダリ用データ１７０２の特性に合うように粗密をつけてビット数を減らしていく動作となる。ＩＩＲフィルタ５０１は、フィードバックするデータのビット間隔が不等間隔であるので、ビット数に対してデータ分解能を高くすることができる。
【００４０】
（第３の実施形態）
図１１は、第３の実施形態による受信回路の構成例を示す図である。第１及び第２の実施形態の受信回路は、入力データに対して位相追従を行うトラッキングＣＤＲ方式である。これに対し、第３の実施形態の受信回路は、入力データに対して位相追従を行わないブラインドＣＤＲ方式である。図１１は、図４に対して、位相調整回路４０６を削除し、データ判定回路１１０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００４１】
サンプリング回路４０１は、例えばアナログデジタル変換回路であり、サンプリングクロック信号ＣＫに同期して、１ＵＩに対して２回のサンプリング、又は３回以上のサンプリングを行い、データＤｘを出力する。第１のフィルタ４０５は、位相調整コードＰＨＣＤの代わりに平均位相ＰＨａｖを出力する。入力データＤｉの位相とサンプリングクロック信号ＣＫの位相は同期していないため、データ判定回路１１０１は、現在の平均位相ＰＨａｖと、アダプティブＩＩＲ型等化回路４０２の出力データの遷移を基に、１ＵＩ内の複数のサンプルデータのうちの１ＵＩのセンタに最も近いデータを選択し、データＤｄを出力する。制御回路４０３は、位相調整コードＰＨＣＤの代わりに平均位相ＰＨａｖを入力し、第１の実施形態と同様の処理を行う。
【００４２】
図８において、収束判定器８０１は、位相調整コードＰＨＣＤの代わりに、平均位相ＰＨａｖを入力し、平均位相ＰＨａｖの変動率が一定になったら動作を開始する。また、図９において、ステップＳ９０２では、収束判定器８０１は、位相調整コードＰＨＣＤの代わりに平均位相ＰＨａｖのカウントを開始し、平均位相ＰＨａｖの変動率が一定値以下であればステップＳ９０３へ進み、一定値以上であればステップＳ９０１に戻る。その他の点は、第１の実施形態と同様である。
【００４３】
（第４の実施形態）
図７のＩＩＲフィルタ５０１内のビット数調整回路７０６は、制御信号ＣＴＲＬによって設定されたビット数に対して、不要なビットをＬＳＢ側から順に０出力に固定する。これにより、後段のフリップフロップ７０７，７０８の出力においても該当するビットは０に固定されるため等価的にビット数が削減された状態となる。本実施形態では、消費電力をより削減するためのＩＩＲフィルタ５０１を説明する。
【００４４】
図１２は第４の実施形態によるＩＩＲフィルタ５０１の構成例を示す図であり、図１３はフリップフロップ７０７，７０８の構成例を示す図である。図１２は、図７に対して、ビット数調整回路７０６を削除したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。制御信号ＣＴＲＬは、直接フリップフロップ７０７，７０８に入力される。フリップフロップ７０７及び７０８の各々は、Ｎビットの入出力を持っており、Ｎ個の１ビットフリップフロップ１３０１を有する。各１ビットフリップフロップ１３０１には、対応する制御信号ＣＴＲＬ１〜ＣＴＲＬＮが入力される。また、すべての１ビットフリップフロップ１３０１に同相のクロック信号が入力され、このクロック信号に同期して動作する。各１ビットフリップフロップ１３０１は、制御信号ＣＴＲＬ１〜ＣＴＲＬＮに応じて、対応するビットデータｉｎ１〜ｉｎＮを停止する場合、回路内部のクロック信号を止めるとともに出力信号ｏｕｔ１〜ｏｕｔＮを０に固定する。
【００４５】
以上のように、ＩＩＲフィルタ５０１は、フィードバックする複数ビットのデータをビット毎に記憶する複数の１ビットフリップフロップ１３０１を有し、下位ビット側の１ビットフリップフロップ１３０１の出力を固定値にし、かつクロック信号を止めることにより、フィードバックするデータのビット数を減らすことができる。これにより、図１２のＩＩＲフィルタは、図７のＩＩＲフィルタに比べ、対応するビットのフリップフロップ１３０１の動作を停止させるので、消費電力を低減することができる。
【００４６】
（第５の実施形態）
図１４は、第５の実施形態によるＩＩＲフィルタ５０１の構成例を示す図である。図１４は、図７に対して、ビット数調整回路７０６を削除し、乗算器７０４、フリップフロップ７１０、セレクタ１４０１，１４０２を追加したものである。フリップフロップ７１０は、フリップフロップ７０８の出力データＤｆｂ２を遅延し、データＤｆｂ３を出力する。乗算器７０４は、データＤｆｂ３及び等化係数Ｃ３を乗算する。加算器７０９は、乗算器７０１の出力値から乗算器７０２，７０３，７０４の出力値を減算する。以下、本実施形態が第１の実施形態と異なる点を説明する。本実施形態は、ＩＩＲフィルタ５０１のタップ数を制御する。制御回路４０３からアダプティブＩＩＲ型等化回路４０２への入力信号である制御信号ＣＴＲＬとして、ビット数を制御する信号ＣＴＲＬｂとタップ数を制御する信号ＣＴＲＬｔを有する。
【００４７】
２タップ目以降のフリップフロップ７０８，７１０に入力されるビット数制御信号ＣＴＲＬｂは、セレクタ１４０１，１４０２において、タップ数制御信号ＣＴＲＬｔによって制御される。タップ数が１タップに設定された場合は、初段のセレクタ１４０１は、全ビットについて０をフリップフロップ７０８に出力して、２タップ目以降のフリップフロップ７０８，７１０の動作を停止させる。タップ数が２タップに設定された場合は、初段のセレクタ１４０１は、ビット数制御信号ＣＴＲＬｂをそのままフリップフロップ７０８に出力し、２段目のセレクタ１４０２は全ビットについて０をフリップフロップ７１０に出力して、３タップ目以降のフリップフロップ７１０の動作を停止させる。図１４のＩＩＲフィルタ５０１は、３タップ構成であるが、４タップ以上のＩＩＲフィルタにおいても同様の構成によってタップ数の制御が可能である。
【００４８】
図１５は、制御回路４０３の構成例を示す図である。図１５は、図８に対して、ビット数設定部８０３の代わりにビット数及びタップ数設定部１５０１を設けたものである。以下、図１５が図８と異なる点を説明する。ビット数及びタップ数設定部１５０１は、信号ＵＰ／ＤＮに応じて、ビット数制御信号ＣＴＲＬｂ及びタップ数制御信号ＣＴＲＬｔを出力する。等化係数計算部８０２は、信号ＵＰ／ＤＮを検出後、ビット数制御信号ＣＴＲＬｂ及びタップ数制御信号ＣＴＲＬｔに応じて等化係数Ｃｓｅｔを計算する。
【００４９】
図１６は、受信回路の動作を示すフローチャートである。図１６は、図９に対して、ステップＳ１６０１を追加したものである。以下、図１６が図９と異なる点を説明する。まず、ステップＳ９０１では、初期設定として、ビット数及びタップ数設定部１５０１は、最小タップ数（１タップ）のタップ数制御信号ＣＴＲＬｔを出力し、最小タップ数から動作開始させる。これは、タップ数が少ないほど、精度は低いが、位相同期をとりやすいためである。ステップＳ９０２では、位相調整コードＰＨＣＤの変動が一定値以上であった場合に、ステップＳ９０１に戻り、等化係数計算部８０２は初期設定として等化係数Ｃｓｅｔの再設定を行う。この処理を設定回数に達するまで繰り返しても位相同期ができなかった場合、このタップ数では等化が不可であると判断し、ステップＳ１６０１へ進む。ステップＳ１６０１では、ビット数及びタップ数設定部１５０１はタップ数の増加を行うタップ数制御信号ＣＴＲＬｔを出力し、ステップＳ９０１に戻る。
【００５０】
また、ステップＳ９０４において、収束判定器８０１は、閾値以上の誤差Ｅのカウント数が一定回数以上になった場合、ビット数収束許容値を設定しておき、現在のビットが収束許容値以上であるときには、ビット数が収束許容値内で収束できないと判断し、ステップＳ１６０１へ進む。これに対して、現在のビットが収束許容値未満であるときには、ステップＳ９０６へ進む。ステップＳ１６０１では、ビット数及びタップ数設定部１５０１はタップ数の増加を行うタップ数制御信号ＣＴＲＬｔを出力し、ステップＳ９０１に戻る。
【００５１】
以上のように、制御回路４０３は、位相調整コードＰＨＣＤ、誤差Ｅ及び等化係数Ｃを入力し、ビット数制御信号ＣＴＲＬｂ，タップ数制御信号ＣＴＲＬｔ、等化係数Ｃｓｅｔ及び信号ＥＮを出力し、ＩＩＲフィルタ５０１のタップ数を調整する。初期状態ではタップ数を最小にし、消費電力を低減する。位相同期がとれない場合には、タップ数を徐々に増加することにより、最小の消費電力で、位相同期をとることができる。
【００５２】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。上記の実施形態は、種々の組み合わせが可能である。
【符号の説明】
【００５３】
４０１ サンプリング回路
４０２ アダプティブＩＩＲ型等化回路
４０３ 制御回路
４０４ 位相検出回路
４０５ 第１のフィルタ
４０６ 位相調整回路
【特許請求の範囲】
【請求項１】
入力データをサンプリングすることによりデジタルデータを出力するサンプリング回路と、
前記サンプリング回路により出力されたデジタルデータに対して無限インパルス応答フィルタを用いて等化処理を行う等化回路と、
前記等化回路により等化処理されたデータの位相を検出する位相検出回路と、
前記位相検出回路の出力信号に対してフィルタリングを行う第１のフィルタと、
前記第１のフィルタの出力信号を基に前記無限インパルス応答フィルタのフィードバックするデータのビット数を調整する制御回路と
を有することを特徴とする受信回路。
【請求項２】
前記制御回路は、前記等化回路の誤差が閾値以下を保ちつつ、前記無限インパルス応答フィルタのフィードバックするデータのビット数が最小になるように制御することを特徴とする請求項１記載の受信回路。
【請求項３】
前記無限インパルス応答フィルタは、前記フィードバックするデータのビット間隔が不等間隔であることを特徴とする請求項１又は２記載の受信回路。
【請求項４】
前記無限インパルス応答フィルタは、前記フィードバックする複数ビットのデータをビット毎に記憶する複数の１ビットフリップフロップを有し、下位ビット側の１ビットフリップフロップの出力を固定値にし、かつクロック信号を止めることにより、前記フィードバックするデータのビット数を減らすことを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
【請求項５】
前記制御回路は、前記第１のフィルタの出力信号を基に前記無限インパルス応答フィルタのタップ数を調整することを特徴とする請求項１〜４のいずれか１項に記載の受信回路。
【請求項１】
入力データをサンプリングすることによりデジタルデータを出力するサンプリング回路と、
前記サンプリング回路により出力されたデジタルデータに対して無限インパルス応答フィルタを用いて等化処理を行う等化回路と、
前記等化回路により等化処理されたデータの位相を検出する位相検出回路と、
前記位相検出回路の出力信号に対してフィルタリングを行う第１のフィルタと、
前記第１のフィルタの出力信号を基に前記無限インパルス応答フィルタのフィードバックするデータのビット数を調整する制御回路と
を有することを特徴とする受信回路。
【請求項２】
前記制御回路は、前記等化回路の誤差が閾値以下を保ちつつ、前記無限インパルス応答フィルタのフィードバックするデータのビット数が最小になるように制御することを特徴とする請求項１記載の受信回路。
【請求項３】
前記無限インパルス応答フィルタは、前記フィードバックするデータのビット間隔が不等間隔であることを特徴とする請求項１又は２記載の受信回路。
【請求項４】
前記無限インパルス応答フィルタは、前記フィードバックする複数ビットのデータをビット毎に記憶する複数の１ビットフリップフロップを有し、下位ビット側の１ビットフリップフロップの出力を固定値にし、かつクロック信号を止めることにより、前記フィードバックするデータのビット数を減らすことを特徴とする請求項１〜３のいずれか１項に記載の受信回路。
【請求項５】
前記制御回路は、前記第１のフィルタの出力信号を基に前記無限インパルス応答フィルタのタップ数を調整することを特徴とする請求項１〜４のいずれか１項に記載の受信回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−４４５３４（Ｐ２０１２−４４５３４Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１０−１８５２５３（Ｐ２０１０−１８５２５３）
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２２年８月２０日（２０１０．８．２０）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]