可変減衰器
【課題】状態切替時の通過位相差を抑えつつ、回路サイズを小さくすることができる可変減衰器を提供する。
【解決手段】可変減衰器は、第１の入出力端子１ａと、第２の入出力端子１ｂと、第１のスイッチング素子としての第１のＦＥＴ２ａと、第２のスイッチング素子としての第２のＦＥＴ２ｂと、第１の抵抗３ａと、第２の抵抗３ｂと、第３の抵抗３ｃと、第１のインダクタ４ａと、第２のインダクタ４ｂとを有している。第１のインダクタ４ａのインダクタンスは、動作周波数において第１のＦＥＴ２ａのオフ容量と共振するような値に予め設定されている。第２のインダクタ４ｂのインダクタンスは、動作周波数において第２のＦＥＴ２ｂのオフ容量６ｂと共振するような値に予め設定されている。
【解決手段】可変減衰器は、第１の入出力端子１ａと、第２の入出力端子１ｂと、第１のスイッチング素子としての第１のＦＥＴ２ａと、第２のスイッチング素子としての第２のＦＥＴ２ｂと、第１の抵抗３ａと、第２の抵抗３ｂと、第３の抵抗３ｃと、第１のインダクタ４ａと、第２のインダクタ４ｂとを有している。第１のインダクタ４ａのインダクタンスは、動作周波数において第１のＦＥＴ２ａのオフ容量と共振するような値に予め設定されている。第２のインダクタ４ｂのインダクタンスは、動作周波数において第２のＦＥＴ２ｂのオフ容量６ｂと共振するような値に予め設定されている。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、状態切替時における通過位相差の少ない可変減衰器に関する。
【背景技術】
【０００２】
図１３は、従来の可変減衰器を示す回路図である。この図１３に示す従来の可変減衰器は、非特許文献１に記載されたものである。図１３において、従来の可変減衰器は、３つの電界効果トランジスタ（以下、ＦＥＴ）と、３つの抵抗と、５つのインダクタとを組み合わせ、トランジスタのオン／オフによって回路の減衰量を切替えるものである。具体的に、図１３に示す従来の可変減衰器は、ＦＥＴとインダクタとを組み合わせて、ＦＥＴの寄生容量を打ち消すことによって、状態を切替えた際の通過位相差を低減する。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】檜枝著，“低損失・定位相Ku帯6ビットMMIC可変減衰器”，電子情報通信学会論文誌，Vol.J87-C, No.1, pp. 61-70, 2004年1月
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような従来装置では、３つのＦＥＴと、３つの抵抗と、５つのインダクタとによって回路が構成されている。このため、回路を構成する素子数が多いことから、回路サイズが大きくなるという問題があった。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、状態切替時の通過位相差を小さくしつつ、回路サイズを小さくすることができる可変減衰器を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明の可変減衰器は、第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、一端が前記第１の入出力端子に接続され、他端が前記第２の入出力端子に接続され、動作周波数において前記第１のスイッチング素子のオフ容量と共振するようにインダクタンスが予め設定された第１のインダクタと、一端が前記第１の入出力端子に接続された第１の抵抗と、一端が前記第２の入出力端子に接続され、他端が前記第１の抵抗の他端に接続された第２の抵抗と、一端が前記第１の抵抗の他端に接続された第３の抵抗と、前記第３の抵抗の他端と接地端子との間に接続された第２のスイッチング素子と、一端が前記第３の抵抗の他端に接続され、他端が接地端子に接続され、動作周波数において前記第２のスイッチング素子のオフ容量と共振するようにインダクタンスが予め設定された第２のインダクタとを備える。
【発明の効果】
【０００７】
この発明の可変減衰器によれば、第１のインダクタのインダクタンスが、動作周波数において第１のスイッチング素子のオフ容量と共振するような値に予め設定され、第２のインダクタのインダクタンスが、動作周波数において第２のスイッチング素子のオフ容量と共振するような値に予め設定されているので、減衰量切替時における通過位相差を小さくしつつ、図１３に示すような従来の可変減衰器に比べて、少ない素子数で回路を構成することができるため、回路サイズを小さくすることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１による可変減衰器を示す回路図である。
【図２】図１の第１のＦＥＴをオン状態とし、第２のＦＥＴをオフ状態としたときの等価回路を示す回路図である。
【図３】図１の第１のＦＥＴをオフ状態とし、第２のＦＥＴをオン状態としたときの等価回路を示す回路図である。
【図４】この発明の実施の形態２による可変減衰器を示す回路図である。
【図５】図４の可変減衰器の基準状態における等価回路を示す回路図である。
【図６】図４の可変減衰器の減衰状態における等価回路を示す回路図である。
【図７】この発明の実施の形態３による可変減衰器を示す回路図である。
【図８】図７の可変減衰器の基準状態における等価回路を示す回路図である。
【図９】図７の可変減衰器の減衰状態における等価回路を示す回路図である。
【図１０】この発明の実施の形態４による可変減衰器を示す回路図である。
【図１１】図１０の可変減衰器の基準状態における等価回路を示す回路図である。
【図１２】図１０の可変減衰器の減衰状態における等価回路を示す回路図である。
【図１３】従来の可変減衰器を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、この発明を実施するための形態について、図面を参照して説明する。
実施の形態１．
図１は、この発明の実施の形態１による可変減衰器を示す回路図である。
図１において、実施の形態１の可変減衰器は、第１の入出力端子１ａと、第２の入出力端子１ｂと、第１のスイッチング素子としての第１のＦＥＴ２ａと、第２のスイッチング素子としての第２のＦＥＴ２ｂと、第１の抵抗３ａと、第２の抵抗３ｂと、第３の抵抗３ｃと、第１のインダクタ４ａと、第２のインダクタ４ｂとを有している。
【００１０】
第１のＦＥＴ２ａは、第１，２の入出力端子１ａ，１ｂ間に接続されている。具体的に、第１のＦＥＴ２ａのソース端子及びドレイン端子のいずれか一方は、第１の入出力端子１ａに接続され、第１のＦＥＴ２ａのソース端子及びドレイン端子の他方は、第２の入出力端子１ｂに接続されている。第１のＦＥＴ２ａのゲート端子は、外部の信号源（図示せず）に接続されている。第１のＦＥＴ２ａは、信号源からの信号に応じてオン／オフの状態が切り替わる。
【００１１】
第１のインダクタ４ａの一端は、第１の入出力端子１ａに接続されている。第１のインダクタ４ａの他端は、第２の入出力端子１ｂに接続されている。即ち、第１のインダクタ４ａは、第１，２の入出力端子１ａ，１ｂ間で、第１のＦＥＴ２ａに対して並列に接続されている。
【００１２】
第１の抵抗３ａの一端は、第１の入出力端子１ａに接続されている。第２の抵抗３ｂの一端は、第２の入出力端子１ｂに接続されている。第１の抵抗３ａの他端と、第２の抵抗３ｂの他端とは、互いに接続されている。第３の抵抗３ｃの一端は、第１の抵抗３ａの他端、及び第２の抵抗３ｂの他端に接続されている。
【００１３】
第２のインダクタ４ｂの一端は、第３の抵抗３ｃの他端に接続されている。第２のインダクタ４ｂの他端は、接地端子に接続されている。第２のＦＥＴ２ｂは、第３の抵抗３ｃの他端と接地端子との間で、第２のインダクタ４ｂに対して並列に接続されている。具体的に、第２のＦＥＴ２ｂのソース端子及びドレイン端子のいずれか一方は、第３の抵抗３ｃの他端に接続され、第２のＦＥＴ２ｂのソース端子及びドレイン端子の他方は、接地端子に接続されている。また、第２のＦＥＴ２ｂのゲート端子は、外部の信号源（図示せず）に接続されている。第２のＦＥＴ２ｂは、信号源からの信号に応じてオン／オフの状態が切り替わる。
【００１４】
次に、動作について説明する。ここで、ＦＥＴは、ゲート端子に印加するバイアス電圧によってソース−ドレイン間のインピーダンスが変化する素子である。以下、本明細書では、ＦＥＴのソース−ドレイン間を導通するようにバイアス電圧を印加した状態をオン状態と呼び、ＦＥＴのソース−ドレイン間を遮断するようにバイアス電圧を印加した状態をオフ状態と呼ぶ。オン状態におけるＦＥＴは、等価的に抵抗として動作する。本明細書では、これをオン抵抗と呼ぶ。一方、オフ状態におけるＦＥＴは、等価的に容量として動作する。本明細書では、これをオフ容量と呼ぶ。
【００１５】
図１に示す回路において、第１のＦＥＴ２ａをオン状態とし、第２のＦＥＴ２ｂをオフ状態としたときの等価回路を図２に示す。本明細書では、この図２に示す状態を基準状態と呼ぶ。図２における符号５ａは第１のＦＥＴ２ａのオン抵抗であり、符号６ｂは第２のＦＥＴ２ｂのオフ容量である。ここで、第２のインダクタ４ｂのインダクタンスは、動作周波数においてオフ容量６ｂと共振するような値に予め設定されている。
【００１６】
また、オン抵抗５ａの抵抗値が第１のインダクタ４ａのリアクタンスよりも十分小さいものと仮定すると、この回路はオン抵抗５ａの直列回路として動作する。このとき、第１の入出力端子１ａ又は第２の入出力端子１ｂに入力された高周波信号の減衰量は小さい。また、このときの通過位相は、動作周波数において理想的にゼロとなる。
【００１７】
次に、第１のＦＥＴ２ａをオフ状態とし、第２のＦＥＴ２ｂをオン状態としたときの等価回路を図３に示す。本明細書では、この図３に示す状態を減衰状態と呼ぶことにする。図３において、符号６ａは第１のＦＥＴ２ａのオフ容量であり、符号５ｂは第２のＦＥＴ２ｂのオン抵抗である。
【００１８】
ここで、第１のインダクタ４ａのインダクタンスは、動作周波数においてオフ容量６ａと共振するような値に予め設定されている。これにより、オン抵抗５ｂの抵抗値がインダクタ４ｂのリアクタンスよりも十分小さいものと仮定すると、この図３に示す回路は、第１〜３の抵抗３ａ，３ｂ，３ｃ、及びオン抵抗５ｂからなるＴ形減衰器として動作する。このとき、第１又は第２の入出力端子１ａ，１ｂに入力された高周波信号の減衰量は大きくなる。また、このときの通過位相は、動作周波数において理想的にゼロとなる。
【００１９】
以上のように、実施の形態１の可変減衰回路では、第１のＦＥＴ２ａ及び第２のＦＥＴ２ｂのオン／オフによって、第１，２の入出力端子１ａ，１ｂ間の高周波信号の減衰量を切替えることができる。また、第１のインダクタ４ａのインダクタンスは、動作周波数においてオフ容量６ａと共振するような値に予め設定され、第２のインダクタ４ｂのインダクタンスは、動作周波数においてオフ容量６ｂと共振するような値に予め設定されている。この構成により、減衰量切替時における通過位相差を小さくすることができる。さらに、図１３に示すような従来の可変減衰器に比べて、少ない素子数で回路を構成することができるため、回路サイズを小さくすることができる。
【００２０】
なお、第１の抵抗３ａと第２の抵抗３ｂとのそれぞれの抵抗値をＲ１とし、第３の抵抗３ｃの抵抗値とオン抵抗５ｂの抵抗値との和をＲ２とするとき、減衰量と抵抗値との関係は、以下の式で与えられる。
【００２１】
【数１】
【００２２】
上記の式において、ＡＴＴはデシベルで与えられる減衰量である。また、抵抗値は系のインピーダンスで規格化されている。
【００２３】
実施の形態２．
実施の形態１の可変減衰器は、減衰状態において回路がＴ形減衰器として動作するようにしたものである。これに対して、実施の形態２の可変減衰器は、減衰状態において回路がBridged-Ｔ形減衰器として動作するようにしたものである。
【００２４】
図４は、この発明の実施の形態２による可変減衰器を示す回路図である。図４において、実施の形態２の可変減衰器の構成の概要は、実施の形態１の可変減衰器の構成と同様であり、実施の形態２の可変減衰器は、第１，２の入出力端子１ａ，１ｂ間に直列接続された第４の抵抗３ｄをさらに有している。
【００２５】
図５は、図４の可変減衰器の基準状態における等価回路を示す回路図である。図５に示す回路では、実施の形態１と同様に、第２のインダクタ４ｂのインダクタンスが、動作周波数においてオフ容量６ｂと共振するような値に予め設定されている。これにより、オン抵抗５ａの抵抗値がインダクタ４ａのリアクタンス及び抵抗３ｄの抵抗値よりも十分小さいものと仮定すると、図５に示す回路は、オン抵抗５ａの直列回路として動作する。この動作は、実施の形態１と同様である。
【００２６】
図６は、図４の可変減衰器の減衰状態における等価回路を示す回路図である。図６に示す回路では、実施の形態１と同様に、第１のインダクタ４ａのインダクタンスがオフ容量６ａと動作周波数において共振するような値に予め設定されている。これにより、図６に示す回路は、第１〜４の抵抗３ａ，３ｂ，３ｃ，３ｄ、及びオン抵抗５ｂから成るBridged-Ｔ形減衰器として動作する。従って、実施の形態２の可変減衰器は、実施の形態１の可変減衰器に対して、第４の抵抗３ｄが加わることにより、Ｔ形減衰器ではなくBridged-Ｔ形減衰器として動作する点が実施の形態１とは異なる。
【００２７】
なお、第１の抵抗３ａと第２の抵抗３ｂとのそれぞれの抵抗値をＲ１とし、第３の抵抗３ｃの抵抗値とオン抵抗５ｂの抵抗値との和をＲ２とし、第４の抵抗３ｄの抵抗値をＲ３とするとき、減衰量と抵抗値との関係は、以下の式で与えられる。
【００２８】
【数２】
【００２９】
上記の式において、ＡＴＴは、デシベルで与えられる減衰量である。また、抵抗値は、系のインピーダンスで規格化している。
【００３０】
ここで、実施の形態１のようなＴ形減衰器として動作する可変減衰器では、少ない減衰量を得るためにはＲ１として低い抵抗値を用いる必要がある。しかしながら、集積回路では、抵抗値のばらつきを少なく作製するのが困難である。これに対して、実施の形態２のBridgeｄ-Ｔ形減衰器として動作する可変減衰器では、少ない減衰量でも比較的大きな抵抗値で可変減衰器を構成できるので、集積回路でも、ばらつき耐性の高い回路を実現することができる。
【００３１】
実施の形態３．
実施の形態３では、各インダクタの配置を実施の形態１の回路構成から変更した可変減衰器について説明する。図７は、この発明の実施の形態３による可変減衰器を示す回路図である。図７において、実施の形態３の可変減衰器では、第１〜３のインダクタ４ａ，４ｂ，４ｃが用いられる。
【００３２】
実施の形態３の第１のインダクタ４ａは、第１の抵抗３ａと第３の抵抗３ｃとの間に直列に接続されている。実施の形態３の第２のインダクタ４ｂは、第１の抵抗３ａと第３の抵抗３ｃとの間に直列に接続されている。実施の形態３の第３のインダクタ４ｃは、実施の形態２の第２のインダクタ４ｂと同様に、第３の抵抗３ｃの他端と接地端子との間に直列に接続されている。
【００３３】
ここで、第１の抵抗３ａと第１のインダクタ４ａとは、第１の直列接続体を構成しており、第１の抵抗３ａの位置と第１のインダクタ４ａの位置とを入れ替えてもよい。これと同様に、第２の抵抗３ｂと第２のインダクタ４ｂとは、第２の直列接続体を構成しており、第２の抵抗３ｂの位置と第２のインダクタ４ｂの位置とを入れ替えてもよい。他の構成は、実施の形態１と同様である。
【００３４】
図８は、図７の可変減衰器の基準状態における等価回路を示す回路図である。図８に示す回路では、実施の形態１，２と同様に、第３のインダクタ４ｃのインダクタンスが、動作周波数においてオフ容量６ｂと共振するような値に予め設定されている。これにより、オン抵抗５ａの抵抗値が第１のインダクタ４ａのリアクタンスよりも十分小さいものと仮定すると、この回路はオン抵抗５ａの直列回路として動作する。
【００３５】
図９は、図７の可変減衰器の減衰状態における等価回路を示す回路図である。図９に示す回路では、オン抵抗５ｂの抵抗値が第３のインダクタ４ｃのリアクタンスよりも十分小さいものと仮定すると、この回路は、第１〜３の抵抗３ａ，３ｂ，３ｃとオン抵抗５ｂとからなるＴ形減衰器として動作するが、実施の形態１とは異なり、第１，２のインダクタ４ａ，４ｂとオフ容量６ａとを含んでいる。以下、この効果について説明する。
【００３６】
減衰状態において、図９に示す回路はＴ形減衰器として動作するが、オフ容量６ａの影響によって位相が進む。ここで、位相遅れ素子である第１，２のインダクタ４ａ，４ｂのインダクタンスをオフ容量６ａの位相進みをキャンセル（相殺）するように予め設定することによって、回路全体の動作周波数における通過位相はゼロとなる。
【００３７】
以上のように、本回路は、基準状態と減衰状態とにおける通過位相差が生じない可変減衰器として動作する。
【００３８】
ここで、実施の形態１では、オフ容量６ａと共振する第１のインダクタ４ａを用いることによって基準状態と減衰状態とにおける通過位相差を生じないようにした。しかしながら、一般的にＦＥＴのオフ容量値は小さいため、それと共振するためのインダクタンスは大きくなり、回路サイズの小型化に限界が生じるという問題がある。これに対して、実施の形態３では、実施の形態１のような第１のＦＥＴ２ａと並列の第１のインダクタ４ａを用いずに、通過位相差を生じないように回路を構成しているため、実施の形態１に比べて、回路サイズをより小さくすることができる。
【００３９】
また、一般的に、抵抗は、高周波数においては、寄生インダクタを含むので、第１，２の抵抗３ａ，３ｂの寄生インダクタを４ａ，４ｂに含むことができる。このように、本来回路に悪影響を及ぼす寄生インダクタを積極的に回路の構成要素として活用することが可能となり、回路の小型化に加えて高性能化にも有利である。なお、Ｔ形減衰器の抵抗値の設計式は、実施の形態１と同様である。
【００４０】
実施の形態４．
実施の形態３の可変減衰器は、減衰状態において回路がＴ形減衰器として動作するようにしたものである。これに対して、実施の形態４の可変減衰器は、減衰状態において回路がBridged-Ｔ形減衰器として動作するようにしたものである。
【００４１】
図１０は、この発明の実施の形態４による可変減衰器を示す回路図である。図１０において、実施の形態４の可変減衰器の構成の概要は、実施の形態３の可変減衰器の構成と同様であり、実施の形態４の可変減衰器は、第１，２の入出力端子１ａ，１ｂ間に直列接続された第４の抵抗３ｄをさらに有する点が実施の形態３とは異なる。
【００４２】
図１１は、図１０の可変減衰器の基準状態における等価回路を示す回路図である。図１１に示す回路では、主にオン抵抗５ａによる直列回路によって基準状態の回路が構成される。図１２は、図１０の可変減衰器の減衰状態における等価回路を示す回路図である。図１２に示す回路では、主に、第１〜４の抵抗３ａ，３ｂ，３ｃ，３ｄ、及びオン抵抗５ｂによるBridged-Ｔ形減衰器で減衰状態の回路が構成される。
【００４３】
ここで、実施の形態４におけるBridged-Ｔ形減衰器の設計式と、実施の形態３の減衰器に対する優位性とは、実施の形態２の可変減衰器と同様である。
【００４４】
なお、実施の形態１〜４では、スイッチング素子としてＦＥＴを用いた構成について説明した。しかしながら、スイッチング素子はＦＥＴに限定するものではなく、例えばＰＩＮダイオードやバラクタダイオードやＭＥＭＳ（Micro Electro Mechanical Systems）素子をスイッチング素子として用いてもよい。この場合でも、各実施の形態と同様の効果を得ることができる。
【００４５】
また、実施の形態１〜４による可変減衰器のうちの少なくとも１種類の可変減衰器を複数個縦続接続することによって、多ビット可変減衰器を構成できる。
【符号の説明】
【００４６】
１ａ 第１の入出力端子、１ｂ 第２の入出力端子、２ａ 第１のＦＥＴ（第１のスイッチング素子）、２ｂ 第２のＦＥＴ（第２のスイッチング素子）、３ａ 第１の抵抗、３ｂ 第２の抵抗、３ｃ 第３の抵抗、３ｄ 第４の抵抗、４ａ 第１のインダクタ、４ｂ 第２のインダクタ、４ｃ 第３のインダクタ、５ａ，５ｂ オン抵抗、６ａ，６ｂ オフ容量。
【技術分野】
【０００１】
この発明は、状態切替時における通過位相差の少ない可変減衰器に関する。
【背景技術】
【０００２】
図１３は、従来の可変減衰器を示す回路図である。この図１３に示す従来の可変減衰器は、非特許文献１に記載されたものである。図１３において、従来の可変減衰器は、３つの電界効果トランジスタ（以下、ＦＥＴ）と、３つの抵抗と、５つのインダクタとを組み合わせ、トランジスタのオン／オフによって回路の減衰量を切替えるものである。具体的に、図１３に示す従来の可変減衰器は、ＦＥＴとインダクタとを組み合わせて、ＦＥＴの寄生容量を打ち消すことによって、状態を切替えた際の通過位相差を低減する。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】檜枝著，“低損失・定位相Ku帯6ビットMMIC可変減衰器”，電子情報通信学会論文誌，Vol.J87-C, No.1, pp. 61-70, 2004年1月
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような従来装置では、３つのＦＥＴと、３つの抵抗と、５つのインダクタとによって回路が構成されている。このため、回路を構成する素子数が多いことから、回路サイズが大きくなるという問題があった。
【０００５】
この発明は、上記のような課題を解決するためになされたものであり、状態切替時の通過位相差を小さくしつつ、回路サイズを小さくすることができる可変減衰器を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明の可変減衰器は、第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、一端が前記第１の入出力端子に接続され、他端が前記第２の入出力端子に接続され、動作周波数において前記第１のスイッチング素子のオフ容量と共振するようにインダクタンスが予め設定された第１のインダクタと、一端が前記第１の入出力端子に接続された第１の抵抗と、一端が前記第２の入出力端子に接続され、他端が前記第１の抵抗の他端に接続された第２の抵抗と、一端が前記第１の抵抗の他端に接続された第３の抵抗と、前記第３の抵抗の他端と接地端子との間に接続された第２のスイッチング素子と、一端が前記第３の抵抗の他端に接続され、他端が接地端子に接続され、動作周波数において前記第２のスイッチング素子のオフ容量と共振するようにインダクタンスが予め設定された第２のインダクタとを備える。
【発明の効果】
【０００７】
この発明の可変減衰器によれば、第１のインダクタのインダクタンスが、動作周波数において第１のスイッチング素子のオフ容量と共振するような値に予め設定され、第２のインダクタのインダクタンスが、動作周波数において第２のスイッチング素子のオフ容量と共振するような値に予め設定されているので、減衰量切替時における通過位相差を小さくしつつ、図１３に示すような従来の可変減衰器に比べて、少ない素子数で回路を構成することができるため、回路サイズを小さくすることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１による可変減衰器を示す回路図である。
【図２】図１の第１のＦＥＴをオン状態とし、第２のＦＥＴをオフ状態としたときの等価回路を示す回路図である。
【図３】図１の第１のＦＥＴをオフ状態とし、第２のＦＥＴをオン状態としたときの等価回路を示す回路図である。
【図４】この発明の実施の形態２による可変減衰器を示す回路図である。
【図５】図４の可変減衰器の基準状態における等価回路を示す回路図である。
【図６】図４の可変減衰器の減衰状態における等価回路を示す回路図である。
【図７】この発明の実施の形態３による可変減衰器を示す回路図である。
【図８】図７の可変減衰器の基準状態における等価回路を示す回路図である。
【図９】図７の可変減衰器の減衰状態における等価回路を示す回路図である。
【図１０】この発明の実施の形態４による可変減衰器を示す回路図である。
【図１１】図１０の可変減衰器の基準状態における等価回路を示す回路図である。
【図１２】図１０の可変減衰器の減衰状態における等価回路を示す回路図である。
【図１３】従来の可変減衰器を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、この発明を実施するための形態について、図面を参照して説明する。
実施の形態１．
図１は、この発明の実施の形態１による可変減衰器を示す回路図である。
図１において、実施の形態１の可変減衰器は、第１の入出力端子１ａと、第２の入出力端子１ｂと、第１のスイッチング素子としての第１のＦＥＴ２ａと、第２のスイッチング素子としての第２のＦＥＴ２ｂと、第１の抵抗３ａと、第２の抵抗３ｂと、第３の抵抗３ｃと、第１のインダクタ４ａと、第２のインダクタ４ｂとを有している。
【００１０】
第１のＦＥＴ２ａは、第１，２の入出力端子１ａ，１ｂ間に接続されている。具体的に、第１のＦＥＴ２ａのソース端子及びドレイン端子のいずれか一方は、第１の入出力端子１ａに接続され、第１のＦＥＴ２ａのソース端子及びドレイン端子の他方は、第２の入出力端子１ｂに接続されている。第１のＦＥＴ２ａのゲート端子は、外部の信号源（図示せず）に接続されている。第１のＦＥＴ２ａは、信号源からの信号に応じてオン／オフの状態が切り替わる。
【００１１】
第１のインダクタ４ａの一端は、第１の入出力端子１ａに接続されている。第１のインダクタ４ａの他端は、第２の入出力端子１ｂに接続されている。即ち、第１のインダクタ４ａは、第１，２の入出力端子１ａ，１ｂ間で、第１のＦＥＴ２ａに対して並列に接続されている。
【００１２】
第１の抵抗３ａの一端は、第１の入出力端子１ａに接続されている。第２の抵抗３ｂの一端は、第２の入出力端子１ｂに接続されている。第１の抵抗３ａの他端と、第２の抵抗３ｂの他端とは、互いに接続されている。第３の抵抗３ｃの一端は、第１の抵抗３ａの他端、及び第２の抵抗３ｂの他端に接続されている。
【００１３】
第２のインダクタ４ｂの一端は、第３の抵抗３ｃの他端に接続されている。第２のインダクタ４ｂの他端は、接地端子に接続されている。第２のＦＥＴ２ｂは、第３の抵抗３ｃの他端と接地端子との間で、第２のインダクタ４ｂに対して並列に接続されている。具体的に、第２のＦＥＴ２ｂのソース端子及びドレイン端子のいずれか一方は、第３の抵抗３ｃの他端に接続され、第２のＦＥＴ２ｂのソース端子及びドレイン端子の他方は、接地端子に接続されている。また、第２のＦＥＴ２ｂのゲート端子は、外部の信号源（図示せず）に接続されている。第２のＦＥＴ２ｂは、信号源からの信号に応じてオン／オフの状態が切り替わる。
【００１４】
次に、動作について説明する。ここで、ＦＥＴは、ゲート端子に印加するバイアス電圧によってソース−ドレイン間のインピーダンスが変化する素子である。以下、本明細書では、ＦＥＴのソース−ドレイン間を導通するようにバイアス電圧を印加した状態をオン状態と呼び、ＦＥＴのソース−ドレイン間を遮断するようにバイアス電圧を印加した状態をオフ状態と呼ぶ。オン状態におけるＦＥＴは、等価的に抵抗として動作する。本明細書では、これをオン抵抗と呼ぶ。一方、オフ状態におけるＦＥＴは、等価的に容量として動作する。本明細書では、これをオフ容量と呼ぶ。
【００１５】
図１に示す回路において、第１のＦＥＴ２ａをオン状態とし、第２のＦＥＴ２ｂをオフ状態としたときの等価回路を図２に示す。本明細書では、この図２に示す状態を基準状態と呼ぶ。図２における符号５ａは第１のＦＥＴ２ａのオン抵抗であり、符号６ｂは第２のＦＥＴ２ｂのオフ容量である。ここで、第２のインダクタ４ｂのインダクタンスは、動作周波数においてオフ容量６ｂと共振するような値に予め設定されている。
【００１６】
また、オン抵抗５ａの抵抗値が第１のインダクタ４ａのリアクタンスよりも十分小さいものと仮定すると、この回路はオン抵抗５ａの直列回路として動作する。このとき、第１の入出力端子１ａ又は第２の入出力端子１ｂに入力された高周波信号の減衰量は小さい。また、このときの通過位相は、動作周波数において理想的にゼロとなる。
【００１７】
次に、第１のＦＥＴ２ａをオフ状態とし、第２のＦＥＴ２ｂをオン状態としたときの等価回路を図３に示す。本明細書では、この図３に示す状態を減衰状態と呼ぶことにする。図３において、符号６ａは第１のＦＥＴ２ａのオフ容量であり、符号５ｂは第２のＦＥＴ２ｂのオン抵抗である。
【００１８】
ここで、第１のインダクタ４ａのインダクタンスは、動作周波数においてオフ容量６ａと共振するような値に予め設定されている。これにより、オン抵抗５ｂの抵抗値がインダクタ４ｂのリアクタンスよりも十分小さいものと仮定すると、この図３に示す回路は、第１〜３の抵抗３ａ，３ｂ，３ｃ、及びオン抵抗５ｂからなるＴ形減衰器として動作する。このとき、第１又は第２の入出力端子１ａ，１ｂに入力された高周波信号の減衰量は大きくなる。また、このときの通過位相は、動作周波数において理想的にゼロとなる。
【００１９】
以上のように、実施の形態１の可変減衰回路では、第１のＦＥＴ２ａ及び第２のＦＥＴ２ｂのオン／オフによって、第１，２の入出力端子１ａ，１ｂ間の高周波信号の減衰量を切替えることができる。また、第１のインダクタ４ａのインダクタンスは、動作周波数においてオフ容量６ａと共振するような値に予め設定され、第２のインダクタ４ｂのインダクタンスは、動作周波数においてオフ容量６ｂと共振するような値に予め設定されている。この構成により、減衰量切替時における通過位相差を小さくすることができる。さらに、図１３に示すような従来の可変減衰器に比べて、少ない素子数で回路を構成することができるため、回路サイズを小さくすることができる。
【００２０】
なお、第１の抵抗３ａと第２の抵抗３ｂとのそれぞれの抵抗値をＲ１とし、第３の抵抗３ｃの抵抗値とオン抵抗５ｂの抵抗値との和をＲ２とするとき、減衰量と抵抗値との関係は、以下の式で与えられる。
【００２１】
【数１】
【００２２】
上記の式において、ＡＴＴはデシベルで与えられる減衰量である。また、抵抗値は系のインピーダンスで規格化されている。
【００２３】
実施の形態２．
実施の形態１の可変減衰器は、減衰状態において回路がＴ形減衰器として動作するようにしたものである。これに対して、実施の形態２の可変減衰器は、減衰状態において回路がBridged-Ｔ形減衰器として動作するようにしたものである。
【００２４】
図４は、この発明の実施の形態２による可変減衰器を示す回路図である。図４において、実施の形態２の可変減衰器の構成の概要は、実施の形態１の可変減衰器の構成と同様であり、実施の形態２の可変減衰器は、第１，２の入出力端子１ａ，１ｂ間に直列接続された第４の抵抗３ｄをさらに有している。
【００２５】
図５は、図４の可変減衰器の基準状態における等価回路を示す回路図である。図５に示す回路では、実施の形態１と同様に、第２のインダクタ４ｂのインダクタンスが、動作周波数においてオフ容量６ｂと共振するような値に予め設定されている。これにより、オン抵抗５ａの抵抗値がインダクタ４ａのリアクタンス及び抵抗３ｄの抵抗値よりも十分小さいものと仮定すると、図５に示す回路は、オン抵抗５ａの直列回路として動作する。この動作は、実施の形態１と同様である。
【００２６】
図６は、図４の可変減衰器の減衰状態における等価回路を示す回路図である。図６に示す回路では、実施の形態１と同様に、第１のインダクタ４ａのインダクタンスがオフ容量６ａと動作周波数において共振するような値に予め設定されている。これにより、図６に示す回路は、第１〜４の抵抗３ａ，３ｂ，３ｃ，３ｄ、及びオン抵抗５ｂから成るBridged-Ｔ形減衰器として動作する。従って、実施の形態２の可変減衰器は、実施の形態１の可変減衰器に対して、第４の抵抗３ｄが加わることにより、Ｔ形減衰器ではなくBridged-Ｔ形減衰器として動作する点が実施の形態１とは異なる。
【００２７】
なお、第１の抵抗３ａと第２の抵抗３ｂとのそれぞれの抵抗値をＲ１とし、第３の抵抗３ｃの抵抗値とオン抵抗５ｂの抵抗値との和をＲ２とし、第４の抵抗３ｄの抵抗値をＲ３とするとき、減衰量と抵抗値との関係は、以下の式で与えられる。
【００２８】
【数２】
【００２９】
上記の式において、ＡＴＴは、デシベルで与えられる減衰量である。また、抵抗値は、系のインピーダンスで規格化している。
【００３０】
ここで、実施の形態１のようなＴ形減衰器として動作する可変減衰器では、少ない減衰量を得るためにはＲ１として低い抵抗値を用いる必要がある。しかしながら、集積回路では、抵抗値のばらつきを少なく作製するのが困難である。これに対して、実施の形態２のBridgeｄ-Ｔ形減衰器として動作する可変減衰器では、少ない減衰量でも比較的大きな抵抗値で可変減衰器を構成できるので、集積回路でも、ばらつき耐性の高い回路を実現することができる。
【００３１】
実施の形態３．
実施の形態３では、各インダクタの配置を実施の形態１の回路構成から変更した可変減衰器について説明する。図７は、この発明の実施の形態３による可変減衰器を示す回路図である。図７において、実施の形態３の可変減衰器では、第１〜３のインダクタ４ａ，４ｂ，４ｃが用いられる。
【００３２】
実施の形態３の第１のインダクタ４ａは、第１の抵抗３ａと第３の抵抗３ｃとの間に直列に接続されている。実施の形態３の第２のインダクタ４ｂは、第１の抵抗３ａと第３の抵抗３ｃとの間に直列に接続されている。実施の形態３の第３のインダクタ４ｃは、実施の形態２の第２のインダクタ４ｂと同様に、第３の抵抗３ｃの他端と接地端子との間に直列に接続されている。
【００３３】
ここで、第１の抵抗３ａと第１のインダクタ４ａとは、第１の直列接続体を構成しており、第１の抵抗３ａの位置と第１のインダクタ４ａの位置とを入れ替えてもよい。これと同様に、第２の抵抗３ｂと第２のインダクタ４ｂとは、第２の直列接続体を構成しており、第２の抵抗３ｂの位置と第２のインダクタ４ｂの位置とを入れ替えてもよい。他の構成は、実施の形態１と同様である。
【００３４】
図８は、図７の可変減衰器の基準状態における等価回路を示す回路図である。図８に示す回路では、実施の形態１，２と同様に、第３のインダクタ４ｃのインダクタンスが、動作周波数においてオフ容量６ｂと共振するような値に予め設定されている。これにより、オン抵抗５ａの抵抗値が第１のインダクタ４ａのリアクタンスよりも十分小さいものと仮定すると、この回路はオン抵抗５ａの直列回路として動作する。
【００３５】
図９は、図７の可変減衰器の減衰状態における等価回路を示す回路図である。図９に示す回路では、オン抵抗５ｂの抵抗値が第３のインダクタ４ｃのリアクタンスよりも十分小さいものと仮定すると、この回路は、第１〜３の抵抗３ａ，３ｂ，３ｃとオン抵抗５ｂとからなるＴ形減衰器として動作するが、実施の形態１とは異なり、第１，２のインダクタ４ａ，４ｂとオフ容量６ａとを含んでいる。以下、この効果について説明する。
【００３６】
減衰状態において、図９に示す回路はＴ形減衰器として動作するが、オフ容量６ａの影響によって位相が進む。ここで、位相遅れ素子である第１，２のインダクタ４ａ，４ｂのインダクタンスをオフ容量６ａの位相進みをキャンセル（相殺）するように予め設定することによって、回路全体の動作周波数における通過位相はゼロとなる。
【００３７】
以上のように、本回路は、基準状態と減衰状態とにおける通過位相差が生じない可変減衰器として動作する。
【００３８】
ここで、実施の形態１では、オフ容量６ａと共振する第１のインダクタ４ａを用いることによって基準状態と減衰状態とにおける通過位相差を生じないようにした。しかしながら、一般的にＦＥＴのオフ容量値は小さいため、それと共振するためのインダクタンスは大きくなり、回路サイズの小型化に限界が生じるという問題がある。これに対して、実施の形態３では、実施の形態１のような第１のＦＥＴ２ａと並列の第１のインダクタ４ａを用いずに、通過位相差を生じないように回路を構成しているため、実施の形態１に比べて、回路サイズをより小さくすることができる。
【００３９】
また、一般的に、抵抗は、高周波数においては、寄生インダクタを含むので、第１，２の抵抗３ａ，３ｂの寄生インダクタを４ａ，４ｂに含むことができる。このように、本来回路に悪影響を及ぼす寄生インダクタを積極的に回路の構成要素として活用することが可能となり、回路の小型化に加えて高性能化にも有利である。なお、Ｔ形減衰器の抵抗値の設計式は、実施の形態１と同様である。
【００４０】
実施の形態４．
実施の形態３の可変減衰器は、減衰状態において回路がＴ形減衰器として動作するようにしたものである。これに対して、実施の形態４の可変減衰器は、減衰状態において回路がBridged-Ｔ形減衰器として動作するようにしたものである。
【００４１】
図１０は、この発明の実施の形態４による可変減衰器を示す回路図である。図１０において、実施の形態４の可変減衰器の構成の概要は、実施の形態３の可変減衰器の構成と同様であり、実施の形態４の可変減衰器は、第１，２の入出力端子１ａ，１ｂ間に直列接続された第４の抵抗３ｄをさらに有する点が実施の形態３とは異なる。
【００４２】
図１１は、図１０の可変減衰器の基準状態における等価回路を示す回路図である。図１１に示す回路では、主にオン抵抗５ａによる直列回路によって基準状態の回路が構成される。図１２は、図１０の可変減衰器の減衰状態における等価回路を示す回路図である。図１２に示す回路では、主に、第１〜４の抵抗３ａ，３ｂ，３ｃ，３ｄ、及びオン抵抗５ｂによるBridged-Ｔ形減衰器で減衰状態の回路が構成される。
【００４３】
ここで、実施の形態４におけるBridged-Ｔ形減衰器の設計式と、実施の形態３の減衰器に対する優位性とは、実施の形態２の可変減衰器と同様である。
【００４４】
なお、実施の形態１〜４では、スイッチング素子としてＦＥＴを用いた構成について説明した。しかしながら、スイッチング素子はＦＥＴに限定するものではなく、例えばＰＩＮダイオードやバラクタダイオードやＭＥＭＳ（Micro Electro Mechanical Systems）素子をスイッチング素子として用いてもよい。この場合でも、各実施の形態と同様の効果を得ることができる。
【００４５】
また、実施の形態１〜４による可変減衰器のうちの少なくとも１種類の可変減衰器を複数個縦続接続することによって、多ビット可変減衰器を構成できる。
【符号の説明】
【００４６】
１ａ 第１の入出力端子、１ｂ 第２の入出力端子、２ａ 第１のＦＥＴ（第１のスイッチング素子）、２ｂ 第２のＦＥＴ（第２のスイッチング素子）、３ａ 第１の抵抗、３ｂ 第２の抵抗、３ｃ 第３の抵抗、３ｄ 第４の抵抗、４ａ 第１のインダクタ、４ｂ 第２のインダクタ、４ｃ 第３のインダクタ、５ａ，５ｂ オン抵抗、６ａ，６ｂ オフ容量。
【特許請求の範囲】
【請求項１】
第１の入出力端子と、
第２の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、
一端が前記第１の入出力端子に接続され、他端が前記第２の入出力端子に接続され、動作周波数において前記第１のスイッチング素子のオフ容量と共振するようにインダクタンスが予め設定された第１のインダクタと、
一端が前記第１の入出力端子に接続された第１の抵抗と、
一端が前記第２の入出力端子に接続され、他端が前記第１の抵抗の他端に接続された第２の抵抗と、
一端が前記第１の抵抗の他端に接続された第３の抵抗と、
前記第３の抵抗の他端と接地端子との間に接続された第２のスイッチング素子と、
一端が前記第３の抵抗の他端に接続され、他端が接地端子に接続され、動作周波数において前記第２のスイッチング素子のオフ容量と共振するようにインダクタンスが予め設定された第２のインダクタと
を備えることを特徴とする可変減衰器。
【請求項２】
第１の入出力端子と、
第２の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、
一端が前記第１の入出力端子に接続され、かつ互いに直列接続された第１のインダクタと第１の抵抗とからなる第１の直列接続体と、
一端が前記第２の入出力端子に接続され、かつ互いに直列接続された第２のインダクタと第２の抵抗とからなる第２の直列接続体と、
一端が前記第１の直列接続体の他端と前記第２の直列接続体の他端とに接続された第３の抵抗と、
前記第３の抵抗の他端と接地端子との間に接続された第２のスイッチング素子と、
一端が前記第３の抵抗の他端に接続され、他端が接地端子に接続され、動作周波数において前記第２のスイッチング素子のオフ容量と共振するようにインダクタンスが予め設定された第３のインダクタと
を備え、
前記第１及び第２のインダクタのそれぞれのインダクタンスは、前記第１のスイッチング素子のオフ容量の位相進みを相殺するような値に予め設定されている
ることを特徴とする可変減衰器。
【請求項３】
前記第１のインダクタは、前記第１の抵抗の寄生インダクタであり、
前記第２のインダクタは、前記第２の抵抗の寄生インダクタである
ことを特徴とする請求項２に記載の可変減衰器。
【請求項４】
一端が前記第１の入出力端子に接続され、他端が前記第２の入出力端子に接続された第４の抵抗
をさらに備えることを特徴とする請求項１から請求項３までのいずれか１項に記載の可変減衰器。
【請求項１】
第１の入出力端子と、
第２の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、
一端が前記第１の入出力端子に接続され、他端が前記第２の入出力端子に接続され、動作周波数において前記第１のスイッチング素子のオフ容量と共振するようにインダクタンスが予め設定された第１のインダクタと、
一端が前記第１の入出力端子に接続された第１の抵抗と、
一端が前記第２の入出力端子に接続され、他端が前記第１の抵抗の他端に接続された第２の抵抗と、
一端が前記第１の抵抗の他端に接続された第３の抵抗と、
前記第３の抵抗の他端と接地端子との間に接続された第２のスイッチング素子と、
一端が前記第３の抵抗の他端に接続され、他端が接地端子に接続され、動作周波数において前記第２のスイッチング素子のオフ容量と共振するようにインダクタンスが予め設定された第２のインダクタと
を備えることを特徴とする可変減衰器。
【請求項２】
第１の入出力端子と、
第２の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、
一端が前記第１の入出力端子に接続され、かつ互いに直列接続された第１のインダクタと第１の抵抗とからなる第１の直列接続体と、
一端が前記第２の入出力端子に接続され、かつ互いに直列接続された第２のインダクタと第２の抵抗とからなる第２の直列接続体と、
一端が前記第１の直列接続体の他端と前記第２の直列接続体の他端とに接続された第３の抵抗と、
前記第３の抵抗の他端と接地端子との間に接続された第２のスイッチング素子と、
一端が前記第３の抵抗の他端に接続され、他端が接地端子に接続され、動作周波数において前記第２のスイッチング素子のオフ容量と共振するようにインダクタンスが予め設定された第３のインダクタと
を備え、
前記第１及び第２のインダクタのそれぞれのインダクタンスは、前記第１のスイッチング素子のオフ容量の位相進みを相殺するような値に予め設定されている
ることを特徴とする可変減衰器。
【請求項３】
前記第１のインダクタは、前記第１の抵抗の寄生インダクタであり、
前記第２のインダクタは、前記第２の抵抗の寄生インダクタである
ことを特徴とする請求項２に記載の可変減衰器。
【請求項４】
一端が前記第１の入出力端子に接続され、他端が前記第２の入出力端子に接続された第４の抵抗
をさらに備えることを特徴とする請求項１から請求項３までのいずれか１項に記載の可変減衰器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１２９７２１（Ｐ２０１２−１２９７２１Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２７８２８２（Ｐ２０１０−２７８２８２）
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１４日（２０１０．１２．１４）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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