回路基板
【課題】同期型の高速パルス信号を１本の伝送路を介して送受信する高速信号伝送システムにおいて、伝送路の途中に存在するインピーダンス不連続部に起因する信号波形品質の低下を抑制する。
【解決手段】送信側半導体装置１１２を搭載した送信側基板１１と受信側半導体装置１２２を搭載した受信側基板１２との間で１本の伝送路１３を介して同期型の高速パルス信号を送受信する信号伝送システムにおいて、送信側基板１１は、コネクタ１１３が搭載されており、かつ、送信側半導体装置１１２からコネクタ１１３までの伝送路にＰＣＢ配線１１４が形成されている。このＰＣＢ配線の配線長は、ＰＣＢ配線上を伝搬する信号の往復伝送時間がパルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）の長さになるように設定されている。
【解決手段】送信側半導体装置１１２を搭載した送信側基板１１と受信側半導体装置１２２を搭載した受信側基板１２との間で１本の伝送路１３を介して同期型の高速パルス信号を送受信する信号伝送システムにおいて、送信側基板１１は、コネクタ１１３が搭載されており、かつ、送信側半導体装置１１２からコネクタ１１３までの伝送路にＰＣＢ配線１１４が形成されている。このＰＣＢ配線の配線長は、ＰＣＢ配線上を伝搬する信号の往復伝送時間がパルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）の長さになるように設定されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板に係り、特に半導体装置および伝送路接続用コネクタを搭載した回路基板に関するもので、例えばパーソナルコンピュータと周辺装置との間で１本のＵＳＢケーブルを介して同期型のパルス信号を送受信する信号伝送システムに使用されるものである。
【背景技術】
【０００２】
一般に、送信側半導体装置を搭載した送信側基板と受信側半導体装置を搭載した受信側基板との間で有線伝送路を介して信号を送受信する信号伝送システム、あるいは、送受信用半導体装置を搭載した送受信基板相互間で有線伝送路を介して高速信号を送受信する信号伝送システムが用いられている。このような高速信号伝送システムにおいて、伝送路のインピーダンスと終端抵抗のインピーダンスとが異なる場合には入射波に相似な反射波が生じる。
【０００３】
伝送路を往復する反射波に起因する信号の時間的揺らぎを抑え、ジッタを低減するために、伝送路にチップ抵抗を接続した高速信号伝送配線実装構造が特許文献１に開示されている。特許文献１の構造では、出力信号波形中の入力波と反射波との合成ポイントが信号波形のエッジ付近になるので、このエッジ付近で信号波形に対してジッタ(jitter)、ディップ(dip) などの影響を及ぼし、信号波形品質の低下をまねく原因となる。
【０００４】
ところで、前記したような高速信号伝送システムの１つの類型として、同期型の高速のパルス信号を１本の伝送路を介して送受信するシステムがある。そして、このシステムにおいて、送信側基板上では送信側半導体装置からコネクタまでの伝送路に印刷配線が形成され、受信側基板上ではコネクタから受信側半導体装置までの伝送路に印刷配線が形成された構成のものがある。なお、上記システムにおいて、送信側回路および受信側回路が内蔵された半導体装置を搭載した送受信基板上で半導体装置から送受信用コネクタまでの伝送路に印刷配線が形成され、送信側回路および受信側回路が切替回路によって選択的に前記印刷配線に接続される構成のものがある。
【０００５】
これらの伝送路においては、半導体装置パッケージの端子接続部、基板上に実装されるコネクタ（例えばＵＳＢ規格のコネクタ）が存在する。一般的に、コネクタは、インピーダンス制御ができるものを入手することが難しいので、伝送路上に実装するコネクタや半導体装置パッケージの端子接続部などはインピーダンス不連続部となることが多い。このようなインピーダンス不連続部は、信号の反射を発生させる要因となり、信号波形に対してジッタ、ディップなどの影響を及ぼし、信号波形品質の低下をまねく原因となる。例えば、コネクタは、容量の付加、あるいは削減の効果を有し、コネクタで反射される波形は、入射波を微分した成分を多く含む。これは、前述した特許文献１に記載されている伝送路に反射波が生じる問題とは異なり、特許文献１とは異る対策が必要となる。
【特許文献１】特開２００１−１１１４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記した事情に鑑みてなされたもので、同期型のパルス信号を１本の伝送路を介して送信または受信する場合に、伝送路の途中に存在するインピーダンス不連続部に起因する信号波形品質の低下を抑制し得る回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の回路基板の第１の態様は、パルス信号を送信する送信回路を内蔵した送信側半導体装置を搭載し、前記送信側半導体装置に接続された出力配線および当該出力配線に接続されたコネクタが配設された送信側基板を有し、前記送信側半導体装置から前記コネクタまでの伝送路に印刷配線が形成されており、前記印刷配線の長さは、当該印刷配線上を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように設定されていることを特徴とする。
【０００８】
本発明の回路基板の第２の態様は、パルス信号を受信する受信回路を内蔵した受信側半導体装置を搭載し、前記受信側半導体装置に接続された入力配線および当該入力配線に接続されたコネクタが配設された受信側基板を有し、前記受信側半導体装置から前記コネクタまでの伝送路に印刷配線が形成されており、前記印刷配線の長さは、当該印刷配線上を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように設定されていることを特徴とする。
【発明の効果】
【０００９】
本発明の回路基板によれば、同期型のパルス信号を１本の伝送路を介して送信または受信する場合に、伝送路の途中に存在するインピーダンス不連続部に起因する信号波形品質の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１１】
＜第１の実施形態＞
図１は、本発明の回路基板を適用した信号伝送システムの第１の実施形態の構成を示す回路図である。この信号伝送システムは、送信回路１１１を内蔵した送信側半導体装置１１２および第１のコネクタ１１３を搭載した送信側基板１１と、受信回路１２１を内蔵した受信側半導体装置１２２および第２のコネクタ１２３を搭載した受信側基板１２との間で、１本の伝送路（例えばケーブル）１３を介して同期型の高速パルス信号を送受信する。ここで、高速パルス信号の切替周期は、例えば２nS程度である。
【００１２】
そして、送信側基板１１には、送信側半導体装置１１２から第１のコネクタ１１３までの伝送路に印刷配線（PRINTED CIRCUIT BOAD配線、以下、ＰＣＢ配線と記す）１１４が形成されている。そして、このＰＣＢ配線１１４の配線長は、このＰＣＢ配線１１４を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）となるように設定されている
また、受信側基板１２には、受信側半導体装置１２２から第２のコネクタ１２３までの伝送路にＰＣＢ配線１２４が形成されている。そして、このＰＣＢ配線１２４の配線長は、このＰＣＢ配線１２４を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋１／２の整数倍となるように設定されている。
【００１３】
次に、送信側基板１１のＰＣＢ配線１１４および受信側基板１２のＰＣＢ配線１２４について、信号波形品質の低下防止の観点から最適な配線長を求める。
【００１４】
図２は、図１中の送信側基板１１においてＰＣＢ配線長と伝送信号に生じるジッタ量との関係を実測した際の波形測定回路を概略的に示している。ここで、１１５は送信側半導体装置１１２内の配線部（パッケージのリード部分を含む）、２１は伝送路１３の終端回路、２２および２３はジッタ測定機能付きのデジタルオシロスコープおよびその測定入力プローブである。
【００１５】
いま、切替周期が2.083nS の高速パルス信号が1nS 間にＰＣＢ配線上を進む距離を140mm とすると、
切替周期の１／２の期間に信号が進む距離は2.083nS/2 ×140mm=145.81mm
切替周期の１／４の期間に信号が進む距離は2.083nS/4 ×140mm=72.905mm
切替周期の（１／４）＋（１／２）×１の期間に信号が進む距離は218.72mm
切替周期の（１／４）＋（１／２）×２の期間に信号が進む距離は364.53mm
になる。
【００１６】
そこで、図１中の送信側基板１１および受信側基板１２においてＰＣＢ配線長をそれぞれ20、30、60、90、130 、200 、300 、450mm に設定し、各基板に同じ半導体装置を実装した場合のそれぞれのジッタ量を実測した。
【００１７】
図３に示す実測データによれば、ＰＣＢ配線上を伝搬する信号の往復伝送時間がパルス信号の切替周期の１／５、１／４、１／２、３／４にそれぞれ対応するようにＰＣＢ配線長が設定されている場合に、ジッタ量は約35pS、約20pS、約27pS、約20pSであった。この実測データから、ＰＣＢ配線上を伝搬する信号の往復伝送時間がパルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）の場合にジッタ量が低減する現象を確認することができる。ここで、現実的には、ｎ＝０またはｎ＝１が望ましい。その理由は、信号がＰＣＢ配線上を進む際に信号の減衰が発生し、信号の減衰量は周波数特性を有することから、ＰＣＢ配線長が長いと信号減衰量の周波数特性が低下して信号歪みが増大するので、ＰＣＢ配線長は短い方が好ましいからである。
【００１８】
なお、従来例の特許文献１の構成において、仮に伝送路の長さを上記したような高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）に設定すると、出力信号波形中の入力波と反射波との合成ポイントが信号波形に対してジッタ、ディップなどの影響を及ぼし、信号波形品質の低下をまねく。
【００１９】
図４は、図１の信号伝送システムにおいて、ＰＣＢ配線上を伝搬する信号の往復伝送時間がパルス信号の切替周期の１／４になるようにＰＣＢ配線長が設定された場合に、送信側基板１１の出力信号波形中で入力波と反射波との合成ポイントが信号波形の中央付近になる様子を示す。このように、信号波形に対してジッタ、ディップなどの影響を及ぼす程度が軽減され、信号品質の低下を抑制することができる。
【００２０】
上記したように本実施形態によれば、送信側基板１１において、ＰＣＢ配線上を伝搬する信号の往復伝送時間が高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるようにＰＣＢ配線長を設定することによって、送信側基板１１の伝送路の途中に存在するインピーダンス不連続部でのインピーダンス不整合を軽減することができ、信号波形に与える要因を軽減し、信号波形品質を最良に調整し、信号波形品質の低下を防止することができる。すなわち、コネクタ部での送信波（進行波）と反射波の位相（時間関係）を最良（適切）に調整することができ、結果として、第１のコネクタ１１３でのインピーダンス不整合を軽減することができる。
【００２１】
同様に、受信側基板１２において、ＰＣＢ配線上を伝搬する信号の往復伝送時間が高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるようにＰＣＢ配線長を設定することによって、受信側基板１２の伝送路の途中に存在するインピーダンス不連続部でのインピーダンス不整合を軽減することができ、信号波形に与える要因を軽減し、信号波形品質を最良に調整し、信号波形品質の低下を防止することができる。すなわち、受信回路入力ノード部における受信波と反射波の時間関係を適切に調整することができ、結果として、受信回路入力ノード部でのインピーダンス不整合を軽減することができる。
【００２２】
なお、本実施例形態においては、ＰＣＢ配線に直列に結合容量を挿入してもよい。また、送信側半導体装置１１２は伝送信号用の同期クロック信号の出力端子を有しておらず、送信側基板１１も伝送信号用の同期クロック信号の出力端子を有していない。同様に、受信側半導体装置１２２は伝送信号用の同期クロック信号の入力端子を有しておらず、受信側基板１２も伝送信号用の同期クロック信号の入力端子を有していない。
【００２３】
また、送信側半導体装置１１には、送信回路１１１の出力側で所定電位ノードとの間にＰＣＢ配線１１４のインピーダンスと整合する終端抵抗（図示せず）が内蔵され、受信側半導体装置１２にも、受信回路１２１の入力ノード側で所定電位ノードとの間にＰＣＢ配線１２４のインピーダンスと整合する終端抵抗（図示せず）が内蔵されることが望ましい。
【００２４】
また、送信側基板１１や受信側基板１２のＰＣＢ配線には、従来例の特許文献１のようなチップ抵抗が接続されていないので、チップ抵抗接続部に半田付けランド、半田等のインピーダンス不連続要素が存在するという問題は発生しない。
【００２５】
＜第１の実施形態の一具体例＞
図５は、第１の実施形態の一具体例を示す。送信側基板１１は、多層配線構造を有し、送信回路を内蔵した送信側半導体装置（ＩＣ）１１２および第１のＵＳＢコネクタ１１３ａを搭載している。この場合、送信側基板１１上には送信側半導体装置１１２と第１のＵＳＢコネクタ１１３ａとの間を接続する第１のＰＣＢ配線１１４が形成されている。このＰＣＢ配線１１４上を伝搬する信号の往復伝送時間が高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように、ＰＣＢ配線長が設定されている。
【００２６】
受信側基板１２は、多層配線構造を有し、受信回路を内蔵した受信側半導体装置（ＩＣ）１２２および第２のＵＳＢコネクタ１２３ａを搭載している。この場合、受信側基板１２上には受信側半導体装置１２２と第２のＵＳＢコネクタ１２３ａとの間を接続する第２のＰＣＢ配線１２４が形成されている。このＰＣＢ配線１２４上を伝搬する信号の往復伝送時間が高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように、ＰＣＢ配線長が設定されている。
【００２７】
そして、第１のＵＳＢコネクタ１１３ａと第２のＵＳＢコネクタ１２３ａとの間は、両端にＵＳＢコネクタ１３ａが取り付けられた１本のＵＳＢケーブル１３により接続されている。
【００２８】
＜第２の実施形態＞
第２の実施形態では、送受信用の半導体装置および送受信兼用のコネクタを搭載した２つの送受信基板相互間で１本の伝送路を介して同期型の高速パルス信号を送受信する。各半導体装置は、送信回路と、受信回路と、これらの送信回路および受信回路を送受信兼用の外部端子に切替接続するための切替回路を内蔵している。
【００２９】
各送受信基板上では、半導体装置からコネクタまでの伝送路にＰＣＢ配線が形成され、このＰＣＢ配線は切替回路によって送信回路および受信回路に選択的に接続される。このＰＣＢ配線の配線長は、このＰＣＢ配線上を伝搬する信号の往復伝送時間が高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように設定されている。
【００３０】
第２の実施形態において、切替回路によってＰＣＢ配線が送信回路に接続されている期間には、前述した第１の実施形態と同様に、伝送路の途中に存在するコネクタ部でのインピーダンス不整合を軽減することができ、信号波形に与える要因を軽減し、信号波形品質を最良に調整し、信号波形品質の低下を防止することができる。また、切替回路によってＰＣＢ配線が受信回路に接続されている期間には、前述した第１の実施形態と同様に、伝送路の途中に存在する受信回路入力ノード部でのインピーダンス不整合を軽減することができ、信号波形に与える要因を軽減し、信号波形品質を最良に調整し、信号波形品質の低下を防止することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の信号伝送システムの第１の実施形態の構成を示す回路図。
【図２】図１中の送信側基板および受信側基板においてＰＣＢ配線長と伝送信号に生じるジッタ量との関係を実測した際の波形測定回路の回路図。
【図３】図１中の送信側基板および受信側基板においてＰＣＢ配線長を種々の値に設定し、各基板に同一ＩＣを実装した場合のそれぞれのジッタ量を実測した結果を示す図。
【図４】図１の信号伝送システムにおいて、ＰＣＢ配線長上を伝搬する信号の往復伝送時間がパルス切替周期の１／４になるように設定された場合に出力信号波形中の入力波と反射波との合成ポイントが信号波形の中央付近になる様子を示すタイミング波形図。
【図５】第１の実施形態の一具体例を示す回路図。
【符号の説明】
【００３２】
１１…送信側基板、１１１…送信回路、１１２…送信側半導体装置、１１３…第１のコネクタ、１１４…ＰＣＢ配線、１２…受信側基板、１２１…受信回路、１２２…受信側半導体装置、１２３…第２のコネクタ、１２４…ＰＣＢ配線、１３…伝送路。
【技術分野】
【０００１】
本発明は、回路基板に係り、特に半導体装置および伝送路接続用コネクタを搭載した回路基板に関するもので、例えばパーソナルコンピュータと周辺装置との間で１本のＵＳＢケーブルを介して同期型のパルス信号を送受信する信号伝送システムに使用されるものである。
【背景技術】
【０００２】
一般に、送信側半導体装置を搭載した送信側基板と受信側半導体装置を搭載した受信側基板との間で有線伝送路を介して信号を送受信する信号伝送システム、あるいは、送受信用半導体装置を搭載した送受信基板相互間で有線伝送路を介して高速信号を送受信する信号伝送システムが用いられている。このような高速信号伝送システムにおいて、伝送路のインピーダンスと終端抵抗のインピーダンスとが異なる場合には入射波に相似な反射波が生じる。
【０００３】
伝送路を往復する反射波に起因する信号の時間的揺らぎを抑え、ジッタを低減するために、伝送路にチップ抵抗を接続した高速信号伝送配線実装構造が特許文献１に開示されている。特許文献１の構造では、出力信号波形中の入力波と反射波との合成ポイントが信号波形のエッジ付近になるので、このエッジ付近で信号波形に対してジッタ(jitter)、ディップ(dip) などの影響を及ぼし、信号波形品質の低下をまねく原因となる。
【０００４】
ところで、前記したような高速信号伝送システムの１つの類型として、同期型の高速のパルス信号を１本の伝送路を介して送受信するシステムがある。そして、このシステムにおいて、送信側基板上では送信側半導体装置からコネクタまでの伝送路に印刷配線が形成され、受信側基板上ではコネクタから受信側半導体装置までの伝送路に印刷配線が形成された構成のものがある。なお、上記システムにおいて、送信側回路および受信側回路が内蔵された半導体装置を搭載した送受信基板上で半導体装置から送受信用コネクタまでの伝送路に印刷配線が形成され、送信側回路および受信側回路が切替回路によって選択的に前記印刷配線に接続される構成のものがある。
【０００５】
これらの伝送路においては、半導体装置パッケージの端子接続部、基板上に実装されるコネクタ（例えばＵＳＢ規格のコネクタ）が存在する。一般的に、コネクタは、インピーダンス制御ができるものを入手することが難しいので、伝送路上に実装するコネクタや半導体装置パッケージの端子接続部などはインピーダンス不連続部となることが多い。このようなインピーダンス不連続部は、信号の反射を発生させる要因となり、信号波形に対してジッタ、ディップなどの影響を及ぼし、信号波形品質の低下をまねく原因となる。例えば、コネクタは、容量の付加、あるいは削減の効果を有し、コネクタで反射される波形は、入射波を微分した成分を多く含む。これは、前述した特許文献１に記載されている伝送路に反射波が生じる問題とは異なり、特許文献１とは異る対策が必要となる。
【特許文献１】特開２００１−１１１４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は前記した事情に鑑みてなされたもので、同期型のパルス信号を１本の伝送路を介して送信または受信する場合に、伝送路の途中に存在するインピーダンス不連続部に起因する信号波形品質の低下を抑制し得る回路基板を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の回路基板の第１の態様は、パルス信号を送信する送信回路を内蔵した送信側半導体装置を搭載し、前記送信側半導体装置に接続された出力配線および当該出力配線に接続されたコネクタが配設された送信側基板を有し、前記送信側半導体装置から前記コネクタまでの伝送路に印刷配線が形成されており、前記印刷配線の長さは、当該印刷配線上を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように設定されていることを特徴とする。
【０００８】
本発明の回路基板の第２の態様は、パルス信号を受信する受信回路を内蔵した受信側半導体装置を搭載し、前記受信側半導体装置に接続された入力配線および当該入力配線に接続されたコネクタが配設された受信側基板を有し、前記受信側半導体装置から前記コネクタまでの伝送路に印刷配線が形成されており、前記印刷配線の長さは、当該印刷配線上を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように設定されていることを特徴とする。
【発明の効果】
【０００９】
本発明の回路基板によれば、同期型のパルス信号を１本の伝送路を介して送信または受信する場合に、伝送路の途中に存在するインピーダンス不連続部に起因する信号波形品質の低下を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１１】
＜第１の実施形態＞
図１は、本発明の回路基板を適用した信号伝送システムの第１の実施形態の構成を示す回路図である。この信号伝送システムは、送信回路１１１を内蔵した送信側半導体装置１１２および第１のコネクタ１１３を搭載した送信側基板１１と、受信回路１２１を内蔵した受信側半導体装置１２２および第２のコネクタ１２３を搭載した受信側基板１２との間で、１本の伝送路（例えばケーブル）１３を介して同期型の高速パルス信号を送受信する。ここで、高速パルス信号の切替周期は、例えば２nS程度である。
【００１２】
そして、送信側基板１１には、送信側半導体装置１１２から第１のコネクタ１１３までの伝送路に印刷配線（PRINTED CIRCUIT BOAD配線、以下、ＰＣＢ配線と記す）１１４が形成されている。そして、このＰＣＢ配線１１４の配線長は、このＰＣＢ配線１１４を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）となるように設定されている
また、受信側基板１２には、受信側半導体装置１２２から第２のコネクタ１２３までの伝送路にＰＣＢ配線１２４が形成されている。そして、このＰＣＢ配線１２４の配線長は、このＰＣＢ配線１２４を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋１／２の整数倍となるように設定されている。
【００１３】
次に、送信側基板１１のＰＣＢ配線１１４および受信側基板１２のＰＣＢ配線１２４について、信号波形品質の低下防止の観点から最適な配線長を求める。
【００１４】
図２は、図１中の送信側基板１１においてＰＣＢ配線長と伝送信号に生じるジッタ量との関係を実測した際の波形測定回路を概略的に示している。ここで、１１５は送信側半導体装置１１２内の配線部（パッケージのリード部分を含む）、２１は伝送路１３の終端回路、２２および２３はジッタ測定機能付きのデジタルオシロスコープおよびその測定入力プローブである。
【００１５】
いま、切替周期が2.083nS の高速パルス信号が1nS 間にＰＣＢ配線上を進む距離を140mm とすると、
切替周期の１／２の期間に信号が進む距離は2.083nS/2 ×140mm=145.81mm
切替周期の１／４の期間に信号が進む距離は2.083nS/4 ×140mm=72.905mm
切替周期の（１／４）＋（１／２）×１の期間に信号が進む距離は218.72mm
切替周期の（１／４）＋（１／２）×２の期間に信号が進む距離は364.53mm
になる。
【００１６】
そこで、図１中の送信側基板１１および受信側基板１２においてＰＣＢ配線長をそれぞれ20、30、60、90、130 、200 、300 、450mm に設定し、各基板に同じ半導体装置を実装した場合のそれぞれのジッタ量を実測した。
【００１７】
図３に示す実測データによれば、ＰＣＢ配線上を伝搬する信号の往復伝送時間がパルス信号の切替周期の１／５、１／４、１／２、３／４にそれぞれ対応するようにＰＣＢ配線長が設定されている場合に、ジッタ量は約35pS、約20pS、約27pS、約20pSであった。この実測データから、ＰＣＢ配線上を伝搬する信号の往復伝送時間がパルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）の場合にジッタ量が低減する現象を確認することができる。ここで、現実的には、ｎ＝０またはｎ＝１が望ましい。その理由は、信号がＰＣＢ配線上を進む際に信号の減衰が発生し、信号の減衰量は周波数特性を有することから、ＰＣＢ配線長が長いと信号減衰量の周波数特性が低下して信号歪みが増大するので、ＰＣＢ配線長は短い方が好ましいからである。
【００１８】
なお、従来例の特許文献１の構成において、仮に伝送路の長さを上記したような高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）に設定すると、出力信号波形中の入力波と反射波との合成ポイントが信号波形に対してジッタ、ディップなどの影響を及ぼし、信号波形品質の低下をまねく。
【００１９】
図４は、図１の信号伝送システムにおいて、ＰＣＢ配線上を伝搬する信号の往復伝送時間がパルス信号の切替周期の１／４になるようにＰＣＢ配線長が設定された場合に、送信側基板１１の出力信号波形中で入力波と反射波との合成ポイントが信号波形の中央付近になる様子を示す。このように、信号波形に対してジッタ、ディップなどの影響を及ぼす程度が軽減され、信号品質の低下を抑制することができる。
【００２０】
上記したように本実施形態によれば、送信側基板１１において、ＰＣＢ配線上を伝搬する信号の往復伝送時間が高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるようにＰＣＢ配線長を設定することによって、送信側基板１１の伝送路の途中に存在するインピーダンス不連続部でのインピーダンス不整合を軽減することができ、信号波形に与える要因を軽減し、信号波形品質を最良に調整し、信号波形品質の低下を防止することができる。すなわち、コネクタ部での送信波（進行波）と反射波の位相（時間関係）を最良（適切）に調整することができ、結果として、第１のコネクタ１１３でのインピーダンス不整合を軽減することができる。
【００２１】
同様に、受信側基板１２において、ＰＣＢ配線上を伝搬する信号の往復伝送時間が高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるようにＰＣＢ配線長を設定することによって、受信側基板１２の伝送路の途中に存在するインピーダンス不連続部でのインピーダンス不整合を軽減することができ、信号波形に与える要因を軽減し、信号波形品質を最良に調整し、信号波形品質の低下を防止することができる。すなわち、受信回路入力ノード部における受信波と反射波の時間関係を適切に調整することができ、結果として、受信回路入力ノード部でのインピーダンス不整合を軽減することができる。
【００２２】
なお、本実施例形態においては、ＰＣＢ配線に直列に結合容量を挿入してもよい。また、送信側半導体装置１１２は伝送信号用の同期クロック信号の出力端子を有しておらず、送信側基板１１も伝送信号用の同期クロック信号の出力端子を有していない。同様に、受信側半導体装置１２２は伝送信号用の同期クロック信号の入力端子を有しておらず、受信側基板１２も伝送信号用の同期クロック信号の入力端子を有していない。
【００２３】
また、送信側半導体装置１１には、送信回路１１１の出力側で所定電位ノードとの間にＰＣＢ配線１１４のインピーダンスと整合する終端抵抗（図示せず）が内蔵され、受信側半導体装置１２にも、受信回路１２１の入力ノード側で所定電位ノードとの間にＰＣＢ配線１２４のインピーダンスと整合する終端抵抗（図示せず）が内蔵されることが望ましい。
【００２４】
また、送信側基板１１や受信側基板１２のＰＣＢ配線には、従来例の特許文献１のようなチップ抵抗が接続されていないので、チップ抵抗接続部に半田付けランド、半田等のインピーダンス不連続要素が存在するという問題は発生しない。
【００２５】
＜第１の実施形態の一具体例＞
図５は、第１の実施形態の一具体例を示す。送信側基板１１は、多層配線構造を有し、送信回路を内蔵した送信側半導体装置（ＩＣ）１１２および第１のＵＳＢコネクタ１１３ａを搭載している。この場合、送信側基板１１上には送信側半導体装置１１２と第１のＵＳＢコネクタ１１３ａとの間を接続する第１のＰＣＢ配線１１４が形成されている。このＰＣＢ配線１１４上を伝搬する信号の往復伝送時間が高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように、ＰＣＢ配線長が設定されている。
【００２６】
受信側基板１２は、多層配線構造を有し、受信回路を内蔵した受信側半導体装置（ＩＣ）１２２および第２のＵＳＢコネクタ１２３ａを搭載している。この場合、受信側基板１２上には受信側半導体装置１２２と第２のＵＳＢコネクタ１２３ａとの間を接続する第２のＰＣＢ配線１２４が形成されている。このＰＣＢ配線１２４上を伝搬する信号の往復伝送時間が高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように、ＰＣＢ配線長が設定されている。
【００２７】
そして、第１のＵＳＢコネクタ１１３ａと第２のＵＳＢコネクタ１２３ａとの間は、両端にＵＳＢコネクタ１３ａが取り付けられた１本のＵＳＢケーブル１３により接続されている。
【００２８】
＜第２の実施形態＞
第２の実施形態では、送受信用の半導体装置および送受信兼用のコネクタを搭載した２つの送受信基板相互間で１本の伝送路を介して同期型の高速パルス信号を送受信する。各半導体装置は、送信回路と、受信回路と、これらの送信回路および受信回路を送受信兼用の外部端子に切替接続するための切替回路を内蔵している。
【００２９】
各送受信基板上では、半導体装置からコネクタまでの伝送路にＰＣＢ配線が形成され、このＰＣＢ配線は切替回路によって送信回路および受信回路に選択的に接続される。このＰＣＢ配線の配線長は、このＰＣＢ配線上を伝搬する信号の往復伝送時間が高速パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように設定されている。
【００３０】
第２の実施形態において、切替回路によってＰＣＢ配線が送信回路に接続されている期間には、前述した第１の実施形態と同様に、伝送路の途中に存在するコネクタ部でのインピーダンス不整合を軽減することができ、信号波形に与える要因を軽減し、信号波形品質を最良に調整し、信号波形品質の低下を防止することができる。また、切替回路によってＰＣＢ配線が受信回路に接続されている期間には、前述した第１の実施形態と同様に、伝送路の途中に存在する受信回路入力ノード部でのインピーダンス不整合を軽減することができ、信号波形に与える要因を軽減し、信号波形品質を最良に調整し、信号波形品質の低下を防止することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の信号伝送システムの第１の実施形態の構成を示す回路図。
【図２】図１中の送信側基板および受信側基板においてＰＣＢ配線長と伝送信号に生じるジッタ量との関係を実測した際の波形測定回路の回路図。
【図３】図１中の送信側基板および受信側基板においてＰＣＢ配線長を種々の値に設定し、各基板に同一ＩＣを実装した場合のそれぞれのジッタ量を実測した結果を示す図。
【図４】図１の信号伝送システムにおいて、ＰＣＢ配線長上を伝搬する信号の往復伝送時間がパルス切替周期の１／４になるように設定された場合に出力信号波形中の入力波と反射波との合成ポイントが信号波形の中央付近になる様子を示すタイミング波形図。
【図５】第１の実施形態の一具体例を示す回路図。
【符号の説明】
【００３２】
１１…送信側基板、１１１…送信回路、１１２…送信側半導体装置、１１３…第１のコネクタ、１１４…ＰＣＢ配線、１２…受信側基板、１２１…受信回路、１２２…受信側半導体装置、１２３…第２のコネクタ、１２４…ＰＣＢ配線、１３…伝送路。
【特許請求の範囲】
【請求項１】
パルス信号を送信する送信回路を内蔵した送信側半導体装置を搭載し、前記送信側半導体装置に接続された出力配線および当該出力配線に接続されたコネクタが配設された送信側基板を有し、
前記送信側半導体装置から前記コネクタまでの伝送路に印刷配線が形成されており、
前記印刷配線の長さは、当該印刷配線上を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように設定されていることを特徴とする回路基板。
【請求項２】
前記送信側半導体装置および前記送信側基板は、それぞれ伝送信号用の同期クロック信号の出力端子を有さず、前記送信側半導体装置には、前記送信回路の出力ノード側で所定電位ノードとの間に前記印刷配線のインピーダンスと整合する終端抵抗が内蔵されていることを特徴とする請求項１記載の回路基板。
【請求項３】
パルス信号を受信する受信回路を内蔵した受信側半導体装置を搭載し、前記受信側半導体装置に接続された入力配線および当該入力配線に接続されたコネクタが配設された受信側基板を有し、
前記受信側半導体装置から前記コネクタまでの伝送路に印刷配線が形成されており、
前記印刷配線の長さは、当該印刷配線上を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように設定されていることを特徴とする回路基板。
【請求項４】
前記受信側半導体装置および前記受信側基板は、それぞれ伝送信号用の同期クロック信号の入力端子を有さず、前記受信側半導体装置には、前記受信回路の入力ノード側で所定電位ノードとの間に前記印刷配線のインピーダンスと整合する終端抵抗が内蔵されていることを特徴とする請求項３記載の回路基板。
【請求項１】
パルス信号を送信する送信回路を内蔵した送信側半導体装置を搭載し、前記送信側半導体装置に接続された出力配線および当該出力配線に接続されたコネクタが配設された送信側基板を有し、
前記送信側半導体装置から前記コネクタまでの伝送路に印刷配線が形成されており、
前記印刷配線の長さは、当該印刷配線上を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように設定されていることを特徴とする回路基板。
【請求項２】
前記送信側半導体装置および前記送信側基板は、それぞれ伝送信号用の同期クロック信号の出力端子を有さず、前記送信側半導体装置には、前記送信回路の出力ノード側で所定電位ノードとの間に前記印刷配線のインピーダンスと整合する終端抵抗が内蔵されていることを特徴とする請求項１記載の回路基板。
【請求項３】
パルス信号を受信する受信回路を内蔵した受信側半導体装置を搭載し、前記受信側半導体装置に接続された入力配線および当該入力配線に接続されたコネクタが配設された受信側基板を有し、
前記受信側半導体装置から前記コネクタまでの伝送路に印刷配線が形成されており、
前記印刷配線の長さは、当該印刷配線上を伝搬する信号の往復伝送時間が前記パルス信号の切替周期の１／４または１／４＋ｎ／２（ｎは正の整数）になるように設定されていることを特徴とする回路基板。
【請求項４】
前記受信側半導体装置および前記受信側基板は、それぞれ伝送信号用の同期クロック信号の入力端子を有さず、前記受信側半導体装置には、前記受信回路の入力ノード側で所定電位ノードとの間に前記印刷配線のインピーダンスと整合する終端抵抗が内蔵されていることを特徴とする請求項３記載の回路基板。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００８−２５２３７４（Ｐ２００８−２５２３７４Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−８９５３１（Ｐ２００７−８９５３１）
【出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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