固体撮像装置、固体撮像装置の制御方法、及び、固体撮像装置の制御プログラム
【課題】より適切な太陽黒点の補正を実現可能とする。
【解決手段】リセット期間とＰ相期間の間で、フローティングディフュージョンＦＤに接続されているリセットトランジスタＴＲ２に印加するリセット信号のレベルを、リセットオン電圧とリセットオフ電圧の中間的なＦＤクリップ電圧とすることにより、フローティングディフュージョンＦＤに流入するブルーミングに起因する相関２重サンプリングの失敗を回避し、ＡＤＣ回路が画素信号に対応した適切なデジタル信号を出力する。
【解決手段】リセット期間とＰ相期間の間で、フローティングディフュージョンＦＤに接続されているリセットトランジスタＴＲ２に印加するリセット信号のレベルを、リセットオン電圧とリセットオフ電圧の中間的なＦＤクリップ電圧とすることにより、フローティングディフュージョンＦＤに流入するブルーミングに起因する相関２重サンプリングの失敗を回避し、ＡＤＣ回路が画素信号に対応した適切なデジタル信号を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置に関し、特に、画素に過大光が入射されたときに白信号となるべき画素が黒信号と判定される現象（いわゆる、太陽黒点現象）を回避することが可能な固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサでは、いわゆる、太陽黒点現象（下記特許文献１においては黒沈み現象、下記特許文献２においては黒化現象）と呼ばれる現象が知られている。太陽黒点現象とは、太陽光等の非常に強い光が画素に入射したとき、突然、出力信号が無くなり、本来、白信号になるべき部分が黒信号として記録される現象である。この現象に対処する技術として、特許文献１，２がある。
【０００３】
特許文献１では、いわゆる相関２重サンプリング回路に対し、クランプトランジスタを介してクランプ電源を接続し、相関２重サンプリング回路は、画素から垂直信号線を介して出力される電圧をクランプするクランプ容量を備えている。そして、画素のリセット直後は、クランプトランジスタをオンすることにより、クランプ電圧を基準として垂直信号線の出力電圧をクランプ容量にクランプさせ、それ以外の期間はクランプトランジスタをオフすることにより、クランプトランジスタとクランプ容量の接続ノードをクリップさせている。
【０００４】
特許文献２では、垂直信号線にクリップ回路を接続してある。このクリップ回路は、垂直信号線の電圧が所定電圧（ＶＣＬＩＰ１）より高い状態では、垂直信号線の電圧を特に変動させず、垂直信号線の電圧が所定電圧（ＶＣＬＩＰ１）よりも低くなると、垂直信号線の電圧が所定電圧（ＶＣＬＩＰ１）と等しくなるように調整する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９５０３３号公報
【特許文献２】特開２００８−６７３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した従来の技術は、画素とは無関係な電源電圧を利用して、垂直信号線の電圧をクランプしており、このクランプ電位は一定値になるものと考えられる。しかしながら、フローティングディフュージョンを用いた画素においては、フローティングディフュージョンのレベルは、トランジスタの物性（フローティングディフュージョン容量、増幅トランジスタや負荷ＭＯＳのゲートの閾電圧、ドレインソース電流）によって影響を受けるため、値が変動する。
【０００７】
従って、フローティングディフュージョンをリセットした時の垂直信号線の電位（ＦＤリセットレベル）と、垂直信号線の電位をクランプ回路によってクランプした電位（クランプレベル）と、に不整合が生じやすい。このため、上述した特許文献１，２の技術を用いると、同じ製品であっても異なるロット（もしくはチップ）では適正なクランプレベルが異なり、共通のクランプ電位を設定できない。
【０００８】
ここで、この不整合に起因して、クランプレベルがＦＤリセットレベルに比べて高すぎる場合を考える。相関２重サンプリングを行う直前の垂直信号線の電圧が、本来のレベルより高くなりすぎると、相関２重サンプリングの１回目のサンプリング時に、垂直信号線の電位が低下し始めたときに、トランジスタの物性のバラツキ次第では、実際の画素信号が黒レベルを示していた場合であっても、カウントレンジを外してしまう可能性がある。
【０００９】
逆に、前記不整合に起因して、クランプレベルがＦＤリセットレベルに比べて低すぎる場合を考える。相関２重サンプリングを行う直前の垂直信号線の電圧が、本来のレベルより低くなりすぎると、画素の入射光が、太陽黒点と通常状態の中間的な強さの場合に不具合が生じる可能性がある。すなわち、相関２重サンプリングの１回目のサンプリングにおいて、カウントレンジを外さなかった場合、垂直信号線が取り得る電圧値の下限値までのマージンがとれず、白になるはずの信号値が灰色になってしまう可能性がある。
【００１０】
以上説明した、垂直信号線の電圧をクランプすることにより太陽黒点に対処する技術を利用すると、垂直信号線の電圧のクランプ電圧を設定するための設定値が適正範囲に適合しないチップを、プロセスバラツキとして選別する必要が生じ、歩留まり悪化の原因となる。また、この技術を利用しないのであれば、後段のロジック回路でフレーム単位の信号処理を行って黒点補整する必要があり、回路規模が増大する。
【００１１】
本発明は、上記課題に鑑みてなされたもので、より適切な太陽黒点の補正を実現可能な固体撮像装置、固体撮像装置の制御方法、及び、固体撮像装置の制御プログラムの提供を目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本技術にかかる固体撮像装置は、
光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、
時間変化する参照信号を生成する参照信号生成部と、
前記画素に接続された第１入力端子と、前記参照信号生成部に接続された第２入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するＡＤ変換部と、
を備え、
前記光電変換素子は、第１スイッチ素子を介して所定の接続点に接続され、
前記所定の接続点は、第２スイッチ素子を介して所定の定電圧源に接続され、且つ、第３スイッチ素子を介して前記第１入力端子に接続され、
前記第１入力端子と前記第２入力端子は、第４スイッチ素子を介して接続されている固体撮像装置であって、
前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、
前記第２スイッチ素子をオンすることにより、前記所定の接続点をリセットし、
前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第４スイッチ素子をオンすることにより、第１入力端子と前記第２入力端子とを等電位とし、
前記第２スイッチ素子をオンさせずに前記第３スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記ＡＤ変換部がデジタル信号に変換し、
前記第２スイッチ素子をオンさせずに前記第１スイッチ素子と前記第３スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記ＡＤ変換部がデジタル信号に変換する構成としてある。
【００１３】
なお、前記固体撮像装置は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は前記固体撮像装置を備える撮像システム、前述した装置の構成に対応した工程を有する固体撮像装置の制御方法、前述した装置の構成に対応した機能を固体撮像装置に実現させるための制御プログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
【発明の効果】
【００１４】
本技術によれば、より適切な太陽黒点の補正を実現可能となる。
【図面の簡単な説明】
【００１５】
【図１】固体撮像装置の構成を示すブロック図である。
【図２】カラム処理部と画素の回路構成を説明する図である。
【図３】リセット信号生成回路の一例を示す図である。
【図４】通常光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図５】図４の各タイミングにおける画素のポテンシャルを説明する図である。
【図６】過大光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図７】図６の各タイミングにおける画素のポテンシャルを説明する図である。
【図８】中間光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図９】図８の各タイミングにおける画素のポテンシャルを説明する図である。
【図１０】通常光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図１１】図１０の各タイミングにおける画素のポテンシャルを説明する図である。
【図１２】過大光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図１３】図１２の各タイミングにおける画素のポテンシャルを説明する図である。
【図１４】中間光入射時に画素を読み出すときの各信号線のシーケンスを示す図である、
【図１５】図１４の各タイミングにおける画素のポテンシャルを説明する図である。
【図１６】カップリング現象とチャージインジェクション現象を説明する図である。
【図１７】第３実施例に係るカラム処理部と画素の回路構成を示す要部回路図である。
【図１８】通常光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図１９】図１８の各タイミングにおける画素のポテンシャルを説明する図である。
【図２０】過大光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図２１】図２０の各タイミングにおける画素のポテンシャルを説明する図である。
【図２２】中間光入射時に画素を読み出すときの各信号線のシーケンスを示す図である、
【図２３】図２２の各タイミングにおける画素のポテンシャルを説明する図である。
【発明を実施するための形態】
【００１６】
以下、下記の順序に従って本技術を説明する。
（１）固体撮像装置の構成：
（２）固体撮像装置の動作の第１実施例：
（３）固体撮像装置の動作の第２実施例：
（４）固体撮像装置の構成の変形例：
（５）固体撮像装置の動作の第３実施例：
（６）まとめ：
【００１７】
（１）固体撮像装置の構成：
図１は、固体撮像装置の構成を示すブロック図である。本実施形態では、撮像装置としてＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサを例にとり説明を行う。
【００１８】
以下、図１を参照しつつ、固体撮像装置の具体的な一例について説明する。図１において、固体撮像装置１００は、色フィルタアレイ１０と、半導体基板２０とを備えている。
【００１９】
半導体基板２０には、画素アレイ部３０と、垂直駆動部４０と、水平駆動部５０と、タイミング制御部６０と、カラム処理部７０と、参照信号生成部８０と、出力回路９０が設けられている。なお、以下では、参照信号生成部８０をＤＡＣ８０と記載する場合がある。
【００２０】
なお、必要に応じて、出力回路９０の前段に、デジタル演算部を設けてもよい。デジタル演算部は、例えば、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行なう場合などに設ける。
【００２１】
画素アレイ部３０は、受光面側に各画素に対応してフィルタの色を区分された色フィルタアレイ１０が設けられ、光電変換素子としてのフォトダイオードが含む画素ＰＸＬが行列状に配置されている。なお、画素ＰＸＬの具体的な回路構成については、後に詳述する。
【００２２】
画素アレイ部３０には、ｎ本の画素駆動線ＨＳＬｎ（ｎは２以上の整数）とｍ本の垂直信号線ＶＳＬｍ（ｍは２以上の整数）が配線されている。画素駆動線ＨＳＬｎは、図の左右方向（画素行の画素配列方向／水平方向）に沿って等間隔で配線され、垂直信号線ＶＳＬｍは、図の上下方向（画素列の画素配列方向／垂直方向）に沿って等間隔で配線されている。
【００２３】
画素駆動線ＨＳＬｎの一端は、垂直駆動部４０の各行に対応した出力端に接続されている。垂直信号線ＶＳＬｍの一端は、カラム処理部７０において各垂直信号線ＶＳＬｍに対応したＡＤＣ回路に接続されている。なお、画素駆動線ＨＳＬｎと垂直信号線ＶＳＬｍの具体的な配線については、後述の単位画素の説明とともに説明する。
【００２４】
垂直駆動部４０、水平駆動部５０、タイミング制御部６０等から成る駆動制御部は、画素アレイ部３０の外側に設けられ、画素アレイ部３０を構成する各画素から信号を順次に読み出す制御を行う。
【００２５】
タイミング制御部６０は、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロック（マスタークロック）に基づいて、各種のクロック信号を生成する。通信インターフェースは、半導体基板２０の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像装置１００の内部情報を含むデータを出力する。
【００２６】
タイミング制御部６０は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを２分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部、例えば、垂直駆動部４０、水平駆動部５０、カラム処理部７０等に供給する。
【００２７】
垂直駆動部４０は、シフトレジスタやアドレスデコーダ等によって構成されており、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。垂直駆動部４０は、読み出し走査と掃き出し走査が可能である。
【００２８】
読み出し走査は、信号を読み出す単位画素を順に選択する走査である。この走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。
【００２９】
掃き出し走査は、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、その読み出し走査よりもシャッタースピードの時間分だけ先行して、その読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。
【００３０】
水平駆動部５０は、タイミング制御部６０の出力するクロックに同期してカラム処理部７０のＡＤＣ回路を順番に選択し、その信号を水平信号線（水平出力線）Ｌｔｒｆに導く。
【００３１】
水平駆動部５０は、例えば、水平方向の読出列を規定する（カラム処理部７０内の個々のＡＤＣ回路を選択する）水平アドレス設定部と、水平アドレス設定部にて規定された読出アドレスに従ってカラム処理部７０の各信号を水平信号線Ｌｔｒｆに導く水平走査部を備える。
【００３２】
水平走査部による選択走査により、カラム処理部７０を構成する各ＡＤＣ回路にて信号処理された画素信号が、水平信号線Ｌｔｒｆを介して順番に出力回路９０へ出力される。
【００３３】
参照信号生成部８０は、ＤＡＣ（Ｄｉｇｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を備え、タイミング制御部６０から供給される初期値から、タイミング制御部６０から供給されるカウントクロックに同期して、階段状に時間変化する鋸歯状波（ランプ波形）を生成して、カラム処理部７０の個々のＡＤＣ回路に参照信号として供給する。
【００３４】
カラム処理部７０は、垂直信号線ＶＳＬｍごとに設けられたＡＤＣ回路７１ｍ（ｍは２以上の整数）を備え、各垂直信号線ＶＳＬｍから出力されるアナログ信号をデジタル信号に変換し、水平駆動部５０の制御に従って水平信号線Ｌｔｒｆに出力する。
【００３５】
なお、以下では、ＡＤＣ回路７１ｍやその内部構成（比較器７３ｍ、カウンタ７４ｍ）についてｍに相当する数字を付けずに説明する場合は、各ＡＤＣ回路に共通の説明であるものとする。
【００３６】
出力回路９０は、画素アレイ部３０からカラム処理部７０を経由して出力される、色フィルタアレイ１０の色配列に対応した信号を、演算処理にて色配列に対応した信号に変換する処理を行う。
【００３７】
［画素構成］
図２は、カラム処理部と画素の回路構成を説明する図である。なお、同図では、説明を簡略化するため、画素とＡＤＣ回路とを１つずつ示してある。また、画素の回路構成は、等価回路にて示してある。
【００３８】
図２において、画素ＰＸＬは、一般的な４トランジスタ方式の構成とされ、フォトダイオードＰＤと、４つのトランジスタ（転送トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３、選択トランジスタＴＲ４）を備えている。
【００３９】
なお、本実施形態においては、転送トランジスタＴＲ１が第１スイッチ素子を構成し、
リセットトランジスタＴＲ２が第２スイッチ素子を構成し、選択トランジスタＴＲ４が第３スイッチ素子を構成し、ＡＤＣ回路がＡＤ変換部を構成する
【００４０】
画素ＰＸＬには、垂直駆動部４０のリセット信号生成回路４１や各種ドライバから、信号線Ｌｔｒｇ，Ｌｒｓｔ，Ｌｓｅｌを介して、各種の制御信号が入力される。
【００４１】
フォトダイオードＰＤは、受光光量に応じた電流を光電変換によって発生させる。フォトダイオードＰＤのアノードはグランドに接続され、そのカソードは転送トランジスタＴＲ１のドレインに接続される。
【００４２】
転送トランジスタＴＲ１のゲートには、転送ゲート信号の信号線Ｌｔｒｇが接続される。転送トランジスタＴＲ１のソースは、リセットトランジスタＴＲ２のソースと、増幅トランジスタＴＲ３のゲートとの接続点に対して接続される。この接続点は信号電荷を蓄積する容量であるフローティングディフュージョンＦＤを構成する。
【００４３】
転送トランジスタＴＲ１は、そのゲートに信号線Ｌｔｒｇを通じて転送信号が入力されるとオンし、フォトダイオードＰＤの光電変換によって蓄積された信号電荷（ここでは、光電子）をフローティングディフュージョンＦＤに転送する。
【００４４】
リセットトランジスタＴＲ２は、そのゲートにリセット信号の信号線Ｌｒｓｔが接続され、ドレインに定電圧源ＶＤＤが接続される。リセットトランジスタＴＲ２は、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されるとオンし、フローティングディフュージョンＦＤを定電圧源ＶＤＤの電圧にリセットする。なお、本明細書では、電圧と言う言葉を、機器のグランドに対する電位差を意味する用語として用いる。
【００４５】
一方、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されていない場合は、リセットトランジスタＴＲ２はオフし、フローティングディフュージョンＦＤと定電圧源ＶＤＤとの間に所定のポテンシャル障壁を形成する。フローティングディフュージョンＦＤに蓄積されている電荷が、このポテンシャル障壁に応じた量の電荷以下であれば、フローティングディフュージョンＦＤから定電圧源ＶＤＤへの電荷の移動が阻止される。
【００４６】
増幅トランジスタＴＲ３は、ゲートをフローティングディフュージョンＦＤに接続され、ドレインを定電圧源ＶＤＤに接続され、ソースを選択トランジスタＴＲ４のドレインに接続されている。
【００４７】
選択トランジスタＴＲ４は、ゲートに選択信号の信号線Ｌｓｅｌが接続され、ソースが垂直信号線ＶＳＬに接続される。選択トランジスタＴＲ４は、信号線Ｌｓｅｌを通じてゲートに制御信号（アドレス信号またはセレクト信号）を入力されるとオンし、信号線Ｌｓｅｌを通じてゲートにこの制御信号を入力されていない場合はオフする。
【００４８】
選択トランジスタＴＲ４がオンすると、増幅トランジスタＴＲ３は、フローティングディフュージョンＦＤの電圧を増幅して垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬを通じて各画素から出力された電圧は、カラム処理部７０に入力される。
【００４９】
［ＡＤＣ回路］
図２に示すように、ＡＤＣ回路７１は、定電流源７２、比較器７３、カウンタ７４、ＡＺスイッチ７５、を備えている。
【００５０】
定電流源７２は、画素ＰＸＬの選択トランジスタＴＲ４との間でソースフォロワを構成しており、選択トランジスタＴＲ４がオンしたときに、画素ＰＸＬに定電流を流す負荷電流源を構成する。
【００５１】
比較器７３は、一方の入力端子に、ＤＣカット用の容量を介して、参照信号生成部８０により生成される参照信号を入力され、他方の入力端子に、同じくＤＣカット用の容量を介して、画素から垂直信号線ＶＳＬを通して出力されるアナログの画素信号を入力されている。
【００５２】
なお、本実施形態においては、比較器の一方の入力端子が第１入力端子を構成し、他方の入力端子が第２入力端子を構成する。
【００５３】
比較器７３は、これら参照信号と画素信号を比較する。比較器７３は、参照信号と画素信号との大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照信号と画素信号の大小関係が入れ替わると、出力がハイレベルとローレベルの間で反転する。
【００５４】
カウンタ７４は、タイミング制御部６０からクロックを供給されており、ＡＤ変換の開始から終了までの時間（カウント動作有効期間）をカウントしている。ＡＤ変換の開始と終了のタイミングは、参照信号の変化の開始タイミングや比較器７３の出力反転に基づいて特定する。
【００５５】
ここで、カウンタ７４は、いわゆる相関２重サンプリング（ＣＤＳ）により、画素信号をＡ／Ｄ変換する。具体的には、カウンタ７４は、タイミング制御部６０の制御に従い、垂直信号線ＶＳＬｍからリセット成分に相当するアナログ信号が出力されている間は、ダウンカウント動作を行い、垂直信号線から信号成分に相当するアナログ信号が出力されている間は、リセット成分のときと逆のアップカウントを行う。
【００５６】
このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値であり、垂直信号線ＶＳＬｍを通して画素からカラム処理部７０へ入力されたアナログの画素信号に相当するデジタルデータを、リセット成分にて較正した信号成分となる。カウンタ７４が生成したデジタルデータは、水平信号線を介して出力回路９０へ出力される。
【００５７】
比較器７３の２つの入力端子は、ＡＺスイッチ７５によって短絡可能に接続されている。ＡＺスイッチ７５は、タイミング制御部６０の出力するＡＺ信号に基づく制御により、オンオフを制御される。ＡＺスイッチ７５がオンされると、比較器７３の２つの入力端子が等電位になる。なお、本実施形態においては、ＡＺスイッチ７５が第４スイッチ素子を構成する。
【００５８】
これにより、比較器７３に入力される画素信号と参照信号は、双方のオフセットによる電位差がキャンセルされて等電位となる。以下、この動作を（Auto Zero：オートゼロ）動作と呼ぶことにする。
【００５９】
［垂直駆動部］
固体撮像装置１００は、信号線Ｌｒｓｔを通じてリセットトランジスタＴＲ２に入力するための各種のリセット信号を生成する回路として、リセット信号生成回路４１を備えている。
【００６０】
図３は、リセット信号生成回路４１の一例を示す図である。同図において、リセット信号生成回路４１は、分圧回路４１ａとセレクタ回路４１ｂを備えている。
【００６１】
リセット信号生成回路４１は、例えば、リセットオン電圧とリセットオフ電圧とに相当する高低２種類の電圧を外部から供給され、この２種類の電圧を分圧回路にて分圧し、リセットオン電圧とリセットオフ電圧の中間的な電圧であるＦＤクランプ電圧を生成する。
【００６２】
セレクタ回路４１ｂは、リセットオン電圧とリセットオフ電圧とＦＤクランプ電圧の３種類の中からいずれか選択された電圧を、リセット信号としてリセットトランジスタＴＲ２に供給する。
【００６３】
リセットオン電圧は、リセットトランジスタＴＲ２を完全にオンさせる電圧である。リセットトランジスタＴＲ２は、ゲートにリセットオン電圧を印加されると、ドレイン−ソース間のポテンシャル障壁が消失し、定電圧源ＶＤＤとフローティングディフュージョンＦＤとが等電位となる。
【００６４】
リセットオフ電圧は、リセットトランジスタＴＲ２を完全にオフさせる電圧である。リセットトランジスタＴＲ２は、ゲートにリセットオフ電圧を印加されると、ドレイン−ソース間に所定のポテンシャル障壁を形成し、理想的には、図２に示す定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間を電気的に分断する。
【００６５】
以下では、リセットオフ電圧によってリセットトランジスタＴＲ２のドレイン−ソース間に形成されるポテンシャル障壁を、第１レベルのポテンシャル障壁と呼ぶことにする。
【００６６】
ＦＤクランプ電圧は、リセットオン電圧とリセットオフ電圧の中間的な電圧であり、リセットトランジスタＴＲ２と不完全にオンさせる電圧である。以下、この不完全なオン状態を「半オン状態」と呼ぶことにする。リセットトランジスタＴＲ２は、ゲートにＦＤクランプ電圧を印加されると、ドレイン−ソース間に、ゲートにリセットオフ電圧を印加した時よりも低いポテンシャル障壁を形成する。
【００６７】
以下では、ＦＤクランプ電圧によってリセットトランジスタＴＲ２のドレイン−ソース間に形成されるポテンシャル障壁を、第２レベルのポテンシャル障壁と呼ぶことにする。
【００６８】
リセットトランジスタＴＲ２が第２レベルのポテンシャル障壁を形成すると、フローティングディフュージョンＦＤには、このポテンシャル障壁を越える電荷は蓄積されない。すなわち、フローティングディフュージョンＦＤに蓄積される電荷（フローティングディフュージョンＦＤの電圧）を、ＦＤクランプ電圧に応じた量以下に、クランプすることができる。
【００６９】
以上のように、リセット信号生成回路４１は、外部入力された２種類の電圧と、内部生成した電圧と、の少なくとも３つの異なる電圧を選択的に出力可能に構成されている。従って、リセット信号を適宜に選択することにより、リセットトランジスタＴＲ２の接続度合いを変更することができる。むろん、必要に応じて、内部生成する電圧の種類を増やすことにより、４種類以上の電圧を選択的に出力できるようにしても構わない。
【００７０】
（２）固体撮像装置の動作の第１実施例：
（２−１）通常光入射時のＣＤＳ動作：
次に、以上説明した固体撮像装置１００の動作について説明する。まず、図４，５を参照して、通常光入射時の固体撮像装置１００の動作の第１実施例について説明する。図４は、通常光入射時に画素を読み出すときの各信号線のシーケンスを示し、図５は、図４の各タイミングにおける画素のポテンシャルを説明する図である。
【００７１】
なお、以下の説明では、太陽黒点現象を生じるレベルの光を「過大光」、太陽黒点現象を生じないレベルの光を「通常光」、過大光と通常光の中間的なレベルの光を「中間光」と呼ぶことにする。
【００７２】
また、図４や後述する各ポテンシャル図において、ＰＤは、フォトダイオードＰＤが受光量に応じて生成する電荷のポテンシャル、ＦＤは、フローティングディフュージョンＦＤに蓄積される電荷のポテンシャルを、ＴＲ２は、リセットトランジスタＴＲ２がフローティングディフュージョンＦＤと定電圧源ＶＤＤとの間に形成するポテンシャル障壁、ＴＲ３は、増幅トランジスタＴＲ３が定電圧源ＶＤＤと選択トランジスタＴＲ４との間に形成するポテンシャル障壁、ＴＲ４は、選択トランジスタＴＲ４が増幅トランジスタＴＲ３と垂直信号線ＶＳＬとの間に形成するポテンシャル障壁、ＶＳＬは、垂直信号線ＶＳＬの電圧に対応するポテンシャル、ＬＭは、定電流源７２が形成するポテンシャル、を表している。
【００７３】
＜リセット期間＞
画素の読み出し動作においては、まず、フローティングディフュージョンＦＤに蓄積されている電荷を掃き出す。以下では、この期間を「リセット期間」と呼ぶことにする。図４では、ｔ０〜ｔ１がリセット期間に相当する。
【００７４】
具体的には、リセット期間において、処理対象の画素に対して、上述したリセットオン電圧に相当するリセットパルスを印加する。すると、図５（ａ）に示すように、リセットトランジスタＴＲ２がオン状態となり、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間にリセットトランジスタＴＲ２が形成していたポテンシャル障壁が取り除かれる。これにより、フローティングディフュージョンＦＤは、定電圧源ＶＤＤと電気的に接続され、所定のレベルにリセットされる。
【００７５】
また、リセット期間においては、処理対象の画素に対して、選択パルス（選択オン信号）も印加する。すると、増幅トランジスタＴＲ３や選択トランジスタＴＲ４もオンするため、図５（ａ）に示すように、定電圧源ＶＤＤと垂直信号線ＶＳＬとの間に増幅トランジスタＴＲ３や選択トランジスタＴＲ４が形成するポテンシャル障壁が取り除かれる。これにより、垂直信号線ＶＳＬは、定電圧源ＶＤＤに電気的に接続され、所定レベルにリセットされる。
【００７６】
また、本実施形態においては、リセット期間中に、後述するＡＺ期間において実行されるＡＺ動作も実行されている。このため、リセット期間においても、比較器７３に入力される垂直信号線ＶＳＬの電圧と参照信号ＶＲＥＦの電位差はキャンセルされた状態である。すなわち、リセット期間に引き続いて実行されるＡＺ期間において実行するＡＺ動作の効果をより向上できる。
【００７７】
なお、リセット期間においては、処理対象の画素に対して、転送パルス（転送オン信号）を印加しない。従って、転送トランジスタＴＲ１はオフし、図５（ａ）に示すように、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には転送トランジスタＴＲ１によりポテンシャル障壁が形成される。すなわち、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。
【００７８】
以上のようにしてリセットされた垂直信号線ＶＳＬの電圧と、垂直信号線ＶＳＬが取り得る下限の電圧と、の間が、垂直信号線ＶＳＬが取り得る電圧のレンジとなる。以下、垂直信号線ＶＳＬの電圧を「ＶＳＬ電圧」と呼ぶことにする。
【００７９】
＜ＡＺ期間＞
リセット期間が終了すると、次に、比較器７３の２つの入力端子間の電位差をキャンセルするＡＺ動作を実行する。なお、本実施形態においては、上述したようにリセット期間においてもＡＺ動作を行っているため、リセット期間に引き続いて所定時間（Ｔ１〜Ｔ２）だけＡＺ動作を実行することになる。
【００８０】
ＡＺ動作を行うことにより、比較器７３に入力される画素信号ＶＳＬと参照信号ＶＲＥＦの電位差がキャンセルされるため、以降の信号比較処理を正確に行うことが可能になる。以下では、このＡＺ動作を行う所定期間（ｔ１〜ｔ２）を「ＡＺ期間」と呼ぶことにする。
【００８１】
ＡＺ期間においては、処理対象の画素に対して、上述したＦＤクランプ電圧に相当するリセットパルスを印加する。このため、リセットトランジスタＴＲ２は、上述した半オン状態となり、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、図５（ｂ）に示すように、上述した第２レベルに相当するポテンシャル障壁が形成される。
【００８２】
これにより、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。すなわち、このポテンシャル障壁を越えないレベルであればフローティングディフュージョンＦＤに電荷が蓄積され、フローティングディフュージョンＦＤに蓄積される電荷がこのポテンシャル障壁を越えるレベルになると、電荷はフローティングディフュージョンＦＤから流出する。
【００８３】
その結果、フローティングディフュージョンＦＤの電圧は、上述した第２レベルのポテンシャル障壁に応じた電圧未満に低下しないようにクランプされる。本実施形態では、フローティングディフュージョンＦＤにはマイナスの電荷、すなわち電子が蓄積されるためである。以下、このようにしてクランプされた時の電圧を「ＶＳＬクランプ電圧」と呼ぶことにする。
【００８４】
また、ＡＺ期間においては、処理対象の画素に対して、リセット期間から引き続いて選択パルス（選択オン信号）を印加する。そのため、増幅トランジスタＴＲ３や選択トランジスタＴＲ４はオンした状態であり、垂直信号線ＶＳＬは、図５（ｂ）に示すように、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３が増幅した電圧となる。なお、以下では、フローティングディフュージョンＦＤがＶＳＬクランプ電圧になっているときの垂直信号線ＶＳＬの電圧を「クリップ電圧」と呼ぶことにする。
【００８５】
また、ＡＺ期間においては、リセット期間に引き続き、処理対象の画素に対して転送パルス（転送オン信号）を印加しない。そのため、転送トランジスタＴＲ１はオフし、図５（ｂ）に示すように、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には転送トランジスタＴＲ１によりポテンシャル障壁が形成された状態が維持される。
【００８６】
従って、ＡＺ期間においては、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。ただし、図４に示すように、通常光入射時でも微弱なブルーミングは発生しており、ＡＺ期間において、フローティングディフュージョンＦＤには微量の電荷が蓄積され、ＶＳＬ電圧はわずかながら低下する。
【００８７】
本実施形態では、上述した通常光により発生するブルーミングノイズであってＣＤＳで除去可能なレベルのブルーミングノイズによってフローティングディフュージョンＦＤに流入する電荷を、フローティングディフュージョンＦＤに蓄積できるようにしてある。
【００８８】
具体的には、ＶＳＬクランプ電圧を規定するＦＤクランプ電圧は、通常光により発生するブルーミングノイズによってフローティングディフュージョンＦＤに流入する電荷を、実験的に考慮して決定してあり、このブルーミングノイズによってフローティングディフュージョンＦＤの電圧が変動可能な範囲を包含するレベルに設定してある。
【００８９】
すなわち、通常光によって発生するノイズは、上述した第２レベルのポテンシャル障壁を越えるレベルの電荷をフローティングディフュージョンＦＤに発生させることは無く、このとき、フローティングディフュージョンＦＤの電圧がＶＳＬクランプ電圧以下になることは無い。
【００９０】
＜Ｐ相期間＞
ＡＺ期間が終了すると、次に、リセットされた状態の画素の電圧を測定する。以下では、この期間を「Ｐ相期間」と呼ぶことにする。なお、広義には、Ｐ相期間は、フォトダイオードＰＤにて生成された電荷がフローティングディフュージョンＦＤに転送される前の期間であり、図４においてはｔ２〜ｔ３に対応する。ただし、狭義には、この期間から、ＤＡＣ安定のためのマージン期間を除いて、Ｐ相期間としてもよい。
【００９１】
Ｐ相期間においては、処理対象の画素に対してリセットパルスを印加しないため、リセットトランジスタＴＲ２はオフ状態である。すなわち、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、図５（ｃ）に示すように、上述した第１レベルに相当するポテンシャル障壁が形成され、フローティングディフュージョンＦＤに蓄積される電荷の上限は、この第１レベルのポテンシャル障壁により規定される。
【００９２】
ここで、第１レベルのポテンシャル障壁は、フローティングディフュージョンＦＤに蓄積され得る電荷では超えられないレベルに設計されている。従って、リセットトランジスタＴＲ２を超えて、フローティングディフュージョンＦＤから定電圧源ＶＤＤの側へ電荷が流出することはない。
【００９３】
また、Ｐ相期間においては、処理対象の画素に対して、リセット期間から引き続いて転送パルス（転送オン信号）を印加しない。このため、転送トランジスタＴＲ１はオフし、図５（ｃ）に示すように、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には転送トランジスタＴＲ１によりポテンシャル障壁が形成された状態が維持される。これにより、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。
【００９４】
また、Ｐ相期間においては、リセット期間から引き続いて処理対象の画素に対して選択パルス（選択オン信号）を印加するため、選択トランジスタＴＲ４はオンした状態である。すなわち、ＶＳＬ電圧は、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３にて増幅した電圧となる。
【００９５】
なお、図５（ｃ）においては、フローティングディフュージョンＦＤにほとんど電荷が蓄積されていないため、ＶＳＬ電圧もほぼ０である。また、上述したように、通常光入射時の固体撮像装置１００においては、太陽黒点以外に起因するノイズによってフローティングディフュージョンＦＤに電荷が流入するが、太陽黒点現象は発生しない。従って、ＶＳＬ電圧が、ＶＳＬクランプ電圧を超えることはない。
【００９６】
また、Ｐ相期間の画素電圧を測定する際に用いる参照電圧は、その変動範囲が、ノイズによるＶＳＬ電圧の変動範囲を包含するように設定されている。従って、太陽黒点現象を発生するような過大光入射時を除き、相関２重サンプリングの１回目のサンプリングを正常に行うことができるようになっている。
【００９７】
図４に示す例は、通常光入射時の固体撮像装置１００であり、太陽黒点以外に起因するノイズによってフローティングディフュージョンＦＤに電荷が流入するが、太陽黒点現象は発生しない。従って、ＶＳＬ電圧は、クリップ電圧まで低下することなく、カウンタ７４が「−１００」のダウンカウントの時点で、参照信号と交差している。
【００９８】
＜Ｄ相期間＞
Ｐ相期間が終了すると、次に、フォトダイオードＰＤの受光量に応じた電圧を測定する。以下では、この期間を「Ｄ相期間」と呼ぶことにする。なお、広義には、Ｄ相期間は、フォトダイオードＰＤにおいて生成された電荷をフローティングディフュージョンＦＤへ転送する期間と転送した後の期間であり、図４のｔ３〜ｔ４を指す。ただし、狭義には、この期間からＤＡＣ安定やデータ転送のためのマージン部分を除いた期間を、Ｄ相期間としてもよい。
【００９９】
Ｄ相期間においては、Ｐ相期間と同じく、処理対象の画素に対してリセットパルスを印加しないため、リセットトランジスタＴＲ２はオフ状態である。すなわち、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、図５（ｄ）に示すように、上述した第１レベルに相当するポテンシャル障壁が形成され、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。
【０１００】
従って、リセットトランジスタＴＲ２を超えて、フローティングディフュージョンＦＤから定電圧源ＶＤＤの側へ電荷が流出することはない。
【０１０１】
また、Ｄ相期間においては、処理対象の画素に対して転送パルス（転送オン信号）を印加する。このため、転送トランジスタＴＲ１はオンし、Ｐ相期間においてフォトダイオードＰＤとフローティングディフュージョンＦＤとの間に形成されていたポテンシャル障壁は、図５（ｄ）に示すように消失する。これにより、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入する。
【０１０２】
また、Ｄ相期間においては、リセット期間に引き続き、処理対象の画素に対して選択パルス（選択オン信号）を印加するため、選択トランジスタＴＲ４はオンした状態である。すなわち、ＶＳＬ電圧は、図５（ｄ）に示すように、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３にて増幅した電圧となる。すなわち、垂直信号線ＶＳＬは、フォトダイオードＰＤの受光量に応じた電圧となる。
【０１０３】
また、Ｄ相期間の画素電圧を測定する際に用いる参照電圧は、図４に示すように、その変動範囲が、十分に広く設定されている。以下では、参照電圧を変動させることが可能な範囲の下限を、「システム上の飽和レベル」と呼ぶことにする。通常光の入射時は、このシステム上の飽和レベルが、上述した、垂直信号線ＶＳＬが取り得る下限を下回ることは無く、相関２重サンプリングの２回目のサンプリングを正常に行うことができるようになっている。
【０１０４】
以上のように画素ＰＸＬ及びＡＤＣ回路７１が制御されるため、ＶＳＬ電圧は、垂直信号線ＶＳＬの下限まで低下することなく、また、システム上の飽和レベルを下回ることもなく、カウンタ７４が「１０００」までアップカウントした時点で、参照信号と交差している。
【０１０５】
（２−２）過大光入射時のＣＤＳ動作：
次に、図６，７を参照しつつ、過大光入射時の固体撮像装置１００の動作の第１実施例について説明する。図６は、過大光入射時に画素を読み出すときの各信号線のシーケンスを示し、図７は、図６の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０１０６】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、第１レベルのポテンシャル障壁が形成されている。また、リセット期間中は、ＡＺ動作も実行されている（図６参照）。
【０１０７】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間に形成されるポテンシャル障壁は、第２レベルに変化する（図６、図７（ｂ）参照）。
【０１０８】
ここで、フローティングディフュージョンＦＤには、過大光に起因して発生するブルーミングにより、図７（ｂ）に示すように、このブルーミングによる電荷がフローティングディフュージョンＦＤに蓄積される。増幅トランジスタＴＲ３は、この蓄積された電荷に応じた電圧を増幅して垂直信号線ＶＳＬに出力する。従って、ＶＳＬ電圧は、図６に示すように、リセット期間に比べて大きく低下する。
【０１０９】
ただし、上述したように、リセットトランジスタＴＲ２の形成するポテンシャル障壁は、第１レベルよりも低い第２レベルに調整されており、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧以下にクランプされる。従って、ＶＳＬ電圧も、クリップ電圧以上にクランプされる。
【０１１０】
図６に示す例でも、ブルーミングによってフローティングディフュージョンＦＤに流入する電荷の総量は、第２レベルのポテンシャル障壁を越えるレベルになるため、ＶＳＬ電圧は、ＡＺ期間において、クリップ電圧にクランプされている。
【０１１１】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、オフ状態である。ここで、フローティングディフュージョンＦＤには、図７（ｃ）に示すように、過大光に起因して発生するブルーミングによる電荷が蓄積される。ただし、リセットトランジスタＴＲ２の形成するポテンシャル障壁は、ＡＺ期間における第２レベルよりも上昇し、第１レベルに変化する。
【０１１２】
従って、図６に示すように、ＡＺ期間からＰ相期間に移行すると、ＶＳＬ電圧は、クリップ電圧を初期値とする指数関数的に、フローティングディフュージョンＦＤに蓄積されたＶＳＬクランプ電圧に応じた低下度合いにて、漸次に低下していく。
【０１１３】
例えば、フローティングディフュージョンＦＤに最大レベルの電荷が蓄積されている場合は、図６に示すように、ＶＳＬ電圧は急峻に低下する。従って、参照信号とＶＳＬ電圧は交差せず、相関２重サンプリングの１回目のサンプリングでは、画素信号をサンプリングできず、カウンタ７４はフルカウントすることになる。
【０１１４】
このような場合、相関２重サンプリングは機能しないため、Ｐ相期間においてカウンタ７４がフルカウントした場合は、強制的に画素を白信号と判定する処理を行う。これにより、太陽黒点現象に適切に対処することができる。
【０１１５】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、Ｐ相期間と同じくオフ状態である。また、転送トランジスタＴＲ１は、転送パルス（転送オン信号）を印加されるため、オン状態である。従って、フォトダイオードＰＤが受光量に応じて生成する電荷が、フローティングディフュージョンＦＤに流入する。
【０１１６】
すなわち、フローティングディフュージョンＦＤには、図７（ｄ）に示すように、過大光に起因して発生するブルーミングによる電荷と、フォトダイオードＰＤが受光量に応じて生成する電荷が蓄積される。なお、リセットトランジスタＴＲ２の形成するポテンシャル障壁は、第２レベルよりも高い第１レベルである。
【０１１７】
例えば、フローティングディフュージョンＦＤに最大レベルの電荷が蓄積されている場合は、ＶＳＬ電圧の低下度合いは、図６に示すように急峻であり、Ｐ相期間からＤ相期間に移行した時点で垂直信号線ＶＳＬが取り得る下限に到達している。
【０１１８】
従って、図６に示すように、カウンタ７４のフルカウント近くで参照信号とＶＳＬ電圧が交差する可能性がある。この場合、フルカウントに近いとは言え、実際にはフローティングディフュージョンＦＤに蓄積される電荷は飽和して流出しているため、実際の受光量には対応しないカウント値である。
【０１１９】
このような場合、上述したＰ相期間においてカウンタ７４がフルカウントした場合に強制的に画素を白信号と判定する処理を行うことにより、適切に対処することができる。
【０１２０】
また、垂直信号線ＶＳＬが取り得る下限とシステム上の飽和レベルの関係次第では、参照信号とＶＳＬ電圧が交差しない場合もある。このような場合、相関２重サンプリングの二回目のサンプリングで画素信号をサンプリングできず、カウンタ７４はフルカウントすることになる。
【０１２１】
このような場合、当然ながら、相関２重サンプリングは機能しない。従って、Ｄ相期間においてカウンタ７４がフルカウントした場合も、強制的に画素を白信号と判定する処理を行う。これにより、太陽黒点現象に適切に対処することができる。以上説明したように、３値構成のリセット電圧を用いる本実施形態に係る固体撮像素子であれば、太陽黒点現象による悪影響を適切に回避できる。
【０１２２】
（２−３）中間光入射時のＣＤＳ動作：
次に、図８，９を参照しつつ、中間光入射時の固体撮像装置１００の動作の第１実施例について説明する。図８は、中間光入射時に画素を読み出すときの各信号線のシーケンスを示し、図９は、図８の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０１２３】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、第１レベルのポテンシャル障壁が形成されている。また、リセット期間中は、ＡＺ動作も実行されている（図９（ａ）参照）。
【０１２４】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、上述した半オン状態である。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間に形成されるポテンシャル障壁は、第２レベルに変化する。
【０１２５】
ここで、フローティングディフュージョンＦＤには、中間光に起因して発生するブルーミングにより、図９（ｂ）に示すように、微量の電荷が蓄積される。ただし、過大光に比べると光が弱いため、フローティングディフュージョンＦＤには、リセットトランジスタＴＲ２の形成するポテンシャル障壁に到達しないレベルまでしか電荷が蓄積されない。
【０１２６】
従って、図８に示すように、ＶＳＬ電圧は、ＡＺ期間において、指数関数的に低下していくものの、ＡＺ期間中にクリップ電圧まで降下せず、その後のＰ相期間の全域に渡ってゆるやかに電圧が低下していく。
【０１２７】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２はオフ状態である。ここで、フローティングディフュージョンＦＤには、図９（ｃ）に示すように、中間光に起因して発生するブルーミングによる電荷が徐々に蓄積されていく。
【０１２８】
ここで、Ｐ相期間において、リセットトランジスタＴＲ２のポテンシャル障壁は、上述したＡＺ期間の第２レベルに比べて高い第１レベルになっているため、ブルーミングによって蓄積された電荷のポテンシャルは、第２レベルを超えても徐々に上昇を続ける。
【０１２９】
このとき、垂直信号線ＶＳＬと参照電圧とが交差しなければ上述した過大光入射時のＣＤＳ動作にて対応可能であるが、ＶＳＬ電圧の降下状況次第では、図８に示すように、カウンタ７４のフルカウント近くで、垂直信号線ＶＳＬと参照電圧とが交差してしまうことが考えられる。
【０１３０】
このような場合、相関２重サンプリングが機能してしまい、Ｄ相期間でも垂直信号線ＶＳＬと参照電圧とが交差してしまうと、後述のように、太陽黒点現象に適切に対処できないことになる。
【０１３１】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、Ｐ相期間と同じくオフ状態であるが、転送トランジスタＴＲ１は、オン状態である。従って、フォトダイオードＰＤが受光量に応じて生成する電荷が、フローティングディフュージョンＦＤに流入する。
【０１３２】
すなわち、フローティングディフュージョンＦＤには、図９（ｄ）に示すように、過大光に起因して発生するブルーミングによる電荷とフォトダイオードＰＤが受光量に応じて生成する電荷とが、第１レベルのポテンシャル障壁を超えない範囲で蓄積される。
【０１３３】
ここで、中間光の入射時は、過大光の入力時に比べて、ブルーミングによる電荷は少なく、又、フォトダイオードＰＤが受光量に応じて生成する電荷も少ない。従って、フローティングディフュージョンＦＤに蓄積される電荷は、第１レベルのポテンシャル障壁を超えるレベルには達せず、ＶＳＬ電圧の低下度合いは、図８に示すようになだらかである。
【０１３４】
このような場合、システム上の飽和レベルは、図８に示すように、垂直信号線ＶＳＬの取り得る下限を下回る可能性が高く、ＶＳＬ電圧は、その下限にてクリップされた状態で参照信号と比較されることになる。
【０１３５】
すなわち、図８に示すように、カウンタ７４のフルカウント近くで参照信号とＶＳＬ電圧が交差する可能性がある。この場合、フルカウントに近いとは言え、実際にはＶＳＬ電圧は飽和しているため、実際の受光量には対応しないカウント値である。
【０１３６】
以上のように中間光入射時は、Ｐ相期間でもＤ相期間でもカウンタ７４がカウントしているため、相関２重サンプリングが機能してしまう可能性があり、実際には白画素であっても、灰色の画素として認識してしまうことがある。
【０１３７】
図８に示す例では、Ｐ相期間において「−２００」までカウントしているため、Ｄ相期間のカウントは「７００」であり、白画素を示す「１０２３」よりも大幅に小さいカウント値になっている。このような場合、第１実施例に係るＣＤＳ動作では対処できないため、下記の第２実施例に係るＣＤＳ動作を適用することが好ましい。
【０１３８】
（３）固体撮像装置の動作の第２実施例：
（３−１）通常光入射時のＣＤＳ動作：
次に、図１０，１１を参照して、通常光入射時の固体撮像装置１００の動作の第２実施例について説明する。図１０は、通常光入射時に画素を読み出すときの各信号線のシーケンスを示し、図１１は、図１０の各タイミングにおける画素のポテンシャルを説明する図である。なお、第２実施例において、画素ＰＸＬやＡＤＣ回路７１の基本的な制御は上述した第１実施例と同様であるため、以下では、詳細な説明を省略する。
【０１３９】
＜リセット期間＞
リセット期間においては、上述した第１実施例と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、第１レベルのポテンシャル障壁が形成されている。ままた、リセット期間中は、ＡＺ動作も実行されている（図１１（ａ）参照）。
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間に形成されるポテンシャル障壁は、第２レベルに変化する（図１１（ｂ）参照）。
【０１４０】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、オフ状態である。ここでは、通常光が入射しているため、ブルーミングノイズは発生せず、フローティングディフュージョンＦＤには、図１１（ｃ）に示すように、ほとんど電荷は蓄積されない。
【０１４１】
ただし、本第２実施例は、上述した第１実施例に比べてＦＤクランプ電圧を印加する期間が長いため、太陽黒点現象が発生していないときにＣＤＳで除去するレベルのブルーミングノイズのみならず、トランジスタ物性のバラツキによってＶＳＬ電圧が変動する範囲、をも考慮して、ＦＤクランプ電圧を設定する必要がある。
【０１４２】
なお、ここで言うトランジスタ物性とは、フローティングディフュージョン容量、増幅トランジスタや負荷ＭＯＳのゲートの閾電圧、定電流源がトランジスタに流すドレインソース電流、等である。
【０１４３】
そこで、ＶＳＬクランプ電圧を規定するＦＤクランプ電圧は、太陽黒点現象が発生していないときにＣＤＳで除去するレベルのブルーミングノイズと、トランジスタ物性のバラツキと、を実験的に考慮して、これらに起因してフローティングディフュージョンＦＤの電圧が変動可能な範囲を包含するレベルに設定されている。
【０１４４】
図１０に示す例は、通常光入射時の固体撮像装置１００であり、太陽黒点以外に起因するノイズによってフローティングディフュージョンＦＤに電荷が流入するが、太陽黒点現象は発生しない。従って、ＶＳＬ電圧は、クリップ電圧まで低下することなく、カウンタ７４が「−１００」のダウンカウントの時点で、参照信号と交差している。
【０１４５】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、Ｐ相期間と同じくオフ状態であるり、選択トランジスタＴＲ４もオン状態であるが、転送トランジスタＴＲ１はオン状態である。
【０１４６】
従って、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入する。また、ＶＳＬ電圧は、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３にて増幅した電圧となる。すなわち、垂直信号線ＶＳＬは、フォトダイオードＰＤの受光量に応じた電圧となる。
【０１４７】
図１０に示す例では、通常光入射時の固体撮像装置１００であり、太陽黒点現象は発生していないため、ＶＳＬ電圧は、垂直信号線ＶＳＬの下限まで低下することなく、また、システム上の飽和レベルを下回ることもなく、カウンタ７４が「１０００」までアップカウントした時点で、参照信号と交差している。
【０１４８】
（３−２）過大光入射時のＣＤＳ動作：
次に、図１２，１３を参照しつつ、過大光が入射したときの固体撮像装置１００の動作の第２実施例について説明する。図１２は、過大光入射時に画素を読み出すときの各信号線のシーケンスを示し、図１３は、図１２の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０１４９】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、第１レベルのポテンシャル障壁が形成されている。また、リセット期間中は、ＡＺ動作も実行されている。
【０１５０】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間に形成されるポテンシャル障壁は、第２レベルに変化する
【０１５１】
ここで、フローティングディフュージョンＦＤには、過大光に起因して発生するブルーミングにより、図１３（ｂ）に示すように、このブルーミングによる電荷がフローティングディフュージョンＦＤに蓄積される。増幅トランジスタＴＲ３は、この蓄積された電荷に応じた電圧を増幅して垂直信号線ＶＳＬに出力する。従って、垂直信号線ＶＳＬの電圧は、図１２に示すように、リセット期間に比べて大きく低下する。
【０１５２】
ただし、上述したように、リセットトランジスタＴＲ２の形成するポテンシャル障壁は、第１レベルよりも低い第２レベルに調整されており、フローティングディフュージョンＦＤの電荷は、ＦＤクランプ電圧以下にクランプされる。従って、ＶＳＬ電圧も、クリップ電圧以上にクランプされる。
【０１５３】
図１２に示す例でも、ブルーミングによってフローティングディフュージョンＦＤに流入する電荷の総量は、第２レベルのポテンシャル障壁を越えるレベルになるため、ＶＳＬ電圧は、ＡＺ期間において、クリップ電圧にクランプされている。
【０１５４】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、半オン状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。
【０１５５】
図１２、１３に示す例では、過大光に起因するブルーミングが発生しており、ＡＺ期間の段階で、既に、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧以下にクランプされ、ＶＳＬ電圧も、クリップ電圧以上にクランプされている。
【０１５６】
従って、Ｐ相期間において、更に、過大光に起因するブルーミングによってフローティングディフュージョンＦＤに電荷が流入しても、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧にクランプされ続け、ＶＳＬ電圧は、クリップ電圧以上にクランプされ続ける。すなわち、図１２に示すように、本実施例２に係るＣＤＳ動作であれば、過大光が入射されても、ＶＳＬ電圧は、Ｐ相期間において最小でもクリップ電圧までしか低下しない。
【０１５７】
そのため、図１２に示す例では、相関２重サンプリングの１回目のサンプリングでは、カウンタ７４が「−１００」までダウンカウントした時点で、参照信号と交差している。
【０１５８】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。すなわち、Ｐ相期間に比べてＤ相期間では、リセットトランジスタＴＲ２の形成するポテンシャル障壁が高くなり、フローティングディフュージョンＦＤに蓄積可能な電荷の最大値が増大する。
【０１５９】
図１２、１３に示す例では、過大光に起因するブルーミングが発生しており、Ｐ相期間からＤ相期間に移行した時点（リセット電圧が、ＦＤクランプ電圧からリセットオフ電圧に変化した時点）から、ブルーミングで発生した電荷がフローティングディフュージョンＦＤに再び蓄積し始める。
【０１６０】
そのため、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧から徐々に低下していき、これに伴い、垂直信号線ＶＳＬの電圧も、クリップ電圧から指数関数的に徐々に低下していく。
【０１６１】
ただし、クリップ電圧は、Ｐ相期間のＶＳＬ電圧と、Ｄ相期間のＶＳＬ電圧との間で、システム上の飽和レベルが確保されるように決定されている。
【０１６２】
そのため、図１２に示すように、Ｄ相期間において、ＶＳＬ電圧が下限レベルになった場合であっても、カウンタ７４は確実に「１０２３」のフルカウントすることが可能になっており、過大光入力時に、相関２重サンプリングによって、白信号を確実に出力させることができる。
【０１６３】
（３−３）中間光入射時のＣＤＳ動作：
次に、図１４，１５を参照しつつ、中間光が入射したときの固体撮像装置１００の動作の第２実施例について説明する。図１４は、中間光入射時に画素を読み出すときの各信号線のシーケンスを示し、図１５は、図１４の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０１６４】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、第１レベルのポテンシャル障壁が形成されている。また、リセット期間中は、ＡＺ動作も実行されている。
【０１６５】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、上述した半オン状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。
【０１６６】
図１４、１５に示す例では、中間光に起因するブルーミングが発生しており、このブルーミングによる電荷がフローティングディフュージョンＦＤに蓄積される。増幅トランジスタＴＲ３は、この蓄積された電荷に応じた電圧を増幅して垂直信号線ＶＳＬに出力させるため、垂直信号線ＶＳＬの電圧は緩やかに低下する。
【０１６７】
従って、フローティングディフュージョンＦＤには、リセットトランジスタＴＲ２の形成するポテンシャル障壁に到達しないレベルまでしか電荷が蓄積されず、ＡＺ期間においては、ＶＳＬ電圧はクリップ電圧まで低下しない。
【０１６８】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、ＡＺ期間と同じく半オン状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。
【０１６９】
図１４、１５に示す例では、中間光に起因するブルーミングが発生しており、ＡＺ期間の段階で、フローティングディフュージョンＦＤの電圧は、ブルーミングに起因する電荷が徐々に蓄積されており、ＶＳＬ電圧も、徐々に低下している。
【０１７０】
Ｐ相期間においては、更に、中間光に起因するブルーミングによって、フローティングディフュージョンＦＤに電荷が流入し、この電荷の蓄積が増加するに伴って、ＶＳＬ電圧が、クリップ電圧に向けて徐々に低下する。そして、図１４に示す例では、Ｐ相期間の後半で、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧に達し、ＶＳＬ電圧は、クリップ電圧にクランプされる。
【０１７１】
従って、図１４に示すように、本実施例２に係るＣＤＳ動作であれば、中間光が入射されても、ＶＳＬ電圧は、Ｐ相期間において最小でもクリップ電圧までしか低下しない。そのため、相関２重サンプリングの１回目のサンプリングでは、カウンタ７４が「−２５５」までダウンカウントした時点で、参照信号と交差している。
【０１７２】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。
【０１７３】
図１４、１５に示す例では、中間光に起因するブルーミングが発生しており、Ｐ相期間からＤ相期間に移行した時点（リセット電圧が、ＦＤクランプ電圧からリセットオフ電圧に変化した時点）から、ブルーミングで発生した電荷がフローティングディフュージョンＦＤに再び蓄積し始める。
【０１７４】
そのため、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧から徐々に低下していき、これに伴い、垂直信号線ＶＳＬの電圧も、クリップ電圧から指数関数的に徐々に低下していく。
【０１７５】
ただし、クリップ電圧は、Ｐ相期間のＶＳＬ電圧と、Ｄ相期間のＶＳＬ電圧との間で、システム上の飽和レベルが確保されるように決定されている。
【０１７６】
そのため、Ｄ相期間において、ＶＳＬ電圧が下限レベルになった場合であっても、カウンタ７４は確実に「１０２３」のフルカウントすることが可能になっており、図１４に示す例では、ＶＳＬ電圧は、カウンタ７４は「１０００」までアップカウントした時点で参照信号と交差している。すなわち、中間光が入力した時にも、相関２重サンプリングによって、白信号を確実に出力させることができる。
【０１７７】
（４）固体撮像装置の構成の変形例：
上述した第２実施例に係るＣＤＳ動作においては、フローティングディフュージョンＦＤのポテンシャルレベルは、画素（フローティングディフュージョンＦＤ）に付いている寄生容量のばらつきに起因するカップリング現象と、リセットトランジスタＴＲ２のゲートとフローティングディフュージョンＦＤとの間に存在する容量に起因するチャージインジェクション現象に影響を受け、黒レベルにずれが生じる問題がある。なお、従来のＣＳＤ動作であれば、これら現象の影響は受けなかった。
【０１７８】
図１６は、上述したカップリング現象とチャージインジェクション現象を説明する図である。図１６（ａ）（ｂ）は、カップリング現象を説明している。同図において、ＣＲＳＴは、リセットトランジスタのゲートと、フローティングディフュージョンと、の間に形成される容量であり、Ｃ’ＦＤは、フローティングディフュージョンＦＤの寄生容量である。
【０１７９】
図１６（ａ１）に示すように、リセットオン状態においては、リセットトランジスタＴＲ２のゲートとフローティングディフュージョンＦＤとは電気的に接続されるため、容量ＣＲＳＴには電荷が蓄積されないが（０Ｖ）、Ｃ’ＦＤには電荷が蓄積されている。
【０１８０】
そして、図１６（ａ２）に示すように、リセットオフ状態になると、リセットトランジスタＴＲ２のゲートとフローティングディフュージョンＦＤとの間にポテンシャル障壁が形成されるため、容量ＣＲＳＴとＣ’ＦＤの双方に電荷が蓄積される。すると、フローティングディフュージョンＦＤに接続される容量が変動し、フローティングディフュージョンＦＤの電位が変動する可能性がある。これが上述したカップリング現象である。
【０１８１】
また、図１６（ｂ）に示すように、リセットトランジスタＴＲ２がオン状態からオフ状態に移行すると、ポテンシャル障壁が形成されるため、ゲート下の電荷が、定電圧源ＶＤＤの側とフローティングディフュージョンＦＤとのいずれかに確率的に振り分けて押し上げられる。すなわち、ゲート下の電荷が、フローティングディフュージョンＦＤの側に押し上げられると、フローティングディフュージョンＦＤの電位が変動する可能性がある。これが上述したチャージインジェクション現象である。
【０１８２】
上述した第２実施例に係るＣＤＳ動作では、Ｐ相期間が終了して、Ｄ相期間に移行する際に、リセットトランジスタＴＲ２が形成するポテンシャル障壁のレベルが変化するため、カップリング現象やチャージインジェクション現象に起因するオフセットが、フローティングディフュージョンＦＤに重畳される。そのため、最終的に得られるデジタル信号にも、画素間の容量バラツキによる固定パタンノイズが重畳されてしまう。
【０１８３】
本実施例３においては、これら現象の影響を回避するため、カラム処理部と画素の回路構成に太陽黒点判定のための回路を追加した回路構成を採用する。図１７は、第３実施例に係るカラム処理部と画素の回路構成を示す要部回路図である。なお、図１７に示す画素の回路構成と、カラム処理部の大部分は、図２と同様の構成であり、図２と同様の構成については図２と同じ符号を付して説明を省略する。
【０１８４】
図１７において、カラム処理部７１は、上述した図２の回路構成に加えて、比較器７６、ＳＵＮスイッチ７７、コンデンサ７８、論理和回路７９、を備えている。また、上述した図２のＡＺスイッチ７５は、タイミング制御部６０の制御ではなく、論理和回路７９の出力に応じてスイッチングされるようになっている。
【０１８５】
また、タイミング制御部６０は、画素を駆動するための転送信号、リセット信号、選択信号、ＡＺ動作を指示するためのＡＺ信号、に加えて、ＳＵＮスイッチ７７のオンオフを制御するためのＳＵＮスイッチ信号、比較器７６の動作のオンオフを制御するためのＳＵＮＣＯＭＰ信号、を出力するようになっている。
【０１８６】
比較器７６は、２つの入力端子の間をＳＵＮスイッチ７７で接続されている。ＳＵＮスイッチ７７は、タイミング制御部６０の出力するＳＵＮスイッチ信号によりオンオフ制御される。ＳＵＮスイッチ７７がオンされると、比較器７６の２つの入力端子は短絡されて同電圧となり、ＳＵＮスイッチ７７がオフされると、比較器７６の２つの入力端子は互いに異なる電圧を入力可能となる。
【０１８７】
比較器７６の一方の入力端子は、コンデンサ７８を介してグランドに接続されており、他方の入力端子は、垂直信号線ＶＳＬに接続されている。すなわち、ＳＵＮスイッチ７７がオンされ、所定時間後にオフされると、コンデンサ７８は、その時点の垂直信号線ＶＳＬの電圧を記憶する。
【０１８８】
論理和回路７９は、一方の入力端子を比較器７６の出力端子に接続され、他方の出力端子を、タイミング制御部６０の出力するＡＺ信号を伝送するラインに接続されている。すなわち、論理和回路７９は、比較器７６の出力とＡＺ信号のいずれか一方がオンであれば、オン信号を出力し、いずれもオンでない場合は、オフ信号を出力するように構成されている。
【０１８９】
ＡＺスイッチ７５は、上述したように論理和回路７９の出力に応じて制御され、論理和回路７９の出力がオンの場合はオンし、論理和回路７９の出力がオフの場合はオフする。
【０１９０】
なお、上述した太陽黒点判定のために追加した回路（比較器７６、ＳＵＮスイッチ７７、コンデンサ７８、論理和回路７９）は、ＡＤＣ回路７１ごとに設置しても良いし、カラム処理部７０全体に１つ設けてもよい。むろん、ＡＤＣ回路７１を任意数にグループ分けし、各グループ毎に設けてもよい。
【０１９１】
ＡＤＣ回路７１ごとに設ける場合は、画素単位で相関２重サンプリングの有効無効を判定することができる。カラム処理部７０全体やグループ単位で設ける場合は、行単位やグループ単位でしか相関２重サンプリングの有効無効を判定することができないが、カラム処理部７０が占める面積やコストを削減することができる。
【０１９２】
以下では、図１７のように構成された固体撮像装置におけるＣＤＳ動作について説明する（動作の第３実施例）。
【０１９３】
（５）固体撮像装置の動作の第３実施例：
（５−１）通常光入射時のＣＤＳ動作：
図１８は、通常光入射時に画素を読み出すときの各信号線のシーケンスを示し、図１９は、図１８の各タイミングにおける画素のポテンシャルを説明する図である。
【０１９４】
＜リセット期間＞
画素の読み出し動作においては、まず、リセットトランジスタＴＲ２を所定時間（図１８の、ｔ０〜ｔ１）オンすることにより、フローティングディフュージョンＦＤに蓄積されている電荷を掃き出す。以下では、この期間を「リセット期間」と呼ぶことにする。
【０１９５】
具体的には、リセット期間において、処理対象の画素に対して上述したリセットオン電圧に相当するリセットパルスを印加する。すると、リセットトランジスタＴＲ２がオン状態となり、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間にリセットトランジスタＴＲ２が形成するポテンシャル障壁が、消失する。これにより、フローティングディフュージョンＦＤは、定電圧源ＶＤＤに電気的に接続され、所定のレベルにリセットされる。
【０１９６】
また、リセット期間においては、処理対象の画素に対して選択パルス（選択オン信号）も印加する。すると、増幅トランジスタＴＲ３や選択トランジスタＴＲ４がオンするため、定電圧源ＶＤＤと垂直信号線ＶＳＬとの間に増幅トランジスタＴＲ３や選択トランジスタＴＲ４が形成するポテンシャル障壁が取り除かれる。これにより、垂直信号線ＶＳＬは、定電圧源ＶＤＤに電気的に接続され、所定レベルにリセットされる。
【０１９７】
また、リセット期間においては、ＡＺ信号がオンになり、ＳＵＮスイッチ信号はオフになる。このとき、論理和回路７９はオン信号を出力するため、ＡＺスイッチ７５はオンする。すなわち、リセット期間においても、ＡＺ動作が実行されており、比較器７３に入力される画素信号ＶＳＬと参照信号ＶＲＥＦの電位差はキャンセルされた状態である。
【０１９８】
なお、リセット期間においては、処理対象の画素に対して転送パルス（転送オン信号）を印加しない。従って、転送トランジスタＴＲ１はオフし、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には転送トランジスタＴＲ１によりポテンシャル障壁が形成される。すなわち、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。
【０１９９】
しかし、リセットトランジスタＴＲ２がオンされたとき、カップリング現象やチャージインジェクション現象が発生し、フローティングディフュージョンＦＤの電圧が上昇する。このため、垂直信号線ＶＳＬの電圧も上昇する。すなわち、リセットトランジスタＴＲ２がオフからオンに移行すると垂直信号線ＶＳＬの電圧も変動する。
【０２００】
以上のようにしてリセットされた垂直信号線ＶＳＬの電圧と、垂直信号線ＶＳＬが取り得る下限の電圧と、の間が、垂直信号線ＶＳＬが取り得る電圧のレンジとなる。
【０２０１】
＜ＡＺ期間＞
リセット期間が終了すると、次に、比較器７３の２つの入力端子間の電位差をキャンセルするＡＺ動作を実行する。なお、本実施形態においては、上述したようにリセット期間においてもＡＺ動作を行っているため、リセット期間に引き続いて所定時間（図１８のｔ１〜ｔ２）だけＡＺ動作を実行することになる。
【０２０２】
ＡＺ動作を行うことにより、比較器７３に入力される画素信号ＶＳＬと参照信号ＶＲＥＦの電位差がキャンセルされるため、以降の信号比較処理を正確に行うことが可能になる。以下では、このＡＺ動作を行う所定時間（ｔ１〜ｔ２）を「ＡＺ期間」と呼ぶことにする。
【０２０３】
ここで、ＡＺ期間においては、処理対象の画素に対して、上述したＦＤクランプ電圧に相当するリセットパルスを印加する。このため、リセットトランジスタＴＲ２は、上述した半オン状態となり、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、図１９（ｂ）に示すように、上述した第２レベルに相当するポテンシャル障壁が形成される。
【０２０４】
これにより、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。すなわち、このポテンシャル障壁を越えない電荷はフローティングディフュージョンＦＤに蓄積されるが、このポテンシャル障壁を越える電荷はフローティングディフュージョンＦＤから流出する。
【０２０５】
その結果、フローティングディフュージョンＦＤの電圧は、上述した第２レベルのポテンシャル障壁に応じた電圧以上にクランプされる。以下、この電圧を「ＶＳＬクランプ電圧」と呼ぶことにする。
【０２０６】
また、ＡＺ期間においては、処理対象の画素に対して、リセット期間から引き続いて選択パルス（選択オン信号）を印加する。そのため、選択トランジスタＴＲ４はオンした状態であり、垂直信号線ＶＳＬは、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３が増幅した電圧となる。なお、以下では、フローティングディフュージョンＦＤがＶＳＬクランプ電圧になっているときに垂直信号線ＶＳＬに現れる電圧を「クリップ電圧」と呼ぶことにする。
【０２０７】
また、ＡＺ期間においては、処理対象の画素に対して、リセット期間から引き続いて転送パルス（転送オン信号）を印加しない。そのため、転送トランジスタＴＲ１はオフし、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には転送トランジスタＴＲ１によりポテンシャル障壁が形成された状態が維持される。
【０２０８】
従って、ＡＺ期間においては、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。ただし、上述した太陽黒点現象が発生していないときにＣＤＳで除去するレベルのブルーミングノイズによってフローティングディフュージョンＦＤに流入する電荷は蓄積できるようにしておく必要がある。
【０２０９】
そこで、ＶＳＬクランプ電圧を規定するＦＤクランプ電圧は、太陽黒点現象が発生していないときにＣＤＳで除去するレベルのブルーミングノイズによってフローティングディフュージョンＦＤに流入する電荷を、実験的に考慮して決定されており、このブルーミングノイズによってフローティングディフュージョンＦＤの電圧が変動可能な範囲を包含するレベルに設定されている。
【０２１０】
すなわち、このノイズによってフローティングディフュージョンＦＤに発生する電荷は、上述した第２レベルのポテンシャル障壁を越えるレベルになることは無く、通常光入射時にフローティングディフュージョンＦＤの電圧がＶＳＬクランプ電圧以下になることは無い。
【０２１１】
＜Ｐ相期間＞
ＡＺ期間が終了すると、次に、リセットされた状態の画素の電圧を測定する。以下では、この期間を「Ｐ相期間」と呼ぶことにする。なお、広義には、Ｐ相期間は、フォトダイオードＰＤにて生成された電荷がフローティングディフュージョンＦＤに転送される前の期間であり、図１８においてはｔ２〜ｔ４に対応する。
【０２１２】
ただし、狭義には、この期間から、ＤＡＣ安定のためのマージン期間や後述する太陽クリップ期間のｔ３〜ｔ４を除いた期間を、Ｐ相期間としてもよい。なお、以下では、後述する太陽クリップ期間のｔ３〜ｔ４を除いた期間をＰ相期間として説明する。
【０２１３】
Ｐ相期間においては、ＡＺ期間に引き続き、処理対象の画素に対して上述したＦＤクランプ電圧に相当するリセットパルスを印加する。このため、リセットトランジスタＴＲ２は、上述した半オン状態となり、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、上述した第２レベルに相当するポテンシャル障壁が形成される。
【０２１４】
これにより、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。すなわち、このポテンシャル障壁を越えない電荷はフローティングディフュージョンＦＤに蓄積されるが、このポテンシャル障壁を越える電荷はフローティングディフュージョンＦＤから流出する。
【０２１５】
その結果、フローティングディフュージョンＦＤの電圧は、上述したＡＺ期間に加えて当該Ｐ相期間においても、上述した第２レベルのポテンシャル障壁に応じた電圧以上にクランプされる。すなわち、ＶＳＬ電圧は、クリップ電圧以上に維持される。
【０２１６】
よって、仮にＶＳＬ電圧がクリップ電圧にクリップされたとしても、このクリップ状態をＰ相期間も継続するため、Ｐ相期間におけるＶＳＬ電圧と、後述するＤ相期間におけるＶＳＬ電圧との差分、すなわち、フォトダイオードＰＤの受光量を検出することができる。
【０２１７】
また、Ｐ相期間においては、リセット期間に引き続き、処理対象の画素に対して転送パルス（転送オン信号）を印加しない。このため、転送トランジスタＴＲ１はオフし、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間に転送トランジスタＴＲ１によりポテンシャル障壁が形成された状態が維持される。これにより、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。
【０２１８】
また、Ｐ相期間においては、リセット期間に引き続き、処理対象の画素に対して選択パルス（選択オン信号）を印加するため、選択トランジスタＴＲ４はオンした状態である。すなわち、ＶＳＬ電圧は、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３にて増幅した電圧となる。
【０２１９】
また、Ｐ相期間の画素電圧を測定する際に用いる参照電圧は、その変動範囲が、ノイズによるＶＳＬ電圧の変動範囲を包含するように設定されている。従って、太陽黒点現象を発生するような過大光入射時を除き、相関２重サンプリングの１回目のサンプリングを正常に行うことができるようになっている。
【０２２０】
図１８に示す例では、太陽黒点以外に起因するノイズによってフローティングディフュージョンＦＤに電荷が流入するが、太陽黒点現象は発生しない。従って、ＶＳＬ電圧は、クリップ電圧まで低下することなく、カウンタ７４が「−１００」のダウンカウントの時点で、参照信号と交差している。
【０２２１】
＜太陽黒点判断期間＞
Ｐ相期間において、参照電圧とＶＳＬ電圧との比較が終了すると、図１８に示すｔ３〜ｔ４において、太陽黒点が発生しているか否かを判断する。以下では、この判断を行う期間を「太陽黒点判断期間」と呼ぶことにする。
【０２２２】
なお、本第３実施例では、太陽黒点判断期間をＰ相期間とＤ相期間の間に設けてあるが、Ｄ相期間より前であって、同じ画素の画素信号の読み出しを行っている間であれば、他のタイミングで行っても良い。
【０２２３】
太陽黒点判断期間においては、まず、Ｐ相期間終了時点のＶＳＬ電圧を、コンデンサ７８に記憶する。具体的には、ＳＵＮスイッチ信号をオンに変更し、所定期間が経過した後、ＳＵＮスイッチ信号をオフに変更する。なお所定時間は、コンデンサ７８にＶＳＬ電圧に相当する電荷が充電されるのに十分な時間である。
【０２２４】
次に、リセットトランジスタＴＲ２が、過大光が入射されない通常状態で発生しうるノイズレベル相当のポテンシャル障壁を形成するリセットパルスを、リセットトランジスタＴＲ２のゲートに印加する。ここで形成されるポテンシャル障壁は、ブルーミングノイズやトランジスタ物性のバラツキによってＶＳＬ電圧に発生する変動によっては超えられない程度であって、例えば、上述のＦＤクランプ電圧に相当する電圧とすればよい。
【０２２５】
このように、リセットトランジスタＴＲ２にポテンシャル障壁を形成させた状態で、比較器７６を動作させる。すなわち、比較器７６に入力するＳＵＮＣＯＭＰ信号をオンに変更する。
【０２２６】
このとき、比較器７６の一方の端子には、リセットトランジスタＴＲ２のゲートに、リセットオフ電圧が印加されているときのＶＳＬ電圧が印加され、比較器７６の他方の端子には、リセットトランジスタＴＲ２のゲートに、ＦＤクランプ電圧が印加されているときのＶＳＬ電圧が印加される。すなわち、比較器７６は、互いに異なるリセット電圧をリセットトランジスタＴＲ２に入力しているときのＶＳＬ電圧を比較することになる。
【０２２７】
比較器７６は、２つの入力端子の電位差が許容範囲外であれば、過大光を受光していると判断してＡＺ動作を行い、２つの入力端子の電位差が許容範囲内であれば、過大光を受光していないと判断してＡＺ動作を行わない。
【０２２８】
例えば、比較器７６は、許容範囲に相当する所定の閾値の範囲を不感帯とするヒステリシスを備えたコンパレータにて実現可能である。このとき、比較器７６は、２つの入力端子の電位差が許容範囲外であればオン信号を論理和回路７９に出力して、ＡＺスイッチ７５をオンさせ、２つの入力端子の電位差が許容範囲内であればオフ信号を論理和回路７９に出力して、ＡＺスイッチ７５をオフさせる。図１８に示す例では、過大光を受光していないため、太陽黒点判断期間においてＡＺ動作は行わない。
【０２２９】
さらに、タイミング制御部６０は、比較器７６の比較結果を監視しており、比較の結果、２つの入力端子の電位差が許容範囲外と判断されると、カウンタ７４を制御してＰ相期間にカウントしたカウント値をクリアさせる。一方、２つの入力端子の電位差が許容範囲内と判断されると、カウンタ７４にカウント値を維持させ、相関２重サンプリングを実行させる。なお、図１８に示す例では、過大光を受光していないため、カウンタ７４のカウント値はクリアされない。
【０２３０】
＜Ｄ相期間＞
Ｐ相期間が終了すると、次に、フォトダイオードＰＤにおける受光量に応じた電圧を測定する。以下では、この期間を「Ｄ相期間」と呼ぶことにする。なお、広義には、Ｄ相期間は、フォトダイオードＰＤにおいて生成された電荷をフローティングディフュージョンＦＤへ転送する期間と転送した後の期間であり、図１８のｔ４〜ｔ５を指す。ただし、狭義には、この期間からＤＡＣ安定やデータ転送のためのマージン部分を除いた期間を、Ｄ相期間としてもよい。
【０２３１】
Ｄ相期間においては、Ｐ相期間と同じく、処理対象の画素に対してリセットパルスを印加しないため、リセットトランジスタＴＲ２はオフ状態である。すなわち、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、上述した第１レベルに相当するポテンシャル障壁が形成され、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。
【０２３２】
従って、リセットトランジスタＴＲ２を超えて、フローティングディフュージョンＦＤから定電圧源ＶＤＤの側へ電荷が流出することはない。
【０２３３】
また、Ｄ相期間においては、処理対象の画素に対して転送パルス（転送オン信号）を印加する。このため、転送トランジスタＴＲ１はオンし、Ｐ相期間までフォトダイオードＰＤとフローティングディフュージョンＦＤとの間に形成されていたポテンシャル障壁が消失する。これにより、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入する。
【０２３４】
また、Ｄ相期間においては、リセット期間から引き続いて処理対象の画素に対して選択パルス（選択オン信号）を印加するため、選択トランジスタＴＲ４はオンした状態である。すなわち、ＶＳＬ電圧は、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３にて増幅した電圧となる。すなわち、垂直信号線ＶＳＬは、フォトダイオードＰＤの受光量に応じた電圧となる。
【０２３５】
また、Ｄ相期間の画素電圧を測定する際に用いる参照電圧は、その変動範囲が、十分に広く設定されている。以下では、参照電圧を変動させることが可能な範囲の下限を、「システム上の飽和レベル」と呼ぶことにする。通常光の入射時は、このシステム上の飽和レベルが、上述した、垂直信号線ＶＳＬが取り得る下限を下回ることは無く、相関２重サンプリングの２回目のサンプリングを正常に行うことができるようになっている。
【０２３６】
以上説明したように、画素ＰＸＬ、ＡＤＣ回路７１が制御されるため、ＶＳＬ電圧は、垂直信号線ＶＳＬの下限まで低下することなく、また、システム上の飽和レベルを下回ることもなく、カウンタ７４が「８００」までアップカウントした時点で、参照信号と交差している。
【０２３７】
また、本実施例３においては、仮に、フォトダイオードＰＤの受光量が過大になれば、相関２重サンプリングが無効化されるため、ブルーミングの影響を有効に回避することができる。また、本実施例３においては、Ｐ相期間とＤ相期間でリセットトランジスタＴＲ２が形成するポテンシャル障壁は同じ第１レベルであるため、上述したカップリング現象やチャージインジェクション現象の影響を回避することができる。
【０２３８】
（５−２）過大光入射時のＣＤＳ動作：
次に、図２０，２１を参照しつつ、過大光が入射したときの固体撮像装置１００の動作の第３実施例について説明する。図２０は、過大光入射時に画素を読み出すときの各信号線のシーケンスを示し、図２１は、図２０の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０２３９】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、リセットトランジスタＴＲ２がオンされたとき、カップリング現象やチャージインジェクション現象が発生し、図２１（ａ）に示すように、フローティングディフュージョンＦＤの電圧が上昇し、図２０に示すように、ＶＳＬ電圧も上昇している。また、リセット期間中は、ＡＺ動作も実行されている。
【０２４０】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。
【０２４１】
ここで、フローティングディフュージョンＦＤには、過大光に起因して発生するブルーミングにより、図２１（ｂ）に示すように、電荷が蓄積される。増幅トランジスタＴＲ３は、この蓄積された電荷に応じた電圧を増幅して垂直信号線ＶＳＬに出力させるため、垂直信号線ＶＳＬの電圧はリセット期間に比べて低下する。
【０２４２】
ただし、上述したように、リセットトランジスタＴＲ２の形成するポテンシャル障壁は、第１レベルよりも低い第２レベルに調整されており、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧以下にクリップされており、ＶＳＬ電圧も、クリップ電圧以上にクリップされることとなる。
【０２４３】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されず、オフ状態である。フローティングディフュージョンＦＤに蓄積される電荷の上限は、この第１レベルのポテンシャル障壁により規定される。
【０２４４】
Ｐ相期間においては、過大光に起因するブルーミングにより、図２１（ｃ）に示すように、フローティングディフュージョンＦＤに電荷が蓄積される。ここで、Ｐ相期間においては、上述したＡＺ期間に比べてリセットトランジスタＴＲ２のポテンシャル障壁が高くなっているため、ブルーミングによって蓄積された電荷のポテンシャルが第２レベルを超えても上昇を続けることになる。
【０２４５】
例えば、フローティングディフュージョンＦＤに最大レベルの電荷が蓄積されている場合は、ＶＳＬ電圧の低下度合いが、図２０に示すように急峻になる。従って、参照信号とＶＳＬ電圧は交差せず、相関２重サンプリングの１回目のサンプリングでは、画素信号をサンプリングできず、カウンタ７４はフルカウントすることになる。
【０２４６】
このような場合、相関２重サンプリングは機能しない。そこで、Ｐ相期間においてカウンタ７４がフルカウントした場合は、強制的に画素を白信号と判定するといった対応を取ることにより、本実施形態に係る固体撮像素子であれば、太陽黒点現象に適切に対処することができる。
【０２４７】
＜太陽黒点判断期間＞
図２０に示す例では過大光を受光しているため、太陽黒点判断期間において、ＡＺ動作やカウンタ７４のカウント値の破棄が行われる。
【０２４８】
具体的には、比較器７６が比較動作を行い、その結果、論理和回路７９にオン信号を出力する。すると、論理和回路７９がＡＺスイッチ７５にオン信号を出力し、ＡＺスイッチ７５をオンさせるＡＺ動作を行う。また、タイミング制御部６０の制御によりカウンタ７４のカウント値もリセットされる。
【０２４９】
このように、相関２重サンプリングに係る情報を破棄すると、カウンタ７４は、Ｄ相期間において、黒レベル相当から再度カウントを開始するため、Ｄ相期間でフルカウントしなくても白信号として出力させることができる。
【０２５０】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。すなわち、太陽黒点判断期間に比べてＤ相期間では、リセットトランジスタＴＲ２の形成するポテンシャル障壁が高くなり、フローティングディフュージョンＦＤに蓄積可能な電荷の最大値が増大する。
【０２５１】
図２０、２１に示す例では、過大光に起因するブルーミングが発生しており、太陽黒点判断期間からＤ相期間に移行した時点（リセット電圧が、ＦＤクランプ電圧からリセットオフ電圧に変化した時点）から、ブルーミングで発生した電荷がフローティングディフュージョンＦＤに再び蓄積し始める。
【０２５２】
そのため、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧から徐々に低下していき、これに伴い、垂直信号線ＶＳＬの電圧も、クリップ電圧から指数関数的に徐々に低下していく。
【０２５３】
ただし、上述した太陽黒点判断期間においてＡＺ動作に用いたクリップ電圧は、太陽黒点判断期間にリセットされたＶＳＬ電圧と、Ｄ相期間のＶＳＬ電圧との間で、システム上の飽和レベルが確保されるように決定されている。従って、Ｄ相期間の開始時点でＶＳＬ電圧がクリップ電圧であって、その後、ＶＳＬ電圧が下限まで低下した場合、カウンタ７４は、確実にフルカウントする。
【０２５４】
図２０に示す例では、カウンタ７４は黒レベルに相当する「０」になるまでカウントを停止し、その後、「０」からカウントを開始し、「１０２３」のフルカウントまでカウントアップしている。従って、過大光入力時に、相関２重サンプリングをオフして、白信号を確実に出力させることができる。
【０２５５】
（５−３）中間光入射時のＣＤＳ動作：
次に、図２２，２２を参照しつつ、中間光が入射したときの固体撮像装置１００の動作の第３実施例について説明する。図２２は、中間光入射時に画素を読み出すときの各信号線のシーケンスを示し、図２３は、図２２の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０２５６】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、リセットトランジスタＴＲ２がオンされたとき、カップリング現象やチャージインジェクション現象が発生し、図２３（ａ）に示すように、フローティングディフュージョンＦＤの電圧が上昇し、図２２に示すように、ＶＳＬ電圧も上昇している。また、リセット期間中は、ＡＺ動作も実行されている。
【０２５７】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間に形成されるポテンシャル障壁は、第２レベルに変化する。
【０２５８】
図２２、２２に示す例では、中間光に起因するブルーミングが発生しており、このブルーミングによる電荷がフローティングディフュージョンＦＤに蓄積される。増幅トランジスタＴＲ３は、この蓄積された電荷に応じた電圧を増幅して垂直信号線ＶＳＬに出力させるため、垂直信号線ＶＳＬの電圧は緩やかに低下する。
【０２５９】
従って、フローティングディフュージョンＦＤには、リセットトランジスタＴＲ２の形成するポテンシャル障壁に到達しないレベルまでしか電荷が蓄積されず、ＡＺ期間においては、ＶＳＬ電圧はクリップ電圧まで低下しない。
【０２６０】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されず、オフ状態である。フローティングディフュージョンＦＤに蓄積される電荷の上限は、この第１レベルのポテンシャル障壁により規定される。
【０２６１】
図２２、２２に示す例では、中間光に起因するブルーミングが発生しており、ＡＺ期間の段階で、フローティングディフュージョンＦＤの電圧は、ブルーミングに起因する電荷が徐々に蓄積されており、ＶＳＬ電圧も、徐々に低下している。
【０２６２】
Ｐ相期間においては、更に、中間光に起因するブルーミングによって、フローティングディフュージョンＦＤに電荷が流入し、この電荷の蓄積が増加するに伴って、ＶＳＬ電圧が、クリップ電圧に向けて徐々に低下する。
【０２６３】
このとき、垂直信号線ＶＳＬと参照電圧とが交差しなければ上述した過大光入射時のＣＤＳ動作にて対応可能であるが、ＶＳＬ電圧の降下状況次第では、図２２に示すように、カウンタ７４が「−２００」のフルカウント近くまでカウントしたときに、垂直信号線ＶＳＬと参照電圧とが交差してしまう場合がある。
【０２６４】
＜太陽黒点判断期間＞
従って、図２２に示す例では、中間光を受光しており、この中間光が太陽黒点現象を引き起こす可能性があるため、上述した許容範囲外と判断されて、ＡＺ動作や相関２重サンプリングに係る情報の破棄が行われる。
【０２６５】
具体的には、比較器７６が比較動作を行い、その結果、論理和回路７９にオン信号を出力する。すると、論理和回路７９がＡＺスイッチ７５にオン信号を出力し、ＡＺスイッチ７５をオンさせるＡＺ動作を行う。また、タイミング制御部６０の制御によりカウンタ７４のカウント値もリセットされる。
【０２６６】
このように、相関２重サンプリングに係る情報を破棄すると、カウンタ７４は、Ｄ相期間において、黒レベル相当から再度カウントを開始するため、Ｄ相期間でフルカウントしなくても白信号として出力させることができる。
【０２６７】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。
【０２６８】
図２２、２２に示す例では、中間光に起因するブルーミングが発生しており、太陽黒点判断期間からＤ相期間に移行した時点（リセット電圧が、ＦＤクランプ電圧からリセットオフ電圧に変化した時点）から、ブルーミングで発生した電荷がフローティングディフュージョンＦＤに再び蓄積し始める。
【０２６９】
図２２に示す例では、カウンタ７４は黒レベルに相当する「０」になるまでカウントを停止し、その後、「０」からカウントを開始し、「９００」までカウントアップしている。従って、中間光入力時には、可能であれば相関２重サンプリングによって信号を出力させ、太陽黒点現象を引き起こす可能性がある場合は、相関２重サンプリングをオフして、フォトダイオードＰＤの受光量に応じた適切な信号を出力させることができる。
【０２７０】
（６）まとめ：
上述した実施形態によれば、リセット期間とＰ相期間の間で、フローティングディフュージョンＦＤに接続されているリセットトランジスタＴＲ２に印加するリセット信号のレベルを、リセットオン電圧とリセットオフ電圧の中間的なＦＤクリップ電圧とすることにより、フローティングディフュージョンＦＤに流入するブルーミングに起因する相関２重サンプリングの失敗を回避し、ＡＤＣ回路が画素信号に対応した適切なデジタル信号を出力するようにできる。
【０２７１】
そして、本技術は、以下のような構成を取ることができる。
（１）光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、
時間変化する参照信号を生成する参照信号生成部と、
前記画素に接続された第１入力端子と、前記参照信号生成部に接続された第２入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するＡＤ変換部と、
を備え、
前記光電変換素子は、第１スイッチ素子を介して所定の接続点に接続され、
前記所定の接続点は、第２スイッチ素子を介して所定の定電圧源に接続され、且つ、第３スイッチ素子を介して前記第１入力端子に接続され、
前記第１入力端子と前記第２入力端子は、第４スイッチ素子を介して接続されている固体撮像装置であって、
前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、
前記第２スイッチ素子をオンすることにより、前記所定の接続点をリセットし、
前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第４スイッチ素子をオンすることにより、第１入力端子と前記第２入力端子とを等電位とし、
前記第２スイッチ素子をオンさせずに前記第３スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記ＡＤ変換部デジタル信号に変換し、
前記第２スイッチ素子をオンさせずに前記第１スイッチ素子と前記第３スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記ＡＤ変換部がデジタル信号に変換する固体撮像装置。
【０２７２】
（２）前記第２スイッチ素子をオンすることによりリセットされた前記所定の接続点の電圧を、前記ＡＤ変換部によってデジタル信号に変換する際に、
前記第２スイッチ素子をオンとオフの中間的な状態としつつ前記第３スイッチ素子をオンする前記（１）に記載の固体撮像装置。
【０２７３】
（３）前記ＡＤ変換部は、前記第１スイッチ素子がオンされている状態と前記第１スイッチ素子がオフされている状態の双方で、前記画素の出力するアナログ信号をデジタル信号に変換し、相関２重サンプリングによって、前記画素のアナログ信号に応じたデジタル信号を生成し、
前記第２スイッチ素子の接続度合いを変動させたときに、前記画素から前記第１入力端子に入力するアナログ信号が所定の閾値以上に変化した場合は、
前記リセットされた前記所定の接続点の電圧を前記ＡＤ変換部によってデジタル信号に変換した後、前記光電変換素子が生成する信号電荷に応じた電圧を前記ＡＤ変換部によってデジタル信号に変換する前に、前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にするとともに、前記第１入力端子と前記第２入力端子を等電位とし、更に、前記ＡＤ変換部の行う相関２重サンプリングにおいて、前記第１スイッチ素子がオンされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を無効化し、前記第１スイッチ素子がオフされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を、前記画素のアナログ信号に応じたデジタル信号とする前記（１）又は（２）に記載の固体撮像装置。
【０２７４】
なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本発明の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【符号の説明】
【０２７５】
１０…色フィルタアレイ、２０…半導体基板、３０…画素アレイ部、４０…垂直駆動部、４１…リセット信号生成回路、４１ａ…分圧回路、４１ｂ…セレクタ回路、５０…水平駆動部、６０…タイミング制御回路、７０…カラム処理部、７１…ＡＤＣ回路、７２…定電流源、７３…比較器、７４…カウンタ、７５…ＡＺスイッチ、７６…比較器、７７…ＳＵＮスイッチ、７８…コンデンサ、７９…論理和回路、８０…参照信号生成部、９０…出力回路、１００…固体撮像装置、ＦＤ…フローティングディフュージョン、Ｌｒｓｔ…信号線、Ｌｓｅｌ…信号線、Ｌｔｒｆ…水平信号線、Ｌｔｒｇ…信号線、ＰＤ…フォトダイオード、ＰＸＬ…画素、ＴＲ１…転送トランジスタ、ＴＲ２…リセットトランジスタ、ＴＲ３…増幅トランジスタ、ＴＲ４…選択トランジスタ、ＶＤＤ…定電圧源、ＶＳＬ…垂直信号線
【技術分野】
【０００１】
本発明は固体撮像装置に関し、特に、画素に過大光が入射されたときに白信号となるべき画素が黒信号と判定される現象（いわゆる、太陽黒点現象）を回避することが可能な固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサでは、いわゆる、太陽黒点現象（下記特許文献１においては黒沈み現象、下記特許文献２においては黒化現象）と呼ばれる現象が知られている。太陽黒点現象とは、太陽光等の非常に強い光が画素に入射したとき、突然、出力信号が無くなり、本来、白信号になるべき部分が黒信号として記録される現象である。この現象に対処する技術として、特許文献１，２がある。
【０００３】
特許文献１では、いわゆる相関２重サンプリング回路に対し、クランプトランジスタを介してクランプ電源を接続し、相関２重サンプリング回路は、画素から垂直信号線を介して出力される電圧をクランプするクランプ容量を備えている。そして、画素のリセット直後は、クランプトランジスタをオンすることにより、クランプ電圧を基準として垂直信号線の出力電圧をクランプ容量にクランプさせ、それ以外の期間はクランプトランジスタをオフすることにより、クランプトランジスタとクランプ容量の接続ノードをクリップさせている。
【０００４】
特許文献２では、垂直信号線にクリップ回路を接続してある。このクリップ回路は、垂直信号線の電圧が所定電圧（ＶＣＬＩＰ１）より高い状態では、垂直信号線の電圧を特に変動させず、垂直信号線の電圧が所定電圧（ＶＣＬＩＰ１）よりも低くなると、垂直信号線の電圧が所定電圧（ＶＣＬＩＰ１）と等しくなるように調整する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１９５０３３号公報
【特許文献２】特開２００８−６７３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した従来の技術は、画素とは無関係な電源電圧を利用して、垂直信号線の電圧をクランプしており、このクランプ電位は一定値になるものと考えられる。しかしながら、フローティングディフュージョンを用いた画素においては、フローティングディフュージョンのレベルは、トランジスタの物性（フローティングディフュージョン容量、増幅トランジスタや負荷ＭＯＳのゲートの閾電圧、ドレインソース電流）によって影響を受けるため、値が変動する。
【０００７】
従って、フローティングディフュージョンをリセットした時の垂直信号線の電位（ＦＤリセットレベル）と、垂直信号線の電位をクランプ回路によってクランプした電位（クランプレベル）と、に不整合が生じやすい。このため、上述した特許文献１，２の技術を用いると、同じ製品であっても異なるロット（もしくはチップ）では適正なクランプレベルが異なり、共通のクランプ電位を設定できない。
【０００８】
ここで、この不整合に起因して、クランプレベルがＦＤリセットレベルに比べて高すぎる場合を考える。相関２重サンプリングを行う直前の垂直信号線の電圧が、本来のレベルより高くなりすぎると、相関２重サンプリングの１回目のサンプリング時に、垂直信号線の電位が低下し始めたときに、トランジスタの物性のバラツキ次第では、実際の画素信号が黒レベルを示していた場合であっても、カウントレンジを外してしまう可能性がある。
【０００９】
逆に、前記不整合に起因して、クランプレベルがＦＤリセットレベルに比べて低すぎる場合を考える。相関２重サンプリングを行う直前の垂直信号線の電圧が、本来のレベルより低くなりすぎると、画素の入射光が、太陽黒点と通常状態の中間的な強さの場合に不具合が生じる可能性がある。すなわち、相関２重サンプリングの１回目のサンプリングにおいて、カウントレンジを外さなかった場合、垂直信号線が取り得る電圧値の下限値までのマージンがとれず、白になるはずの信号値が灰色になってしまう可能性がある。
【００１０】
以上説明した、垂直信号線の電圧をクランプすることにより太陽黒点に対処する技術を利用すると、垂直信号線の電圧のクランプ電圧を設定するための設定値が適正範囲に適合しないチップを、プロセスバラツキとして選別する必要が生じ、歩留まり悪化の原因となる。また、この技術を利用しないのであれば、後段のロジック回路でフレーム単位の信号処理を行って黒点補整する必要があり、回路規模が増大する。
【００１１】
本発明は、上記課題に鑑みてなされたもので、より適切な太陽黒点の補正を実現可能な固体撮像装置、固体撮像装置の制御方法、及び、固体撮像装置の制御プログラムの提供を目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本技術にかかる固体撮像装置は、
光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、
時間変化する参照信号を生成する参照信号生成部と、
前記画素に接続された第１入力端子と、前記参照信号生成部に接続された第２入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するＡＤ変換部と、
を備え、
前記光電変換素子は、第１スイッチ素子を介して所定の接続点に接続され、
前記所定の接続点は、第２スイッチ素子を介して所定の定電圧源に接続され、且つ、第３スイッチ素子を介して前記第１入力端子に接続され、
前記第１入力端子と前記第２入力端子は、第４スイッチ素子を介して接続されている固体撮像装置であって、
前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、
前記第２スイッチ素子をオンすることにより、前記所定の接続点をリセットし、
前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第４スイッチ素子をオンすることにより、第１入力端子と前記第２入力端子とを等電位とし、
前記第２スイッチ素子をオンさせずに前記第３スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記ＡＤ変換部がデジタル信号に変換し、
前記第２スイッチ素子をオンさせずに前記第１スイッチ素子と前記第３スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記ＡＤ変換部がデジタル信号に変換する構成としてある。
【００１３】
なお、前記固体撮像装置は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、本技術は前記固体撮像装置を備える撮像システム、前述した装置の構成に対応した工程を有する固体撮像装置の制御方法、前述した装置の構成に対応した機能を固体撮像装置に実現させるための制御プログラム、該プログラムを記録したコンピュータ読み取り可能な記録媒体、等としても実現可能である。
【発明の効果】
【００１４】
本技術によれば、より適切な太陽黒点の補正を実現可能となる。
【図面の簡単な説明】
【００１５】
【図１】固体撮像装置の構成を示すブロック図である。
【図２】カラム処理部と画素の回路構成を説明する図である。
【図３】リセット信号生成回路の一例を示す図である。
【図４】通常光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図５】図４の各タイミングにおける画素のポテンシャルを説明する図である。
【図６】過大光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図７】図６の各タイミングにおける画素のポテンシャルを説明する図である。
【図８】中間光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図９】図８の各タイミングにおける画素のポテンシャルを説明する図である。
【図１０】通常光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図１１】図１０の各タイミングにおける画素のポテンシャルを説明する図である。
【図１２】過大光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図１３】図１２の各タイミングにおける画素のポテンシャルを説明する図である。
【図１４】中間光入射時に画素を読み出すときの各信号線のシーケンスを示す図である、
【図１５】図１４の各タイミングにおける画素のポテンシャルを説明する図である。
【図１６】カップリング現象とチャージインジェクション現象を説明する図である。
【図１７】第３実施例に係るカラム処理部と画素の回路構成を示す要部回路図である。
【図１８】通常光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図１９】図１８の各タイミングにおける画素のポテンシャルを説明する図である。
【図２０】過大光入射時に画素を読み出すときの各信号線のシーケンスを示す図である。
【図２１】図２０の各タイミングにおける画素のポテンシャルを説明する図である。
【図２２】中間光入射時に画素を読み出すときの各信号線のシーケンスを示す図である、
【図２３】図２２の各タイミングにおける画素のポテンシャルを説明する図である。
【発明を実施するための形態】
【００１６】
以下、下記の順序に従って本技術を説明する。
（１）固体撮像装置の構成：
（２）固体撮像装置の動作の第１実施例：
（３）固体撮像装置の動作の第２実施例：
（４）固体撮像装置の構成の変形例：
（５）固体撮像装置の動作の第３実施例：
（６）まとめ：
【００１７】
（１）固体撮像装置の構成：
図１は、固体撮像装置の構成を示すブロック図である。本実施形態では、撮像装置としてＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサを例にとり説明を行う。
【００１８】
以下、図１を参照しつつ、固体撮像装置の具体的な一例について説明する。図１において、固体撮像装置１００は、色フィルタアレイ１０と、半導体基板２０とを備えている。
【００１９】
半導体基板２０には、画素アレイ部３０と、垂直駆動部４０と、水平駆動部５０と、タイミング制御部６０と、カラム処理部７０と、参照信号生成部８０と、出力回路９０が設けられている。なお、以下では、参照信号生成部８０をＤＡＣ８０と記載する場合がある。
【００２０】
なお、必要に応じて、出力回路９０の前段に、デジタル演算部を設けてもよい。デジタル演算部は、例えば、水平方向や垂直方向の画素信号を加算や加算平均等により間引く処理を行なう場合などに設ける。
【００２１】
画素アレイ部３０は、受光面側に各画素に対応してフィルタの色を区分された色フィルタアレイ１０が設けられ、光電変換素子としてのフォトダイオードが含む画素ＰＸＬが行列状に配置されている。なお、画素ＰＸＬの具体的な回路構成については、後に詳述する。
【００２２】
画素アレイ部３０には、ｎ本の画素駆動線ＨＳＬｎ（ｎは２以上の整数）とｍ本の垂直信号線ＶＳＬｍ（ｍは２以上の整数）が配線されている。画素駆動線ＨＳＬｎは、図の左右方向（画素行の画素配列方向／水平方向）に沿って等間隔で配線され、垂直信号線ＶＳＬｍは、図の上下方向（画素列の画素配列方向／垂直方向）に沿って等間隔で配線されている。
【００２３】
画素駆動線ＨＳＬｎの一端は、垂直駆動部４０の各行に対応した出力端に接続されている。垂直信号線ＶＳＬｍの一端は、カラム処理部７０において各垂直信号線ＶＳＬｍに対応したＡＤＣ回路に接続されている。なお、画素駆動線ＨＳＬｎと垂直信号線ＶＳＬｍの具体的な配線については、後述の単位画素の説明とともに説明する。
【００２４】
垂直駆動部４０、水平駆動部５０、タイミング制御部６０等から成る駆動制御部は、画素アレイ部３０の外側に設けられ、画素アレイ部３０を構成する各画素から信号を順次に読み出す制御を行う。
【００２５】
タイミング制御部６０は、タイミングジェネレータと通信インターフェースとを備える。タイミングジェネレータは、外部から入力されるクロック（マスタークロック）に基づいて、各種のクロック信号を生成する。通信インターフェースは、半導体基板２０の外部から与えられる動作モードを指令するデータなどを受け取り、固体撮像装置１００の内部情報を含むデータを出力する。
【００２６】
タイミング制御部６０は、マスタークロックに基づいて、マスタークロックと同じ周波数のクロック、それを２分周したクロック、より分周した低速のクロック、等を生成し、デバイス内の各部、例えば、垂直駆動部４０、水平駆動部５０、カラム処理部７０等に供給する。
【００２７】
垂直駆動部４０は、シフトレジスタやアドレスデコーダ等によって構成されており、外部から入力される映像信号をデコードした信号に基づいて、行アドレスを制御するための垂直アドレス設定部や行走査を制御するための行走査制御部を備えている。垂直駆動部４０は、読み出し走査と掃き出し走査が可能である。
【００２８】
読み出し走査は、信号を読み出す単位画素を順に選択する走査である。この走査は、基本的には行単位で順に行われるが、所定の位置関係にある複数画素の出力を加算もしくは加算平均することにより画素の間引きを行う場合は、所定の順番により行われる。
【００２９】
掃き出し走査は、読み出し走査にて読み出しを行う行又は画素組み合わせに対し、その読み出し走査よりもシャッタースピードの時間分だけ先行して、その読み出しを行う行又は画素組み合わせに属する単位画素をリセットさせる走査である。
【００３０】
水平駆動部５０は、タイミング制御部６０の出力するクロックに同期してカラム処理部７０のＡＤＣ回路を順番に選択し、その信号を水平信号線（水平出力線）Ｌｔｒｆに導く。
【００３１】
水平駆動部５０は、例えば、水平方向の読出列を規定する（カラム処理部７０内の個々のＡＤＣ回路を選択する）水平アドレス設定部と、水平アドレス設定部にて規定された読出アドレスに従ってカラム処理部７０の各信号を水平信号線Ｌｔｒｆに導く水平走査部を備える。
【００３２】
水平走査部による選択走査により、カラム処理部７０を構成する各ＡＤＣ回路にて信号処理された画素信号が、水平信号線Ｌｔｒｆを介して順番に出力回路９０へ出力される。
【００３３】
参照信号生成部８０は、ＤＡＣ（Ｄｉｇｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を備え、タイミング制御部６０から供給される初期値から、タイミング制御部６０から供給されるカウントクロックに同期して、階段状に時間変化する鋸歯状波（ランプ波形）を生成して、カラム処理部７０の個々のＡＤＣ回路に参照信号として供給する。
【００３４】
カラム処理部７０は、垂直信号線ＶＳＬｍごとに設けられたＡＤＣ回路７１ｍ（ｍは２以上の整数）を備え、各垂直信号線ＶＳＬｍから出力されるアナログ信号をデジタル信号に変換し、水平駆動部５０の制御に従って水平信号線Ｌｔｒｆに出力する。
【００３５】
なお、以下では、ＡＤＣ回路７１ｍやその内部構成（比較器７３ｍ、カウンタ７４ｍ）についてｍに相当する数字を付けずに説明する場合は、各ＡＤＣ回路に共通の説明であるものとする。
【００３６】
出力回路９０は、画素アレイ部３０からカラム処理部７０を経由して出力される、色フィルタアレイ１０の色配列に対応した信号を、演算処理にて色配列に対応した信号に変換する処理を行う。
【００３７】
［画素構成］
図２は、カラム処理部と画素の回路構成を説明する図である。なお、同図では、説明を簡略化するため、画素とＡＤＣ回路とを１つずつ示してある。また、画素の回路構成は、等価回路にて示してある。
【００３８】
図２において、画素ＰＸＬは、一般的な４トランジスタ方式の構成とされ、フォトダイオードＰＤと、４つのトランジスタ（転送トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３、選択トランジスタＴＲ４）を備えている。
【００３９】
なお、本実施形態においては、転送トランジスタＴＲ１が第１スイッチ素子を構成し、
リセットトランジスタＴＲ２が第２スイッチ素子を構成し、選択トランジスタＴＲ４が第３スイッチ素子を構成し、ＡＤＣ回路がＡＤ変換部を構成する
【００４０】
画素ＰＸＬには、垂直駆動部４０のリセット信号生成回路４１や各種ドライバから、信号線Ｌｔｒｇ，Ｌｒｓｔ，Ｌｓｅｌを介して、各種の制御信号が入力される。
【００４１】
フォトダイオードＰＤは、受光光量に応じた電流を光電変換によって発生させる。フォトダイオードＰＤのアノードはグランドに接続され、そのカソードは転送トランジスタＴＲ１のドレインに接続される。
【００４２】
転送トランジスタＴＲ１のゲートには、転送ゲート信号の信号線Ｌｔｒｇが接続される。転送トランジスタＴＲ１のソースは、リセットトランジスタＴＲ２のソースと、増幅トランジスタＴＲ３のゲートとの接続点に対して接続される。この接続点は信号電荷を蓄積する容量であるフローティングディフュージョンＦＤを構成する。
【００４３】
転送トランジスタＴＲ１は、そのゲートに信号線Ｌｔｒｇを通じて転送信号が入力されるとオンし、フォトダイオードＰＤの光電変換によって蓄積された信号電荷（ここでは、光電子）をフローティングディフュージョンＦＤに転送する。
【００４４】
リセットトランジスタＴＲ２は、そのゲートにリセット信号の信号線Ｌｒｓｔが接続され、ドレインに定電圧源ＶＤＤが接続される。リセットトランジスタＴＲ２は、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されるとオンし、フローティングディフュージョンＦＤを定電圧源ＶＤＤの電圧にリセットする。なお、本明細書では、電圧と言う言葉を、機器のグランドに対する電位差を意味する用語として用いる。
【００４５】
一方、信号線Ｌｒｓｔを通じてゲートにリセット信号が入力されていない場合は、リセットトランジスタＴＲ２はオフし、フローティングディフュージョンＦＤと定電圧源ＶＤＤとの間に所定のポテンシャル障壁を形成する。フローティングディフュージョンＦＤに蓄積されている電荷が、このポテンシャル障壁に応じた量の電荷以下であれば、フローティングディフュージョンＦＤから定電圧源ＶＤＤへの電荷の移動が阻止される。
【００４６】
増幅トランジスタＴＲ３は、ゲートをフローティングディフュージョンＦＤに接続され、ドレインを定電圧源ＶＤＤに接続され、ソースを選択トランジスタＴＲ４のドレインに接続されている。
【００４７】
選択トランジスタＴＲ４は、ゲートに選択信号の信号線Ｌｓｅｌが接続され、ソースが垂直信号線ＶＳＬに接続される。選択トランジスタＴＲ４は、信号線Ｌｓｅｌを通じてゲートに制御信号（アドレス信号またはセレクト信号）を入力されるとオンし、信号線Ｌｓｅｌを通じてゲートにこの制御信号を入力されていない場合はオフする。
【００４８】
選択トランジスタＴＲ４がオンすると、増幅トランジスタＴＲ３は、フローティングディフュージョンＦＤの電圧を増幅して垂直信号線ＶＳＬに出力する。垂直信号線ＶＳＬを通じて各画素から出力された電圧は、カラム処理部７０に入力される。
【００４９】
［ＡＤＣ回路］
図２に示すように、ＡＤＣ回路７１は、定電流源７２、比較器７３、カウンタ７４、ＡＺスイッチ７５、を備えている。
【００５０】
定電流源７２は、画素ＰＸＬの選択トランジスタＴＲ４との間でソースフォロワを構成しており、選択トランジスタＴＲ４がオンしたときに、画素ＰＸＬに定電流を流す負荷電流源を構成する。
【００５１】
比較器７３は、一方の入力端子に、ＤＣカット用の容量を介して、参照信号生成部８０により生成される参照信号を入力され、他方の入力端子に、同じくＤＣカット用の容量を介して、画素から垂直信号線ＶＳＬを通して出力されるアナログの画素信号を入力されている。
【００５２】
なお、本実施形態においては、比較器の一方の入力端子が第１入力端子を構成し、他方の入力端子が第２入力端子を構成する。
【００５３】
比較器７３は、これら参照信号と画素信号を比較する。比較器７３は、参照信号と画素信号との大小関係に応じてハイレベルもしくはローレベルの信号を出力するようになっており、参照信号と画素信号の大小関係が入れ替わると、出力がハイレベルとローレベルの間で反転する。
【００５４】
カウンタ７４は、タイミング制御部６０からクロックを供給されており、ＡＤ変換の開始から終了までの時間（カウント動作有効期間）をカウントしている。ＡＤ変換の開始と終了のタイミングは、参照信号の変化の開始タイミングや比較器７３の出力反転に基づいて特定する。
【００５５】
ここで、カウンタ７４は、いわゆる相関２重サンプリング（ＣＤＳ）により、画素信号をＡ／Ｄ変換する。具体的には、カウンタ７４は、タイミング制御部６０の制御に従い、垂直信号線ＶＳＬｍからリセット成分に相当するアナログ信号が出力されている間は、ダウンカウント動作を行い、垂直信号線から信号成分に相当するアナログ信号が出力されている間は、リセット成分のときと逆のアップカウントを行う。
【００５６】
このようにして生成されるカウント値は、信号成分とリセット成分の差分に相当するデジタル値であり、垂直信号線ＶＳＬｍを通して画素からカラム処理部７０へ入力されたアナログの画素信号に相当するデジタルデータを、リセット成分にて較正した信号成分となる。カウンタ７４が生成したデジタルデータは、水平信号線を介して出力回路９０へ出力される。
【００５７】
比較器７３の２つの入力端子は、ＡＺスイッチ７５によって短絡可能に接続されている。ＡＺスイッチ７５は、タイミング制御部６０の出力するＡＺ信号に基づく制御により、オンオフを制御される。ＡＺスイッチ７５がオンされると、比較器７３の２つの入力端子が等電位になる。なお、本実施形態においては、ＡＺスイッチ７５が第４スイッチ素子を構成する。
【００５８】
これにより、比較器７３に入力される画素信号と参照信号は、双方のオフセットによる電位差がキャンセルされて等電位となる。以下、この動作を（Auto Zero：オートゼロ）動作と呼ぶことにする。
【００５９】
［垂直駆動部］
固体撮像装置１００は、信号線Ｌｒｓｔを通じてリセットトランジスタＴＲ２に入力するための各種のリセット信号を生成する回路として、リセット信号生成回路４１を備えている。
【００６０】
図３は、リセット信号生成回路４１の一例を示す図である。同図において、リセット信号生成回路４１は、分圧回路４１ａとセレクタ回路４１ｂを備えている。
【００６１】
リセット信号生成回路４１は、例えば、リセットオン電圧とリセットオフ電圧とに相当する高低２種類の電圧を外部から供給され、この２種類の電圧を分圧回路にて分圧し、リセットオン電圧とリセットオフ電圧の中間的な電圧であるＦＤクランプ電圧を生成する。
【００６２】
セレクタ回路４１ｂは、リセットオン電圧とリセットオフ電圧とＦＤクランプ電圧の３種類の中からいずれか選択された電圧を、リセット信号としてリセットトランジスタＴＲ２に供給する。
【００６３】
リセットオン電圧は、リセットトランジスタＴＲ２を完全にオンさせる電圧である。リセットトランジスタＴＲ２は、ゲートにリセットオン電圧を印加されると、ドレイン−ソース間のポテンシャル障壁が消失し、定電圧源ＶＤＤとフローティングディフュージョンＦＤとが等電位となる。
【００６４】
リセットオフ電圧は、リセットトランジスタＴＲ２を完全にオフさせる電圧である。リセットトランジスタＴＲ２は、ゲートにリセットオフ電圧を印加されると、ドレイン−ソース間に所定のポテンシャル障壁を形成し、理想的には、図２に示す定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間を電気的に分断する。
【００６５】
以下では、リセットオフ電圧によってリセットトランジスタＴＲ２のドレイン−ソース間に形成されるポテンシャル障壁を、第１レベルのポテンシャル障壁と呼ぶことにする。
【００６６】
ＦＤクランプ電圧は、リセットオン電圧とリセットオフ電圧の中間的な電圧であり、リセットトランジスタＴＲ２と不完全にオンさせる電圧である。以下、この不完全なオン状態を「半オン状態」と呼ぶことにする。リセットトランジスタＴＲ２は、ゲートにＦＤクランプ電圧を印加されると、ドレイン−ソース間に、ゲートにリセットオフ電圧を印加した時よりも低いポテンシャル障壁を形成する。
【００６７】
以下では、ＦＤクランプ電圧によってリセットトランジスタＴＲ２のドレイン−ソース間に形成されるポテンシャル障壁を、第２レベルのポテンシャル障壁と呼ぶことにする。
【００６８】
リセットトランジスタＴＲ２が第２レベルのポテンシャル障壁を形成すると、フローティングディフュージョンＦＤには、このポテンシャル障壁を越える電荷は蓄積されない。すなわち、フローティングディフュージョンＦＤに蓄積される電荷（フローティングディフュージョンＦＤの電圧）を、ＦＤクランプ電圧に応じた量以下に、クランプすることができる。
【００６９】
以上のように、リセット信号生成回路４１は、外部入力された２種類の電圧と、内部生成した電圧と、の少なくとも３つの異なる電圧を選択的に出力可能に構成されている。従って、リセット信号を適宜に選択することにより、リセットトランジスタＴＲ２の接続度合いを変更することができる。むろん、必要に応じて、内部生成する電圧の種類を増やすことにより、４種類以上の電圧を選択的に出力できるようにしても構わない。
【００７０】
（２）固体撮像装置の動作の第１実施例：
（２−１）通常光入射時のＣＤＳ動作：
次に、以上説明した固体撮像装置１００の動作について説明する。まず、図４，５を参照して、通常光入射時の固体撮像装置１００の動作の第１実施例について説明する。図４は、通常光入射時に画素を読み出すときの各信号線のシーケンスを示し、図５は、図４の各タイミングにおける画素のポテンシャルを説明する図である。
【００７１】
なお、以下の説明では、太陽黒点現象を生じるレベルの光を「過大光」、太陽黒点現象を生じないレベルの光を「通常光」、過大光と通常光の中間的なレベルの光を「中間光」と呼ぶことにする。
【００７２】
また、図４や後述する各ポテンシャル図において、ＰＤは、フォトダイオードＰＤが受光量に応じて生成する電荷のポテンシャル、ＦＤは、フローティングディフュージョンＦＤに蓄積される電荷のポテンシャルを、ＴＲ２は、リセットトランジスタＴＲ２がフローティングディフュージョンＦＤと定電圧源ＶＤＤとの間に形成するポテンシャル障壁、ＴＲ３は、増幅トランジスタＴＲ３が定電圧源ＶＤＤと選択トランジスタＴＲ４との間に形成するポテンシャル障壁、ＴＲ４は、選択トランジスタＴＲ４が増幅トランジスタＴＲ３と垂直信号線ＶＳＬとの間に形成するポテンシャル障壁、ＶＳＬは、垂直信号線ＶＳＬの電圧に対応するポテンシャル、ＬＭは、定電流源７２が形成するポテンシャル、を表している。
【００７３】
＜リセット期間＞
画素の読み出し動作においては、まず、フローティングディフュージョンＦＤに蓄積されている電荷を掃き出す。以下では、この期間を「リセット期間」と呼ぶことにする。図４では、ｔ０〜ｔ１がリセット期間に相当する。
【００７４】
具体的には、リセット期間において、処理対象の画素に対して、上述したリセットオン電圧に相当するリセットパルスを印加する。すると、図５（ａ）に示すように、リセットトランジスタＴＲ２がオン状態となり、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間にリセットトランジスタＴＲ２が形成していたポテンシャル障壁が取り除かれる。これにより、フローティングディフュージョンＦＤは、定電圧源ＶＤＤと電気的に接続され、所定のレベルにリセットされる。
【００７５】
また、リセット期間においては、処理対象の画素に対して、選択パルス（選択オン信号）も印加する。すると、増幅トランジスタＴＲ３や選択トランジスタＴＲ４もオンするため、図５（ａ）に示すように、定電圧源ＶＤＤと垂直信号線ＶＳＬとの間に増幅トランジスタＴＲ３や選択トランジスタＴＲ４が形成するポテンシャル障壁が取り除かれる。これにより、垂直信号線ＶＳＬは、定電圧源ＶＤＤに電気的に接続され、所定レベルにリセットされる。
【００７６】
また、本実施形態においては、リセット期間中に、後述するＡＺ期間において実行されるＡＺ動作も実行されている。このため、リセット期間においても、比較器７３に入力される垂直信号線ＶＳＬの電圧と参照信号ＶＲＥＦの電位差はキャンセルされた状態である。すなわち、リセット期間に引き続いて実行されるＡＺ期間において実行するＡＺ動作の効果をより向上できる。
【００７７】
なお、リセット期間においては、処理対象の画素に対して、転送パルス（転送オン信号）を印加しない。従って、転送トランジスタＴＲ１はオフし、図５（ａ）に示すように、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には転送トランジスタＴＲ１によりポテンシャル障壁が形成される。すなわち、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。
【００７８】
以上のようにしてリセットされた垂直信号線ＶＳＬの電圧と、垂直信号線ＶＳＬが取り得る下限の電圧と、の間が、垂直信号線ＶＳＬが取り得る電圧のレンジとなる。以下、垂直信号線ＶＳＬの電圧を「ＶＳＬ電圧」と呼ぶことにする。
【００７９】
＜ＡＺ期間＞
リセット期間が終了すると、次に、比較器７３の２つの入力端子間の電位差をキャンセルするＡＺ動作を実行する。なお、本実施形態においては、上述したようにリセット期間においてもＡＺ動作を行っているため、リセット期間に引き続いて所定時間（Ｔ１〜Ｔ２）だけＡＺ動作を実行することになる。
【００８０】
ＡＺ動作を行うことにより、比較器７３に入力される画素信号ＶＳＬと参照信号ＶＲＥＦの電位差がキャンセルされるため、以降の信号比較処理を正確に行うことが可能になる。以下では、このＡＺ動作を行う所定期間（ｔ１〜ｔ２）を「ＡＺ期間」と呼ぶことにする。
【００８１】
ＡＺ期間においては、処理対象の画素に対して、上述したＦＤクランプ電圧に相当するリセットパルスを印加する。このため、リセットトランジスタＴＲ２は、上述した半オン状態となり、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、図５（ｂ）に示すように、上述した第２レベルに相当するポテンシャル障壁が形成される。
【００８２】
これにより、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。すなわち、このポテンシャル障壁を越えないレベルであればフローティングディフュージョンＦＤに電荷が蓄積され、フローティングディフュージョンＦＤに蓄積される電荷がこのポテンシャル障壁を越えるレベルになると、電荷はフローティングディフュージョンＦＤから流出する。
【００８３】
その結果、フローティングディフュージョンＦＤの電圧は、上述した第２レベルのポテンシャル障壁に応じた電圧未満に低下しないようにクランプされる。本実施形態では、フローティングディフュージョンＦＤにはマイナスの電荷、すなわち電子が蓄積されるためである。以下、このようにしてクランプされた時の電圧を「ＶＳＬクランプ電圧」と呼ぶことにする。
【００８４】
また、ＡＺ期間においては、処理対象の画素に対して、リセット期間から引き続いて選択パルス（選択オン信号）を印加する。そのため、増幅トランジスタＴＲ３や選択トランジスタＴＲ４はオンした状態であり、垂直信号線ＶＳＬは、図５（ｂ）に示すように、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３が増幅した電圧となる。なお、以下では、フローティングディフュージョンＦＤがＶＳＬクランプ電圧になっているときの垂直信号線ＶＳＬの電圧を「クリップ電圧」と呼ぶことにする。
【００８５】
また、ＡＺ期間においては、リセット期間に引き続き、処理対象の画素に対して転送パルス（転送オン信号）を印加しない。そのため、転送トランジスタＴＲ１はオフし、図５（ｂ）に示すように、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には転送トランジスタＴＲ１によりポテンシャル障壁が形成された状態が維持される。
【００８６】
従って、ＡＺ期間においては、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。ただし、図４に示すように、通常光入射時でも微弱なブルーミングは発生しており、ＡＺ期間において、フローティングディフュージョンＦＤには微量の電荷が蓄積され、ＶＳＬ電圧はわずかながら低下する。
【００８７】
本実施形態では、上述した通常光により発生するブルーミングノイズであってＣＤＳで除去可能なレベルのブルーミングノイズによってフローティングディフュージョンＦＤに流入する電荷を、フローティングディフュージョンＦＤに蓄積できるようにしてある。
【００８８】
具体的には、ＶＳＬクランプ電圧を規定するＦＤクランプ電圧は、通常光により発生するブルーミングノイズによってフローティングディフュージョンＦＤに流入する電荷を、実験的に考慮して決定してあり、このブルーミングノイズによってフローティングディフュージョンＦＤの電圧が変動可能な範囲を包含するレベルに設定してある。
【００８９】
すなわち、通常光によって発生するノイズは、上述した第２レベルのポテンシャル障壁を越えるレベルの電荷をフローティングディフュージョンＦＤに発生させることは無く、このとき、フローティングディフュージョンＦＤの電圧がＶＳＬクランプ電圧以下になることは無い。
【００９０】
＜Ｐ相期間＞
ＡＺ期間が終了すると、次に、リセットされた状態の画素の電圧を測定する。以下では、この期間を「Ｐ相期間」と呼ぶことにする。なお、広義には、Ｐ相期間は、フォトダイオードＰＤにて生成された電荷がフローティングディフュージョンＦＤに転送される前の期間であり、図４においてはｔ２〜ｔ３に対応する。ただし、狭義には、この期間から、ＤＡＣ安定のためのマージン期間を除いて、Ｐ相期間としてもよい。
【００９１】
Ｐ相期間においては、処理対象の画素に対してリセットパルスを印加しないため、リセットトランジスタＴＲ２はオフ状態である。すなわち、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、図５（ｃ）に示すように、上述した第１レベルに相当するポテンシャル障壁が形成され、フローティングディフュージョンＦＤに蓄積される電荷の上限は、この第１レベルのポテンシャル障壁により規定される。
【００９２】
ここで、第１レベルのポテンシャル障壁は、フローティングディフュージョンＦＤに蓄積され得る電荷では超えられないレベルに設計されている。従って、リセットトランジスタＴＲ２を超えて、フローティングディフュージョンＦＤから定電圧源ＶＤＤの側へ電荷が流出することはない。
【００９３】
また、Ｐ相期間においては、処理対象の画素に対して、リセット期間から引き続いて転送パルス（転送オン信号）を印加しない。このため、転送トランジスタＴＲ１はオフし、図５（ｃ）に示すように、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には転送トランジスタＴＲ１によりポテンシャル障壁が形成された状態が維持される。これにより、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。
【００９４】
また、Ｐ相期間においては、リセット期間から引き続いて処理対象の画素に対して選択パルス（選択オン信号）を印加するため、選択トランジスタＴＲ４はオンした状態である。すなわち、ＶＳＬ電圧は、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３にて増幅した電圧となる。
【００９５】
なお、図５（ｃ）においては、フローティングディフュージョンＦＤにほとんど電荷が蓄積されていないため、ＶＳＬ電圧もほぼ０である。また、上述したように、通常光入射時の固体撮像装置１００においては、太陽黒点以外に起因するノイズによってフローティングディフュージョンＦＤに電荷が流入するが、太陽黒点現象は発生しない。従って、ＶＳＬ電圧が、ＶＳＬクランプ電圧を超えることはない。
【００９６】
また、Ｐ相期間の画素電圧を測定する際に用いる参照電圧は、その変動範囲が、ノイズによるＶＳＬ電圧の変動範囲を包含するように設定されている。従って、太陽黒点現象を発生するような過大光入射時を除き、相関２重サンプリングの１回目のサンプリングを正常に行うことができるようになっている。
【００９７】
図４に示す例は、通常光入射時の固体撮像装置１００であり、太陽黒点以外に起因するノイズによってフローティングディフュージョンＦＤに電荷が流入するが、太陽黒点現象は発生しない。従って、ＶＳＬ電圧は、クリップ電圧まで低下することなく、カウンタ７４が「−１００」のダウンカウントの時点で、参照信号と交差している。
【００９８】
＜Ｄ相期間＞
Ｐ相期間が終了すると、次に、フォトダイオードＰＤの受光量に応じた電圧を測定する。以下では、この期間を「Ｄ相期間」と呼ぶことにする。なお、広義には、Ｄ相期間は、フォトダイオードＰＤにおいて生成された電荷をフローティングディフュージョンＦＤへ転送する期間と転送した後の期間であり、図４のｔ３〜ｔ４を指す。ただし、狭義には、この期間からＤＡＣ安定やデータ転送のためのマージン部分を除いた期間を、Ｄ相期間としてもよい。
【００９９】
Ｄ相期間においては、Ｐ相期間と同じく、処理対象の画素に対してリセットパルスを印加しないため、リセットトランジスタＴＲ２はオフ状態である。すなわち、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、図５（ｄ）に示すように、上述した第１レベルに相当するポテンシャル障壁が形成され、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。
【０１００】
従って、リセットトランジスタＴＲ２を超えて、フローティングディフュージョンＦＤから定電圧源ＶＤＤの側へ電荷が流出することはない。
【０１０１】
また、Ｄ相期間においては、処理対象の画素に対して転送パルス（転送オン信号）を印加する。このため、転送トランジスタＴＲ１はオンし、Ｐ相期間においてフォトダイオードＰＤとフローティングディフュージョンＦＤとの間に形成されていたポテンシャル障壁は、図５（ｄ）に示すように消失する。これにより、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入する。
【０１０２】
また、Ｄ相期間においては、リセット期間に引き続き、処理対象の画素に対して選択パルス（選択オン信号）を印加するため、選択トランジスタＴＲ４はオンした状態である。すなわち、ＶＳＬ電圧は、図５（ｄ）に示すように、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３にて増幅した電圧となる。すなわち、垂直信号線ＶＳＬは、フォトダイオードＰＤの受光量に応じた電圧となる。
【０１０３】
また、Ｄ相期間の画素電圧を測定する際に用いる参照電圧は、図４に示すように、その変動範囲が、十分に広く設定されている。以下では、参照電圧を変動させることが可能な範囲の下限を、「システム上の飽和レベル」と呼ぶことにする。通常光の入射時は、このシステム上の飽和レベルが、上述した、垂直信号線ＶＳＬが取り得る下限を下回ることは無く、相関２重サンプリングの２回目のサンプリングを正常に行うことができるようになっている。
【０１０４】
以上のように画素ＰＸＬ及びＡＤＣ回路７１が制御されるため、ＶＳＬ電圧は、垂直信号線ＶＳＬの下限まで低下することなく、また、システム上の飽和レベルを下回ることもなく、カウンタ７４が「１０００」までアップカウントした時点で、参照信号と交差している。
【０１０５】
（２−２）過大光入射時のＣＤＳ動作：
次に、図６，７を参照しつつ、過大光入射時の固体撮像装置１００の動作の第１実施例について説明する。図６は、過大光入射時に画素を読み出すときの各信号線のシーケンスを示し、図７は、図６の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０１０６】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、第１レベルのポテンシャル障壁が形成されている。また、リセット期間中は、ＡＺ動作も実行されている（図６参照）。
【０１０７】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間に形成されるポテンシャル障壁は、第２レベルに変化する（図６、図７（ｂ）参照）。
【０１０８】
ここで、フローティングディフュージョンＦＤには、過大光に起因して発生するブルーミングにより、図７（ｂ）に示すように、このブルーミングによる電荷がフローティングディフュージョンＦＤに蓄積される。増幅トランジスタＴＲ３は、この蓄積された電荷に応じた電圧を増幅して垂直信号線ＶＳＬに出力する。従って、ＶＳＬ電圧は、図６に示すように、リセット期間に比べて大きく低下する。
【０１０９】
ただし、上述したように、リセットトランジスタＴＲ２の形成するポテンシャル障壁は、第１レベルよりも低い第２レベルに調整されており、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧以下にクランプされる。従って、ＶＳＬ電圧も、クリップ電圧以上にクランプされる。
【０１１０】
図６に示す例でも、ブルーミングによってフローティングディフュージョンＦＤに流入する電荷の総量は、第２レベルのポテンシャル障壁を越えるレベルになるため、ＶＳＬ電圧は、ＡＺ期間において、クリップ電圧にクランプされている。
【０１１１】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、オフ状態である。ここで、フローティングディフュージョンＦＤには、図７（ｃ）に示すように、過大光に起因して発生するブルーミングによる電荷が蓄積される。ただし、リセットトランジスタＴＲ２の形成するポテンシャル障壁は、ＡＺ期間における第２レベルよりも上昇し、第１レベルに変化する。
【０１１２】
従って、図６に示すように、ＡＺ期間からＰ相期間に移行すると、ＶＳＬ電圧は、クリップ電圧を初期値とする指数関数的に、フローティングディフュージョンＦＤに蓄積されたＶＳＬクランプ電圧に応じた低下度合いにて、漸次に低下していく。
【０１１３】
例えば、フローティングディフュージョンＦＤに最大レベルの電荷が蓄積されている場合は、図６に示すように、ＶＳＬ電圧は急峻に低下する。従って、参照信号とＶＳＬ電圧は交差せず、相関２重サンプリングの１回目のサンプリングでは、画素信号をサンプリングできず、カウンタ７４はフルカウントすることになる。
【０１１４】
このような場合、相関２重サンプリングは機能しないため、Ｐ相期間においてカウンタ７４がフルカウントした場合は、強制的に画素を白信号と判定する処理を行う。これにより、太陽黒点現象に適切に対処することができる。
【０１１５】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、Ｐ相期間と同じくオフ状態である。また、転送トランジスタＴＲ１は、転送パルス（転送オン信号）を印加されるため、オン状態である。従って、フォトダイオードＰＤが受光量に応じて生成する電荷が、フローティングディフュージョンＦＤに流入する。
【０１１６】
すなわち、フローティングディフュージョンＦＤには、図７（ｄ）に示すように、過大光に起因して発生するブルーミングによる電荷と、フォトダイオードＰＤが受光量に応じて生成する電荷が蓄積される。なお、リセットトランジスタＴＲ２の形成するポテンシャル障壁は、第２レベルよりも高い第１レベルである。
【０１１７】
例えば、フローティングディフュージョンＦＤに最大レベルの電荷が蓄積されている場合は、ＶＳＬ電圧の低下度合いは、図６に示すように急峻であり、Ｐ相期間からＤ相期間に移行した時点で垂直信号線ＶＳＬが取り得る下限に到達している。
【０１１８】
従って、図６に示すように、カウンタ７４のフルカウント近くで参照信号とＶＳＬ電圧が交差する可能性がある。この場合、フルカウントに近いとは言え、実際にはフローティングディフュージョンＦＤに蓄積される電荷は飽和して流出しているため、実際の受光量には対応しないカウント値である。
【０１１９】
このような場合、上述したＰ相期間においてカウンタ７４がフルカウントした場合に強制的に画素を白信号と判定する処理を行うことにより、適切に対処することができる。
【０１２０】
また、垂直信号線ＶＳＬが取り得る下限とシステム上の飽和レベルの関係次第では、参照信号とＶＳＬ電圧が交差しない場合もある。このような場合、相関２重サンプリングの二回目のサンプリングで画素信号をサンプリングできず、カウンタ７４はフルカウントすることになる。
【０１２１】
このような場合、当然ながら、相関２重サンプリングは機能しない。従って、Ｄ相期間においてカウンタ７４がフルカウントした場合も、強制的に画素を白信号と判定する処理を行う。これにより、太陽黒点現象に適切に対処することができる。以上説明したように、３値構成のリセット電圧を用いる本実施形態に係る固体撮像素子であれば、太陽黒点現象による悪影響を適切に回避できる。
【０１２２】
（２−３）中間光入射時のＣＤＳ動作：
次に、図８，９を参照しつつ、中間光入射時の固体撮像装置１００の動作の第１実施例について説明する。図８は、中間光入射時に画素を読み出すときの各信号線のシーケンスを示し、図９は、図８の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０１２３】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、第１レベルのポテンシャル障壁が形成されている。また、リセット期間中は、ＡＺ動作も実行されている（図９（ａ）参照）。
【０１２４】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、上述した半オン状態である。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間に形成されるポテンシャル障壁は、第２レベルに変化する。
【０１２５】
ここで、フローティングディフュージョンＦＤには、中間光に起因して発生するブルーミングにより、図９（ｂ）に示すように、微量の電荷が蓄積される。ただし、過大光に比べると光が弱いため、フローティングディフュージョンＦＤには、リセットトランジスタＴＲ２の形成するポテンシャル障壁に到達しないレベルまでしか電荷が蓄積されない。
【０１２６】
従って、図８に示すように、ＶＳＬ電圧は、ＡＺ期間において、指数関数的に低下していくものの、ＡＺ期間中にクリップ電圧まで降下せず、その後のＰ相期間の全域に渡ってゆるやかに電圧が低下していく。
【０１２７】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２はオフ状態である。ここで、フローティングディフュージョンＦＤには、図９（ｃ）に示すように、中間光に起因して発生するブルーミングによる電荷が徐々に蓄積されていく。
【０１２８】
ここで、Ｐ相期間において、リセットトランジスタＴＲ２のポテンシャル障壁は、上述したＡＺ期間の第２レベルに比べて高い第１レベルになっているため、ブルーミングによって蓄積された電荷のポテンシャルは、第２レベルを超えても徐々に上昇を続ける。
【０１２９】
このとき、垂直信号線ＶＳＬと参照電圧とが交差しなければ上述した過大光入射時のＣＤＳ動作にて対応可能であるが、ＶＳＬ電圧の降下状況次第では、図８に示すように、カウンタ７４のフルカウント近くで、垂直信号線ＶＳＬと参照電圧とが交差してしまうことが考えられる。
【０１３０】
このような場合、相関２重サンプリングが機能してしまい、Ｄ相期間でも垂直信号線ＶＳＬと参照電圧とが交差してしまうと、後述のように、太陽黒点現象に適切に対処できないことになる。
【０１３１】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、Ｐ相期間と同じくオフ状態であるが、転送トランジスタＴＲ１は、オン状態である。従って、フォトダイオードＰＤが受光量に応じて生成する電荷が、フローティングディフュージョンＦＤに流入する。
【０１３２】
すなわち、フローティングディフュージョンＦＤには、図９（ｄ）に示すように、過大光に起因して発生するブルーミングによる電荷とフォトダイオードＰＤが受光量に応じて生成する電荷とが、第１レベルのポテンシャル障壁を超えない範囲で蓄積される。
【０１３３】
ここで、中間光の入射時は、過大光の入力時に比べて、ブルーミングによる電荷は少なく、又、フォトダイオードＰＤが受光量に応じて生成する電荷も少ない。従って、フローティングディフュージョンＦＤに蓄積される電荷は、第１レベルのポテンシャル障壁を超えるレベルには達せず、ＶＳＬ電圧の低下度合いは、図８に示すようになだらかである。
【０１３４】
このような場合、システム上の飽和レベルは、図８に示すように、垂直信号線ＶＳＬの取り得る下限を下回る可能性が高く、ＶＳＬ電圧は、その下限にてクリップされた状態で参照信号と比較されることになる。
【０１３５】
すなわち、図８に示すように、カウンタ７４のフルカウント近くで参照信号とＶＳＬ電圧が交差する可能性がある。この場合、フルカウントに近いとは言え、実際にはＶＳＬ電圧は飽和しているため、実際の受光量には対応しないカウント値である。
【０１３６】
以上のように中間光入射時は、Ｐ相期間でもＤ相期間でもカウンタ７４がカウントしているため、相関２重サンプリングが機能してしまう可能性があり、実際には白画素であっても、灰色の画素として認識してしまうことがある。
【０１３７】
図８に示す例では、Ｐ相期間において「−２００」までカウントしているため、Ｄ相期間のカウントは「７００」であり、白画素を示す「１０２３」よりも大幅に小さいカウント値になっている。このような場合、第１実施例に係るＣＤＳ動作では対処できないため、下記の第２実施例に係るＣＤＳ動作を適用することが好ましい。
【０１３８】
（３）固体撮像装置の動作の第２実施例：
（３−１）通常光入射時のＣＤＳ動作：
次に、図１０，１１を参照して、通常光入射時の固体撮像装置１００の動作の第２実施例について説明する。図１０は、通常光入射時に画素を読み出すときの各信号線のシーケンスを示し、図１１は、図１０の各タイミングにおける画素のポテンシャルを説明する図である。なお、第２実施例において、画素ＰＸＬやＡＤＣ回路７１の基本的な制御は上述した第１実施例と同様であるため、以下では、詳細な説明を省略する。
【０１３９】
＜リセット期間＞
リセット期間においては、上述した第１実施例と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、第１レベルのポテンシャル障壁が形成されている。ままた、リセット期間中は、ＡＺ動作も実行されている（図１１（ａ）参照）。
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間に形成されるポテンシャル障壁は、第２レベルに変化する（図１１（ｂ）参照）。
【０１４０】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、オフ状態である。ここでは、通常光が入射しているため、ブルーミングノイズは発生せず、フローティングディフュージョンＦＤには、図１１（ｃ）に示すように、ほとんど電荷は蓄積されない。
【０１４１】
ただし、本第２実施例は、上述した第１実施例に比べてＦＤクランプ電圧を印加する期間が長いため、太陽黒点現象が発生していないときにＣＤＳで除去するレベルのブルーミングノイズのみならず、トランジスタ物性のバラツキによってＶＳＬ電圧が変動する範囲、をも考慮して、ＦＤクランプ電圧を設定する必要がある。
【０１４２】
なお、ここで言うトランジスタ物性とは、フローティングディフュージョン容量、増幅トランジスタや負荷ＭＯＳのゲートの閾電圧、定電流源がトランジスタに流すドレインソース電流、等である。
【０１４３】
そこで、ＶＳＬクランプ電圧を規定するＦＤクランプ電圧は、太陽黒点現象が発生していないときにＣＤＳで除去するレベルのブルーミングノイズと、トランジスタ物性のバラツキと、を実験的に考慮して、これらに起因してフローティングディフュージョンＦＤの電圧が変動可能な範囲を包含するレベルに設定されている。
【０１４４】
図１０に示す例は、通常光入射時の固体撮像装置１００であり、太陽黒点以外に起因するノイズによってフローティングディフュージョンＦＤに電荷が流入するが、太陽黒点現象は発生しない。従って、ＶＳＬ電圧は、クリップ電圧まで低下することなく、カウンタ７４が「−１００」のダウンカウントの時点で、参照信号と交差している。
【０１４５】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、Ｐ相期間と同じくオフ状態であるり、選択トランジスタＴＲ４もオン状態であるが、転送トランジスタＴＲ１はオン状態である。
【０１４６】
従って、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入する。また、ＶＳＬ電圧は、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３にて増幅した電圧となる。すなわち、垂直信号線ＶＳＬは、フォトダイオードＰＤの受光量に応じた電圧となる。
【０１４７】
図１０に示す例では、通常光入射時の固体撮像装置１００であり、太陽黒点現象は発生していないため、ＶＳＬ電圧は、垂直信号線ＶＳＬの下限まで低下することなく、また、システム上の飽和レベルを下回ることもなく、カウンタ７４が「１０００」までアップカウントした時点で、参照信号と交差している。
【０１４８】
（３−２）過大光入射時のＣＤＳ動作：
次に、図１２，１３を参照しつつ、過大光が入射したときの固体撮像装置１００の動作の第２実施例について説明する。図１２は、過大光入射時に画素を読み出すときの各信号線のシーケンスを示し、図１３は、図１２の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０１４９】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、第１レベルのポテンシャル障壁が形成されている。また、リセット期間中は、ＡＺ動作も実行されている。
【０１５０】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間に形成されるポテンシャル障壁は、第２レベルに変化する
【０１５１】
ここで、フローティングディフュージョンＦＤには、過大光に起因して発生するブルーミングにより、図１３（ｂ）に示すように、このブルーミングによる電荷がフローティングディフュージョンＦＤに蓄積される。増幅トランジスタＴＲ３は、この蓄積された電荷に応じた電圧を増幅して垂直信号線ＶＳＬに出力する。従って、垂直信号線ＶＳＬの電圧は、図１２に示すように、リセット期間に比べて大きく低下する。
【０１５２】
ただし、上述したように、リセットトランジスタＴＲ２の形成するポテンシャル障壁は、第１レベルよりも低い第２レベルに調整されており、フローティングディフュージョンＦＤの電荷は、ＦＤクランプ電圧以下にクランプされる。従って、ＶＳＬ電圧も、クリップ電圧以上にクランプされる。
【０１５３】
図１２に示す例でも、ブルーミングによってフローティングディフュージョンＦＤに流入する電荷の総量は、第２レベルのポテンシャル障壁を越えるレベルになるため、ＶＳＬ電圧は、ＡＺ期間において、クリップ電圧にクランプされている。
【０１５４】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、半オン状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。
【０１５５】
図１２、１３に示す例では、過大光に起因するブルーミングが発生しており、ＡＺ期間の段階で、既に、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧以下にクランプされ、ＶＳＬ電圧も、クリップ電圧以上にクランプされている。
【０１５６】
従って、Ｐ相期間において、更に、過大光に起因するブルーミングによってフローティングディフュージョンＦＤに電荷が流入しても、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧にクランプされ続け、ＶＳＬ電圧は、クリップ電圧以上にクランプされ続ける。すなわち、図１２に示すように、本実施例２に係るＣＤＳ動作であれば、過大光が入射されても、ＶＳＬ電圧は、Ｐ相期間において最小でもクリップ電圧までしか低下しない。
【０１５７】
そのため、図１２に示す例では、相関２重サンプリングの１回目のサンプリングでは、カウンタ７４が「−１００」までダウンカウントした時点で、参照信号と交差している。
【０１５８】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。すなわち、Ｐ相期間に比べてＤ相期間では、リセットトランジスタＴＲ２の形成するポテンシャル障壁が高くなり、フローティングディフュージョンＦＤに蓄積可能な電荷の最大値が増大する。
【０１５９】
図１２、１３に示す例では、過大光に起因するブルーミングが発生しており、Ｐ相期間からＤ相期間に移行した時点（リセット電圧が、ＦＤクランプ電圧からリセットオフ電圧に変化した時点）から、ブルーミングで発生した電荷がフローティングディフュージョンＦＤに再び蓄積し始める。
【０１６０】
そのため、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧から徐々に低下していき、これに伴い、垂直信号線ＶＳＬの電圧も、クリップ電圧から指数関数的に徐々に低下していく。
【０１６１】
ただし、クリップ電圧は、Ｐ相期間のＶＳＬ電圧と、Ｄ相期間のＶＳＬ電圧との間で、システム上の飽和レベルが確保されるように決定されている。
【０１６２】
そのため、図１２に示すように、Ｄ相期間において、ＶＳＬ電圧が下限レベルになった場合であっても、カウンタ７４は確実に「１０２３」のフルカウントすることが可能になっており、過大光入力時に、相関２重サンプリングによって、白信号を確実に出力させることができる。
【０１６３】
（３−３）中間光入射時のＣＤＳ動作：
次に、図１４，１５を参照しつつ、中間光が入射したときの固体撮像装置１００の動作の第２実施例について説明する。図１４は、中間光入射時に画素を読み出すときの各信号線のシーケンスを示し、図１５は、図１４の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０１６４】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、第１レベルのポテンシャル障壁が形成されている。また、リセット期間中は、ＡＺ動作も実行されている。
【０１６５】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、上述した半オン状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。
【０１６６】
図１４、１５に示す例では、中間光に起因するブルーミングが発生しており、このブルーミングによる電荷がフローティングディフュージョンＦＤに蓄積される。増幅トランジスタＴＲ３は、この蓄積された電荷に応じた電圧を増幅して垂直信号線ＶＳＬに出力させるため、垂直信号線ＶＳＬの電圧は緩やかに低下する。
【０１６７】
従って、フローティングディフュージョンＦＤには、リセットトランジスタＴＲ２の形成するポテンシャル障壁に到達しないレベルまでしか電荷が蓄積されず、ＡＺ期間においては、ＶＳＬ電圧はクリップ電圧まで低下しない。
【０１６８】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、ＡＺ期間と同じく半オン状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。
【０１６９】
図１４、１５に示す例では、中間光に起因するブルーミングが発生しており、ＡＺ期間の段階で、フローティングディフュージョンＦＤの電圧は、ブルーミングに起因する電荷が徐々に蓄積されており、ＶＳＬ電圧も、徐々に低下している。
【０１７０】
Ｐ相期間においては、更に、中間光に起因するブルーミングによって、フローティングディフュージョンＦＤに電荷が流入し、この電荷の蓄積が増加するに伴って、ＶＳＬ電圧が、クリップ電圧に向けて徐々に低下する。そして、図１４に示す例では、Ｐ相期間の後半で、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧に達し、ＶＳＬ電圧は、クリップ電圧にクランプされる。
【０１７１】
従って、図１４に示すように、本実施例２に係るＣＤＳ動作であれば、中間光が入射されても、ＶＳＬ電圧は、Ｐ相期間において最小でもクリップ電圧までしか低下しない。そのため、相関２重サンプリングの１回目のサンプリングでは、カウンタ７４が「−２５５」までダウンカウントした時点で、参照信号と交差している。
【０１７２】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。
【０１７３】
図１４、１５に示す例では、中間光に起因するブルーミングが発生しており、Ｐ相期間からＤ相期間に移行した時点（リセット電圧が、ＦＤクランプ電圧からリセットオフ電圧に変化した時点）から、ブルーミングで発生した電荷がフローティングディフュージョンＦＤに再び蓄積し始める。
【０１７４】
そのため、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧から徐々に低下していき、これに伴い、垂直信号線ＶＳＬの電圧も、クリップ電圧から指数関数的に徐々に低下していく。
【０１７５】
ただし、クリップ電圧は、Ｐ相期間のＶＳＬ電圧と、Ｄ相期間のＶＳＬ電圧との間で、システム上の飽和レベルが確保されるように決定されている。
【０１７６】
そのため、Ｄ相期間において、ＶＳＬ電圧が下限レベルになった場合であっても、カウンタ７４は確実に「１０２３」のフルカウントすることが可能になっており、図１４に示す例では、ＶＳＬ電圧は、カウンタ７４は「１０００」までアップカウントした時点で参照信号と交差している。すなわち、中間光が入力した時にも、相関２重サンプリングによって、白信号を確実に出力させることができる。
【０１７７】
（４）固体撮像装置の構成の変形例：
上述した第２実施例に係るＣＤＳ動作においては、フローティングディフュージョンＦＤのポテンシャルレベルは、画素（フローティングディフュージョンＦＤ）に付いている寄生容量のばらつきに起因するカップリング現象と、リセットトランジスタＴＲ２のゲートとフローティングディフュージョンＦＤとの間に存在する容量に起因するチャージインジェクション現象に影響を受け、黒レベルにずれが生じる問題がある。なお、従来のＣＳＤ動作であれば、これら現象の影響は受けなかった。
【０１７８】
図１６は、上述したカップリング現象とチャージインジェクション現象を説明する図である。図１６（ａ）（ｂ）は、カップリング現象を説明している。同図において、ＣＲＳＴは、リセットトランジスタのゲートと、フローティングディフュージョンと、の間に形成される容量であり、Ｃ’ＦＤは、フローティングディフュージョンＦＤの寄生容量である。
【０１７９】
図１６（ａ１）に示すように、リセットオン状態においては、リセットトランジスタＴＲ２のゲートとフローティングディフュージョンＦＤとは電気的に接続されるため、容量ＣＲＳＴには電荷が蓄積されないが（０Ｖ）、Ｃ’ＦＤには電荷が蓄積されている。
【０１８０】
そして、図１６（ａ２）に示すように、リセットオフ状態になると、リセットトランジスタＴＲ２のゲートとフローティングディフュージョンＦＤとの間にポテンシャル障壁が形成されるため、容量ＣＲＳＴとＣ’ＦＤの双方に電荷が蓄積される。すると、フローティングディフュージョンＦＤに接続される容量が変動し、フローティングディフュージョンＦＤの電位が変動する可能性がある。これが上述したカップリング現象である。
【０１８１】
また、図１６（ｂ）に示すように、リセットトランジスタＴＲ２がオン状態からオフ状態に移行すると、ポテンシャル障壁が形成されるため、ゲート下の電荷が、定電圧源ＶＤＤの側とフローティングディフュージョンＦＤとのいずれかに確率的に振り分けて押し上げられる。すなわち、ゲート下の電荷が、フローティングディフュージョンＦＤの側に押し上げられると、フローティングディフュージョンＦＤの電位が変動する可能性がある。これが上述したチャージインジェクション現象である。
【０１８２】
上述した第２実施例に係るＣＤＳ動作では、Ｐ相期間が終了して、Ｄ相期間に移行する際に、リセットトランジスタＴＲ２が形成するポテンシャル障壁のレベルが変化するため、カップリング現象やチャージインジェクション現象に起因するオフセットが、フローティングディフュージョンＦＤに重畳される。そのため、最終的に得られるデジタル信号にも、画素間の容量バラツキによる固定パタンノイズが重畳されてしまう。
【０１８３】
本実施例３においては、これら現象の影響を回避するため、カラム処理部と画素の回路構成に太陽黒点判定のための回路を追加した回路構成を採用する。図１７は、第３実施例に係るカラム処理部と画素の回路構成を示す要部回路図である。なお、図１７に示す画素の回路構成と、カラム処理部の大部分は、図２と同様の構成であり、図２と同様の構成については図２と同じ符号を付して説明を省略する。
【０１８４】
図１７において、カラム処理部７１は、上述した図２の回路構成に加えて、比較器７６、ＳＵＮスイッチ７７、コンデンサ７８、論理和回路７９、を備えている。また、上述した図２のＡＺスイッチ７５は、タイミング制御部６０の制御ではなく、論理和回路７９の出力に応じてスイッチングされるようになっている。
【０１８５】
また、タイミング制御部６０は、画素を駆動するための転送信号、リセット信号、選択信号、ＡＺ動作を指示するためのＡＺ信号、に加えて、ＳＵＮスイッチ７７のオンオフを制御するためのＳＵＮスイッチ信号、比較器７６の動作のオンオフを制御するためのＳＵＮＣＯＭＰ信号、を出力するようになっている。
【０１８６】
比較器７６は、２つの入力端子の間をＳＵＮスイッチ７７で接続されている。ＳＵＮスイッチ７７は、タイミング制御部６０の出力するＳＵＮスイッチ信号によりオンオフ制御される。ＳＵＮスイッチ７７がオンされると、比較器７６の２つの入力端子は短絡されて同電圧となり、ＳＵＮスイッチ７７がオフされると、比較器７６の２つの入力端子は互いに異なる電圧を入力可能となる。
【０１８７】
比較器７６の一方の入力端子は、コンデンサ７８を介してグランドに接続されており、他方の入力端子は、垂直信号線ＶＳＬに接続されている。すなわち、ＳＵＮスイッチ７７がオンされ、所定時間後にオフされると、コンデンサ７８は、その時点の垂直信号線ＶＳＬの電圧を記憶する。
【０１８８】
論理和回路７９は、一方の入力端子を比較器７６の出力端子に接続され、他方の出力端子を、タイミング制御部６０の出力するＡＺ信号を伝送するラインに接続されている。すなわち、論理和回路７９は、比較器７６の出力とＡＺ信号のいずれか一方がオンであれば、オン信号を出力し、いずれもオンでない場合は、オフ信号を出力するように構成されている。
【０１８９】
ＡＺスイッチ７５は、上述したように論理和回路７９の出力に応じて制御され、論理和回路７９の出力がオンの場合はオンし、論理和回路７９の出力がオフの場合はオフする。
【０１９０】
なお、上述した太陽黒点判定のために追加した回路（比較器７６、ＳＵＮスイッチ７７、コンデンサ７８、論理和回路７９）は、ＡＤＣ回路７１ごとに設置しても良いし、カラム処理部７０全体に１つ設けてもよい。むろん、ＡＤＣ回路７１を任意数にグループ分けし、各グループ毎に設けてもよい。
【０１９１】
ＡＤＣ回路７１ごとに設ける場合は、画素単位で相関２重サンプリングの有効無効を判定することができる。カラム処理部７０全体やグループ単位で設ける場合は、行単位やグループ単位でしか相関２重サンプリングの有効無効を判定することができないが、カラム処理部７０が占める面積やコストを削減することができる。
【０１９２】
以下では、図１７のように構成された固体撮像装置におけるＣＤＳ動作について説明する（動作の第３実施例）。
【０１９３】
（５）固体撮像装置の動作の第３実施例：
（５−１）通常光入射時のＣＤＳ動作：
図１８は、通常光入射時に画素を読み出すときの各信号線のシーケンスを示し、図１９は、図１８の各タイミングにおける画素のポテンシャルを説明する図である。
【０１９４】
＜リセット期間＞
画素の読み出し動作においては、まず、リセットトランジスタＴＲ２を所定時間（図１８の、ｔ０〜ｔ１）オンすることにより、フローティングディフュージョンＦＤに蓄積されている電荷を掃き出す。以下では、この期間を「リセット期間」と呼ぶことにする。
【０１９５】
具体的には、リセット期間において、処理対象の画素に対して上述したリセットオン電圧に相当するリセットパルスを印加する。すると、リセットトランジスタＴＲ２がオン状態となり、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間にリセットトランジスタＴＲ２が形成するポテンシャル障壁が、消失する。これにより、フローティングディフュージョンＦＤは、定電圧源ＶＤＤに電気的に接続され、所定のレベルにリセットされる。
【０１９６】
また、リセット期間においては、処理対象の画素に対して選択パルス（選択オン信号）も印加する。すると、増幅トランジスタＴＲ３や選択トランジスタＴＲ４がオンするため、定電圧源ＶＤＤと垂直信号線ＶＳＬとの間に増幅トランジスタＴＲ３や選択トランジスタＴＲ４が形成するポテンシャル障壁が取り除かれる。これにより、垂直信号線ＶＳＬは、定電圧源ＶＤＤに電気的に接続され、所定レベルにリセットされる。
【０１９７】
また、リセット期間においては、ＡＺ信号がオンになり、ＳＵＮスイッチ信号はオフになる。このとき、論理和回路７９はオン信号を出力するため、ＡＺスイッチ７５はオンする。すなわち、リセット期間においても、ＡＺ動作が実行されており、比較器７３に入力される画素信号ＶＳＬと参照信号ＶＲＥＦの電位差はキャンセルされた状態である。
【０１９８】
なお、リセット期間においては、処理対象の画素に対して転送パルス（転送オン信号）を印加しない。従って、転送トランジスタＴＲ１はオフし、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には転送トランジスタＴＲ１によりポテンシャル障壁が形成される。すなわち、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。
【０１９９】
しかし、リセットトランジスタＴＲ２がオンされたとき、カップリング現象やチャージインジェクション現象が発生し、フローティングディフュージョンＦＤの電圧が上昇する。このため、垂直信号線ＶＳＬの電圧も上昇する。すなわち、リセットトランジスタＴＲ２がオフからオンに移行すると垂直信号線ＶＳＬの電圧も変動する。
【０２００】
以上のようにしてリセットされた垂直信号線ＶＳＬの電圧と、垂直信号線ＶＳＬが取り得る下限の電圧と、の間が、垂直信号線ＶＳＬが取り得る電圧のレンジとなる。
【０２０１】
＜ＡＺ期間＞
リセット期間が終了すると、次に、比較器７３の２つの入力端子間の電位差をキャンセルするＡＺ動作を実行する。なお、本実施形態においては、上述したようにリセット期間においてもＡＺ動作を行っているため、リセット期間に引き続いて所定時間（図１８のｔ１〜ｔ２）だけＡＺ動作を実行することになる。
【０２０２】
ＡＺ動作を行うことにより、比較器７３に入力される画素信号ＶＳＬと参照信号ＶＲＥＦの電位差がキャンセルされるため、以降の信号比較処理を正確に行うことが可能になる。以下では、このＡＺ動作を行う所定時間（ｔ１〜ｔ２）を「ＡＺ期間」と呼ぶことにする。
【０２０３】
ここで、ＡＺ期間においては、処理対象の画素に対して、上述したＦＤクランプ電圧に相当するリセットパルスを印加する。このため、リセットトランジスタＴＲ２は、上述した半オン状態となり、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、図１９（ｂ）に示すように、上述した第２レベルに相当するポテンシャル障壁が形成される。
【０２０４】
これにより、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。すなわち、このポテンシャル障壁を越えない電荷はフローティングディフュージョンＦＤに蓄積されるが、このポテンシャル障壁を越える電荷はフローティングディフュージョンＦＤから流出する。
【０２０５】
その結果、フローティングディフュージョンＦＤの電圧は、上述した第２レベルのポテンシャル障壁に応じた電圧以上にクランプされる。以下、この電圧を「ＶＳＬクランプ電圧」と呼ぶことにする。
【０２０６】
また、ＡＺ期間においては、処理対象の画素に対して、リセット期間から引き続いて選択パルス（選択オン信号）を印加する。そのため、選択トランジスタＴＲ４はオンした状態であり、垂直信号線ＶＳＬは、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３が増幅した電圧となる。なお、以下では、フローティングディフュージョンＦＤがＶＳＬクランプ電圧になっているときに垂直信号線ＶＳＬに現れる電圧を「クリップ電圧」と呼ぶことにする。
【０２０７】
また、ＡＺ期間においては、処理対象の画素に対して、リセット期間から引き続いて転送パルス（転送オン信号）を印加しない。そのため、転送トランジスタＴＲ１はオフし、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間には転送トランジスタＴＲ１によりポテンシャル障壁が形成された状態が維持される。
【０２０８】
従って、ＡＺ期間においては、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。ただし、上述した太陽黒点現象が発生していないときにＣＤＳで除去するレベルのブルーミングノイズによってフローティングディフュージョンＦＤに流入する電荷は蓄積できるようにしておく必要がある。
【０２０９】
そこで、ＶＳＬクランプ電圧を規定するＦＤクランプ電圧は、太陽黒点現象が発生していないときにＣＤＳで除去するレベルのブルーミングノイズによってフローティングディフュージョンＦＤに流入する電荷を、実験的に考慮して決定されており、このブルーミングノイズによってフローティングディフュージョンＦＤの電圧が変動可能な範囲を包含するレベルに設定されている。
【０２１０】
すなわち、このノイズによってフローティングディフュージョンＦＤに発生する電荷は、上述した第２レベルのポテンシャル障壁を越えるレベルになることは無く、通常光入射時にフローティングディフュージョンＦＤの電圧がＶＳＬクランプ電圧以下になることは無い。
【０２１１】
＜Ｐ相期間＞
ＡＺ期間が終了すると、次に、リセットされた状態の画素の電圧を測定する。以下では、この期間を「Ｐ相期間」と呼ぶことにする。なお、広義には、Ｐ相期間は、フォトダイオードＰＤにて生成された電荷がフローティングディフュージョンＦＤに転送される前の期間であり、図１８においてはｔ２〜ｔ４に対応する。
【０２１２】
ただし、狭義には、この期間から、ＤＡＣ安定のためのマージン期間や後述する太陽クリップ期間のｔ３〜ｔ４を除いた期間を、Ｐ相期間としてもよい。なお、以下では、後述する太陽クリップ期間のｔ３〜ｔ４を除いた期間をＰ相期間として説明する。
【０２１３】
Ｐ相期間においては、ＡＺ期間に引き続き、処理対象の画素に対して上述したＦＤクランプ電圧に相当するリセットパルスを印加する。このため、リセットトランジスタＴＲ２は、上述した半オン状態となり、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、上述した第２レベルに相当するポテンシャル障壁が形成される。
【０２１４】
これにより、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第２レベルのポテンシャル障壁により規定される。すなわち、このポテンシャル障壁を越えない電荷はフローティングディフュージョンＦＤに蓄積されるが、このポテンシャル障壁を越える電荷はフローティングディフュージョンＦＤから流出する。
【０２１５】
その結果、フローティングディフュージョンＦＤの電圧は、上述したＡＺ期間に加えて当該Ｐ相期間においても、上述した第２レベルのポテンシャル障壁に応じた電圧以上にクランプされる。すなわち、ＶＳＬ電圧は、クリップ電圧以上に維持される。
【０２１６】
よって、仮にＶＳＬ電圧がクリップ電圧にクリップされたとしても、このクリップ状態をＰ相期間も継続するため、Ｐ相期間におけるＶＳＬ電圧と、後述するＤ相期間におけるＶＳＬ電圧との差分、すなわち、フォトダイオードＰＤの受光量を検出することができる。
【０２１７】
また、Ｐ相期間においては、リセット期間に引き続き、処理対象の画素に対して転送パルス（転送オン信号）を印加しない。このため、転送トランジスタＴＲ１はオフし、フォトダイオードＰＤとフローティングディフュージョンＦＤとの間に転送トランジスタＴＲ１によりポテンシャル障壁が形成された状態が維持される。これにより、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入しない。
【０２１８】
また、Ｐ相期間においては、リセット期間に引き続き、処理対象の画素に対して選択パルス（選択オン信号）を印加するため、選択トランジスタＴＲ４はオンした状態である。すなわち、ＶＳＬ電圧は、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３にて増幅した電圧となる。
【０２１９】
また、Ｐ相期間の画素電圧を測定する際に用いる参照電圧は、その変動範囲が、ノイズによるＶＳＬ電圧の変動範囲を包含するように設定されている。従って、太陽黒点現象を発生するような過大光入射時を除き、相関２重サンプリングの１回目のサンプリングを正常に行うことができるようになっている。
【０２２０】
図１８に示す例では、太陽黒点以外に起因するノイズによってフローティングディフュージョンＦＤに電荷が流入するが、太陽黒点現象は発生しない。従って、ＶＳＬ電圧は、クリップ電圧まで低下することなく、カウンタ７４が「−１００」のダウンカウントの時点で、参照信号と交差している。
【０２２１】
＜太陽黒点判断期間＞
Ｐ相期間において、参照電圧とＶＳＬ電圧との比較が終了すると、図１８に示すｔ３〜ｔ４において、太陽黒点が発生しているか否かを判断する。以下では、この判断を行う期間を「太陽黒点判断期間」と呼ぶことにする。
【０２２２】
なお、本第３実施例では、太陽黒点判断期間をＰ相期間とＤ相期間の間に設けてあるが、Ｄ相期間より前であって、同じ画素の画素信号の読み出しを行っている間であれば、他のタイミングで行っても良い。
【０２２３】
太陽黒点判断期間においては、まず、Ｐ相期間終了時点のＶＳＬ電圧を、コンデンサ７８に記憶する。具体的には、ＳＵＮスイッチ信号をオンに変更し、所定期間が経過した後、ＳＵＮスイッチ信号をオフに変更する。なお所定時間は、コンデンサ７８にＶＳＬ電圧に相当する電荷が充電されるのに十分な時間である。
【０２２４】
次に、リセットトランジスタＴＲ２が、過大光が入射されない通常状態で発生しうるノイズレベル相当のポテンシャル障壁を形成するリセットパルスを、リセットトランジスタＴＲ２のゲートに印加する。ここで形成されるポテンシャル障壁は、ブルーミングノイズやトランジスタ物性のバラツキによってＶＳＬ電圧に発生する変動によっては超えられない程度であって、例えば、上述のＦＤクランプ電圧に相当する電圧とすればよい。
【０２２５】
このように、リセットトランジスタＴＲ２にポテンシャル障壁を形成させた状態で、比較器７６を動作させる。すなわち、比較器７６に入力するＳＵＮＣＯＭＰ信号をオンに変更する。
【０２２６】
このとき、比較器７６の一方の端子には、リセットトランジスタＴＲ２のゲートに、リセットオフ電圧が印加されているときのＶＳＬ電圧が印加され、比較器７６の他方の端子には、リセットトランジスタＴＲ２のゲートに、ＦＤクランプ電圧が印加されているときのＶＳＬ電圧が印加される。すなわち、比較器７６は、互いに異なるリセット電圧をリセットトランジスタＴＲ２に入力しているときのＶＳＬ電圧を比較することになる。
【０２２７】
比較器７６は、２つの入力端子の電位差が許容範囲外であれば、過大光を受光していると判断してＡＺ動作を行い、２つの入力端子の電位差が許容範囲内であれば、過大光を受光していないと判断してＡＺ動作を行わない。
【０２２８】
例えば、比較器７６は、許容範囲に相当する所定の閾値の範囲を不感帯とするヒステリシスを備えたコンパレータにて実現可能である。このとき、比較器７６は、２つの入力端子の電位差が許容範囲外であればオン信号を論理和回路７９に出力して、ＡＺスイッチ７５をオンさせ、２つの入力端子の電位差が許容範囲内であればオフ信号を論理和回路７９に出力して、ＡＺスイッチ７５をオフさせる。図１８に示す例では、過大光を受光していないため、太陽黒点判断期間においてＡＺ動作は行わない。
【０２２９】
さらに、タイミング制御部６０は、比較器７６の比較結果を監視しており、比較の結果、２つの入力端子の電位差が許容範囲外と判断されると、カウンタ７４を制御してＰ相期間にカウントしたカウント値をクリアさせる。一方、２つの入力端子の電位差が許容範囲内と判断されると、カウンタ７４にカウント値を維持させ、相関２重サンプリングを実行させる。なお、図１８に示す例では、過大光を受光していないため、カウンタ７４のカウント値はクリアされない。
【０２３０】
＜Ｄ相期間＞
Ｐ相期間が終了すると、次に、フォトダイオードＰＤにおける受光量に応じた電圧を測定する。以下では、この期間を「Ｄ相期間」と呼ぶことにする。なお、広義には、Ｄ相期間は、フォトダイオードＰＤにおいて生成された電荷をフローティングディフュージョンＦＤへ転送する期間と転送した後の期間であり、図１８のｔ４〜ｔ５を指す。ただし、狭義には、この期間からＤＡＣ安定やデータ転送のためのマージン部分を除いた期間を、Ｄ相期間としてもよい。
【０２３１】
Ｄ相期間においては、Ｐ相期間と同じく、処理対象の画素に対してリセットパルスを印加しないため、リセットトランジスタＴＲ２はオフ状態である。すなわち、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間には、上述した第１レベルに相当するポテンシャル障壁が形成され、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。
【０２３２】
従って、リセットトランジスタＴＲ２を超えて、フローティングディフュージョンＦＤから定電圧源ＶＤＤの側へ電荷が流出することはない。
【０２３３】
また、Ｄ相期間においては、処理対象の画素に対して転送パルス（転送オン信号）を印加する。このため、転送トランジスタＴＲ１はオンし、Ｐ相期間までフォトダイオードＰＤとフローティングディフュージョンＦＤとの間に形成されていたポテンシャル障壁が消失する。これにより、フォトダイオードＰＤが受光量に応じて生成する電荷は、フローティングディフュージョンＦＤに流入する。
【０２３４】
また、Ｄ相期間においては、リセット期間から引き続いて処理対象の画素に対して選択パルス（選択オン信号）を印加するため、選択トランジスタＴＲ４はオンした状態である。すなわち、ＶＳＬ電圧は、フローティングディフュージョンＦＤの電圧を増幅トランジスタＴＲ３にて増幅した電圧となる。すなわち、垂直信号線ＶＳＬは、フォトダイオードＰＤの受光量に応じた電圧となる。
【０２３５】
また、Ｄ相期間の画素電圧を測定する際に用いる参照電圧は、その変動範囲が、十分に広く設定されている。以下では、参照電圧を変動させることが可能な範囲の下限を、「システム上の飽和レベル」と呼ぶことにする。通常光の入射時は、このシステム上の飽和レベルが、上述した、垂直信号線ＶＳＬが取り得る下限を下回ることは無く、相関２重サンプリングの２回目のサンプリングを正常に行うことができるようになっている。
【０２３６】
以上説明したように、画素ＰＸＬ、ＡＤＣ回路７１が制御されるため、ＶＳＬ電圧は、垂直信号線ＶＳＬの下限まで低下することなく、また、システム上の飽和レベルを下回ることもなく、カウンタ７４が「８００」までアップカウントした時点で、参照信号と交差している。
【０２３７】
また、本実施例３においては、仮に、フォトダイオードＰＤの受光量が過大になれば、相関２重サンプリングが無効化されるため、ブルーミングの影響を有効に回避することができる。また、本実施例３においては、Ｐ相期間とＤ相期間でリセットトランジスタＴＲ２が形成するポテンシャル障壁は同じ第１レベルであるため、上述したカップリング現象やチャージインジェクション現象の影響を回避することができる。
【０２３８】
（５−２）過大光入射時のＣＤＳ動作：
次に、図２０，２１を参照しつつ、過大光が入射したときの固体撮像装置１００の動作の第３実施例について説明する。図２０は、過大光入射時に画素を読み出すときの各信号線のシーケンスを示し、図２１は、図２０の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０２３９】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、リセットトランジスタＴＲ２がオンされたとき、カップリング現象やチャージインジェクション現象が発生し、図２１（ａ）に示すように、フローティングディフュージョンＦＤの電圧が上昇し、図２０に示すように、ＶＳＬ電圧も上昇している。また、リセット期間中は、ＡＺ動作も実行されている。
【０２４０】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。
【０２４１】
ここで、フローティングディフュージョンＦＤには、過大光に起因して発生するブルーミングにより、図２１（ｂ）に示すように、電荷が蓄積される。増幅トランジスタＴＲ３は、この蓄積された電荷に応じた電圧を増幅して垂直信号線ＶＳＬに出力させるため、垂直信号線ＶＳＬの電圧はリセット期間に比べて低下する。
【０２４２】
ただし、上述したように、リセットトランジスタＴＲ２の形成するポテンシャル障壁は、第１レベルよりも低い第２レベルに調整されており、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧以下にクリップされており、ＶＳＬ電圧も、クリップ電圧以上にクリップされることとなる。
【０２４３】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されず、オフ状態である。フローティングディフュージョンＦＤに蓄積される電荷の上限は、この第１レベルのポテンシャル障壁により規定される。
【０２４４】
Ｐ相期間においては、過大光に起因するブルーミングにより、図２１（ｃ）に示すように、フローティングディフュージョンＦＤに電荷が蓄積される。ここで、Ｐ相期間においては、上述したＡＺ期間に比べてリセットトランジスタＴＲ２のポテンシャル障壁が高くなっているため、ブルーミングによって蓄積された電荷のポテンシャルが第２レベルを超えても上昇を続けることになる。
【０２４５】
例えば、フローティングディフュージョンＦＤに最大レベルの電荷が蓄積されている場合は、ＶＳＬ電圧の低下度合いが、図２０に示すように急峻になる。従って、参照信号とＶＳＬ電圧は交差せず、相関２重サンプリングの１回目のサンプリングでは、画素信号をサンプリングできず、カウンタ７４はフルカウントすることになる。
【０２４６】
このような場合、相関２重サンプリングは機能しない。そこで、Ｐ相期間においてカウンタ７４がフルカウントした場合は、強制的に画素を白信号と判定するといった対応を取ることにより、本実施形態に係る固体撮像素子であれば、太陽黒点現象に適切に対処することができる。
【０２４７】
＜太陽黒点判断期間＞
図２０に示す例では過大光を受光しているため、太陽黒点判断期間において、ＡＺ動作やカウンタ７４のカウント値の破棄が行われる。
【０２４８】
具体的には、比較器７６が比較動作を行い、その結果、論理和回路７９にオン信号を出力する。すると、論理和回路７９がＡＺスイッチ７５にオン信号を出力し、ＡＺスイッチ７５をオンさせるＡＺ動作を行う。また、タイミング制御部６０の制御によりカウンタ７４のカウント値もリセットされる。
【０２４９】
このように、相関２重サンプリングに係る情報を破棄すると、カウンタ７４は、Ｄ相期間において、黒レベル相当から再度カウントを開始するため、Ｄ相期間でフルカウントしなくても白信号として出力させることができる。
【０２５０】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。すなわち、太陽黒点判断期間に比べてＤ相期間では、リセットトランジスタＴＲ２の形成するポテンシャル障壁が高くなり、フローティングディフュージョンＦＤに蓄積可能な電荷の最大値が増大する。
【０２５１】
図２０、２１に示す例では、過大光に起因するブルーミングが発生しており、太陽黒点判断期間からＤ相期間に移行した時点（リセット電圧が、ＦＤクランプ電圧からリセットオフ電圧に変化した時点）から、ブルーミングで発生した電荷がフローティングディフュージョンＦＤに再び蓄積し始める。
【０２５２】
そのため、フローティングディフュージョンＦＤの電圧は、ＦＤクランプ電圧から徐々に低下していき、これに伴い、垂直信号線ＶＳＬの電圧も、クリップ電圧から指数関数的に徐々に低下していく。
【０２５３】
ただし、上述した太陽黒点判断期間においてＡＺ動作に用いたクリップ電圧は、太陽黒点判断期間にリセットされたＶＳＬ電圧と、Ｄ相期間のＶＳＬ電圧との間で、システム上の飽和レベルが確保されるように決定されている。従って、Ｄ相期間の開始時点でＶＳＬ電圧がクリップ電圧であって、その後、ＶＳＬ電圧が下限まで低下した場合、カウンタ７４は、確実にフルカウントする。
【０２５４】
図２０に示す例では、カウンタ７４は黒レベルに相当する「０」になるまでカウントを停止し、その後、「０」からカウントを開始し、「１０２３」のフルカウントまでカウントアップしている。従って、過大光入力時に、相関２重サンプリングをオフして、白信号を確実に出力させることができる。
【０２５５】
（５−３）中間光入射時のＣＤＳ動作：
次に、図２２，２２を参照しつつ、中間光が入射したときの固体撮像装置１００の動作の第３実施例について説明する。図２２は、中間光入射時に画素を読み出すときの各信号線のシーケンスを示し、図２３は、図２２の各タイミングにおける画素のポテンシャルを説明する図である。なお、各期間における画素やＡＤＣ回路７１の動作は、基本的には上述した通常光入射時と同様であり、通常光入射時と共通する動作については、詳細な説明を省略する。
【０２５６】
＜リセット期間＞
リセット期間においては、上述した通常光入射時と同様に、リセットトランジスタＴＲ２がリセットオン電圧によってリセットされている。このとき、リセットトランジスタＴＲ２がオンされたとき、カップリング現象やチャージインジェクション現象が発生し、図２３（ａ）に示すように、フローティングディフュージョンＦＤの電圧が上昇し、図２２に示すように、ＶＳＬ電圧も上昇している。また、リセット期間中は、ＡＺ動作も実行されている。
【０２５７】
＜ＡＺ期間＞
ＡＺ期間においては、リセットトランジスタＴＲ２は、上述したＦＤクランプ電圧に相当するリセットパルスを印加されており、半オン状態である。このとき、定電圧源ＶＤＤとフローティングディフュージョンＦＤとの間に形成されるポテンシャル障壁は、第２レベルに変化する。
【０２５８】
図２２、２２に示す例では、中間光に起因するブルーミングが発生しており、このブルーミングによる電荷がフローティングディフュージョンＦＤに蓄積される。増幅トランジスタＴＲ３は、この蓄積された電荷に応じた電圧を増幅して垂直信号線ＶＳＬに出力させるため、垂直信号線ＶＳＬの電圧は緩やかに低下する。
【０２５９】
従って、フローティングディフュージョンＦＤには、リセットトランジスタＴＲ２の形成するポテンシャル障壁に到達しないレベルまでしか電荷が蓄積されず、ＡＺ期間においては、ＶＳＬ電圧はクリップ電圧まで低下しない。
【０２６０】
＜Ｐ相期間＞
Ｐ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されず、オフ状態である。フローティングディフュージョンＦＤに蓄積される電荷の上限は、この第１レベルのポテンシャル障壁により規定される。
【０２６１】
図２２、２２に示す例では、中間光に起因するブルーミングが発生しており、ＡＺ期間の段階で、フローティングディフュージョンＦＤの電圧は、ブルーミングに起因する電荷が徐々に蓄積されており、ＶＳＬ電圧も、徐々に低下している。
【０２６２】
Ｐ相期間においては、更に、中間光に起因するブルーミングによって、フローティングディフュージョンＦＤに電荷が流入し、この電荷の蓄積が増加するに伴って、ＶＳＬ電圧が、クリップ電圧に向けて徐々に低下する。
【０２６３】
このとき、垂直信号線ＶＳＬと参照電圧とが交差しなければ上述した過大光入射時のＣＤＳ動作にて対応可能であるが、ＶＳＬ電圧の降下状況次第では、図２２に示すように、カウンタ７４が「−２００」のフルカウント近くまでカウントしたときに、垂直信号線ＶＳＬと参照電圧とが交差してしまう場合がある。
【０２６４】
＜太陽黒点判断期間＞
従って、図２２に示す例では、中間光を受光しており、この中間光が太陽黒点現象を引き起こす可能性があるため、上述した許容範囲外と判断されて、ＡＺ動作や相関２重サンプリングに係る情報の破棄が行われる。
【０２６５】
具体的には、比較器７６が比較動作を行い、その結果、論理和回路７９にオン信号を出力する。すると、論理和回路７９がＡＺスイッチ７５にオン信号を出力し、ＡＺスイッチ７５をオンさせるＡＺ動作を行う。また、タイミング制御部６０の制御によりカウンタ７４のカウント値もリセットされる。
【０２６６】
このように、相関２重サンプリングに係る情報を破棄すると、カウンタ７４は、Ｄ相期間において、黒レベル相当から再度カウントを開始するため、Ｄ相期間でフルカウントしなくても白信号として出力させることができる。
【０２６７】
＜Ｄ相期間＞
Ｄ相期間においては、リセットトランジスタＴＲ２は、リセットパルスを印加されないため、オフ状態である。従って、フローティングディフュージョンＦＤに蓄積される電荷の上限は、上述した第１レベルのポテンシャル障壁により規定される。
【０２６８】
図２２、２２に示す例では、中間光に起因するブルーミングが発生しており、太陽黒点判断期間からＤ相期間に移行した時点（リセット電圧が、ＦＤクランプ電圧からリセットオフ電圧に変化した時点）から、ブルーミングで発生した電荷がフローティングディフュージョンＦＤに再び蓄積し始める。
【０２６９】
図２２に示す例では、カウンタ７４は黒レベルに相当する「０」になるまでカウントを停止し、その後、「０」からカウントを開始し、「９００」までカウントアップしている。従って、中間光入力時には、可能であれば相関２重サンプリングによって信号を出力させ、太陽黒点現象を引き起こす可能性がある場合は、相関２重サンプリングをオフして、フォトダイオードＰＤの受光量に応じた適切な信号を出力させることができる。
【０２７０】
（６）まとめ：
上述した実施形態によれば、リセット期間とＰ相期間の間で、フローティングディフュージョンＦＤに接続されているリセットトランジスタＴＲ２に印加するリセット信号のレベルを、リセットオン電圧とリセットオフ電圧の中間的なＦＤクリップ電圧とすることにより、フローティングディフュージョンＦＤに流入するブルーミングに起因する相関２重サンプリングの失敗を回避し、ＡＤＣ回路が画素信号に対応した適切なデジタル信号を出力するようにできる。
【０２７１】
そして、本技術は、以下のような構成を取ることができる。
（１）光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、
時間変化する参照信号を生成する参照信号生成部と、
前記画素に接続された第１入力端子と、前記参照信号生成部に接続された第２入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するＡＤ変換部と、
を備え、
前記光電変換素子は、第１スイッチ素子を介して所定の接続点に接続され、
前記所定の接続点は、第２スイッチ素子を介して所定の定電圧源に接続され、且つ、第３スイッチ素子を介して前記第１入力端子に接続され、
前記第１入力端子と前記第２入力端子は、第４スイッチ素子を介して接続されている固体撮像装置であって、
前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、
前記第２スイッチ素子をオンすることにより、前記所定の接続点をリセットし、
前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第４スイッチ素子をオンすることにより、第１入力端子と前記第２入力端子とを等電位とし、
前記第２スイッチ素子をオンさせずに前記第３スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記ＡＤ変換部デジタル信号に変換し、
前記第２スイッチ素子をオンさせずに前記第１スイッチ素子と前記第３スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記ＡＤ変換部がデジタル信号に変換する固体撮像装置。
【０２７２】
（２）前記第２スイッチ素子をオンすることによりリセットされた前記所定の接続点の電圧を、前記ＡＤ変換部によってデジタル信号に変換する際に、
前記第２スイッチ素子をオンとオフの中間的な状態としつつ前記第３スイッチ素子をオンする前記（１）に記載の固体撮像装置。
【０２７３】
（３）前記ＡＤ変換部は、前記第１スイッチ素子がオンされている状態と前記第１スイッチ素子がオフされている状態の双方で、前記画素の出力するアナログ信号をデジタル信号に変換し、相関２重サンプリングによって、前記画素のアナログ信号に応じたデジタル信号を生成し、
前記第２スイッチ素子の接続度合いを変動させたときに、前記画素から前記第１入力端子に入力するアナログ信号が所定の閾値以上に変化した場合は、
前記リセットされた前記所定の接続点の電圧を前記ＡＤ変換部によってデジタル信号に変換した後、前記光電変換素子が生成する信号電荷に応じた電圧を前記ＡＤ変換部によってデジタル信号に変換する前に、前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にするとともに、前記第１入力端子と前記第２入力端子を等電位とし、更に、前記ＡＤ変換部の行う相関２重サンプリングにおいて、前記第１スイッチ素子がオンされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を無効化し、前記第１スイッチ素子がオフされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を、前記画素のアナログ信号に応じたデジタル信号とする前記（１）又は（２）に記載の固体撮像装置。
【０２７４】
なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本発明の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【符号の説明】
【０２７５】
１０…色フィルタアレイ、２０…半導体基板、３０…画素アレイ部、４０…垂直駆動部、４１…リセット信号生成回路、４１ａ…分圧回路、４１ｂ…セレクタ回路、５０…水平駆動部、６０…タイミング制御回路、７０…カラム処理部、７１…ＡＤＣ回路、７２…定電流源、７３…比較器、７４…カウンタ、７５…ＡＺスイッチ、７６…比較器、７７…ＳＵＮスイッチ、７８…コンデンサ、７９…論理和回路、８０…参照信号生成部、９０…出力回路、１００…固体撮像装置、ＦＤ…フローティングディフュージョン、Ｌｒｓｔ…信号線、Ｌｓｅｌ…信号線、Ｌｔｒｆ…水平信号線、Ｌｔｒｇ…信号線、ＰＤ…フォトダイオード、ＰＸＬ…画素、ＴＲ１…転送トランジスタ、ＴＲ２…リセットトランジスタ、ＴＲ３…増幅トランジスタ、ＴＲ４…選択トランジスタ、ＶＤＤ…定電圧源、ＶＳＬ…垂直信号線
【特許請求の範囲】
【請求項１】
光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、
時間変化する参照信号を生成する参照信号生成部と、
前記画素に接続された第１入力端子と、前記参照信号生成部に接続された第２入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するＡＤ変換部と、
を備え、
前記光電変換素子は、第１スイッチ素子を介して所定の接続点に接続され、
前記所定の接続点は、第２スイッチ素子を介して所定の定電圧源に接続され、且つ、第３スイッチ素子を介して前記第１入力端子に接続され、
前記第１入力端子と前記第２入力端子は、第４スイッチ素子を介して接続されている固体撮像装置であって、
前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、
前記第２スイッチ素子をオンすることにより、前記所定の接続点をリセットし、
前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第４スイッチ素子をオンすることにより、第１入力端子と前記第２入力端子とを等電位とし、
前記第２スイッチ素子をオンさせずに前記第３スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記ＡＤ変換部がデジタル信号に変換し、
前記第２スイッチ素子をオンさせずに前記第１スイッチ素子と前記第３スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記ＡＤ変換部がデジタル信号に変換する固体撮像装置。
【請求項２】
前記第２スイッチ素子をオンすることによりリセットされた前記所定の接続点の電圧を、前記ＡＤ変換部によってデジタル信号に変換する際に、
前記第２スイッチ素子をオンとオフの中間的な状態としつつ前記第３スイッチ素子をオンする請求項１に記載の固体撮像装置。
【請求項３】
前記ＡＤ変換部は、前記第１スイッチ素子がオンされている状態と前記第１スイッチ素子がオフされている状態の双方で、前記画素の出力するアナログ信号をデジタル信号に変換し、相関２重サンプリングによって、前記画素のアナログ信号に応じたデジタル信号を生成し、
前記第２スイッチ素子の接続度合いを変動させたときに、前記画素から前記第１入力端子に入力するアナログ信号が所定の閾値以上に変化した場合は、
前記リセットされた前記所定の接続点の電圧を前記ＡＤ変換部によってデジタル信号に変換した後、前記光電変換素子が生成する信号電荷に応じた電圧を前記ＡＤ変換部によってデジタル信号に変換する前に、前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にするとともに、前記第１入力端子と前記第２入力端子を等電位とし、更に、前記ＡＤ変換部の行う相関２重サンプリングにおいて、前記第１スイッチ素子がオンされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を無効化し、前記第１スイッチ素子がオフされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を、前記画素のアナログ信号に応じたデジタル信号とする請求項１に記載の固体撮像装置。
【請求項４】
光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、
時間変化する参照信号を生成する参照信号生成部と、
前記画素に接続された第１入力端子と、前記参照信号生成部に接続された第２入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するＡＤ変換部と、
を備え、
前記光電変換素子は、第１スイッチ素子を介して所定の接続点に接続され、
前記所定の接続点は、第２スイッチ素子を介して所定の定電圧源に接続され、且つ、第３スイッチ素子を介して前記第１入力端子に接続され、
前記第１入力端子と前記第２入力端子は、第４スイッチ素子を介して接続されている固体撮像装置の制御方法であって、
前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、
前記第２スイッチ素子をオンすることにより、前記所定の接続点をリセットし、
前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第４スイッチ素子をオンすることにより、第１入力端子と前記第２入力端子とを等電位とし、
前記第２スイッチ素子をオンさせずに前記第３スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記ＡＤ変換部がデジタル信号に変換し、
前記第２スイッチ素子をオンさせずに前記第１スイッチ素子と前記第３スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記ＡＤ変換部がデジタル信号に変換する固体撮像装置の制御方法。
【請求項５】
光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、
時間変化する参照信号を生成する参照信号生成部と、
前記画素に接続された第１入力端子と、前記参照信号生成部に接続された第２入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するＡＤ変換部と、
を備え、
前記光電変換素子は、第１スイッチ素子を介して所定の接続点に接続され、
前記所定の接続点は、第２スイッチ素子を介して所定の定電圧源に接続され、且つ、第３スイッチ素子を介して前記第１入力端子に接続され、
前記第１入力端子と前記第２入力端子は、第４スイッチ素子を介して接続されている固体撮像装置の制御プログラムであって、
前記第２スイッチ素子をオンすることにより、前記所定の接続点をリセットする機能と、
前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第４スイッチ素子をオンすることにより、第１入力端子と前記第２入力端子とを等電位にする機能と、
前記第２スイッチ素子をオンさせずに前記第３スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記ＡＤ変換部によってデジタル信号に変換する機能と、
前記第２スイッチ素子をオンさせずに前記第１スイッチ素子と前記第３スイッチ素子をオンすることにより前記光電変換素子が生成する信号電荷に応じた電圧を前記ＡＤ変換部によってデジタル信号に変換する機能と、
を固体撮像装置に実現させるための制御プログラム。
【請求項１】
光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、
時間変化する参照信号を生成する参照信号生成部と、
前記画素に接続された第１入力端子と、前記参照信号生成部に接続された第２入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するＡＤ変換部と、
を備え、
前記光電変換素子は、第１スイッチ素子を介して所定の接続点に接続され、
前記所定の接続点は、第２スイッチ素子を介して所定の定電圧源に接続され、且つ、第３スイッチ素子を介して前記第１入力端子に接続され、
前記第１入力端子と前記第２入力端子は、第４スイッチ素子を介して接続されている固体撮像装置であって、
前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、
前記第２スイッチ素子をオンすることにより、前記所定の接続点をリセットし、
前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第４スイッチ素子をオンすることにより、第１入力端子と前記第２入力端子とを等電位とし、
前記第２スイッチ素子をオンさせずに前記第３スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記ＡＤ変換部がデジタル信号に変換し、
前記第２スイッチ素子をオンさせずに前記第１スイッチ素子と前記第３スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記ＡＤ変換部がデジタル信号に変換する固体撮像装置。
【請求項２】
前記第２スイッチ素子をオンすることによりリセットされた前記所定の接続点の電圧を、前記ＡＤ変換部によってデジタル信号に変換する際に、
前記第２スイッチ素子をオンとオフの中間的な状態としつつ前記第３スイッチ素子をオンする請求項１に記載の固体撮像装置。
【請求項３】
前記ＡＤ変換部は、前記第１スイッチ素子がオンされている状態と前記第１スイッチ素子がオフされている状態の双方で、前記画素の出力するアナログ信号をデジタル信号に変換し、相関２重サンプリングによって、前記画素のアナログ信号に応じたデジタル信号を生成し、
前記第２スイッチ素子の接続度合いを変動させたときに、前記画素から前記第１入力端子に入力するアナログ信号が所定の閾値以上に変化した場合は、
前記リセットされた前記所定の接続点の電圧を前記ＡＤ変換部によってデジタル信号に変換した後、前記光電変換素子が生成する信号電荷に応じた電圧を前記ＡＤ変換部によってデジタル信号に変換する前に、前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にするとともに、前記第１入力端子と前記第２入力端子を等電位とし、更に、前記ＡＤ変換部の行う相関２重サンプリングにおいて、前記第１スイッチ素子がオンされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を無効化し、前記第１スイッチ素子がオフされている状態で前記画素の出力するアナログ信号に基づいて生成したデジタル信号を、前記画素のアナログ信号に応じたデジタル信号とする請求項１に記載の固体撮像装置。
【請求項４】
光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、
時間変化する参照信号を生成する参照信号生成部と、
前記画素に接続された第１入力端子と、前記参照信号生成部に接続された第２入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するＡＤ変換部と、
を備え、
前記光電変換素子は、第１スイッチ素子を介して所定の接続点に接続され、
前記所定の接続点は、第２スイッチ素子を介して所定の定電圧源に接続され、且つ、第３スイッチ素子を介して前記第１入力端子に接続され、
前記第１入力端子と前記第２入力端子は、第４スイッチ素子を介して接続されている固体撮像装置の制御方法であって、
前記光電変換素子の受光量に応じたデジタル信号を得るにあたり、
前記第２スイッチ素子をオンすることにより、前記所定の接続点をリセットし、
前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第４スイッチ素子をオンすることにより、第１入力端子と前記第２入力端子とを等電位とし、
前記第２スイッチ素子をオンさせずに前記第３スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記ＡＤ変換部がデジタル信号に変換し、
前記第２スイッチ素子をオンさせずに前記第１スイッチ素子と前記第３スイッチ素子をオンすることにより、前記光電変換素子が生成する信号電荷に応じた電圧を、前記ＡＤ変換部がデジタル信号に変換する固体撮像装置の制御方法。
【請求項５】
光を信号電荷に変換する光電変換素子と、複数のスイッチ素子と、を備える画素と、
時間変化する参照信号を生成する参照信号生成部と、
前記画素に接続された第１入力端子と、前記参照信号生成部に接続された第２入力端子と、を備える比較器を用いて、前記画素の出力するアナログ信号に応じたデジタル信号を生成するＡＤ変換部と、
を備え、
前記光電変換素子は、第１スイッチ素子を介して所定の接続点に接続され、
前記所定の接続点は、第２スイッチ素子を介して所定の定電圧源に接続され、且つ、第３スイッチ素子を介して前記第１入力端子に接続され、
前記第１入力端子と前記第２入力端子は、第４スイッチ素子を介して接続されている固体撮像装置の制御プログラムであって、
前記第２スイッチ素子をオンすることにより、前記所定の接続点をリセットする機能と、
前記第２スイッチ素子の接続度合いをオンとオフの中間的な状態にしつつ前記第４スイッチ素子をオンすることにより、第１入力端子と前記第２入力端子とを等電位にする機能と、
前記第２スイッチ素子をオンさせずに前記第３スイッチ素子をオンすることにより、前記リセットされた前記所定の接続点の電圧を、前記ＡＤ変換部によってデジタル信号に変換する機能と、
前記第２スイッチ素子をオンさせずに前記第１スイッチ素子と前記第３スイッチ素子をオンすることにより前記光電変換素子が生成する信号電荷に応じた電圧を前記ＡＤ変換部によってデジタル信号に変換する機能と、
を固体撮像装置に実現させるための制御プログラム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−９８７００（Ｐ２０１３−９８７００Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３８７９２（Ｐ２０１１−２３８７９２）
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月３１日（２０１１．１０．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
[ Back to top ]