外部電源が供給されて作動するデジタル装置及びその制御方法
マスター装置とスレイブ装置との間の両方向通信機能、プロセッシング機能、認証機能などが提供されることと共にレディーパケット信号、読み取りパケット信号、書き込みパケット信号などを効率的に定義することでシステムの速度及び効率性を向上させることができ、外部電源が供給されて作動するデジタル装置及びその制御方法に関する。電源を供給するための電源部と、上記電源部に連結されて入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するワンワイヤインターフェースと、上記ワンワイヤインターフェースにクロックを提供するための発振器と、上記ワンワイヤインターフェースの判断結果によってリセット、レディー、読み取り、書き込み動作を行う制御部と、データを保存するためのラム及びロムと、時間情報を提供するためのタイマーと、データを暗号化するためのＲＮＧとを含んでなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル装置分野に関し、より詳しくは、マスター装置とスレイブ装置との間の両方向通信機能、プロセッシング機能、認証機能などが提供されるようにすると同時に、レディーパケット信号、読み取りパケット信号、書き込みパケット信号などを効率的に定義することで、システムの速度及び効率性を向上させることができる、外部電源が供給されて作動するデジタル装置及びその制御方法に関する。
【背景技術】
【０００２】
機械式ロック装置よりは電子式ロック装置が、相対的に安全性がさらに高いという認識のため一般に広く利用されており、上記電子式ロック装置としては、パスワードコードが内蔵されているキーを利用してパスワードコードを自動に入力して錠のロッキングが解除されてドアが開く接触方式の電子式ロック装置、キーパッドを設置してロックキングされた後に使用者がキーパッドを介してパスワードを入力させることで錠のロックキングが解除されてドアが開くキー入力方式の電子式ロック装置、無線で錠部からキーに電源が供給されてキーからパスワードコードが出力されるように動作することで錠のロックキングが解除されてドアが開く無線方式の電子式ロック装置などがある。
【０００３】
上記接触方式の電子式ロック装置は、パスワードが内蔵されているキーを錠に入れることで錠から電源がキーに供給されることによってキーの内部チップが作動してキーの内部チップからパスワードコードが錠に伝達され、上記のパスワードコードが正しいパスワードの場合に錠のロックキングが解除される動作をする。
【０００４】
上記接触式の電子式ロック装置のように外部(錠)から電源が供給されて作動するチップとしては、ダラスセミコンダクター(ＤＡＬＬＡＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ)社のＤＳ２４０１などのように外部電源が供給されてＩＤ値を出力するデジタル装置が用いられる。
【０００５】
しかし、このような従来のダラスセマイコンダクター(ＤＡＬＬＡＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ)社のＤＳ２４０１などのように外部電源が供給されてＩＤ値を出力するデジタル装置は、単純に保存されたＩＤ値を出力する単方向装置として、両方向通信機能が提供されない問題点がある。
【０００６】
また、従来のダラスセミコンダクター(ＤＡＬＬＡＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ)社のＤＳ２４０１などのように外部電源が供給されてＩＤ値を出力するデジタル装置は、両方向通信が支援されないことからプロセッシング機能が提供されない問題点がある。
【０００７】
また、従来のダラスセミコンダクター(ＤＡＬＬＡＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ)社のＤＳ２４０１などのように外部電源が供給されてＩＤ値を出力するデジタル装置は、プロセッシング機能が支援されないことから認証機能が提供されない問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、従来の問題点を解決するためになされたものであって、その目的は、マスター装置とスレイブ装置との間の両方向通信機能、プロセッシング機能、認証機能などが提供されると同時に、レディーパケット信号、読み取りパケット信号、書き込みパケット信号などを効率的に定義することで、システムの速度及び効率性を向上させることができる、外部電源が供給されて作動するデジタル装置及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００９】
上述の目的を達成するための本発明の装置の構成は、電源を供給するための電源部と、上記電源部に連結され、入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するワンワイヤインターフェースと、上記のワンワイヤインターフェースにクロックを提供するための発振器と、上記のワンワイヤインターフェースの判断結果によってリセット、レディー、読み取り、書き込み動作を行う制御部と、データを保存するためのメモリーと、時間情報を提供するためのタイマーと、データを暗号化するためのＲＮＧ(ｒａｎｄｏｍ ｎｕｍｂｅｒ ｇｅｎｅｒａｔｏｒ)を含んでなる。
【００１０】
本発明の装置の他の構成は、上記のメモリーに外部データを書き込めるようにするため、デジタル装置に内蔵されるプログラム書き込みインターフェースをさらに含んでなることが好ましい。
【００１１】
また、上述の目的を達成するための本発明の方法の構成は、動作がスタートすれば、入力された信号がリセットパケット信号なのか、レディーパケット信号なのか、読み取りパケット信号なのか、書き込みパケット信号なのかどうかを判断する段階を含んでなり、上記リセットパケット信号のタイミング構成は、ロー状態のリセット区間(ＲＥＳＥＴ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、ロー状態の応答区間(ＲＡＣＫ、Ｒｅｓｅｔ ＡＣＫ)からなり、上記レディーパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、レディー応答データ(ＲＥＡＤＹ)と、データ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなり、上記読み取りパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)と、データ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなり、上記書き込みパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)とデータ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなる。
【００１２】
本発明の方法の他の構成において、上記のリセットパケット信号のリセット区間(ＲＥＳＥＴ)の時間(ＴＲＥＳＥＴ)は４ＴＵＮＩＴ≦ＴＲＥＳＥＴであり、応答スタート時間(ＴＲＡＣＫ_ＳＴＡＲＴ)はＴＲＡＣＫ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、応答終了時間(ＴＲＡＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴからなることが好ましい。
【００１３】
本発明の方法の他の構成において、上記のレディーパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、レディースタート時間(ＴＲＥＡＤＹ_ＳＴＡＲＴ)はＴＲＥＡＤＹ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＬであり、レディー終了時間(ＴＲＥＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＥＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、レディー間隔時間(ＴＲＥＣＫ_ＩＮＴＶ)は１０ＴＵＮＩＴ≦ＴＲＥＡＤＹ_ＩＮＴＶからなることが好ましい。
【００１４】
本発明の方法の他の構成において、上記の読み取りパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、読み取りスタート時間(ＴＲＥＡＤ_ＳＴＡＲＴ)はＴＲＥＡＤ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、読み取り終了時間(ＴＲＥＡＤ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、読み取り間隔時間(ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶであり、読み取りバイト間隔時間(ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶからなることが好ましい。
【００１５】
本発明の方法の他の構成において、上記の書き込みパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、書き込みスタート時間(ＴＷＲＩＴＥ_ＳＴＡＲＴ)はＴＷＲＩＴＥ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、書き込み終了時間(ＴＷＲＩＴＥ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＷＲＩＴＥ_ＥＮＤ≦３ＴＵＮＩＴであり、書き込みビット間隔時間(ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶであり、書き込みバイト間隔時間(ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶからなることが好ましい。
【発明の効果】
【００１６】
本発明は、マスター装置とスレイブ装置との間の両方向通信機能、プロセッシング機能、認証機能などが提供されると共に、レディーパケット信号、読み取りパケット信号、書き込みパケット信号などを効率的に定義することからシステムの速度及び効率性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の属する技術分野の通常の知識を有する者が容易に実施できるように、この発明の実施形態について図面に基づいて説明する。また、本発明の目的、作用、効果を含むその他の目的、特徴、動作上の利点は、好ましい実施形態の説明によって明確になるだろう。
【００１８】
図１は、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の全体ブロック構成図である。図１に示すように、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の構成は、電源を供給するための電源部２４と、上記の電源部２４に連結されて入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するワンワイヤインターフェース２３と、上記ワンワイヤインターフェース２３にクロックを提供するための発振器２２と、上記ワンワイヤインターフェース２３の判断結果によってリセット、レディー、読み取り、書き込み動作を行う制御部２１と、データを保存するためのラム２５及びロム(ＲｅａｄＯｎｌｙＭｅｍｏｒｙ)２６と、時間情報を提供するためのタイマー２７と、データを暗号化するためのＲＮＧ２８と、上記メモリーに外部データを書き込めるようにするためにデジタル装置に内蔵されるチッププログラム書き込みインターフェース２９とを含んでなる。
【００１９】
図２は、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の電源部の回路構成図である。図２に示すように、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の電源部２４の構成は、フルアップ抵抗(Ｒ)と、データ信号線(ＤＡＴＡ)が順方向に連結されている整流ダイオード(Ｄ)と、上記の整流ダイオード(Ｄ)のカソードと接地(ＧＮＤ)との間に連結されている平滑キャパシタ(Ｃ)とを含んでなる。
【００２０】
図３は、本発明の一実施形態による外部電源が供給されて作動するデジタル装置のワンワイヤインターフェースのブロック構成図である。図３に示すように、本発明の一実施形態による外部電源が供給されて作動するデジタル装置のワンワイヤインターフェース２３の構成は、入力信号の幅を制御するためのユニット幅カウンタ２３１と、入力信号の幅を調整するためのユニット幅コンバータ２３２と、１バイトの入力信号データを保存するための１バイトバッファ２３３と、入力信号のＣＲＣを保存するためのＣＲＣバッファ２３４と、上記ＣＲＣを比較するためのＣＲＣ比較器２３５と、入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するメインコントローラ２３６と、ラム２５を制御するためのラムコントローラ２３７とを含んでなる。
【００２１】
図８は、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の制御方法の動作手順図である。図８に示すように、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の制御方法は、動作がスタートする段階Ｓ１０と、入力された信号がリセットパケット信号なのかどうかを判断する段階Ｓ２０と、入力された信号がリセットパケット信号ではない場合に入力された信号がレディーパケット信号なのかどうかを判断する段階Ｓ３０と、入力された信号がレディーパケット信号ではない場合に入力された信号が読み取りパケット信号または書き込みパケット信号なのかどうかを判断する段階Ｓ４０の動作手順図である。
【００２２】
上記の構成による、本発明の一実施形態に係る外部電源が供給されて作動するデジタル装置及びその制御方法の作用は、次のようになる。
【００２３】
接触式の電子式ロック装置のように錠１とキー２が結合されることで錠１から電源がデータ信号線(ＤＡＴＡ)を介して電源部２４に供給される。
【００２４】
電源部２４は、このように錠１から供給された電源を、ダイオード(Ｄ)を利用して整流し、平滑キャパシタ(Ｃ)を利用して平滑させた後、システム内の各部位に供給されるようにする。
【００２５】
電源部２４によって整流及び平滑された電源が供給されることで動作がスタートすれば（Ｓ１０）、データ信号線(ＤＡＴＡ)を介して入力される信号がワンワイヤインターフェース２３のユニット幅コンバータ２３２を経て１バイトバッファ２３３に送信されることで、１バイトバッファ２３３に１バイトのデータがバッファリングされた後にメインコントローラ２３６に伝達される。
【００２６】
ワンワイヤインターフェース２３のメインコントローラ２３６は、入力された１バイトのデータがリセットパケット信号なのかどうかを判断する（Ｓ２０）。
【００２７】
上記リセットパケット信号のタイミング構成は、図４に示すように、ロー状態のリセット区間(ＲＥＳＥＴ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、ロー状態の応答区間(ＲＡＣＫ)からなり、リセット区間(ＲＥＳＥＴ)の時間(ＴＲＥＳＥＴ)は４ＴＵＮＩＴ≦ＴＲＥＳＥＴであり、応答スタート時間(ＴＲＡＣＫ_ＳＴＡＲＴ)はＴＲＡＣＫ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、応答終了時間(ＴＲＡＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴである。
【００２８】
入力信号がリセットパケット信号の場合、ワンワイヤインターフェース２３のメインコントローラ２３６はリセットパケット信号が受信されたことを制御部２１に送信する。
【００２９】
しかし、入力信号がリセットパケット信号ではない場合、ワンワイヤインターフェース２３のメインコントローラ２３６は入力信号がレディーパケット信号なのかどうかを判断する（Ｓ３０）。
【００３０】
上記レディーパケット信号のタイミング構成は、図５に示すように、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、レディー応答データ(ＲＥＡＤＹ)とデータ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなり、上記要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、レディースタート時間(ＴＲＥＡＤＹ_ＳＴＡＲＴ)はＴＲＥＡＤＹ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＬであり、レディー終了時間(ＴＲＥＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＥＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、レディー間隔時間(ＴＲＥＣＫ_ＩＮＴＶ)は１０ＴＵＮＩＴ≦ＴＲＥＡＤＹ_ＩＮＴＶである。
【００３１】
入力信号がレディーパケット信号の場合、ワンワイヤインターフェース２３のメインコントローラはスレイブ装置からマスター装置に転送するデータがある場合または受信する準備ができている場合、レディー応答データ(ＲＥＡＤＹ)をロー状態にし、スレイブ装置からマスター装置に転送するデータがない場合または受信する準備ができていない場合、レディー応答データ(ＲＥＡＤＹ)をハイ状態にし、マスター装置である制御部２１に送信する。
【００３２】
しかし、入力信号がレディーパケット信号ではない場合、ワンワイヤインターフェース２３のメインコントローラ２３６は、入力信号が読み取りパケット信号または書き込みパケット信号なのかどうかを判断する（Ｓ４０）。
【００３３】
上記読み取りパケット信号のタイミング構成は、図６に示すように、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)とデータ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなり、上記要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、読み取りスタート時間(ＴＲＥＡＤ_ＳＴＡＲＴ)はＴＲＥＡＤ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、読み取り終了時間(ＴＲＥＡＤ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、読み取り間隔時間(ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶであり、読み取りバイト間隔時間(ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶである。
【００３４】
また、上記書き込みパケット信号のタイミング構成は、図７に示すように、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)とデータ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなり、上記要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、書き込みスタート時間(ＴＷＲＩＴＥ_ＳＴＡＲＴ)はＴＷＲＩＴＥ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、書き込み終了時間(ＴＷＲＩＴＥ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＷＲＩＴＥ_ＥＮＤ≦３ＴＵＮＩＴであり、書き込みビット間隔時間(ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶであり、書き込みバイト間隔時間(ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶである。
【００３５】
入力信号が読み取りパケット信号または書き込みパケット信号の場合、ワンワイヤインターフェース２３のメインコントローラ２３６は読み取りパケット信号または書き込みパケット信号が受信されたことを制御部２１に送信する。
【００３６】
このようにワンワイヤインターフェース２３のメインコントローラ２３６は、入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断して制御部２１に送信をするようになり、制御部２１はこのようにワンワイヤインターフェース２３から入力される信号によってリセット、レディー、読み取り、書き込み動作のようなプロセッシング機能を行うようになる。
【００３７】
上記読み取り及び書き込みを行う過程において、制御部２１はワンワイヤからなるデータ信号線(ＤＡＴＡ)を介して錠１側のデジタル装置と両方向通信を行い、すなわち、マスター装置とスレイブ装置との間の両方向通信を行い、このような通信機能を介して認証データを利用して錠１を認証することもできる。
【００３８】
一方、使用者は、デジタル装置に内蔵されるチッププログラム書き込みインターフェース２９を利用して、上記のデジタル装置の内部メモリーに外部データ及び命令を書き込むことができる。
【００３９】
以上、本発明は、上述した特定の好適な実施例に限定されるものではなく、特許請求範囲から請求する本発明の基本概念に基づき、当該技術分野における通常の知識を有する者であれば、様々な実施変形が可能であり、そのような変形は本発明の特許請求範囲に属するものである。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態による外部電源が供給されて作動するデジタル装置の全体ブロック構成図である。
【図２】本発明の一実施形態による外部電源が供給されて作動するデジタル装置の電源部の回路構成図である。
【図３】本発明の一実施形態による外部電源が供給されて作動するデジタル装置のワンワイヤインターフェースのブロック構成図である。
【図４】本発明の一実施形態による外部電源が供給されて作動するデジタル装置のリセットパケット信号のタイミング構成図である。
【図５】本発明の一実施形態による外部電源が供給されて作動するデジタル装置のレディーパケット信号のタイミング構成図である。
【図６】本発明の一実施形態による外部電源が供給されて作動するデジタル装置の読み取りパケット信号のタイミング構成図である。
【図７】本発明の一実施形態による外部電源が供給されて作動するデジタル装置の書き込みパケット信号のタイミング構成図である。
【図８】本発明の一実施形態による外部電源が供給されて作動するデジタル装置の制御方法の動作手順図である。
【符号の説明】
【００４１】
２１…制御部
２２…発振器
２３…ワンワイヤインターフェース
２４…電源部
２５…ラム
２６…ロム(ＲｅａｄＯｎｌｙＭｅｍｏｒｙ)
２７…タイマー
２８…ＲＮＧ
２９…チッププログラム書き込みインターフェース
【技術分野】
【０００１】
本発明は、デジタル装置分野に関し、より詳しくは、マスター装置とスレイブ装置との間の両方向通信機能、プロセッシング機能、認証機能などが提供されるようにすると同時に、レディーパケット信号、読み取りパケット信号、書き込みパケット信号などを効率的に定義することで、システムの速度及び効率性を向上させることができる、外部電源が供給されて作動するデジタル装置及びその制御方法に関する。
【背景技術】
【０００２】
機械式ロック装置よりは電子式ロック装置が、相対的に安全性がさらに高いという認識のため一般に広く利用されており、上記電子式ロック装置としては、パスワードコードが内蔵されているキーを利用してパスワードコードを自動に入力して錠のロッキングが解除されてドアが開く接触方式の電子式ロック装置、キーパッドを設置してロックキングされた後に使用者がキーパッドを介してパスワードを入力させることで錠のロックキングが解除されてドアが開くキー入力方式の電子式ロック装置、無線で錠部からキーに電源が供給されてキーからパスワードコードが出力されるように動作することで錠のロックキングが解除されてドアが開く無線方式の電子式ロック装置などがある。
【０００３】
上記接触方式の電子式ロック装置は、パスワードが内蔵されているキーを錠に入れることで錠から電源がキーに供給されることによってキーの内部チップが作動してキーの内部チップからパスワードコードが錠に伝達され、上記のパスワードコードが正しいパスワードの場合に錠のロックキングが解除される動作をする。
【０００４】
上記接触式の電子式ロック装置のように外部(錠)から電源が供給されて作動するチップとしては、ダラスセミコンダクター(ＤＡＬＬＡＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ)社のＤＳ２４０１などのように外部電源が供給されてＩＤ値を出力するデジタル装置が用いられる。
【０００５】
しかし、このような従来のダラスセマイコンダクター(ＤＡＬＬＡＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ)社のＤＳ２４０１などのように外部電源が供給されてＩＤ値を出力するデジタル装置は、単純に保存されたＩＤ値を出力する単方向装置として、両方向通信機能が提供されない問題点がある。
【０００６】
また、従来のダラスセミコンダクター(ＤＡＬＬＡＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ)社のＤＳ２４０１などのように外部電源が供給されてＩＤ値を出力するデジタル装置は、両方向通信が支援されないことからプロセッシング機能が提供されない問題点がある。
【０００７】
また、従来のダラスセミコンダクター(ＤＡＬＬＡＳ ＳＥＭＩＣＯＮＤＵＣＴＯＲ)社のＤＳ２４０１などのように外部電源が供給されてＩＤ値を出力するデジタル装置は、プロセッシング機能が支援されないことから認証機能が提供されない問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、従来の問題点を解決するためになされたものであって、その目的は、マスター装置とスレイブ装置との間の両方向通信機能、プロセッシング機能、認証機能などが提供されると同時に、レディーパケット信号、読み取りパケット信号、書き込みパケット信号などを効率的に定義することで、システムの速度及び効率性を向上させることができる、外部電源が供給されて作動するデジタル装置及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００９】
上述の目的を達成するための本発明の装置の構成は、電源を供給するための電源部と、上記電源部に連結され、入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するワンワイヤインターフェースと、上記のワンワイヤインターフェースにクロックを提供するための発振器と、上記のワンワイヤインターフェースの判断結果によってリセット、レディー、読み取り、書き込み動作を行う制御部と、データを保存するためのメモリーと、時間情報を提供するためのタイマーと、データを暗号化するためのＲＮＧ(ｒａｎｄｏｍ ｎｕｍｂｅｒ ｇｅｎｅｒａｔｏｒ)を含んでなる。
【００１０】
本発明の装置の他の構成は、上記のメモリーに外部データを書き込めるようにするため、デジタル装置に内蔵されるプログラム書き込みインターフェースをさらに含んでなることが好ましい。
【００１１】
また、上述の目的を達成するための本発明の方法の構成は、動作がスタートすれば、入力された信号がリセットパケット信号なのか、レディーパケット信号なのか、読み取りパケット信号なのか、書き込みパケット信号なのかどうかを判断する段階を含んでなり、上記リセットパケット信号のタイミング構成は、ロー状態のリセット区間(ＲＥＳＥＴ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、ロー状態の応答区間(ＲＡＣＫ、Ｒｅｓｅｔ ＡＣＫ)からなり、上記レディーパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、レディー応答データ(ＲＥＡＤＹ)と、データ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなり、上記読み取りパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)と、データ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなり、上記書き込みパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)とデータ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなる。
【００１２】
本発明の方法の他の構成において、上記のリセットパケット信号のリセット区間(ＲＥＳＥＴ)の時間(ＴＲＥＳＥＴ)は４ＴＵＮＩＴ≦ＴＲＥＳＥＴであり、応答スタート時間(ＴＲＡＣＫ_ＳＴＡＲＴ)はＴＲＡＣＫ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、応答終了時間(ＴＲＡＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴからなることが好ましい。
【００１３】
本発明の方法の他の構成において、上記のレディーパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、レディースタート時間(ＴＲＥＡＤＹ_ＳＴＡＲＴ)はＴＲＥＡＤＹ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＬであり、レディー終了時間(ＴＲＥＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＥＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、レディー間隔時間(ＴＲＥＣＫ_ＩＮＴＶ)は１０ＴＵＮＩＴ≦ＴＲＥＡＤＹ_ＩＮＴＶからなることが好ましい。
【００１４】
本発明の方法の他の構成において、上記の読み取りパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、読み取りスタート時間(ＴＲＥＡＤ_ＳＴＡＲＴ)はＴＲＥＡＤ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、読み取り終了時間(ＴＲＥＡＤ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、読み取り間隔時間(ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶであり、読み取りバイト間隔時間(ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶからなることが好ましい。
【００１５】
本発明の方法の他の構成において、上記の書き込みパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、書き込みスタート時間(ＴＷＲＩＴＥ_ＳＴＡＲＴ)はＴＷＲＩＴＥ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、書き込み終了時間(ＴＷＲＩＴＥ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＷＲＩＴＥ_ＥＮＤ≦３ＴＵＮＩＴであり、書き込みビット間隔時間(ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶであり、書き込みバイト間隔時間(ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶからなることが好ましい。
【発明の効果】
【００１６】
本発明は、マスター装置とスレイブ装置との間の両方向通信機能、プロセッシング機能、認証機能などが提供されると共に、レディーパケット信号、読み取りパケット信号、書き込みパケット信号などを効率的に定義することからシステムの速度及び効率性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の属する技術分野の通常の知識を有する者が容易に実施できるように、この発明の実施形態について図面に基づいて説明する。また、本発明の目的、作用、効果を含むその他の目的、特徴、動作上の利点は、好ましい実施形態の説明によって明確になるだろう。
【００１８】
図１は、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の全体ブロック構成図である。図１に示すように、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の構成は、電源を供給するための電源部２４と、上記の電源部２４に連結されて入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するワンワイヤインターフェース２３と、上記ワンワイヤインターフェース２３にクロックを提供するための発振器２２と、上記ワンワイヤインターフェース２３の判断結果によってリセット、レディー、読み取り、書き込み動作を行う制御部２１と、データを保存するためのラム２５及びロム(ＲｅａｄＯｎｌｙＭｅｍｏｒｙ)２６と、時間情報を提供するためのタイマー２７と、データを暗号化するためのＲＮＧ２８と、上記メモリーに外部データを書き込めるようにするためにデジタル装置に内蔵されるチッププログラム書き込みインターフェース２９とを含んでなる。
【００１９】
図２は、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の電源部の回路構成図である。図２に示すように、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の電源部２４の構成は、フルアップ抵抗(Ｒ)と、データ信号線(ＤＡＴＡ)が順方向に連結されている整流ダイオード(Ｄ)と、上記の整流ダイオード(Ｄ)のカソードと接地(ＧＮＤ)との間に連結されている平滑キャパシタ(Ｃ)とを含んでなる。
【００２０】
図３は、本発明の一実施形態による外部電源が供給されて作動するデジタル装置のワンワイヤインターフェースのブロック構成図である。図３に示すように、本発明の一実施形態による外部電源が供給されて作動するデジタル装置のワンワイヤインターフェース２３の構成は、入力信号の幅を制御するためのユニット幅カウンタ２３１と、入力信号の幅を調整するためのユニット幅コンバータ２３２と、１バイトの入力信号データを保存するための１バイトバッファ２３３と、入力信号のＣＲＣを保存するためのＣＲＣバッファ２３４と、上記ＣＲＣを比較するためのＣＲＣ比較器２３５と、入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するメインコントローラ２３６と、ラム２５を制御するためのラムコントローラ２３７とを含んでなる。
【００２１】
図８は、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の制御方法の動作手順図である。図８に示すように、本発明の一実施形態による外部電源が供給されて作動するデジタル装置の制御方法は、動作がスタートする段階Ｓ１０と、入力された信号がリセットパケット信号なのかどうかを判断する段階Ｓ２０と、入力された信号がリセットパケット信号ではない場合に入力された信号がレディーパケット信号なのかどうかを判断する段階Ｓ３０と、入力された信号がレディーパケット信号ではない場合に入力された信号が読み取りパケット信号または書き込みパケット信号なのかどうかを判断する段階Ｓ４０の動作手順図である。
【００２２】
上記の構成による、本発明の一実施形態に係る外部電源が供給されて作動するデジタル装置及びその制御方法の作用は、次のようになる。
【００２３】
接触式の電子式ロック装置のように錠１とキー２が結合されることで錠１から電源がデータ信号線(ＤＡＴＡ)を介して電源部２４に供給される。
【００２４】
電源部２４は、このように錠１から供給された電源を、ダイオード(Ｄ)を利用して整流し、平滑キャパシタ(Ｃ)を利用して平滑させた後、システム内の各部位に供給されるようにする。
【００２５】
電源部２４によって整流及び平滑された電源が供給されることで動作がスタートすれば（Ｓ１０）、データ信号線(ＤＡＴＡ)を介して入力される信号がワンワイヤインターフェース２３のユニット幅コンバータ２３２を経て１バイトバッファ２３３に送信されることで、１バイトバッファ２３３に１バイトのデータがバッファリングされた後にメインコントローラ２３６に伝達される。
【００２６】
ワンワイヤインターフェース２３のメインコントローラ２３６は、入力された１バイトのデータがリセットパケット信号なのかどうかを判断する（Ｓ２０）。
【００２７】
上記リセットパケット信号のタイミング構成は、図４に示すように、ロー状態のリセット区間(ＲＥＳＥＴ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、ロー状態の応答区間(ＲＡＣＫ)からなり、リセット区間(ＲＥＳＥＴ)の時間(ＴＲＥＳＥＴ)は４ＴＵＮＩＴ≦ＴＲＥＳＥＴであり、応答スタート時間(ＴＲＡＣＫ_ＳＴＡＲＴ)はＴＲＡＣＫ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、応答終了時間(ＴＲＡＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴである。
【００２８】
入力信号がリセットパケット信号の場合、ワンワイヤインターフェース２３のメインコントローラ２３６はリセットパケット信号が受信されたことを制御部２１に送信する。
【００２９】
しかし、入力信号がリセットパケット信号ではない場合、ワンワイヤインターフェース２３のメインコントローラ２３６は入力信号がレディーパケット信号なのかどうかを判断する（Ｓ３０）。
【００３０】
上記レディーパケット信号のタイミング構成は、図５に示すように、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、レディー応答データ(ＲＥＡＤＹ)とデータ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなり、上記要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、レディースタート時間(ＴＲＥＡＤＹ_ＳＴＡＲＴ)はＴＲＥＡＤＹ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＬであり、レディー終了時間(ＴＲＥＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＥＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、レディー間隔時間(ＴＲＥＣＫ_ＩＮＴＶ)は１０ＴＵＮＩＴ≦ＴＲＥＡＤＹ_ＩＮＴＶである。
【００３１】
入力信号がレディーパケット信号の場合、ワンワイヤインターフェース２３のメインコントローラはスレイブ装置からマスター装置に転送するデータがある場合または受信する準備ができている場合、レディー応答データ(ＲＥＡＤＹ)をロー状態にし、スレイブ装置からマスター装置に転送するデータがない場合または受信する準備ができていない場合、レディー応答データ(ＲＥＡＤＹ)をハイ状態にし、マスター装置である制御部２１に送信する。
【００３２】
しかし、入力信号がレディーパケット信号ではない場合、ワンワイヤインターフェース２３のメインコントローラ２３６は、入力信号が読み取りパケット信号または書き込みパケット信号なのかどうかを判断する（Ｓ４０）。
【００３３】
上記読み取りパケット信号のタイミング構成は、図６に示すように、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)とデータ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなり、上記要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、読み取りスタート時間(ＴＲＥＡＤ_ＳＴＡＲＴ)はＴＲＥＡＤ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、読み取り終了時間(ＴＲＥＡＤ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、読み取り間隔時間(ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶであり、読み取りバイト間隔時間(ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶである。
【００３４】
また、上記書き込みパケット信号のタイミング構成は、図７に示すように、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)とデータ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)からなり、上記要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、書き込みスタート時間(ＴＷＲＩＴＥ_ＳＴＡＲＴ)はＴＷＲＩＴＥ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、書き込み終了時間(ＴＷＲＩＴＥ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＷＲＩＴＥ_ＥＮＤ≦３ＴＵＮＩＴであり、書き込みビット間隔時間(ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶであり、書き込みバイト間隔時間(ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶである。
【００３５】
入力信号が読み取りパケット信号または書き込みパケット信号の場合、ワンワイヤインターフェース２３のメインコントローラ２３６は読み取りパケット信号または書き込みパケット信号が受信されたことを制御部２１に送信する。
【００３６】
このようにワンワイヤインターフェース２３のメインコントローラ２３６は、入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断して制御部２１に送信をするようになり、制御部２１はこのようにワンワイヤインターフェース２３から入力される信号によってリセット、レディー、読み取り、書き込み動作のようなプロセッシング機能を行うようになる。
【００３７】
上記読み取り及び書き込みを行う過程において、制御部２１はワンワイヤからなるデータ信号線(ＤＡＴＡ)を介して錠１側のデジタル装置と両方向通信を行い、すなわち、マスター装置とスレイブ装置との間の両方向通信を行い、このような通信機能を介して認証データを利用して錠１を認証することもできる。
【００３８】
一方、使用者は、デジタル装置に内蔵されるチッププログラム書き込みインターフェース２９を利用して、上記のデジタル装置の内部メモリーに外部データ及び命令を書き込むことができる。
【００３９】
以上、本発明は、上述した特定の好適な実施例に限定されるものではなく、特許請求範囲から請求する本発明の基本概念に基づき、当該技術分野における通常の知識を有する者であれば、様々な実施変形が可能であり、そのような変形は本発明の特許請求範囲に属するものである。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態による外部電源が供給されて作動するデジタル装置の全体ブロック構成図である。
【図２】本発明の一実施形態による外部電源が供給されて作動するデジタル装置の電源部の回路構成図である。
【図３】本発明の一実施形態による外部電源が供給されて作動するデジタル装置のワンワイヤインターフェースのブロック構成図である。
【図４】本発明の一実施形態による外部電源が供給されて作動するデジタル装置のリセットパケット信号のタイミング構成図である。
【図５】本発明の一実施形態による外部電源が供給されて作動するデジタル装置のレディーパケット信号のタイミング構成図である。
【図６】本発明の一実施形態による外部電源が供給されて作動するデジタル装置の読み取りパケット信号のタイミング構成図である。
【図７】本発明の一実施形態による外部電源が供給されて作動するデジタル装置の書き込みパケット信号のタイミング構成図である。
【図８】本発明の一実施形態による外部電源が供給されて作動するデジタル装置の制御方法の動作手順図である。
【符号の説明】
【００４１】
２１…制御部
２２…発振器
２３…ワンワイヤインターフェース
２４…電源部
２５…ラム
２６…ロム(ＲｅａｄＯｎｌｙＭｅｍｏｒｙ)
２７…タイマー
２８…ＲＮＧ
２９…チッププログラム書き込みインターフェース
【特許請求の範囲】
【請求項１】
電源を供給するための電源部と、
前記電源部に連結され、入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するワンワイヤインターフェースと、
前記ワンワイヤインターフェースにクロックを提供するための発振器と、
前記ワンワイヤインターフェースの判断結果によってリセット、レディー、読み取り、書き込みなどの動作を行う制御部と、
データを保存するためのラム及びロム(ＲｅａｄＯｎｌｙＭｅｍｏｒｙ)と、
時間情報を提供するためのタイマーと、
データを暗号化するためのＲＮＧと
を含んでなることを特徴とする外部電源が供給されて作動するデジタル装置。
【請求項２】
前記メモリーに外部データを書込めるようにデジタル装置に内蔵されるチッププログラム書き込みインターフェースをさらに含んでなることを特徴とする請求項１に記載の外部電源が供給されて作動するデジタル装置。
【請求項３】
前記電源部の構成は、
フルアップ抵抗と、
データ信号線が順方向に連結されている整流ダイオードと、
前記整流ダイオードのカソードと接地との間に連結されている平滑キャパシタと
を含んでなることを特徴とする請求項１または請求項２に記載の外部電源が供給されて作動するデジタル装置。
【請求項４】
前記ワンワイヤインターフェースの構成は、
入力信号の幅を制御するためのユニット幅カウンタと、
入力信号の幅を調整するためのユニット幅コンバータと、
１バイトの入力信号データを保存するための１バイトバッファと、
入力信号のＣＲＣを保存するためのＣＲＣバッファと、
前記ＣＲＣを比較するためのＣＲＣ比較器と、
入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するメインコントローラと、
ラムを制御するためのラムコントローラと
を含んでなることを特徴とする請求項１または請求項２に記載の外部電源が供給されて作動するデジタル装置。
【請求項５】
動作がスタートされて入力された信号がリセットパケット信号なのか、レディーパケット信号なのか、読み取りパケット信号なのか、書き込みパケット信号なのかどうかを判断する段階を含んでなり、
前記リセットパケット信号のタイミング構成は、ロー状態のリセット区間(ＲＥＳＥＴ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、ロー状態の応答区間(ＲＡＣＫ、Ｒｅａｄ ＡＣＫ)とからなり、
前記レディーパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、レディー応答データ(ＲＥＡＤＹ)と、データ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)とからなり、
前記読み取りパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)と、データ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)とからなり、
前記書き込みパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)と、データ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)とからなることを特徴とする外部電源が供給されて作動するデジタル装置の制御方法。
【請求項６】
前記リセットパケット信号のリセット区間(ＲＥＳＥＴ)の時間(ＴＲＥＳＥＴ)は４ＴＵＮＩＴ≦ＴＲＥＳＥＴであり、応答スタート時間(ＴＲＡＣＫ_ＳＴＡＲＴ)はＴＲＡＣＫ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、応答終了時間(ＴＲＡＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴであることを特徴とする請求項５に記載の外部電源が供給されて作動するデジタル装置の制御方法。
【請求項７】
前記レディーパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、レディースタート時間(ＴＲＥＡＤＹ_ＳＴＡＲＴ)はＴＲＥＡＤＹ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＬであり、レディー終了時間(ＴＲＥＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＥＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、レディー間隔時間(ＴＲＥＣＫ_ＩＮＴＶ)は１０ＴＵＮＩＴ≦ＴＲＥＡＤＹ_ＩＮＴＶであることを特徴とする請求項５に記載の外部電源が供給されて作動するデジタル装置の制御方法。
【請求項８】
前記読み取りパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、読み取りスタート時間(ＴＲＥＡＤ_ＳＴＡＲＴ)はＴＲＥＡＤ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、読み取り終了時間(ＴＲＥＡＤ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、読み取り間隔時間(ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶであり、読み取りバイト間隔時間(ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶであることを特徴とする請求項５に記載の外部電源が供給されて作動するデジタル装置の制御方法。
【請求項９】
前記書き込みパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)は、ＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、書き込みスタート時間(ＴＷＲＩＴＥ_ＳＴＡＲＴ)はＴＷＲＩＴＥ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、書き込み終了時間(ＴＷＲＩＴＥ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＷＲＩＴＥ_ＥＮＤ≦３ＴＵＮＩＴであり、書き込みビート間隔時間(ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶであり、書き込みバイト間隔時間(ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶであることを特徴とする請求項５に記載の外部電源が供給されて作動するデジタル装置の制御方法。
【請求項１】
電源を供給するための電源部と、
前記電源部に連結され、入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するワンワイヤインターフェースと、
前記ワンワイヤインターフェースにクロックを提供するための発振器と、
前記ワンワイヤインターフェースの判断結果によってリセット、レディー、読み取り、書き込みなどの動作を行う制御部と、
データを保存するためのラム及びロム(ＲｅａｄＯｎｌｙＭｅｍｏｒｙ)と、
時間情報を提供するためのタイマーと、
データを暗号化するためのＲＮＧと
を含んでなることを特徴とする外部電源が供給されて作動するデジタル装置。
【請求項２】
前記メモリーに外部データを書込めるようにデジタル装置に内蔵されるチッププログラム書き込みインターフェースをさらに含んでなることを特徴とする請求項１に記載の外部電源が供給されて作動するデジタル装置。
【請求項３】
前記電源部の構成は、
フルアップ抵抗と、
データ信号線が順方向に連結されている整流ダイオードと、
前記整流ダイオードのカソードと接地との間に連結されている平滑キャパシタと
を含んでなることを特徴とする請求項１または請求項２に記載の外部電源が供給されて作動するデジタル装置。
【請求項４】
前記ワンワイヤインターフェースの構成は、
入力信号の幅を制御するためのユニット幅カウンタと、
入力信号の幅を調整するためのユニット幅コンバータと、
１バイトの入力信号データを保存するための１バイトバッファと、
入力信号のＣＲＣを保存するためのＣＲＣバッファと、
前記ＣＲＣを比較するためのＣＲＣ比較器と、
入力信号がリセット信号なのか、レディー信号なのか、読み取り信号なのか、書き込み信号なのかどうかを判断するメインコントローラと、
ラムを制御するためのラムコントローラと
を含んでなることを特徴とする請求項１または請求項２に記載の外部電源が供給されて作動するデジタル装置。
【請求項５】
動作がスタートされて入力された信号がリセットパケット信号なのか、レディーパケット信号なのか、読み取りパケット信号なのか、書き込みパケット信号なのかどうかを判断する段階を含んでなり、
前記リセットパケット信号のタイミング構成は、ロー状態のリセット区間(ＲＥＳＥＴ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、ロー状態の応答区間(ＲＡＣＫ、Ｒｅａｄ ＡＣＫ)とからなり、
前記レディーパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、レディー応答データ(ＲＥＡＤＹ)と、データ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)とからなり、
前記読み取りパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)と、データ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)とからなり、
前記書き込みパケット信号のタイミング構成は、ロー状態の要請区間(ＲＥＱ)と、ハイ状態のホールド区間(ＨＯＬＤ)と、データ区間(ＤＡＴＡ)と、データ処理区間(ＢＩＴ ＩＮＴＥＲＶＡＬ)とからなることを特徴とする外部電源が供給されて作動するデジタル装置の制御方法。
【請求項６】
前記リセットパケット信号のリセット区間(ＲＥＳＥＴ)の時間(ＴＲＥＳＥＴ)は４ＴＵＮＩＴ≦ＴＲＥＳＥＴであり、応答スタート時間(ＴＲＡＣＫ_ＳＴＡＲＴ)はＴＲＡＣＫ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、応答終了時間(ＴＲＡＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴであることを特徴とする請求項５に記載の外部電源が供給されて作動するデジタル装置の制御方法。
【請求項７】
前記レディーパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、レディースタート時間(ＴＲＥＡＤＹ_ＳＴＡＲＴ)はＴＲＥＡＤＹ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＬであり、レディー終了時間(ＴＲＥＣＫ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＥＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、レディー間隔時間(ＴＲＥＣＫ_ＩＮＴＶ)は１０ＴＵＮＩＴ≦ＴＲＥＡＤＹ_ＩＮＴＶであることを特徴とする請求項５に記載の外部電源が供給されて作動するデジタル装置の制御方法。
【請求項８】
前記読み取りパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)はＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、読み取りスタート時間(ＴＲＥＡＤ_ＳＴＡＲＴ)はＴＲＥＡＤ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、読み取り終了時間(ＴＲＥＡＤ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＬ≦ＴＲＡＣＫ_ＥＮＤ≦３ＴＵＮＩＴであり、読み取り間隔時間(ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＩＴ_ＩＮＴＶであり、読み取りバイト間隔時間(ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＲＥＡＤ_ＢＹＴＥ_ＩＮＴＶであることを特徴とする請求項５に記載の外部電源が供給されて作動するデジタル装置の制御方法。
【請求項９】
前記書き込みパケット信号の要請区間(ＲＥＱ)の時間(ＴＲＥＱ)は、ＴＵＮＩＴ-ＴＣＬＯＣＫ≦ＴＲＥＱ≦ＴＵＮＩＴであり、書き込みスタート時間(ＴＷＲＩＴＥ_ＳＴＡＲＴ)はＴＷＲＩＴＥ_ＳＴＡＲＴ≦ＴＵＮＩＴ+ＴＣＬＯＣＫであり、書き込み終了時間(ＴＷＲＩＴＥ_ＥＮＤ)は２ＴＵＮＩＴ+ＴＣＬＯＣＫ≦ＴＷＲＩＴＥ_ＥＮＤ≦３ＴＵＮＩＴであり、書き込みビート間隔時間(ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶ)は６ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＩＴ_ＩＮＴＶであり、書き込みバイト間隔時間(ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶ)は２ＴＵＮＩＴ≦ＴＷＲＩＴＥ_ＢＹＴＥ_ＩＮＴＶであることを特徴とする請求項５に記載の外部電源が供給されて作動するデジタル装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公表番号】特表２００８−５３２１７２（Ｐ２００８−５３２１７２Ａ）
【公表日】平成２０年８月１４日（２００８．８．１４）
【国際特許分類】
【出願番号】特願２００７−５５７９３１（Ｐ２００７−５５７９３１）
【出願日】平成１８年２月２７日（２００６．２．２７）
【国際出願番号】ＰＣＴ／ＫＲ２００６／０００６７３
【国際公開番号】ＷＯ２００６／０９１０５３
【国際公開日】平成１８年８月３１日（２００６．８．３１）
【出願人】（５０７３６６６４７）ユニパス・カンパニー・リミテッド (2)
【Ｆターム（参考）】
【公表日】平成２０年８月１４日（２００８．８．１４）
【国際特許分類】
【出願日】平成１８年２月２７日（２００６．２．２７）
【国際出願番号】ＰＣＴ／ＫＲ２００６／０００６７３
【国際公開番号】ＷＯ２００６／０９１０５３
【国際公開日】平成１８年８月３１日（２００６．８．３１）
【出願人】（５０７３６６６４７）ユニパス・カンパニー・リミテッド (2)
【Ｆターム（参考）】
[ Back to top ]