多値記録相変化メモリ素子、多値記録相変化チャンネルトランジスタおよびメモリセルアレイ
【課題】多値情報の記録が安定して行えかつ高い信頼性で情報の再生が可能な新規な構造の多値記録相変化メモリ素子を提供する。
【解決手段】多値記録相変化メモリ素子は、第１の電極層（２６）と、第２の電極層（２８）と、第１および第２の電極層（２６、２８）間に設けられ、室温でアモルファス相および結晶相で安定する相変化材料の層を有するメモリ層（３０）とを備え、このメモリ層（３０）は、第１および第２の電極層（２６、２８）間で相互に分離された複数の部分メモリ層（３２、３４、３６、３８）を含む。
【解決手段】多値記録相変化メモリ素子は、第１の電極層（２６）と、第２の電極層（２８）と、第１および第２の電極層（２６、２８）間に設けられ、室温でアモルファス相および結晶相で安定する相変化材料の層を有するメモリ層（３０）とを備え、このメモリ層（３０）は、第１および第２の電極層（２６、２８）間で相互に分離された複数の部分メモリ層（３２、３４、３６、３８）を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、室温で結晶相およびアモルファス相で安定する相変化材料を用いた多値記録相変化メモリ素子、多値記録相変化チャンネルトランジスタ、さらにこれらの素子あるいはトランジスタで構成されるメモリセルアレイに関する。
【背景技術】
【０００２】
例えばカルコゲナイド系の材料は、室温で結晶相およびアモルファス相で安定する特性を有し、それぞれの相で比抵抗が２桁乃至４桁相違する。したがって、このような材料の薄膜を結晶相あるいはアモルファス相のいずれかで安定させることによって情報を書き込み、抵抗値の測定からその薄膜が結晶相かアモルファス相かを判断することにより情報を読み出すようにした、不揮発性のメモリが実現されている。
【０００３】
このようなメモリにおいて、情報、即ち１、０を書き込む場合、相変化材料の薄膜を結晶相からアモルファス相へ、あるいはアモルファス相から結晶層へ相転移させる必要がある。カルコゲナイド系材料では、通常、材料を６３０℃以上に昇温して急冷した場合アモルファス相として固化し、２００℃以上に昇温して徐冷すると結晶相で安定する。相変化材料薄膜の加熱は、薄膜に電流を流すことによって発生するジュール熱を利用して行われる。相変化材料薄膜がアモルファス相に転移した場合、この薄膜の抵抗値は、結晶相に転移した場合の抵抗値に比べて２桁乃至４桁大きい。したがって、相変化材料薄膜に読み出し電圧を印加して流れる電流量を検出することにより、薄膜がアモルファス相か結晶相の何れで安定しているか、即ち書き込まれた情報を読み出すことができる。
【０００４】
最近、このような相変化材料薄膜において、電流の流れる方向に垂直にバイアス電圧を印加することによって電流量の制御が可能であることが見出され、この特性を利用して、メモリ機能とスイッチング機能を有する相変化チャンネルトランジスタが提案されている（特許文献１参照）。この相変化チャンネルトランジスタでは、チャンネル部分を相変化材料で構成することによりメモリ機能を持たせ、かつチャンネル部分を流れる電流をゲート電圧によりオン・オフスイッチングすることにより、情報の書き込み、読み出しのタイミングを制御することができる。したがって、この相変化チャンネルトランジスタを用いてＲＡＭを構成する場合、選択トランジスタとメモリ部とを１個のトランジスタで実現することが可能となり、超高密度のストレージ素子を提供することができる。ちなみに従来のＤＲＡＭでは、選択トランジスタとキャパシタで構成されるメモリ素子とで１個のメモリセルが構成されており、キャパシタを半導体基板上に組み込む必要性からメモリセルの面積が大きくなり、微細化が阻害されている。その結果、メモリセルの高密度化には限度がある。
【０００５】
しかしながら、メモリセルの微細化には限度が有るため、さらに記録密度を上げるために１個の素子に多値情報を書き込む多値記録方式が提案されている（例えば、特許文献２および３参照）。相変化メモリ素子における２値情報の書き込み、読み出しは、メモリ層の全体を例えば結晶相とすることによって“０”を書き込み、全体を例えばアモルファス相とすることによって“１”を書き込むようにし、その状態の抵抗値から“０”、“１”を読み出すようにしている。多値記録を実現するためには、メモリ層が相変化を起こす場合に生じる結晶相のグレインの大きさやその体積率の変化、およびアモルファス相の体積変化を制御して、メモリ層の抵抗値を、全体が結晶相である場合とアモルファス相である場合の中間値に設定する必要がある。
【０００６】
図１は、相変化メモリにおける従来の多値記録方式を説明するための図である。図１（ａ）は、メモリ層２の全体を結晶相（ｃ）とすることによって“０”を記録させた状態を示している。図（ｂ）は、メモリ層２の全体積の例えば１／４をアモルファス（α）相に相転移させることによって“１”を書き込んだ状態を示している。図（ｃ）は、メモリ層２の全体積の例えば１／２をアモルファス相に相転移させることによって“２”を書き込んだ状態を示している。さらに図（ｄ）は、メモリ層２の全体をアモルファス相に転移させることによって“３”を書き込んだ状態を示している。
【０００７】
図１の（ａ）〜（ｄ）に示すように、メモリ層２の一部を段階的にアモルファス化することによって、その抵抗値は、結晶相に起因する低い抵抗値と、アモルファス相に起因する高抵抗値の間で段階的に変化するので、メモリ層２の抵抗値を読み取ることによって、“０”から“３”までの書き込み情報を読み取ることができる。メモリ層２の一部をより段階的にアモルファス化することにより、理論的にはさらに多値の情報記録を行うことができる。なお、メモリ層２全体がアモルファス相である場合を“０”とし、全体が結晶相である場合を“３”としても、同様に中間値の書き込み、読み出しを行うことができることは勿論である。
【０００８】
メモリ層２を（ａ）〜（ｄ）の状態に転移させるには、書き込みパルス数を制御してメモリ層２の温度コントロールを行う必要がある。例えば、１個の書き込みパルスを結晶状態のメモリ層２に印加してメモリ層の一部をアモルファス化し“１”を書き込み、２個の書き込みパルスを印加することによって“２”を書き込み、３個の書き込みパルスを印加することによって“３”を書き込むようにする。
【０００９】
図２に、上記のような多値記録を行うことが可能な、相変化メモリ素子の構造を示す。図２（ａ）は、相変化メモリ素子４の平面図、図（ｂ）は図（ａ）のＡ−Ａ線上断面図である。図２（ａ）および（ｂ）において、６はＳｉ等の半導体基板、８は半導体基板６上に形成されたＳｉＯ2等の絶縁膜、１０、１２は絶縁膜８上に形成された第１、第２の電極層である。カルコゲナイド等の相変化材料で形成されるメモリ層２は、第１、第２の電極層１０、１２間の絶縁膜８上に例えばプラズマＣＶＤ法等によって形成されている。
【００１０】
【特許文献１】特開２００５−９３６１９
【特許文献２】ＷＯ２００５／０３１７２５
【特許文献３】特開２００６−１５５７００
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の多値記録相変化メモリ素子は、上述したように、メモリ層２の結晶相部分とアモルファス相部分の体積率の変化を利用して多値記録を実現している。ところが、この体積率は、メモリ層のサイズの変化、相変化回数等によって変化するので、同じ書き込みパルスを与えた場合でも、アモルファス化される体積にかなりの変動が生じる。したがって、“０”、“１”、“２”、“３”等を記録させる場合の抵抗値のマージンが小さい場合には、多値記録の実現が困難となる。
【００１２】
本発明は、相変化メモリ素子を用いた従来の多値記録方式における上記のような欠点を解決する目的でなされたものであり、多値記録に適した新規な素子構造を提案することによって、多値記録時の抵抗値のマージンが大きく、したがって高い信頼性で多値記録を実現することが可能な、新規な多値記録相変化メモリ素子、多値記録相変化チャンネルトランジスタおよびこれらの素子あるいはトランジスタで構成されるメモリセルを提供することを課題とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、第１の発明にかかる多値記録相変化メモリ素子は、第１の電極層と、第２の電極層と、前記第１および第２の電極層間に設けられ、室温でアモルファス相および結晶相で安定する相変化材料の層を有するメモリ層と、を備え、前記メモリ層を、前記第１および第２の電極層間で相互に分離された複数の部分メモリ層を含んで構成する。
【００１４】
第１の発明にかかる多値記録相変化メモリ素子において、前記メモリ層が前記相変化材料の層と該層に積層される抵抗層とを含み、前記抵抗層の抵抗値が前記相変化材料の層がアモルファス相を示す場合の抵抗値よりも小さく、結晶相を示す場合の抵抗値よりも大きくなるようにしても良い。
【００１５】
第１の発明にかかる多値記録相変化メモリ素子において、前記複数の部分メモリ層が、前記第１および第２の電極層間でそれぞれ同じ抵抗値を有し、かつそれぞれ異なる熱容量を有するようにしても良い。
【００１６】
第１の発明にかかる多値記録相変化メモリ素子において、前記複数の部分メモリ層が、前記第１および第２の電極層間でそれぞれ異なる抵抗値を有し、かつそれぞれ異なる熱容量を有するようにしても良い。
【００１７】
上記課題を解決するために、第２の発明にかかる多値記録相変化チャンネルトランジスタは、第１の電極層と、第２の電極層と、前記第１および第２の電極層間に設けられ、室温でアモルファス相および結晶相で安定する相変化材料の層を有するメモリ層と、前記メモリ層に絶縁膜を介して設けられた第３の電極層と、を備え、前記メモリ層を、前記第１および第２の電極層間で相互に分離された複数の部分メモリ層に分割して構成される。
【００１８】
第２の発明にかかる多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層が前記相変化材料の層と該層に積層される抵抗層とを含み、前記抵抗層の抵抗値を前記相変化材料の層がアモルファス相を示す場合の抵抗値よりも小さく、結晶相を示す場合の抵抗値よりも大きくしても良い。
【００１９】
第２の発明にかかる多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層が、前記第１および第２の電極層間でそれぞれが同じ抵抗値を有し、かつそれぞれ異なる熱容量を有するようにしても良い。
【００２０】
第２の発明にかかる多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層が、前記第１および第２の電極層間でそれぞれが異なる抵抗値を有し、かつそれぞれ異なる熱容量を有するようにしても良い。
【００２１】
第２の発明にかかる多値記録相変化チャンネルトランジスタにおいて、当該多値記録相変化チャンネルトランジスタをスイッチング素子として機能させるために、前記第３の電極に、前記第１、第２の電極間に電圧を印加した場合に前記メモリ層を流れる電流を遮断する第１の電圧と遮断しない第２の電圧を選択的に印加するようにしても良い。
【００２２】
上記課題を解決するために、第３の発明にかかるメモリセルアレイは、１個のＭＯＳトランジスタと、上記第１の発明にかかる多値記録相変化メモリ素子とを含んで構成されるメモリセルを同一基板上に複数個配置して構成される。
【００２３】
上記課題を解決するために、第４の発明にかかるメモリセルアレイは、同一基板上に、上記第２の発明にかかる相変化チャンネルトランジスタを複数個配置して構成される。
【発明の効果】
【００２４】
第１の発明にかかる多値記録相変化メモリ素子あるいは第２の発明にかかる多値記録相変化チャンネルトランジスタでは、第１および第２の電極層間に形成されるメモリ層を、相互に分離された複数の部分メモリ層で構成しているので、それぞれの部分メモリ層を相転移させるか否かの組合せによって多値情報を書き込むことができる。この場合、１個の部分メモリ層を相転移させることによる抵抗値の変化はその部分メモリ層の形状によってほぼ一義的に決まり、相変化回数等によって影響されない。したがって、多値情報における個々のレベルの情報を、明瞭に区別された複数の抵抗値として書き込むことができ、かつ読み出すことができる。これにより、多値情報の書き込み読み出しに比較的大きなマージンを取ることが可能となり、信頼性の高い多値記録相変化メモリ素子を提供することができる。
【００２５】
なお、メモリ層を、相変化材料の層と抵抗層との積層構造とし、抵抗層の抵抗値を相変化材料層が結晶相を取る場合の抵抗値より大きく、アモルファス相を取る場合の抵抗値よりも小さくすることによって、相変化材料の層がアモルファス相から結晶相へ相転移する場合に必要な書き込み電圧を低く抑えることができる。
【００２６】
さらに、複数の部分メモリ層が、前記第１および第２の電極層間でそれぞれ同じ抵抗値あるいは異なる抵抗値を有し、かつそれぞれ異なる熱容量を有するようにすることによって、部分メモリ層の個別の相転移制御がさらに容易となる。
【００２７】
また、このような多値記憶相変化メモリ素子あるいは多値記憶相変化チャンネルトランジスタを同一基板上に複数個配列してメモリセルアレイを構成することによって、より高密度の情報記録が可能なメモリセルアレイを提供することができる。特に、多値記録相変化チャンネルトランジスタで構成したメモリセルアレイの場合、従来は別個に形成する必要が有ったスイッチング用のトランジスタとメモリ部とを１個のトランジスタで実現できるので、その分基板上で１個のメモリセルが必要とする面積が大幅に低下し、それによってさらに記録密度の高いメモリセルアレイを実現することができる。
【発明を実施するための最良の形態】
【００２８】
［第１の実施形態］
図３（ａ）および（ｂ）は、本発明の第１の実施形態にかかる相変化メモリ素子２０の構造を示す図であり、図（ａ）はその平面図を、図（ｂ）は図（ａ）のＢ−Ｂ線上断面図である。本実施形態にかかる多値記録相変化メモリ素子２０は、図示するように、Ｓｉ等の半導体基板２２上に形成したＳｉＯ2等の絶縁膜２４上に、第１および第２の電極層２６、２８を形成し、この電極間に相変化材料で構成されるメモリ層３０を形成した構造を有する。第１、第２の電極層２６、２８はメモリ層３０の電流加熱用電極であって、Ａｌ、Ａｕ等を材料として構成されている。第１、第２の電極層２６、２８の相対向する側面は、階段状に形成されており、その結果、電極間の距離Ｌ（Ｌ１、Ｌ２、Ｌ３、Ｌ４）が、段階的に異なる値を取るようにされている。
【００２９】
メモリ層３０は、カルコゲナイドのような一般の相変化メモリに使用される材料で構成される。本実施形態では、メモリ層３０を、それぞれが体積の異なる複数の部分メモリ層３２、３４、３６、３８で構成している。部分メモリ層３２は、第１、第２の電極層２６、２８上で、その間の間隔が最も狭い部分（距離Ｌ１）に幅Ｗ１を有して形成されている。部分メモリ層３４は、第１、第２の電極層２６、２８上で、その間の間隔が次に狭い部分（距離Ｌ２）に部分メモリ層３２よりは広い幅Ｗ２を有するようにして形成されている。部分メモリ層３６は、第１、第２の電極層２６、２８上で、その間の間隔がさらに次に狭い部分（距離Ｌ３）に、Ｗ２よりは広い幅Ｗ３を有して形成されている。部分メモリ層３８は、第１、第２の電極層２６、２８上で、その間の間隔がもっとも広い部分（距離Ｌ４）上に最も広い幅Ｗ４を有して形成されている。
【００３０】
部分メモリ層３２〜３８は、例えば、電極層２６、２８を形成した絶縁膜２４上に一体化したメモリ層として堆積した後、エッチング等によって個々の部分に分離することによって形成することができる。あるいは、マスクパターンを用いて、部分メモリ層を形成する領域上にのみ相変化材料を堆積するようにして形成することもできる。部分メモリ層３２〜３８のこのような形成方法に基づいて、各部分メモリ層３２〜３８の層厚ｔは一定となる。
【００３１】
抵抗体の抵抗値Ｒは、
Ｒ＝ρ×（Ｌ／Ｓ）
として示される。ここで、ρは抵抗体の比抵抗、Ｌは抵抗体の長さ、Ｓは抵抗体の断面積である。断面積Ｓは、抵抗体の層厚をｔ、抵抗体の幅をＷで表すと、Ｓ＝Ｗ・ｔとなる。したがって、Ｒは、
Ｒ＝ρ×（Ｌ／Ｗ・ｔ）
として示すことができる。
【００３２】
今、図３に示すメモリ層３０において、上述したように各部分メモリ層３２〜３８の層厚は同じであり、さらに同じ材料によって形成されるためそれぞれの比抵抗ρも同じである。したがって、各部分メモリ層３２〜３８の抵抗体部分の長さＬと幅Ｗとの比を一定とすることにより、各部分メモリ層３２〜３８がほぼ同じ抵抗値Ｒを有するようになる。一方、各部分メモリ層３２〜３８の長さＬ１〜Ｌ４を、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４とし、幅Ｗ１〜Ｗ４をＷ１＜Ｗ２＜Ｗ３＜Ｗ４とすることによって、各部分メモリ層３２〜３８の熱容量Ｃ１〜Ｃ４はＣ１＜Ｃ２＜Ｃ３＜Ｃ４となる。
【００３３】
第１、第２の電極層２６、２８間に電圧Ｖを印加した場合、各部分メモリ層３２〜３８に流れる電流は同じであるが、その電流による部分メモリ層３２〜３８の温度上昇はそれぞれに異なる。具体的には、熱容量の小さい部分メモリ層ほど温度上昇が大きくなる。したがって、ある電流量の印加により、結晶相である部分メモリ層３２が材料の溶融温度に達しその後の急冷によりアモルファス相に転移した場合であっても、部分メモリ層３４〜３８はその電流量で溶融温度に達しないため、アモルファス相に転移しない状態が発生する。
【００３４】
同様に、異なる電流量の印加により、部分メモリ層３２、３４がアモルファス相に転移した場合であっても、部分メモリ層３６、３８がアモルファス相に転移せず結晶相を維持する状態が発生する。さらに同様に、異なる電流量の印加により、部分メモリ層３２、３４、３６がアモルファス相に転移した場合であっても、部分メモリ層３８がアモルファス相に転移せず結晶相を維持する状態が発生する。また、異なる電流量の印加により、部分メモリ層３２〜３８の全てをアモルファス相に相転移させることができる。
【００３５】
したがって、全ての部分メモリ層３２〜３８が抵抗値Ｒを有する結晶状態である場合を“０”に当てはめ、適宜の電流制御により部分メモリ層３２のみをアモルファス相に転移させその抵抗値Ｒを例えば１０００Ｒとした場合を“１”に当てはめ、以下同様に、部分メモリ層３２、３４をアモルファス相に転移させその抵抗値Ｒをそれぞれ１０００Ｒとした場合を“２”に当てはめ、部分メモリ層３２、３４、３６をアモルファス相に転移させその抵抗値Ｒをそれぞれ１０００Ｒとした場合を“３”に当てはめ、部分メモリ層３２〜３８の全てをアモルファス相に転移させそれぞれの抵抗値Ｒを例えば１０００Ｒとした場合を“４”に当てはめることにより、多値情報を記録することができる。
【００３６】
上記のようにして書き込まれた情報を読み出す場合は次のようになる。部分メモリ層３２〜３８が全て結晶相でありそれぞれが抵抗値Ｒを有する場合、即ち情報“０”が記録されている場合のメモリ層３０全体の抵抗値はＲ／４となる。部分メモリ層３２がアモルファス相に相転移しその抵抗値が例えば１０００Ｒとなった場合、即ち情報“１”が記録された状態ではメモリ層３０全体の抵抗値はほぼＲ／３となる。同様に、情報“２”が記録された場合のメモリ層３０の抵抗値はほぼＲ／２となり、情報“３”の場合はほぼＲ、情報“４”の場合はほぼ２５Ｒとなる。したがって、メモリ層３０に電圧を印加して流れる電流を読み取ることにより、その抵抗値を算出すれば、メモリ層３０に書き込まれている情報が容易に読み出される。
【００３７】
以上のように、本実施形態の多値記録相変化メモリ素子では、メモリ層３０を、それぞれがほぼ同じ抵抗値を有するがしかし異なる熱容量を有する部分メモリ層３２〜３８で構成したことにより、それぞれの部分メモリ層を結晶相からアモルファス相へ相転移させるか否かに基づいて多値情報を書き込むことができる。そのため、図１および２に示すような１個のメモリ層上でアモルファス化する体積を段階的に変化させて多値情報を記録する場合に比べて、個々の情報を記録する場合の抵抗値に大きな変動がない。その結果、情報の記録、再生の信頼性が高い多値記録素子を形成することができる。
【００３８】
［第２の実施形態］
図４は、本発明の第２の実施形態にかかる多値記録相変化メモリ素子２０Ａの構造を示す図であり、図（ａ）はその平面図、図（ｂ）は図（ａ）のＢ−Ｂ線上断面図である。なお、以降の図面において、図３と同じ符号は、同一あるいは類似の構成要素を示すので、それらについての重複した説明は行わない。
【００３９】
本実施形態のメモリ層３０Ａは、部分メモリ層３２Ａ、３４Ａ、３４Ａ、３８Ａで構成されている。各部分メモリ層３２Ａ、３４Ａ、３４Ａ、３８Ａは、例えば図（ｂ）において部分メモリ層３４Ａで示すように、相変化材料層（３４ａ）と抵抗層（３４ｂ）との２層構造とされている。各部分メモリ層３２Ａ〜３８Ａにおいて、相変化材料層（部分メモリ層３４の場合、３４ａで示す）は、図３に示す第１の実施形態の部分メモリ層３２〜３８と同様の材料でかつ同様の形状で形成されているため、それぞれが同じ抵抗値および異なる熱容量を有している。したがって、本実施形態のメモリ素子２０Ａが、図３に示す第１の実施形態にかかるメモリ素子２０と同様の原理により、多値記録および読み出しが行えることは明らかである。
【００４０】
しかしながら、多値が記録された相変化メモリ素子２０（図３参照）において、記録された情報を消去する場合は、アモルファス相状態の部分メモリ層に通電して加熱し、アモルファス相から結晶相への相転移を起こす必要がある。相変化材料がアモルファス相を取る場合、その抵抗値は結晶相を取る場合の１０2〜１０4倍となって、著しく電流を流し難くなる。したがって、例えば書き込まれた情報を消去するために、相変化材料層をアモルファス相から結晶相に相転移させる場合、部分メモリ層にかなり大きな電圧を掛けて必要な電流を確保しなければならない。加熱により材料層がアモルファス相から結晶相に転移すると、結晶相での抵抗値が低いため、上記の電圧では材料に過度の電流が流れ素子が破壊されてしまう恐れがある。
【００４１】
図４に示す相変化メモリ素子２０Ａは、このような欠点を解決するための構成を提供するものであって、そのために、各部分メモリ層３２Ａ〜３８Ａを図４（ｂ）に示すような抵抗層（例えば３４ｂ）と相変化材料層（３４ａ）の２層構造としたものである。ここで、それぞれの抵抗層（例えば３４ｂ）は、相変化材料層（例えば３４ａ）がアモルファス相を取る場合の抵抗値より小さく、結晶相を取る場合の抵抗値よりも大きい抵抗値を有している。これらの抵抗層は、例えば、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷで構成される。
【００４２】
図４に示す構造の相変化メモリ素子２０Ａにおいて、メモリ層３０Ａの相変化材料層（例えば３４ａ）がアモルファス相を取る場合、第１、第２の電極層２６、２８に電圧を印加すると、アモルファス相の抵抗値が大きいため電流はもっぱら抵抗層（例えば３４ｂ）を介して流れる。その結果、比較的低い電圧の印加により抵抗層が加熱され、アモルファス相である相変化材料層（例えば３４ａ）も間接的に加熱されて相転移を起こす。相変化材料層（例えば３４ａ）が一旦結晶相に相転移すると、その抵抗値は抵抗層（例えば３４ｂ）の抵抗値よりも小さくなるため、第１、第２の電極層２６、２８間で電流は主に相変化材料層を介して流れる。
【００４３】
このように、本実施形態の相変化メモリ素子２０Ａでは、各部分メモリ層をアモルファス相から結晶相へ相転移させる場合の印加電圧を低く抑えることができる。なお、図４の例では、部分メモリ層３２Ａ〜３８Ａを構成する場合に、抵抗層（例えば３４ｂ）を絶縁膜２４上に形成しその上に相変化材料層（例えば３４ａ）を形成しているが、絶縁膜２４上に相変化材料層を形成しその上に抵抗層を形成しても、同様の効果が得られることは明らかである。この場合、さらに相変化材料層上に抵抗層を形成しても良い。本発明は、これらの実施例をもその範囲に含む。
【００４４】
［第３の実施形態］
図５は、本発明の第３の実施形態にかかる多値記録相変化チャンネルトランジスタ５０の構造を示す図であって、図（ａ）はその平面図を、図（ｂ）は図（ａ）のＣ−Ｃ線上断面図である。本トランジスタ５０におけるメモリ層４０は、部分メモリ層４２、４４、４６、４８で構成されているが、これらの部分メモリ層の材料および形状は、図４に示す部分メモリ層３２Ａ、３４Ａ、３６Ａ、３８Ａと同じである。しかしながら、本実施形態のトランジスタ５０では、各部分メモリ４２、４４、４６、４８の相変化材料層（例えば４４ａ）上に絶縁膜層（例えば４４ｃ）を介してゲート電極５２が設けられている点で、図４の相変化メモリ素子と異なっている。なお、図５（ｂ）では、部分メモリ層４４についてのみ抵抗層４４ｂ、相変化材料層４４ａ、絶縁膜４４ｃの多層構造を示しているが、その他の部分メモリ層４２、４６、４８も同様の構造を有していることは明らかである。
【００４５】
本実施形態の相変化チャンネルトランジスタは、メモリ層４０が、それぞれ同じ抵抗値を有しかつ異なる熱容量を有する部分メモリ層４２、４４、４６、４８で構成され、したがって、第１、第２の電極層２６、２８間の通電量を適宜選択することによって、部分メモリ層４２のみ、部分メモリ層４２および４４、部分メモリ層４２、４４、４６、あるいは全ての部分メモリ層４２〜４８をアモルファス相に相転移させることができ、これによって、“０”〜“４”の多値情報の記録、再生が行える点で、第１および第２の実施形態と同じである。さらに、各部分メモリ層４２〜４８が抵抗層と相変化材料層の２層構造を有している点で、図４に示す第２の実施形態の相変化メモリ素子２０Ａと同じ効果を有する。しかしながら、各部分メモリ層４２〜４８が、ゲート電極５２を介した制御によってスイッチング機能を有している点で、第２の実施形態にかかる素子２０Ａとは異なっている。
【００４６】
以下に、相変化チャンネルトランジスタ５０のスイッチング機能について説明する。
【００４７】
図６に、図５に示す相変化チャンネルトランジスタ５０のゲート電圧とソース・ドレイン電流の関係を模式的に示す。ゲート電圧は、ゲート電極５２と、第１（ソース）の電極層２６、あるいは第２（ドレイン）の電極層２８との間の電圧である。図６の曲線Ｆは、相変化材料層が結晶相の状態である場合のゲート電圧とソース・ドレイン電流（チャンネル電流）間の関係を示し、曲線Ｈは相変化材料層がアモルファス相を取る場合のゲート電圧とソース・ドレイン電流間の関係を示している。
【００４８】
図示するように、相変化材料層で構成されるチャンネルにおいて、ゲート電圧が一定の値Ｖｔよりも低い場合、チャンネル領域には、ゲート電圧にかかわりなく、相変化材料層がアモルファス相であるか結晶相であるかによって決まるほぼ一定の電流Ｉ１（アモルファス相の場合）またはＩ２（結晶相の場合）が流れるが、ゲート電圧が電圧Ｖｔを超えると、チャンネル電流はほとんど流れなくなる。したがって、ゲート電極５２に印加する電圧を制御することによって、図５に示す素子をスイッチング素子としても動作させることができるようになる。
【００４９】
なお、このような相変化材料のスイッチング機能については、上述した特許文献１に詳細に説明されている。また、図５に示す例では、ゲート電極層５２を部分メモリ層４２〜４８の最上部に設けているが、ゲート電極層を絶縁膜２４中に埋め込み、その上に抵抗層、相変化材料層を形成する構成でも良く、あるいはゲート電極層を絶縁膜中に埋め込み、その上に相変化材料層、抵抗層を形成する構成でも良い。本発明は、これらの実施例をも含む。
【００５０】
なお、図５に示す多値記録相変化チャンネルトランジスタ５０は、メモリ層４０が相変化材料の層と抵抗層との積層構造を取るものとして示されているが、本発明の多値記録相変化チャンネルトランジスタが、メモリ層４０を相変化材料の層のみで構成した場合もその範囲に含むことは明らかである。この場合は、相変化材料の層上に絶縁膜を介してゲート電極を構成すれば良い。
【００５１】
［第４の実施形態］
図７は、上記第１および第２の実施形態にかかる多値記録相変化メモリ素子２０あるいは２０Ａを用いたメモリセルアレイの構造を示す一部切り欠き断面図である。なお、説明を容易にするために図７ではメモリセルを１個示しているが、実際は同一基板上に同様のメモリセルが多数配列して構成されている。
【００５２】
図において、７０はＳｉ半導体基板、７２は素子分離用のＳｉＯ2層、７４、７６は例えばｎ＋拡散層、７８はゲート絶縁膜、８０はゲート電極を示す。ｎ＋拡散層７４は、層間絶縁膜８２に設けたスルーホール中に形成したコンタクト８４を介してビットライン８６に接続されている。半導体基板７０上には上記第１あるいは第２の実施形態にかかる多値記録相変化メモリ素子２０あるいは２０Ａが形成されている。メモリ素子２０あるいは２０Ａは、第１、第２の電極層８８、９０、絶縁膜層９２およびメモリ層９４を含んでいる。第１の電極層８８はｎ＋拡散層７６に接続され、第２の電極層９０はソースライン９６に接続されている。
【００５３】
拡散層７４、７６、ゲート電極８０はＭＯＳトランジスタを構成し、Ｓｉ半導体基板７０のゲート直下のチャンネル領域９８における通電状態をゲート電極８０に印加する電圧によってオン、オフ制御する。即ち、メモリ素子２０（２０Ａ）を選択的に駆動する場合は、ゲート電極８０の電圧を制御してチャンネル領域９８を導通状態に設定し、メモリ部に電力を供給する。反対にこのメモリ部を選択しない場合は、ゲート電極８０にオフ電圧を印加する。したがって、ＭＯＳトランジスタのゲート電圧を制御してチャンネル領域９８を導通させれば、メモリ部２０（２０Ａ）に、ビットライン８６を介して多値の書き込み（相転移のための電圧）あるいは読み出し電圧が印加され、反対にチャンネル領域９８を非導通とすれば書き込み、読み出し電圧が印加されない。なお、ゲート電極８０は、図示しないワードラインに接続されている。
【００５４】
上述した本実施形態のメモリセルアレイでは、１個のメモリセルにおいて、第１あるいは第２の実施形態に示した多値記録相変化メモリ素子を用いているため、多値記録を安定してかつ確実に行うことができ、情報を安定して高密度に記録し再生することが可能なメモリセルアレイを提供することができる。
【００５５】
［第５の実施形態］
図８は、本発明の第５の実施形態にかかるメモリセルアレイの構造を示す断面図である。本実施形態のメモリセルアレイは、第３の実施形態にかかる多値記録相変化チャンネルトランジスタ５０を用いてメモリセルアレイを構成している。図では２個のメモリセル５０ａ、５０ｂのみを示しているが、実際には高い記録密度を達成するために、同一基板上に多数のメモリセルが構成されている。図８において、１００はＳｉ半導体基板、１０２はＳｉＯ2等の絶縁膜を示し、この絶縁膜１０２上に、図５に示す多値記録相変化チャンネルトランジスタ５０ａ、５０ｂが形成されている。多値記録相変化チャンネルトランジスタ５０ａ、５０ｂは、それぞれ、抵抗材料で構成された抵抗層１０４、相変化材料で構成された相変化材料層１０６、ゲート絶縁膜１０８、ゲート電極１１０およびソース、ドレイン電極を構成する第１、第２の電極１１２、１１４を備えている。
【００５６】
さらに、ゲート電極１１０は図示しないワードラインに接続され、第１の電極１１２はビットライン１１６に接続され、かつ第２の電極１１４は図示しないソースラインに接続されている。なお、１１８は層間絶縁膜を示している。抵抗層１０４と相変化材料層１０６は、相変化材料層１０６がアモルファス層か結晶相かで情報を記録するメモリ部を構成している。なお、このメモリ部は上記第３の実施形態で示した構造を有し、したがって多値記録が可能とされている。ゲート電極１１０には、トランジスタ５０ａ、５０ｂをオン、オフスイッチングするためのスイッチング電圧がワードラインを経由して印加される。メモリ部への書き込み、読み出し電圧は、ビットライン１１６とソースライン間で印加される。したがって、ビットラインとワードラインを選択して駆動することにより、メモリアレイ上の任意のトランジスタが選択されて情報の書き込み、読み出しあるいは消去が行われる。
【００５７】
図８に示すメモリセルアレイでは、上記第３の実施形態の項で説明したように、メモリ部を構成するトランジスタがスイッチング機能を有するため、任意のメモリセルをアドレスするための選択トランジスタを設ける必要がない。その結果、選択トランジスタとメモリ部との両者を必要とする従来のメモリセルアレイに比べて、１個のメモリセルの面積が大幅に低減するので、同一基板上に超高密度にメモリセルを形成することができる。また、１個のメモリセルは多値情報を記録可能であるため、メモリとしての記録密度をさらに上げることができる。なお、図８のメモリセル５０ａ、５０ｂにおいて、抵抗層１０４を形成しない相変化チャンネルトランジスタを用いても良いことは明らかである。
【００５８】
［その他の実施形態］
図９および図１０は、図３に示した多値記録相変化メモリ素子のその他の実施形態を示す図であり、それぞれに、図（ａ）はその平面図、図（ｂ）は図（ａ）のＢ−Ｂ線上断面図である。
【００５９】
図９の（ａ）、（ｂ）において、多値記録相変化メモリ素子２００は、電極間隔が段階的に異なる第１、第２の電極層２６、２８間に、第１の実施形態の場合と同様に相変化材料で構成されるメモリ層２０２を形成しているが、本実施形態では、各部分メモリ層２０４、２０６、２０８、２１０はそれぞれ同じ形状を有している。その結果、部分メモリ層２０４〜２１０のそれぞれの抵抗値Ｒは、電極間の距離Ｌに比例して異なっている。また、距離Ｌに比例して、各部分メモリ層の熱容量も異なっている。
【００６０】
この多値記録相変化メモリ素子２００においても、第１、第２の電極層２６、２８間に印加する電圧および電圧の印加時間を適宜調整することにより、部分メモリ層２０４のみ、部分メモリ層２０４と２０６、部分メモリ層２０４、２０６および２０８、あるいは全ての部分メモリ層２０４〜２１０を、例えば結晶相からアモルファス相に相転移させることにより、第１の実施形態の場合と同様に、“０”〜“４”までの多値を広いマージンをもって記録することが可能である。
【００６１】
図１０に示す多値記録相変化メモリ素子３００は、電極間隔が一様である第１、第２の電極層２６Ａ、２８Ａ間に、相変化材料で構成されるメモリ層３０２を構成している。メモリ層３０２は、第１の実施形態の場合と同様に、段階的に幅が異なる部分メモリ層３０４、３０６、３０８および３１０を含んでいる。この実施形態では、第１の実施形態の場合とは異なり、第１および第２の電極層２６Ａ、２８Ａ間が一定であるため、部分メモリ層３０４〜３１０の抵抗値はそれらの形状に応じて異なっており、同様に各部分メモリ層の熱容量もそれぞれ異なっている。
【００６２】
この多値記録相変化メモリ素子３００においても、第１、第２の電極層２６Ａ、２８Ａ間に印加する電圧および電圧の印加時間を適宜調整することにより、部分メモリ層３０４のみ、部分メモリ層３０４と３０６、部分メモリ層３０４、３０６および３０８、あるいは全ての部分メモリ層３０４〜３１０を、例えば結晶相からアモルファス相に相転移させることにより、第１の実施形態の場合と同様に、“０”〜“４”までの多値を広いマージンをもって記録することが可能である。
【００６３】
なお、上記の全ての実施形態において、相変化材料としては、ＧｅＳｂＴｅ以外に、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、ＳｂＴｅ、ＧｅＴｅ、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂＴｅ、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、ＧｅＳｎＳｂＴｅ、ＧｅＳｂＳｅＴｅ、ＴｅＧｅＳｂＳ等の材料が使用可能である。またこのような材料において、その組成比を種々に変化したものも使用可能である。抵抗層の材料としては、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷ等がある。絶縁層材料としては、ＳｉＯ2、Ｓｉ3Ｎ4等が使用可能である。さらに、上記各実施形態では、メモリ層を４個の部分メモリ層に分割しているが、メモリ層の分割は２個以上であれば多値記録が可能であり、したがって本発明は記載した実施形態に限定されることはない。
【図面の簡単な説明】
【００６４】
【図１】相変化メモリ素子における従来の多値記録方式を説明するための図。
【図２】従来の多値記録相変化メモリ素子の構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＡ−Ａ線上断面図。
【図３】本発明の第１の実施形態にかかる多値記録相変化メモリ素子の構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＢ−Ｂ線上断面図。
【図４】本発明の第２の実施形態にかかる多値記録相変化メモリ素子の構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＢ−Ｂ線上断面図。
【図５】本発明の第３の実施形態にかかる多値記録相変化チャンネルトランジスタの構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＣ−Ｃ線上断面図。
【図６】図５に示す多値記録相変化チャンネルトランジスタのスイッチング特性を説明するための図。
【図７】本発明の第４の実施形態にかかるメモリセルアレイの断面図。
【図８】本発明の第５の実施形態にかかるメモリセルアレイの断面図。
【図９】本発明のその他の実施形態にかかる多値記録相変化メモリ素子の構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＢ−Ｂ線上断面図。
【図１０】本発明のさらにその他の実施形態にかかる多値記録相変化メモリ素子の構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＢ−Ｂ線上断面図。
【符号の説明】
【００６５】
２０、２０Ａ 多値記録相変化メモリ素子
２２ Ｓｉ半導体基板
２４ 絶縁膜
２６ 第１の電極層
２８ 第２の電極層
３０ メモリ層
３２、３４、３６、３８ 部分メモリ層
３４ａ、４４ａ 相変化材料層
３４ｂ、４４ｂ 抵抗層
４４ｃ ゲート絶縁膜
５０ 多値記録相変化チャンネルトランジスタ
５２ ゲート電極
【技術分野】
【０００１】
本発明は、室温で結晶相およびアモルファス相で安定する相変化材料を用いた多値記録相変化メモリ素子、多値記録相変化チャンネルトランジスタ、さらにこれらの素子あるいはトランジスタで構成されるメモリセルアレイに関する。
【背景技術】
【０００２】
例えばカルコゲナイド系の材料は、室温で結晶相およびアモルファス相で安定する特性を有し、それぞれの相で比抵抗が２桁乃至４桁相違する。したがって、このような材料の薄膜を結晶相あるいはアモルファス相のいずれかで安定させることによって情報を書き込み、抵抗値の測定からその薄膜が結晶相かアモルファス相かを判断することにより情報を読み出すようにした、不揮発性のメモリが実現されている。
【０００３】
このようなメモリにおいて、情報、即ち１、０を書き込む場合、相変化材料の薄膜を結晶相からアモルファス相へ、あるいはアモルファス相から結晶層へ相転移させる必要がある。カルコゲナイド系材料では、通常、材料を６３０℃以上に昇温して急冷した場合アモルファス相として固化し、２００℃以上に昇温して徐冷すると結晶相で安定する。相変化材料薄膜の加熱は、薄膜に電流を流すことによって発生するジュール熱を利用して行われる。相変化材料薄膜がアモルファス相に転移した場合、この薄膜の抵抗値は、結晶相に転移した場合の抵抗値に比べて２桁乃至４桁大きい。したがって、相変化材料薄膜に読み出し電圧を印加して流れる電流量を検出することにより、薄膜がアモルファス相か結晶相の何れで安定しているか、即ち書き込まれた情報を読み出すことができる。
【０００４】
最近、このような相変化材料薄膜において、電流の流れる方向に垂直にバイアス電圧を印加することによって電流量の制御が可能であることが見出され、この特性を利用して、メモリ機能とスイッチング機能を有する相変化チャンネルトランジスタが提案されている（特許文献１参照）。この相変化チャンネルトランジスタでは、チャンネル部分を相変化材料で構成することによりメモリ機能を持たせ、かつチャンネル部分を流れる電流をゲート電圧によりオン・オフスイッチングすることにより、情報の書き込み、読み出しのタイミングを制御することができる。したがって、この相変化チャンネルトランジスタを用いてＲＡＭを構成する場合、選択トランジスタとメモリ部とを１個のトランジスタで実現することが可能となり、超高密度のストレージ素子を提供することができる。ちなみに従来のＤＲＡＭでは、選択トランジスタとキャパシタで構成されるメモリ素子とで１個のメモリセルが構成されており、キャパシタを半導体基板上に組み込む必要性からメモリセルの面積が大きくなり、微細化が阻害されている。その結果、メモリセルの高密度化には限度がある。
【０００５】
しかしながら、メモリセルの微細化には限度が有るため、さらに記録密度を上げるために１個の素子に多値情報を書き込む多値記録方式が提案されている（例えば、特許文献２および３参照）。相変化メモリ素子における２値情報の書き込み、読み出しは、メモリ層の全体を例えば結晶相とすることによって“０”を書き込み、全体を例えばアモルファス相とすることによって“１”を書き込むようにし、その状態の抵抗値から“０”、“１”を読み出すようにしている。多値記録を実現するためには、メモリ層が相変化を起こす場合に生じる結晶相のグレインの大きさやその体積率の変化、およびアモルファス相の体積変化を制御して、メモリ層の抵抗値を、全体が結晶相である場合とアモルファス相である場合の中間値に設定する必要がある。
【０００６】
図１は、相変化メモリにおける従来の多値記録方式を説明するための図である。図１（ａ）は、メモリ層２の全体を結晶相（ｃ）とすることによって“０”を記録させた状態を示している。図（ｂ）は、メモリ層２の全体積の例えば１／４をアモルファス（α）相に相転移させることによって“１”を書き込んだ状態を示している。図（ｃ）は、メモリ層２の全体積の例えば１／２をアモルファス相に相転移させることによって“２”を書き込んだ状態を示している。さらに図（ｄ）は、メモリ層２の全体をアモルファス相に転移させることによって“３”を書き込んだ状態を示している。
【０００７】
図１の（ａ）〜（ｄ）に示すように、メモリ層２の一部を段階的にアモルファス化することによって、その抵抗値は、結晶相に起因する低い抵抗値と、アモルファス相に起因する高抵抗値の間で段階的に変化するので、メモリ層２の抵抗値を読み取ることによって、“０”から“３”までの書き込み情報を読み取ることができる。メモリ層２の一部をより段階的にアモルファス化することにより、理論的にはさらに多値の情報記録を行うことができる。なお、メモリ層２全体がアモルファス相である場合を“０”とし、全体が結晶相である場合を“３”としても、同様に中間値の書き込み、読み出しを行うことができることは勿論である。
【０００８】
メモリ層２を（ａ）〜（ｄ）の状態に転移させるには、書き込みパルス数を制御してメモリ層２の温度コントロールを行う必要がある。例えば、１個の書き込みパルスを結晶状態のメモリ層２に印加してメモリ層の一部をアモルファス化し“１”を書き込み、２個の書き込みパルスを印加することによって“２”を書き込み、３個の書き込みパルスを印加することによって“３”を書き込むようにする。
【０００９】
図２に、上記のような多値記録を行うことが可能な、相変化メモリ素子の構造を示す。図２（ａ）は、相変化メモリ素子４の平面図、図（ｂ）は図（ａ）のＡ−Ａ線上断面図である。図２（ａ）および（ｂ）において、６はＳｉ等の半導体基板、８は半導体基板６上に形成されたＳｉＯ2等の絶縁膜、１０、１２は絶縁膜８上に形成された第１、第２の電極層である。カルコゲナイド等の相変化材料で形成されるメモリ層２は、第１、第２の電極層１０、１２間の絶縁膜８上に例えばプラズマＣＶＤ法等によって形成されている。
【００１０】
【特許文献１】特開２００５−９３６１９
【特許文献２】ＷＯ２００５／０３１７２５
【特許文献３】特開２００６−１５５７００
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の多値記録相変化メモリ素子は、上述したように、メモリ層２の結晶相部分とアモルファス相部分の体積率の変化を利用して多値記録を実現している。ところが、この体積率は、メモリ層のサイズの変化、相変化回数等によって変化するので、同じ書き込みパルスを与えた場合でも、アモルファス化される体積にかなりの変動が生じる。したがって、“０”、“１”、“２”、“３”等を記録させる場合の抵抗値のマージンが小さい場合には、多値記録の実現が困難となる。
【００１２】
本発明は、相変化メモリ素子を用いた従来の多値記録方式における上記のような欠点を解決する目的でなされたものであり、多値記録に適した新規な素子構造を提案することによって、多値記録時の抵抗値のマージンが大きく、したがって高い信頼性で多値記録を実現することが可能な、新規な多値記録相変化メモリ素子、多値記録相変化チャンネルトランジスタおよびこれらの素子あるいはトランジスタで構成されるメモリセルを提供することを課題とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、第１の発明にかかる多値記録相変化メモリ素子は、第１の電極層と、第２の電極層と、前記第１および第２の電極層間に設けられ、室温でアモルファス相および結晶相で安定する相変化材料の層を有するメモリ層と、を備え、前記メモリ層を、前記第１および第２の電極層間で相互に分離された複数の部分メモリ層を含んで構成する。
【００１４】
第１の発明にかかる多値記録相変化メモリ素子において、前記メモリ層が前記相変化材料の層と該層に積層される抵抗層とを含み、前記抵抗層の抵抗値が前記相変化材料の層がアモルファス相を示す場合の抵抗値よりも小さく、結晶相を示す場合の抵抗値よりも大きくなるようにしても良い。
【００１５】
第１の発明にかかる多値記録相変化メモリ素子において、前記複数の部分メモリ層が、前記第１および第２の電極層間でそれぞれ同じ抵抗値を有し、かつそれぞれ異なる熱容量を有するようにしても良い。
【００１６】
第１の発明にかかる多値記録相変化メモリ素子において、前記複数の部分メモリ層が、前記第１および第２の電極層間でそれぞれ異なる抵抗値を有し、かつそれぞれ異なる熱容量を有するようにしても良い。
【００１７】
上記課題を解決するために、第２の発明にかかる多値記録相変化チャンネルトランジスタは、第１の電極層と、第２の電極層と、前記第１および第２の電極層間に設けられ、室温でアモルファス相および結晶相で安定する相変化材料の層を有するメモリ層と、前記メモリ層に絶縁膜を介して設けられた第３の電極層と、を備え、前記メモリ層を、前記第１および第２の電極層間で相互に分離された複数の部分メモリ層に分割して構成される。
【００１８】
第２の発明にかかる多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層が前記相変化材料の層と該層に積層される抵抗層とを含み、前記抵抗層の抵抗値を前記相変化材料の層がアモルファス相を示す場合の抵抗値よりも小さく、結晶相を示す場合の抵抗値よりも大きくしても良い。
【００１９】
第２の発明にかかる多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層が、前記第１および第２の電極層間でそれぞれが同じ抵抗値を有し、かつそれぞれ異なる熱容量を有するようにしても良い。
【００２０】
第２の発明にかかる多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層が、前記第１および第２の電極層間でそれぞれが異なる抵抗値を有し、かつそれぞれ異なる熱容量を有するようにしても良い。
【００２１】
第２の発明にかかる多値記録相変化チャンネルトランジスタにおいて、当該多値記録相変化チャンネルトランジスタをスイッチング素子として機能させるために、前記第３の電極に、前記第１、第２の電極間に電圧を印加した場合に前記メモリ層を流れる電流を遮断する第１の電圧と遮断しない第２の電圧を選択的に印加するようにしても良い。
【００２２】
上記課題を解決するために、第３の発明にかかるメモリセルアレイは、１個のＭＯＳトランジスタと、上記第１の発明にかかる多値記録相変化メモリ素子とを含んで構成されるメモリセルを同一基板上に複数個配置して構成される。
【００２３】
上記課題を解決するために、第４の発明にかかるメモリセルアレイは、同一基板上に、上記第２の発明にかかる相変化チャンネルトランジスタを複数個配置して構成される。
【発明の効果】
【００２４】
第１の発明にかかる多値記録相変化メモリ素子あるいは第２の発明にかかる多値記録相変化チャンネルトランジスタでは、第１および第２の電極層間に形成されるメモリ層を、相互に分離された複数の部分メモリ層で構成しているので、それぞれの部分メモリ層を相転移させるか否かの組合せによって多値情報を書き込むことができる。この場合、１個の部分メモリ層を相転移させることによる抵抗値の変化はその部分メモリ層の形状によってほぼ一義的に決まり、相変化回数等によって影響されない。したがって、多値情報における個々のレベルの情報を、明瞭に区別された複数の抵抗値として書き込むことができ、かつ読み出すことができる。これにより、多値情報の書き込み読み出しに比較的大きなマージンを取ることが可能となり、信頼性の高い多値記録相変化メモリ素子を提供することができる。
【００２５】
なお、メモリ層を、相変化材料の層と抵抗層との積層構造とし、抵抗層の抵抗値を相変化材料層が結晶相を取る場合の抵抗値より大きく、アモルファス相を取る場合の抵抗値よりも小さくすることによって、相変化材料の層がアモルファス相から結晶相へ相転移する場合に必要な書き込み電圧を低く抑えることができる。
【００２６】
さらに、複数の部分メモリ層が、前記第１および第２の電極層間でそれぞれ同じ抵抗値あるいは異なる抵抗値を有し、かつそれぞれ異なる熱容量を有するようにすることによって、部分メモリ層の個別の相転移制御がさらに容易となる。
【００２７】
また、このような多値記憶相変化メモリ素子あるいは多値記憶相変化チャンネルトランジスタを同一基板上に複数個配列してメモリセルアレイを構成することによって、より高密度の情報記録が可能なメモリセルアレイを提供することができる。特に、多値記録相変化チャンネルトランジスタで構成したメモリセルアレイの場合、従来は別個に形成する必要が有ったスイッチング用のトランジスタとメモリ部とを１個のトランジスタで実現できるので、その分基板上で１個のメモリセルが必要とする面積が大幅に低下し、それによってさらに記録密度の高いメモリセルアレイを実現することができる。
【発明を実施するための最良の形態】
【００２８】
［第１の実施形態］
図３（ａ）および（ｂ）は、本発明の第１の実施形態にかかる相変化メモリ素子２０の構造を示す図であり、図（ａ）はその平面図を、図（ｂ）は図（ａ）のＢ−Ｂ線上断面図である。本実施形態にかかる多値記録相変化メモリ素子２０は、図示するように、Ｓｉ等の半導体基板２２上に形成したＳｉＯ2等の絶縁膜２４上に、第１および第２の電極層２６、２８を形成し、この電極間に相変化材料で構成されるメモリ層３０を形成した構造を有する。第１、第２の電極層２６、２８はメモリ層３０の電流加熱用電極であって、Ａｌ、Ａｕ等を材料として構成されている。第１、第２の電極層２６、２８の相対向する側面は、階段状に形成されており、その結果、電極間の距離Ｌ（Ｌ１、Ｌ２、Ｌ３、Ｌ４）が、段階的に異なる値を取るようにされている。
【００２９】
メモリ層３０は、カルコゲナイドのような一般の相変化メモリに使用される材料で構成される。本実施形態では、メモリ層３０を、それぞれが体積の異なる複数の部分メモリ層３２、３４、３６、３８で構成している。部分メモリ層３２は、第１、第２の電極層２６、２８上で、その間の間隔が最も狭い部分（距離Ｌ１）に幅Ｗ１を有して形成されている。部分メモリ層３４は、第１、第２の電極層２６、２８上で、その間の間隔が次に狭い部分（距離Ｌ２）に部分メモリ層３２よりは広い幅Ｗ２を有するようにして形成されている。部分メモリ層３６は、第１、第２の電極層２６、２８上で、その間の間隔がさらに次に狭い部分（距離Ｌ３）に、Ｗ２よりは広い幅Ｗ３を有して形成されている。部分メモリ層３８は、第１、第２の電極層２６、２８上で、その間の間隔がもっとも広い部分（距離Ｌ４）上に最も広い幅Ｗ４を有して形成されている。
【００３０】
部分メモリ層３２〜３８は、例えば、電極層２６、２８を形成した絶縁膜２４上に一体化したメモリ層として堆積した後、エッチング等によって個々の部分に分離することによって形成することができる。あるいは、マスクパターンを用いて、部分メモリ層を形成する領域上にのみ相変化材料を堆積するようにして形成することもできる。部分メモリ層３２〜３８のこのような形成方法に基づいて、各部分メモリ層３２〜３８の層厚ｔは一定となる。
【００３１】
抵抗体の抵抗値Ｒは、
Ｒ＝ρ×（Ｌ／Ｓ）
として示される。ここで、ρは抵抗体の比抵抗、Ｌは抵抗体の長さ、Ｓは抵抗体の断面積である。断面積Ｓは、抵抗体の層厚をｔ、抵抗体の幅をＷで表すと、Ｓ＝Ｗ・ｔとなる。したがって、Ｒは、
Ｒ＝ρ×（Ｌ／Ｗ・ｔ）
として示すことができる。
【００３２】
今、図３に示すメモリ層３０において、上述したように各部分メモリ層３２〜３８の層厚は同じであり、さらに同じ材料によって形成されるためそれぞれの比抵抗ρも同じである。したがって、各部分メモリ層３２〜３８の抵抗体部分の長さＬと幅Ｗとの比を一定とすることにより、各部分メモリ層３２〜３８がほぼ同じ抵抗値Ｒを有するようになる。一方、各部分メモリ層３２〜３８の長さＬ１〜Ｌ４を、Ｌ１＜Ｌ２＜Ｌ３＜Ｌ４とし、幅Ｗ１〜Ｗ４をＷ１＜Ｗ２＜Ｗ３＜Ｗ４とすることによって、各部分メモリ層３２〜３８の熱容量Ｃ１〜Ｃ４はＣ１＜Ｃ２＜Ｃ３＜Ｃ４となる。
【００３３】
第１、第２の電極層２６、２８間に電圧Ｖを印加した場合、各部分メモリ層３２〜３８に流れる電流は同じであるが、その電流による部分メモリ層３２〜３８の温度上昇はそれぞれに異なる。具体的には、熱容量の小さい部分メモリ層ほど温度上昇が大きくなる。したがって、ある電流量の印加により、結晶相である部分メモリ層３２が材料の溶融温度に達しその後の急冷によりアモルファス相に転移した場合であっても、部分メモリ層３４〜３８はその電流量で溶融温度に達しないため、アモルファス相に転移しない状態が発生する。
【００３４】
同様に、異なる電流量の印加により、部分メモリ層３２、３４がアモルファス相に転移した場合であっても、部分メモリ層３６、３８がアモルファス相に転移せず結晶相を維持する状態が発生する。さらに同様に、異なる電流量の印加により、部分メモリ層３２、３４、３６がアモルファス相に転移した場合であっても、部分メモリ層３８がアモルファス相に転移せず結晶相を維持する状態が発生する。また、異なる電流量の印加により、部分メモリ層３２〜３８の全てをアモルファス相に相転移させることができる。
【００３５】
したがって、全ての部分メモリ層３２〜３８が抵抗値Ｒを有する結晶状態である場合を“０”に当てはめ、適宜の電流制御により部分メモリ層３２のみをアモルファス相に転移させその抵抗値Ｒを例えば１０００Ｒとした場合を“１”に当てはめ、以下同様に、部分メモリ層３２、３４をアモルファス相に転移させその抵抗値Ｒをそれぞれ１０００Ｒとした場合を“２”に当てはめ、部分メモリ層３２、３４、３６をアモルファス相に転移させその抵抗値Ｒをそれぞれ１０００Ｒとした場合を“３”に当てはめ、部分メモリ層３２〜３８の全てをアモルファス相に転移させそれぞれの抵抗値Ｒを例えば１０００Ｒとした場合を“４”に当てはめることにより、多値情報を記録することができる。
【００３６】
上記のようにして書き込まれた情報を読み出す場合は次のようになる。部分メモリ層３２〜３８が全て結晶相でありそれぞれが抵抗値Ｒを有する場合、即ち情報“０”が記録されている場合のメモリ層３０全体の抵抗値はＲ／４となる。部分メモリ層３２がアモルファス相に相転移しその抵抗値が例えば１０００Ｒとなった場合、即ち情報“１”が記録された状態ではメモリ層３０全体の抵抗値はほぼＲ／３となる。同様に、情報“２”が記録された場合のメモリ層３０の抵抗値はほぼＲ／２となり、情報“３”の場合はほぼＲ、情報“４”の場合はほぼ２５Ｒとなる。したがって、メモリ層３０に電圧を印加して流れる電流を読み取ることにより、その抵抗値を算出すれば、メモリ層３０に書き込まれている情報が容易に読み出される。
【００３７】
以上のように、本実施形態の多値記録相変化メモリ素子では、メモリ層３０を、それぞれがほぼ同じ抵抗値を有するがしかし異なる熱容量を有する部分メモリ層３２〜３８で構成したことにより、それぞれの部分メモリ層を結晶相からアモルファス相へ相転移させるか否かに基づいて多値情報を書き込むことができる。そのため、図１および２に示すような１個のメモリ層上でアモルファス化する体積を段階的に変化させて多値情報を記録する場合に比べて、個々の情報を記録する場合の抵抗値に大きな変動がない。その結果、情報の記録、再生の信頼性が高い多値記録素子を形成することができる。
【００３８】
［第２の実施形態］
図４は、本発明の第２の実施形態にかかる多値記録相変化メモリ素子２０Ａの構造を示す図であり、図（ａ）はその平面図、図（ｂ）は図（ａ）のＢ−Ｂ線上断面図である。なお、以降の図面において、図３と同じ符号は、同一あるいは類似の構成要素を示すので、それらについての重複した説明は行わない。
【００３９】
本実施形態のメモリ層３０Ａは、部分メモリ層３２Ａ、３４Ａ、３４Ａ、３８Ａで構成されている。各部分メモリ層３２Ａ、３４Ａ、３４Ａ、３８Ａは、例えば図（ｂ）において部分メモリ層３４Ａで示すように、相変化材料層（３４ａ）と抵抗層（３４ｂ）との２層構造とされている。各部分メモリ層３２Ａ〜３８Ａにおいて、相変化材料層（部分メモリ層３４の場合、３４ａで示す）は、図３に示す第１の実施形態の部分メモリ層３２〜３８と同様の材料でかつ同様の形状で形成されているため、それぞれが同じ抵抗値および異なる熱容量を有している。したがって、本実施形態のメモリ素子２０Ａが、図３に示す第１の実施形態にかかるメモリ素子２０と同様の原理により、多値記録および読み出しが行えることは明らかである。
【００４０】
しかしながら、多値が記録された相変化メモリ素子２０（図３参照）において、記録された情報を消去する場合は、アモルファス相状態の部分メモリ層に通電して加熱し、アモルファス相から結晶相への相転移を起こす必要がある。相変化材料がアモルファス相を取る場合、その抵抗値は結晶相を取る場合の１０2〜１０4倍となって、著しく電流を流し難くなる。したがって、例えば書き込まれた情報を消去するために、相変化材料層をアモルファス相から結晶相に相転移させる場合、部分メモリ層にかなり大きな電圧を掛けて必要な電流を確保しなければならない。加熱により材料層がアモルファス相から結晶相に転移すると、結晶相での抵抗値が低いため、上記の電圧では材料に過度の電流が流れ素子が破壊されてしまう恐れがある。
【００４１】
図４に示す相変化メモリ素子２０Ａは、このような欠点を解決するための構成を提供するものであって、そのために、各部分メモリ層３２Ａ〜３８Ａを図４（ｂ）に示すような抵抗層（例えば３４ｂ）と相変化材料層（３４ａ）の２層構造としたものである。ここで、それぞれの抵抗層（例えば３４ｂ）は、相変化材料層（例えば３４ａ）がアモルファス相を取る場合の抵抗値より小さく、結晶相を取る場合の抵抗値よりも大きい抵抗値を有している。これらの抵抗層は、例えば、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷで構成される。
【００４２】
図４に示す構造の相変化メモリ素子２０Ａにおいて、メモリ層３０Ａの相変化材料層（例えば３４ａ）がアモルファス相を取る場合、第１、第２の電極層２６、２８に電圧を印加すると、アモルファス相の抵抗値が大きいため電流はもっぱら抵抗層（例えば３４ｂ）を介して流れる。その結果、比較的低い電圧の印加により抵抗層が加熱され、アモルファス相である相変化材料層（例えば３４ａ）も間接的に加熱されて相転移を起こす。相変化材料層（例えば３４ａ）が一旦結晶相に相転移すると、その抵抗値は抵抗層（例えば３４ｂ）の抵抗値よりも小さくなるため、第１、第２の電極層２６、２８間で電流は主に相変化材料層を介して流れる。
【００４３】
このように、本実施形態の相変化メモリ素子２０Ａでは、各部分メモリ層をアモルファス相から結晶相へ相転移させる場合の印加電圧を低く抑えることができる。なお、図４の例では、部分メモリ層３２Ａ〜３８Ａを構成する場合に、抵抗層（例えば３４ｂ）を絶縁膜２４上に形成しその上に相変化材料層（例えば３４ａ）を形成しているが、絶縁膜２４上に相変化材料層を形成しその上に抵抗層を形成しても、同様の効果が得られることは明らかである。この場合、さらに相変化材料層上に抵抗層を形成しても良い。本発明は、これらの実施例をもその範囲に含む。
【００４４】
［第３の実施形態］
図５は、本発明の第３の実施形態にかかる多値記録相変化チャンネルトランジスタ５０の構造を示す図であって、図（ａ）はその平面図を、図（ｂ）は図（ａ）のＣ−Ｃ線上断面図である。本トランジスタ５０におけるメモリ層４０は、部分メモリ層４２、４４、４６、４８で構成されているが、これらの部分メモリ層の材料および形状は、図４に示す部分メモリ層３２Ａ、３４Ａ、３６Ａ、３８Ａと同じである。しかしながら、本実施形態のトランジスタ５０では、各部分メモリ４２、４４、４６、４８の相変化材料層（例えば４４ａ）上に絶縁膜層（例えば４４ｃ）を介してゲート電極５２が設けられている点で、図４の相変化メモリ素子と異なっている。なお、図５（ｂ）では、部分メモリ層４４についてのみ抵抗層４４ｂ、相変化材料層４４ａ、絶縁膜４４ｃの多層構造を示しているが、その他の部分メモリ層４２、４６、４８も同様の構造を有していることは明らかである。
【００４５】
本実施形態の相変化チャンネルトランジスタは、メモリ層４０が、それぞれ同じ抵抗値を有しかつ異なる熱容量を有する部分メモリ層４２、４４、４６、４８で構成され、したがって、第１、第２の電極層２６、２８間の通電量を適宜選択することによって、部分メモリ層４２のみ、部分メモリ層４２および４４、部分メモリ層４２、４４、４６、あるいは全ての部分メモリ層４２〜４８をアモルファス相に相転移させることができ、これによって、“０”〜“４”の多値情報の記録、再生が行える点で、第１および第２の実施形態と同じである。さらに、各部分メモリ層４２〜４８が抵抗層と相変化材料層の２層構造を有している点で、図４に示す第２の実施形態の相変化メモリ素子２０Ａと同じ効果を有する。しかしながら、各部分メモリ層４２〜４８が、ゲート電極５２を介した制御によってスイッチング機能を有している点で、第２の実施形態にかかる素子２０Ａとは異なっている。
【００４６】
以下に、相変化チャンネルトランジスタ５０のスイッチング機能について説明する。
【００４７】
図６に、図５に示す相変化チャンネルトランジスタ５０のゲート電圧とソース・ドレイン電流の関係を模式的に示す。ゲート電圧は、ゲート電極５２と、第１（ソース）の電極層２６、あるいは第２（ドレイン）の電極層２８との間の電圧である。図６の曲線Ｆは、相変化材料層が結晶相の状態である場合のゲート電圧とソース・ドレイン電流（チャンネル電流）間の関係を示し、曲線Ｈは相変化材料層がアモルファス相を取る場合のゲート電圧とソース・ドレイン電流間の関係を示している。
【００４８】
図示するように、相変化材料層で構成されるチャンネルにおいて、ゲート電圧が一定の値Ｖｔよりも低い場合、チャンネル領域には、ゲート電圧にかかわりなく、相変化材料層がアモルファス相であるか結晶相であるかによって決まるほぼ一定の電流Ｉ１（アモルファス相の場合）またはＩ２（結晶相の場合）が流れるが、ゲート電圧が電圧Ｖｔを超えると、チャンネル電流はほとんど流れなくなる。したがって、ゲート電極５２に印加する電圧を制御することによって、図５に示す素子をスイッチング素子としても動作させることができるようになる。
【００４９】
なお、このような相変化材料のスイッチング機能については、上述した特許文献１に詳細に説明されている。また、図５に示す例では、ゲート電極層５２を部分メモリ層４２〜４８の最上部に設けているが、ゲート電極層を絶縁膜２４中に埋め込み、その上に抵抗層、相変化材料層を形成する構成でも良く、あるいはゲート電極層を絶縁膜中に埋め込み、その上に相変化材料層、抵抗層を形成する構成でも良い。本発明は、これらの実施例をも含む。
【００５０】
なお、図５に示す多値記録相変化チャンネルトランジスタ５０は、メモリ層４０が相変化材料の層と抵抗層との積層構造を取るものとして示されているが、本発明の多値記録相変化チャンネルトランジスタが、メモリ層４０を相変化材料の層のみで構成した場合もその範囲に含むことは明らかである。この場合は、相変化材料の層上に絶縁膜を介してゲート電極を構成すれば良い。
【００５１】
［第４の実施形態］
図７は、上記第１および第２の実施形態にかかる多値記録相変化メモリ素子２０あるいは２０Ａを用いたメモリセルアレイの構造を示す一部切り欠き断面図である。なお、説明を容易にするために図７ではメモリセルを１個示しているが、実際は同一基板上に同様のメモリセルが多数配列して構成されている。
【００５２】
図において、７０はＳｉ半導体基板、７２は素子分離用のＳｉＯ2層、７４、７６は例えばｎ＋拡散層、７８はゲート絶縁膜、８０はゲート電極を示す。ｎ＋拡散層７４は、層間絶縁膜８２に設けたスルーホール中に形成したコンタクト８４を介してビットライン８６に接続されている。半導体基板７０上には上記第１あるいは第２の実施形態にかかる多値記録相変化メモリ素子２０あるいは２０Ａが形成されている。メモリ素子２０あるいは２０Ａは、第１、第２の電極層８８、９０、絶縁膜層９２およびメモリ層９４を含んでいる。第１の電極層８８はｎ＋拡散層７６に接続され、第２の電極層９０はソースライン９６に接続されている。
【００５３】
拡散層７４、７６、ゲート電極８０はＭＯＳトランジスタを構成し、Ｓｉ半導体基板７０のゲート直下のチャンネル領域９８における通電状態をゲート電極８０に印加する電圧によってオン、オフ制御する。即ち、メモリ素子２０（２０Ａ）を選択的に駆動する場合は、ゲート電極８０の電圧を制御してチャンネル領域９８を導通状態に設定し、メモリ部に電力を供給する。反対にこのメモリ部を選択しない場合は、ゲート電極８０にオフ電圧を印加する。したがって、ＭＯＳトランジスタのゲート電圧を制御してチャンネル領域９８を導通させれば、メモリ部２０（２０Ａ）に、ビットライン８６を介して多値の書き込み（相転移のための電圧）あるいは読み出し電圧が印加され、反対にチャンネル領域９８を非導通とすれば書き込み、読み出し電圧が印加されない。なお、ゲート電極８０は、図示しないワードラインに接続されている。
【００５４】
上述した本実施形態のメモリセルアレイでは、１個のメモリセルにおいて、第１あるいは第２の実施形態に示した多値記録相変化メモリ素子を用いているため、多値記録を安定してかつ確実に行うことができ、情報を安定して高密度に記録し再生することが可能なメモリセルアレイを提供することができる。
【００５５】
［第５の実施形態］
図８は、本発明の第５の実施形態にかかるメモリセルアレイの構造を示す断面図である。本実施形態のメモリセルアレイは、第３の実施形態にかかる多値記録相変化チャンネルトランジスタ５０を用いてメモリセルアレイを構成している。図では２個のメモリセル５０ａ、５０ｂのみを示しているが、実際には高い記録密度を達成するために、同一基板上に多数のメモリセルが構成されている。図８において、１００はＳｉ半導体基板、１０２はＳｉＯ2等の絶縁膜を示し、この絶縁膜１０２上に、図５に示す多値記録相変化チャンネルトランジスタ５０ａ、５０ｂが形成されている。多値記録相変化チャンネルトランジスタ５０ａ、５０ｂは、それぞれ、抵抗材料で構成された抵抗層１０４、相変化材料で構成された相変化材料層１０６、ゲート絶縁膜１０８、ゲート電極１１０およびソース、ドレイン電極を構成する第１、第２の電極１１２、１１４を備えている。
【００５６】
さらに、ゲート電極１１０は図示しないワードラインに接続され、第１の電極１１２はビットライン１１６に接続され、かつ第２の電極１１４は図示しないソースラインに接続されている。なお、１１８は層間絶縁膜を示している。抵抗層１０４と相変化材料層１０６は、相変化材料層１０６がアモルファス層か結晶相かで情報を記録するメモリ部を構成している。なお、このメモリ部は上記第３の実施形態で示した構造を有し、したがって多値記録が可能とされている。ゲート電極１１０には、トランジスタ５０ａ、５０ｂをオン、オフスイッチングするためのスイッチング電圧がワードラインを経由して印加される。メモリ部への書き込み、読み出し電圧は、ビットライン１１６とソースライン間で印加される。したがって、ビットラインとワードラインを選択して駆動することにより、メモリアレイ上の任意のトランジスタが選択されて情報の書き込み、読み出しあるいは消去が行われる。
【００５７】
図８に示すメモリセルアレイでは、上記第３の実施形態の項で説明したように、メモリ部を構成するトランジスタがスイッチング機能を有するため、任意のメモリセルをアドレスするための選択トランジスタを設ける必要がない。その結果、選択トランジスタとメモリ部との両者を必要とする従来のメモリセルアレイに比べて、１個のメモリセルの面積が大幅に低減するので、同一基板上に超高密度にメモリセルを形成することができる。また、１個のメモリセルは多値情報を記録可能であるため、メモリとしての記録密度をさらに上げることができる。なお、図８のメモリセル５０ａ、５０ｂにおいて、抵抗層１０４を形成しない相変化チャンネルトランジスタを用いても良いことは明らかである。
【００５８】
［その他の実施形態］
図９および図１０は、図３に示した多値記録相変化メモリ素子のその他の実施形態を示す図であり、それぞれに、図（ａ）はその平面図、図（ｂ）は図（ａ）のＢ−Ｂ線上断面図である。
【００５９】
図９の（ａ）、（ｂ）において、多値記録相変化メモリ素子２００は、電極間隔が段階的に異なる第１、第２の電極層２６、２８間に、第１の実施形態の場合と同様に相変化材料で構成されるメモリ層２０２を形成しているが、本実施形態では、各部分メモリ層２０４、２０６、２０８、２１０はそれぞれ同じ形状を有している。その結果、部分メモリ層２０４〜２１０のそれぞれの抵抗値Ｒは、電極間の距離Ｌに比例して異なっている。また、距離Ｌに比例して、各部分メモリ層の熱容量も異なっている。
【００６０】
この多値記録相変化メモリ素子２００においても、第１、第２の電極層２６、２８間に印加する電圧および電圧の印加時間を適宜調整することにより、部分メモリ層２０４のみ、部分メモリ層２０４と２０６、部分メモリ層２０４、２０６および２０８、あるいは全ての部分メモリ層２０４〜２１０を、例えば結晶相からアモルファス相に相転移させることにより、第１の実施形態の場合と同様に、“０”〜“４”までの多値を広いマージンをもって記録することが可能である。
【００６１】
図１０に示す多値記録相変化メモリ素子３００は、電極間隔が一様である第１、第２の電極層２６Ａ、２８Ａ間に、相変化材料で構成されるメモリ層３０２を構成している。メモリ層３０２は、第１の実施形態の場合と同様に、段階的に幅が異なる部分メモリ層３０４、３０６、３０８および３１０を含んでいる。この実施形態では、第１の実施形態の場合とは異なり、第１および第２の電極層２６Ａ、２８Ａ間が一定であるため、部分メモリ層３０４〜３１０の抵抗値はそれらの形状に応じて異なっており、同様に各部分メモリ層の熱容量もそれぞれ異なっている。
【００６２】
この多値記録相変化メモリ素子３００においても、第１、第２の電極層２６Ａ、２８Ａ間に印加する電圧および電圧の印加時間を適宜調整することにより、部分メモリ層３０４のみ、部分メモリ層３０４と３０６、部分メモリ層３０４、３０６および３０８、あるいは全ての部分メモリ層３０４〜３１０を、例えば結晶相からアモルファス相に相転移させることにより、第１の実施形態の場合と同様に、“０”〜“４”までの多値を広いマージンをもって記録することが可能である。
【００６３】
なお、上記の全ての実施形態において、相変化材料としては、ＧｅＳｂＴｅ以外に、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、ＳｂＴｅ、ＧｅＴｅ、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂＴｅ、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、ＧｅＳｎＳｂＴｅ、ＧｅＳｂＳｅＴｅ、ＴｅＧｅＳｂＳ等の材料が使用可能である。またこのような材料において、その組成比を種々に変化したものも使用可能である。抵抗層の材料としては、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷ等がある。絶縁層材料としては、ＳｉＯ2、Ｓｉ3Ｎ4等が使用可能である。さらに、上記各実施形態では、メモリ層を４個の部分メモリ層に分割しているが、メモリ層の分割は２個以上であれば多値記録が可能であり、したがって本発明は記載した実施形態に限定されることはない。
【図面の簡単な説明】
【００６４】
【図１】相変化メモリ素子における従来の多値記録方式を説明するための図。
【図２】従来の多値記録相変化メモリ素子の構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＡ−Ａ線上断面図。
【図３】本発明の第１の実施形態にかかる多値記録相変化メモリ素子の構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＢ−Ｂ線上断面図。
【図４】本発明の第２の実施形態にかかる多値記録相変化メモリ素子の構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＢ−Ｂ線上断面図。
【図５】本発明の第３の実施形態にかかる多値記録相変化チャンネルトランジスタの構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＣ−Ｃ線上断面図。
【図６】図５に示す多値記録相変化チャンネルトランジスタのスイッチング特性を説明するための図。
【図７】本発明の第４の実施形態にかかるメモリセルアレイの断面図。
【図８】本発明の第５の実施形態にかかるメモリセルアレイの断面図。
【図９】本発明のその他の実施形態にかかる多値記録相変化メモリ素子の構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＢ−Ｂ線上断面図。
【図１０】本発明のさらにその他の実施形態にかかる多値記録相変化メモリ素子の構造を示す図であり、（ａ）はその平面図、（ｂ）は（ａ）のＢ−Ｂ線上断面図。
【符号の説明】
【００６５】
２０、２０Ａ 多値記録相変化メモリ素子
２２ Ｓｉ半導体基板
２４ 絶縁膜
２６ 第１の電極層
２８ 第２の電極層
３０ メモリ層
３２、３４、３６、３８ 部分メモリ層
３４ａ、４４ａ 相変化材料層
３４ｂ、４４ｂ 抵抗層
４４ｃ ゲート絶縁膜
５０ 多値記録相変化チャンネルトランジスタ
５２ ゲート電極
【特許請求の範囲】
【請求項１】
第１の電極層と、
第２の電極層と、
前記第１および第２の電極層間に設けられ、室温でアモルファス相および結晶相で安定する相変化材料の層を有するメモリ層と、を備え、
前記メモリ層は、前記第１および第２の電極層間で相互に分離された複数の部分メモリ層を含むことを特徴とする、多値記録相変化メモリ素子。
【請求項２】
請求項１に記載の多値記録相変化メモリ素子において、前記メモリ層は前記相変化材料の層と該層に積層される抵抗層とを含み、前記抵抗層の抵抗値は前記相変化材料の層がアモルファス相を示す場合の抵抗値よりも小さく、結晶相を示す場合の抵抗値よりも大きいことを特徴とする、多値記録相変化メモリ素子。
【請求項３】
請求項１または２に記載の多値記録相変化メモリ素子において、前記複数の部分メモリ層は、前記第１および第２の電極層間でそれぞれが同じ抵抗値を有し、かつそれぞれ異なる熱容量を有することを特徴とする、多値記録相変化メモリ素子。
【請求項４】
請求項１または２に記載の多値記録相変化メモリ素子において、前記複数の部分メモリ層は、前記第１および第２の電極層間でそれぞれが異なる抵抗値を有し、かつそれぞれ異なる熱容量を有することを特徴とする、多値記録相変化メモリ素子。
【請求項５】
第１の電極層と、
第２の電極層と、
前記第１および第２の電極層間に設けられ、室温でアモルファス相および結晶相で安定する相変化材料の層を有するメモリ層と、
前記メモリ層に絶縁膜を介して設けられた第３の電極層と、を備え、
前記メモリ層は、前記第１および第２の電極層間で相互に分離された複数の部分メモリ層に分割されていることを特徴とする、多値記録相変化チャンネルトランジスタ。
【請求項６】
請求項５に記載の多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層は前記相変化材料の層と該層に積層される抵抗層とを含み、前記抵抗層の抵抗値は前記相変化材料の層がアモルファス相を示す場合の抵抗値よりも小さく、結晶相を示す場合の抵抗値よりも大きいことを特徴とする、多値記録相変化チャンネルトランジスタ。
【請求項７】
請求項５または６に記載の多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層は、前記第１および第２の電極層間でそれぞれが同じ抵抗値を有し、かつそれぞれ異なる熱容量を有することを特徴とする、多値記録相変化チャンネルトランジスタ。
【請求項８】
請求項５または６に記載の多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層は、前記第１および第２の電極層間でそれぞれが異なる抵抗値を有し、かつそれぞれ異なる熱容量を有することを特徴とする、多値記録相変化チャンネルトランジスタ。
【請求項９】
請求項５または６に記載の多値記録相変化チャンネルトランジスタにおいて、当該多値記録相変化チャンネルトランジスタをスイッチング素子として機能させるために、前記第３の電極には、前記第１、第２の電極間に電圧を印加した場合に前記メモリ層を流れる電流を遮断する第１の電圧と遮断しない第２の電圧が選択的に印加されることを特徴とする、多値記録相変化チャンネルトランジスタ。
【請求項１０】
一個のＭＯＳトランジスタと、請求項１乃至４の何れか１項に記載の多値記録相変化メモリ素子とを含んで構成されるメモリセルを同一基板上に複数個配列したメモリセルアレイ。
【請求項１１】
同一基板上に、請求項５乃至９の何れか１項に記載の相変化チャンネルトランジスタを複数個配置したことを特徴とする、メモリセルアレイ。
【請求項１】
第１の電極層と、
第２の電極層と、
前記第１および第２の電極層間に設けられ、室温でアモルファス相および結晶相で安定する相変化材料の層を有するメモリ層と、を備え、
前記メモリ層は、前記第１および第２の電極層間で相互に分離された複数の部分メモリ層を含むことを特徴とする、多値記録相変化メモリ素子。
【請求項２】
請求項１に記載の多値記録相変化メモリ素子において、前記メモリ層は前記相変化材料の層と該層に積層される抵抗層とを含み、前記抵抗層の抵抗値は前記相変化材料の層がアモルファス相を示す場合の抵抗値よりも小さく、結晶相を示す場合の抵抗値よりも大きいことを特徴とする、多値記録相変化メモリ素子。
【請求項３】
請求項１または２に記載の多値記録相変化メモリ素子において、前記複数の部分メモリ層は、前記第１および第２の電極層間でそれぞれが同じ抵抗値を有し、かつそれぞれ異なる熱容量を有することを特徴とする、多値記録相変化メモリ素子。
【請求項４】
請求項１または２に記載の多値記録相変化メモリ素子において、前記複数の部分メモリ層は、前記第１および第２の電極層間でそれぞれが異なる抵抗値を有し、かつそれぞれ異なる熱容量を有することを特徴とする、多値記録相変化メモリ素子。
【請求項５】
第１の電極層と、
第２の電極層と、
前記第１および第２の電極層間に設けられ、室温でアモルファス相および結晶相で安定する相変化材料の層を有するメモリ層と、
前記メモリ層に絶縁膜を介して設けられた第３の電極層と、を備え、
前記メモリ層は、前記第１および第２の電極層間で相互に分離された複数の部分メモリ層に分割されていることを特徴とする、多値記録相変化チャンネルトランジスタ。
【請求項６】
請求項５に記載の多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層は前記相変化材料の層と該層に積層される抵抗層とを含み、前記抵抗層の抵抗値は前記相変化材料の層がアモルファス相を示す場合の抵抗値よりも小さく、結晶相を示す場合の抵抗値よりも大きいことを特徴とする、多値記録相変化チャンネルトランジスタ。
【請求項７】
請求項５または６に記載の多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層は、前記第１および第２の電極層間でそれぞれが同じ抵抗値を有し、かつそれぞれ異なる熱容量を有することを特徴とする、多値記録相変化チャンネルトランジスタ。
【請求項８】
請求項５または６に記載の多値記録相変化チャンネルトランジスタにおいて、前記複数の部分メモリ層は、前記第１および第２の電極層間でそれぞれが異なる抵抗値を有し、かつそれぞれ異なる熱容量を有することを特徴とする、多値記録相変化チャンネルトランジスタ。
【請求項９】
請求項５または６に記載の多値記録相変化チャンネルトランジスタにおいて、当該多値記録相変化チャンネルトランジスタをスイッチング素子として機能させるために、前記第３の電極には、前記第１、第２の電極間に電圧を印加した場合に前記メモリ層を流れる電流を遮断する第１の電圧と遮断しない第２の電圧が選択的に印加されることを特徴とする、多値記録相変化チャンネルトランジスタ。
【請求項１０】
一個のＭＯＳトランジスタと、請求項１乃至４の何れか１項に記載の多値記録相変化メモリ素子とを含んで構成されるメモリセルを同一基板上に複数個配列したメモリセルアレイ。
【請求項１１】
同一基板上に、請求項５乃至９の何れか１項に記載の相変化チャンネルトランジスタを複数個配置したことを特徴とする、メモリセルアレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００８−９１６８２（Ｐ２００８−９１６８２Ａ）
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願番号】特願２００６−２７１７４３（Ｐ２００６−２７１７４３）
【出願日】平成１８年１０月３日（２００６．１０．３）
【出願人】（５０４１４５３６４）国立大学法人群馬大学 (352)
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２０年４月１７日（２００８．４．１７）
【国際特許分類】
【出願日】平成１８年１０月３日（２００６．１０．３）
【出願人】（５０４１４５３６４）国立大学法人群馬大学 (352)
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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