局所多層回路基板、および局所多層回路基板の製造方法
【課題】従来の局所多層回路基板は、マザー基板に部分的に積層された多層基板部分が物理的なダメージを受け易い構成であった。
【解決手段】回路基板２１の少なくとも表層の一部にキャビティ部２７を設け、そのキャビティ部２７内に、回路基板２１より高精細な配線ルールで形成された回路形成材１を積層した構成とすることにより、回路形成材１の上部が飛び出ない構造としている。この構造により、回路基板２１の表面および回路形成材１の表面に、同一工程でソルダーレジスト２５を形成させることができる。
【解決手段】回路基板２１の少なくとも表層の一部にキャビティ部２７を設け、そのキャビティ部２７内に、回路基板２１より高精細な配線ルールで形成された回路形成材１を積層した構成とすることにより、回路形成材１の上部が飛び出ない構造としている。この構造により、回路基板２１の表面および回路形成材１の表面に、同一工程でソルダーレジスト２５を形成させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置や電子部品等を実装するための局所多層回路基板、およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、電子機器の小型化、高速動作および高機能化が益々進んでおり、それを実現するための半導体チップの高集積化が進み、それに伴いＩ／Ｏ数が増加して狭ピッチで多ピン構造になって来ている。そのため、半導体チップや半導体パッケージを実装するための回路基板も高精細パターンを実現するビルドアップ構造でより多くの層数を必要とする多層回路基板が使われるようになってきている。
【０００３】
しかし、多ピンの半導体パッケージが実装された近傍のみ回路基板の多層が必要であり、その他の部分は基板の層数が少なくても問題なく回路設計ができる場合が多い。すなわち、一部の領域でファイン配線とより多くの多層化を必要とするために、回路基板全体にファイン配線ルールと多層化が採用され、高価な基板となっている。
【０００４】
この課題を解決する手段として、回路基板の、より多くの多層化を必要とする部分のみが多層化された局所多層回路基板がある（例えば、特許文献１参照）。
【０００５】
図７は、従来の局所多層回路基板を示す断面図である。
【０００６】
図７において、３２１は通常の配線ルールで形成された多層のマザー基板である。３２２は絶縁性基材で、各層の配線パターン３２３が導電性ビア３２４により電気的に接続されていることで回路を構成している。そして、マザー基板３２１の表層の必要な部分だけに多層基板３０１が積層されている。
【０００７】
図８は、図７に示した従来の局所多層回路基板の製造方法の積層工程を説明する図である。
【０００８】
部分的な多層基板３０１の構成材料である３０２は絶縁性樹脂材料で、各層のファインパターン３０３は導電性ビア３０４で電気的に接続されている。
【０００９】
マザー基板のビアランド配線パターン３２３と導電性ビア３０４がアライメントされて、マザー基板３２１のソルダーレジスト３２５が形成されていない部分に積層される。その後、熱プレスにより、例えば温度１５０℃、圧力２ＭＰａの条件で加圧加熱することで、半硬化状態である絶縁性樹脂材料３０２の接着効果により多層基板３０１がマザー基板３２１の表面に貼り付けられ、図７に示す局所多層回路基板となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−２９８２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の局所多層回路基板は、マザー基板に部分的に積層された多層基板の部分が物理的なダメージを受け易い構成であるため、マザー基板と部分的に積層された多層基板との間で接触不良が発生する等の多くの問題が発生し易かった。
【００１２】
これらの問題について、以下に説明する。
【００１３】
マザー基板３２１と部分多層基板３０１とでは、要求される精細度が異なるため、それぞれの配線パターンやビアのサイズおよび材料構成が異なる。また、それらを支持するための絶縁性樹脂３０２、３２２についても異なる材料物性が必要とされる。更には、部分多層基板３０１をマザー基板３２１に積層後に熱プレスする際の加熱加圧条件は、小面積でファインパターンが形成された未硬化絶縁性樹脂の加熱加圧であることから、通常の多層回路基板を熱プレスする条件より低温低圧で接着される。このために、マザー基板３２１と部分多層基板３０１との界面の接着力が弱い状態となっている。
【００１４】
そして、マザー基板３２１表面より部分多層基板３０１の積層部が飛び出しているため、部品実装前の局所多層回路基板を重ねて扱ったり搬送したりした場合に、部分多層基板３０１部分が擦れることで比較的接着界面が弱いマザー基板３２１との界面で剥離が発生し、導電性ビア３０４とマザー基板３２１の配線パターン３２３との接続不良が発生する。
【００１５】
また、電子部品の実装時においても問題が発生し易い。
【００１６】
図９は、従来の局所多層回路基板に電子部品を実装する際のクリーム半田印刷工程を説明する図である。
【００１７】
部分多層基板３０１の層数が多いほどマザー基板３２１との段差が大きくなるため、印刷法によりクリーム半田３２６を供給した場合、図９に示す様に部分多層基板３０１が積層されたマザー基板３２１近傍へのクリーム半田３２６の供給量が不足する。
【００１８】
また、部品実装後のリフロー工程で高温に過熱されると、絶縁性樹脂材料や構成が異なることから熱膨張係数の差により熱応力で積層界面のビア接続にダメージが発生して接続抵抗値が上昇する、といった課題などがある。
【００１９】
本発明は、上記従来の課題を考慮して、マザー基板に部分的に積層される多層基板に物理的なダメージを与えない局所多層回路基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決するために、第１の本発明は、
少なくとも表層の一部にキャビティ部を有する回路基板と、
前記キャビティ部に配置されている、前記回路基板より高精細な配線ルールで形成された回路形成材とを備えた、局所多層回路基板である。
【００２１】
また、第２の本発明は、
前記回路基板は、多層構造であり、
前記キャビティ部は、前記回路基板の前記表層に形成される配線パターンの表面を含む平面と、前記回路形成材の表層に形成された配線パターンの表面を含む平面との距離が所定の距離以下となる、深さを有している、第１の本発明の局所多層回路基板である。
【００２２】
また、第３の本発明は、
前記回路基板の表面に形成されたソルダーレジストと、前記回路形成材の表面に形成されたソルダーレジストとは、同一工程により形成されたものである、第１または第２の本発明の局所多層回路基板である。
【００２３】
また、第４の本発明は、
前記回路基板と前記回路形成材との間の隙間部の少なくとも一部に前記ソルダーレジストが充填されている、第３の本発明の局所多層回路基板である。
【００２４】
また、第５の本発明は、
前記所定の距離は、０．２ｍｍである、第２の本発明の局所多層回路基板である。
【００２５】
また、第６の本発明は、
前記キャビティ部は、前記回路基板の前記表層の基材の表面から裏面に貫通する開口のみで構成されている、第２の本発明の局所多層回路基板である。
【００２６】
また、第７の本発明は、
前記キャビティ部は、開口部が底部よりも大きく、側壁部の少なくとも一部が階段形状をしており、
前記各階段のキャビティ層には、それぞれ別の前記回路形成材が配置されている、第１の本発明の局所多層回路基板である。
【００２７】
また、第８の本発明は、
前記各階段のキャビティ層のうち、前記開口部に最も近い前記キャビティ層における前記回路形成材と前記回路基板との間の隙間部の少なくとも一部にソルダーレジストが充填されている、第７の本発明の局所多層回路基板である。
【００２８】
また、第９の本発明は、
少なくとも表層の一部にキャビティ部を有する回路基板の前記キャビティ部に、前記回路基板より高精細な配線ルールで形成された回路形成材を配置する積層工程と、
加圧加熱により前記回路基板と前記回路形成材とを接着する接着工程と、
前記回路基板の表面と、前記回路形成材の表面と、前記回路基板および前記回路形成材の間の隙間部とに、ソルダーレジストを形成するレジスト形成工程とを備えた、局所多層回路基板の製造方法である。
【００２９】
また、第１０の本発明は、
前記レジスト形成工程は、前記回路基板の表面と、前記回路形成材の表面と、前記隙間部とに、同一工程で前記ソルダーレジストを形成する、第９の本発明の局所多層回路基板の製造方法である。
【００３０】
また、第１１の本発明は、
前記キャビティ部は、開口部が底部よりも大きく、側壁部の少なくとも一部が階段形状をしており、
前記各階段のキャビティ層毎に、それぞれ別の前記回路形成材を配置して接着するように、前記積層工程および前記接着工程を繰り返し行ない、
その後、前記レジスト形成工程において、前記回路基板の表面と、前記回路形成材の表面と、前記開口部に最も近い前記キャビティ層における前記回路形成材と前記回路基板との間の前記隙間部とに、同一工程で前記ソルダーレジストを形成する、第９の本発明の局所多層回路基板の製造方法である。
【発明の効果】
【００３１】
本発明により、マザー基板に部分的に積層される多層基板に物理的なダメージを与えない局所多層回路基板およびその製造方法を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１における局所多層回路基板の断面図
【図２】（ａ）〜（ｈ）本発明の実施の形態１における、高精細の配線パターンを有する単層の回路形成材の製造工程を示す図
【図３】（ａ）〜（ｃ）本発明の実施の形態１における、高精細の配線パターンを有する多層化された回路形成材の製造工程を示す図
【図４】（ａ）〜（ｄ）本発明の実施の形態１における、局所多層回路基板の製造工程を示す図
【図５】本発明の実施の形態２における局所多層回路基板の断面図
【図６】（ａ）〜（ｄ）本発明の実施の形態２における局所多層回路基板の製造工程を示す図
【図７】従来の局所多層回路基板の断面図
【図８】従来の局所多層回路基板の、製造時の積層工程における断面図
【図９】従来の局所多層回路基板の、電子部品を実装する際のクリーム半田印刷工程における断面図
【発明を実施するための形態】
【００３３】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１における局所多層回路基板の断面図である。
【００３５】
図１において、２１はキャビティを備えた４層の多層回路基板であり、２２ａ、２２ｂ、２２ｃは絶縁性樹脂基材で、各々の層には配線パターン２３が形成されており、配線パターン２３の層間は導電性ビア２４により電気的に接続されることで多層回路基板となっている。
【００３６】
１は回路形成材であり、多層回路基板２１より高精細の配線パターン３で構成される。２は絶縁性樹脂、４は導電性ビアである。回路形成材１は、多層回路基板２１のキャビティ内に絶縁性樹脂２の接着効果により貼り付けられている。更に、回路形成材１に設けた導電性ビア４と、多層回路基板２１の配線パターン２３が電気的に接続されている。
【００３７】
本構成により、多ピンの狭ピッチＢＧＡパッケージや半導体ベアチップなどを精細な配線パターン３を有する回路形成材１に実装することが可能となり、マザー基板となる多層回路基板２１の層数を削減することができる。
【００３８】
なお、多層回路基板２１が、本発明の回路基板の一例にあたる。また、多層回路基板２１の配線パターン２３よりも高精細の配線パターン３が形成された回路形成材１が、本発明の、回路基板より高精細な配線ルールで形成された回路形成材の一例にあたる。本発明の「より高精細な配線ルール」とは、少なくとも、ビア径、ランド径、Ｌ／Ｓのいずれかが高精細な配線ルールを言う。
【００３９】
図１に示した局所多層回路基板では、多層回路基板２１の最表層の絶縁性樹脂基材２２ａ（プリプレグまたはグリーンシート）の厚みを変えることでキャビティの深さを制御して、回路形成材１の厚みに合わせている。これにより多層回路基板２１表面から、回路形成材１の飛び出し段差を無くすることができるため、基板を重ねて梱包や搬送した際に生ずる回路形成材１部分への物理的応力を受けることを防ぐことができ、本構造で最も弱いとされる多層回路基板２１と回路形成材１間の接着界面保護ができる。すなわち、回路形成材１の導電性ビア４と多層回路基板２１の配線パターン２３との接続品質にダメージを与えることがない。
【００４０】
なお、多層回路基板２１の、回路形成材１が積層される表面側に配置された絶縁性樹脂基材２２ａが、本発明の表層の基材の一例にあたる。
【００４１】
次に、本実施の形態１の局所多層回路基板の製造方法について説明する。
【００４２】
図２（ａ）〜（ｈ）に、単層の高精細の配線パターン回路形成材の製造工程の説明図を示す。図２（ａ）〜（ｈ）に示す図は、いずれも断面図を示している。
【００４３】
なお、図２〜図４において、図１の局所多層回路基板と同じ構成部分には、同じ符号を用い、それらの説明を省略する。
【００４４】
図２（ａ）において、２はエポキシ樹脂等の未硬化の絶縁性樹脂材料で厚み１０〜１００マイクロメートルであり、その両面に厚み１０マイクロメートル程度の保護フィルム５ａおよび５ｂが貼り付けられたシートとなっている。
【００４５】
図２（ｂ）に示すように、このシートに、パンチングまたはレーザーなどの加工手段により、径５０マイクロメートのビアホール６を形成する。
【００４６】
そして、図２（ｃ）に示すように、このビアホール６に、スクリーン印刷法などの手段により導電性樹脂ペースト１４を充填する。この導電性樹脂ペースト１４としては、エポキシ樹脂材料と銀コーティングされた銅粉を混練した材料を用いている。
【００４７】
そして、図２（ｄ）に示すように、上側の保護フィルム５ａを剥離して、導電性ビア４が形成された絶縁性樹脂シート８が準備される。
【００４８】
一方、図２（ｅ）において、３ａは厚み５マイクロメートルの銅箔で、ベースフィルム材７の表面に離型層（図示せず）を介して形成されている。
【００４９】
図２（ｆ）に示すように、銅箔３ａをエッチングによって、導電性ビア４と接続されるビアランドを含んだ配線パターン３を形成して転写パターンシート９を準備する。配線パターン３に含まれるビアランドは径１５０マイクロメートル、配線のパターンはＬ／Ｓ＝３０／３０マイクロメートルで形成されている。
【００５０】
そして、図２（ｇ）に示すように、絶縁性樹脂シート８の導電性ビア４と、転写パターンシート９のビアランドとの位置合わせを行って積層し、図２（ｈ）に示すように、真空ラミネート等の加熱加圧手段によって両者の一体化を行うことにより、精細な配線パターン３と導電性ビア４を備えた単層の回路形成材１０ができる。この時の真空ラミネートの加熱加圧条件としては、例えば温度８０℃、圧力０．５ＭＰａ、加圧時間３０秒で行う。
【００５１】
図３（ａ）〜（ｃ）は、高精細の配線パターンを有する多層化された回路形成材の製造工程の説明図であり、それぞれ断面図を示している。
【００５２】
１０ａ、１０ｂ、１０ｃは、いずれも図２の製造工程により作製された回路形成材１０から加工して作製した単層の回路形成材である。
【００５３】
図３（ａ）に示すように、回路形成材１０ａには、多層回路基板２１に形成されたビアランドと接続されるための導電性ビア４および転写配線パターン３を備え、未硬化の絶縁性樹脂２の厚みは、多層回路基板２１の配線パターン２３を埋め込むために５０マイクロメートルに設定されている。積層に当たってはベースフィルム材７を剥離する。
【００５４】
回路形成材１０ｂは、未硬化の絶縁性樹脂２の厚みが１０マイクロメートルに設定されており、層間を接続するための精細な転写配線パターン３と導電性ビア４を備え、ベースフィルム材７および保護フィルム５ｂを剥離除去している。
【００５５】
回路形成材１０ｃは、未硬化の絶縁性樹脂２の厚みが１０マイクロメートルに設定されており、実装部品に対応した配線パターンとビアランドを含む転写パターン３および導電性ビア４を備え、保護フィルム５ｂが剥離除去されている。
【００５６】
図３（ｂ）に示すように、回路形成材１０ａ、１０ｂ、１０ｃの各転写配線パターン３と導電性ビア４の位置合わせを行い積層した後、真空ラミネート等の加熱加圧手段によって一体化を行う。この時の真空ラミネートの加熱加圧条件としては、例えば温度８０℃、圧力０．５ＭＰａ、加圧時間３０秒で行う。
【００５７】
そして、図３（ｃ）に示すように、ベースフィルム材７と保護フィルム５ｂを除去することで、精細な配線パターン３と導電性ビア４を備えた多層の回路形成材１ができる。
【００５８】
なお、ここでは回路形成材１の製造工程を説明するに当たって、単品での説明としたが、実際には多数個で面付けされたシート状で加工を行い、図３ｂまで完成後に個片切断を行うことが好ましい。
【００５９】
図４（ａ）〜（ｄ）は、本実施の形態１における局所多層回路基板の製造工程を示す図であり、それぞれ断面図を示している。
【００６０】
図４（ａ）において、１は、図２および図３に示した製造方法により作製した３層構造の精細な配線パターン３を有した回路形成材である。
【００６１】
２１はキャビティ２７が形成された多層回路基板で、キャビティ２７の深さは８０マイクロメートルである。この場合、キャビティ２７は、多層回路基板２１の最表層の絶縁性樹脂基材２２ａの表面から裏面に貫通する開口によって構成されており、その深さは、絶縁性樹脂基材２２ａの層の厚さと等しい深さとなっている。
【００６２】
キャビティ２７は、例えばキャビティが形成されていない多層回路基板を作製した後、切削加工によりその多層回路基板の最表層の絶縁性樹脂基材２２ａの一部を除去することにより形成される。また、他の方法として、最表層の絶縁性樹脂基材２２ａに開口部を設け、単層の回路形成材を積層して多層回路基板を形成させてもよい。
【００６３】
キャビティ２７の深さは、多層回路基板２１の最表層のキャビティ２７を構成する絶縁性樹脂基材２２ａの厚みを変えることで制御できる。
【００６４】
なお、キャビティ２７が、本発明のキャビティ部の一例にあたる。
【００６５】
多層化された回路形成材１の導電性ビア４と、多層回路基板２１のキャビティ２７の底部分に備えられた厚み３５マイクロメートルの配線パターン２３との位置合わせを行い積層する。
【００６６】
その後、図４（ｂ）に示すように、熱プレス等の手段により加熱加圧することで、回路形成材１の絶縁性樹脂２は一旦軟化して多層回路基板２１側に接着され、その後完全に熱硬化することで導電性ビア４と配線パターン２３間が電気的に圧接接続される。この際、回路形成材１の層間も仮接着状態から一旦絶縁性樹脂２が溶融された後に硬化され完全に一体化される。この熱プレス条件の一例としては、温度１５０℃、圧力１ＭＰａ、加圧時間２分で行う。
【００６７】
この様に、多層回路基板２１のキャビティ２７部分に、精細なパターンを有する多層の回路形成材１を積層することで、部分的に高密度の配線パターン３を備えた積層による段差の無い局所多層回路基板を提供することができる。
【００６８】
なお、図４（ａ）で説明した工程が、本発明の積層工程の一例にあたり、図４（ｂ）で説明した工程が、本発明の接着工程の一例にあたる。
【００６９】
本実施の形態１の局所多層回路基板の構成により、局所多層回路基板を積んで梱包や搬送をする際に、部分的に積層した多層の回路形成材１へ擦り合わせるなどの物理的な応力が加わることによる、導電性ビア４と配線パターン２３との接続ダメージをなくすることができる。すなわち、積層部分の飛び出し段差がないことで、基板を重ねて運搬等を行っても積層部分には外部応力を受けることが無いため、多層回路基板と高精細の配線パターンを有する回路形成材の接着界面における、導電性ビア接続ダメージを回避することができる。
【００７０】
また、本実施の形態１の局所多層回路基板では、キャビティ２７を多層回路基板２１の最表層の絶縁性樹脂基材２２ａの表面から裏面に貫通する開口のみによって構成しているので、キャビティ２７の深さを、多層回路基板２１の最表層の基材厚みをかえることで容易に調整することができる。
【００７１】
図４（ｃ）は、図４（ｂ）で作製した本実施の形態１の局所多層回路基板全体にフォトリソ法や印刷法等によりソルダーレジスト２５を形成した際の断面図である。
【００７２】
この様に、局所的に多層化された回路基板であっても段差をなくすることで、マザー基板となる多層回路基板２１部分と精細な配線パターン３を有する多層回路形成材１部分のソルダーレジスト２５を、従来は別工程で形成していたのを同一工程で形成することができる。この際、積層した回路形成材１と多層回路基板２１との間にできる隙間部２８にも、ソルダーレジスト２５を充填形成することができることで、回路形成材１の補強構成材となり、物理的な応力はもちろんのこと、リフロー工程などで加わる２００℃以上の熱応力に対しても補強効果が得られる。
【００７３】
更には、隙間部２８で露出する多層回路基板２１の配線パターン２３をソルダーレジスト２５で覆うことができるため、湿度影響などによるパターン間の絶縁耐圧性能を確保することができる。
【００７４】
このように、本実施の形態１の局所多層回路基板の構成とすることにより、多層回路基板２１に接着接合された回路形成材１の補強効果を高め、更には多層回路基板２１の配線パターン２３の露出を無くすことで絶縁耐圧性能を高めることができる。
【００７５】
なお、図４（ｃ）で説明したソルダーレジスト２５を同一工程で形成させる工程が、本発明のレジスト形成工程の一例にあたる。
【００７６】
図４（ｄ）は、本実施の形態１の局所多層回路基板にクリーム半田を印刷した際の断面図である。
【００７７】
クリーム半田２６を印刷供給する際も段差が無いため、局部的に積層した回路形成材１近傍までムラ無くクリーム半田を供給でき、部品が実装できる。
【００７８】
なお、図４（ｂ）に示す、回路形成材１の配線パターン３の表面を含む平面２９が、多層回路基板２１の配線パターン２３の表面を含む平面３０より飛び出さないようにすることで、基板を重ねて運搬等を行った際の積層部分への外部応力を受けさせないようにすることができ、さらに、これらの２つの平面２９および３０が同一平面となるようにキャビティ２７の深さを設定することで、ソルダーレジスト２５を同一工程で形成できる効果、および回路形成材１近傍までムラ無くクリーム半田を供給できるという効果も発揮することができる。なお、これらの２つの平面２９および３０を全くの同一平面としなくても、２つの平面２９および３０間の距離を０．２ｍｍ以内とすることにより、これらの効果を十分に発揮させることができる。
【００７９】
なお、本実施の形態１において、キャビティ２７を備えた多層回路基板２１を樹脂基板としたが、セラミック基板等の別材料でも良い。
【００８０】
また、局部的に積層する多層の回路形成材１を３層構造としたがこれに限定されるものではなく、単層でも、より多くの積層数でも同様の効果を得ることが出来る。
【００８１】
また、未硬化の絶縁性樹脂２は単一材料構成でなく、薄いポリイミドフィルムなどの心材の両面に絶縁性樹脂を形成した３層構造でも良い。このことで回路形成材１を多層積層して熱プレスした際に生ずる樹脂流動を抑制でき、配線パターン２３および導電性ビア４の位置保持率を高めることができる。
【００８２】
また、図１〜図４で説明した本実施の形態１の局所多層回路基板は、最上層の絶縁性樹脂基材２２ａの部分のみでキャビティ２７を構成させることとしたが、複数の絶縁性樹脂基材の層を貫通させた開口によってキャビティを構成させるようにしてもよい。例えば、図４（ａ）において、絶縁性樹脂基材２２ａと絶縁性樹脂基材２２ｂとに連続して貫通する開口を形成させて本発明のキャビティ部としてもよい。
【００８３】
（実施の形態２）
図５は、本発明の実施の形態２の局所多層回路基板の断面図である。図１〜図４と同じ構成要素については、説明を省略する。
【００８４】
図５において、１２１は階段状のキャビティを備えた５層の多層回路基板で、階段部を含む各層には配線パターン１２３と、各配線パターン１２３の層間を接続するための導電性ビア１２４を備えている。多層回路基板の階段状キャビティ内には、絶縁性樹脂１０２と、精細な配線パターン１０３と、層間を接続するための導電性ビア１０４とを備えた逆階段形状の多層化された回路形成材が積層されており、多層回路基板１２１のキャビティ階段部の各配線パターン１２３と、回路形成材の逆階段部にある各層の導電性ビア１０４が電気的に接合されている。
【００８５】
この構造により、実施の形態１で説明した局所多層部の積層段差を無くすることで得られる数々の効果に加え、精細な配線を有する多層の回路形成材の層間から、多層回路基板１２１の層間に電気的な接続をすることができるため、基板回路設計の裕度が増し、配線収容性を向上させることが可能となり、多層回路基板の層数削減あるいは小面積化ができる。
【００８６】
図６（ａ）〜（ｄ）は、本実施の形態２における局所多層回路基板の製造工程を示す図であり、それぞれ断面図を示している。
【００８７】
図６（ａ）に示すように、１２１は階段状のキャビティ１２７を有した５層の多層回路基板である。図６（ａ）〜（ｃ）に示す１０１ａ、１０１ｂ、１０１ｃは、実施の形態１の図２の製造方法で作製した、精細な配線パターンを有する単層の回路形成材１０と同じものである。
【００８８】
キャビティ１２７は、多層回路基板１２１の絶縁性樹脂基材１２２ａ、１２２ｂ、１２２ｃのそれぞれの表面から裏面に貫通する開口が連結されて構成されている。ここでは、図６（ａ）において一点鎖線で区切って表した、絶縁性樹脂基材１２２ａ、１２２ｂ、１２２ｃの各層に対応するキャビティ１２７の部分を、それぞれキャビティ層と呼ぶ。
【００８９】
なお、階段状キャビティ１２７の、最下段の配線パターン１２３ａが形成されている面が、本発明のキャビティ部の底部の一例にあたり、最上層の絶縁性樹脂基材１２２ａに対応するキャビティ層の上面部分が、本発明のキャビティ部の開口部の一例にあたる。
【００９０】
まず、図６（ａ）に示すように、多層回路基板１２１の階段状キャビティ１２７の最下段に備えた配線パターン１２３ａと、単層の回路形成材１０１ａの導電性ビア１０４ａの位置合わせを行って、絶縁性樹脂基材１２２ｃに対応するキャビティ層の部分に、回路形成材１０１ａを積層する。
【００９１】
次いで、図６（ｂ）に示すように、単層の回路形成材１０１ｂの導電性ビア１０４ｂと、階段状キャビティ１２７の２段目に備えた配線パターン１２３ｂおよびすでに積層された回路形成材１０１ａの配線パターン１０３ａとの位置合わせを行い、絶縁性樹脂基材１２２ｂに対応するキャビティ層の部分に、回路形成材１０１ｂを積層する。
【００９２】
次いで、図６（ｃ）に示すように、単層の回路形成材１０１ｃの導電性ビア１０４ｃと、階段状キャビティ１２７の３段目に備えた配線パターン１２３ｃおよびすでに積層された回路形成材１０１ｂの配線パターン１０３ｂとの位置合わせを行い、絶縁性樹脂基材１２２ａに対応するキャビティ層の部分に、回路形成材１０１ｃを積層する。
【００９３】
単層の各回路形成材１０１ａ、１０１ｂ、１０１ｃは、多層回路基板１２１に設けた階段状キャビティ１２７とは逆の階段状となるため、それぞれのサイズが異なる。
【００９４】
そして、以上のようにして逆階段状に積層した回路形成材１０１ａ、１０１ｂ、１０１ｃの上部から熱プレスによって加圧加熱することで、多層の回路形成材として一体化すると共に、多層回路基板１２１に接着され、階段形状部で層間接続を有する局所多層回路基板を製造することができる。
【００９５】
このようにして作製した本実施の形態２の局所多層回路基板は、最上層に積層した回路形成材１０１ａの上面が多層回路基板１２１の表面と段差のない構成となるため、実施の形態１と同様に、図６（ｄ）に示すように、回路形成材１０１ａの表面および多層回路基板１２１の表面に同一工程でソルダーレジスト１２５を形成させることができ、その際、回路形成材１０１ａと多層回路基板１２１との間にできる隙間部１２８にも、ソルダーレジスト１２５を充填形成することができる。
【００９６】
本実施の形態２の局所多層回路基板は、多層回路基板１２１に階段形状のキャビティ１２７と階段部に配線パターン１２３ａ、１２３ｂ、１２３ｃを備え、キャビティ１２７部分に積層された高精細の配線パターン１０３ａ、１０３ｂ、１０３ｃを有する回路形成材１０１ａ、１０１ｂ、１０１ｃが多層の逆階段形状であり、階段部の配線パターン１２３ａ、１２３ｂ、１２３ｃと、高精細の配線パターン１０３ａ、１０３ｂ、１０３ｃを有する回路形成材１０１ａ、１０１ｂ、１０１ｃの導電性ビア１０４ａ、１０４ｂ、１０４ｃとがそれぞれ電気的に接続する構成としたことにより、高精細の配線パターンを有する回路形成材の層間配線と、マザー基板となる多層回路基板１２１の層間配線とを接続できる構成となるため、基板回路の配線設計を容易とし配線収容性を格段に向上させることができることで、小面積化あるいは層数削減効果を得ることができる。
【００９７】
本発明の局所多層回路基板は、部分的に多層した配線パターンが高精細であるため、基板全体は安価なマザー基板仕様でありながら、狭ピッチの半導体パッケージ実装やベアチップ実装も可能なことから高密度実装を必要とする電子デバイスの用途に適用できる。
【００９８】
なお、本実施の形態２では、多層回路基板１２１に形成されたキャビティ１２７の階段形状が３段の場合について説明したが、２段以上であれば何段の構成であってもよい。
【００９９】
また、本実施の形態２では、キャビティ１２７の階段形状が、対向する両方の側壁面に形成されている構成としたが、キャビティ１２７の側壁面の一部のみが階段形状となっている構成であってもよい。例えば、左側壁については、図６（ａ）のキャビティ１２７の左側壁のように３段の階段形状をしており、右側壁については、図４（ａ）のキャビティ２７の右側壁のように段差のない形状をしているようなキャビティとしてもよい。
【産業上の利用可能性】
【０１００】
本発明に係る局所多層回路基板および局所多層回路基板の製造方法は、マザー基板に部分的に積層される多層基板に物理的なダメージを与えない効果を有し、半導体装置や電子部品等を高密度実装するための局所多層回路基板およびその製造方法などとして有用である。
【符号の説明】
【０１０１】
１ 高精細なパターンが形成された多層の回路形成材
２、１０２ 絶縁性樹脂
３、１０３、１０３ａ、１０３ｂ、１０３ｃ 配線パターン
３ａ 銅箔
４、１０４ 導電性ビア
５ａ、５ｂ 保護フィルム
６ ビアホール
７ ベースフィルム材
８ 絶縁性樹脂シート
９ 転写パターンシート
１０、１０１ 高精細なパターンが形成された単層の回路形成材
１４ 導電性樹脂ペースト
２１ キャビティが形成された多層回路基板
２２ａ、２２ｂ、２２ｃ、１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ 絶縁性樹脂基材
２３、１２３、１２３ａ、１２３ｂ、１２３ｃ 配線パターン
２４、１２４ 導電性ビア
２５、１２５ ソルダーレジスト
２６ クリーム半田
２７ キャビティ
２８、１２８ 隙間部
２９ 回路形成材１の配線パターン３の表面を含む平面
３０ 多層回路基板２１の配線パターン２３の表面を含む平面
１２１ 階段形状のキャビティが形成された多層回路基板
１２７ 階段形状のキャビティ
【技術分野】
【０００１】
本発明は、半導体装置や電子部品等を実装するための局所多層回路基板、およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、電子機器の小型化、高速動作および高機能化が益々進んでおり、それを実現するための半導体チップの高集積化が進み、それに伴いＩ／Ｏ数が増加して狭ピッチで多ピン構造になって来ている。そのため、半導体チップや半導体パッケージを実装するための回路基板も高精細パターンを実現するビルドアップ構造でより多くの層数を必要とする多層回路基板が使われるようになってきている。
【０００３】
しかし、多ピンの半導体パッケージが実装された近傍のみ回路基板の多層が必要であり、その他の部分は基板の層数が少なくても問題なく回路設計ができる場合が多い。すなわち、一部の領域でファイン配線とより多くの多層化を必要とするために、回路基板全体にファイン配線ルールと多層化が採用され、高価な基板となっている。
【０００４】
この課題を解決する手段として、回路基板の、より多くの多層化を必要とする部分のみが多層化された局所多層回路基板がある（例えば、特許文献１参照）。
【０００５】
図７は、従来の局所多層回路基板を示す断面図である。
【０００６】
図７において、３２１は通常の配線ルールで形成された多層のマザー基板である。３２２は絶縁性基材で、各層の配線パターン３２３が導電性ビア３２４により電気的に接続されていることで回路を構成している。そして、マザー基板３２１の表層の必要な部分だけに多層基板３０１が積層されている。
【０００７】
図８は、図７に示した従来の局所多層回路基板の製造方法の積層工程を説明する図である。
【０００８】
部分的な多層基板３０１の構成材料である３０２は絶縁性樹脂材料で、各層のファインパターン３０３は導電性ビア３０４で電気的に接続されている。
【０００９】
マザー基板のビアランド配線パターン３２３と導電性ビア３０４がアライメントされて、マザー基板３２１のソルダーレジスト３２５が形成されていない部分に積層される。その後、熱プレスにより、例えば温度１５０℃、圧力２ＭＰａの条件で加圧加熱することで、半硬化状態である絶縁性樹脂材料３０２の接着効果により多層基板３０１がマザー基板３２１の表面に貼り付けられ、図７に示す局所多層回路基板となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−２９８２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来の局所多層回路基板は、マザー基板に部分的に積層された多層基板の部分が物理的なダメージを受け易い構成であるため、マザー基板と部分的に積層された多層基板との間で接触不良が発生する等の多くの問題が発生し易かった。
【００１２】
これらの問題について、以下に説明する。
【００１３】
マザー基板３２１と部分多層基板３０１とでは、要求される精細度が異なるため、それぞれの配線パターンやビアのサイズおよび材料構成が異なる。また、それらを支持するための絶縁性樹脂３０２、３２２についても異なる材料物性が必要とされる。更には、部分多層基板３０１をマザー基板３２１に積層後に熱プレスする際の加熱加圧条件は、小面積でファインパターンが形成された未硬化絶縁性樹脂の加熱加圧であることから、通常の多層回路基板を熱プレスする条件より低温低圧で接着される。このために、マザー基板３２１と部分多層基板３０１との界面の接着力が弱い状態となっている。
【００１４】
そして、マザー基板３２１表面より部分多層基板３０１の積層部が飛び出しているため、部品実装前の局所多層回路基板を重ねて扱ったり搬送したりした場合に、部分多層基板３０１部分が擦れることで比較的接着界面が弱いマザー基板３２１との界面で剥離が発生し、導電性ビア３０４とマザー基板３２１の配線パターン３２３との接続不良が発生する。
【００１５】
また、電子部品の実装時においても問題が発生し易い。
【００１６】
図９は、従来の局所多層回路基板に電子部品を実装する際のクリーム半田印刷工程を説明する図である。
【００１７】
部分多層基板３０１の層数が多いほどマザー基板３２１との段差が大きくなるため、印刷法によりクリーム半田３２６を供給した場合、図９に示す様に部分多層基板３０１が積層されたマザー基板３２１近傍へのクリーム半田３２６の供給量が不足する。
【００１８】
また、部品実装後のリフロー工程で高温に過熱されると、絶縁性樹脂材料や構成が異なることから熱膨張係数の差により熱応力で積層界面のビア接続にダメージが発生して接続抵抗値が上昇する、といった課題などがある。
【００１９】
本発明は、上記従来の課題を考慮して、マザー基板に部分的に積層される多層基板に物理的なダメージを与えない局所多層回路基板およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決するために、第１の本発明は、
少なくとも表層の一部にキャビティ部を有する回路基板と、
前記キャビティ部に配置されている、前記回路基板より高精細な配線ルールで形成された回路形成材とを備えた、局所多層回路基板である。
【００２１】
また、第２の本発明は、
前記回路基板は、多層構造であり、
前記キャビティ部は、前記回路基板の前記表層に形成される配線パターンの表面を含む平面と、前記回路形成材の表層に形成された配線パターンの表面を含む平面との距離が所定の距離以下となる、深さを有している、第１の本発明の局所多層回路基板である。
【００２２】
また、第３の本発明は、
前記回路基板の表面に形成されたソルダーレジストと、前記回路形成材の表面に形成されたソルダーレジストとは、同一工程により形成されたものである、第１または第２の本発明の局所多層回路基板である。
【００２３】
また、第４の本発明は、
前記回路基板と前記回路形成材との間の隙間部の少なくとも一部に前記ソルダーレジストが充填されている、第３の本発明の局所多層回路基板である。
【００２４】
また、第５の本発明は、
前記所定の距離は、０．２ｍｍである、第２の本発明の局所多層回路基板である。
【００２５】
また、第６の本発明は、
前記キャビティ部は、前記回路基板の前記表層の基材の表面から裏面に貫通する開口のみで構成されている、第２の本発明の局所多層回路基板である。
【００２６】
また、第７の本発明は、
前記キャビティ部は、開口部が底部よりも大きく、側壁部の少なくとも一部が階段形状をしており、
前記各階段のキャビティ層には、それぞれ別の前記回路形成材が配置されている、第１の本発明の局所多層回路基板である。
【００２７】
また、第８の本発明は、
前記各階段のキャビティ層のうち、前記開口部に最も近い前記キャビティ層における前記回路形成材と前記回路基板との間の隙間部の少なくとも一部にソルダーレジストが充填されている、第７の本発明の局所多層回路基板である。
【００２８】
また、第９の本発明は、
少なくとも表層の一部にキャビティ部を有する回路基板の前記キャビティ部に、前記回路基板より高精細な配線ルールで形成された回路形成材を配置する積層工程と、
加圧加熱により前記回路基板と前記回路形成材とを接着する接着工程と、
前記回路基板の表面と、前記回路形成材の表面と、前記回路基板および前記回路形成材の間の隙間部とに、ソルダーレジストを形成するレジスト形成工程とを備えた、局所多層回路基板の製造方法である。
【００２９】
また、第１０の本発明は、
前記レジスト形成工程は、前記回路基板の表面と、前記回路形成材の表面と、前記隙間部とに、同一工程で前記ソルダーレジストを形成する、第９の本発明の局所多層回路基板の製造方法である。
【００３０】
また、第１１の本発明は、
前記キャビティ部は、開口部が底部よりも大きく、側壁部の少なくとも一部が階段形状をしており、
前記各階段のキャビティ層毎に、それぞれ別の前記回路形成材を配置して接着するように、前記積層工程および前記接着工程を繰り返し行ない、
その後、前記レジスト形成工程において、前記回路基板の表面と、前記回路形成材の表面と、前記開口部に最も近い前記キャビティ層における前記回路形成材と前記回路基板との間の前記隙間部とに、同一工程で前記ソルダーレジストを形成する、第９の本発明の局所多層回路基板の製造方法である。
【発明の効果】
【００３１】
本発明により、マザー基板に部分的に積層される多層基板に物理的なダメージを与えない局所多層回路基板およびその製造方法を提供することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１における局所多層回路基板の断面図
【図２】（ａ）〜（ｈ）本発明の実施の形態１における、高精細の配線パターンを有する単層の回路形成材の製造工程を示す図
【図３】（ａ）〜（ｃ）本発明の実施の形態１における、高精細の配線パターンを有する多層化された回路形成材の製造工程を示す図
【図４】（ａ）〜（ｄ）本発明の実施の形態１における、局所多層回路基板の製造工程を示す図
【図５】本発明の実施の形態２における局所多層回路基板の断面図
【図６】（ａ）〜（ｄ）本発明の実施の形態２における局所多層回路基板の製造工程を示す図
【図７】従来の局所多層回路基板の断面図
【図８】従来の局所多層回路基板の、製造時の積層工程における断面図
【図９】従来の局所多層回路基板の、電子部品を実装する際のクリーム半田印刷工程における断面図
【発明を実施するための形態】
【００３３】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００３４】
（実施の形態１）
図１は、本発明の実施の形態１における局所多層回路基板の断面図である。
【００３５】
図１において、２１はキャビティを備えた４層の多層回路基板であり、２２ａ、２２ｂ、２２ｃは絶縁性樹脂基材で、各々の層には配線パターン２３が形成されており、配線パターン２３の層間は導電性ビア２４により電気的に接続されることで多層回路基板となっている。
【００３６】
１は回路形成材であり、多層回路基板２１より高精細の配線パターン３で構成される。２は絶縁性樹脂、４は導電性ビアである。回路形成材１は、多層回路基板２１のキャビティ内に絶縁性樹脂２の接着効果により貼り付けられている。更に、回路形成材１に設けた導電性ビア４と、多層回路基板２１の配線パターン２３が電気的に接続されている。
【００３７】
本構成により、多ピンの狭ピッチＢＧＡパッケージや半導体ベアチップなどを精細な配線パターン３を有する回路形成材１に実装することが可能となり、マザー基板となる多層回路基板２１の層数を削減することができる。
【００３８】
なお、多層回路基板２１が、本発明の回路基板の一例にあたる。また、多層回路基板２１の配線パターン２３よりも高精細の配線パターン３が形成された回路形成材１が、本発明の、回路基板より高精細な配線ルールで形成された回路形成材の一例にあたる。本発明の「より高精細な配線ルール」とは、少なくとも、ビア径、ランド径、Ｌ／Ｓのいずれかが高精細な配線ルールを言う。
【００３９】
図１に示した局所多層回路基板では、多層回路基板２１の最表層の絶縁性樹脂基材２２ａ（プリプレグまたはグリーンシート）の厚みを変えることでキャビティの深さを制御して、回路形成材１の厚みに合わせている。これにより多層回路基板２１表面から、回路形成材１の飛び出し段差を無くすることができるため、基板を重ねて梱包や搬送した際に生ずる回路形成材１部分への物理的応力を受けることを防ぐことができ、本構造で最も弱いとされる多層回路基板２１と回路形成材１間の接着界面保護ができる。すなわち、回路形成材１の導電性ビア４と多層回路基板２１の配線パターン２３との接続品質にダメージを与えることがない。
【００４０】
なお、多層回路基板２１の、回路形成材１が積層される表面側に配置された絶縁性樹脂基材２２ａが、本発明の表層の基材の一例にあたる。
【００４１】
次に、本実施の形態１の局所多層回路基板の製造方法について説明する。
【００４２】
図２（ａ）〜（ｈ）に、単層の高精細の配線パターン回路形成材の製造工程の説明図を示す。図２（ａ）〜（ｈ）に示す図は、いずれも断面図を示している。
【００４３】
なお、図２〜図４において、図１の局所多層回路基板と同じ構成部分には、同じ符号を用い、それらの説明を省略する。
【００４４】
図２（ａ）において、２はエポキシ樹脂等の未硬化の絶縁性樹脂材料で厚み１０〜１００マイクロメートルであり、その両面に厚み１０マイクロメートル程度の保護フィルム５ａおよび５ｂが貼り付けられたシートとなっている。
【００４５】
図２（ｂ）に示すように、このシートに、パンチングまたはレーザーなどの加工手段により、径５０マイクロメートのビアホール６を形成する。
【００４６】
そして、図２（ｃ）に示すように、このビアホール６に、スクリーン印刷法などの手段により導電性樹脂ペースト１４を充填する。この導電性樹脂ペースト１４としては、エポキシ樹脂材料と銀コーティングされた銅粉を混練した材料を用いている。
【００４７】
そして、図２（ｄ）に示すように、上側の保護フィルム５ａを剥離して、導電性ビア４が形成された絶縁性樹脂シート８が準備される。
【００４８】
一方、図２（ｅ）において、３ａは厚み５マイクロメートルの銅箔で、ベースフィルム材７の表面に離型層（図示せず）を介して形成されている。
【００４９】
図２（ｆ）に示すように、銅箔３ａをエッチングによって、導電性ビア４と接続されるビアランドを含んだ配線パターン３を形成して転写パターンシート９を準備する。配線パターン３に含まれるビアランドは径１５０マイクロメートル、配線のパターンはＬ／Ｓ＝３０／３０マイクロメートルで形成されている。
【００５０】
そして、図２（ｇ）に示すように、絶縁性樹脂シート８の導電性ビア４と、転写パターンシート９のビアランドとの位置合わせを行って積層し、図２（ｈ）に示すように、真空ラミネート等の加熱加圧手段によって両者の一体化を行うことにより、精細な配線パターン３と導電性ビア４を備えた単層の回路形成材１０ができる。この時の真空ラミネートの加熱加圧条件としては、例えば温度８０℃、圧力０．５ＭＰａ、加圧時間３０秒で行う。
【００５１】
図３（ａ）〜（ｃ）は、高精細の配線パターンを有する多層化された回路形成材の製造工程の説明図であり、それぞれ断面図を示している。
【００５２】
１０ａ、１０ｂ、１０ｃは、いずれも図２の製造工程により作製された回路形成材１０から加工して作製した単層の回路形成材である。
【００５３】
図３（ａ）に示すように、回路形成材１０ａには、多層回路基板２１に形成されたビアランドと接続されるための導電性ビア４および転写配線パターン３を備え、未硬化の絶縁性樹脂２の厚みは、多層回路基板２１の配線パターン２３を埋め込むために５０マイクロメートルに設定されている。積層に当たってはベースフィルム材７を剥離する。
【００５４】
回路形成材１０ｂは、未硬化の絶縁性樹脂２の厚みが１０マイクロメートルに設定されており、層間を接続するための精細な転写配線パターン３と導電性ビア４を備え、ベースフィルム材７および保護フィルム５ｂを剥離除去している。
【００５５】
回路形成材１０ｃは、未硬化の絶縁性樹脂２の厚みが１０マイクロメートルに設定されており、実装部品に対応した配線パターンとビアランドを含む転写パターン３および導電性ビア４を備え、保護フィルム５ｂが剥離除去されている。
【００５６】
図３（ｂ）に示すように、回路形成材１０ａ、１０ｂ、１０ｃの各転写配線パターン３と導電性ビア４の位置合わせを行い積層した後、真空ラミネート等の加熱加圧手段によって一体化を行う。この時の真空ラミネートの加熱加圧条件としては、例えば温度８０℃、圧力０．５ＭＰａ、加圧時間３０秒で行う。
【００５７】
そして、図３（ｃ）に示すように、ベースフィルム材７と保護フィルム５ｂを除去することで、精細な配線パターン３と導電性ビア４を備えた多層の回路形成材１ができる。
【００５８】
なお、ここでは回路形成材１の製造工程を説明するに当たって、単品での説明としたが、実際には多数個で面付けされたシート状で加工を行い、図３ｂまで完成後に個片切断を行うことが好ましい。
【００５９】
図４（ａ）〜（ｄ）は、本実施の形態１における局所多層回路基板の製造工程を示す図であり、それぞれ断面図を示している。
【００６０】
図４（ａ）において、１は、図２および図３に示した製造方法により作製した３層構造の精細な配線パターン３を有した回路形成材である。
【００６１】
２１はキャビティ２７が形成された多層回路基板で、キャビティ２７の深さは８０マイクロメートルである。この場合、キャビティ２７は、多層回路基板２１の最表層の絶縁性樹脂基材２２ａの表面から裏面に貫通する開口によって構成されており、その深さは、絶縁性樹脂基材２２ａの層の厚さと等しい深さとなっている。
【００６２】
キャビティ２７は、例えばキャビティが形成されていない多層回路基板を作製した後、切削加工によりその多層回路基板の最表層の絶縁性樹脂基材２２ａの一部を除去することにより形成される。また、他の方法として、最表層の絶縁性樹脂基材２２ａに開口部を設け、単層の回路形成材を積層して多層回路基板を形成させてもよい。
【００６３】
キャビティ２７の深さは、多層回路基板２１の最表層のキャビティ２７を構成する絶縁性樹脂基材２２ａの厚みを変えることで制御できる。
【００６４】
なお、キャビティ２７が、本発明のキャビティ部の一例にあたる。
【００６５】
多層化された回路形成材１の導電性ビア４と、多層回路基板２１のキャビティ２７の底部分に備えられた厚み３５マイクロメートルの配線パターン２３との位置合わせを行い積層する。
【００６６】
その後、図４（ｂ）に示すように、熱プレス等の手段により加熱加圧することで、回路形成材１の絶縁性樹脂２は一旦軟化して多層回路基板２１側に接着され、その後完全に熱硬化することで導電性ビア４と配線パターン２３間が電気的に圧接接続される。この際、回路形成材１の層間も仮接着状態から一旦絶縁性樹脂２が溶融された後に硬化され完全に一体化される。この熱プレス条件の一例としては、温度１５０℃、圧力１ＭＰａ、加圧時間２分で行う。
【００６７】
この様に、多層回路基板２１のキャビティ２７部分に、精細なパターンを有する多層の回路形成材１を積層することで、部分的に高密度の配線パターン３を備えた積層による段差の無い局所多層回路基板を提供することができる。
【００６８】
なお、図４（ａ）で説明した工程が、本発明の積層工程の一例にあたり、図４（ｂ）で説明した工程が、本発明の接着工程の一例にあたる。
【００６９】
本実施の形態１の局所多層回路基板の構成により、局所多層回路基板を積んで梱包や搬送をする際に、部分的に積層した多層の回路形成材１へ擦り合わせるなどの物理的な応力が加わることによる、導電性ビア４と配線パターン２３との接続ダメージをなくすることができる。すなわち、積層部分の飛び出し段差がないことで、基板を重ねて運搬等を行っても積層部分には外部応力を受けることが無いため、多層回路基板と高精細の配線パターンを有する回路形成材の接着界面における、導電性ビア接続ダメージを回避することができる。
【００７０】
また、本実施の形態１の局所多層回路基板では、キャビティ２７を多層回路基板２１の最表層の絶縁性樹脂基材２２ａの表面から裏面に貫通する開口のみによって構成しているので、キャビティ２７の深さを、多層回路基板２１の最表層の基材厚みをかえることで容易に調整することができる。
【００７１】
図４（ｃ）は、図４（ｂ）で作製した本実施の形態１の局所多層回路基板全体にフォトリソ法や印刷法等によりソルダーレジスト２５を形成した際の断面図である。
【００７２】
この様に、局所的に多層化された回路基板であっても段差をなくすることで、マザー基板となる多層回路基板２１部分と精細な配線パターン３を有する多層回路形成材１部分のソルダーレジスト２５を、従来は別工程で形成していたのを同一工程で形成することができる。この際、積層した回路形成材１と多層回路基板２１との間にできる隙間部２８にも、ソルダーレジスト２５を充填形成することができることで、回路形成材１の補強構成材となり、物理的な応力はもちろんのこと、リフロー工程などで加わる２００℃以上の熱応力に対しても補強効果が得られる。
【００７３】
更には、隙間部２８で露出する多層回路基板２１の配線パターン２３をソルダーレジスト２５で覆うことができるため、湿度影響などによるパターン間の絶縁耐圧性能を確保することができる。
【００７４】
このように、本実施の形態１の局所多層回路基板の構成とすることにより、多層回路基板２１に接着接合された回路形成材１の補強効果を高め、更には多層回路基板２１の配線パターン２３の露出を無くすことで絶縁耐圧性能を高めることができる。
【００７５】
なお、図４（ｃ）で説明したソルダーレジスト２５を同一工程で形成させる工程が、本発明のレジスト形成工程の一例にあたる。
【００７６】
図４（ｄ）は、本実施の形態１の局所多層回路基板にクリーム半田を印刷した際の断面図である。
【００７７】
クリーム半田２６を印刷供給する際も段差が無いため、局部的に積層した回路形成材１近傍までムラ無くクリーム半田を供給でき、部品が実装できる。
【００７８】
なお、図４（ｂ）に示す、回路形成材１の配線パターン３の表面を含む平面２９が、多層回路基板２１の配線パターン２３の表面を含む平面３０より飛び出さないようにすることで、基板を重ねて運搬等を行った際の積層部分への外部応力を受けさせないようにすることができ、さらに、これらの２つの平面２９および３０が同一平面となるようにキャビティ２７の深さを設定することで、ソルダーレジスト２５を同一工程で形成できる効果、および回路形成材１近傍までムラ無くクリーム半田を供給できるという効果も発揮することができる。なお、これらの２つの平面２９および３０を全くの同一平面としなくても、２つの平面２９および３０間の距離を０．２ｍｍ以内とすることにより、これらの効果を十分に発揮させることができる。
【００７９】
なお、本実施の形態１において、キャビティ２７を備えた多層回路基板２１を樹脂基板としたが、セラミック基板等の別材料でも良い。
【００８０】
また、局部的に積層する多層の回路形成材１を３層構造としたがこれに限定されるものではなく、単層でも、より多くの積層数でも同様の効果を得ることが出来る。
【００８１】
また、未硬化の絶縁性樹脂２は単一材料構成でなく、薄いポリイミドフィルムなどの心材の両面に絶縁性樹脂を形成した３層構造でも良い。このことで回路形成材１を多層積層して熱プレスした際に生ずる樹脂流動を抑制でき、配線パターン２３および導電性ビア４の位置保持率を高めることができる。
【００８２】
また、図１〜図４で説明した本実施の形態１の局所多層回路基板は、最上層の絶縁性樹脂基材２２ａの部分のみでキャビティ２７を構成させることとしたが、複数の絶縁性樹脂基材の層を貫通させた開口によってキャビティを構成させるようにしてもよい。例えば、図４（ａ）において、絶縁性樹脂基材２２ａと絶縁性樹脂基材２２ｂとに連続して貫通する開口を形成させて本発明のキャビティ部としてもよい。
【００８３】
（実施の形態２）
図５は、本発明の実施の形態２の局所多層回路基板の断面図である。図１〜図４と同じ構成要素については、説明を省略する。
【００８４】
図５において、１２１は階段状のキャビティを備えた５層の多層回路基板で、階段部を含む各層には配線パターン１２３と、各配線パターン１２３の層間を接続するための導電性ビア１２４を備えている。多層回路基板の階段状キャビティ内には、絶縁性樹脂１０２と、精細な配線パターン１０３と、層間を接続するための導電性ビア１０４とを備えた逆階段形状の多層化された回路形成材が積層されており、多層回路基板１２１のキャビティ階段部の各配線パターン１２３と、回路形成材の逆階段部にある各層の導電性ビア１０４が電気的に接合されている。
【００８５】
この構造により、実施の形態１で説明した局所多層部の積層段差を無くすることで得られる数々の効果に加え、精細な配線を有する多層の回路形成材の層間から、多層回路基板１２１の層間に電気的な接続をすることができるため、基板回路設計の裕度が増し、配線収容性を向上させることが可能となり、多層回路基板の層数削減あるいは小面積化ができる。
【００８６】
図６（ａ）〜（ｄ）は、本実施の形態２における局所多層回路基板の製造工程を示す図であり、それぞれ断面図を示している。
【００８７】
図６（ａ）に示すように、１２１は階段状のキャビティ１２７を有した５層の多層回路基板である。図６（ａ）〜（ｃ）に示す１０１ａ、１０１ｂ、１０１ｃは、実施の形態１の図２の製造方法で作製した、精細な配線パターンを有する単層の回路形成材１０と同じものである。
【００８８】
キャビティ１２７は、多層回路基板１２１の絶縁性樹脂基材１２２ａ、１２２ｂ、１２２ｃのそれぞれの表面から裏面に貫通する開口が連結されて構成されている。ここでは、図６（ａ）において一点鎖線で区切って表した、絶縁性樹脂基材１２２ａ、１２２ｂ、１２２ｃの各層に対応するキャビティ１２７の部分を、それぞれキャビティ層と呼ぶ。
【００８９】
なお、階段状キャビティ１２７の、最下段の配線パターン１２３ａが形成されている面が、本発明のキャビティ部の底部の一例にあたり、最上層の絶縁性樹脂基材１２２ａに対応するキャビティ層の上面部分が、本発明のキャビティ部の開口部の一例にあたる。
【００９０】
まず、図６（ａ）に示すように、多層回路基板１２１の階段状キャビティ１２７の最下段に備えた配線パターン１２３ａと、単層の回路形成材１０１ａの導電性ビア１０４ａの位置合わせを行って、絶縁性樹脂基材１２２ｃに対応するキャビティ層の部分に、回路形成材１０１ａを積層する。
【００９１】
次いで、図６（ｂ）に示すように、単層の回路形成材１０１ｂの導電性ビア１０４ｂと、階段状キャビティ１２７の２段目に備えた配線パターン１２３ｂおよびすでに積層された回路形成材１０１ａの配線パターン１０３ａとの位置合わせを行い、絶縁性樹脂基材１２２ｂに対応するキャビティ層の部分に、回路形成材１０１ｂを積層する。
【００９２】
次いで、図６（ｃ）に示すように、単層の回路形成材１０１ｃの導電性ビア１０４ｃと、階段状キャビティ１２７の３段目に備えた配線パターン１２３ｃおよびすでに積層された回路形成材１０１ｂの配線パターン１０３ｂとの位置合わせを行い、絶縁性樹脂基材１２２ａに対応するキャビティ層の部分に、回路形成材１０１ｃを積層する。
【００９３】
単層の各回路形成材１０１ａ、１０１ｂ、１０１ｃは、多層回路基板１２１に設けた階段状キャビティ１２７とは逆の階段状となるため、それぞれのサイズが異なる。
【００９４】
そして、以上のようにして逆階段状に積層した回路形成材１０１ａ、１０１ｂ、１０１ｃの上部から熱プレスによって加圧加熱することで、多層の回路形成材として一体化すると共に、多層回路基板１２１に接着され、階段形状部で層間接続を有する局所多層回路基板を製造することができる。
【００９５】
このようにして作製した本実施の形態２の局所多層回路基板は、最上層に積層した回路形成材１０１ａの上面が多層回路基板１２１の表面と段差のない構成となるため、実施の形態１と同様に、図６（ｄ）に示すように、回路形成材１０１ａの表面および多層回路基板１２１の表面に同一工程でソルダーレジスト１２５を形成させることができ、その際、回路形成材１０１ａと多層回路基板１２１との間にできる隙間部１２８にも、ソルダーレジスト１２５を充填形成することができる。
【００９６】
本実施の形態２の局所多層回路基板は、多層回路基板１２１に階段形状のキャビティ１２７と階段部に配線パターン１２３ａ、１２３ｂ、１２３ｃを備え、キャビティ１２７部分に積層された高精細の配線パターン１０３ａ、１０３ｂ、１０３ｃを有する回路形成材１０１ａ、１０１ｂ、１０１ｃが多層の逆階段形状であり、階段部の配線パターン１２３ａ、１２３ｂ、１２３ｃと、高精細の配線パターン１０３ａ、１０３ｂ、１０３ｃを有する回路形成材１０１ａ、１０１ｂ、１０１ｃの導電性ビア１０４ａ、１０４ｂ、１０４ｃとがそれぞれ電気的に接続する構成としたことにより、高精細の配線パターンを有する回路形成材の層間配線と、マザー基板となる多層回路基板１２１の層間配線とを接続できる構成となるため、基板回路の配線設計を容易とし配線収容性を格段に向上させることができることで、小面積化あるいは層数削減効果を得ることができる。
【００９７】
本発明の局所多層回路基板は、部分的に多層した配線パターンが高精細であるため、基板全体は安価なマザー基板仕様でありながら、狭ピッチの半導体パッケージ実装やベアチップ実装も可能なことから高密度実装を必要とする電子デバイスの用途に適用できる。
【００９８】
なお、本実施の形態２では、多層回路基板１２１に形成されたキャビティ１２７の階段形状が３段の場合について説明したが、２段以上であれば何段の構成であってもよい。
【００９９】
また、本実施の形態２では、キャビティ１２７の階段形状が、対向する両方の側壁面に形成されている構成としたが、キャビティ１２７の側壁面の一部のみが階段形状となっている構成であってもよい。例えば、左側壁については、図６（ａ）のキャビティ１２７の左側壁のように３段の階段形状をしており、右側壁については、図４（ａ）のキャビティ２７の右側壁のように段差のない形状をしているようなキャビティとしてもよい。
【産業上の利用可能性】
【０１００】
本発明に係る局所多層回路基板および局所多層回路基板の製造方法は、マザー基板に部分的に積層される多層基板に物理的なダメージを与えない効果を有し、半導体装置や電子部品等を高密度実装するための局所多層回路基板およびその製造方法などとして有用である。
【符号の説明】
【０１０１】
１ 高精細なパターンが形成された多層の回路形成材
２、１０２ 絶縁性樹脂
３、１０３、１０３ａ、１０３ｂ、１０３ｃ 配線パターン
３ａ 銅箔
４、１０４ 導電性ビア
５ａ、５ｂ 保護フィルム
６ ビアホール
７ ベースフィルム材
８ 絶縁性樹脂シート
９ 転写パターンシート
１０、１０１ 高精細なパターンが形成された単層の回路形成材
１４ 導電性樹脂ペースト
２１ キャビティが形成された多層回路基板
２２ａ、２２ｂ、２２ｃ、１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ 絶縁性樹脂基材
２３、１２３、１２３ａ、１２３ｂ、１２３ｃ 配線パターン
２４、１２４ 導電性ビア
２５、１２５ ソルダーレジスト
２６ クリーム半田
２７ キャビティ
２８、１２８ 隙間部
２９ 回路形成材１の配線パターン３の表面を含む平面
３０ 多層回路基板２１の配線パターン２３の表面を含む平面
１２１ 階段形状のキャビティが形成された多層回路基板
１２７ 階段形状のキャビティ
【特許請求の範囲】
【請求項１】
少なくとも表層の一部にキャビティ部を有する回路基板と、
前記キャビティ部に配置されている、前記回路基板より高精細な配線ルールで形成された回路形成材とを備えた、局所多層回路基板。
【請求項２】
前記回路基板は、多層構造であり、
前記キャビティ部は、前記回路基板の前記表層に形成される配線パターンの表面を含む平面と、前記回路形成材の表層に形成された配線パターンの表面を含む平面との距離が所定の距離以下となる、深さを有している、請求項１に記載の局所多層回路基板。
【請求項３】
前記回路基板の表面に形成されたソルダーレジストと、前記回路形成材の表面に形成されたソルダーレジストとは、同一工程により形成されたものである、請求項１または２に記載の局所多層回路基板。
【請求項４】
前記回路基板と前記回路形成材との間の隙間部の少なくとも一部に前記ソルダーレジストが充填されている、請求項３に記載の局所多層回路基板。
【請求項５】
前記所定の距離は、０．２ｍｍである、請求項２に記載の局所多層回路基板。
【請求項６】
前記キャビティ部は、前記回路基板の前記表層の基材の表面から裏面に貫通する開口のみで構成されている、請求項２に記載の局所多層回路基板。
【請求項７】
前記キャビティ部は、開口部が底部よりも大きく、側壁部の少なくとも一部が階段形状をしており、
前記各階段のキャビティ層には、それぞれ別の前記回路形成材が配置されている、請求項１に記載の局所多層回路基板。
【請求項８】
前記各階段のキャビティ層のうち、前記開口部に最も近い前記キャビティ層における前記回路形成材と前記回路基板との間の隙間部の少なくとも一部にソルダーレジストが充填されている、請求項７に記載の局所多層回路基板。
【請求項９】
少なくとも表層の一部にキャビティ部を有する回路基板の前記キャビティ部に、前記回路基板より高精細な配線ルールで形成された回路形成材を配置する積層工程と、
加圧加熱により前記回路基板と前記回路形成材とを接着する接着工程と、
前記回路基板の表面と、前記回路形成材の表面と、前記回路基板および前記回路形成材の間の隙間部とに、ソルダーレジストを形成するレジスト形成工程とを備えた、局所多層回路基板の製造方法。
【請求項１０】
前記レジスト形成工程は、前記回路基板の表面と、前記回路形成材の表面と、前記隙間部とに、同一工程で前記ソルダーレジストを形成する、請求項９に記載の局所多層回路基板の製造方法。
【請求項１１】
前記キャビティ部は、開口部が底部よりも大きく、側壁部の少なくとも一部が階段形状をしており、
前記各階段のキャビティ層毎に、それぞれ別の前記回路形成材を配置して接着するように、前記積層工程および前記接着工程を繰り返し行ない、
その後、前記レジスト形成工程において、前記回路基板の表面と、前記回路形成材の表面と、前記開口部に最も近い前記キャビティ層における前記回路形成材と前記回路基板との間の前記隙間部とに、同一工程で前記ソルダーレジストを形成する、請求項９に記載の局所多層回路基板の製造方法。
【請求項１】
少なくとも表層の一部にキャビティ部を有する回路基板と、
前記キャビティ部に配置されている、前記回路基板より高精細な配線ルールで形成された回路形成材とを備えた、局所多層回路基板。
【請求項２】
前記回路基板は、多層構造であり、
前記キャビティ部は、前記回路基板の前記表層に形成される配線パターンの表面を含む平面と、前記回路形成材の表層に形成された配線パターンの表面を含む平面との距離が所定の距離以下となる、深さを有している、請求項１に記載の局所多層回路基板。
【請求項３】
前記回路基板の表面に形成されたソルダーレジストと、前記回路形成材の表面に形成されたソルダーレジストとは、同一工程により形成されたものである、請求項１または２に記載の局所多層回路基板。
【請求項４】
前記回路基板と前記回路形成材との間の隙間部の少なくとも一部に前記ソルダーレジストが充填されている、請求項３に記載の局所多層回路基板。
【請求項５】
前記所定の距離は、０．２ｍｍである、請求項２に記載の局所多層回路基板。
【請求項６】
前記キャビティ部は、前記回路基板の前記表層の基材の表面から裏面に貫通する開口のみで構成されている、請求項２に記載の局所多層回路基板。
【請求項７】
前記キャビティ部は、開口部が底部よりも大きく、側壁部の少なくとも一部が階段形状をしており、
前記各階段のキャビティ層には、それぞれ別の前記回路形成材が配置されている、請求項１に記載の局所多層回路基板。
【請求項８】
前記各階段のキャビティ層のうち、前記開口部に最も近い前記キャビティ層における前記回路形成材と前記回路基板との間の隙間部の少なくとも一部にソルダーレジストが充填されている、請求項７に記載の局所多層回路基板。
【請求項９】
少なくとも表層の一部にキャビティ部を有する回路基板の前記キャビティ部に、前記回路基板より高精細な配線ルールで形成された回路形成材を配置する積層工程と、
加圧加熱により前記回路基板と前記回路形成材とを接着する接着工程と、
前記回路基板の表面と、前記回路形成材の表面と、前記回路基板および前記回路形成材の間の隙間部とに、ソルダーレジストを形成するレジスト形成工程とを備えた、局所多層回路基板の製造方法。
【請求項１０】
前記レジスト形成工程は、前記回路基板の表面と、前記回路形成材の表面と、前記隙間部とに、同一工程で前記ソルダーレジストを形成する、請求項９に記載の局所多層回路基板の製造方法。
【請求項１１】
前記キャビティ部は、開口部が底部よりも大きく、側壁部の少なくとも一部が階段形状をしており、
前記各階段のキャビティ層毎に、それぞれ別の前記回路形成材を配置して接着するように、前記積層工程および前記接着工程を繰り返し行ない、
その後、前記レジスト形成工程において、前記回路基板の表面と、前記回路形成材の表面と、前記開口部に最も近い前記キャビティ層における前記回路形成材と前記回路基板との間の前記隙間部とに、同一工程で前記ソルダーレジストを形成する、請求項９に記載の局所多層回路基板の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１５９８５５（Ｐ２０１１−１５９８５５Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−２１１１８（Ｐ２０１０−２１１１８）
【出願日】平成２２年２月２日（２０１０．２．２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年２月２日（２０１０．２．２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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