振幅制限増幅回路
【課題】同符号連続耐性と応答時間の短縮と残留オフセット電圧の抑圧とを同時に実現する。
【解決手段】バースト先頭においてはフィードフォワード型オフセット補償回路により瞬時にオフセットを補償し、その後フィードバック型オフセット補償回路によりフィードフォワード型オフセット補償回路で生じる長期的なオフセット変動を補償する。フィードフォワード型オフセット補償回路によるバースト先頭でのオフセット補償時には、フィードバック型オフセット補償回路のアナログスイッチ４１をオフ、アナログスイッチ４２をオンしておき、時定数の小さいローパスフィルタ２２を必要な電圧に急速充電させる。この後オフセット補償回路のキャパシタへの瞬時的な充電が完了するタイミングで、アナログスイッチ４１をオンしてローパスフィルタ２２の出力電圧を差動増幅器１３に入力させるとともに、時定数の大きなローパスフィルタ２１を帰還ループに加える。
【解決手段】バースト先頭においてはフィードフォワード型オフセット補償回路により瞬時にオフセットを補償し、その後フィードバック型オフセット補償回路によりフィードフォワード型オフセット補償回路で生じる長期的なオフセット変動を補償する。フィードフォワード型オフセット補償回路によるバースト先頭でのオフセット補償時には、フィードバック型オフセット補償回路のアナログスイッチ４１をオフ、アナログスイッチ４２をオンしておき、時定数の小さいローパスフィルタ２２を必要な電圧に急速充電させる。この後オフセット補償回路のキャパシタへの瞬時的な充電が完了するタイミングで、アナログスイッチ４１をオンしてローパスフィルタ２２の出力電圧を差動増幅器１３に入力させるとともに、時定数の大きなローパスフィルタ２１を帰還ループに加える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＯＮ（受動光ネットワーク）等の光通信システムの受信器等に使用される振幅制限増幅回路に関するものである。
【背景技術】
【０００２】
バーストデータ信号を受信して一定の振幅まで増幅する振幅制限増幅回路において、受信信号の振幅がバースト毎に異なる場合、振幅に合わせて正相信号と逆相信号のそれぞれの平均電圧（中心電圧、直流レベルとも呼ばれる）のズレである差分（オフセット電圧）を無くし、両者を自動的に一致させるオフセット補償（ＡＯＣ：Automatic Offset Compensation）回路が必要になる。
【０００３】
このとき、オフセット補償回路の出力波形の平均電圧の一致度が悪いと、図５に示すように、オフセット補償回路の通過後の差動信号のクロスポイント間隔が一定でなくなり、その結果、振幅制限増幅回路の出力信号ＶＯＵＴ＋，ＶＯＵＴ−のハイレベルとローレベルでの時間幅（例えば、時間Ｔ１，Ｔ２）が異なってしまう。すなわち、出力信号のデューティが悪化する。なお、図５において、Ｖｍ＋は正相入力信号ＶＩＮ＋の平均電圧、Ｖｍ−は逆相入力信号ＶＩＮ−の平均電圧であり、その差分がオフセット電圧である。
【０００４】
一般に、差動型の振幅制限増幅回路においては、非特許文献１に示されているように、オフセット補償回路として、キャパシタと抵抗を用いたローパスフィルタにより、正相出力信号と逆相出力信号の各々の平均電圧を検出し、それを前段の差動増幅器にフィードバックすることでオフセット電圧をキャンセルするフィードバック型オフセット補償回路の構成がとられる。このような振幅制限増幅回路の例を図６に示す。
【０００５】
図６のフィードバック型オフセット補償回路付き振幅制限増幅回路は、プリアンプなどの前段回路から出力された正相信号ＶＩＮ＋、逆相信号ＶＩＮ−が正相入力端子１、逆相入力端子２から入力される差動増幅器１３と、その差動増幅器１３の差動出力信号を所定の振幅に増幅するための１段又は複数段の差動増幅器１４を縦続接続し、その差動増幅器１４の正相出力端子３、逆相出力端子４に現れる出力電圧ＶＯＵＴ＋，ＶＯＵＴ−から、キャパシタと抵抗を用いたローパスフィルタ２４，２５により平均電圧を取り出し、差動振幅器１３にフィードバックする構成となっている。
【０００６】
また、バースト信号に対する応答性を高めるためには、非特許文献２に示されるように、差動入力信号電圧の最大値または最小値、あるいはその両方を瞬時に保持する保持回路を用い、保持された電圧値を元に、フィードフォワードを行なうことで、オフセット電圧をキャンセルするフィードフォワード型オフセット補償回路の構成がとられた振幅制限増幅回路が知られている。このような振幅制限増幅回路の例を図７に示す。
【０００７】
図７のフィードフォワード型オフセット補償回路付き振幅制限増幅回路は、差動増幅器１１の差動出力信号から、保持回路３０により正相信号、逆相信号の各々の最大電圧値を検出して、キャパシタ素子等にそれら電圧値を保持し、この保持電圧を差動増幅器１２に入力して、入力信号のオフセット電圧をキャンセルさせる構成となっている。
【０００８】
後段の差動増幅器１２の具体的回路の例として、図８のような回路が用いられる。トランジスタＱ５，Ｑ６とＱ７，Ｑ８からなる２組の差動対が、一組の負荷抵抗ＲＬ３，ＲＬ４に共通接続されている。差動入力端子１２ａ，１２ｂには差動増幅器１１の出力側から正相信号と逆相信号のバースト信号が入力され、差動入力端子１２ｃ，１２ｄには保持回路３０に保持された最大電圧が入力される。保持回路３０は、入力端子３１から入力した正相信号の最大電圧が出力端子３３に、入力端子３２から入力した逆相信号の最大電圧が出力端子３４に与えられるように接続されている。
【０００９】
このため、端子３１と端子３２の差動信号の平均電圧の間にオフセットがあり、例えば、端子３１の最大電圧が端子３２の最大電圧よりも大きい場合、端子３３の電圧のほうが端子３４の電圧より大きくなる。これにより、トランジスタＱ５に流れる電流とトランジスタＱ７に流れる電流の和は、トランジスタＱ６に流れる電流とトランジスタＱ８に流れる電流の和に等しくなり、従って、負荷抵抗ＲＬ３，ＲＬ４に流れる平均電流が等しくなるので、差動増幅器１２に入力した差動信号の平均電圧間のオフセットがキャンセルされることになる。
【非特許文献１】J.Savoj, B.Razavi, "High-Speed CMOS Circuits for Optical Receivers", KLUWER ACADEMIC PUBLISHERS, p.16
【非特許文献２】中村 他著、「ＰＤＳ光加入者システム用ＣＭＯＳ瞬時応答利得制御増幅器ＩＣ」、１９９４年電子情報通信学会秋季大会、講演番号Ｂ−８９７
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記した従来のフィードバック型やフィードフォワード型のオフセット補償回路を用いた振幅制限増幅回路において、バーストデータの正相入力信号と逆相入力信号間のオフセット電圧を瞬時に補償し、良好なデューティの出力信号を得るには、以下に述べるような問題点がある。
【００１１】
まず、図９を使用してフィードバック型オフセット補償回路における問題点を説明する。図６で説明したフィードバック型オフセット補償回路付き振幅制限増幅回路では、ローパスフィルタ２４，２５により常に平均電圧が生成され、この電圧によりオフセットが補償されるため、入力データ信号に同符号連続があると、ローパスフィルタ２４，２５の出力電圧Ｖｍ＋，Ｖｍ−は振幅の中心値から離れ、連続データの電圧値に近づいていく。
【００１２】
このような出力電圧Ｖｍ＋，Ｖｍ−が差動増幅器１３に入力される結果、同符合が連続した直後のデータ部分では、図９に示すように、正相出力信号ＶＯＵＴ＋、逆相出力信号ＶＯＵＴ−の平均電圧間のズレであるオフセットが大きくなる。このオフセットが大きくなった差動信号が振幅制限されるまで増幅されると、同図に示すようにデューティが非常に悪くなってしまう。もし、同符号連続がさらに長く続く場合には、差動増幅器１３の出力信号でオフセットがさらに大きくなり振幅制限された出力信号が出てこなくなってしまう。
【００１３】
そこで、ローパスフィルタ２４，２５の時定数を大きくして、差動増幅器１３の出力が同符合連続信号に追随しないようにすれば、同符号連続時における上記問題は緩和されることになるが、この手法では、バースト信号の最初でのオフセット補償に時間がかかるようになるため、初期同期等のためにデータ信号の前に挿入されているプリアンブル信号の期間を長くする必要が生じ、データの伝送効率の低下を招く。このため、図６に示したフィードバック型オフセット補償回路付き振幅制限増幅回路のみでは、プリアンブル時間の短縮と同符号連続耐性を両立させることが難しい。
【００１４】
一方、図７に示したフィードフォワード型オフセット補償回路付き振幅制限増幅回路は、原理的には数ビット内で信号電圧の最大値、最小値を保持することができるため、初期同期用のプリアンブル時間は短くて済み、また、同符号連続時においても、保持した電圧によりオフセットを補償し続けるため、フィードバック型オフセット補償回路付き振幅制限増幅回路で生じたようなオフセットの変動はない。
【００１５】
しかし、実際の回路においては次のような問題がある。すなわち、最大、最小電圧を保持するために、保持回路３０には、図１０に示すように、ダイオードＤ１，Ｄ２と、リセット用のトランジスタＭ１，Ｍ２に並列接続されたキャパシタＣ３，Ｃ４との直列回路が用いられるが、充電開始から数ビットの経過後、キャパシタＣ３，Ｃ４に充電された電圧が最大（または最小）に近づくと、ダイオードＤ１，Ｄ２のアノード・カソード間電圧が拡散電位に近くなり、充電速度が低下する。このため、キャパシタＣ３，Ｃ４の電圧は初期の瞬時的な充電によりほぼ所定の電圧に達するものの、その後、長時間にわたり徐々に充電され、キャパシタ電圧が徐々に変動する。
【００１６】
もし、この変動量が、正相信号側の保持電圧の出力端子３３と逆相信号側の保持電圧の出力端子３４で一致していれば、その差は一定に保たれるので、オフセット補償用の差動増幅器１２でのオフセット補償結果に時間的変動は無い。しかし、保持回路３０の入力端子３１，３２の平均電圧に差があると、図１０におけるダイオードＤ１，Ｄ２のアノード・カソード間にかかる電圧が同じにならないために、上述の長時間にわたる充電の特性も同じにならず、上記出力端子３３，３４の電圧差が一定に保たれない。
【００１７】
保持回路３０における各電圧の時間的変化を図示したものが図１１である。保持回路３０への入力端子３１，３２に、バースト信号Ｖａ＋、Ｖａ−が入力されると、キャパシタＣ３，Ｃ４の出力端子３３，３４に現れる電圧はＶｂ＋，Ｖｂ−のように、数ビット分の入力信号の時間ｔ０でほぼ一定の値に達し、その後、徐々に上昇する。このとき電圧Ｖｂ＋，Ｖｂ−のレベルが違うために、上記の理由により、電圧差ΔＶ１、ΔＶ２として図示するように、電圧Ｖｂ＋，Ｖｂ−の差が広がっていく。電圧Ｖｂ＋，Ｖｂ−は、オフセット補償用の差動増幅器１２に入力されるので、電圧Ｖｂ＋，Ｖｂ−の差分、つまりオフセット電圧が変動すると、補償量が徐々に変動して出力信号のデューティ変動を招く。
【００１８】
このため、振幅制限増幅回路の出力が、例えばバースト初期の時刻において最適なデューティになっていても、バースト終端近くではデューティが大きくずれてしまい、後段に接続されるＣＤＲ（Clock Data Recovery）回路等で正しくデータ再生が行われなくなり、バースト終端に近づくにつれ、エラーレートが増大する可能性がある。
【００１９】
本発明の目的は、同符号連続耐性を図り、バーストデータ転送における伝送効率の向上とエラーレートの低減を実現できるようにした振幅制限増幅回路を提供することである。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、請求項１にかかる発明は、差動入力信号のそれぞれの最大電圧値を保持する保持回路と、該保持回路が保持した前記それぞれの最大電圧値を入力して前記差動入力信号のそれぞれの平均電圧の差分を補正する第１の差動増幅器とを備える第１の増幅回路、および、第２の差動増幅器と、該第２の差動増幅器の出力側に接続された第３の差動増幅器と、該第３の差動増幅器の差動出力信号のそれぞれの平均電圧を出力するローパスフィルタとを備え、該ローパスフィルタから出力する前記それぞれの平均電圧を前記第２の差動増幅器に入力してそこに入力する差動入力信号のそれぞれの平均電圧の差分を補正する第２の増幅回路、が直列接続された振幅制限増幅回路であって、前記ローパスフィルタから出力する前記それぞれの平均電圧を、前記第２の差動増幅器に対して、入力バースト信号が入力された時点では入力させず、前記入力バースト信号が入力されて所定の時間が経過した後に入力させることを特徴とする。
請求項２にかかる発明は、請求項１に記載の振幅制限増幅回路において、前記第１の増幅回路の出力側が、前記第２の増幅回路の前記第２の差動増幅器の入力側に接続されていることを特徴とする。
請求項３にかかる発明は、請求項１に記載の振幅制限増幅回路において、前記第２の増幅回路の前記第２の差動増幅器の出力側が、前記第１の増幅回路の入力側に接続され、前記第１の増幅回路の出力側が、前記第２の増幅回路の前記第３の差動増幅器の入力側に接続されていることを特徴とする。
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載の振幅制限増幅回路において、前記所定の時間は、前記入力バースト信号が入力された後、前記第２の増幅回路の前記ローパスフィルタから前記平均電圧が出力されるまでにかかる時間に相当する時間であることを特徴とする。
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載の振幅制限増幅回路において、さらに入力バースト信号のガードタイムを検出可能なガードタイム検出回路を備え、該ガードタイム検出回路が前記入力バースト信号のガードタイムを検出したとき、前記保持回路をリセットするとともに、前記ローパスフィルタの出力を前記第２の差動増幅器に対して切断することを特徴とする。
請求項６にかかる発明は、請求項５のに記載の振幅制限増幅回路において、前記ローパスフィルタは、大きな時定数と小さな時定数をもち、前記ガードタイムが検出されると小さな時定数で動作し、前記入力バースト信号が入力されて所定の時間が経過すると大きな時定数で動作することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、フィードバック型とフィードバック型のオフセット補償を組み合わせるので、同符号連続耐性と応答時間の短縮と残留オフセット電圧の抑圧とを同時に実現できる。その結果として、オフセット電圧補償に要するプリアンブル信号を短縮できるためデータの伝送効率の向上が図れるとともに、データ信号波形のデューティを改善できるためエラーレートの減少につながる。
【発明を実施するための最良の形態】
【００２２】
本発明の振幅制限増幅回路では、フィードフォワード型オフセット補償回路とフィードバック型オフセット補償回路とを組み合わせる。そして、例えば、バースト先頭においてはフィードフォワード型オフセット補償回路により瞬時にオフセットを補償し、その後、フィードバック型オフセット補償回路によりフィードフォワード型オフセット補償回路で生じる上述の長期的なオフセット変動を補償する。フィードバック型オフセット補償回路のローパスフィルタの時定数は、最長の同符号連続信号長において生じるオフセット変動が所定の値よりも小さくなるような値に選ぶ。
【００２３】
フィードフォワード型オフセット補償回路によるバースト先頭でのオフセット補償時には、フィードバック型オフセット補償回路の帰還ループを切り離しておき、フィードフォワード型オフセット補償回路のキャパシタへの瞬時的な充電が完了するタイミングで、帰還ループを形成させる。このとき、フィードバック型オフセット補償回路の帰還ループのローパスフィルタは、前記の理由から大きな時定数に設定されるが、そのローパスフィルタの出力側には、予め十分な電圧をプリ充電しておき、帰還ループを形成したときにフィードバック型オフセット補償回路が直ちに機能するようにすることが望ましい。
【００２４】
このような構成にすることにより、上述したフィードフォワード型オフセット補償回路のキャパシタ電圧が上述の理由で徐々に変動してオフセット補償量の長時間変動が生じたとしても、フィードバック型オフセット補償回路で連続的に補償され、デューティ変動のない差動出力信号が得られる。
【００２５】
＜第１の実施例＞
図１Ａは本発明の第１の実施例の振幅制限増幅回路の構成を示すブロック図である。差動入力端子１，２と差動出力端子３，４の間に縦続接続された差動増幅器１１〜１４のうち、差動増幅器１２は保持回路３０との組み合わせでフィードフォワード型オフセット補償回路（請求項記載の「第１の増幅回路」の一例）を構成する。また、差動増幅器１３，１４とローパスフィルタ２１，２２およびアナログスイッチ４１，４２は、フィードバック型オフセット補償回路（請求項記載の「第２の増幅回路」の一例）を構成する。ローパスフィルタ２１の時定数は大きく設定され、ローパスフィルタ２２の時定数は小さく設定される。なお、差動増幅器１２は請求項記載の「第１の差動増幅器」の一例、差動増幅器１３は請求項記載の「第２の差動増幅器」の一例、差動増幅器１４は請求項記載の「第３の差動増幅器」の一例である。
【００２６】
５０はガードタイム検出回路であり、入力信号のバースト間の無信号時間を検出する。このガードタイム検出回路５０としては、ガードタイム開始から基準クロックをカウントして、そのカウント値が最大同一符号連続区間長を超える規定値に達した時点で出力パルスＰ１を出力するが、最大同一符号連続区間長を超えないうちに次のバースト信号が到来したときはリセットされるようなカウンタを設けた回路を用いてもよい。
【００２７】
６０はバースト開始検出回路であり、バースト先頭を検知してバースト先頭タイミングを示すパルスＰ２を発生する。７０はバースト開始検出回路６０から出力するパルスＰ２を所定時間遅延したパルスＰ３を出力する遅延回路である。８０はＳＲラッチ回路であり、遅延回路７０からの出力パルスＰ３によりセットされて、アナログスイッチ４１をオンさせ、アナログスイッチ４２をオフさせる。また、ガードタイム検出回路５０の出力パルスＰ１によりリセットされて、アナログスイッチ４１をオフさせ、アナログスイッチ４２をオンフさせる。保持回路３０は、ガードタイム検出回路５０の出力パルスＰ１により、保持電圧がリセットされる。
【００２８】
図２に、フィードバック型オフセット補償回路の差動増幅器１３の具体例を示す。この差動増幅器１３は、コレクタが負荷抵抗ＲＬ１，ＲＬ２および出力端子１３ｅ，１３ｆに接続され、ベースが入力端子１３ａ，１３ｂに接続され、エミッタが電流源Ｉａに接続されたトランジスタＱ１，Ｑ２の差動対と、コレクタが出力端子１３ｅ，１３ｆに接続され、ベースがフィードバック端子１３ｃ，１３ｄに接続され、エミッタが電流源Ｉｂに接続されたトランジスタＱ３，Ｑ４の差動対からなる。そして、トランジスタＱ３，Ｑ４のベースには、高抵抗Ｒ５とＲ６、Ｒ７とＲ８によって、同電位が印加されており、これによりアナログスイッチ４０がオフの期間のバイアス電位が与えられるようになっている。この高抵抗Ｒ５〜Ｒ８はローパスフィルタ２１，２２の時定数に影響を及ぼさない程度に高い値に設定しておく。
【００２９】
さて、新たなバースト信号が入力すると、保持回路３０は内部のキャパシタに最大電圧を保持し、数ビットの時間内に差動増幅器１２が差動信号のオフセット電圧を補償するように動作するので、差動増幅器１２から出力する正相信号と逆相信号の各々の平均電圧が一時的に変動する。しかし、この間はアナログスイッチ４１がオフとなって、フィードバック型オフセット補償回路のフィードバックループは開放状態になっているため、この時点では、フィードバック型オフセット補償回路のローパスフィルタ２１，２２の時定数が後段に影響を及ぼすことは無い。なお、このときアナログスイッチ４２はオンしており、そのローパスフィルタ２２の内蔵キャパシタへの充電が続行している。
【００３０】
一方、このとき、バースト開始検出回路６０は、バースト先頭を検知してバースト先頭タイミングを示すパルスＰ２を発生する。遅延回路７０の遅延時間は、バースト信号が入力してからフィードバック型オフセット補償回路のローパスフィルタ２２が出力端子３，４の出力電圧の平均電圧を出力するまでの時間に設定され、この遅延時間の経過後にパルスＰ３を出力し、ＳＲラッチ回路７０をセットする。ローパスフィルタ２２の時定数は小さいので、遅延時間は短くて済む。
【００３１】
これによりアナログスイッチ４１はオン、アナログスイッチ４２はオフになり、時定数の小さなローパスフィルタ２２の出力電圧（平均電圧に達している）が差動増幅器１３に入力する。また、時定数の大きなローパスフィルタ２１によって、フィードバック型オフセット補償回路のフィードバックループが形成されるので、その後のバースト信号中にフィードフォワード型オフセット補償回路のオフセット補償電圧が上記課題の項で述べた原因により変動したとしても、その電圧を補償し、常に最適なオフセット補償が行われる。すなわち、アナログスイッチ４１がオンになった以降は、フィードフォワード型オフセット補償回路の差動増幅器１２でオフセットが発生したとしても、フィードバック型オフセット補償回路の差動増幅器１３によってそのオフセットが補償される。このオフセット補償では、大きな時定数のローパスフィルタ２１を使用するので、連続符号耐性を実現できる。
【００３２】
アナログスイッチ４１がオンになった直後の時点では、フィードフォワード型オフセット補償回路の差動増幅器１２により、出力端子３，４の平均電圧は同じになっているから、ローパスフィルタ２１の出力からフィードバック型オフセット補償回路の差動増幅器１３のフィードバック端子１３ｃ、１３ｄには同じ電圧が印加される。この電圧は、高抵抗Ｒ５〜Ｒ８によりアナログスイッチ４１がオフ時に与えられていた値とは違う場合があるが、差動増幅器１３は差動回路で構成されているので、差動入力間の電位差が同じであれば出力に影響はない。図３に上記動作の各信号のタイミングを示した。
【００３３】
図１Ｂに図１Ａに記載した振幅制限増幅回路の変形例を示す。ここでは、内部に、スイッチＳＷ１によって時定数を切換可能な正相側ローパスフィルタをキャパシタＣ１と抵抗Ｒ１，Ｒ２によって構成し、スイッチＳＷ２によって時定数を切換可能な逆相側ローパスフィルタをキャパシタＣ２，抵抗Ｒ３，Ｒ４によって構成したローパスフィルタ２３を、フィードバック型オフセット補償回路の帰還ループに形成した。スイッチＳＷ１，ＳＷ２は、ＳＲラッチ回路８０がリセットされるとオン、セットされるとオフになる。このローパスフィルタ２３は、「Ｃ１＝Ｃ２」、「Ｒ１＝Ｒ３＞Ｒ２＝Ｒ４」に設定され、ＳＲラッチ回路８０がリセットされているときは時定数が小さく、セットされると時定数が大きくなる。よって、ローパスフィルタ２３は、バースト開始から遅延時間の経過するまでは小さい時定数により急速に必要な電圧まで充電され、遅延時間の経過後は大きな時定数によって、連続符号耐性を実現できる。
【００３４】
＜第２の実施例＞
図４Ａは本発明の第２の実施例の振幅制限増幅回路の構成を示すブロック図である。ここでは、フィードバック型オフセット補償回路（第２の増幅回路）は、フィードフォワード型オフセット補償回路（第１の増幅回路）をフィードバックループに含むように構成されている。動作タイミングについては上記第１の実施例と同様である。
【００３５】
本実施例では、フィードバック型オフセット補償回路の差動増幅器１３によるオフセット補償動作により、フィードフォワード型オフセット補償回路の差動増幅器１２への入力差動信号自体のオフセットを補償するように動作するので、結果としてフィードフォワード型オフセット補償回路で長期的に生じる変動を補償することができ、第１の実施例の振幅制限増幅回路と同様の作用効果が得られる。図４Ｂは図２Ｂと同様なローパスフィルタ２３を用いた変形例である。
【００３６】
＜その他の実施例＞
なお、第１あるいは第２の実施例の振幅制限増幅回路において、フィードフォワード型オフセット補償回路の差動増幅器１２の前段あるいは後段に、出力レベルを所定の振幅値に増幅するための差動増幅器を１つあるいは複数段備えても良い。また、同様に、フィードバック型オフセット補償回路の差動増幅器１３の前段あるいは後段、差動増幅器１４の前段あるいは後段に、出力レベルを所定の振幅値に増幅するための差動増幅器を１つあるいは複数段備えても良い。
【図面の簡単な説明】
【００３７】
【図１Ａ】本発明の第１の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図１Ｂ】図１Ａの振幅制限増幅回路の変形例の構成を示すブロック図である。
【図２】図１の振幅制限増幅回路の差動増幅器１３の回路図である。
【図３】第１の実施例の振幅制限増幅回路の動作タイミングを示した波形図である。
【図４Ａ】本発明の第２の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図４Ｂ】図４Ａの振幅制限増幅回路の変形例の構成を示すブロック図である。
【図５】オフセットがある差動入力信号とそれを増幅した差動出力信号の波形図である。
【図６】従来のフィードバック型オフセット補償回路付き振幅制限増幅回路の構成を示すブロック図である。
【図７】従来のフィードフォワード型オフセット補償回路付き振幅制限増幅回路の構成を示すブロック図である。
【図８】図７の振幅制限増幅回路の差動増幅器１２の回路図である。
【図９】帰還回路のローパスフィルタの時定数が短い場合のフィードバック型オフセット補償回路の各部の差動信号の波形図である。
【図１０】図７の振幅制限増幅回路の保持回路の回路図である。
【図１１】図１０の保持回路の入力差動信号と出力信号の波形図である。
【符号の説明】
【００３８】
１：正相入力端子
２：逆相入力端子
３：正相出力端子
４：逆相出力端子
１１〜１４：差動増幅器
２１〜２５：ローパスフィルタ
３０：保持回路
４１，４２：アナログスイッチ
５０：ガードタイム検出回路
６０：バースト開始検出回路
７０：遅延回路
８０：ＳＲラッチ回路
【技術分野】
【０００１】
本発明は、ＰＯＮ（受動光ネットワーク）等の光通信システムの受信器等に使用される振幅制限増幅回路に関するものである。
【背景技術】
【０００２】
バーストデータ信号を受信して一定の振幅まで増幅する振幅制限増幅回路において、受信信号の振幅がバースト毎に異なる場合、振幅に合わせて正相信号と逆相信号のそれぞれの平均電圧（中心電圧、直流レベルとも呼ばれる）のズレである差分（オフセット電圧）を無くし、両者を自動的に一致させるオフセット補償（ＡＯＣ：Automatic Offset Compensation）回路が必要になる。
【０００３】
このとき、オフセット補償回路の出力波形の平均電圧の一致度が悪いと、図５に示すように、オフセット補償回路の通過後の差動信号のクロスポイント間隔が一定でなくなり、その結果、振幅制限増幅回路の出力信号ＶＯＵＴ＋，ＶＯＵＴ−のハイレベルとローレベルでの時間幅（例えば、時間Ｔ１，Ｔ２）が異なってしまう。すなわち、出力信号のデューティが悪化する。なお、図５において、Ｖｍ＋は正相入力信号ＶＩＮ＋の平均電圧、Ｖｍ−は逆相入力信号ＶＩＮ−の平均電圧であり、その差分がオフセット電圧である。
【０００４】
一般に、差動型の振幅制限増幅回路においては、非特許文献１に示されているように、オフセット補償回路として、キャパシタと抵抗を用いたローパスフィルタにより、正相出力信号と逆相出力信号の各々の平均電圧を検出し、それを前段の差動増幅器にフィードバックすることでオフセット電圧をキャンセルするフィードバック型オフセット補償回路の構成がとられる。このような振幅制限増幅回路の例を図６に示す。
【０００５】
図６のフィードバック型オフセット補償回路付き振幅制限増幅回路は、プリアンプなどの前段回路から出力された正相信号ＶＩＮ＋、逆相信号ＶＩＮ−が正相入力端子１、逆相入力端子２から入力される差動増幅器１３と、その差動増幅器１３の差動出力信号を所定の振幅に増幅するための１段又は複数段の差動増幅器１４を縦続接続し、その差動増幅器１４の正相出力端子３、逆相出力端子４に現れる出力電圧ＶＯＵＴ＋，ＶＯＵＴ−から、キャパシタと抵抗を用いたローパスフィルタ２４，２５により平均電圧を取り出し、差動振幅器１３にフィードバックする構成となっている。
【０００６】
また、バースト信号に対する応答性を高めるためには、非特許文献２に示されるように、差動入力信号電圧の最大値または最小値、あるいはその両方を瞬時に保持する保持回路を用い、保持された電圧値を元に、フィードフォワードを行なうことで、オフセット電圧をキャンセルするフィードフォワード型オフセット補償回路の構成がとられた振幅制限増幅回路が知られている。このような振幅制限増幅回路の例を図７に示す。
【０００７】
図７のフィードフォワード型オフセット補償回路付き振幅制限増幅回路は、差動増幅器１１の差動出力信号から、保持回路３０により正相信号、逆相信号の各々の最大電圧値を検出して、キャパシタ素子等にそれら電圧値を保持し、この保持電圧を差動増幅器１２に入力して、入力信号のオフセット電圧をキャンセルさせる構成となっている。
【０００８】
後段の差動増幅器１２の具体的回路の例として、図８のような回路が用いられる。トランジスタＱ５，Ｑ６とＱ７，Ｑ８からなる２組の差動対が、一組の負荷抵抗ＲＬ３，ＲＬ４に共通接続されている。差動入力端子１２ａ，１２ｂには差動増幅器１１の出力側から正相信号と逆相信号のバースト信号が入力され、差動入力端子１２ｃ，１２ｄには保持回路３０に保持された最大電圧が入力される。保持回路３０は、入力端子３１から入力した正相信号の最大電圧が出力端子３３に、入力端子３２から入力した逆相信号の最大電圧が出力端子３４に与えられるように接続されている。
【０００９】
このため、端子３１と端子３２の差動信号の平均電圧の間にオフセットがあり、例えば、端子３１の最大電圧が端子３２の最大電圧よりも大きい場合、端子３３の電圧のほうが端子３４の電圧より大きくなる。これにより、トランジスタＱ５に流れる電流とトランジスタＱ７に流れる電流の和は、トランジスタＱ６に流れる電流とトランジスタＱ８に流れる電流の和に等しくなり、従って、負荷抵抗ＲＬ３，ＲＬ４に流れる平均電流が等しくなるので、差動増幅器１２に入力した差動信号の平均電圧間のオフセットがキャンセルされることになる。
【非特許文献１】J.Savoj, B.Razavi, "High-Speed CMOS Circuits for Optical Receivers", KLUWER ACADEMIC PUBLISHERS, p.16
【非特許文献２】中村 他著、「ＰＤＳ光加入者システム用ＣＭＯＳ瞬時応答利得制御増幅器ＩＣ」、１９９４年電子情報通信学会秋季大会、講演番号Ｂ−８９７
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記した従来のフィードバック型やフィードフォワード型のオフセット補償回路を用いた振幅制限増幅回路において、バーストデータの正相入力信号と逆相入力信号間のオフセット電圧を瞬時に補償し、良好なデューティの出力信号を得るには、以下に述べるような問題点がある。
【００１１】
まず、図９を使用してフィードバック型オフセット補償回路における問題点を説明する。図６で説明したフィードバック型オフセット補償回路付き振幅制限増幅回路では、ローパスフィルタ２４，２５により常に平均電圧が生成され、この電圧によりオフセットが補償されるため、入力データ信号に同符号連続があると、ローパスフィルタ２４，２５の出力電圧Ｖｍ＋，Ｖｍ−は振幅の中心値から離れ、連続データの電圧値に近づいていく。
【００１２】
このような出力電圧Ｖｍ＋，Ｖｍ−が差動増幅器１３に入力される結果、同符合が連続した直後のデータ部分では、図９に示すように、正相出力信号ＶＯＵＴ＋、逆相出力信号ＶＯＵＴ−の平均電圧間のズレであるオフセットが大きくなる。このオフセットが大きくなった差動信号が振幅制限されるまで増幅されると、同図に示すようにデューティが非常に悪くなってしまう。もし、同符号連続がさらに長く続く場合には、差動増幅器１３の出力信号でオフセットがさらに大きくなり振幅制限された出力信号が出てこなくなってしまう。
【００１３】
そこで、ローパスフィルタ２４，２５の時定数を大きくして、差動増幅器１３の出力が同符合連続信号に追随しないようにすれば、同符号連続時における上記問題は緩和されることになるが、この手法では、バースト信号の最初でのオフセット補償に時間がかかるようになるため、初期同期等のためにデータ信号の前に挿入されているプリアンブル信号の期間を長くする必要が生じ、データの伝送効率の低下を招く。このため、図６に示したフィードバック型オフセット補償回路付き振幅制限増幅回路のみでは、プリアンブル時間の短縮と同符号連続耐性を両立させることが難しい。
【００１４】
一方、図７に示したフィードフォワード型オフセット補償回路付き振幅制限増幅回路は、原理的には数ビット内で信号電圧の最大値、最小値を保持することができるため、初期同期用のプリアンブル時間は短くて済み、また、同符号連続時においても、保持した電圧によりオフセットを補償し続けるため、フィードバック型オフセット補償回路付き振幅制限増幅回路で生じたようなオフセットの変動はない。
【００１５】
しかし、実際の回路においては次のような問題がある。すなわち、最大、最小電圧を保持するために、保持回路３０には、図１０に示すように、ダイオードＤ１，Ｄ２と、リセット用のトランジスタＭ１，Ｍ２に並列接続されたキャパシタＣ３，Ｃ４との直列回路が用いられるが、充電開始から数ビットの経過後、キャパシタＣ３，Ｃ４に充電された電圧が最大（または最小）に近づくと、ダイオードＤ１，Ｄ２のアノード・カソード間電圧が拡散電位に近くなり、充電速度が低下する。このため、キャパシタＣ３，Ｃ４の電圧は初期の瞬時的な充電によりほぼ所定の電圧に達するものの、その後、長時間にわたり徐々に充電され、キャパシタ電圧が徐々に変動する。
【００１６】
もし、この変動量が、正相信号側の保持電圧の出力端子３３と逆相信号側の保持電圧の出力端子３４で一致していれば、その差は一定に保たれるので、オフセット補償用の差動増幅器１２でのオフセット補償結果に時間的変動は無い。しかし、保持回路３０の入力端子３１，３２の平均電圧に差があると、図１０におけるダイオードＤ１，Ｄ２のアノード・カソード間にかかる電圧が同じにならないために、上述の長時間にわたる充電の特性も同じにならず、上記出力端子３３，３４の電圧差が一定に保たれない。
【００１７】
保持回路３０における各電圧の時間的変化を図示したものが図１１である。保持回路３０への入力端子３１，３２に、バースト信号Ｖａ＋、Ｖａ−が入力されると、キャパシタＣ３，Ｃ４の出力端子３３，３４に現れる電圧はＶｂ＋，Ｖｂ−のように、数ビット分の入力信号の時間ｔ０でほぼ一定の値に達し、その後、徐々に上昇する。このとき電圧Ｖｂ＋，Ｖｂ−のレベルが違うために、上記の理由により、電圧差ΔＶ１、ΔＶ２として図示するように、電圧Ｖｂ＋，Ｖｂ−の差が広がっていく。電圧Ｖｂ＋，Ｖｂ−は、オフセット補償用の差動増幅器１２に入力されるので、電圧Ｖｂ＋，Ｖｂ−の差分、つまりオフセット電圧が変動すると、補償量が徐々に変動して出力信号のデューティ変動を招く。
【００１８】
このため、振幅制限増幅回路の出力が、例えばバースト初期の時刻において最適なデューティになっていても、バースト終端近くではデューティが大きくずれてしまい、後段に接続されるＣＤＲ（Clock Data Recovery）回路等で正しくデータ再生が行われなくなり、バースト終端に近づくにつれ、エラーレートが増大する可能性がある。
【００１９】
本発明の目的は、同符号連続耐性を図り、バーストデータ転送における伝送効率の向上とエラーレートの低減を実現できるようにした振幅制限増幅回路を提供することである。
【課題を解決するための手段】
【００２０】
上記目的を達成するために、請求項１にかかる発明は、差動入力信号のそれぞれの最大電圧値を保持する保持回路と、該保持回路が保持した前記それぞれの最大電圧値を入力して前記差動入力信号のそれぞれの平均電圧の差分を補正する第１の差動増幅器とを備える第１の増幅回路、および、第２の差動増幅器と、該第２の差動増幅器の出力側に接続された第３の差動増幅器と、該第３の差動増幅器の差動出力信号のそれぞれの平均電圧を出力するローパスフィルタとを備え、該ローパスフィルタから出力する前記それぞれの平均電圧を前記第２の差動増幅器に入力してそこに入力する差動入力信号のそれぞれの平均電圧の差分を補正する第２の増幅回路、が直列接続された振幅制限増幅回路であって、前記ローパスフィルタから出力する前記それぞれの平均電圧を、前記第２の差動増幅器に対して、入力バースト信号が入力された時点では入力させず、前記入力バースト信号が入力されて所定の時間が経過した後に入力させることを特徴とする。
請求項２にかかる発明は、請求項１に記載の振幅制限増幅回路において、前記第１の増幅回路の出力側が、前記第２の増幅回路の前記第２の差動増幅器の入力側に接続されていることを特徴とする。
請求項３にかかる発明は、請求項１に記載の振幅制限増幅回路において、前記第２の増幅回路の前記第２の差動増幅器の出力側が、前記第１の増幅回路の入力側に接続され、前記第１の増幅回路の出力側が、前記第２の増幅回路の前記第３の差動増幅器の入力側に接続されていることを特徴とする。
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載の振幅制限増幅回路において、前記所定の時間は、前記入力バースト信号が入力された後、前記第２の増幅回路の前記ローパスフィルタから前記平均電圧が出力されるまでにかかる時間に相当する時間であることを特徴とする。
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載の振幅制限増幅回路において、さらに入力バースト信号のガードタイムを検出可能なガードタイム検出回路を備え、該ガードタイム検出回路が前記入力バースト信号のガードタイムを検出したとき、前記保持回路をリセットするとともに、前記ローパスフィルタの出力を前記第２の差動増幅器に対して切断することを特徴とする。
請求項６にかかる発明は、請求項５のに記載の振幅制限増幅回路において、前記ローパスフィルタは、大きな時定数と小さな時定数をもち、前記ガードタイムが検出されると小さな時定数で動作し、前記入力バースト信号が入力されて所定の時間が経過すると大きな時定数で動作することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、フィードバック型とフィードバック型のオフセット補償を組み合わせるので、同符号連続耐性と応答時間の短縮と残留オフセット電圧の抑圧とを同時に実現できる。その結果として、オフセット電圧補償に要するプリアンブル信号を短縮できるためデータの伝送効率の向上が図れるとともに、データ信号波形のデューティを改善できるためエラーレートの減少につながる。
【発明を実施するための最良の形態】
【００２２】
本発明の振幅制限増幅回路では、フィードフォワード型オフセット補償回路とフィードバック型オフセット補償回路とを組み合わせる。そして、例えば、バースト先頭においてはフィードフォワード型オフセット補償回路により瞬時にオフセットを補償し、その後、フィードバック型オフセット補償回路によりフィードフォワード型オフセット補償回路で生じる上述の長期的なオフセット変動を補償する。フィードバック型オフセット補償回路のローパスフィルタの時定数は、最長の同符号連続信号長において生じるオフセット変動が所定の値よりも小さくなるような値に選ぶ。
【００２３】
フィードフォワード型オフセット補償回路によるバースト先頭でのオフセット補償時には、フィードバック型オフセット補償回路の帰還ループを切り離しておき、フィードフォワード型オフセット補償回路のキャパシタへの瞬時的な充電が完了するタイミングで、帰還ループを形成させる。このとき、フィードバック型オフセット補償回路の帰還ループのローパスフィルタは、前記の理由から大きな時定数に設定されるが、そのローパスフィルタの出力側には、予め十分な電圧をプリ充電しておき、帰還ループを形成したときにフィードバック型オフセット補償回路が直ちに機能するようにすることが望ましい。
【００２４】
このような構成にすることにより、上述したフィードフォワード型オフセット補償回路のキャパシタ電圧が上述の理由で徐々に変動してオフセット補償量の長時間変動が生じたとしても、フィードバック型オフセット補償回路で連続的に補償され、デューティ変動のない差動出力信号が得られる。
【００２５】
＜第１の実施例＞
図１Ａは本発明の第１の実施例の振幅制限増幅回路の構成を示すブロック図である。差動入力端子１，２と差動出力端子３，４の間に縦続接続された差動増幅器１１〜１４のうち、差動増幅器１２は保持回路３０との組み合わせでフィードフォワード型オフセット補償回路（請求項記載の「第１の増幅回路」の一例）を構成する。また、差動増幅器１３，１４とローパスフィルタ２１，２２およびアナログスイッチ４１，４２は、フィードバック型オフセット補償回路（請求項記載の「第２の増幅回路」の一例）を構成する。ローパスフィルタ２１の時定数は大きく設定され、ローパスフィルタ２２の時定数は小さく設定される。なお、差動増幅器１２は請求項記載の「第１の差動増幅器」の一例、差動増幅器１３は請求項記載の「第２の差動増幅器」の一例、差動増幅器１４は請求項記載の「第３の差動増幅器」の一例である。
【００２６】
５０はガードタイム検出回路であり、入力信号のバースト間の無信号時間を検出する。このガードタイム検出回路５０としては、ガードタイム開始から基準クロックをカウントして、そのカウント値が最大同一符号連続区間長を超える規定値に達した時点で出力パルスＰ１を出力するが、最大同一符号連続区間長を超えないうちに次のバースト信号が到来したときはリセットされるようなカウンタを設けた回路を用いてもよい。
【００２７】
６０はバースト開始検出回路であり、バースト先頭を検知してバースト先頭タイミングを示すパルスＰ２を発生する。７０はバースト開始検出回路６０から出力するパルスＰ２を所定時間遅延したパルスＰ３を出力する遅延回路である。８０はＳＲラッチ回路であり、遅延回路７０からの出力パルスＰ３によりセットされて、アナログスイッチ４１をオンさせ、アナログスイッチ４２をオフさせる。また、ガードタイム検出回路５０の出力パルスＰ１によりリセットされて、アナログスイッチ４１をオフさせ、アナログスイッチ４２をオンフさせる。保持回路３０は、ガードタイム検出回路５０の出力パルスＰ１により、保持電圧がリセットされる。
【００２８】
図２に、フィードバック型オフセット補償回路の差動増幅器１３の具体例を示す。この差動増幅器１３は、コレクタが負荷抵抗ＲＬ１，ＲＬ２および出力端子１３ｅ，１３ｆに接続され、ベースが入力端子１３ａ，１３ｂに接続され、エミッタが電流源Ｉａに接続されたトランジスタＱ１，Ｑ２の差動対と、コレクタが出力端子１３ｅ，１３ｆに接続され、ベースがフィードバック端子１３ｃ，１３ｄに接続され、エミッタが電流源Ｉｂに接続されたトランジスタＱ３，Ｑ４の差動対からなる。そして、トランジスタＱ３，Ｑ４のベースには、高抵抗Ｒ５とＲ６、Ｒ７とＲ８によって、同電位が印加されており、これによりアナログスイッチ４０がオフの期間のバイアス電位が与えられるようになっている。この高抵抗Ｒ５〜Ｒ８はローパスフィルタ２１，２２の時定数に影響を及ぼさない程度に高い値に設定しておく。
【００２９】
さて、新たなバースト信号が入力すると、保持回路３０は内部のキャパシタに最大電圧を保持し、数ビットの時間内に差動増幅器１２が差動信号のオフセット電圧を補償するように動作するので、差動増幅器１２から出力する正相信号と逆相信号の各々の平均電圧が一時的に変動する。しかし、この間はアナログスイッチ４１がオフとなって、フィードバック型オフセット補償回路のフィードバックループは開放状態になっているため、この時点では、フィードバック型オフセット補償回路のローパスフィルタ２１，２２の時定数が後段に影響を及ぼすことは無い。なお、このときアナログスイッチ４２はオンしており、そのローパスフィルタ２２の内蔵キャパシタへの充電が続行している。
【００３０】
一方、このとき、バースト開始検出回路６０は、バースト先頭を検知してバースト先頭タイミングを示すパルスＰ２を発生する。遅延回路７０の遅延時間は、バースト信号が入力してからフィードバック型オフセット補償回路のローパスフィルタ２２が出力端子３，４の出力電圧の平均電圧を出力するまでの時間に設定され、この遅延時間の経過後にパルスＰ３を出力し、ＳＲラッチ回路７０をセットする。ローパスフィルタ２２の時定数は小さいので、遅延時間は短くて済む。
【００３１】
これによりアナログスイッチ４１はオン、アナログスイッチ４２はオフになり、時定数の小さなローパスフィルタ２２の出力電圧（平均電圧に達している）が差動増幅器１３に入力する。また、時定数の大きなローパスフィルタ２１によって、フィードバック型オフセット補償回路のフィードバックループが形成されるので、その後のバースト信号中にフィードフォワード型オフセット補償回路のオフセット補償電圧が上記課題の項で述べた原因により変動したとしても、その電圧を補償し、常に最適なオフセット補償が行われる。すなわち、アナログスイッチ４１がオンになった以降は、フィードフォワード型オフセット補償回路の差動増幅器１２でオフセットが発生したとしても、フィードバック型オフセット補償回路の差動増幅器１３によってそのオフセットが補償される。このオフセット補償では、大きな時定数のローパスフィルタ２１を使用するので、連続符号耐性を実現できる。
【００３２】
アナログスイッチ４１がオンになった直後の時点では、フィードフォワード型オフセット補償回路の差動増幅器１２により、出力端子３，４の平均電圧は同じになっているから、ローパスフィルタ２１の出力からフィードバック型オフセット補償回路の差動増幅器１３のフィードバック端子１３ｃ、１３ｄには同じ電圧が印加される。この電圧は、高抵抗Ｒ５〜Ｒ８によりアナログスイッチ４１がオフ時に与えられていた値とは違う場合があるが、差動増幅器１３は差動回路で構成されているので、差動入力間の電位差が同じであれば出力に影響はない。図３に上記動作の各信号のタイミングを示した。
【００３３】
図１Ｂに図１Ａに記載した振幅制限増幅回路の変形例を示す。ここでは、内部に、スイッチＳＷ１によって時定数を切換可能な正相側ローパスフィルタをキャパシタＣ１と抵抗Ｒ１，Ｒ２によって構成し、スイッチＳＷ２によって時定数を切換可能な逆相側ローパスフィルタをキャパシタＣ２，抵抗Ｒ３，Ｒ４によって構成したローパスフィルタ２３を、フィードバック型オフセット補償回路の帰還ループに形成した。スイッチＳＷ１，ＳＷ２は、ＳＲラッチ回路８０がリセットされるとオン、セットされるとオフになる。このローパスフィルタ２３は、「Ｃ１＝Ｃ２」、「Ｒ１＝Ｒ３＞Ｒ２＝Ｒ４」に設定され、ＳＲラッチ回路８０がリセットされているときは時定数が小さく、セットされると時定数が大きくなる。よって、ローパスフィルタ２３は、バースト開始から遅延時間の経過するまでは小さい時定数により急速に必要な電圧まで充電され、遅延時間の経過後は大きな時定数によって、連続符号耐性を実現できる。
【００３４】
＜第２の実施例＞
図４Ａは本発明の第２の実施例の振幅制限増幅回路の構成を示すブロック図である。ここでは、フィードバック型オフセット補償回路（第２の増幅回路）は、フィードフォワード型オフセット補償回路（第１の増幅回路）をフィードバックループに含むように構成されている。動作タイミングについては上記第１の実施例と同様である。
【００３５】
本実施例では、フィードバック型オフセット補償回路の差動増幅器１３によるオフセット補償動作により、フィードフォワード型オフセット補償回路の差動増幅器１２への入力差動信号自体のオフセットを補償するように動作するので、結果としてフィードフォワード型オフセット補償回路で長期的に生じる変動を補償することができ、第１の実施例の振幅制限増幅回路と同様の作用効果が得られる。図４Ｂは図２Ｂと同様なローパスフィルタ２３を用いた変形例である。
【００３６】
＜その他の実施例＞
なお、第１あるいは第２の実施例の振幅制限増幅回路において、フィードフォワード型オフセット補償回路の差動増幅器１２の前段あるいは後段に、出力レベルを所定の振幅値に増幅するための差動増幅器を１つあるいは複数段備えても良い。また、同様に、フィードバック型オフセット補償回路の差動増幅器１３の前段あるいは後段、差動増幅器１４の前段あるいは後段に、出力レベルを所定の振幅値に増幅するための差動増幅器を１つあるいは複数段備えても良い。
【図面の簡単な説明】
【００３７】
【図１Ａ】本発明の第１の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図１Ｂ】図１Ａの振幅制限増幅回路の変形例の構成を示すブロック図である。
【図２】図１の振幅制限増幅回路の差動増幅器１３の回路図である。
【図３】第１の実施例の振幅制限増幅回路の動作タイミングを示した波形図である。
【図４Ａ】本発明の第２の実施例の振幅制限増幅回路の構成を示すブロック図である。
【図４Ｂ】図４Ａの振幅制限増幅回路の変形例の構成を示すブロック図である。
【図５】オフセットがある差動入力信号とそれを増幅した差動出力信号の波形図である。
【図６】従来のフィードバック型オフセット補償回路付き振幅制限増幅回路の構成を示すブロック図である。
【図７】従来のフィードフォワード型オフセット補償回路付き振幅制限増幅回路の構成を示すブロック図である。
【図８】図７の振幅制限増幅回路の差動増幅器１２の回路図である。
【図９】帰還回路のローパスフィルタの時定数が短い場合のフィードバック型オフセット補償回路の各部の差動信号の波形図である。
【図１０】図７の振幅制限増幅回路の保持回路の回路図である。
【図１１】図１０の保持回路の入力差動信号と出力信号の波形図である。
【符号の説明】
【００３８】
１：正相入力端子
２：逆相入力端子
３：正相出力端子
４：逆相出力端子
１１〜１４：差動増幅器
２１〜２５：ローパスフィルタ
３０：保持回路
４１，４２：アナログスイッチ
５０：ガードタイム検出回路
６０：バースト開始検出回路
７０：遅延回路
８０：ＳＲラッチ回路
【特許請求の範囲】
【請求項１】
差動入力信号のそれぞれの最大電圧値を保持する保持回路と、該保持回路が保持した前記それぞれの最大電圧値を入力して前記差動入力信号のそれぞれの平均電圧の差分を補正する第１の差動増幅器とを備える第１の増幅回路、および、
第２の差動増幅器と、該第２の差動増幅器の出力側に接続された第３の差動増幅器と、該第３の差動増幅器の差動出力信号のそれぞれの平均電圧を出力するローパスフィルタとを備え、該ローパスフィルタから出力する前記それぞれの平均電圧を前記第２の差動増幅器に入力してそこに入力する差動入力信号のそれぞれの平均電圧の差分を補正する第２の増幅回路、
が直列接続された振幅制限増幅回路であって、
前記ローパスフィルタから出力する前記それぞれの平均電圧を、前記第２の差動増幅器に対して、入力バースト信号が入力された時点では入力させず、前記入力バースト信号が入力されて所定の時間が経過した後に入力させることを特徴とする振幅制限増幅回路。
【請求項２】
請求項１に記載の振幅制限増幅回路において、
前記第１の増幅回路の出力側が、前記第２の増幅回路の前記第２の差動増幅器の入力側に接続されていることを特徴とする振幅制限増幅回路。
【請求項３】
請求項１に記載の振幅制限増幅回路において、
前記第２の増幅回路の前記第２の差動増幅器の出力側が、前記第１の増幅回路の入力側に接続され、前記第１の増幅回路の出力側が、前記第２の増幅回路の前記第３の差動増幅器の入力側に接続されていることを特徴とする振幅制限増幅回路。
【請求項４】
請求項１乃至３のいずれか１つに記載の振幅制限増幅回路において、
前記所定の時間は、前記入力バースト信号が入力された後、前記第２の増幅回路の前記ローパスフィルタから前記平均電圧が出力されるまでにかかる時間に相当する時間であることを特徴とする振幅制限増幅回路。
【請求項５】
請求項１乃至４のいずれか１つに記載の振幅制限増幅回路において、
さらに入力バースト信号のガードタイムを検出可能なガードタイム検出回路を備え、該ガードタイム検出回路が前記入力バースト信号のガードタイムを検出したとき、前記保持回路をリセットするとともに、前記ローパスフィルタの出力を前記第２の差動増幅器に対して切断することを特徴とする振幅制限増幅回路。
【請求項６】
請求項５のに記載の振幅制限増幅回路において、
前記ローパスフィルタは、大きな時定数と小さな時定数をもち、前記ガードタイムが検出されると小さな時定数で動作し、前記入力バースト信号が入力されて所定の時間が経過すると大きな時定数で動作することを特徴とする振幅制限増幅回路。
【請求項１】
差動入力信号のそれぞれの最大電圧値を保持する保持回路と、該保持回路が保持した前記それぞれの最大電圧値を入力して前記差動入力信号のそれぞれの平均電圧の差分を補正する第１の差動増幅器とを備える第１の増幅回路、および、
第２の差動増幅器と、該第２の差動増幅器の出力側に接続された第３の差動増幅器と、該第３の差動増幅器の差動出力信号のそれぞれの平均電圧を出力するローパスフィルタとを備え、該ローパスフィルタから出力する前記それぞれの平均電圧を前記第２の差動増幅器に入力してそこに入力する差動入力信号のそれぞれの平均電圧の差分を補正する第２の増幅回路、
が直列接続された振幅制限増幅回路であって、
前記ローパスフィルタから出力する前記それぞれの平均電圧を、前記第２の差動増幅器に対して、入力バースト信号が入力された時点では入力させず、前記入力バースト信号が入力されて所定の時間が経過した後に入力させることを特徴とする振幅制限増幅回路。
【請求項２】
請求項１に記載の振幅制限増幅回路において、
前記第１の増幅回路の出力側が、前記第２の増幅回路の前記第２の差動増幅器の入力側に接続されていることを特徴とする振幅制限増幅回路。
【請求項３】
請求項１に記載の振幅制限増幅回路において、
前記第２の増幅回路の前記第２の差動増幅器の出力側が、前記第１の増幅回路の入力側に接続され、前記第１の増幅回路の出力側が、前記第２の増幅回路の前記第３の差動増幅器の入力側に接続されていることを特徴とする振幅制限増幅回路。
【請求項４】
請求項１乃至３のいずれか１つに記載の振幅制限増幅回路において、
前記所定の時間は、前記入力バースト信号が入力された後、前記第２の増幅回路の前記ローパスフィルタから前記平均電圧が出力されるまでにかかる時間に相当する時間であることを特徴とする振幅制限増幅回路。
【請求項５】
請求項１乃至４のいずれか１つに記載の振幅制限増幅回路において、
さらに入力バースト信号のガードタイムを検出可能なガードタイム検出回路を備え、該ガードタイム検出回路が前記入力バースト信号のガードタイムを検出したとき、前記保持回路をリセットするとともに、前記ローパスフィルタの出力を前記第２の差動増幅器に対して切断することを特徴とする振幅制限増幅回路。
【請求項６】
請求項５のに記載の振幅制限増幅回路において、
前記ローパスフィルタは、大きな時定数と小さな時定数をもち、前記ガードタイムが検出されると小さな時定数で動作し、前記入力バースト信号が入力されて所定の時間が経過すると大きな時定数で動作することを特徴とする振幅制限増幅回路。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１Ｂ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２７８４２６（Ｐ２００９−２７８４２６Ａ）
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願番号】特願２００８−１２８３５５（Ｐ２００８−１２８３５５）
【出願日】平成２０年５月１５日（２００８．５．１５）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２１年１１月２６日（２００９．１１．２６）
【国際特許分類】
【出願日】平成２０年５月１５日（２００８．５．１５）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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