映像信号送信装置、映像信号受信装置及び映像信号伝送システム
【課題】信号線の数を減らし、且つ、映像信号の階調ビット数の変化に対応可能な映像信号送信装置、映像信号受信装置及び映像信号伝送システムを提供する。
【解決手段】本発明の一実施形態に係る映像信号送信装置10は、映像信号と、シンク信号と、データイネーブル信号とを受けて、データイネーブル信号に基づいて、映像信号とシンク信号とを、映像信号の階調ビット数に応じたパケットのバイト数でパケット処理することによって複数のパケット信号を生成するパッカー11と、複数のパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコード部15と、複数のエンコードパケット信号をパラレル−シリアル変換することによってシリアルパケット信号を生成するシリアライザー14とを備え、パッカー11は、パケットのバイト数に応じたパルス幅のパルスを含む制御信号を生成し、エンコード部15は、パッカーからの制御信号におけるパルスに対応するパケット信号の部分を、他の部分と異なるエンコード処理する。
【解決手段】本発明の一実施形態に係る映像信号送信装置10は、映像信号と、シンク信号と、データイネーブル信号とを受けて、データイネーブル信号に基づいて、映像信号とシンク信号とを、映像信号の階調ビット数に応じたパケットのバイト数でパケット処理することによって複数のパケット信号を生成するパッカー11と、複数のパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコード部15と、複数のエンコードパケット信号をパラレル−シリアル変換することによってシリアルパケット信号を生成するシリアライザー14とを備え、パッカー11は、パケットのバイト数に応じたパルス幅のパルスを含む制御信号を生成し、エンコード部15は、パッカーからの制御信号におけるパルスに対応するパケット信号の部分を、他の部分と異なるエンコード処理する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、映像信号送信装置と、映像信号受信装置と、これらの映像信号送信装置及び映像信号受信装置を用いた映像信号伝送システムとに関するものである。
【背景技術】
【0002】
LCDやPDPパネルなどに映像信号を伝送する映像信号伝送システムが知られている。この種の映像信号伝送システムでは、映像信号送信装置と映像信号受信装置との間で、RGBごとの映像信号や、データイネーブル信号、シンク信号などの複数の信号が伝送される。
【0003】
従来、映像信号送信装置と映像信号受信装置との間では、信号ごとに信号線をそれぞれ用いるのが一般的である。しかしながら、このような手法は、物理的な信号線の数が増えてしまうという問題がある。このような問題点に関し、特許文献1では、複数のデータやクロックを多重化して信号線の数を減らす、という構成が提案されている。
【特許文献1】特開2005−142872号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところで、映像信号伝送システムでは、映像信号やシンク信号などをパケット化することがある。また、映像信号伝送システムでは、映像信号の階調ビット数に応じて1ピクセル毎のパケットのバイト数が異なることがある。しかしながら、特許文献1に記載の映像信号伝送システムでは、映像信号の1ピクセル毎のパケットのバイト数の変化、すなわち映像信号の階調ビット数の変化に対応できない、という問題があった。
【0005】
そこで、本発明は、信号線の数を減らし、且つ、映像信号の階調ビット数の変化に対応可能な映像信号送信装置、映像信号受信装置及び映像信号伝送システムを提供することを目的としている。
【課題を解決するための手段】
【0006】
本発明の映像信号送信装置は、(a)映像信号と、シンク信号と、データイネーブル信号とを受けて、データイネーブル信号に基づいて、映像信号とシンク信号とを、映像信号の階調ビット数に応じたパケットのバイト数でパケット処理することによって複数のパケット信号を生成するパッカーと、(b)パッカーからの複数のパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコード部と、(c)エンコード部からの複数のエンコードパケット信号をパラレル−シリアル変換することによってシリアルパケット信号を生成するシリアライザーとを備え、(d)パッカーは、パケットのバイト数に応じたパルス幅のパルスを含む制御信号を生成し、(e)エンコード部は、パッカーからの制御信号におけるパルスが存在する期間に対応するパケット信号の部分を、他の部分と異なるエンコード処理を行う。
【0007】
この映像信号送信装置によれば、エンコード部によって、パッカーからの制御信号におけるパルスが存在する期間に対応するパケット信号の部分が、他の部分と異なるエンコード処理が行われるので、対向する映像信号受信装置では、デコードする際に制御信号を再生することができる。この制御信号はパルスを含み、このパルスのパルス幅はパケットのバイト数に応じているので、対向する映像信号受信装置では、再生した制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができる。その結果、映像信号の階調ビット数が変化し、映像信号送信装置において映像信号の1ピクセル毎のパケットのバイト数が異なっても、対向する映像信号受信装置では、映像信号を適切に再生することができる。
【0008】
また、この映像信号送信装置によれば、シリアライザーによって、送信信号がパラレル−シリアル変換されるので、信号線の数を減らすことができる。
【0009】
上記したエンコード部は、(a)パッカーからの複数のパケット信号をスクランブル処理することによって複数のスクランブルパケット信号を生成するスクランブラーと、(b)スクランブラーからの複数のスクランブルパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコーダとを有し、(c)スクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理せず、(d)エンコーダは、制御信号のパルスが存在する期間に対応するスクランブルパケット信号の部分を、他の部分と異なるエンコード処理を行う。
【0010】
映像信号送信装置では、信号をスクランブル処理することがある。この映像信号送信装置によれば、スクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、対向する映像信号受信装置では、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【0011】
本発明の映像信号受信装置は、上記したシリアルパケット信号を受ける映像信号受信装置であって、(a)シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、(b)デシリアライザーからの複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、(c)デコード部からの複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーとを備え、(d)デコード部は、複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号を再生し、(e)アンパッカーは、デコード部からの制御信号におけるパルスのパルス幅によってパケットのバイト数を判別し、当該パケットのバイト数に応じて複数のパケット信号をアンパケット処理する。
【0012】
この映像信号受信装置によれば、デコード部によって、複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号が再生される。上記したように、この制御信号におけるパルスのパルス幅はパケットのバイト数に応じているので、アンパッカーでは、制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができ、このパケットのバイト数に応じて前記複数のパケット信号がアンパケット処理される。したがって、映像信号の階調ビット数が変化し、映像信号送信装置において映像信号の1ピクセル毎のパケットのバイト数が異なっても、映像信号受信装置では、映像信号を適切に再生することができる。
【0013】
また、この映像信号受信装置によれば、デシリアライザーによって、受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【0014】
本発明の別の映像信号受信装置は、上記したシリアルパケット信号を受ける映像信号受信装置であって、(a)シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、(b)デシリアライザーからの複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、(c)デコード部からの複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーとを備え、(d)アンパッカーは、映像信号の階調ビット数に応じたパケットのバイト数の設定値を受けて、パケットのバイト数の設定値に応じて複数のパケット信号をアンパケット処理する。
【0015】
この映像信号受信装置によれば、アンパッカーによって、映像信号の階調ビット数に応じたパケットのバイト数の設定値に応じて複数のパケット信号がアンパケット処理される。したがって、映像信号の階調ビット数が変化し、映像信号送信装置において映像信号の1ピクセル毎のパケットのバイト数が変化しても、映像信号受信装置では、パケットのバイト数の設定値を変更することによって映像信号を適切に再生することができる。
【0016】
また、この映像信号受信装置によれば、デシリアライザーによって、受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【0017】
上記したデコード部は、(a)デシリアライザーからの複数のエンコードパケット信号をデコード処理することによって複数のスクランブルパケット信号を再生するデコーダと、(b)デコーダからの複数のスクランブルパケット信号をデスクランブル処理することによって複数のパケット信号を再生するデスクランブラーとを有し、(c)デコーダは、複数のエンコードパケット信号における他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号を再生し、(d)デスクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をデスクランブル処理しない。
【0018】
この映像信号受信装置によれば、デスクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【0019】
本発明の映像信号伝送システムは、上記した映像信号送信装置と、上記した映像信号受信装置とを備える。
【0020】
この映像信号伝送システムによれば、上記したように、映像信号の階調ビット数が変化しても、映像信号送信装置では、映像信号の1ピクセル毎のパケットのバイト数を異ならせ、映像信号受信装置では、映像信号の1ピクセル毎のパケットのバイト数を判別して、映像信号を適切に再生することができるので、映像信号を適切に送受信することができる。
【0021】
また、この映像信号伝送システムによれば、上記したように、映像信号送信装置ではシリアライザーによって送信信号がパラレル−シリアル変換され、映像信号受信装置ではデシリアライザーによって受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【0022】
また、この映像信号伝送システムによれば、信号をスクランブル処理しても、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【発明の効果】
【0023】
本発明によれば、信号線の数を減らし、且つ、映像信号の階調ビット数の変化に対応可能な映像信号送信装置、映像信号受信装置及び映像信号伝送システムを提供することができる。
【発明を実施するための最良の形態】
【0024】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
【0025】
図1は、本発明の実施形態に係る映像信号伝送システムの構成を示す回路ブロック図である。図1に示す映像信号伝送システム1は、映像信号送信装置(Transmitter)10と映像信号受信装置(Receiver)20とを備えている。
【0026】
映像信号送信装置10は、RGB毎の映像信号(R/G/B_In)と、シンク信号(SYNC_In)と、データイネーブル信号(DE_In)と、ピクセルクロック(Pixcel Clock_In)とを受けて、パケット処理した後に、パラレル−シリアル変換したシリアルパケット信号(Serial Data)を送信する。映像信号送信装置10の詳細は後述する。
【0027】
映像信号受信装置20は、映像信号送信装置10からシリアルパケット信号を受信して、シリアル−パラレル変換した後に、アンパケット処理し、RGB毎の映像信号(R/G/B_Out)と、シンク信号(SYNC_Out)と、データイネーブル信号(DE_Out)と、ピクセルクロック(Pixcel Clock_Out)とを再生する。映像信号受信装置20の詳細は後述する。
【0028】
次に、映像信号送信装置10について詳細に説明する。図2は、本発明の実施形態に係る映像信号送信装置の構成を示す回路ブロック図であり、図3は、図2に示す映像信号送信装置における各部信号を示すタイミングチャートである。図2に示す映像信号送信装置(Transmitter)10は、パッカー(Packer)11と、スクランブラー(Scrambler)12と、エンコーダ(Encoder)13と、シリアライザー(Serializer)14とを備えている。なお、スクランブラー12とエンコーダ13とがエンコード部15を構成している。
【0029】
パッカー11は、RGB毎の映像信号(R/G/B_In)と、シンク信号(SYNC_In)と、データイネーブル信号(DE_In)と、ピクセルクロック(Pixcel Clock_In)と、パケットのバイト数Nの設定値とを受ける(図3(a)〜(d))。ここで、パケットのバイト数Nの設定値は、映像信号の階調ビット数に関連付けされて予め設定された値である。
【0030】
パッカー11は、データイネーブル信号に基づいて制御信号(D/K)を生成すると共に(図3(f))、パケットのバイト数Nの設定値に応じて、ピクセルクロックをN逓倍したバイトクロック(Byte Clock)を生成する(図3(g))。ここで、制御信号とは、パケットのバイト数Nに応じたパルス幅のパルスKを含む信号であり、詳細は後述する。
【0031】
また、パッカー11は、バイトクロックに基づいて、映像信号とシンク信号とをパケット処理し、8ビット(すなわち、8パラレル)のパケット信号(Packet)を生成する(図3(h))。上記したように、バイトクロックは、ピクセルクロックをN逓倍したものであり、この値Nはパケットのバイト数であるので、パッカー11は、映像信号の階調ビット数に応じたパケットのバイト数Nで、映像信号とシンク信号とをパケット処理することとなる。なお、パッカー11の詳細は後述する。パッカー11は、これらの8ビットのパケット信号と、制御信号と、バイトクロックとをスクランブラー12へ出力する。
【0032】
スクランブラー12は、乱数発生器を有しており、この乱数発生器からの乱数を用いて、バイトクロックに基づいて、8ビットのパケット信号をスクランブル処理し、8ビットのスクランブルパケット信号(Scrambled Packet)を生成する(図3(i))。このとき、スクランブラー12は、制御信号のパルスKが存在する期間に対応するパケット信号の部分Aをスクランブル処理しない。スクランブラー12は、8ビットのスクランブルパケット信号と制御信号とをエンコーダ13へ出力する。
【0033】
エンコーダ13は、バイトクロックに基づいて、スクランブルパケット信号をエンコード処理し、エンコードパケット信号(Encoded Packet)を生成する(図3(j))。このとき、エンコーダ13は、制御信号のパルスDが存在する期間に対応するスクランブルパケット信号の部分を、Dのマッピングに従ってエンコード処理し、制御信号のパルスKが存在する期間に対応するスクランブルパケット信号の部分Aを、Dのマッピングと異なるKのマッピングに従ってエンコード処理を行う。例えば、エンコーダ13は、8b10bエンコーダであり、8ビットのスクランブルパケット信号から10ビットのエンコードパケット信号を生成する。エンコーダ13は、これらのエンコードパケット信号をシリアライザー14へ出力する。
【0034】
シリアライザー14は、バイトクロックを10逓倍したクロックを生成する。シリアライザー14は、このクロックに基づいて、10ビットのエンコードパケット信号をパラレル−シリアル変換し、1ビットのシリアルパケット信号(Serial Data)を生成する(図3(k))。
【0035】
次に、パッカー11について詳細に説明する。図4は、本発明の実施形態に係るパッカーの構成を示す回路ブロック図であり、図5は、図4に示すパッカーにおける各部信号を示すタイミングチャートである。図4に示すパッカー11は、FF31,32と、パターンセレクタ(Pattern Selector)33と、セレクタ34と、FF35,36と、エンコーダ(ENC0〜ENC3)37,38,39,40と、セレクタ41と、MUX42とを有している。
【0036】
FF31,32は、直列に接続されており、それぞれ入力される信号を遅延させる。FF31は、データイネーブル信号(DE_In)を受けて、例えばピクセルクロックの1周期分だけ遅延させてFF32へ出力する。同様に、FF32は、FF31からの出力信号を、例えばピクセルクロックの1周期分だけ遅延させる。FF31,32によってそれぞれピクセルクロックの1周期分及び2周期分だけ遅延されたデータイネーブル信号と、データイネーブル信号そのものは、パターンセレクタ33に入力される。
【0037】
パターンセレクタ33は、データイネーブル信号と、ピクセルクロックの1周期分遅延したデータイネーブル信号と、ピクセルクロックの2周期分遅延したデータイネーブル信号とを用いて、データイネーブル信号の立上り遷移のタイミング及び立下り遷移のタイミングを検出し、パターンセレクト信号(Pattern Select)を生成する(図5(e))。
【0038】
例えば、パターンセレクタ33は、データイネーブル信号の立上り遷移のタイミング及び立下り遷移のタイミングを検出し、この立上り遷移のタイミングから立下り遷移のタイミングまでにアクティブを示すパターンセレクト信号を生成し、立下り遷移のタイミングから立上り遷移のタイミングまでにブランクを示すパターンセレクト信号を生成する。詳説すれば、パターンセレクタ33は、立下り遷移のタイミングから1ピクセル分だけブランクスタート(BS)を示し、立上り遷移のタイミングより1ピクセル分だけ前にブランクエンド(BE)を示し、ブランクスタートとブランクエンドとの間にブランクを示すパターンセレクト信号を生成する。パターンセレクタ33は、このパターンセレクト信号をセレクタ34,41に供給する。
【0039】
セレクタ34は、二つのD信号(例えば、LOWレベルの信号)と二つのK信号(例えば、HIGHレベルの信号)とを受ける。セレクタ34は、パターンセレクト信号に基づいて、制御信号(D/K)を生成する(図5(f))。例えば、セレクタ34は、パターンセレクト信号がアクティブ又はブランクを示している期間には、D信号を選択し、パターンセレクト信号がブランクスタート又はブランクエンドを示している期間には、K信号を選択する。ここで、ピクセルクロックの1ピクセルがパケットのバイト数N、すなわち映像信号の階調ビット数に相当するので、セレクタ34は、パルスDとパルスKとを含む制御信号を生成することとなる。セレクタ34は、この制御信号をMUX42へ出力する。
【0040】
一方、FF35,36は、それぞれ、例えばピクセルクロックに基づいて、映像信号(R/G/B_In)とシンク信号(SYNC_In)とのタイミングを合わせ、エンコーダ37〜40へ出力する。
【0041】
エンコーダ37は、FF35によってタイミング合わせされた映像信号をエンコード処理し、セレクタ41へ出力する。同様に、エンコーダ38〜40は、それぞれ、FF36によってタイミング合わせされたシンク信号をエンコード処理し、セレクタ41へ出力する。
【0042】
セレクタ41は、パターンセレクト信号に基づいて、エンコーダ37〜40の出力信号を合成した8×Nビットの合成信号を生成する。例えば、セレクタ41は、パターンセレクト信号がアクティブを示している期間には、エンコーダ37によってエンコードされた映像信号を選択出力し、ブランクスタートを示している期間には、エンコーダ38によってエンコードされたシンク信号(Blank start)を選択出力する。また、セレクタ41は、パターンセレクト信号がブランクを示している期間には、エンコーダ39によってエンコードされたシンク信号(Blank)を選択出力し、ブランクエンドを示している期間には、エンコーダ40によってエンコードされたシンク信号(Blank end)を選択出力する。セレクタ41は、このようにして生成された8×Nビットの合成信号をMUX42へ出力する。
【0043】
MUX42には、ピクセルクロックが入力されると共に、パケットのバイト数Nの設定値が予め入力される。MUX42は、この設定値に応じて、ピクセルクロック信号をN逓倍したバイトクロックを生成する(図5(g))。MUX42は、このバイトクロックを用いて、セレクタ41からの信号をN多重化し、8バイトのパケット信号を生成する(図5(h))。また、MUX42は、セレクタ34からの制御信号とバイトクロックとを出力する。
【0044】
このように、本実施形態の映像信号送信装置10によれば、エンコード部15(本実施形態ではエンコーダ13)によって、パッカー11からの制御信号におけるパルスが存在する期間に対応するパケット信号(本実施形態ではスクランブル処理後のスクランブルパケット信号)の部分が、他の部分と異なるエンコード処理が行われるので、対向する映像信号受信装置20では、デコードする際に制御信号を再生することができる。この制御信号はパルスを含み、このパルスのパルス幅はパケットのバイト数に応じているので、対向する映像信号受信装置20では、再生した制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができる。その結果、映像信号の階調ビット数が変化し、映像信号送信装置10においてパケットのバイト数が異なっても、対向する映像信号受信装置20では、映像信号を適切に再生することができる。
【0045】
特に、将来、映像信号の階調ビット数が増加することが予想されるが、この映像信号送信装置10によれば、映像信号の階調ビット数の増加に対応することができる。
【0046】
また、この映像信号送信装置10によれば、シリアライザー14によって、送信信号がパラレル−シリアル変換されるので、信号線の数を減らすことができる。
【0047】
また、この映像信号送信装置10によれば、信号をスクランブル処理しても、スクランブラー12が制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、対向する映像信号受信装置20では、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【0048】
次に、映像信号受信装置20について詳細に説明する。図6は、本発明の実施形態に係る映像信号受信装置の構成を示す回路ブロック図であり、図7は、図6に示す映像信号受信装置における各部信号を示すタイミングチャートである。図6に示す映像信号受信装置20は、デシリアライザー(De-serializer)21と、デコーダ(Decoder)22と、デスクランブラー(De-scrambler)23と、アンパッカー(Un-packer)24とを備えている。なお、デコーダ22とデスクランブラー23とがデコード部25を構成している。
【0049】
デシリアライザー21は、映像信号送信装置10からのシリアルパケット信号(Serial Data)を受ける(図7(a))。デシリアライザー21は、例えばCDRを有しており、シリアルパケット信号からバイトクロックを10逓倍したクロックを再生する。デシリアライザー21は、このクロックに基づいて、1ビットのシリアルパケット信号をシリアル−パラレル変換し、10ビットのエンコードパケット信号(Encoded Packet)を再生する(図7(b))。デシリアライザー21は、エンコードパケット信号をデコーダ22へ出力する。また、デシリアライザー21は、このクロックを10分周したバイトクロック(Byte Clock)を再生する(図7(c))。
【0050】
デコーダ22は、バイトクロックに基づいて、エンコードパケット信号をデコード処理し、スクランブルパケット信号(Scrambled Packet)を再生する(図7(d))。このとき、デコーダ22は、エンコードパケット信号がDのマッピングに対応している場合にはDのマッピングに基づいてデコード処理を行いし、Kのマッピングに対応している場合にはKのマッピングに基づいてデコード処理を行う。デコーダ22は、例えば10b8bデコーダであり、10ビットのエンコードパケット信号から8ビットにスクランブルパケット信号を生成する。また、デコーダ22は、エンコードパケット信号がDのマッピングに対応している場合にはパルスDを出力し、Kのマッピングに対応している場合にはパルスKを出力することによって、制御信号を再生する(図7(e))。デコーダ22は、8ビットのスクランブルパケット信号と制御信号とをデスクランブラー23へ出力する。
【0051】
デスクランブラー23は、スクランブラー12における乱数発生器に対応した乱数発生器を有している。この乱数発生器は、スクランブルパケット信号中に含まれる情報に基づいてリセットし、スクランブラー12における乱数発生器に同期した乱数を生成する。デスクランブラー23は、この乱数発生器からの乱数を用いて、バイトクロックに基づいて8ビットのスクランブルパケット信号をデスクランブル処理し、8ビットのパケット信号を再生する(図7(f))。このとき、デスクランブラー23は、制御信号のパルスKが存在する期間に対応するスクランブルパケット信号の部分Aはデスクランブル処理しない。デスクランブラー23は、8ビットのパケット信号と制御信号とをアンパッカー24へ出力する。
【0052】
アンパッカー24は、制御信号からパケットのバイト数Nを判別する。アンパッカー24は、このパケットのバイト数Nに応じてバイトクロックをN分周してピクセルクロック(Pixcel Clock_Out)を再生する(図7(g))。アンパッカー24は、このピクセルクロックに基づいて、8バイトのパケット信号をアンパケット処理し、RGB毎の映像信号(R/G/B_Out)と、シンク信号(SYNC_Out)と、データイネーブル信号(DE_Out)とを再生する(図7(h)〜(j))。
【0053】
次に、アンパッカー24について説明する。図8は、本発明の実施形態に係るアンパッカーの構成を示す回路ブロック図であり、図9は、図8に示すアンパッカーにおける各部信号を示すタイミングチャートである。図8に示すアンパッカー24は、パケットサイズディテクタ(Packet Size Detector)51と、DEMUX52と、パターンデコーダ(Pattern Decoder)53と、ピクセルデコーダ(Pixel Decoder)54と、シンクデコーダ(Sync Decoder)55とを有している。
【0054】
パケットサイズディテクタ51は、例えばバイトクロックを用いて、制御信号(D/K)のパスルKのパスル幅をカウントし、パケットのバイト数Nを判別する。パケットサイズディテクタ51は、判別したパケットのバイト数Nをパケットサイズ信号(Packet Size)としてDEMUX52へ出力する(図9(k))。
【0055】
DEMUX52には、パケット信号(Packet)と、バイトクロック(Byte Clock)と、制御信号とが入力される。DEMUX52は、パケットサイズ信号に応じてバイトクロックをN分周し、ピクセルクロック(Pixel Clock_Out)を再生する。DEMUX52は、このピクセルクロックを用いて、パケット信号をN分割し、8×Nビットのデマックスパケット信号(DEMUXed Packet)を再生すると共に(図9(l))、Nビットの分割信号を再生する。DEMUX52は、8×Nビットのデマックスパケット信号及びNビットの分割信号をパターンデコーダ53へ出力する。また、DEMUX52は、8×Nビットのデマックスパケット信号をピクセルデコーダ54及びシンクデコーダ55へ出力する。
【0056】
パターンデコーダ53は、8×Nビットのデマックスパケット信号とNビットの分割信号とをデコードし、パターンセレクト信号(Pattern Select)を生成する(図9(m))。例えば、パターンデコーダ53は、入力がKパターンで構成される場合に、そのパターンに応じてブランクスタート(BS)かブランクエンド(BE)を出力する。入力がDパターンの場合は、ブランクがスタートしていればブランク(BP)を、終了していればアクティブ(ACTIVE)をパターンセレクト信号としてピクセルデコーダ54及びシンクデコーダ55へ出力する。
【0057】
ピクセルデコーダ54は、8×Nビットのデマックスパケット信号をデコードし、RGB毎の映像信号(R/G/B_Out)を再生する。そして、ピクセルデコーダ54は、パターンセレクト信号に基づいて、この映像信号を出力する。例えば、ピクセルデコーダ54は、パターンセレクト信号がアクティブを示すときに、映像信号を出力する。
【0058】
シンクデコーダ55は、8×Nビットのデマックスパケット信号をデコードし、シンク信号(SYNC_Out)を再生する。そして、シンクデコーダ55は、パターンセレクト信号に基づいて、このシンク信号を出力する。例えば、シンクデコーダ55は、パターンセレクト信号がブランクスタート、ブランク、及びブランクエンドを示すときに、シンク信号を出力する。
【0059】
このように、本実施形態の映像信号受信装置20によれば、デコード部25(本実施形態ではデコーダ22)によって、複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分に応じたパルス幅のパルスを含む制御信号が再生される。上記したように、この制御信号におけるパルスのパルス幅はパケットのバイト数に応じているので、アンパッカー24では、制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができ、このパケットのバイト数に応じて前記複数のパケット信号がアンパケット処理される。したがって、映像信号の階調ビット数が変化し、映像信号送信装置10において映像信号の1ピクセル毎のパケットのバイト数が異なっても、映像信号受信装置20では、映像信号を適切に再生することができる。
【0060】
特に、将来、映像信号の階調ビット数が増加することが予想されるが、この映像信号受信装置20によれば、映像信号の階調ビット数の増加に対応することができる。
【0061】
また、本実施形態の映像信号受信装置20によれば、デシリアライザー21によって、受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【0062】
また、本実施形態の映像信号受信装置20によれば、信号をスクランブル処理しても、デスクランブラー23が制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【0063】
また、本実施形態の映像信号伝送システム1によれば、上記したように、映像信号の階調ビット数が変化しても、映像信号送信装置10では、映像信号の1ピクセル毎のパケットのバイト数を異ならせ、映像信号受信装置20では、映像信号の1ピクセル毎のパケットのバイト数を判別して、映像信号を適切に再生することができるので、映像信号を適切に送受信することができる。
【0064】
特に、将来、映像信号の階調ビット数が増加することが予想されるが、この映像信号伝送システム1によれば、映像信号の階調ビット数の増加に対応することができる。
【0065】
また、この映像信号伝送システム1によれば、上記したように、映像信号送信装置10ではシリアライザー14によって送信信号がパラレル−シリアル変換され、映像信号受信装置20ではデシリアライザー21によって受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【0066】
また、この映像信号伝送システム1によれば、信号をスクランブル処理しても、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【0067】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【0068】
本実施形態の映像信号送信装置10では、制御信号において、パルスKを、パターンセレクト信号のブランクスタートが存在する期間に対応する部分及びブランクエンドが存在する期間に対応する部分の2箇所に挿入したが、パルスKは、パターンセレクト信号のブランクスタートが存在する期間に対応する部分及びブランクエンドが存在する期間に対応する部分のうちの何れか一方のみに挿入されてもよい。また、パターンセレクト信号のアクティブが存在する期間やブランクが存在する期間に、パルスKが存在してもよい。
【0069】
また、本実施形態の映像信号受信装置20では、アンパッカー24において、再生された制御信号からパケットのバイト数を判別したが、映像信号送信装置10において用いられるパケットのバイト数の設定値を外部から入力する形態であってもよい。この変形例に係る映像信号受信装置は、映像信号受信装置20においてアンパッカー24に代えてアンパッカー24Aを備えている点で本実施形態と異なっている。
【0070】
図10は、本発明の変形例に係るアンパッカー24Aの構成を示す回路ブロック図であり、図11は、図10に示すアンパッカー24Aにおける各部信号を示すタイミングチャートである。アンパッカー24Aは、アンパッカー24において、パケットサイズディテクタ41を備えておらず、DEMUX42に入力されるパケットサイズ信号が外部より入力されている点で異なっている(図11(k2))。
【0071】
このアンパッカー24Aを用いた変形例の映像信号受信装置でも、本実施形態の映像信号受信装置20と同様の利点を得ることができる。
【図面の簡単な説明】
【0072】
【図1】本発明の実施形態に係る映像信号伝送システムの構成を示す回路ブロック図である。
【図2】本発明の実施形態に係る映像信号送信装置の構成を示す回路ブロック図である。
【図3】図2に示す映像信号送信装置における各部信号を示すタイミングチャートである。
【図4】本発明の実施形態に係るパッカーの構成を示す回路ブロック図である。
【図5】図4に示すパッカーにおける各部信号を示すタイミングチャートである。
【図6】本発明の実施形態に係る映像信号受信装置の構成を示す回路ブロック図である。
【図7】図6に示す映像信号受信装置における各部信号を示すタイミングチャートである。
【図8】本発明の実施形態に係るアンパッカーの構成を示す回路ブロック図である。
【図9】図8に示すアンパッカーにおける各部信号を示すタイミングチャートである。
【図10】本発明の変形例に係るアンパッカーの構成を示す回路ブロック図である。
【図11】図10に示すアンパッカーにおける各部信号を示すタイミングチャートである。
【符号の説明】
【0073】
1…映像信号伝送システム、10…映像信号送信装置、11…パッカー、12…スクランブラー、13…エンコーダ、14…シリアライザー、15…エンコード部、20…映像信号受信装置、21…デシリアライザー、22…デコーダ、23…デスクランブラー、24,24A…アンパッカー、25…デコード部、31,32,35,36…FF、33…パターンセレクタ、34,41…セレクタ、37〜40…エンコーダ、42…MUX、51…パケットサイズディテクタ、52…DEMUX、53…パターンデコーダ、54…ピクセルデコーダ、55…シンクデコーダ。
【技術分野】
【0001】
本発明は、映像信号送信装置と、映像信号受信装置と、これらの映像信号送信装置及び映像信号受信装置を用いた映像信号伝送システムとに関するものである。
【背景技術】
【0002】
LCDやPDPパネルなどに映像信号を伝送する映像信号伝送システムが知られている。この種の映像信号伝送システムでは、映像信号送信装置と映像信号受信装置との間で、RGBごとの映像信号や、データイネーブル信号、シンク信号などの複数の信号が伝送される。
【0003】
従来、映像信号送信装置と映像信号受信装置との間では、信号ごとに信号線をそれぞれ用いるのが一般的である。しかしながら、このような手法は、物理的な信号線の数が増えてしまうという問題がある。このような問題点に関し、特許文献1では、複数のデータやクロックを多重化して信号線の数を減らす、という構成が提案されている。
【特許文献1】特開2005−142872号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
ところで、映像信号伝送システムでは、映像信号やシンク信号などをパケット化することがある。また、映像信号伝送システムでは、映像信号の階調ビット数に応じて1ピクセル毎のパケットのバイト数が異なることがある。しかしながら、特許文献1に記載の映像信号伝送システムでは、映像信号の1ピクセル毎のパケットのバイト数の変化、すなわち映像信号の階調ビット数の変化に対応できない、という問題があった。
【0005】
そこで、本発明は、信号線の数を減らし、且つ、映像信号の階調ビット数の変化に対応可能な映像信号送信装置、映像信号受信装置及び映像信号伝送システムを提供することを目的としている。
【課題を解決するための手段】
【0006】
本発明の映像信号送信装置は、(a)映像信号と、シンク信号と、データイネーブル信号とを受けて、データイネーブル信号に基づいて、映像信号とシンク信号とを、映像信号の階調ビット数に応じたパケットのバイト数でパケット処理することによって複数のパケット信号を生成するパッカーと、(b)パッカーからの複数のパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコード部と、(c)エンコード部からの複数のエンコードパケット信号をパラレル−シリアル変換することによってシリアルパケット信号を生成するシリアライザーとを備え、(d)パッカーは、パケットのバイト数に応じたパルス幅のパルスを含む制御信号を生成し、(e)エンコード部は、パッカーからの制御信号におけるパルスが存在する期間に対応するパケット信号の部分を、他の部分と異なるエンコード処理を行う。
【0007】
この映像信号送信装置によれば、エンコード部によって、パッカーからの制御信号におけるパルスが存在する期間に対応するパケット信号の部分が、他の部分と異なるエンコード処理が行われるので、対向する映像信号受信装置では、デコードする際に制御信号を再生することができる。この制御信号はパルスを含み、このパルスのパルス幅はパケットのバイト数に応じているので、対向する映像信号受信装置では、再生した制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができる。その結果、映像信号の階調ビット数が変化し、映像信号送信装置において映像信号の1ピクセル毎のパケットのバイト数が異なっても、対向する映像信号受信装置では、映像信号を適切に再生することができる。
【0008】
また、この映像信号送信装置によれば、シリアライザーによって、送信信号がパラレル−シリアル変換されるので、信号線の数を減らすことができる。
【0009】
上記したエンコード部は、(a)パッカーからの複数のパケット信号をスクランブル処理することによって複数のスクランブルパケット信号を生成するスクランブラーと、(b)スクランブラーからの複数のスクランブルパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコーダとを有し、(c)スクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理せず、(d)エンコーダは、制御信号のパルスが存在する期間に対応するスクランブルパケット信号の部分を、他の部分と異なるエンコード処理を行う。
【0010】
映像信号送信装置では、信号をスクランブル処理することがある。この映像信号送信装置によれば、スクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、対向する映像信号受信装置では、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【0011】
本発明の映像信号受信装置は、上記したシリアルパケット信号を受ける映像信号受信装置であって、(a)シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、(b)デシリアライザーからの複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、(c)デコード部からの複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーとを備え、(d)デコード部は、複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号を再生し、(e)アンパッカーは、デコード部からの制御信号におけるパルスのパルス幅によってパケットのバイト数を判別し、当該パケットのバイト数に応じて複数のパケット信号をアンパケット処理する。
【0012】
この映像信号受信装置によれば、デコード部によって、複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号が再生される。上記したように、この制御信号におけるパルスのパルス幅はパケットのバイト数に応じているので、アンパッカーでは、制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができ、このパケットのバイト数に応じて前記複数のパケット信号がアンパケット処理される。したがって、映像信号の階調ビット数が変化し、映像信号送信装置において映像信号の1ピクセル毎のパケットのバイト数が異なっても、映像信号受信装置では、映像信号を適切に再生することができる。
【0013】
また、この映像信号受信装置によれば、デシリアライザーによって、受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【0014】
本発明の別の映像信号受信装置は、上記したシリアルパケット信号を受ける映像信号受信装置であって、(a)シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、(b)デシリアライザーからの複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、(c)デコード部からの複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーとを備え、(d)アンパッカーは、映像信号の階調ビット数に応じたパケットのバイト数の設定値を受けて、パケットのバイト数の設定値に応じて複数のパケット信号をアンパケット処理する。
【0015】
この映像信号受信装置によれば、アンパッカーによって、映像信号の階調ビット数に応じたパケットのバイト数の設定値に応じて複数のパケット信号がアンパケット処理される。したがって、映像信号の階調ビット数が変化し、映像信号送信装置において映像信号の1ピクセル毎のパケットのバイト数が変化しても、映像信号受信装置では、パケットのバイト数の設定値を変更することによって映像信号を適切に再生することができる。
【0016】
また、この映像信号受信装置によれば、デシリアライザーによって、受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【0017】
上記したデコード部は、(a)デシリアライザーからの複数のエンコードパケット信号をデコード処理することによって複数のスクランブルパケット信号を再生するデコーダと、(b)デコーダからの複数のスクランブルパケット信号をデスクランブル処理することによって複数のパケット信号を再生するデスクランブラーとを有し、(c)デコーダは、複数のエンコードパケット信号における他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号を再生し、(d)デスクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をデスクランブル処理しない。
【0018】
この映像信号受信装置によれば、デスクランブラーは、制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【0019】
本発明の映像信号伝送システムは、上記した映像信号送信装置と、上記した映像信号受信装置とを備える。
【0020】
この映像信号伝送システムによれば、上記したように、映像信号の階調ビット数が変化しても、映像信号送信装置では、映像信号の1ピクセル毎のパケットのバイト数を異ならせ、映像信号受信装置では、映像信号の1ピクセル毎のパケットのバイト数を判別して、映像信号を適切に再生することができるので、映像信号を適切に送受信することができる。
【0021】
また、この映像信号伝送システムによれば、上記したように、映像信号送信装置ではシリアライザーによって送信信号がパラレル−シリアル変換され、映像信号受信装置ではデシリアライザーによって受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【0022】
また、この映像信号伝送システムによれば、信号をスクランブル処理しても、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【発明の効果】
【0023】
本発明によれば、信号線の数を減らし、且つ、映像信号の階調ビット数の変化に対応可能な映像信号送信装置、映像信号受信装置及び映像信号伝送システムを提供することができる。
【発明を実施するための最良の形態】
【0024】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
【0025】
図1は、本発明の実施形態に係る映像信号伝送システムの構成を示す回路ブロック図である。図1に示す映像信号伝送システム1は、映像信号送信装置(Transmitter)10と映像信号受信装置(Receiver)20とを備えている。
【0026】
映像信号送信装置10は、RGB毎の映像信号(R/G/B_In)と、シンク信号(SYNC_In)と、データイネーブル信号(DE_In)と、ピクセルクロック(Pixcel Clock_In)とを受けて、パケット処理した後に、パラレル−シリアル変換したシリアルパケット信号(Serial Data)を送信する。映像信号送信装置10の詳細は後述する。
【0027】
映像信号受信装置20は、映像信号送信装置10からシリアルパケット信号を受信して、シリアル−パラレル変換した後に、アンパケット処理し、RGB毎の映像信号(R/G/B_Out)と、シンク信号(SYNC_Out)と、データイネーブル信号(DE_Out)と、ピクセルクロック(Pixcel Clock_Out)とを再生する。映像信号受信装置20の詳細は後述する。
【0028】
次に、映像信号送信装置10について詳細に説明する。図2は、本発明の実施形態に係る映像信号送信装置の構成を示す回路ブロック図であり、図3は、図2に示す映像信号送信装置における各部信号を示すタイミングチャートである。図2に示す映像信号送信装置(Transmitter)10は、パッカー(Packer)11と、スクランブラー(Scrambler)12と、エンコーダ(Encoder)13と、シリアライザー(Serializer)14とを備えている。なお、スクランブラー12とエンコーダ13とがエンコード部15を構成している。
【0029】
パッカー11は、RGB毎の映像信号(R/G/B_In)と、シンク信号(SYNC_In)と、データイネーブル信号(DE_In)と、ピクセルクロック(Pixcel Clock_In)と、パケットのバイト数Nの設定値とを受ける(図3(a)〜(d))。ここで、パケットのバイト数Nの設定値は、映像信号の階調ビット数に関連付けされて予め設定された値である。
【0030】
パッカー11は、データイネーブル信号に基づいて制御信号(D/K)を生成すると共に(図3(f))、パケットのバイト数Nの設定値に応じて、ピクセルクロックをN逓倍したバイトクロック(Byte Clock)を生成する(図3(g))。ここで、制御信号とは、パケットのバイト数Nに応じたパルス幅のパルスKを含む信号であり、詳細は後述する。
【0031】
また、パッカー11は、バイトクロックに基づいて、映像信号とシンク信号とをパケット処理し、8ビット(すなわち、8パラレル)のパケット信号(Packet)を生成する(図3(h))。上記したように、バイトクロックは、ピクセルクロックをN逓倍したものであり、この値Nはパケットのバイト数であるので、パッカー11は、映像信号の階調ビット数に応じたパケットのバイト数Nで、映像信号とシンク信号とをパケット処理することとなる。なお、パッカー11の詳細は後述する。パッカー11は、これらの8ビットのパケット信号と、制御信号と、バイトクロックとをスクランブラー12へ出力する。
【0032】
スクランブラー12は、乱数発生器を有しており、この乱数発生器からの乱数を用いて、バイトクロックに基づいて、8ビットのパケット信号をスクランブル処理し、8ビットのスクランブルパケット信号(Scrambled Packet)を生成する(図3(i))。このとき、スクランブラー12は、制御信号のパルスKが存在する期間に対応するパケット信号の部分Aをスクランブル処理しない。スクランブラー12は、8ビットのスクランブルパケット信号と制御信号とをエンコーダ13へ出力する。
【0033】
エンコーダ13は、バイトクロックに基づいて、スクランブルパケット信号をエンコード処理し、エンコードパケット信号(Encoded Packet)を生成する(図3(j))。このとき、エンコーダ13は、制御信号のパルスDが存在する期間に対応するスクランブルパケット信号の部分を、Dのマッピングに従ってエンコード処理し、制御信号のパルスKが存在する期間に対応するスクランブルパケット信号の部分Aを、Dのマッピングと異なるKのマッピングに従ってエンコード処理を行う。例えば、エンコーダ13は、8b10bエンコーダであり、8ビットのスクランブルパケット信号から10ビットのエンコードパケット信号を生成する。エンコーダ13は、これらのエンコードパケット信号をシリアライザー14へ出力する。
【0034】
シリアライザー14は、バイトクロックを10逓倍したクロックを生成する。シリアライザー14は、このクロックに基づいて、10ビットのエンコードパケット信号をパラレル−シリアル変換し、1ビットのシリアルパケット信号(Serial Data)を生成する(図3(k))。
【0035】
次に、パッカー11について詳細に説明する。図4は、本発明の実施形態に係るパッカーの構成を示す回路ブロック図であり、図5は、図4に示すパッカーにおける各部信号を示すタイミングチャートである。図4に示すパッカー11は、FF31,32と、パターンセレクタ(Pattern Selector)33と、セレクタ34と、FF35,36と、エンコーダ(ENC0〜ENC3)37,38,39,40と、セレクタ41と、MUX42とを有している。
【0036】
FF31,32は、直列に接続されており、それぞれ入力される信号を遅延させる。FF31は、データイネーブル信号(DE_In)を受けて、例えばピクセルクロックの1周期分だけ遅延させてFF32へ出力する。同様に、FF32は、FF31からの出力信号を、例えばピクセルクロックの1周期分だけ遅延させる。FF31,32によってそれぞれピクセルクロックの1周期分及び2周期分だけ遅延されたデータイネーブル信号と、データイネーブル信号そのものは、パターンセレクタ33に入力される。
【0037】
パターンセレクタ33は、データイネーブル信号と、ピクセルクロックの1周期分遅延したデータイネーブル信号と、ピクセルクロックの2周期分遅延したデータイネーブル信号とを用いて、データイネーブル信号の立上り遷移のタイミング及び立下り遷移のタイミングを検出し、パターンセレクト信号(Pattern Select)を生成する(図5(e))。
【0038】
例えば、パターンセレクタ33は、データイネーブル信号の立上り遷移のタイミング及び立下り遷移のタイミングを検出し、この立上り遷移のタイミングから立下り遷移のタイミングまでにアクティブを示すパターンセレクト信号を生成し、立下り遷移のタイミングから立上り遷移のタイミングまでにブランクを示すパターンセレクト信号を生成する。詳説すれば、パターンセレクタ33は、立下り遷移のタイミングから1ピクセル分だけブランクスタート(BS)を示し、立上り遷移のタイミングより1ピクセル分だけ前にブランクエンド(BE)を示し、ブランクスタートとブランクエンドとの間にブランクを示すパターンセレクト信号を生成する。パターンセレクタ33は、このパターンセレクト信号をセレクタ34,41に供給する。
【0039】
セレクタ34は、二つのD信号(例えば、LOWレベルの信号)と二つのK信号(例えば、HIGHレベルの信号)とを受ける。セレクタ34は、パターンセレクト信号に基づいて、制御信号(D/K)を生成する(図5(f))。例えば、セレクタ34は、パターンセレクト信号がアクティブ又はブランクを示している期間には、D信号を選択し、パターンセレクト信号がブランクスタート又はブランクエンドを示している期間には、K信号を選択する。ここで、ピクセルクロックの1ピクセルがパケットのバイト数N、すなわち映像信号の階調ビット数に相当するので、セレクタ34は、パルスDとパルスKとを含む制御信号を生成することとなる。セレクタ34は、この制御信号をMUX42へ出力する。
【0040】
一方、FF35,36は、それぞれ、例えばピクセルクロックに基づいて、映像信号(R/G/B_In)とシンク信号(SYNC_In)とのタイミングを合わせ、エンコーダ37〜40へ出力する。
【0041】
エンコーダ37は、FF35によってタイミング合わせされた映像信号をエンコード処理し、セレクタ41へ出力する。同様に、エンコーダ38〜40は、それぞれ、FF36によってタイミング合わせされたシンク信号をエンコード処理し、セレクタ41へ出力する。
【0042】
セレクタ41は、パターンセレクト信号に基づいて、エンコーダ37〜40の出力信号を合成した8×Nビットの合成信号を生成する。例えば、セレクタ41は、パターンセレクト信号がアクティブを示している期間には、エンコーダ37によってエンコードされた映像信号を選択出力し、ブランクスタートを示している期間には、エンコーダ38によってエンコードされたシンク信号(Blank start)を選択出力する。また、セレクタ41は、パターンセレクト信号がブランクを示している期間には、エンコーダ39によってエンコードされたシンク信号(Blank)を選択出力し、ブランクエンドを示している期間には、エンコーダ40によってエンコードされたシンク信号(Blank end)を選択出力する。セレクタ41は、このようにして生成された8×Nビットの合成信号をMUX42へ出力する。
【0043】
MUX42には、ピクセルクロックが入力されると共に、パケットのバイト数Nの設定値が予め入力される。MUX42は、この設定値に応じて、ピクセルクロック信号をN逓倍したバイトクロックを生成する(図5(g))。MUX42は、このバイトクロックを用いて、セレクタ41からの信号をN多重化し、8バイトのパケット信号を生成する(図5(h))。また、MUX42は、セレクタ34からの制御信号とバイトクロックとを出力する。
【0044】
このように、本実施形態の映像信号送信装置10によれば、エンコード部15(本実施形態ではエンコーダ13)によって、パッカー11からの制御信号におけるパルスが存在する期間に対応するパケット信号(本実施形態ではスクランブル処理後のスクランブルパケット信号)の部分が、他の部分と異なるエンコード処理が行われるので、対向する映像信号受信装置20では、デコードする際に制御信号を再生することができる。この制御信号はパルスを含み、このパルスのパルス幅はパケットのバイト数に応じているので、対向する映像信号受信装置20では、再生した制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができる。その結果、映像信号の階調ビット数が変化し、映像信号送信装置10においてパケットのバイト数が異なっても、対向する映像信号受信装置20では、映像信号を適切に再生することができる。
【0045】
特に、将来、映像信号の階調ビット数が増加することが予想されるが、この映像信号送信装置10によれば、映像信号の階調ビット数の増加に対応することができる。
【0046】
また、この映像信号送信装置10によれば、シリアライザー14によって、送信信号がパラレル−シリアル変換されるので、信号線の数を減らすことができる。
【0047】
また、この映像信号送信装置10によれば、信号をスクランブル処理しても、スクランブラー12が制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、対向する映像信号受信装置20では、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【0048】
次に、映像信号受信装置20について詳細に説明する。図6は、本発明の実施形態に係る映像信号受信装置の構成を示す回路ブロック図であり、図7は、図6に示す映像信号受信装置における各部信号を示すタイミングチャートである。図6に示す映像信号受信装置20は、デシリアライザー(De-serializer)21と、デコーダ(Decoder)22と、デスクランブラー(De-scrambler)23と、アンパッカー(Un-packer)24とを備えている。なお、デコーダ22とデスクランブラー23とがデコード部25を構成している。
【0049】
デシリアライザー21は、映像信号送信装置10からのシリアルパケット信号(Serial Data)を受ける(図7(a))。デシリアライザー21は、例えばCDRを有しており、シリアルパケット信号からバイトクロックを10逓倍したクロックを再生する。デシリアライザー21は、このクロックに基づいて、1ビットのシリアルパケット信号をシリアル−パラレル変換し、10ビットのエンコードパケット信号(Encoded Packet)を再生する(図7(b))。デシリアライザー21は、エンコードパケット信号をデコーダ22へ出力する。また、デシリアライザー21は、このクロックを10分周したバイトクロック(Byte Clock)を再生する(図7(c))。
【0050】
デコーダ22は、バイトクロックに基づいて、エンコードパケット信号をデコード処理し、スクランブルパケット信号(Scrambled Packet)を再生する(図7(d))。このとき、デコーダ22は、エンコードパケット信号がDのマッピングに対応している場合にはDのマッピングに基づいてデコード処理を行いし、Kのマッピングに対応している場合にはKのマッピングに基づいてデコード処理を行う。デコーダ22は、例えば10b8bデコーダであり、10ビットのエンコードパケット信号から8ビットにスクランブルパケット信号を生成する。また、デコーダ22は、エンコードパケット信号がDのマッピングに対応している場合にはパルスDを出力し、Kのマッピングに対応している場合にはパルスKを出力することによって、制御信号を再生する(図7(e))。デコーダ22は、8ビットのスクランブルパケット信号と制御信号とをデスクランブラー23へ出力する。
【0051】
デスクランブラー23は、スクランブラー12における乱数発生器に対応した乱数発生器を有している。この乱数発生器は、スクランブルパケット信号中に含まれる情報に基づいてリセットし、スクランブラー12における乱数発生器に同期した乱数を生成する。デスクランブラー23は、この乱数発生器からの乱数を用いて、バイトクロックに基づいて8ビットのスクランブルパケット信号をデスクランブル処理し、8ビットのパケット信号を再生する(図7(f))。このとき、デスクランブラー23は、制御信号のパルスKが存在する期間に対応するスクランブルパケット信号の部分Aはデスクランブル処理しない。デスクランブラー23は、8ビットのパケット信号と制御信号とをアンパッカー24へ出力する。
【0052】
アンパッカー24は、制御信号からパケットのバイト数Nを判別する。アンパッカー24は、このパケットのバイト数Nに応じてバイトクロックをN分周してピクセルクロック(Pixcel Clock_Out)を再生する(図7(g))。アンパッカー24は、このピクセルクロックに基づいて、8バイトのパケット信号をアンパケット処理し、RGB毎の映像信号(R/G/B_Out)と、シンク信号(SYNC_Out)と、データイネーブル信号(DE_Out)とを再生する(図7(h)〜(j))。
【0053】
次に、アンパッカー24について説明する。図8は、本発明の実施形態に係るアンパッカーの構成を示す回路ブロック図であり、図9は、図8に示すアンパッカーにおける各部信号を示すタイミングチャートである。図8に示すアンパッカー24は、パケットサイズディテクタ(Packet Size Detector)51と、DEMUX52と、パターンデコーダ(Pattern Decoder)53と、ピクセルデコーダ(Pixel Decoder)54と、シンクデコーダ(Sync Decoder)55とを有している。
【0054】
パケットサイズディテクタ51は、例えばバイトクロックを用いて、制御信号(D/K)のパスルKのパスル幅をカウントし、パケットのバイト数Nを判別する。パケットサイズディテクタ51は、判別したパケットのバイト数Nをパケットサイズ信号(Packet Size)としてDEMUX52へ出力する(図9(k))。
【0055】
DEMUX52には、パケット信号(Packet)と、バイトクロック(Byte Clock)と、制御信号とが入力される。DEMUX52は、パケットサイズ信号に応じてバイトクロックをN分周し、ピクセルクロック(Pixel Clock_Out)を再生する。DEMUX52は、このピクセルクロックを用いて、パケット信号をN分割し、8×Nビットのデマックスパケット信号(DEMUXed Packet)を再生すると共に(図9(l))、Nビットの分割信号を再生する。DEMUX52は、8×Nビットのデマックスパケット信号及びNビットの分割信号をパターンデコーダ53へ出力する。また、DEMUX52は、8×Nビットのデマックスパケット信号をピクセルデコーダ54及びシンクデコーダ55へ出力する。
【0056】
パターンデコーダ53は、8×Nビットのデマックスパケット信号とNビットの分割信号とをデコードし、パターンセレクト信号(Pattern Select)を生成する(図9(m))。例えば、パターンデコーダ53は、入力がKパターンで構成される場合に、そのパターンに応じてブランクスタート(BS)かブランクエンド(BE)を出力する。入力がDパターンの場合は、ブランクがスタートしていればブランク(BP)を、終了していればアクティブ(ACTIVE)をパターンセレクト信号としてピクセルデコーダ54及びシンクデコーダ55へ出力する。
【0057】
ピクセルデコーダ54は、8×Nビットのデマックスパケット信号をデコードし、RGB毎の映像信号(R/G/B_Out)を再生する。そして、ピクセルデコーダ54は、パターンセレクト信号に基づいて、この映像信号を出力する。例えば、ピクセルデコーダ54は、パターンセレクト信号がアクティブを示すときに、映像信号を出力する。
【0058】
シンクデコーダ55は、8×Nビットのデマックスパケット信号をデコードし、シンク信号(SYNC_Out)を再生する。そして、シンクデコーダ55は、パターンセレクト信号に基づいて、このシンク信号を出力する。例えば、シンクデコーダ55は、パターンセレクト信号がブランクスタート、ブランク、及びブランクエンドを示すときに、シンク信号を出力する。
【0059】
このように、本実施形態の映像信号受信装置20によれば、デコード部25(本実施形態ではデコーダ22)によって、複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分に応じたパルス幅のパルスを含む制御信号が再生される。上記したように、この制御信号におけるパルスのパルス幅はパケットのバイト数に応じているので、アンパッカー24では、制御信号におけるパルスのパルス幅によってパケットのバイト数、すなわち映像信号の階調ビット数を判別することができ、このパケットのバイト数に応じて前記複数のパケット信号がアンパケット処理される。したがって、映像信号の階調ビット数が変化し、映像信号送信装置10において映像信号の1ピクセル毎のパケットのバイト数が異なっても、映像信号受信装置20では、映像信号を適切に再生することができる。
【0060】
特に、将来、映像信号の階調ビット数が増加することが予想されるが、この映像信号受信装置20によれば、映像信号の階調ビット数の増加に対応することができる。
【0061】
また、本実施形態の映像信号受信装置20によれば、デシリアライザー21によって、受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【0062】
また、本実施形態の映像信号受信装置20によれば、信号をスクランブル処理しても、デスクランブラー23が制御信号のパルスが存在する期間に対応するパケット信号の部分をスクランブル処理しないので、制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【0063】
また、本実施形態の映像信号伝送システム1によれば、上記したように、映像信号の階調ビット数が変化しても、映像信号送信装置10では、映像信号の1ピクセル毎のパケットのバイト数を異ならせ、映像信号受信装置20では、映像信号の1ピクセル毎のパケットのバイト数を判別して、映像信号を適切に再生することができるので、映像信号を適切に送受信することができる。
【0064】
特に、将来、映像信号の階調ビット数が増加することが予想されるが、この映像信号伝送システム1によれば、映像信号の階調ビット数の増加に対応することができる。
【0065】
また、この映像信号伝送システム1によれば、上記したように、映像信号送信装置10ではシリアライザー14によって送信信号がパラレル−シリアル変換され、映像信号受信装置20ではデシリアライザー21によって受信信号がシリアル−パラレル変換されるので、信号線の数を減らすことができる。
【0066】
また、この映像信号伝送システム1によれば、信号をスクランブル処理しても、制御信号を適切に再生することができ、再生した制御信号からパケットのバイト数、すなわち映像信号の階調ビット数を適切に判別することができる。
【0067】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【0068】
本実施形態の映像信号送信装置10では、制御信号において、パルスKを、パターンセレクト信号のブランクスタートが存在する期間に対応する部分及びブランクエンドが存在する期間に対応する部分の2箇所に挿入したが、パルスKは、パターンセレクト信号のブランクスタートが存在する期間に対応する部分及びブランクエンドが存在する期間に対応する部分のうちの何れか一方のみに挿入されてもよい。また、パターンセレクト信号のアクティブが存在する期間やブランクが存在する期間に、パルスKが存在してもよい。
【0069】
また、本実施形態の映像信号受信装置20では、アンパッカー24において、再生された制御信号からパケットのバイト数を判別したが、映像信号送信装置10において用いられるパケットのバイト数の設定値を外部から入力する形態であってもよい。この変形例に係る映像信号受信装置は、映像信号受信装置20においてアンパッカー24に代えてアンパッカー24Aを備えている点で本実施形態と異なっている。
【0070】
図10は、本発明の変形例に係るアンパッカー24Aの構成を示す回路ブロック図であり、図11は、図10に示すアンパッカー24Aにおける各部信号を示すタイミングチャートである。アンパッカー24Aは、アンパッカー24において、パケットサイズディテクタ41を備えておらず、DEMUX42に入力されるパケットサイズ信号が外部より入力されている点で異なっている(図11(k2))。
【0071】
このアンパッカー24Aを用いた変形例の映像信号受信装置でも、本実施形態の映像信号受信装置20と同様の利点を得ることができる。
【図面の簡単な説明】
【0072】
【図1】本発明の実施形態に係る映像信号伝送システムの構成を示す回路ブロック図である。
【図2】本発明の実施形態に係る映像信号送信装置の構成を示す回路ブロック図である。
【図3】図2に示す映像信号送信装置における各部信号を示すタイミングチャートである。
【図4】本発明の実施形態に係るパッカーの構成を示す回路ブロック図である。
【図5】図4に示すパッカーにおける各部信号を示すタイミングチャートである。
【図6】本発明の実施形態に係る映像信号受信装置の構成を示す回路ブロック図である。
【図7】図6に示す映像信号受信装置における各部信号を示すタイミングチャートである。
【図8】本発明の実施形態に係るアンパッカーの構成を示す回路ブロック図である。
【図9】図8に示すアンパッカーにおける各部信号を示すタイミングチャートである。
【図10】本発明の変形例に係るアンパッカーの構成を示す回路ブロック図である。
【図11】図10に示すアンパッカーにおける各部信号を示すタイミングチャートである。
【符号の説明】
【0073】
1…映像信号伝送システム、10…映像信号送信装置、11…パッカー、12…スクランブラー、13…エンコーダ、14…シリアライザー、15…エンコード部、20…映像信号受信装置、21…デシリアライザー、22…デコーダ、23…デスクランブラー、24,24A…アンパッカー、25…デコード部、31,32,35,36…FF、33…パターンセレクタ、34,41…セレクタ、37〜40…エンコーダ、42…MUX、51…パケットサイズディテクタ、52…DEMUX、53…パターンデコーダ、54…ピクセルデコーダ、55…シンクデコーダ。
【特許請求の範囲】
【請求項1】
映像信号と、シンク信号と、データイネーブル信号とを受けて、前記データイネーブル信号に基づいて、前記映像信号と前記シンク信号とを、前記映像信号の階調ビット数に応じたパケットのバイト数でパケット処理することによって複数のパケット信号を生成するパッカーと、
前記パッカーからの前記複数のパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコード部と、
前記エンコード部からの前記複数のエンコードパケット信号をパラレル−シリアル変換することによってシリアルパケット信号を生成するシリアライザーと、
を備え、
前記パッカーは、前記パケットのバイト数に応じたパルス幅のパルスを含む制御信号を生成し、
前記エンコード部は、前記パッカーからの前記制御信号における前記パルスが存在する期間に対応する前記パケット信号の部分を、他の部分と異なるエンコード処理を行う、
ことを特徴とする映像信号送信装置。
【請求項2】
前記エンコード部は、
前記パッカーからの前記複数のパケット信号をスクランブル処理することによって複数のスクランブルパケット信号を生成するスクランブラーと、
前記スクランブラーからの前記複数のスクランブルパケット信号をエンコード処理することによって前記複数のエンコードパケット信号を生成するエンコーダと、
を有し、
前記スクランブラーは、前記制御信号の前記パルスが存在する期間に対応する前記パケット信号の部分をスクランブル処理せず、
前記エンコーダは、前記制御信号の前記パルスが存在する期間に対応する前記スクランブルパケット信号の部分を、他の部分と異なるエンコード処理を行う、
ことを特徴とする請求項1に記載の映像信号送信装置。
【請求項3】
請求項1に記載のシリアルパケット信号を受ける映像信号受信装置であって、
前記シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、
前記デシリアライザーからの前記複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、
前記デコード部からの前記複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーと、
を備え、
前記デコード部は、前記複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号を再生し、
前記アンパッカーは、前記デコード部からの前記制御信号における前記パルスのパルス幅によってパケットのバイト数を判別し、当該パケットのバイト数に応じて前記複数のパケット信号をアンパケット処理する、
ことを特徴とする映像信号受信装置。
【請求項4】
請求項1に記載のシリアルパケット信号を受ける映像信号受信装置であって、
前記シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、
前記デシリアライザーからの前記複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、
前記デコード部からの前記複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーと、
を備え、
前記アンパッカーは、前記映像信号の階調ビット数に応じたパケットのバイト数の設定値を受けて、前記パケットのバイト数の設定値に応じて前記複数のパケット信号をアンパケット処理する、
ことを特徴とする映像信号受信装置。
【請求項5】
前記デコード部は、
前記デシリアライザーからの前記複数のエンコードパケット信号をデコード処理することによって複数のスクランブルパケット信号を再生するデコーダと、
前記デコーダからの前記複数のスクランブルパケット信号をデスクランブル処理することによって前記複数のパケット信号を再生するデスクランブラーと、
を有し、
前記デコーダは、前記複数のエンコードパケット信号における他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む前記制御信号を再生し、
前記デスクランブラーは、前記制御信号のパルスが存在する期間に対応する前記パケット信号の部分をデスクランブル処理しない、
ことを特徴とする請求項3又は4のいずれかに記載の映像信号送信装置。
【請求項6】
請求項1に記載の映像信号送信装置と、
請求項3又は4に記載の映像信号受信装置と、
を備えることを特徴とする映像信号伝送システム。
【請求項7】
請求項2に記載の映像信号送信装置と、
請求項5に記載の映像信号受信装置と、
を備えることを特徴とする映像信号伝送システム。
【請求項1】
映像信号と、シンク信号と、データイネーブル信号とを受けて、前記データイネーブル信号に基づいて、前記映像信号と前記シンク信号とを、前記映像信号の階調ビット数に応じたパケットのバイト数でパケット処理することによって複数のパケット信号を生成するパッカーと、
前記パッカーからの前記複数のパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコード部と、
前記エンコード部からの前記複数のエンコードパケット信号をパラレル−シリアル変換することによってシリアルパケット信号を生成するシリアライザーと、
を備え、
前記パッカーは、前記パケットのバイト数に応じたパルス幅のパルスを含む制御信号を生成し、
前記エンコード部は、前記パッカーからの前記制御信号における前記パルスが存在する期間に対応する前記パケット信号の部分を、他の部分と異なるエンコード処理を行う、
ことを特徴とする映像信号送信装置。
【請求項2】
前記エンコード部は、
前記パッカーからの前記複数のパケット信号をスクランブル処理することによって複数のスクランブルパケット信号を生成するスクランブラーと、
前記スクランブラーからの前記複数のスクランブルパケット信号をエンコード処理することによって前記複数のエンコードパケット信号を生成するエンコーダと、
を有し、
前記スクランブラーは、前記制御信号の前記パルスが存在する期間に対応する前記パケット信号の部分をスクランブル処理せず、
前記エンコーダは、前記制御信号の前記パルスが存在する期間に対応する前記スクランブルパケット信号の部分を、他の部分と異なるエンコード処理を行う、
ことを特徴とする請求項1に記載の映像信号送信装置。
【請求項3】
請求項1に記載のシリアルパケット信号を受ける映像信号受信装置であって、
前記シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、
前記デシリアライザーからの前記複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、
前記デコード部からの前記複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーと、
を備え、
前記デコード部は、前記複数のエンコードパケット信号の部分であって、他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む制御信号を再生し、
前記アンパッカーは、前記デコード部からの前記制御信号における前記パルスのパルス幅によってパケットのバイト数を判別し、当該パケットのバイト数に応じて前記複数のパケット信号をアンパケット処理する、
ことを特徴とする映像信号受信装置。
【請求項4】
請求項1に記載のシリアルパケット信号を受ける映像信号受信装置であって、
前記シリアルパケット信号をシリアル−パラレル変換することによって複数のエンコードパケット信号を再生するデシリアライザーと、
前記デシリアライザーからの前記複数のエンコードパケット信号をデコード処理することによって複数のパケット信号を再生するデコード部と、
前記デコード部からの前記複数のパケット信号をアンパケット処理することによって映像信号と、シンク信号と、データイネーブル信号とを再生するアンパッカーと、
を備え、
前記アンパッカーは、前記映像信号の階調ビット数に応じたパケットのバイト数の設定値を受けて、前記パケットのバイト数の設定値に応じて前記複数のパケット信号をアンパケット処理する、
ことを特徴とする映像信号受信装置。
【請求項5】
前記デコード部は、
前記デシリアライザーからの前記複数のエンコードパケット信号をデコード処理することによって複数のスクランブルパケット信号を再生するデコーダと、
前記デコーダからの前記複数のスクランブルパケット信号をデスクランブル処理することによって前記複数のパケット信号を再生するデスクランブラーと、
を有し、
前記デコーダは、前記複数のエンコードパケット信号における他の部分と異なるエンコード処理が行われた部分の期間に応じたパルス幅のパルスを含む前記制御信号を再生し、
前記デスクランブラーは、前記制御信号のパルスが存在する期間に対応する前記パケット信号の部分をデスクランブル処理しない、
ことを特徴とする請求項3又は4のいずれかに記載の映像信号送信装置。
【請求項6】
請求項1に記載の映像信号送信装置と、
請求項3又は4に記載の映像信号受信装置と、
を備えることを特徴とする映像信号伝送システム。
【請求項7】
請求項2に記載の映像信号送信装置と、
請求項5に記載の映像信号受信装置と、
を備えることを特徴とする映像信号伝送システム。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2009−135801(P2009−135801A)
【公開日】平成21年6月18日(2009.6.18)
【国際特許分類】
【出願番号】特願2007−311150(P2007−311150)
【出願日】平成19年11月30日(2007.11.30)
【出願人】(399011195)ザインエレクトロニクス株式会社 (61)
【Fターム(参考)】
【公開日】平成21年6月18日(2009.6.18)
【国際特許分類】
【出願日】平成19年11月30日(2007.11.30)
【出願人】(399011195)ザインエレクトロニクス株式会社 (61)
【Fターム(参考)】
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