画像処理装置
【課題】複雑でバリエーションのあるパッチ画像を高速に画像処理する画像処理装置を提供する。
【解決手段】プロセス制御用のパッチ画像を生成する画像処理装置１０において、メモリ７０と、メモリ７０とメモリバスＭＢで接続されるメモリ制御部４０と、メモリ制御部４０と画像データバスＧＢ２で接続される第２画像処理部５０と、画像データバスＧＢ２に接続されるブランク検出部６０と、メモリ７０、メモリ制御部４０、第２画像処理部５０及びブランク検出部６０とシステムバスＳＢで接続されるＣＰＵ２０と、を備え、ＣＰＵ２０は、ブランク期間中にメモリ７０に記憶されているパターンデータを変更し、当該変更されたパターンデータを第２画像処理部５０に出力する場合、画像データバスＧＢ２を介して出力し、第２画像処理部５０は、画像データバスＧＢ２を介して入力されたパターンデータからパッチ画像を生成する画像処理装置１０とする。
【解決手段】プロセス制御用のパッチ画像を生成する画像処理装置１０において、メモリ７０と、メモリ７０とメモリバスＭＢで接続されるメモリ制御部４０と、メモリ制御部４０と画像データバスＧＢ２で接続される第２画像処理部５０と、画像データバスＧＢ２に接続されるブランク検出部６０と、メモリ７０、メモリ制御部４０、第２画像処理部５０及びブランク検出部６０とシステムバスＳＢで接続されるＣＰＵ２０と、を備え、ＣＰＵ２０は、ブランク期間中にメモリ７０に記憶されているパターンデータを変更し、当該変更されたパターンデータを第２画像処理部５０に出力する場合、画像データバスＧＢ２を介して出力し、第２画像処理部５０は、画像データバスＧＢ２を介して入力されたパターンデータからパッチ画像を生成する画像処理装置１０とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関する。
【背景技術】
【０００２】
画像処理の高速化を実現させるため、画像処理装置内部では処理別にＡＳＩＣ（Application Specific Integrated Circuit）等のハードウェアを配置する構成が採用される。
【０００３】
図１６に、一般的な画像処理装置１の機能的構成を示す。
画像処理装置１は、ＣＰＵ２、第１画像処理部３、メモリ制御部４、第２画像処理部５、メモリ６等を備えて構成される。
なお、画像処理装置１の周辺には、スキャナ部７、プリンタ部８、エンジン制御部９が配置される。
【０００４】
ＣＰＵ２と各部（３〜６）はシステムバスＳＢでパラレル接続され、各部（３〜６）は画像データバスＧＢ１又は画像データバスＧＢ２で接続される。また、メモリ制御部４とメモリ６とはメモリバスＭＢで接続される。
【０００５】
ＣＰＵ２は、図示しない演算処理部、レジスタ、バスインタフェース、制御部等により構成される。ＣＰＵ２は、システムバスＳＢを介してアドレスバス信号、データバス信号又は各種制御信号を各部（３〜６）に出力する。
【０００６】
各部（３〜６）は、高速処理が可能な画像処理専用のＡＳＩＣにより構成される。
各部（３〜６）は、システムバスＳＢを介してアドレスバス信号、データバス信号又は各種制御信号を入力するとともに、スキャナ部７から画像データを入力して画像処理する。
【０００７】
第１画像処理部３は、スキャナ部７からの画像データを入力してシェーディング補正、色変換処理、圧縮／伸張処理等の各種画像処理を行う。
第１画像処理部３は、画像データバスＧＢ１を介して、画像データをメモリ制御部４に出力する。
【０００８】
メモリ制御部４は、プリンタＶ−Ｖａｌｉｄ信号（以下、「ＶＶ信号」）を入力する。ＶＶ信号は、垂直画像領域有効信号である。
メモリ制御部４は入力されたＶＶ信号に同期して、メモリバスＭＢを介し、画像データをメモリ６との間で入出力する。
メモリ制御部４は画像データバスＧＢ２を介して、入力された画像データを第２画像処理部５に出力する。
【０００９】
第２画像処理部５は、画像データを入力するとともに、パッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号を入力する。
第２画像処理部５は、入力されたパッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号に同期して、パッチ画像を生成してプリンタ部８に出力する。
【００１０】
パッチ画像は、最大濃度補正や中間調補正を行うため、又は感光体や中間転写体のクリーニングを行うための画像である。パッチ画像を生成して各種の補正等を行う制御をプロセス制御という。プロセス制御は、高生産性及び安定画質が要求されるＰＯＤ（Print On Demand）市場において特に重要な役割を果たしている。
【００１１】
図１７に、第２画像処理部５の機能的構成を示す。
第２画像処理部５は、ＣＰＵ／ＩＦ部５１、パッチＡ生成部５２、ＰＷＭガンマ変換部５３、周波数変換部５４、パッチＢ生成部５５等を備えて構成される。
【００１２】
ＣＰＵ／ＩＦ部５１は、各部（５２〜５５）に接続されている。
各部（５２〜５５）は、ＣＰＵ／ＩＦ部５１を介してシステムバスＳＢと接続されており、アドレスバス信号、データバス信号又は各種制御信号を入出力する。
【００１３】
各部（５２〜５５）は、入力されたアドレスバス信号、データバス信号又は各種制御信号に基づいて、画像処理を行う。
【００１４】
パッチＡ生成部５２はパッチＶ−Ｖａｌｉｄ（Ａ）信号を入力し、パッチＢ生成部５５はパッチＶ−Ｖａｌｉｄ（Ｂ）信号を入力する。
パッチＡ生成部５２又はパッチＢ生成部５５は、入力された信号に同期して、互いに異なるパッチ画像を生成する。
【００１５】
第２画像処理部５は、パッチＡ生成部５２、ＰＷＭガンマ変換部５３、周波数変換部５４及びパッチＢ生成部５５を介し、入力された画像データ又はパッチ画像について画像処理を施し、その後プリンタ部８に出力する。
【００１６】
図１８に、プロセス制御において生成されるパッチ画像の概念図及び各種信号のタイミングチャートを示す。
パッチ画像の概念図では、感光体又は中間転写体が右から左に進行している様子を示しており、また、感光体等の上に潜像画像Ｇ１〜Ｇ３及びパッチ画像Ｐ１、Ｐ２が形成されている様子を示す。
画像Ｇ１〜画像Ｇ３は感光体上又は中間転写体上において用紙間隔に形成され、パッチ画像Ｐ１、Ｐ２は画像Ｇ１〜画像Ｇ３の各間（以下、「紙間」）に形成される。
【００１７】
タイミングチャートでは、ＶＶ信号、パッチＶ−Ｖａｌｉｄ信号、プリンタ部８に転送する画像データ、画像処理装置１の各部（３〜６）の動作を制御する制御信号、の関係を示している。
【００１８】
ＶＶ信号は、用紙間隔で有効となる。
ＣＰＵ２は、第２画像処理部５により、ＶＶ信号の有効時に画像Ｇ１〜画像Ｇ３の画像データについて画像処理する。
【００１９】
パッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号は、紙間で有効となる。
ＣＰＵ２は、第２画像処理部５により、パッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号の有効時にパッチ画像Ｐ１、Ｐ２を生成する。
【００２０】
画像Ｇ１〜画像Ｇ３は、ＶＶ信号の有効時にプリンタ部８に出力される。
また、パッチ画像Ｐ１、Ｐ２は、パッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号の有効時にプリンタ部８に出力される。
【００２１】
画像処理装置１の各部（３〜６）の動作を制御する制御信号は、ＶＶ信号の立ち下がり後から、パッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号の立ち上がり前までの間で有効となる。このわずかなタイミングで、ＣＰＵ２は画像処理動作を制御しなくてはならない。
【００２２】
近年、各部（３〜６）は高性能なＡＳＩＣで構成され、各部（３〜６）間で高速にデータを入出力することが可能となっている。一方、ＣＰＵ２と各部（３〜６）間は、一般的なシステムバスＳＢにより接続されているため、アクセススピードには限界がある。
【００２３】
特許文献１〜３によれば、バス幅を拡張して伝送レートを上げる技術が開示されている。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開平５−２６０４７９号公報
【特許文献２】特開平６−１３３２００号公報
【特許文献３】特開２００５−２６０６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
しかし、特許文献１〜３の技術では、予め定められたプリント基板上での改良が必要となり煩雑な作業が伴う。また、バス調停も困難である。
また、複雑でバリエーションのあるパッチ画像を生成する場合、例えばパッチ画像の種類ごとにＩＣを配置してハードウェア的にまかなう構成とするよりも、パッチ画像に用いるパターンデータをメモリに記憶してソフトウェア的に処理する構成とした方がよい。
【００２６】
本発明の課題は、複雑でバリエーションのあるパッチ画像を簡易かつ高速に生成し得る画像処理装置を提供することである。
【課題を解決するための手段】
【００２７】
本発明によれば、
プロセス制御用のパッチ画像を生成する画像処理装置において、
画像データを記憶するとともに、前記パッチ画像の生成に用いるパターンデータを記憶するメモリと、
前記メモリにメモリバスで接続され、前記メモリに記憶される画像データ又はパターンデータを読み取るメモリ制御部と、
前記メモリ制御部に画像データバスで接続され、前記メモリ制御部により読み取られた画像データ又はパターンデータを入力して画像処理を行う画像処理部と、
前記画像データバスを介して入出力される信号のブランク期間を検出するブランク検出部と、
前記メモリ、前記メモリ制御部、前記画像処理部及び前記ブランク検出部にシステムバスで接続され、前記メモリ、前記メモリ制御部、前記画像処理部及び前記ブランク検出部による処理を制御するＣＰＵと、
を備え、
前記ＣＰＵは、前記ブランク期間中に前記メモリに記憶されているパターンデータを変更し、かつ当該変更されたパターンデータを前記画像処理部に出力する場合、前記画像データバスを介して出力し、
前記画像処理部は、前記画像データバスを介して入力されたパターンデータに基づいて、前記パッチ画像を生成する画像処理装置、
が提供される。
【発明の効果】
【００２８】
本発明によれば、パッチ画像に用いるパターンデータをメモリに記憶する構成を有するため、複雑でバリエーションのあるパッチ画像をソフトウェアにより簡易に生成することができる。
また、パターンデータをシステムバス経由でなく、画像データバス経由でメモリから第２画像処理部に出力することができるため、パッチ画像を高速に生成することができる。
【図面の簡単な説明】
【００２９】
【図１】画像処理装置の機能的構成を示す。
【図２】システムバスにおける各種信号のタイミングチャートを示す。
【図３】画像データバスにおける各種信号のタイミングチャートを示す。
【図４】ブランク期間の概念図を示す。
【図５】画像データバスにおける各種信号のタイミングチャートを示す。
【図６】第２画像処理部の機能的構成を示す。
【図７】ＣＰＵ／ＩＦ部の機能的構成を示す。
【図８】ＩＦ回路の機能的構成を示す。
【図９】ＩＦ回路において入出力される各種信号のタイミングチャートを示す。
【図１０】ブランク検出部の回路図を示す。
【図１１】セレクタの回路図とテーブルを示す。
【図１２】ブランク検出部の回路図を示す。
【図１３】ブランク検出部の回路図を示す。
【図１４】ブランク検出部の回路図を示す。
【図１５】比較回路の回路図を示す。
【図１６】一般的な画像処理装置の機能的構成を示す。
【図１７】一般的な画像処理部の機能的構成を示す。
【図１８】一般的なプロセス制御において生成されるパッチ画像の概念図及び各信号のタイミングチャートを示す。
【発明を実施するための形態】
【００３０】
図１に、本実施形態における画像処理装置１０の機能的構成を示す。
画像処理装置１０は、ＣＰＵ２０、第１画像処理部３０、メモリ制御部４０、第２画像処理部５０、ブランク検出部６０、メモリ７０等を備えて構成される。
【００３１】
ＣＰＵ２０と各部（３０〜７０）はシステムバスＳＢでパラレル接続され、各部（３０〜７０）は画像データバスＧＢ１又は画像データバスＧＢ２により接続される。また、メモリ制御部４０とメモリ７０とはメモリバスＭＢで接続される。
【００３２】
ＣＰＵ２０は、図示しない演算処理部、レジスタ、バスインタフェース、制御部等により構成される。ＣＰＵ２０は、システムバスＳＢを介して、アドレスバス信号、データバス信号又は各種制御信号を各部（３０〜７０）に出力する。
【００３３】
図２に、システムバスＳＢにおける各種信号のタイミングチャートを示す。
各種信号には、アドレスバス信号、データバス信号、各種制御信号（チップセレクト信号、ライトイネーブル信号、リードイネーブル信号）が含まれる。
【００３４】
アドレスバス信号は、データの出力先（書き込み先）又は入力先（読み取り先）を指定する信号である。
データバス信号は、書き込み又は読み取り対象となる信号である。
【００３５】
チップセレクト信号は、アドレスバス信号やデータバス信号のやり取りを行うデバイスを指定する信号である。
【００３６】
ライトイネーブル信号は、データの書き込みを許可する信号である。リードイネーブル信号は、データの読み取りを許可する信号である。以下、ライトイネーブル信号又はリードイネーブル信号を総称して「ＥＮＢ信号」として説明する。
【００３７】
図１に戻り、各部（３０〜７０）は、高速処理が可能な画像処理専用のＡＳＩＣにより構成され、システムバスＳＢを介して図２に示すアドレスバス信号、データバス信号又は各種制御信号を入力する。
【００３８】
第１画像処理部３０は、スキャナ部７からの画像データを入力してシェーディング補正、色変換処理、圧縮／伸張処理等の各種画像処理を行う。
第１画像処理部３０は、画像データバスＧＢ１を介して、画像データをメモリ制御部４０に出力する。
【００３９】
図３に、画像データバスＧＢ１における各種信号のタイミングチャートを示す。
タイミングチャートＴ１はＶＶ信号を示しており、タイミングチャートＴ２はＶＶ信号の有効時におけるＩｎｄｅｘ信号及びＨＶ信号を示す。
【００４０】
ＶＶ信号は、プリンタＶ−Ｖａｌｉｄ信号の略であり、垂直画像領域有効信号である。「垂直画像領域」は用紙の副走査方向又は長手方向をいう。
ＶＶ信号は、用紙間隔で有効となる。
【００４１】
Ｉｎｄｅｘ信号は、画像データの書き出し位置を指定する信号である。
ＨＶ信号は、水平画像領域有効信号である。「水平画像領域」は用紙の主走査方向をいう。
【００４２】
タイムチャートＴ３はＩｎｄｅｘ信号又はＨＶ信号の有効時におけるクロック信号（以下、「ＣＬＫ信号」）及び画像データを示す。
画像データバスＧＢ１では、以上のような各種信号が入出力される。
【００４３】
図１に戻り、メモリ制御部４０は、画像データバスＧＢ１を介して、画像データを入力する。
また、メモリ制御部４０は、ブランク検出部６０を介してＶＶ信号及びＥＮＢ信号を入力する。
【００４４】
メモリ制御部４０は、メモリバスＭＢを介して、入力された画像データをメモリ７０に書き込み、又はメモリ７０から画像データを読み取る。
メモリ制御部４０は、画像データバスＧＢ２を介して、読み取られた画像データを第２画像処理部５０に出力する。
【００４５】
また、ブランク期間中において、メモリ制御部４０はメモリ７０から第２画像処理部５０の設定データ（レジスタデータ）を読み取る。レジスタデータには、パッチ画像に用いるパターンデータが含まれる。
【００４６】
ここで、ブランク期間とは、ＶＶ信号は有効であるがＨＶ信号が有効でない期間（以下、「ブランク期間Ａ１、ブランク期間Ａ２」）、又はＶＶ信号が有効でない期間（以下、「ブランク期間Ｂ」）をいう。
【００４７】
図４に、ブランク期間の概念図を示す。
図４に示す概念図は、ブランク期間、感光体等に形成された画像Ｇ１、Ｇ２、パッチ画像Ｐ１、Ｐ２、及び同期信号（ＶＶ信号、ＨＶ信号、Ｉｎｄｅｘ信号）を示す。
【００４８】
ブランク期間Ａ１、Ａ２は、画像Ｇ１、Ｇ２の副走査方向に延びて存在する期間であり、ＶＶ信号の有効時であってＨＶ信号が有効でない期間である。
ブランク期間Ｂは、画像Ｇ１、Ｇ２の主走査方向に延びて存在する期間であり、ＶＶ信号が有効でない期間である。
【００４９】
図１に戻り、メモリ制御部４０は、画像データバスＧＢ２を介して、各種信号を第２画像処理部５０に出力する。
【００５０】
図５に、画像データバスＧＢ２における各種信号のタイミングチャートを示す。
ＶＶ信号、Ｉｎｄｅｘ信号、画像データについては、図３に示した画像データバスＧＢ１のものと同様であるため説明を省略する。
【００５１】
タイミングチャートＴ４は、ブランク信号Ａ１及びブランク信号Ａ２が有効時の各種信号のタイミングチャートを示している。
【００５２】
ブランク信号Ａ１、Ａ２は、ブランク期間Ａ１、Ａ２に対応して有効となる。つまり、ブランク信号Ａ１、Ａ２は、ＶＶ信号が有効であってＨＶ信号が有効でない期間に有効となる。
【００５３】
ブランク信号Ａ１、Ａ２の有効時であって、ＥＮＢ信号の有効時に、レジスタデータが入出力される。
【００５４】
タイミングチャートＴ５は、ブランク信号Ｂ有効時の各種信号のタイミングチャートを示している。
ブランク信号Ｂは、ブランク期間Ｂに対応して有効となる。つまり、ブランク信号Ｂは、ＶＶ信号が有効でない期間に有効となる。
ブランク信号Ｂ有効時であって、ＥＮＢ信号の有効時に、レジスタデータが入出力される。
画像データバスＧＢ２では、以上のような各種信号が入出力される。
【００５５】
図１に戻り、第２画像処理部５０は、画像データバスＧＢ２を介して、各種信号（図５参照）を入力する。
また、第２画像処理部５０は、エンジン制御部９から出力されたパッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号を入力する。
なお、エンジン制御部９は、画像処理装置１０やスキャナ部７及びプリンタ部８等の画像形成動作に関する各部を制御する制御部である。
【００５６】
図６に、第２画像処理部５０の機能的構成を示す。
第２画像処理部５０は、ＣＰＵ／ＩＦ部５０１、ＩＦ回路５０２、パッチＡ生成部５０３、ＰＷＭガンマ変換部５０４、周波数変換部５０５、パッチＢ生成部５０６等を備えて構成される。
【００５７】
ＣＰＵ／ＩＦ部５０１は、各部（５０２〜５０６）に接続されている。
図７に、ＣＰＵ／ＩＦ部５０１の機能的構成を示す。
【００５８】
ＣＰＵ／ＩＦ部５０１は、セレクタ５０１ａ〜５０１ｄ、レジスタ回路５０１ｅを備えて構成される。
セレクタ５０１ａ〜５０１ｄは、システムバスＳＢからの各種信号（アドレスバス信号、データバス信号、制御信号）又は内部ＩＦ回路からの各種信号の何れかをセレクトし、レジスタ回路５０１ｅに出力する。
【００５９】
レジスタ回路５０１ｅは、セレクタ５０１ａ〜５０１ｄにより出力された信号を入力し、第２画像処理部５０の各部（５０３〜５０６）に出力する。
【００６０】
図６に戻り、各部（５０２〜５０６）は、ＣＰＵ／ＩＦ部５０１を介してシステムバスＳＢと接続されており、アドレスバス信号、データバス信号又は各種制御信号を入出力する。
【００６１】
ＩＦ回路５０２は、画像データバスＧＢ２を介して、画像データ、ＶＶ信号、ＨＶ信号、Ｉｎｄｅｘ信号を入力する。
【００６２】
図８に、ＩＦ回路５０２の回路図を示す。
ＩＦ回路５０２は、タイミング調整部５０２ａ〜５０２ｃ、ＡＬＥ発生回路５０２ｄ、カウンタクリア回路５０２ｅ等を備えて構成される。
【００６３】
図９に、ＩＦ回路５０２において入出力される各種信号のタイミングチャートを示す。
図９に示すタイミングチャートは、ブランク信号Ａ１有効時のタイミングチャートである。
ＩＦ回路５０２は、入力された信号のうち、第２画像処理部５０のレジスタデータと他の信号（ＶＶ信号、ＨＶ信号、Ｉｎｄｅｘ信号及び画像データ）とを区別する。そして、ＩＦ回路５０２は、レジスタデータをＣＰＵ／ＩＦ部５０１に出力し、他の信号を下流の各部（５０３〜５０６）に出力する。
以下、詳細な処理内容について説明する。
【００６４】
ＩＦ回路５０２は、Ｉｎｄｅｘ信号の立ち下がりを検出してＡＬＥ信号を生成し、ＡＬＥ信号により画像データバスＧＢ２の先頭アドレスに相当するデータをラッチし、内部アドレスカウンタに先頭アドレスを取り込む。
なお、ブランク信号Ａ２有効時であれば、ＩＦ回路５０２はＨＶ信号の立ち下がり時にＡＬＥ信号を生成する。
【００６５】
ＩＦ回路５０２は、内部アドレスカウンタをスタートするタイミングと順次連なるレジスタデータのタイミングとを調整し、アドレスカウンタをインクリメントする。同時に、ＩＦ回路５０２はレジスタ書き込みのＥＮＢ信号を生成する。
このとき生成されるＥＮＢ信号は、チップセレクト信号に相当する信号とライトイネーブル信号に相当する信号である。
【００６６】
ＩＦ回路５０２は、内部アドレスカウンタ、これに同期させたレジスタデータ、ＥＮＢ信号をＣＰＵ／ＩＦ部５０１に出力する。
また、ＩＦ回路５０２は、ＶＶ信号、ＨＶ信号、Ｉｎｄｅｘ信号、画像データを下流の各部（５０３〜５０６）に出力する。
【００６７】
図６に戻り、パッチＡ生成部５０３は、ＩＦ回路５０２から出力された各種信号を入力する。また、パッチＡ生成部５０３は、エンジン制御部９から出力されたパッチＶ−Ｖａｌｉｄ（Ａ）信号を入力する。
パッチＡ生成部５０３は、入力された各種信号に基づいて、パッチ画像を生成する。
【００６８】
ＰＷＭガンマ変換部５０４は、入力された画像データに対し、ガンマ補正等を行う。
周波数変換部５０５は、入力された画像データに対し、周波数変換を行う。
【００６９】
パッチＢ生成部５０６は、ＣＰＵ／ＩＦ部５０１又は周波数変換部５０５から出力された各種信号を入力する。また、パッチＢ生成部５０６は、エンジン制御部９から出力されたパッチＶ−Ｖａｌｉｄ（Ｂ）信号を入力する。
【００７０】
パッチＢ生成部５０６は、入力された各種信号に基づいて、パッチ画像を生成する。
なお、パッチＢ生成部５０６により生成されるパッチ画像とパッチＡ生成部５０３により生成されるパッチ画像とは種類が異なり、生成される目的も異なる。
【００７１】
図１に戻り、ブランク検出部６０は、エンジン制御部９から出力されたＶＶ信号、パッチＶ−Ｖａｌｉｄ（Ａ）信号及びパッチＶ−Ｖａｌｉｄ（Ｂ）信号を入力する。また、ブランク検出部６０は、システムバスＳＢを介してアドレス、データ、制御信号を入力する。更に、ブランク検出部６０は、画像データバスＧＢ２において入出力される同期信号を入力する。ここで入力される同期信号はＩｎｄｅｘ信号及びＨＶ信号（水平画像領域有効信号）である。
【００７２】
図１０に、ブランク検出部６０の回路図を示す。
ブランク検出部６０は、ＣＰＵ／ＩＦ部６０１、セレクタ６０２、ブランク期間Ａ１検出部６０３、ブランク期間Ａ２検出部６０４、ブランク期間Ｂ検出部６０５、比較回路６０６等を備えて構成される。
ブランク検出部６０は、入力された同期信号（Ｉｎｄｅｘ信号、ＨＶ信号、ＶＶ信号）等に基づいて、ブランク期間Ａ１、ブランク期間Ａ２、又はブランク期間Ｂを検出する。
【００７３】
ＣＰＵ／ＩＦ部６０１は、システムバスＳＢを介して入力されたアドレスバス信号、データ、制御信号からセレクタ信号を生成し、生成されたセレクタ信号をセレクタ６０２に出力する。また、ＣＰＵ／ＩＦ部６０１は、比較データ及びクリア信号を生成して比較回路６０６に出力する。
【００７４】
図１１に、セレクタ６０２についての入出力信号とテーブルＴ６を示す。
セレクタ６０２は、セレクタ信号、ブランク信号Ａ１、ブランク信号Ａ２及びブランク信号Ｂを入力する。
セレクタ６０２は、ＣＰＵ／ＩＦ部６０１から出力されたセレクタ信号とテーブルＴ６に基づいて、入力信号（ブランク信号Ａ１、ブランク信号Ａ２、ブランク信号Ｂ）の制御を行い、ＥＮＢ信号を出力する。
【００７５】
図１２に、ブランク期間Ａ１検出部６０３の回路図を示す。
ブランク期間Ａ１検出部６０３は、同期信号（Ｉｎｄｅｘ信号、ＨＶ信号、ＶＶ信号）を入力し、ＶＶ信号有効時において、Ｉｎｄｅｘ信号の立ち下がりエッジとＨＶ信号の立ち上がりエッジとを検出する。
ブランク期間Ａ１検出部６０３は、検出されたエッジ間をブランク期間Ａ１としたブランク信号Ａ１を出力する。
【００７６】
図１３に、ブランク期間Ａ２検出部６０４の回路図を示す。
ブランク期間Ａ２検出部６０４は、同期信号（Ｉｎｄｅｘ信号、ＨＶ信号、ＶＶ信号）を入力し、ＶＶ信号有効時において、ＨＶ信号の立ち下がりエッジとＩｎｄｅｘ信号の立ち上がりエッジとを検出する。
ブランク期間Ａ２検出部６０４は、検出されたエッジ間をブランク期間Ａ２としたプランク信号Ａ２を出力する。
【００７７】
図１４に、ブランク期間Ｂ検出部６０５の回路図を示す。
ブランク期間Ｂ検出部６０５は、同期信号（Ｉｎｄｅｘ信号、ＨＶ信号、パッチＶ−Ｖａｌｉｄ（Ａ）、（Ｂ）信号）を入力し、ＶＶ信号及びパッチＶ−Ｖａｌｉｄ（Ａ）、（Ｂ）信号が有効でない期間をブランク期間Ｂとしたブランク信号Ｂを出力する。
ブランク期間Ｂ検出部６０５は、Ｉｎｄｅｘ信号の立ち下がりエッジに同期させてブランク信号Ｂを出力する。
【００７８】
図１５に、比較回路６０６の回路図を示す。
比較回路６０６は、ＣＰＵ／ＩＦ部６０１から出力された比較データ及びクリア信号を入力する。また、比較回路６０６は、Ｉｎｄｅｘ信号及びブランク信号Ｂを入力する。
【００７９】
比較回路６０６は、ブランク信号Ｂ有効時にＩｎｄｅｘ信号の有効回数（ブランク回数）をカウントし、予めＣＰＵ／ＩＦ部６０１において定められた回数（比較データ）と比較する。
比較回路６０６は、比較結果を示す信号をＣＰＵ／ＩＦ部６０１に出力する。
【００８０】
ＣＰＵ／ＩＦ部６０１は、比較結果を示す信号を入力し、入力された信号をＣＰＵ２０に出力する。
カウントされたブランク回数の方が比較データよりも多い場合、ＣＰＵ２０は画像データバスＧＢ２を介して第２画像処理部５０のレジスタデータ（パターンデータ含む）を設定／変更する。なお、一般に、画像形成動作中にはカウントされるブランク回数が比較データよりも多くなる。
【００８１】
カウントされたブランク回数の方が比較データよりも少ない場合、ＣＰＵ２０はシステムバスＳＢを介して第２画像処理部５０のレジスタデータ（パターンデータ含む）を設定／変更する。
【００８２】
以上のように、本実施形態によれば、第２画像処理部５０のレジスタデータをメモリ７０に記憶することができる。なお、レジスタデータにはパターンデータが含まれる。更に、メモリ７０に記憶されるパターンデータを変更して第２画像処理部５０に出力する場合、画像データバスＧＢ２を介して出力することができる。システムバスＳＢを介して出力する場合と比較して、処理の高速化を図ることができる。
【００８３】
また、画像データバスＧＢ２は、画像データとともに同期信号（ＣＬＫ信号、Ｉｎｄｅｘ信号、ＶＶ信号、ＨＶ信号）を入出力することができる。
【００８４】
また、ブランク期間について、副走査方向に延びるブランク期間Ａ１、Ａ２と主走査方向に延びるブランク期間Ｂとを区別して検出することができる。
【００８５】
また、メモリ７０に記憶されているパターンデータを変更する際、ブランク回数が多い場合は画像データバスＧＢ２を介して変更でき、ブランク回数が少ない場合は通常通りシステムバスＳＢを介して変更することができる。
【００８６】
また、メモリ７０に記憶されているパターンデータを変更する際、画像形成動作中の場合は画像データバスＧＢ２を介して変更でき、画像形成動作中でない場合はシステムバスＳＢを介して変更することができる。
【符号の説明】
【００８７】
１０ 画像処理装置
２０ ＣＰＵ
３０ 第１画像処理部
４０ メモリ制御部
５０ 第２画像処理部
６０ ブランク検出部
７０ メモリ
ＳＢ システムバス
ＧＢ１ 画像データバス
ＧＢ２ 画像データバス
ＭＢ メモリバス
【技術分野】
【０００１】
本発明は、画像処理装置に関する。
【背景技術】
【０００２】
画像処理の高速化を実現させるため、画像処理装置内部では処理別にＡＳＩＣ（Application Specific Integrated Circuit）等のハードウェアを配置する構成が採用される。
【０００３】
図１６に、一般的な画像処理装置１の機能的構成を示す。
画像処理装置１は、ＣＰＵ２、第１画像処理部３、メモリ制御部４、第２画像処理部５、メモリ６等を備えて構成される。
なお、画像処理装置１の周辺には、スキャナ部７、プリンタ部８、エンジン制御部９が配置される。
【０００４】
ＣＰＵ２と各部（３〜６）はシステムバスＳＢでパラレル接続され、各部（３〜６）は画像データバスＧＢ１又は画像データバスＧＢ２で接続される。また、メモリ制御部４とメモリ６とはメモリバスＭＢで接続される。
【０００５】
ＣＰＵ２は、図示しない演算処理部、レジスタ、バスインタフェース、制御部等により構成される。ＣＰＵ２は、システムバスＳＢを介してアドレスバス信号、データバス信号又は各種制御信号を各部（３〜６）に出力する。
【０００６】
各部（３〜６）は、高速処理が可能な画像処理専用のＡＳＩＣにより構成される。
各部（３〜６）は、システムバスＳＢを介してアドレスバス信号、データバス信号又は各種制御信号を入力するとともに、スキャナ部７から画像データを入力して画像処理する。
【０００７】
第１画像処理部３は、スキャナ部７からの画像データを入力してシェーディング補正、色変換処理、圧縮／伸張処理等の各種画像処理を行う。
第１画像処理部３は、画像データバスＧＢ１を介して、画像データをメモリ制御部４に出力する。
【０００８】
メモリ制御部４は、プリンタＶ−Ｖａｌｉｄ信号（以下、「ＶＶ信号」）を入力する。ＶＶ信号は、垂直画像領域有効信号である。
メモリ制御部４は入力されたＶＶ信号に同期して、メモリバスＭＢを介し、画像データをメモリ６との間で入出力する。
メモリ制御部４は画像データバスＧＢ２を介して、入力された画像データを第２画像処理部５に出力する。
【０００９】
第２画像処理部５は、画像データを入力するとともに、パッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号を入力する。
第２画像処理部５は、入力されたパッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号に同期して、パッチ画像を生成してプリンタ部８に出力する。
【００１０】
パッチ画像は、最大濃度補正や中間調補正を行うため、又は感光体や中間転写体のクリーニングを行うための画像である。パッチ画像を生成して各種の補正等を行う制御をプロセス制御という。プロセス制御は、高生産性及び安定画質が要求されるＰＯＤ（Print On Demand）市場において特に重要な役割を果たしている。
【００１１】
図１７に、第２画像処理部５の機能的構成を示す。
第２画像処理部５は、ＣＰＵ／ＩＦ部５１、パッチＡ生成部５２、ＰＷＭガンマ変換部５３、周波数変換部５４、パッチＢ生成部５５等を備えて構成される。
【００１２】
ＣＰＵ／ＩＦ部５１は、各部（５２〜５５）に接続されている。
各部（５２〜５５）は、ＣＰＵ／ＩＦ部５１を介してシステムバスＳＢと接続されており、アドレスバス信号、データバス信号又は各種制御信号を入出力する。
【００１３】
各部（５２〜５５）は、入力されたアドレスバス信号、データバス信号又は各種制御信号に基づいて、画像処理を行う。
【００１４】
パッチＡ生成部５２はパッチＶ−Ｖａｌｉｄ（Ａ）信号を入力し、パッチＢ生成部５５はパッチＶ−Ｖａｌｉｄ（Ｂ）信号を入力する。
パッチＡ生成部５２又はパッチＢ生成部５５は、入力された信号に同期して、互いに異なるパッチ画像を生成する。
【００１５】
第２画像処理部５は、パッチＡ生成部５２、ＰＷＭガンマ変換部５３、周波数変換部５４及びパッチＢ生成部５５を介し、入力された画像データ又はパッチ画像について画像処理を施し、その後プリンタ部８に出力する。
【００１６】
図１８に、プロセス制御において生成されるパッチ画像の概念図及び各種信号のタイミングチャートを示す。
パッチ画像の概念図では、感光体又は中間転写体が右から左に進行している様子を示しており、また、感光体等の上に潜像画像Ｇ１〜Ｇ３及びパッチ画像Ｐ１、Ｐ２が形成されている様子を示す。
画像Ｇ１〜画像Ｇ３は感光体上又は中間転写体上において用紙間隔に形成され、パッチ画像Ｐ１、Ｐ２は画像Ｇ１〜画像Ｇ３の各間（以下、「紙間」）に形成される。
【００１７】
タイミングチャートでは、ＶＶ信号、パッチＶ−Ｖａｌｉｄ信号、プリンタ部８に転送する画像データ、画像処理装置１の各部（３〜６）の動作を制御する制御信号、の関係を示している。
【００１８】
ＶＶ信号は、用紙間隔で有効となる。
ＣＰＵ２は、第２画像処理部５により、ＶＶ信号の有効時に画像Ｇ１〜画像Ｇ３の画像データについて画像処理する。
【００１９】
パッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号は、紙間で有効となる。
ＣＰＵ２は、第２画像処理部５により、パッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号の有効時にパッチ画像Ｐ１、Ｐ２を生成する。
【００２０】
画像Ｇ１〜画像Ｇ３は、ＶＶ信号の有効時にプリンタ部８に出力される。
また、パッチ画像Ｐ１、Ｐ２は、パッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号の有効時にプリンタ部８に出力される。
【００２１】
画像処理装置１の各部（３〜６）の動作を制御する制御信号は、ＶＶ信号の立ち下がり後から、パッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号の立ち上がり前までの間で有効となる。このわずかなタイミングで、ＣＰＵ２は画像処理動作を制御しなくてはならない。
【００２２】
近年、各部（３〜６）は高性能なＡＳＩＣで構成され、各部（３〜６）間で高速にデータを入出力することが可能となっている。一方、ＣＰＵ２と各部（３〜６）間は、一般的なシステムバスＳＢにより接続されているため、アクセススピードには限界がある。
【００２３】
特許文献１〜３によれば、バス幅を拡張して伝送レートを上げる技術が開示されている。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開平５−２６０４７９号公報
【特許文献２】特開平６−１３３２００号公報
【特許文献３】特開２００５−２６０６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
しかし、特許文献１〜３の技術では、予め定められたプリント基板上での改良が必要となり煩雑な作業が伴う。また、バス調停も困難である。
また、複雑でバリエーションのあるパッチ画像を生成する場合、例えばパッチ画像の種類ごとにＩＣを配置してハードウェア的にまかなう構成とするよりも、パッチ画像に用いるパターンデータをメモリに記憶してソフトウェア的に処理する構成とした方がよい。
【００２６】
本発明の課題は、複雑でバリエーションのあるパッチ画像を簡易かつ高速に生成し得る画像処理装置を提供することである。
【課題を解決するための手段】
【００２７】
本発明によれば、
プロセス制御用のパッチ画像を生成する画像処理装置において、
画像データを記憶するとともに、前記パッチ画像の生成に用いるパターンデータを記憶するメモリと、
前記メモリにメモリバスで接続され、前記メモリに記憶される画像データ又はパターンデータを読み取るメモリ制御部と、
前記メモリ制御部に画像データバスで接続され、前記メモリ制御部により読み取られた画像データ又はパターンデータを入力して画像処理を行う画像処理部と、
前記画像データバスを介して入出力される信号のブランク期間を検出するブランク検出部と、
前記メモリ、前記メモリ制御部、前記画像処理部及び前記ブランク検出部にシステムバスで接続され、前記メモリ、前記メモリ制御部、前記画像処理部及び前記ブランク検出部による処理を制御するＣＰＵと、
を備え、
前記ＣＰＵは、前記ブランク期間中に前記メモリに記憶されているパターンデータを変更し、かつ当該変更されたパターンデータを前記画像処理部に出力する場合、前記画像データバスを介して出力し、
前記画像処理部は、前記画像データバスを介して入力されたパターンデータに基づいて、前記パッチ画像を生成する画像処理装置、
が提供される。
【発明の効果】
【００２８】
本発明によれば、パッチ画像に用いるパターンデータをメモリに記憶する構成を有するため、複雑でバリエーションのあるパッチ画像をソフトウェアにより簡易に生成することができる。
また、パターンデータをシステムバス経由でなく、画像データバス経由でメモリから第２画像処理部に出力することができるため、パッチ画像を高速に生成することができる。
【図面の簡単な説明】
【００２９】
【図１】画像処理装置の機能的構成を示す。
【図２】システムバスにおける各種信号のタイミングチャートを示す。
【図３】画像データバスにおける各種信号のタイミングチャートを示す。
【図４】ブランク期間の概念図を示す。
【図５】画像データバスにおける各種信号のタイミングチャートを示す。
【図６】第２画像処理部の機能的構成を示す。
【図７】ＣＰＵ／ＩＦ部の機能的構成を示す。
【図８】ＩＦ回路の機能的構成を示す。
【図９】ＩＦ回路において入出力される各種信号のタイミングチャートを示す。
【図１０】ブランク検出部の回路図を示す。
【図１１】セレクタの回路図とテーブルを示す。
【図１２】ブランク検出部の回路図を示す。
【図１３】ブランク検出部の回路図を示す。
【図１４】ブランク検出部の回路図を示す。
【図１５】比較回路の回路図を示す。
【図１６】一般的な画像処理装置の機能的構成を示す。
【図１７】一般的な画像処理部の機能的構成を示す。
【図１８】一般的なプロセス制御において生成されるパッチ画像の概念図及び各信号のタイミングチャートを示す。
【発明を実施するための形態】
【００３０】
図１に、本実施形態における画像処理装置１０の機能的構成を示す。
画像処理装置１０は、ＣＰＵ２０、第１画像処理部３０、メモリ制御部４０、第２画像処理部５０、ブランク検出部６０、メモリ７０等を備えて構成される。
【００３１】
ＣＰＵ２０と各部（３０〜７０）はシステムバスＳＢでパラレル接続され、各部（３０〜７０）は画像データバスＧＢ１又は画像データバスＧＢ２により接続される。また、メモリ制御部４０とメモリ７０とはメモリバスＭＢで接続される。
【００３２】
ＣＰＵ２０は、図示しない演算処理部、レジスタ、バスインタフェース、制御部等により構成される。ＣＰＵ２０は、システムバスＳＢを介して、アドレスバス信号、データバス信号又は各種制御信号を各部（３０〜７０）に出力する。
【００３３】
図２に、システムバスＳＢにおける各種信号のタイミングチャートを示す。
各種信号には、アドレスバス信号、データバス信号、各種制御信号（チップセレクト信号、ライトイネーブル信号、リードイネーブル信号）が含まれる。
【００３４】
アドレスバス信号は、データの出力先（書き込み先）又は入力先（読み取り先）を指定する信号である。
データバス信号は、書き込み又は読み取り対象となる信号である。
【００３５】
チップセレクト信号は、アドレスバス信号やデータバス信号のやり取りを行うデバイスを指定する信号である。
【００３６】
ライトイネーブル信号は、データの書き込みを許可する信号である。リードイネーブル信号は、データの読み取りを許可する信号である。以下、ライトイネーブル信号又はリードイネーブル信号を総称して「ＥＮＢ信号」として説明する。
【００３７】
図１に戻り、各部（３０〜７０）は、高速処理が可能な画像処理専用のＡＳＩＣにより構成され、システムバスＳＢを介して図２に示すアドレスバス信号、データバス信号又は各種制御信号を入力する。
【００３８】
第１画像処理部３０は、スキャナ部７からの画像データを入力してシェーディング補正、色変換処理、圧縮／伸張処理等の各種画像処理を行う。
第１画像処理部３０は、画像データバスＧＢ１を介して、画像データをメモリ制御部４０に出力する。
【００３９】
図３に、画像データバスＧＢ１における各種信号のタイミングチャートを示す。
タイミングチャートＴ１はＶＶ信号を示しており、タイミングチャートＴ２はＶＶ信号の有効時におけるＩｎｄｅｘ信号及びＨＶ信号を示す。
【００４０】
ＶＶ信号は、プリンタＶ−Ｖａｌｉｄ信号の略であり、垂直画像領域有効信号である。「垂直画像領域」は用紙の副走査方向又は長手方向をいう。
ＶＶ信号は、用紙間隔で有効となる。
【００４１】
Ｉｎｄｅｘ信号は、画像データの書き出し位置を指定する信号である。
ＨＶ信号は、水平画像領域有効信号である。「水平画像領域」は用紙の主走査方向をいう。
【００４２】
タイムチャートＴ３はＩｎｄｅｘ信号又はＨＶ信号の有効時におけるクロック信号（以下、「ＣＬＫ信号」）及び画像データを示す。
画像データバスＧＢ１では、以上のような各種信号が入出力される。
【００４３】
図１に戻り、メモリ制御部４０は、画像データバスＧＢ１を介して、画像データを入力する。
また、メモリ制御部４０は、ブランク検出部６０を介してＶＶ信号及びＥＮＢ信号を入力する。
【００４４】
メモリ制御部４０は、メモリバスＭＢを介して、入力された画像データをメモリ７０に書き込み、又はメモリ７０から画像データを読み取る。
メモリ制御部４０は、画像データバスＧＢ２を介して、読み取られた画像データを第２画像処理部５０に出力する。
【００４５】
また、ブランク期間中において、メモリ制御部４０はメモリ７０から第２画像処理部５０の設定データ（レジスタデータ）を読み取る。レジスタデータには、パッチ画像に用いるパターンデータが含まれる。
【００４６】
ここで、ブランク期間とは、ＶＶ信号は有効であるがＨＶ信号が有効でない期間（以下、「ブランク期間Ａ１、ブランク期間Ａ２」）、又はＶＶ信号が有効でない期間（以下、「ブランク期間Ｂ」）をいう。
【００４７】
図４に、ブランク期間の概念図を示す。
図４に示す概念図は、ブランク期間、感光体等に形成された画像Ｇ１、Ｇ２、パッチ画像Ｐ１、Ｐ２、及び同期信号（ＶＶ信号、ＨＶ信号、Ｉｎｄｅｘ信号）を示す。
【００４８】
ブランク期間Ａ１、Ａ２は、画像Ｇ１、Ｇ２の副走査方向に延びて存在する期間であり、ＶＶ信号の有効時であってＨＶ信号が有効でない期間である。
ブランク期間Ｂは、画像Ｇ１、Ｇ２の主走査方向に延びて存在する期間であり、ＶＶ信号が有効でない期間である。
【００４９】
図１に戻り、メモリ制御部４０は、画像データバスＧＢ２を介して、各種信号を第２画像処理部５０に出力する。
【００５０】
図５に、画像データバスＧＢ２における各種信号のタイミングチャートを示す。
ＶＶ信号、Ｉｎｄｅｘ信号、画像データについては、図３に示した画像データバスＧＢ１のものと同様であるため説明を省略する。
【００５１】
タイミングチャートＴ４は、ブランク信号Ａ１及びブランク信号Ａ２が有効時の各種信号のタイミングチャートを示している。
【００５２】
ブランク信号Ａ１、Ａ２は、ブランク期間Ａ１、Ａ２に対応して有効となる。つまり、ブランク信号Ａ１、Ａ２は、ＶＶ信号が有効であってＨＶ信号が有効でない期間に有効となる。
【００５３】
ブランク信号Ａ１、Ａ２の有効時であって、ＥＮＢ信号の有効時に、レジスタデータが入出力される。
【００５４】
タイミングチャートＴ５は、ブランク信号Ｂ有効時の各種信号のタイミングチャートを示している。
ブランク信号Ｂは、ブランク期間Ｂに対応して有効となる。つまり、ブランク信号Ｂは、ＶＶ信号が有効でない期間に有効となる。
ブランク信号Ｂ有効時であって、ＥＮＢ信号の有効時に、レジスタデータが入出力される。
画像データバスＧＢ２では、以上のような各種信号が入出力される。
【００５５】
図１に戻り、第２画像処理部５０は、画像データバスＧＢ２を介して、各種信号（図５参照）を入力する。
また、第２画像処理部５０は、エンジン制御部９から出力されたパッチＶ−Ｖａｌｉｄ（Ａ）信号又はパッチＶ−Ｖａｌｉｄ（Ｂ）信号を入力する。
なお、エンジン制御部９は、画像処理装置１０やスキャナ部７及びプリンタ部８等の画像形成動作に関する各部を制御する制御部である。
【００５６】
図６に、第２画像処理部５０の機能的構成を示す。
第２画像処理部５０は、ＣＰＵ／ＩＦ部５０１、ＩＦ回路５０２、パッチＡ生成部５０３、ＰＷＭガンマ変換部５０４、周波数変換部５０５、パッチＢ生成部５０６等を備えて構成される。
【００５７】
ＣＰＵ／ＩＦ部５０１は、各部（５０２〜５０６）に接続されている。
図７に、ＣＰＵ／ＩＦ部５０１の機能的構成を示す。
【００５８】
ＣＰＵ／ＩＦ部５０１は、セレクタ５０１ａ〜５０１ｄ、レジスタ回路５０１ｅを備えて構成される。
セレクタ５０１ａ〜５０１ｄは、システムバスＳＢからの各種信号（アドレスバス信号、データバス信号、制御信号）又は内部ＩＦ回路からの各種信号の何れかをセレクトし、レジスタ回路５０１ｅに出力する。
【００５９】
レジスタ回路５０１ｅは、セレクタ５０１ａ〜５０１ｄにより出力された信号を入力し、第２画像処理部５０の各部（５０３〜５０６）に出力する。
【００６０】
図６に戻り、各部（５０２〜５０６）は、ＣＰＵ／ＩＦ部５０１を介してシステムバスＳＢと接続されており、アドレスバス信号、データバス信号又は各種制御信号を入出力する。
【００６１】
ＩＦ回路５０２は、画像データバスＧＢ２を介して、画像データ、ＶＶ信号、ＨＶ信号、Ｉｎｄｅｘ信号を入力する。
【００６２】
図８に、ＩＦ回路５０２の回路図を示す。
ＩＦ回路５０２は、タイミング調整部５０２ａ〜５０２ｃ、ＡＬＥ発生回路５０２ｄ、カウンタクリア回路５０２ｅ等を備えて構成される。
【００６３】
図９に、ＩＦ回路５０２において入出力される各種信号のタイミングチャートを示す。
図９に示すタイミングチャートは、ブランク信号Ａ１有効時のタイミングチャートである。
ＩＦ回路５０２は、入力された信号のうち、第２画像処理部５０のレジスタデータと他の信号（ＶＶ信号、ＨＶ信号、Ｉｎｄｅｘ信号及び画像データ）とを区別する。そして、ＩＦ回路５０２は、レジスタデータをＣＰＵ／ＩＦ部５０１に出力し、他の信号を下流の各部（５０３〜５０６）に出力する。
以下、詳細な処理内容について説明する。
【００６４】
ＩＦ回路５０２は、Ｉｎｄｅｘ信号の立ち下がりを検出してＡＬＥ信号を生成し、ＡＬＥ信号により画像データバスＧＢ２の先頭アドレスに相当するデータをラッチし、内部アドレスカウンタに先頭アドレスを取り込む。
なお、ブランク信号Ａ２有効時であれば、ＩＦ回路５０２はＨＶ信号の立ち下がり時にＡＬＥ信号を生成する。
【００６５】
ＩＦ回路５０２は、内部アドレスカウンタをスタートするタイミングと順次連なるレジスタデータのタイミングとを調整し、アドレスカウンタをインクリメントする。同時に、ＩＦ回路５０２はレジスタ書き込みのＥＮＢ信号を生成する。
このとき生成されるＥＮＢ信号は、チップセレクト信号に相当する信号とライトイネーブル信号に相当する信号である。
【００６６】
ＩＦ回路５０２は、内部アドレスカウンタ、これに同期させたレジスタデータ、ＥＮＢ信号をＣＰＵ／ＩＦ部５０１に出力する。
また、ＩＦ回路５０２は、ＶＶ信号、ＨＶ信号、Ｉｎｄｅｘ信号、画像データを下流の各部（５０３〜５０６）に出力する。
【００６７】
図６に戻り、パッチＡ生成部５０３は、ＩＦ回路５０２から出力された各種信号を入力する。また、パッチＡ生成部５０３は、エンジン制御部９から出力されたパッチＶ−Ｖａｌｉｄ（Ａ）信号を入力する。
パッチＡ生成部５０３は、入力された各種信号に基づいて、パッチ画像を生成する。
【００６８】
ＰＷＭガンマ変換部５０４は、入力された画像データに対し、ガンマ補正等を行う。
周波数変換部５０５は、入力された画像データに対し、周波数変換を行う。
【００６９】
パッチＢ生成部５０６は、ＣＰＵ／ＩＦ部５０１又は周波数変換部５０５から出力された各種信号を入力する。また、パッチＢ生成部５０６は、エンジン制御部９から出力されたパッチＶ−Ｖａｌｉｄ（Ｂ）信号を入力する。
【００７０】
パッチＢ生成部５０６は、入力された各種信号に基づいて、パッチ画像を生成する。
なお、パッチＢ生成部５０６により生成されるパッチ画像とパッチＡ生成部５０３により生成されるパッチ画像とは種類が異なり、生成される目的も異なる。
【００７１】
図１に戻り、ブランク検出部６０は、エンジン制御部９から出力されたＶＶ信号、パッチＶ−Ｖａｌｉｄ（Ａ）信号及びパッチＶ−Ｖａｌｉｄ（Ｂ）信号を入力する。また、ブランク検出部６０は、システムバスＳＢを介してアドレス、データ、制御信号を入力する。更に、ブランク検出部６０は、画像データバスＧＢ２において入出力される同期信号を入力する。ここで入力される同期信号はＩｎｄｅｘ信号及びＨＶ信号（水平画像領域有効信号）である。
【００７２】
図１０に、ブランク検出部６０の回路図を示す。
ブランク検出部６０は、ＣＰＵ／ＩＦ部６０１、セレクタ６０２、ブランク期間Ａ１検出部６０３、ブランク期間Ａ２検出部６０４、ブランク期間Ｂ検出部６０５、比較回路６０６等を備えて構成される。
ブランク検出部６０は、入力された同期信号（Ｉｎｄｅｘ信号、ＨＶ信号、ＶＶ信号）等に基づいて、ブランク期間Ａ１、ブランク期間Ａ２、又はブランク期間Ｂを検出する。
【００７３】
ＣＰＵ／ＩＦ部６０１は、システムバスＳＢを介して入力されたアドレスバス信号、データ、制御信号からセレクタ信号を生成し、生成されたセレクタ信号をセレクタ６０２に出力する。また、ＣＰＵ／ＩＦ部６０１は、比較データ及びクリア信号を生成して比較回路６０６に出力する。
【００７４】
図１１に、セレクタ６０２についての入出力信号とテーブルＴ６を示す。
セレクタ６０２は、セレクタ信号、ブランク信号Ａ１、ブランク信号Ａ２及びブランク信号Ｂを入力する。
セレクタ６０２は、ＣＰＵ／ＩＦ部６０１から出力されたセレクタ信号とテーブルＴ６に基づいて、入力信号（ブランク信号Ａ１、ブランク信号Ａ２、ブランク信号Ｂ）の制御を行い、ＥＮＢ信号を出力する。
【００７５】
図１２に、ブランク期間Ａ１検出部６０３の回路図を示す。
ブランク期間Ａ１検出部６０３は、同期信号（Ｉｎｄｅｘ信号、ＨＶ信号、ＶＶ信号）を入力し、ＶＶ信号有効時において、Ｉｎｄｅｘ信号の立ち下がりエッジとＨＶ信号の立ち上がりエッジとを検出する。
ブランク期間Ａ１検出部６０３は、検出されたエッジ間をブランク期間Ａ１としたブランク信号Ａ１を出力する。
【００７６】
図１３に、ブランク期間Ａ２検出部６０４の回路図を示す。
ブランク期間Ａ２検出部６０４は、同期信号（Ｉｎｄｅｘ信号、ＨＶ信号、ＶＶ信号）を入力し、ＶＶ信号有効時において、ＨＶ信号の立ち下がりエッジとＩｎｄｅｘ信号の立ち上がりエッジとを検出する。
ブランク期間Ａ２検出部６０４は、検出されたエッジ間をブランク期間Ａ２としたプランク信号Ａ２を出力する。
【００７７】
図１４に、ブランク期間Ｂ検出部６０５の回路図を示す。
ブランク期間Ｂ検出部６０５は、同期信号（Ｉｎｄｅｘ信号、ＨＶ信号、パッチＶ−Ｖａｌｉｄ（Ａ）、（Ｂ）信号）を入力し、ＶＶ信号及びパッチＶ−Ｖａｌｉｄ（Ａ）、（Ｂ）信号が有効でない期間をブランク期間Ｂとしたブランク信号Ｂを出力する。
ブランク期間Ｂ検出部６０５は、Ｉｎｄｅｘ信号の立ち下がりエッジに同期させてブランク信号Ｂを出力する。
【００７８】
図１５に、比較回路６０６の回路図を示す。
比較回路６０６は、ＣＰＵ／ＩＦ部６０１から出力された比較データ及びクリア信号を入力する。また、比較回路６０６は、Ｉｎｄｅｘ信号及びブランク信号Ｂを入力する。
【００７９】
比較回路６０６は、ブランク信号Ｂ有効時にＩｎｄｅｘ信号の有効回数（ブランク回数）をカウントし、予めＣＰＵ／ＩＦ部６０１において定められた回数（比較データ）と比較する。
比較回路６０６は、比較結果を示す信号をＣＰＵ／ＩＦ部６０１に出力する。
【００８０】
ＣＰＵ／ＩＦ部６０１は、比較結果を示す信号を入力し、入力された信号をＣＰＵ２０に出力する。
カウントされたブランク回数の方が比較データよりも多い場合、ＣＰＵ２０は画像データバスＧＢ２を介して第２画像処理部５０のレジスタデータ（パターンデータ含む）を設定／変更する。なお、一般に、画像形成動作中にはカウントされるブランク回数が比較データよりも多くなる。
【００８１】
カウントされたブランク回数の方が比較データよりも少ない場合、ＣＰＵ２０はシステムバスＳＢを介して第２画像処理部５０のレジスタデータ（パターンデータ含む）を設定／変更する。
【００８２】
以上のように、本実施形態によれば、第２画像処理部５０のレジスタデータをメモリ７０に記憶することができる。なお、レジスタデータにはパターンデータが含まれる。更に、メモリ７０に記憶されるパターンデータを変更して第２画像処理部５０に出力する場合、画像データバスＧＢ２を介して出力することができる。システムバスＳＢを介して出力する場合と比較して、処理の高速化を図ることができる。
【００８３】
また、画像データバスＧＢ２は、画像データとともに同期信号（ＣＬＫ信号、Ｉｎｄｅｘ信号、ＶＶ信号、ＨＶ信号）を入出力することができる。
【００８４】
また、ブランク期間について、副走査方向に延びるブランク期間Ａ１、Ａ２と主走査方向に延びるブランク期間Ｂとを区別して検出することができる。
【００８５】
また、メモリ７０に記憶されているパターンデータを変更する際、ブランク回数が多い場合は画像データバスＧＢ２を介して変更でき、ブランク回数が少ない場合は通常通りシステムバスＳＢを介して変更することができる。
【００８６】
また、メモリ７０に記憶されているパターンデータを変更する際、画像形成動作中の場合は画像データバスＧＢ２を介して変更でき、画像形成動作中でない場合はシステムバスＳＢを介して変更することができる。
【符号の説明】
【００８７】
１０ 画像処理装置
２０ ＣＰＵ
３０ 第１画像処理部
４０ メモリ制御部
５０ 第２画像処理部
６０ ブランク検出部
７０ メモリ
ＳＢ システムバス
ＧＢ１ 画像データバス
ＧＢ２ 画像データバス
ＭＢ メモリバス
【特許請求の範囲】
【請求項１】
プロセス制御用のパッチ画像を生成する画像処理装置において、
画像データを記憶するとともに、前記パッチ画像の生成に用いるパターンデータを記憶するメモリと、
前記メモリにメモリバスで接続され、前記メモリに記憶される画像データ又はパターンデータを読み取るメモリ制御部と、
前記メモリ制御部に画像データバスで接続され、前記メモリ制御部により読み取られた画像データ又はパターンデータを入力して画像処理を行う画像処理部と、
前記画像データバスを介して入出力される信号のブランク期間を検出するブランク検出部と、
前記メモリ、前記メモリ制御部、前記画像処理部及び前記ブランク検出部にシステムバスで接続され、前記メモリ、前記メモリ制御部、前記画像処理部及び前記ブランク検出部による処理を制御するＣＰＵと、
を備え、
前記ＣＰＵは、前記ブランク期間中に前記メモリに記憶されているパターンデータを変更して前記画像処理部に出力する場合、前記システムバス又は前記画像データバスを介して出力し、
前記画像処理部は、前記システムバス又は前記画像データバスを介して入力されたパターンデータに基づいて、前記パッチ画像を生成する画像処理装置。
【請求項２】
前記画像データバスは、画像データ及び同期信号を含むパラレルバスであり、
前記同期信号は、クロック信号、Ｉｎｄｅｘ信号、垂直領域有効信号、水平領域有効信号、を含む請求項１に記載の画像処理装置。
【請求項３】
前記ブランク検出部は、前記画像データバスに含まれる垂直領域有効信号及び水平領域有効信号に基づいて、前記垂直領域有効信号が有効でないブランク期間と前記垂直領域有効信号が有効であって前記水平領域有効信号が有効でないブランク期間とを区別して、当該２つのブランク期間を検出する請求項２に記載の画像処理装置。
【請求項４】
前記ブランク検出部は、比較部を備え、
前記比較部は、前記ＣＰＵにおいて予め定められた比較値と前記検出されたブランク期間の検出回数とを比較するとともに、当該比較の結果を示す信号を前記ＣＰＵに出力し、
前記ＣＰＵは、前記比較の結果を示す信号に基づき、前記検出されたブランク期間の検出回数が前記予め定められた比較値よりも大きい場合は前記画像データバスを介して前記パターンデータを変更し、前記検出されたブランク期間の検出回数が前記予め定められた比較値よりも小さい場合は前記システムバスを介して前記パターンデータを変更する請求項１〜３の何れか１項に記載の画像処理装置。
【請求項５】
前記ＣＰＵは、画像形成動作中の場合は前記画像データバスを介して前記パターンデータを変更し、画像形成動作中でない場合は前記システムバスを介して前記パターンデータを変更する請求項１〜４の何れか１項に記載の画像処理装置。
【請求項１】
プロセス制御用のパッチ画像を生成する画像処理装置において、
画像データを記憶するとともに、前記パッチ画像の生成に用いるパターンデータを記憶するメモリと、
前記メモリにメモリバスで接続され、前記メモリに記憶される画像データ又はパターンデータを読み取るメモリ制御部と、
前記メモリ制御部に画像データバスで接続され、前記メモリ制御部により読み取られた画像データ又はパターンデータを入力して画像処理を行う画像処理部と、
前記画像データバスを介して入出力される信号のブランク期間を検出するブランク検出部と、
前記メモリ、前記メモリ制御部、前記画像処理部及び前記ブランク検出部にシステムバスで接続され、前記メモリ、前記メモリ制御部、前記画像処理部及び前記ブランク検出部による処理を制御するＣＰＵと、
を備え、
前記ＣＰＵは、前記ブランク期間中に前記メモリに記憶されているパターンデータを変更して前記画像処理部に出力する場合、前記システムバス又は前記画像データバスを介して出力し、
前記画像処理部は、前記システムバス又は前記画像データバスを介して入力されたパターンデータに基づいて、前記パッチ画像を生成する画像処理装置。
【請求項２】
前記画像データバスは、画像データ及び同期信号を含むパラレルバスであり、
前記同期信号は、クロック信号、Ｉｎｄｅｘ信号、垂直領域有効信号、水平領域有効信号、を含む請求項１に記載の画像処理装置。
【請求項３】
前記ブランク検出部は、前記画像データバスに含まれる垂直領域有効信号及び水平領域有効信号に基づいて、前記垂直領域有効信号が有効でないブランク期間と前記垂直領域有効信号が有効であって前記水平領域有効信号が有効でないブランク期間とを区別して、当該２つのブランク期間を検出する請求項２に記載の画像処理装置。
【請求項４】
前記ブランク検出部は、比較部を備え、
前記比較部は、前記ＣＰＵにおいて予め定められた比較値と前記検出されたブランク期間の検出回数とを比較するとともに、当該比較の結果を示す信号を前記ＣＰＵに出力し、
前記ＣＰＵは、前記比較の結果を示す信号に基づき、前記検出されたブランク期間の検出回数が前記予め定められた比較値よりも大きい場合は前記画像データバスを介して前記パターンデータを変更し、前記検出されたブランク期間の検出回数が前記予め定められた比較値よりも小さい場合は前記システムバスを介して前記パターンデータを変更する請求項１〜３の何れか１項に記載の画像処理装置。
【請求項５】
前記ＣＰＵは、画像形成動作中の場合は前記画像データバスを介して前記パターンデータを変更し、画像形成動作中でない場合は前記システムバスを介して前記パターンデータを変更する請求項１〜４の何れか１項に記載の画像処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１０−２４７４１６（Ｐ２０１０−２４７４１６Ａ）
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願番号】特願２００９−９８７５９（Ｐ２００９−９８７５９）
【出願日】平成２１年４月１５日（２００９．４．１５）
【出願人】（３０３０００３７２）コニカミノルタビジネステクノロジーズ株式会社 (12,802)
【Ｆターム（参考）】
【公開日】平成２２年１１月４日（２０１０．１１．４）
【国際特許分類】
【出願日】平成２１年４月１５日（２００９．４．１５）
【出願人】（３０３０００３７２）コニカミノルタビジネステクノロジーズ株式会社 (12,802)
【Ｆターム（参考）】
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