相変化メモリおよびその製造方法
【課題】 記憶セルのサイズが小さくなった場合にも、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることを可能にする。
【解決手段】 第１の電極１１と、第１の電極上に設けられた略同一形状を有する少なくとも２個の導電体１３を有し、これらの導電体が導電体よりも高抵抗な高抵抗膜１２によって隔てられている導電部と、導電部上に設けられ、第１の比抵抗を有する第１の相状態と、第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料を有する記録層１４と、記録層上に設けられた第２の電極１５と、を備えた記憶セル１を有している。
【解決手段】 第１の電極１１と、第１の電極上に設けられた略同一形状を有する少なくとも２個の導電体１３を有し、これらの導電体が導電体よりも高抵抗な高抵抗膜１２によって隔てられている導電部と、導電部上に設けられ、第１の比抵抗を有する第１の相状態と、第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料を有する記録層１４と、記録層上に設けられた第２の電極１５と、を備えた記憶セル１を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１の相状態と第２の相状態との間を相変化可能な相変化材料を記憶セルに用いた相変化メモリおよびその製造方法に関する。
【背景技術】
【０００２】
電流などの電気エネルギーの印加によって情報を記録または消去可能な相変化メモリが知られている。相変化メモリに用いられる記録層の材料は、電気エネルギーの印加による温度上昇に起因して結晶相と非結晶相との間で可逆的な相変化を生じる。通常、結晶相の電気抵抗（または比抵抗）は低く、非結晶相の電気抵抗（または比抵抗）は高い。相変化メモリとは、このような結晶相と非結晶相との間の電気抵抗（または比抵抗）の違いを利用して情報を記録再生するメモリである。したがって、相変化する２状態が結晶相と非結晶相でなく、秩序化された非結晶相とこれよりも秩序が乱れた非結晶相であっても、その２つの相の間で十分な抵抗の変化が生じればよいことが知られている。
【０００３】
相変化メモリは一般に、下部電極と、この下部電極上に設けられた導電部と、この導電部上に設けられた相変化材料からなる記録層と、この記録層上に設けられた上部電極とを有する記憶セルを備えている。また、下部および上部電極や導電部に比べて相変化材料からなる記録層の熱伝導率は小さいことが知られている。したがって、記憶セルの導電部近傍のみが温度上昇するように電流を印加しても、相変化材料からなる記録層内に熱がこもるために、相変化材料からなる記録層内で温度上昇が生じる領域は導電部よりも大きな領域となってしまう。その結果、記億セルサイズを小さくして更なる容量増大を目指した場合に、不必要な部分まで加熱することになり必要な電流量を小さくできない、隣接記憶セル間の熱的影響が無視できなくなる、という問題点があった。この問題を解決するために、外形が四角形でかつ中央部に四角形の穴が開いた面を記録層側にそれぞれ有する同一形状の二つの導電部を絶縁膜を介して並列に配置し、上記二つの導電部のそれぞれの上記面の一部と接触し導電部側の断面積が最小となるように記録層を構成することにより、導電部と記録層との接触面積を十分に小さくすることが知られている（例えば、非特許文献１参照）。
【非特許文献１】E. Varesi et al.、"Advance in Phase Change Memory Technology"、Proceedings of EPCOS 2004、paper 16、http://www.epcos.org/E_PCOS04.htm.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の非特許文献１のように、複数の導電部が相変化材料からなる記録層に接して設けられている場合には、導電部同士の位置関係を各記憶セル間で同一にしないと、記憶セル間で同一の特性を得ることが困難になる。このような記憶セル間の特性の制御は、記憶セルのサイズが小さいほど、つまり大容量メモリを実現しようとするほど、導電部のサイズも小さくなるため困難であるという問題点があった。
【０００５】
本発明は、上記事情を考慮してなされたものであって、記憶セルのサイズが小さくなった場合にも、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることのできる相変化メモリおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様による相変化メモリは、第１の電極と、前記第１の電極上に設けられた略同一形状を有する少なくとも２個の導電体を有し、これらの導電体が前記導電体よりも高抵抗な高抵抗膜によって隔てられている導電部と、前記導電部上に設けられ、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料を有する記録層と、前記記録層上に設けられた第２の電極と、を備えた記憶セルを有していることを特徴とする。
【０００７】
また、本発明の第２の態様による相変化メモリの製造方法は、第１の電極を形成する工程と、前記第１の電極上に導電層を形成する工程と、前記導電層上に第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層を形成する工程と、前記第１のポリマー相を選択的に除去することにより前記ブロックコポリマー層の表面に複数の凹部を形成する工程と、前記凹部をマスクとして前記導電層をエッチング処理することにより、前記ブロックコポリマー層の前記配列構造に対応した複数の導電体を形成する工程と、前記複数の導電体間に前記導電体よりも高抵抗な高抵抗膜を形成する工程と、前記複数の導電体および前記高抵抗膜上に、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料層を形成する工程と、前記相変化材料層上に第２の電極を形成する工程と、を備えたことを特徴とする。
【０００８】
また、本発明の第３の態様による相変化メモリの製造方法は、第１の電極を形成する工程と、前記第１の電極上に導電層を形成する工程と、前記導電層上に転写層を形成する工程と、 前記転写層上に、第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層を形成する工程と、前記第１のポリマー相を選択的に除去することにより、前記ブロックコポリマー層の表面に複数の凹部を形成する工程と、前記複数の凹部をマスクとして前記ブロックコポリマー層および前記転写層をエッチングすることにより、前記ブロックコポリマー層の前記配列構造に応じたパターンを前記転写層に形成する工程と、前記転写層をマスクとしてエッチング処理することにより、前記ブロックコポリマー層の前記配列構造に対応した複数の導電体を形成する工程と、前記複数の導電体間に前記導電体よりも高抵抗な高抵抗膜を形成する工程と、前記複数の導電体および前記高抵抗膜上に、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料層を形成する工程と、第２の電極を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、記憶セルのサイズが小さくなった場合にも、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明にかかる相変化メモリおよびその製造方法の実施形態を図面を参照して詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。
【００１１】
本発明の各実施形態においては、相変化材料からなる記録層に接して略規則的に配置された導電体を形成し、相変化材料からなる記録層内での熱の拡散を利用することにより、下部電極と上部電極間に小さな電流を流した場合にも、相変化材料からなる記録層に相変化が生じるような構成としている。ここで、「略規則的と配置された」、とは以下のいずれかで代表されるような場合を示す。（１）特定の断面を考慮したとき、上記断面内の１軸方向に略等間隔で構成要素（導電体）が配置され、かつこれとは異なるもう１つの軸方向にも略等間隔で構成要素（導電体）が配置されている。（２）特定の断面を考慮したとき、全ての構成要素（導電体）が、最近接の構成要素（導電体）との距離が略一定となるように配置されている。
【００１２】
（第１実施形態）
本発明の第１実施形態による相変化メモリを図１乃至図３を参照して説明する。本実施形態の相変化メモリは、図３に示すように、複数のワード線ＷＬｉ（ｉ＝１，・・・）と、これらのワード線に交差する複数のアドレス線ＡＤＤｊ（ｊ＝１，・・・）と、各ワード線と各アドレス線の交差領域に設けられる記憶セル１とを備えている。記憶セル１は一端が対応するワード線に直接接続され、他端がセル選択用のトランジスタ１０を介して対応するアドレス線に接続されている。なお、トランジスタ１０を選択するための列選択線Ｒｏｗｉ（ｉ＝１，・・・）が設けられており、トランジスタ１０のゲートは対応する列選択線Ｒｏｗｉ（ｉ＝１，・・・）に接続されている。トランジスタの代わりにダイオードを用いてもよい。この場合、列選択線Ｒｏｗｉ（ｉ＝１，・・・）は不要となる。
本実施形態による相変化メモリの記憶セル１の断面を図２に示す。この記憶セル１は、下部電極１１と、下部電極１１上に設けられ絶縁膜１２によって隔てられた導電体１３と、導電体１３上に設けられ相変化材料からなる記録層１４と、記録層１４上に設けられた上部電極１５とを備えている。相変化材料からなる記録層１４は全ての記憶セルにまたがって一様に広がるように形成されている。なお、上部電極１５の側部は絶縁膜１６によって覆われている。下部電極１１は図３に示すセル選択用のトランジスタ１０を介してアドレス線に直列接続され、上部電極１５はワード線に直接接続されている。
【００１３】
図２に示す記憶セル１において、下部電極１１と上部電極１５との間に電圧を印加し、下部電極１１から導電体１３および相変化材料からなる記録層１４を介して、上部電極１５に電流を流すことにより、記録層１４の相変化材料の融点付近（例えば６００℃程度）まで加熱すると、相変化材料層１４は非結晶相（高抵抗相）に変化し、電圧の印加を止めてもこの状態が維持される。このとき、高抵抗相での抵抗は典型的には１００ｋΩである。同様に、下部電極１１と上部電極１５との間に電圧を印加して、記録層１４の相変化材料の結晶化に適した温度付近（例えば１３０℃）まで加熱すると、記録層１４の相変化材料は結晶相（低抵抗相）に変化し、加熱を止めてもこの状態が維持される。このとき、低抵抗相での抵抗は典型的には２ｋΩである。
【００１４】
このように、下部電極１１と上部電極１５との間に電圧を印加して、導電体１３および相変化材料からなる記録層１４を加熱することにより、下部電極１１と上部電極１５との間の電気抵抗を変化させることができる。
【００１５】
記憶セル１内の記録層１４が結晶相であるか、非結晶相であるかは、上下電極１１、１５間に記録層１４が結晶化も非結晶化も生じない程度の低電圧を印加し、電極間の電圧あるいは電流を読み取ることによって知ることができる。このため、結晶相の状態と非結晶相の状態を０と１または１と０に対応させることにより、１つの記憶セル１を用いて１ビットの情報を記録再生することが可能である。あるいは、結晶相と非結晶相との抵抗変化が十分に大きい場合には、１つの記憶セルを用いて多ビットのデータを記録再生することもできる。
【００１６】
次に、本実施形態による相変化メモリの記憶セル１の導電体１３の配置を図２を参照して説明する。図２は、図１に示す記憶セル１を下部電極１１側から見た図である。上下電極１１、１５の重なり領域１７内にのみ、略同一の形状を有する導電体１３が配置されている。図３では、重なり領域１７は略正方形状であり、その２辺の方向のいずれにも導電体１３が２以上配列された構造を有する。導電体１３は２方向のうちの少なくとも１つの方向に、２以上１０程度以下配列されていることが好ましい。導電体１３が２個より少なくなると、低電流化の効果が得られにくく、逆に導電体１３が１０個を超えると、導電体１３のサイズ（直径Ｌ）が小さくなりすぎて下部電極１１から導電体１３に電流が流れにくくなるという問題がある。
【００１７】
本実施形態においては、図１からわかるように相変化材料からなる記録層１４は全ての記憶セルにまたがって一様に広がるように形成されているが、図４に示すように、相変化材料からなる記録層１４を下部電極１１、あるいは上部電極１６と同一の形状に加工して、相変化材料からなる記録層１４の周りに絶縁膜１６を配置すれば、隣接記憶セル間の熱的影響をより低減することが可能である。
【００１８】
本実施形態に係る記憶セル１の導電体１３の好ましい大きさと、好ましい配置を説明する。図１および図２に示すような導電体１３を有する記憶セル１の上下電極１１、１５間に電圧を印加した場合、導電体１３の電荷移動度と電荷の拡散係数の比が十分大きいときは、下部電極１１から導電体１３を通してのみ相変化材料からなる記録層１４に電流が流れる。言い換えれば、電流が局在化する。記録層１４が非晶質であるときは、結晶相にあるときと比べて、電荷移動度の拡散係数に対する比が小さくなるので、より電流の局在化が妨げられやすい。これを考慮した好ましい導電体１３の大きさと配置は次のとおりである。隣接する導電体１３間の最短距離の平均値をｄ、隣接する導電体１３の中心間の距離の平均値をｘとしたとき、比ｘ／ｄが１．５以上であることが好ましく、比ｘ／ｄが２あるいはそれ以上であることが特に好ましい。比ｘ／ｄが１．５より小さいときは、隣接する導電体１３同士が近いため、電場が隣接する複数の導電体１３にまたがって形成され、電流の局在化が妨げられる。
【００１９】
上記の好ましい大きさと配置を採用した場合は、電流が局在化し、ジュール熱は電流パスに沿って選択的に生じる。それが熱伝導率の低い相変化材料からなる記録層１４内を拡散して重なり領域１７内の相変化材料からなる記録層１４全体が加熱されることになる。
【００２０】
このようにして相変化材料の一部を加熱したときに、相変化材料が加熱された領域よりも広い領域に渡って相変化することは、ＤＶＤ(Digital Versatile Disc)においては記録光のパルス変調としてよく知られている。つまり、ディスクのトラック方向に沿って相変化材料が非結晶化したマークを記録するときに、マークの全域にわたって記録光パワーを増大させるのではなく、記録光パワーをパルス的に増減させて非晶質マークを記録することにより、記録光の全照射エネルギーを低減すると共に、隣接トラックへの熱的な影響を回避している。このとき、相変化材料層の膜厚およびトラック幅に応じて、記録光パワーの最大値および最小値を調整することにより、最適なマーク形状を得ることができる。
【００２１】
したがって、図１および図２に示す記憶セル１を有する本実施形態の相変化メモリにおいても、記憶セル１のセルサイズ、相変化材料からなる記録層１４の膜厚、および記録層１４の相変化材料の電気的特性に応じて、導電体１３のサイズおよび電気抵抗を最適化することにより、全電流量の低減と隣接セルへの熱的影響の回避が可能となる。このとき、上下電極１１、１５の重なり領域１７内に存在する相変化材料層１４が、均一に相変化を生じるためには、導電体１３は略均一の形状を有し、絶縁膜１２によって隔てられて略等間隔に配置されていることが好ましい。
【００２２】
記憶セル１のセルサイズを小さくした場合に、記録層１４内での電流の拡散を低減するためには、記録層１４の膜厚を小さくすることが効果的である。しかしながら、記録層１４が薄くなると、結晶相への相変化に長い時間を要するために結晶化が困難になることが知られている。このような場合に、結晶相への相変化を生じやすくするためには、記録層１４に接して結晶化促進層を配置することが効果的である。これは、好適な組合せの相変化材料からなる層と結晶化促進層を隣接させた配置した場合には、相変化材料からなる層が加熱されたときに、結晶化促進層と相変化材料間の相変化にともなう界面エネルギー変化が十分に大きく、相変化材料からなる層と結晶化促進層との界面で不均質な結晶核生成が生じやすくなるためである。したがって、導電体１３を隔てている絶縁膜１２の代わりに、このような結晶化促進機能を有する材料からなる結晶化促進層を用いると結晶相への相変化が容易となる。この結晶化促進層は導電体１３よりも高抵抗であることは云うまでもない。
【００２３】
さらに、結晶化促進層として２種以上の材料が混合して使用されていると、相変化材料からなる層と結晶化促進層の界面で不連続性が生じ、不均質な結晶核生成が生じやすくなるために、結晶化促進層は２種以上の材料からなることがより好ましい。また、結晶化促進層としてＧｅＮやＳｉＣなど単体として用いた場合に十分に小さい電気抵抗を得ることが難しい材料でも、これらより電気抵抗が大きい材料との混合物とすることにより、結晶化促進層の電気抵抗を大きくすることができるので、２種以上の材料を含む混合物からなる層を絶縁体として用いることも可能となる。
【００２４】
下部電極１１は、Ｔａ、Ｍｏ、Ｗなど高融点金属を配置するのがよい。一方、上部電極１５は、単層の構成でもよいが、相変化材料の拡散を防ぐために、記録層１４の間に例えば炭素膜を配し、その上に、Ｔａ、Ｍｏ、Ｗなど高融点金属を配置してもよい。下部電極１１および上部電極１５の厚さは、例えば１００ｎｍ以上２００ｎｍ以下、炭素膜の厚さは、例えば５ｎｍ以上１０ｎｍ以下とすることができる。
【００２５】
導電体１３は導電性材料からなる。例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、ＴｉＷ及びＣｕから選択された少なくとも１つからなることが好ましい。あるいは、導電体１３は、Ｔａ、Ｍｏ、Ｗなど下部電極１１と同じ材料からなってもよく、この場合には、後述する図５（ｂ）に示す導電層２１の形成プロセスを省略することが可能である。
【００２６】
記録層１４の相変化材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物をあげることができる。これらの材料は高速スイッチング性、繰り返し記録安定性、高信頼性を確保する上で望ましい。
【００２７】
絶縁膜１２は有機物、無機物の任意の材料からなってよいが、絶縁膜１２に相変化材料層１４の結晶化を促進する機能を持たせる場合には、例えば、Ｔａ、Ｎｂ、Ａｌ、Ｌａ、Ｃｅ、Ｚｒ、Ｃａ、Ｈｆ、Ｃｒ、Ｍｇ、Ｔｈ、Ｔｉ、Ｓｃ、Ｂｅ、Ｖ、Ｂ、Ｉｎ、Ｂａ、Ｌｉ、Ｇａ、Ｍｎ、Ｓｉ、Ｇｅの窒化物、Ｔａ、Ｓｉ、Ｚｒ、Ｔｉ、Ｔｈ、Ｌｉ、Ｎａ、Ｋ、Ｂａ、Ｚｎ、Ｂ、Ｓｒ、Ｉｎ、Ｓｎ、Ｈｆ、Ｃｒ、Ｃｅの酸化物、あるいは、Ｔａ、Ｔｉ、Ａｌ、Ｚｒ、Ｍｎ、Ｈｆ、Ｓｉ、Ｖ、Ｃｒ、Ｂｅ、Ｃｅ、Ｓｍ、Ｍｏ、Ｎｂの炭化物から選択された少なくとも１つからなることが好ましい。特に、Ｇｅ若しくはＨｆの窒化物、Ｔａ、Ｈｆ、Ｃｒ、Ｚｒ若しくはＣｅの酸化物、あるいはＳｉの炭化物を用いることが好ましく、さらにこれらの中から２種以上を選択し混合して用いることが好ましい。これらの材料は相変化材料を記録膜とした書き換え型の光記録媒体において広く用いられている。書き換え耐久性が向上するので、Ｈｆ、Ｃｒ、Ｚｒの酸化物およびそれら材料を５０ａｔ．％以上含む膜を絶縁膜１２として用いることが特に好ましい。
【００２８】
さらに、記憶セル１を湿度などから保護するために、図示しない保護層を記憶セル１上に設けてもよい。保護層としては、Ｓｉ３Ｎ４、ポリイミド等を用いるのが好適である。
【００２９】
なお、図２中のＸおよびＹは、図中一点鎖線で示す記憶セル１の２辺の長さを示し、図２中のＬは導電体１３を円近似したときの直径を示す。Ｘ、Ｙはそれぞれ、１０ｎｍ以上２００ｎｍ以下であることが好ましく、さらに好ましくは、１０ｎｍ以上１００ｎｍ以下であることが好ましい。ＸやＹの値が１０ｎｍより小さくなると、これより小さな導電体１３の製造が困難になり、Ｘの値が２００ｎｍより大きくなると、相変化材料からなる記録層１４を相変化させるために必要な電流が過大になる。一方、Ｌは５ｎｍ以上、５０ｎｍ以下であることが好ましい。Ｌが５ｎｍより小さくなると導電体１３の製造が困難になり、Ｌが５０ｎｍより大きくなると、低電流化の効果が得られにくくなる。しかし、これらの値は、上下電極１１、１５間の電圧印加により相変化材料からなる記録層１４が結晶相・非結晶相のいずれにも変化しやすいように、用いる記録層１４の相変化材料や印加電圧、電圧印加時間に応じて適宜選択すればよい。
【００３０】
（製造方法）
次に、本実施形態による相変化メモリの製造方法を図５（ａ）乃至図７（ｂ）を参照して説明する。
【００３１】
図１および図２で示す形状を有する記憶セル１を備えた相変化メモリは、まず、通常の半導体プロセスに用いられる手法を用いて、アドレス線、およびセル選択用のトランジスタあるいはダイオードを作製した後、セル選択用のトランジスタあるいはダイオードの上に、図１および図２に示す形状を有する記憶セル１を作製することにより製造することができる。
【００３２】
まず、絶縁膜１２を、形成すべき下部電極１１の高さより高く形成し、その後、下部電極が形成される部分をエッチング除去し開口部（図示せず）を形成する。そして、この開口部に例えば異方性スパッタもしくはＣＶＤ（Chemical Vapor Deposition）を用いて下部電極材料膜を埋め込み下部電極１１を形成する（図５（ａ）参照）。絶縁体１２の上へ製膜された下部電極材料はＣＭＰ（Chemical Mechanical Polishing）もしくはリフトオフ法で除去する。
【００３３】
次に、絶縁体１２および下部電極１１上に絶縁膜１２と同じ材料からなる絶縁体を堆積し、下部電極１１上の絶縁体をエッチングにより除去し底部に下部電極１１が露出する開口部（図示せず）を形成する。そして、この開口部に導電体１３を形成する材料を、同じく異方性スパッタもしくはＣＶＤ法を用いて埋め込み、導電層２１を形成する（図５（ｂ）参照）。絶縁膜１２の上へ製膜された導電体を形成する材料はＣＭＰもしくはリフトオフ法で除去する。
【００３４】
次に、導電層２１上に第１のレジスト層としてブロックコポリマー層を選択的に形成する。ここで、用いるブロックコポリマーとしては、例えば、２種類のポリマー鎖ＡとＢとが結合したＡ−Ｂ型の「ジブロックコポリマー」を挙げることができる。または、３種類のポリマー鎖がＡ−Ｂ−Ｃと結合した「トリブロックコポリマー」を用いてもよい。
【００３５】
導電層２１の上に選択的にブロックコポリマー層２２を形成する第１の方法について説明する。まず、絶縁膜１２および導電層２１上に絶縁膜１２と同じ材料からなる絶縁体を堆積し、導電層２１上の絶縁体をエッチングにより除去し、底面に導電層２１が露出する開口部（図示せず）を形成する。そして導電層２１上に、ブロックコポリマー層２２を形成する（図５（ｃ）参照）。この後、後述するように、ブロックコポリマーをアニール処理等を行うことにより、導電層２１上において、ブロックコポリマー２２の相分離構造が配向し、所定の方向に規則的に配列した周期的構造が得られる。また、導電層２１の絶縁膜１２の上面からの深さは、ブロックコポリマーの規則配列構造の格子間隔より小さい程度とすることが好ましい。これは、規則配列構造の格子間隔より大きいと、膜厚方向にも規則的に積層された相分離構造が形成される可能性があるためである。このような規則配列構造として最も一般的な構造は、六方格子である。規則配列構造がシリンダ構造もしくはラメラ構造である。これらの構造が膜面に対して垂直に配向するようなブロックコポリマーを用いる場合には、導電層２１の絶縁膜１２の上面からの深さが規則配列構造の格子間隔より大きくてもかまわない。
【００３６】
また、導電層２１の上に選択的にブロックコポリマー層２２を形成する第２の方法として、ブロックコポリマーを形成する前に、絶縁膜１２の表面を疎水化処理してもよい。すると、絶縁膜１２の上部の疎水化された領域では、ブロックコポリマーがはじかれて形成されないので、この場合にも、導電層２１の上部にのみブロックコポリマーを堆積させることが可能である。この後、後述するようにアニール処理することによりブロックコポリマーは導電層２１のサイズに応じて配向した相分離構造を形成する。絶縁膜１２としてＳｉＯ２などの疎水化可能な材料を用い、導電体１３として疎水化処理されない材料を用いている場合には、オクタデシルトリメチルシラン、ヘキサメチルジサラザンなどのシランカップラーもしくはアルカンチオールなどの界面活性剤を用いることができる。あるいは、絶縁膜１２および導電層２１上に疎水化可能な材料を薄膜で被覆した後、レジストを塗布し、所定の部分のみ疎水化処理を施してもよい。
【００３７】
いずれの場合にも、導電層２１は、ブロックコポリマー層２２の規則配列構造の格子間隔すなわち周期より幅広であるとよい。これは、導電層２１上にブロックコポリマーが閉じ込められ、規則配列が導電層２１上でのみ起きることを促進させるためである。導電層２１上に相分離構造を配向させて周期的配列が形成されるためには、導電層２１の一辺をおおよそ周期的配列の格子間隔の数倍程度とすることが好ましい。
【００３８】
なお、導電層２１を、ブロックコポリマー層２２を形成する前の状態において、導電層２１の表面に凹凸パターンを有するように形成し、その後、導電層２１上にブロックコポリマー層を形成してもよい。この場合、導電層２１上に形成されるブロックコポリマー層２２の配列構造は、上記凹凸パターンに対応して配向することになる。
【００３９】
これらのブロックコポリマー層２２は、適当な温度でアニール処理を行うことによって、ポリマー相２３とポリマー相２４とに相分離して規則配列構造を形成する。例えば、図５（ｃ）に示すように、ポリマー相２３をマトリックスとし、ポリマー相２３中にポリマー相２４が２次元的に規則配列した構造を形成する。このような規則配列構造を構成するポリマー相２３、２４の形状及びサイズは、ポリマー鎖Ａ、Ｂ及びＣの長さに依存し、これらを調整することで、例えば、１５ｎｍ程度あるいはそれ以下の微細なサイズに制御することができる。
【００４０】
このようにして形成されるブロックコポリマーの規則配列構造それ自体が、図５（ｄ）に示す規則配列した凹凸形状を有している場合には、ブロックコポリマーの規則配列構造の表面をそのまま利用することができる。
【００４１】
しかし、ブロックコポリマーの規則配列構造が平坦な場合には、ブロックコポリマー２２の相分離構造を凹凸構造に変換する必要がある。例えば、ブロックコポリマー２２の少なくとも一つの種類のポリマー相２４を選択的に除去することにより、図５（ｄ）に示したように、ポリマー相２４の形状と同様の半球状の曲率を持った凹部２４ａが規則的に配列した構造を形成することができる。
【００４２】
ポリマー相２４を選択的に除去するためには、プラズマ、光、電子線などのエネルギー線や熱などを照射した場合に、それらに対する耐性の異なる２種類以上のポリマー鎖によりブロックコポリマーを構成すればよい。例えば、Ｎをモノマー単位の総原子数、Ｎｃをモノマー単位の炭素原子数、Ｎｏをモノマー単位の酸素原子数としたとき、モノマー単位のＮ／（Ｎｃ−Ｎｏ）の値が小さいほうが、各種プラズマ照射に対する耐性が高い。この観点から、プラズマ耐性の大きく異なる２種類以上のポリマー鎖を組み合わせてもよい。
【００４３】
また、これらのエネルギー線の照射により架橋反応などが起こり硬化するようなポリマー鎖を、エネルギー線照射により硬化しない、もしくは分解されるポリマー鎖と組み合わせたものを用いてもよい。さらに、親和性を考慮して、例えばポリマー鎖の親水性／疎水性を変え、どちらか一方のポリマー鎖領域に架橋剤を偏析させるようにしてもよい。このようにして、サイズ１５ｎｍ以下の規則配列パターンの相分離構造を有するブロックコポリマー膜の少なくとも一つのポリマー相２４を選択的に除去することにより、凹部が規則的に配列した第１のレジスト層（ポリマー相）２３を形成することができる（図５（ｄ）参照）。
【００４４】
次に、第１のレジスト層２３のエッチング耐性が高くない場合には、レジスト層２３の凹部のパターンをエッチング耐性の高い材料に転写するために、図６（ａ）に示したように、第１のレジスト層２３の上に、第２のレジスト層２５を堆積してもよい。第２のレジスト層２５の材料としては、金属、金属酸化物、金属窒化物、カーバイトなど無機材料を用いることことにより、プラズマエッチングに対するエッチング耐性の高いマスクパターンを形成することができる。また、芳香環含有低分子有機材料を用いてもよい。さらに、芳香環含有低分子有機材料に金属が含まれる材料を用いてもよい。またさらに、ポリシランやポリシロキサンなどのＳｉ（シリコン）などの金属含有ポリマーを用いてもよい。
【００４５】
無機材料あるいは低分子有機材料を第２のレジスト層２５として用いる場合、第１のレジスト層２３の上に堆積させるために、真空蒸着の方法を用いることができる。蒸着時に試料を加熱することにより、選択的に第１のレジスト層２３の凹部において核成長を起こし、無機材料を選択的に凹部に堆積することが可能である。このようにして、第２のレジスト層２５を第１のレジスト層２３の凹部を埋め込むように形成することが可能である。あるいは、真空蒸着した後にアニール処理することにより、堆積した第２のレジスト層２５を第１のレジスト層２３の凹部に埋め込ませ、その表面を平坦化することも可能である。
【００４６】
また、第２のレジスト層２５としては、金属含有ポリマーなどのポリマー材料を用いることもできる。この場合、第１のレジスト層２３の上に第２のレジスト層２５を塗布するために、適当な溶媒に溶かしてスピンコートすることができる。スピンコート直後にはポリマー材料からなる第２のレジスト層２５は表面張力により第１のレジスト層２３の凹部を埋めるように平坦化する。場合によっては、表面張力の効果をより高めるために、第２のレジスト層２５をスピンコートするために、第１のレジスト層２３の表面を疎水化してもよい。第１のレジスト層２３の表面を炭化フッ素のプラズマに晒すことによって簡単に疎水化することが可能である。また、第２のレジスト層２５としてポリマー膜をスピンコートした後に、アニール処理を行うことにより、凹部にのみポリマー材料を堆積させたりもしくは平坦化を促進することも可能である。またここで、第２のレジスト層２５は、図６（ａ）に示したように、第１のレジスト層２３の凹部を完全に充填してその上の平坦部も覆うように形成してもよく、または、第１のレジスト層２３の凹部のみを充填するように形成してもよい。
【００４７】
次に、このようにして形成されたマスクパターン２３，２５を用いて、図６（ｂ）に示したように、導電層２１を直接エッチング加工し、残ったレジスト層をアッシングなどにより取り除くことにより、導電体１３を形成する（図６（ｃ）参照）。
【００４８】
なお、第２のレジスト層２５を設けない場合には、第１のレジスト層２３をマスクとして、導電層２１をエッチングするので、このエッチングに際しては、第１のレジスト層２３（ポリマー相２３）の材料とエッチング方法を選択する必要がある。
【００４９】
第２のレジスト層２５を設けた場合には、第２のレジスト層２５をマスクとして、第１のレジスト層２３をエッチングし、さらにその下の導電層２１をエッチングするので、このエッチングに際しては、第２のレジスト層２５の材料とエッチング方法を選択する必要がある。また、第２のレジスト層２５とのエッチング選択比が確保できる範囲であれば、第１のレジスト層２３をエッチングする方法と、その下の導電層２１をエッチングする方法とは同一である必要はない。例えば、ドライエッチングによる場合、第１のレジスト層２３をエッチングする際のエッチングガスと、導電層２１をエッチングする際のエッチングガスとを使い分けることも可能である。
【００５０】
また、例えば、導電層２１をエッチングする前に、酸素プラズマによるＲＩＥ（Reactive Ion Etching）を行うことにより、ブロックコポリマーの除去されたなかったポリマー鎖領域（ポリマー相２３）をエッチングした後、導電層２１を適当な方法で加工すれば、アスペクト比の高いパターニングを行うことができる。
【００５１】
このようにして、導電体１３を形成した後、絶縁膜１２と同じ材料からなる絶縁体を全面に堆積し、この絶縁体を導電体１３が露出するまで例えばＣＭＰを用いて平坦化処理することにより、図６（ｄ）に示すように、略規則的に配列した略同一形状を有する導電体１３と絶縁膜１２を得ることができる。
【００５２】
次に、相変化材料からなる記録層１４を形成する（図７（ａ）参照）。相変化材料からなる記録層１４の形成プロセスとしては、いくつかの例を示すことができる。
【００５３】
その一つ例としては、図７（ａ）に示すように、相変化材料層１４を一様に製膜する。別の例としては、予め絶縁膜１２と同じ材料からなる絶縁体を、形成すべき相変化材料からなる記録層１４の高さまで一様に堆積し、相変化材料からなる記録層１４となる絶縁体部分を除去して、底面に導電体１３および絶縁膜１２が露出する開口（図示せず）を形成する。そして、この開口に相変化材料を異方性スパッタもしくはＣＶＤ埋め込むことにより相変化材料からなる記録層１４を形成する。記録層１４の側部の絶縁膜１２の上に製膜された相変化材料はＣＭＰもしくはリフトオフ法で除去する。この場合は、図４に示す構造となり、隣接記憶セル間の熱的影響をより低減することが可能となる。
【００５４】
さらに別の方法としては、下部電極１１上部に相変化材料からなる記録層１４を形成後、図５（ｂ）から図６（ｄ）に示す工程を行ってもよい。この場合、相変化材料からなる記録層１４は、下部電極１１と導電体１３の間に形成されることになる。
【００５５】
次に、記録層１４上に上部電極１５を形成する（図７（ｂ）参照）。この上部電極１５の形成は、相変化材料からなる記録層１４上に絶縁体を堆積した後、この絶縁体をパターニングすることにより底部に記録層１４が露出した開口（図示せず）を有する絶縁膜１６を形成する。そして、絶縁膜１６の開口に上部電極材料を埋め込むことにより、上部電極１５を形成する。その後、アドレス線と異なる方向に伸張するワード線と上部電極１５とを接続する。
【００５６】
以上説明したように、本実施形態では、下部電極１１の形状に応じた凹凸パターン内にブロックコポリマー層を形成した後、ブロックコポリマーを相分離させて規則配列を形成し、その一方のポリマー相を選択的に除去してマスクを形成する。相分離したブロックコポリマーの規則配列構造は、そのポリマー鎖の材料や配合のバランスを調節することにより、任意に制御することができる。その結果として、下部電極の形状を制御することにより、それより微細な１５ｎｍ以下の規則配列構造を自己組織的に形成させることができ、この配列を反映した導電体１３のパターニングを確実かつ容易に実施することができる。従って記憶セル間での特性も確実に制御することができる。
【００５７】
本実施形態によれば、図６（ｂ）に示した導電層２１のエッチング加工の際に、下部電極１１を同時にエッチング加工することも可能である。記憶セル１のセルサイズが小さくなるか、導電体１３の直径Ｌが小さいときには、下部電極１１が導電体１３と略同一の形状を有するように加工されている場合には、加工されていない場合に比べて、下部電極１１から導電体１３に電流が流れやすくなる場合がある。これは、例えば、近接場光プローブにおいて、プローブ部にテーパー角を設けた場合に、プローブの出力が増大することと同様である。したがって、導電層２１のエッチング加工の際に、下部電極１１を同時にエッチング加工した場合は、記憶セル１は図８に示すような構造を有することになる。このような構造を有する記憶セル１を備えた相変化メモリでは、上下電極間に効率的に電流を流すことが可能になる。
【００５８】
さて、本実施形態によれば、第２のレジスト層２５を用いた場合に、さらに、導電体１３のパターンサイズを制御することも可能である。つまり、プロセス条件を調節することにより、最終的に形成される導電体１３のパターンの幅を変えることができる。これには、２種類の方法がある。まずその一つの方法は、第２のレジスト層２５の堆積量を調節する方法である。
【００５９】
図９（ａ）、（ｂ）は、第２のレジスト層２５の堆積量を調節することにより、マスクとなる領域の面積を任意に変える方法を説明するための概念図である。例えば、図９（ａ）に示したように、第２のレジスト層２５を第１のレジスト層２３の凹部を完全に埋めるように堆積すると、マスクされる領域は凹部全体となる。したがって、導電層２１がエッチングされて形成される導電体１３のサイズＬは、図９（ａ）に示したように凹部の外縁サイズと同程度となる。これに対して、図９（ｂ）に示したように、凹部は半球状の曲率をもった形状をしているために第２のレジスト層２５の堆積量を減らすと、第２のレジスト層２５で覆われる部分は小さくなり、マスクとして作用する部分の面積が小さくなるため、最終的に得られる導電体１３のサイズＬも小さくすることができる。これは、凹部が曲面状に形成されることを利用したものである。
【００６０】
このように、本実施形態によれば、第２のレジスト層２５の堆積量を調節することにより、マスクのサイズを変えることが可能となり、これにより導電体１３のパターンサイズを制御することができる。なお、この場合には、導電体１３および第１のレジスト層２３に対する第２のレジスト層２５のエッチング速度が十分に低いエッチング方法を用いることにより、第２のレジスト層２５に対応した正確なパターニングができる。
【００６１】
導電体１３のサイズを調節するもう一つの方法は、マスクとして作用する第２のレジスト層２５をオーバーエッチングする方法である。
【００６２】
図１０（ａ）、（ｂ）は、第２のレジスト層２５をオーバーエッチングすることにより導電体１３のサイズが変化することを説明する概念図である。
【００６３】
図１０（ａ）に示したように、第２のレジスト層２５を第１のレジスト層２３の凹部を埋めるように堆積し、これをマスクとして高い選択比でエッチングを施した場合、導電体１３のサイズＬ１は第２のレジスト層２５の外縁、すなわち、凹部の外縁と同一となる。なお、このようにマスクの外縁に合わせた正確なエッチングを行うためには、エッチング方法として、高い異方性を有し、サイドエッチングが抑制された方法を用いることが望ましい。
【００６４】
これに対して、第２のレジスト層２５もある程度エッチングされる条件を用いてオーバーエッチングを実施すると、図１０（ｂ）に示したように、マスクとなる第２のレジスト層２５は、その層厚が薄い外縁部から順次消失する。そして、その下の第１のレジスト層２３および導電層２１がエッチングされる。その結果として、オーバーエッチング量に応じて、導電層２１のサイズＬ２〜Ｌ４を適宜縮小することができる。つまり、本実施形態によれば、第２のレジスト層２５を適宜オーバーエッチングすることにより、導電体１３のサイズを制御することができる。またここで、オーバーエッチングにより形成された略円柱状のピラー状のパターンは、その下端にパターン幅が徐々に変化する裾野部を有する。この裾野部は、第２のレジスト層２５のオーバーエッチングに伴って外側から順次エッチングが進行したことにより形成される。このように、導電体１３の下端に徐々に太くなる裾野部を形成すると、下部電極１１から導電体１３への電流が流れやすくなるばかりでなく、ピラーが根元から折れることを防ぐことができる。この効果は、高いアスペクト比のエッチングを行うときに特に顕著である。
【００６５】
また、このオーバーエッチングを用いたサイズの調整方法においては、第１のレジスト層２３をエッチングする方法と、導電層２１をエッチングする方法とは、異なっていることが好ましい。つまり第１のレジスト層２３をエッチングする工程においてサイズを独立に制御することが可能ということである。図６（ｂ）に示すように、このような裾野部を下部電極１１まで到達するように形成すると、図８に示す場合に比べて、さらに効率的に下部電極１１から導電体１３へと電流を流すことが可能になる。なお、ここでは、導電体１３と下部電極１１のどちらもが相変化材料からなる記録層１４側からその径が増大するような形状を有する記憶セル１としたが、いずれか一方のみが相変化材料からなる記録層１４側から下部電極１１側に進むにつれてその径が増大するような形状を有する場合にも同様な効果を得ることが可能である。導電体１３と下部電極１１とが同じ材料から形成されていてもよい。
【００６６】
このような製造プロセスにより作製された記憶セル１を有する相変化メモリを初期アニール処理する場合には、以下のようにして行うことができる。初期アニール処理を行うと、相変化材料からなる記録層１４を低抵抗状態である結晶相にして、抵抗値が基準値外にあるセルを不良記憶セルとして除去することができる。また、全ての記憶セルにわたって一様な相変化材料からなる記録層１４を形成した場合には、初期アニール処理により、相変化領域を決定することも可能である。
【００６７】
相変化材料からなる記録層１４を下部電極１１あるいは上部電極１５と同様な形状に加工した場合には、記憶セル１の製造後に、記憶セル１全体を相変化材料層１４の結晶化が生じる温度に加熱することにより、相変化材料からなる記録層１４を結晶相にすることができる。このとき、下部電極１１と上部電極１５との間に電流を流しながら初期アニール処理を行うこともできる。
【００６８】
相変化材料からなる記録層１４が下部電極１１あるいは上部電極１５と同様な形状に加工されず一様な層である場合にも、同様の方法によって初期アニール処理を行うことが可能である。この場合、絶縁膜１２として相変化材料からなる記録層１４の結晶化を促進する結晶化促進材料を用いていると、下部電極１１の上部では、結晶化促進層が相変化材料からなる記録層１４に接して形成されているので、初期アニール条件を調整することにより、下部電極１１上部にある相変化材料のみを初期結晶化することが可能である。初期アニール時に結晶化が生じた領域のみが、情報の記録再生時には相変化領域として機能することになるので、初期アニール処理により、相変化領域を決定することができる。
【００６９】
以上説明したように、本実施形態によれば、記憶セルのサイズが小さくなった場合にも、導電体１３が略均一の形状を有し、絶縁膜１２によって隔てられて略等間隔に配置されているため、相変化材料層１４が均一に相変化を生じ、このため、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることができる。
【００７０】
また、本実施形態の相変化メモリを製造する製造方法によれば、第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層の配列構造に応じたパターンを有する導電体を形成することが可能となり、略規則的な位置および形状を有する導電体を作成することが容易となり、その結果、均一な性能を有する記憶セルが配置された相変化メモリを安価に製造することができる。
【００７１】
（第２の実施形態）
次に、本発明の第２実施形態による相変化メモリを図１１および図１２を参照して説明する。図１１は、第２実施形態による相変化メモリの断面図であり、図１２は、第２実施形態による相変化メモリを下部電極側からみた図である。
【００７２】
本実施形態の相変化メモリと、第１実施形態の相変化メモリとの違いは、図１２に示すように、略同一の形状を有する導電体１３が、上下電極の重なり領域１７全域ではなく、重なり領域１７よりも小さな導電体領域１８内にのみ形成されていることである。
【００７３】
図１１および図１２に示す記憶セルを有する相変化メモリにも図１に示す相変化メモリと同様に情報を記録再生することができる。つまり、下部電極１１と上部電極１５間に電圧を印加し、下部電極１１から導電体１３および相変化材料からなる記録層１４を介して上部電極１５に電流を流して、相変化材料からなる記録層１４を加熱することにより、相変化材料の相変化を起こすことができる。この場合にも、図１を用いて説明したのと同様に、相変化材料からなる記録層１４内で、導電体１３の上に相当する部分で多く電流が流れるので、ジュール熱の発生が多くなる。
【００７４】
したがって、図１１および図１２に示した本実施形態に係る記憶セルにおいて相変化材料層１４の相変化を生じさせた場合、図１に示した記憶セルにおいて相変化材料層１４の相変化を生じさせた場合に比べて、より小さな断面積を持つ領域のみを相変化させることが可能である。このため、電極サイズを変えなくても、相変化が生じる領域が減少するために、相変化に必要な電流量を減らすことが可能である。この結果、電極に単位面積あたり過大な電流を印加することによる電極の破壊や電極の発熱を抑制することができる。また、電極サイズを小さくすると、電極とその他の素子との位置あわせが困難となるため、電極サイズを小さくすることなく、相変化が生じる領域を小さくできることは、製造の観点からも有意義である。
【００７５】
図１１および図１２に示す記憶セル１を有する第２実施形態の相変化メモリにおいても、上下電極間の電圧印加により、相変化材料からなる記録層１４が結晶相・非結晶相のいずれにも変化しやすいように、記録層１４に用いる相変化材料や印加電圧、電圧印加時間に応じて、導電体１３の形状、大きさ、および電気抵抗を最適化することができる。
【００７６】
（製造方法）
次に、図１１および図１２に示す記憶セル１を有する第２実施形態の相変化メモリの製造方法について図１３（ａ）乃至図１５（ｃ）を参照して説明する。図１３（ａ）乃至図１５（ｃ）は本実施形態の製造方法を示す工程断面図である。本実施形態の製造方法は、転写層を介して導電層２１にパターンを形成するものである。
【００７７】
まず、絶縁膜１２を、形成すべき下部電極１１の高さより高く形成し、その後、下部電極が形成される部分をエッチング除去し開口部（図示せず）を形成する。そして、この開口部に例えば異方性スパッタもしくはＣＶＤを用いて下部電極材料膜を埋め込み下部電極１１を形成する（図１３（ａ）参照）。絶縁体１２の上へ製膜された下部電極材料はＣＭＰ（Chemical Mechanical Polishing）もしくはリフトオフ法で除去する。続いて、絶縁体１２および下部電極１１上に絶縁膜１２と同じ材料からなる絶縁体を堆積し、下部電極１１上の絶縁体をエッチングにより除去し底部に下部電極１１が露出する開口部（図示せず）を形成する。そして、この開口部に導電体１３を形成する材料を、同じく異方性スパッタもしくはＣＶＤ法を用いて埋め込み、導電層２１を形成する（図１３（ａ）参照）。絶縁膜１２の上へ製膜された導電体を形成する材料はＣＭＰもしくはリフトオフ法で除去する。
【００７８】
次に、図１３（ｂ）に示すように、炭素系有機高分子材料からなる転写層３１を塗布した後、図１３（ｃ）に示すように、転写層３２に凹部３２を形成する。凹部３２は、転写層３１の上からさらに別のレジストを塗布してリソグラフィーにより形成してもよい。あるいは、炭素系有機高分子材料が柔らかいことを利用して、「ナノインプリント法」によって所定の原盤の凹凸パターンを直接転写してもよい。
【００７９】
なお、転写層３１は、凹部３２を形成する前もしくは後に硬化させる。これは、転写層３１に形成したパターンがその上に塗布する第１のレジスト層つまりブロックコポリマーの溶媒もしくは規則配列化する際のアニール処理により破壊されることを防ぐために重要である。転写層３１の硬化は、光照射あるいは加熱により行う。光硬化性の樹脂としては、ポリスチレン、ポリブタジエン、ポリイソプレン、ノボラック樹脂、ジアゾ系樹脂などを用いることができる。熱硬化性樹脂としては、ポリアクリロニトリル誘導体、ポリアミド酸、ポリイミド、ポリアニリン誘導体、ポリブタジエン、ポリイソプレン、ノボラック樹脂などを用いることができる。ポリマー鎖をより効率的に硬化させるために、有機過酸化物などのラジカル発生剤、架橋剤を添加することにより架橋反応を促進させ硬化させることも有効である。
【００８０】
凹部３２を形成した後に硬化処理を行う場合は、熱硬化の際にパターン崩れが起きることがあるので光硬化の方が望ましい。光硬化と熱硬化とを併用することにより、さらに硬化反応を促進し、耐熱性、耐溶媒性が高まる。ナノインプリントにより原盤のパターンを直接転写するときには、原盤を圧着している最中に基板を加熱するか、もしくは光照射により転写層３１を硬化させてもよい。
【００８１】
次に、凹部３２の上に、ブロックコポリマー２２をスピンコート法などにより塗布し、適当な温度でアニール処理することにより、ブロックコポリマー２２をポリマー相２３とポリマー相２４に相分離させ規則配列化させる（図１３（ｄ）参照）。
【００８２】
次に、図１４（ａ）に示すように、相分離したブロックコポリマー２２から、前述したようにエネルギー線照射などの手段により、ポリマー相２４を選択的に除去し、凹部２４ａが規則的に配列したポリマー相からなる第１のレジスト層２３を形成する。
【００８３】
第１実施形態で説明したのと同様に、必要に応じて、第２のレジスト層２５を第１のレジスト層２３の上に形成し（図１４（ｂ）参照）、これらのレジスト層をマスクとして酸素プラズマなどにより転写層３１に対してパターンを転写する。
【００８４】
第２のレジスト層２５としては、酸素プラズマに対する耐性が高いものを用いることが好ましい。例えば、第２のレジスト層２５としては、金属、金属酸化物、金属窒化物、カーバイトなどの無機材料、芳香環含有低分子有機材料や芳香環含有低分子有機材料に金属が含まれている材料、ポリシリコンやポリシロキサンなどのＳｉ等の金属を含有するポリマーを用いることができる。これらの材料の酸素プラズマに対するエッチング耐性は、炭素系有機高分子材料と比較して非常に高いため、本実施形態において、転写層３１へのパターン転写を非常に高アスペクト比で実現することができる。
【００８５】
次に、転写層３１をマスクとして、例えばＲＩＥ(Reactive Ion Etching)を用いて導電層２１をパターニングする（図１４（ｃ）参照）。続いて、転写層３１を除去することにより（図１４（ｄ）参照）、パターニングされた導電層が導電体１３として残置される。
【００８６】
次に、絶縁膜１２と同じ材料からなる絶縁体を導電体１３を覆うように形成し、例えばＣＭＰを用いて、導電体１３の表面が露出するまで、絶縁体を加工することにより、図１５（ａ）に示すように、略規則的に配列した略同一形状を有する導電体１３と絶縁膜１２を得ることができる。
【００８７】
続いて、第１実施形態と同様にして、相変化材料からなる記憶層１４を形成し（図１５（ｂ）参照）、その後、上部電極１５および絶縁膜１６を形成する（図１５（ｃ）参照）。
【００８８】
本実施形態でも、必要に応じて、相変化材料からなる記憶層１４を加工し、周辺に絶縁膜１６を形成した図４に示す構造とすることも可能である。
【００８９】
また、第１実施形態で説明したように、第２のレジスト層２５の塗布量を調整し、あるいは、第２のレジスト層２５を適宜オーバーエッチングすることにより、転写層３１に転写されるパターンのサイズを調整し、その結果として、導電体１３のサイズを制御することができる。
【００９０】
本実施形態でも、凹部３２は、ブロックコポリマーの規則配列構造の格子間隔すなわち周期より幅広であるとよい。これは、凹部３２上にブロックコポリマーが閉じ込められ、規則配列が凹部３２上でのみ起きることを促進させるためである。導電層２１上に相分離構造を配向させて周期的配列が形成されるためには、凹部３２の一辺をおおよそ周期的配列の格子間隔の数倍程度とすることが好ましい。典型的には、凹部３２の一辺は、下部電極１１の一辺の０．２５倍以上０．９倍以下であることが好ましい。凹部３２の一辺は下部電極１１の一辺の０．３倍以上０．６倍以下であることがさらに好ましい。凹部３２の一辺が下部電極に対してあまり小さすぎると、十分な数の導電体１３を形成することが困難になり、凹部３２の一辺が下部電極１１の一辺の０．９倍より大きくなると低電流化の効果が得られにくいばかりでなく、インプリント法などを用いて凹部３２を形成するときの位置あわせに精度が求められる。逆に言えば、凹部３２の一辺を下部電極１１の一辺よりも小さくすることにより、高い精度でインプリントを行わなくても、凹部３２を下部電極１１上に設けることができるという利点がある。
【００９１】
また、図１２では、正方形状の凹部３２を形成したが、本実施の形態で形成され得る凹部３２の形状はこれに限るものではない。例えば、正方形の４隅の角がとれた形状であってもよい。あるいは、ブロックコポリマーの配列構造が六方格子構造を形成しやすいことを考慮して、図１６に示すように六方格子の３軸４０〜４２に平行な辺を有する正六角形、正三角形、平行四辺形、あるいは台形状の凹部３２を形成してもよい。
【００９２】
以上説明したように、本実施形態によれば、記憶セルのサイズが小さくなった場合にも、導電体１３が略均一の形状を有し、絶縁膜１２によって隔てられて略等間隔に配置されているため、相変化材料層１４が均一に相変化を生じ、このため、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることができる。
【００９３】
また、本実施形態の相変化メモリを製造する製造方法によれば、第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層の配列構造に応じたパターンを有する導電体を形成することが可能となり、略規則的な位置および形状を有する導電体を作成することが容易となり、その結果、均一な性能を有する記憶セルが配置された相変化メモリを安価に製造することができる。
【実施例】
【００９４】
以下、実施例を参照しつつ、本発明の実施形態についてさらに詳細に説明する。
【００９５】
（実施例１）
（メモリの作成）
本発明の実施例１を図５（ａ）乃至図７（ｂ）を参照して説明する。
【００９６】
まず、アドレス線、およびこれに直列接続するセル選択用のダイオードをシリコン基板上に形成した。次に、ＳｉＯ２からなる絶縁膜１２を形成した後、Ｗからなる下部電極１１をＣＶＤ法を用いて埋め込み形成した（図５（ａ）参照）。下部電極１１の形状は一辺が９０ｎｍの正方形とした。同様にして、ＴｉＮからなる導電層２１をＣＶＤ法を用いて埋め込み形成した後（図５（ｂ）参照）、ブロックコポリマー層２２を形成した（図５（ｃ）参照）。具体的には、分子量１１万のポリスチレン（ＰＳ）と分子量３万のポリメチルメタクリレート（ＰＭＭＡ）からなるジブロックコポリマーを、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）に溶解したものを膜厚５０ｎｍとなるようにスピンコート法により塗布した。そして水素還元雰囲気中で、２１０℃で３０時間アニールすることにより、相分離させて規則配列構造を形成した。
【００９７】
次に、図５（ｄ）に示した凹部２４ａを形成した。具体的には、酸素の流量２０ｓｃｃｍ、全圧３０ｍＴｏｒｒ、投入ＲＦパワー３００Ｗの条件で、２０秒間、ＲＩＥすることにより、ＰＭＭＡのポリマー相を取り除いた。
【００９８】
この時点で、ブロックコポリマー層の表面を原子顕微鏡により観察すると、図１７に示すように、直径約３０ｎｍ、深さ約２０ｎｍ、間隔約５０ｎｍの凹部が縦横方向に２個ずつ十字状に並んでいることが確認された。
【００９９】
次に、図６（ａ）に示したように、第２のレジスト層２５としてＳＯＧからなる層を形成した。具体的には、ＳＯＧを乳酸エチルに溶解し、スピンコート法により塗布した。さらに、図６（ｂ）に示したように、この上からエッチングを実施した。具体的には、ＳＯＧを酸素流量２０ｓｃｃｍ、全圧３０ｍＴｏｒｒ、全投入パワー１００Ｗの条件で１００秒間、ＲＩＥした。
【０１００】
次に、酸素の流量２０ｓｃｃｍ、全圧３０ｍＴｏｒｒ、投入ＲＦパワー３００Ｗの条件で６０秒間ＲＩＥを行うことにより、レジスト部２３、２５を取り除くとともに導電層２１を加工した（図６（ｃ）参照）。加工形状を原子顕微鏡により観察すると、ブロックコポリマーの表面と同様に、図１５に示すように、直径約３０ｎｍ、間隔約５０ｎｍの導電体が縦横方向に２個ずつ十字状に並んでいることが確認された。下部電極１１上で十字状に配列された導電体１３を得た。
【０１０１】
さらに、絶縁膜１２としてＳｉＯ２を製膜した後、表面加工することにより図６（ｄ）に示す構造を得た。続いて、絶縁膜としてＳｉＯ２を形成した後、Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化材料層１４をＣＶＤ法を用いて埋め込み形成した。同様にしてＷからなる上部電極１５をＣＶＤ法を用いて埋め込み形成した後、ワード線を形成し、図４に示す構造を有する相変化メモリを製造した。
【０１０２】
（メモリの評価）
１つの記憶セルを選択し、結晶化、非結晶化のための印加電流および印加時間を評価した結果、結晶化のためには０．４ｍＡの電流を１００ｎｓ、非結晶化のためには０．８ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は１０であった。
【０１０３】
（実施例２）
（メモリの作成）
本発明の実施例２による相変化メモリを作成した。この実施例の相変化メモリは、下部電極１１が導電体１３と略同一形状を有している。
【０１０４】
実施例１と同様にメモリを作成した。ただし、レジスト層のエッチングとして、酸素流量２０ｓｃｃｍ、全圧３０ｍＴｏｒｒ、全投入パワー１００Ｗの条件で２００秒間ＲＩＥを行い、下部電極部も導電層と略同一な形状に加工した。
【０１０５】
（メモリの評価）
実施例１と同様にして評価したところ、結晶化のためには０．４ｍＡの電流を１００ｎｓ、非結晶化のためには０．８ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は８であった。
【０１０６】
（実施例３）
（メモリの作成）
本発明の実施例３による相変化メモリを作成した。本実施例の相変化メモリは、第２実施形態の相変化メモリである。
【０１０７】
実施例１と同様に、図１３（ａ）に示すように、絶縁膜１２内に設けた開口に電極材料を埋め込み下部電極１１を形成し、その後、下部電極１１上に導電層２１を形成する。
【０１０８】
続いて、転写層３１としてノボラック樹脂を１２０ｎｍの膜厚に塗布した（図１３（ｂ）参照）。そして、このノボラック樹脂の表面に凸部が７０ｎｍの正方形状をした原盤を、３０トンの圧力でナノインプリントした。次に、３００Ｗの深紫外光を３分間照射した後、２１０度で３０分間アニールすることにより、インプリントにより形成されたノボラック樹脂のパターンを硬化させた。位置あわせをした結果、一辺が９０ｎｍの正方形状をした下部電極のほぼ中央に一辺が７０ｎｍの凹部３２を形成することができた（図１３（ｃ）参照）。
【０１０９】
さらに、その上から、実施例１と同様にブロックコポリマー２２を塗布した後、アニール処理して規則配列化させた（図１３（ｄ）参照）。ここで、分子量８万のポリスチレンと分子量２万のＰＭＭＡからなるジブロックコポリマーを、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）に溶解したものを用い、その膜厚が４０ｎｍになるように調整した。
【０１１０】
続けて、実施例１と同様に、ＰＭＭＡポリマー相２４の除去、ＳＯＧマスク層２５のスピンコートを行った（図１４（ａ）、（ｂ）参照）。これをマスクとした酸素ＲＩＥにより、レジスト層とノボラック樹脂をエッチングしてノボラック樹脂からなる転写層３１にパターンを転写した。さらに、ノボラック樹脂からなる転写層３１をマスクとしてＡｒイオンミリングで２分間、導電層２１を加工することにより略同一の形状に加工された導電体１３が得られた（図１４（ｃ）参照）。
【０１１１】
最後に、酸素流量３００ｓｃｃｍ、全圧２００ｍＴｏｒｒ、投入ＲＦパワー３００Ｗの条件で２分間ＲＩＥすることによりノボラック樹脂３１を除去した。加工形状を原子顕微鏡により観察すると、ブロックコポリマーの表面と同様に、図１７に示すと同様に、直径約２０ｎｍ、間隔約４０ｎｍの導電体１３が縦横方向に２個ずつ十字状に並んでいることが確認された。
【０１１２】
さらに、実施例１と同様にして、ＨｆＯ２とＣｒ２Ｏ３からなる絶縁膜１２を形成した後、Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化膜１４を一様に製膜した。続けて、絶縁膜１６、上部電極１５、ワード線の順に形成し、相変化メモリを製造した。
【０１１３】
さらに続けて、この相変化メモリを初期アニール処理した。具体的には、相変化メモリを１２０度に設定した恒温層に入れ、上下電極間に１秒間０．１ｍＡの電流を流した。
【０１１４】
（相変化メモリの評価）
実施例１と同様にして評価したところ、結晶化のためには０．３ｍＡの電流を１００ｎｓ、非結晶化のためには０．６ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は９であった。実施例１に比べて相変化材料層の中で、相変化を生じうる領域が限定されているために、相変化に必要な電流量をさらに低減することが可能となった。
【０１１５】
（実施例４）
（メモリの作成）
本発明の実施例４による相変化メモリを作成した。この実施例４の相変化メモリは実施例３の相変化メモリにおいて、下部電極１１が導電体１３と略同一な形状となっている。実施例３と異なる点は、ノボラック樹脂をマスクとしたＡｒイオンミリングを４分間行い、下部電極部も導電層と略同一な形状に加工した点であり、これ以外は実施例３と同様に形成した。
【０１１６】
（相変化メモリの評価）
実施例１と同様にして評価したところ、結晶化のためには０．３ｍＡの電流を１００ｎｓ、非結晶化のためには０．６ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は９であった。実施例３と同様に、実施例１に比べて相変化材料層の中で、相変化を生じうる領域が限定されているために、相変化に必要な電流量をさらに低減することが可能となった。
【０１１７】
（比較例１）
（メモリの作成）
比較例１の相変化メモリを作成した。この比較例１の相変化メモリは、実施例１の相変化メモリにおいて、ジブロックコポリマー層の形成、加工部分を省略した以外は実施例１と同様の方法で相変化メモリを製造し、導電層が下部電極上に一様に設けられた相変化メモリを得た。この比較例１の相変化メモリは、実施例１の場合と異なり、導電体１３が絶縁膜１２によって隔てられていなく、一様な導電体層となっている。
【０１１８】
（相変化メモリの評価）
実施例１と同様にして評価したところ、結晶化のためには１．２ｍＡの電流を１００ｎｓ、非結晶化のためには２．５ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は２０であった。実施例１と比べて、相変化材料層内で熱が篭ることを利用せず、相変化材料層全体を加熱しているために、相変化のために必要な電流量が大きくなったと予想される。
【０１１９】
（比較例２）
（メモリの作成）
比較例２の相変化メモリを作成した。この比較例２の相変化メモリは、実施例１の相変化メモリにおいて、絶縁膜１２、下部電極１１を形成した後、さらに絶縁膜を形成し、下部電極より大きな部分をエッチング加工して除いた。除いた領域全域に導電層を設けた後、エッチング加工することにより導電層の中央部に穴をあけ、周辺の領域のみ導電層を残す。その後、上記穴に再び絶縁膜を形成する。即ち、非特許文献１と同じ構造の導電層を作成した。これ以降は、実施例１と同様の方法に従って、図１に示した相変化メモリを製造した。
【０１２０】
（相変化メモリの評価）
実施例１と同様にして評価したところ、結晶化のためには０．６ｍＡの電流を１００ｎｓ、非結晶化のためには１．２ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は５０であった。実施例１と同様に相変化材料層に接してこれより小さな形状を有する導電体が２つ形成されているので、比較例１と比べて、相変化のために必要な電流量は減少しているが、導電体２つの位置およびサイズの制御が困難であるために、抵抗値のバラつきが大きくなったものと思われる。
【０１２１】
以上説明したように、本発明の各実施形態によれば、記憶セルのサイズが小さくなった場合にも、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１実施形態による相変化メモリの記憶セルを示す断面図。
【図２】第１実施形態による相変化メモリの記憶セルを下部電極側からみた平面図。
【図３】相変化メモリの記憶セルアレイの一般的な配置を示す回路図。
【図４】第１実施形態の第１変形例による相変化メモリの記憶セルを示す断面図。
【図５】第１実施形態による相変化メモリの製造工程を示す断面図。
【図６】第１実施形態による相変化メモリの製造工程を示す断面図。
【図７】第１実施形態による相変化メモリの製造工程を示す断面図。
【図８】第１実施形態の第２変形例による相変化メモリの記憶セルを示す断面図。
【図９】第１実施形態の相変化メモリの導電体の幅を変える方法の第１具体例を説明する図。
【図１０】第１実施形態の相変化メモリの導電体の幅を変える方法の第２具体例を説明する図。
【図１１】本発明の第２実施形態による相変化メモリの記憶セルを示す断面図。
【図１２】第２実施形態による相変化メモリの記憶セルを下部電極側からみた平面図。
【図１３】第２実施形態による相変化メモリの製造工程を示す断面図。
【図１４】第２実施形態による相変化メモリの製造工程を示す断面図。
【図１５】第２実施形態による相変化メモリの製造工程を示す断面図。
【図１６】第２実施形態におけるブロックコポリマーの配列構造が六方格子構造となるための凹部の形状を説明するる図。
【図１７】ブロックコポリマーからＰＭＭＡのポリマー相を取り除いたときのブロックコポリマーの表面を原子顕微鏡で観察した場合の模式図。
【符号の説明】
【０１２３】
１ 記憶セル
１０ 選択トランジスタ
１１ 下部電極
１２ 絶縁膜
１３ 導電体
１４ 記録層（相変化材料層）
１５ 上部電極
１６ 絶縁膜
１７ 上部電極と下部電極の重なり領域
【技術分野】
【０００１】
本発明は、第１の相状態と第２の相状態との間を相変化可能な相変化材料を記憶セルに用いた相変化メモリおよびその製造方法に関する。
【背景技術】
【０００２】
電流などの電気エネルギーの印加によって情報を記録または消去可能な相変化メモリが知られている。相変化メモリに用いられる記録層の材料は、電気エネルギーの印加による温度上昇に起因して結晶相と非結晶相との間で可逆的な相変化を生じる。通常、結晶相の電気抵抗（または比抵抗）は低く、非結晶相の電気抵抗（または比抵抗）は高い。相変化メモリとは、このような結晶相と非結晶相との間の電気抵抗（または比抵抗）の違いを利用して情報を記録再生するメモリである。したがって、相変化する２状態が結晶相と非結晶相でなく、秩序化された非結晶相とこれよりも秩序が乱れた非結晶相であっても、その２つの相の間で十分な抵抗の変化が生じればよいことが知られている。
【０００３】
相変化メモリは一般に、下部電極と、この下部電極上に設けられた導電部と、この導電部上に設けられた相変化材料からなる記録層と、この記録層上に設けられた上部電極とを有する記憶セルを備えている。また、下部および上部電極や導電部に比べて相変化材料からなる記録層の熱伝導率は小さいことが知られている。したがって、記憶セルの導電部近傍のみが温度上昇するように電流を印加しても、相変化材料からなる記録層内に熱がこもるために、相変化材料からなる記録層内で温度上昇が生じる領域は導電部よりも大きな領域となってしまう。その結果、記億セルサイズを小さくして更なる容量増大を目指した場合に、不必要な部分まで加熱することになり必要な電流量を小さくできない、隣接記憶セル間の熱的影響が無視できなくなる、という問題点があった。この問題を解決するために、外形が四角形でかつ中央部に四角形の穴が開いた面を記録層側にそれぞれ有する同一形状の二つの導電部を絶縁膜を介して並列に配置し、上記二つの導電部のそれぞれの上記面の一部と接触し導電部側の断面積が最小となるように記録層を構成することにより、導電部と記録層との接触面積を十分に小さくすることが知られている（例えば、非特許文献１参照）。
【非特許文献１】E. Varesi et al.、"Advance in Phase Change Memory Technology"、Proceedings of EPCOS 2004、paper 16、http://www.epcos.org/E_PCOS04.htm.
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の非特許文献１のように、複数の導電部が相変化材料からなる記録層に接して設けられている場合には、導電部同士の位置関係を各記憶セル間で同一にしないと、記憶セル間で同一の特性を得ることが困難になる。このような記憶セル間の特性の制御は、記憶セルのサイズが小さいほど、つまり大容量メモリを実現しようとするほど、導電部のサイズも小さくなるため困難であるという問題点があった。
【０００５】
本発明は、上記事情を考慮してなされたものであって、記憶セルのサイズが小さくなった場合にも、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることのできる相変化メモリおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様による相変化メモリは、第１の電極と、前記第１の電極上に設けられた略同一形状を有する少なくとも２個の導電体を有し、これらの導電体が前記導電体よりも高抵抗な高抵抗膜によって隔てられている導電部と、前記導電部上に設けられ、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料を有する記録層と、前記記録層上に設けられた第２の電極と、を備えた記憶セルを有していることを特徴とする。
【０００７】
また、本発明の第２の態様による相変化メモリの製造方法は、第１の電極を形成する工程と、前記第１の電極上に導電層を形成する工程と、前記導電層上に第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層を形成する工程と、前記第１のポリマー相を選択的に除去することにより前記ブロックコポリマー層の表面に複数の凹部を形成する工程と、前記凹部をマスクとして前記導電層をエッチング処理することにより、前記ブロックコポリマー層の前記配列構造に対応した複数の導電体を形成する工程と、前記複数の導電体間に前記導電体よりも高抵抗な高抵抗膜を形成する工程と、前記複数の導電体および前記高抵抗膜上に、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料層を形成する工程と、前記相変化材料層上に第２の電極を形成する工程と、を備えたことを特徴とする。
【０００８】
また、本発明の第３の態様による相変化メモリの製造方法は、第１の電極を形成する工程と、前記第１の電極上に導電層を形成する工程と、前記導電層上に転写層を形成する工程と、 前記転写層上に、第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層を形成する工程と、前記第１のポリマー相を選択的に除去することにより、前記ブロックコポリマー層の表面に複数の凹部を形成する工程と、前記複数の凹部をマスクとして前記ブロックコポリマー層および前記転写層をエッチングすることにより、前記ブロックコポリマー層の前記配列構造に応じたパターンを前記転写層に形成する工程と、前記転写層をマスクとしてエッチング処理することにより、前記ブロックコポリマー層の前記配列構造に対応した複数の導電体を形成する工程と、前記複数の導電体間に前記導電体よりも高抵抗な高抵抗膜を形成する工程と、前記複数の導電体および前記高抵抗膜上に、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料層を形成する工程と、第２の電極を形成する工程と、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、記憶セルのサイズが小さくなった場合にも、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明にかかる相変化メモリおよびその製造方法の実施形態を図面を参照して詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。
【００１１】
本発明の各実施形態においては、相変化材料からなる記録層に接して略規則的に配置された導電体を形成し、相変化材料からなる記録層内での熱の拡散を利用することにより、下部電極と上部電極間に小さな電流を流した場合にも、相変化材料からなる記録層に相変化が生じるような構成としている。ここで、「略規則的と配置された」、とは以下のいずれかで代表されるような場合を示す。（１）特定の断面を考慮したとき、上記断面内の１軸方向に略等間隔で構成要素（導電体）が配置され、かつこれとは異なるもう１つの軸方向にも略等間隔で構成要素（導電体）が配置されている。（２）特定の断面を考慮したとき、全ての構成要素（導電体）が、最近接の構成要素（導電体）との距離が略一定となるように配置されている。
【００１２】
（第１実施形態）
本発明の第１実施形態による相変化メモリを図１乃至図３を参照して説明する。本実施形態の相変化メモリは、図３に示すように、複数のワード線ＷＬｉ（ｉ＝１，・・・）と、これらのワード線に交差する複数のアドレス線ＡＤＤｊ（ｊ＝１，・・・）と、各ワード線と各アドレス線の交差領域に設けられる記憶セル１とを備えている。記憶セル１は一端が対応するワード線に直接接続され、他端がセル選択用のトランジスタ１０を介して対応するアドレス線に接続されている。なお、トランジスタ１０を選択するための列選択線Ｒｏｗｉ（ｉ＝１，・・・）が設けられており、トランジスタ１０のゲートは対応する列選択線Ｒｏｗｉ（ｉ＝１，・・・）に接続されている。トランジスタの代わりにダイオードを用いてもよい。この場合、列選択線Ｒｏｗｉ（ｉ＝１，・・・）は不要となる。
本実施形態による相変化メモリの記憶セル１の断面を図２に示す。この記憶セル１は、下部電極１１と、下部電極１１上に設けられ絶縁膜１２によって隔てられた導電体１３と、導電体１３上に設けられ相変化材料からなる記録層１４と、記録層１４上に設けられた上部電極１５とを備えている。相変化材料からなる記録層１４は全ての記憶セルにまたがって一様に広がるように形成されている。なお、上部電極１５の側部は絶縁膜１６によって覆われている。下部電極１１は図３に示すセル選択用のトランジスタ１０を介してアドレス線に直列接続され、上部電極１５はワード線に直接接続されている。
【００１３】
図２に示す記憶セル１において、下部電極１１と上部電極１５との間に電圧を印加し、下部電極１１から導電体１３および相変化材料からなる記録層１４を介して、上部電極１５に電流を流すことにより、記録層１４の相変化材料の融点付近（例えば６００℃程度）まで加熱すると、相変化材料層１４は非結晶相（高抵抗相）に変化し、電圧の印加を止めてもこの状態が維持される。このとき、高抵抗相での抵抗は典型的には１００ｋΩである。同様に、下部電極１１と上部電極１５との間に電圧を印加して、記録層１４の相変化材料の結晶化に適した温度付近（例えば１３０℃）まで加熱すると、記録層１４の相変化材料は結晶相（低抵抗相）に変化し、加熱を止めてもこの状態が維持される。このとき、低抵抗相での抵抗は典型的には２ｋΩである。
【００１４】
このように、下部電極１１と上部電極１５との間に電圧を印加して、導電体１３および相変化材料からなる記録層１４を加熱することにより、下部電極１１と上部電極１５との間の電気抵抗を変化させることができる。
【００１５】
記憶セル１内の記録層１４が結晶相であるか、非結晶相であるかは、上下電極１１、１５間に記録層１４が結晶化も非結晶化も生じない程度の低電圧を印加し、電極間の電圧あるいは電流を読み取ることによって知ることができる。このため、結晶相の状態と非結晶相の状態を０と１または１と０に対応させることにより、１つの記憶セル１を用いて１ビットの情報を記録再生することが可能である。あるいは、結晶相と非結晶相との抵抗変化が十分に大きい場合には、１つの記憶セルを用いて多ビットのデータを記録再生することもできる。
【００１６】
次に、本実施形態による相変化メモリの記憶セル１の導電体１３の配置を図２を参照して説明する。図２は、図１に示す記憶セル１を下部電極１１側から見た図である。上下電極１１、１５の重なり領域１７内にのみ、略同一の形状を有する導電体１３が配置されている。図３では、重なり領域１７は略正方形状であり、その２辺の方向のいずれにも導電体１３が２以上配列された構造を有する。導電体１３は２方向のうちの少なくとも１つの方向に、２以上１０程度以下配列されていることが好ましい。導電体１３が２個より少なくなると、低電流化の効果が得られにくく、逆に導電体１３が１０個を超えると、導電体１３のサイズ（直径Ｌ）が小さくなりすぎて下部電極１１から導電体１３に電流が流れにくくなるという問題がある。
【００１７】
本実施形態においては、図１からわかるように相変化材料からなる記録層１４は全ての記憶セルにまたがって一様に広がるように形成されているが、図４に示すように、相変化材料からなる記録層１４を下部電極１１、あるいは上部電極１６と同一の形状に加工して、相変化材料からなる記録層１４の周りに絶縁膜１６を配置すれば、隣接記憶セル間の熱的影響をより低減することが可能である。
【００１８】
本実施形態に係る記憶セル１の導電体１３の好ましい大きさと、好ましい配置を説明する。図１および図２に示すような導電体１３を有する記憶セル１の上下電極１１、１５間に電圧を印加した場合、導電体１３の電荷移動度と電荷の拡散係数の比が十分大きいときは、下部電極１１から導電体１３を通してのみ相変化材料からなる記録層１４に電流が流れる。言い換えれば、電流が局在化する。記録層１４が非晶質であるときは、結晶相にあるときと比べて、電荷移動度の拡散係数に対する比が小さくなるので、より電流の局在化が妨げられやすい。これを考慮した好ましい導電体１３の大きさと配置は次のとおりである。隣接する導電体１３間の最短距離の平均値をｄ、隣接する導電体１３の中心間の距離の平均値をｘとしたとき、比ｘ／ｄが１．５以上であることが好ましく、比ｘ／ｄが２あるいはそれ以上であることが特に好ましい。比ｘ／ｄが１．５より小さいときは、隣接する導電体１３同士が近いため、電場が隣接する複数の導電体１３にまたがって形成され、電流の局在化が妨げられる。
【００１９】
上記の好ましい大きさと配置を採用した場合は、電流が局在化し、ジュール熱は電流パスに沿って選択的に生じる。それが熱伝導率の低い相変化材料からなる記録層１４内を拡散して重なり領域１７内の相変化材料からなる記録層１４全体が加熱されることになる。
【００２０】
このようにして相変化材料の一部を加熱したときに、相変化材料が加熱された領域よりも広い領域に渡って相変化することは、ＤＶＤ(Digital Versatile Disc)においては記録光のパルス変調としてよく知られている。つまり、ディスクのトラック方向に沿って相変化材料が非結晶化したマークを記録するときに、マークの全域にわたって記録光パワーを増大させるのではなく、記録光パワーをパルス的に増減させて非晶質マークを記録することにより、記録光の全照射エネルギーを低減すると共に、隣接トラックへの熱的な影響を回避している。このとき、相変化材料層の膜厚およびトラック幅に応じて、記録光パワーの最大値および最小値を調整することにより、最適なマーク形状を得ることができる。
【００２１】
したがって、図１および図２に示す記憶セル１を有する本実施形態の相変化メモリにおいても、記憶セル１のセルサイズ、相変化材料からなる記録層１４の膜厚、および記録層１４の相変化材料の電気的特性に応じて、導電体１３のサイズおよび電気抵抗を最適化することにより、全電流量の低減と隣接セルへの熱的影響の回避が可能となる。このとき、上下電極１１、１５の重なり領域１７内に存在する相変化材料層１４が、均一に相変化を生じるためには、導電体１３は略均一の形状を有し、絶縁膜１２によって隔てられて略等間隔に配置されていることが好ましい。
【００２２】
記憶セル１のセルサイズを小さくした場合に、記録層１４内での電流の拡散を低減するためには、記録層１４の膜厚を小さくすることが効果的である。しかしながら、記録層１４が薄くなると、結晶相への相変化に長い時間を要するために結晶化が困難になることが知られている。このような場合に、結晶相への相変化を生じやすくするためには、記録層１４に接して結晶化促進層を配置することが効果的である。これは、好適な組合せの相変化材料からなる層と結晶化促進層を隣接させた配置した場合には、相変化材料からなる層が加熱されたときに、結晶化促進層と相変化材料間の相変化にともなう界面エネルギー変化が十分に大きく、相変化材料からなる層と結晶化促進層との界面で不均質な結晶核生成が生じやすくなるためである。したがって、導電体１３を隔てている絶縁膜１２の代わりに、このような結晶化促進機能を有する材料からなる結晶化促進層を用いると結晶相への相変化が容易となる。この結晶化促進層は導電体１３よりも高抵抗であることは云うまでもない。
【００２３】
さらに、結晶化促進層として２種以上の材料が混合して使用されていると、相変化材料からなる層と結晶化促進層の界面で不連続性が生じ、不均質な結晶核生成が生じやすくなるために、結晶化促進層は２種以上の材料からなることがより好ましい。また、結晶化促進層としてＧｅＮやＳｉＣなど単体として用いた場合に十分に小さい電気抵抗を得ることが難しい材料でも、これらより電気抵抗が大きい材料との混合物とすることにより、結晶化促進層の電気抵抗を大きくすることができるので、２種以上の材料を含む混合物からなる層を絶縁体として用いることも可能となる。
【００２４】
下部電極１１は、Ｔａ、Ｍｏ、Ｗなど高融点金属を配置するのがよい。一方、上部電極１５は、単層の構成でもよいが、相変化材料の拡散を防ぐために、記録層１４の間に例えば炭素膜を配し、その上に、Ｔａ、Ｍｏ、Ｗなど高融点金属を配置してもよい。下部電極１１および上部電極１５の厚さは、例えば１００ｎｍ以上２００ｎｍ以下、炭素膜の厚さは、例えば５ｎｍ以上１０ｎｍ以下とすることができる。
【００２５】
導電体１３は導電性材料からなる。例えば、ＴｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＴｉＳｉＮ、ＴａＮ、ＴａＡｌＮ、ＴａＢＮ、ＴａＳｉＮ、ＷＮ、ＷＡｌＮ、ＷＢＮ、ＷＳｉＮ、ＺｒＮ、ＺｒＡｌＮ、ＺｒＢＮ、ＺｒＳｉＮ、ＭｏＮ、Ａｌ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、ＷＳｉｘ、Ｔｉ、ＴｉＷ及びＣｕから選択された少なくとも１つからなることが好ましい。あるいは、導電体１３は、Ｔａ、Ｍｏ、Ｗなど下部電極１１と同じ材料からなってもよく、この場合には、後述する図５（ｂ）に示す導電層２１の形成プロセスを省略することが可能である。
【００２６】
記録層１４の相変化材料としては、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅなどのカルコゲン化合物をあげることができる。これらの材料は高速スイッチング性、繰り返し記録安定性、高信頼性を確保する上で望ましい。
【００２７】
絶縁膜１２は有機物、無機物の任意の材料からなってよいが、絶縁膜１２に相変化材料層１４の結晶化を促進する機能を持たせる場合には、例えば、Ｔａ、Ｎｂ、Ａｌ、Ｌａ、Ｃｅ、Ｚｒ、Ｃａ、Ｈｆ、Ｃｒ、Ｍｇ、Ｔｈ、Ｔｉ、Ｓｃ、Ｂｅ、Ｖ、Ｂ、Ｉｎ、Ｂａ、Ｌｉ、Ｇａ、Ｍｎ、Ｓｉ、Ｇｅの窒化物、Ｔａ、Ｓｉ、Ｚｒ、Ｔｉ、Ｔｈ、Ｌｉ、Ｎａ、Ｋ、Ｂａ、Ｚｎ、Ｂ、Ｓｒ、Ｉｎ、Ｓｎ、Ｈｆ、Ｃｒ、Ｃｅの酸化物、あるいは、Ｔａ、Ｔｉ、Ａｌ、Ｚｒ、Ｍｎ、Ｈｆ、Ｓｉ、Ｖ、Ｃｒ、Ｂｅ、Ｃｅ、Ｓｍ、Ｍｏ、Ｎｂの炭化物から選択された少なくとも１つからなることが好ましい。特に、Ｇｅ若しくはＨｆの窒化物、Ｔａ、Ｈｆ、Ｃｒ、Ｚｒ若しくはＣｅの酸化物、あるいはＳｉの炭化物を用いることが好ましく、さらにこれらの中から２種以上を選択し混合して用いることが好ましい。これらの材料は相変化材料を記録膜とした書き換え型の光記録媒体において広く用いられている。書き換え耐久性が向上するので、Ｈｆ、Ｃｒ、Ｚｒの酸化物およびそれら材料を５０ａｔ．％以上含む膜を絶縁膜１２として用いることが特に好ましい。
【００２８】
さらに、記憶セル１を湿度などから保護するために、図示しない保護層を記憶セル１上に設けてもよい。保護層としては、Ｓｉ３Ｎ４、ポリイミド等を用いるのが好適である。
【００２９】
なお、図２中のＸおよびＹは、図中一点鎖線で示す記憶セル１の２辺の長さを示し、図２中のＬは導電体１３を円近似したときの直径を示す。Ｘ、Ｙはそれぞれ、１０ｎｍ以上２００ｎｍ以下であることが好ましく、さらに好ましくは、１０ｎｍ以上１００ｎｍ以下であることが好ましい。ＸやＹの値が１０ｎｍより小さくなると、これより小さな導電体１３の製造が困難になり、Ｘの値が２００ｎｍより大きくなると、相変化材料からなる記録層１４を相変化させるために必要な電流が過大になる。一方、Ｌは５ｎｍ以上、５０ｎｍ以下であることが好ましい。Ｌが５ｎｍより小さくなると導電体１３の製造が困難になり、Ｌが５０ｎｍより大きくなると、低電流化の効果が得られにくくなる。しかし、これらの値は、上下電極１１、１５間の電圧印加により相変化材料からなる記録層１４が結晶相・非結晶相のいずれにも変化しやすいように、用いる記録層１４の相変化材料や印加電圧、電圧印加時間に応じて適宜選択すればよい。
【００３０】
（製造方法）
次に、本実施形態による相変化メモリの製造方法を図５（ａ）乃至図７（ｂ）を参照して説明する。
【００３１】
図１および図２で示す形状を有する記憶セル１を備えた相変化メモリは、まず、通常の半導体プロセスに用いられる手法を用いて、アドレス線、およびセル選択用のトランジスタあるいはダイオードを作製した後、セル選択用のトランジスタあるいはダイオードの上に、図１および図２に示す形状を有する記憶セル１を作製することにより製造することができる。
【００３２】
まず、絶縁膜１２を、形成すべき下部電極１１の高さより高く形成し、その後、下部電極が形成される部分をエッチング除去し開口部（図示せず）を形成する。そして、この開口部に例えば異方性スパッタもしくはＣＶＤ（Chemical Vapor Deposition）を用いて下部電極材料膜を埋め込み下部電極１１を形成する（図５（ａ）参照）。絶縁体１２の上へ製膜された下部電極材料はＣＭＰ（Chemical Mechanical Polishing）もしくはリフトオフ法で除去する。
【００３３】
次に、絶縁体１２および下部電極１１上に絶縁膜１２と同じ材料からなる絶縁体を堆積し、下部電極１１上の絶縁体をエッチングにより除去し底部に下部電極１１が露出する開口部（図示せず）を形成する。そして、この開口部に導電体１３を形成する材料を、同じく異方性スパッタもしくはＣＶＤ法を用いて埋め込み、導電層２１を形成する（図５（ｂ）参照）。絶縁膜１２の上へ製膜された導電体を形成する材料はＣＭＰもしくはリフトオフ法で除去する。
【００３４】
次に、導電層２１上に第１のレジスト層としてブロックコポリマー層を選択的に形成する。ここで、用いるブロックコポリマーとしては、例えば、２種類のポリマー鎖ＡとＢとが結合したＡ−Ｂ型の「ジブロックコポリマー」を挙げることができる。または、３種類のポリマー鎖がＡ−Ｂ−Ｃと結合した「トリブロックコポリマー」を用いてもよい。
【００３５】
導電層２１の上に選択的にブロックコポリマー層２２を形成する第１の方法について説明する。まず、絶縁膜１２および導電層２１上に絶縁膜１２と同じ材料からなる絶縁体を堆積し、導電層２１上の絶縁体をエッチングにより除去し、底面に導電層２１が露出する開口部（図示せず）を形成する。そして導電層２１上に、ブロックコポリマー層２２を形成する（図５（ｃ）参照）。この後、後述するように、ブロックコポリマーをアニール処理等を行うことにより、導電層２１上において、ブロックコポリマー２２の相分離構造が配向し、所定の方向に規則的に配列した周期的構造が得られる。また、導電層２１の絶縁膜１２の上面からの深さは、ブロックコポリマーの規則配列構造の格子間隔より小さい程度とすることが好ましい。これは、規則配列構造の格子間隔より大きいと、膜厚方向にも規則的に積層された相分離構造が形成される可能性があるためである。このような規則配列構造として最も一般的な構造は、六方格子である。規則配列構造がシリンダ構造もしくはラメラ構造である。これらの構造が膜面に対して垂直に配向するようなブロックコポリマーを用いる場合には、導電層２１の絶縁膜１２の上面からの深さが規則配列構造の格子間隔より大きくてもかまわない。
【００３６】
また、導電層２１の上に選択的にブロックコポリマー層２２を形成する第２の方法として、ブロックコポリマーを形成する前に、絶縁膜１２の表面を疎水化処理してもよい。すると、絶縁膜１２の上部の疎水化された領域では、ブロックコポリマーがはじかれて形成されないので、この場合にも、導電層２１の上部にのみブロックコポリマーを堆積させることが可能である。この後、後述するようにアニール処理することによりブロックコポリマーは導電層２１のサイズに応じて配向した相分離構造を形成する。絶縁膜１２としてＳｉＯ２などの疎水化可能な材料を用い、導電体１３として疎水化処理されない材料を用いている場合には、オクタデシルトリメチルシラン、ヘキサメチルジサラザンなどのシランカップラーもしくはアルカンチオールなどの界面活性剤を用いることができる。あるいは、絶縁膜１２および導電層２１上に疎水化可能な材料を薄膜で被覆した後、レジストを塗布し、所定の部分のみ疎水化処理を施してもよい。
【００３７】
いずれの場合にも、導電層２１は、ブロックコポリマー層２２の規則配列構造の格子間隔すなわち周期より幅広であるとよい。これは、導電層２１上にブロックコポリマーが閉じ込められ、規則配列が導電層２１上でのみ起きることを促進させるためである。導電層２１上に相分離構造を配向させて周期的配列が形成されるためには、導電層２１の一辺をおおよそ周期的配列の格子間隔の数倍程度とすることが好ましい。
【００３８】
なお、導電層２１を、ブロックコポリマー層２２を形成する前の状態において、導電層２１の表面に凹凸パターンを有するように形成し、その後、導電層２１上にブロックコポリマー層を形成してもよい。この場合、導電層２１上に形成されるブロックコポリマー層２２の配列構造は、上記凹凸パターンに対応して配向することになる。
【００３９】
これらのブロックコポリマー層２２は、適当な温度でアニール処理を行うことによって、ポリマー相２３とポリマー相２４とに相分離して規則配列構造を形成する。例えば、図５（ｃ）に示すように、ポリマー相２３をマトリックスとし、ポリマー相２３中にポリマー相２４が２次元的に規則配列した構造を形成する。このような規則配列構造を構成するポリマー相２３、２４の形状及びサイズは、ポリマー鎖Ａ、Ｂ及びＣの長さに依存し、これらを調整することで、例えば、１５ｎｍ程度あるいはそれ以下の微細なサイズに制御することができる。
【００４０】
このようにして形成されるブロックコポリマーの規則配列構造それ自体が、図５（ｄ）に示す規則配列した凹凸形状を有している場合には、ブロックコポリマーの規則配列構造の表面をそのまま利用することができる。
【００４１】
しかし、ブロックコポリマーの規則配列構造が平坦な場合には、ブロックコポリマー２２の相分離構造を凹凸構造に変換する必要がある。例えば、ブロックコポリマー２２の少なくとも一つの種類のポリマー相２４を選択的に除去することにより、図５（ｄ）に示したように、ポリマー相２４の形状と同様の半球状の曲率を持った凹部２４ａが規則的に配列した構造を形成することができる。
【００４２】
ポリマー相２４を選択的に除去するためには、プラズマ、光、電子線などのエネルギー線や熱などを照射した場合に、それらに対する耐性の異なる２種類以上のポリマー鎖によりブロックコポリマーを構成すればよい。例えば、Ｎをモノマー単位の総原子数、Ｎｃをモノマー単位の炭素原子数、Ｎｏをモノマー単位の酸素原子数としたとき、モノマー単位のＮ／（Ｎｃ−Ｎｏ）の値が小さいほうが、各種プラズマ照射に対する耐性が高い。この観点から、プラズマ耐性の大きく異なる２種類以上のポリマー鎖を組み合わせてもよい。
【００４３】
また、これらのエネルギー線の照射により架橋反応などが起こり硬化するようなポリマー鎖を、エネルギー線照射により硬化しない、もしくは分解されるポリマー鎖と組み合わせたものを用いてもよい。さらに、親和性を考慮して、例えばポリマー鎖の親水性／疎水性を変え、どちらか一方のポリマー鎖領域に架橋剤を偏析させるようにしてもよい。このようにして、サイズ１５ｎｍ以下の規則配列パターンの相分離構造を有するブロックコポリマー膜の少なくとも一つのポリマー相２４を選択的に除去することにより、凹部が規則的に配列した第１のレジスト層（ポリマー相）２３を形成することができる（図５（ｄ）参照）。
【００４４】
次に、第１のレジスト層２３のエッチング耐性が高くない場合には、レジスト層２３の凹部のパターンをエッチング耐性の高い材料に転写するために、図６（ａ）に示したように、第１のレジスト層２３の上に、第２のレジスト層２５を堆積してもよい。第２のレジスト層２５の材料としては、金属、金属酸化物、金属窒化物、カーバイトなど無機材料を用いることことにより、プラズマエッチングに対するエッチング耐性の高いマスクパターンを形成することができる。また、芳香環含有低分子有機材料を用いてもよい。さらに、芳香環含有低分子有機材料に金属が含まれる材料を用いてもよい。またさらに、ポリシランやポリシロキサンなどのＳｉ（シリコン）などの金属含有ポリマーを用いてもよい。
【００４５】
無機材料あるいは低分子有機材料を第２のレジスト層２５として用いる場合、第１のレジスト層２３の上に堆積させるために、真空蒸着の方法を用いることができる。蒸着時に試料を加熱することにより、選択的に第１のレジスト層２３の凹部において核成長を起こし、無機材料を選択的に凹部に堆積することが可能である。このようにして、第２のレジスト層２５を第１のレジスト層２３の凹部を埋め込むように形成することが可能である。あるいは、真空蒸着した後にアニール処理することにより、堆積した第２のレジスト層２５を第１のレジスト層２３の凹部に埋め込ませ、その表面を平坦化することも可能である。
【００４６】
また、第２のレジスト層２５としては、金属含有ポリマーなどのポリマー材料を用いることもできる。この場合、第１のレジスト層２３の上に第２のレジスト層２５を塗布するために、適当な溶媒に溶かしてスピンコートすることができる。スピンコート直後にはポリマー材料からなる第２のレジスト層２５は表面張力により第１のレジスト層２３の凹部を埋めるように平坦化する。場合によっては、表面張力の効果をより高めるために、第２のレジスト層２５をスピンコートするために、第１のレジスト層２３の表面を疎水化してもよい。第１のレジスト層２３の表面を炭化フッ素のプラズマに晒すことによって簡単に疎水化することが可能である。また、第２のレジスト層２５としてポリマー膜をスピンコートした後に、アニール処理を行うことにより、凹部にのみポリマー材料を堆積させたりもしくは平坦化を促進することも可能である。またここで、第２のレジスト層２５は、図６（ａ）に示したように、第１のレジスト層２３の凹部を完全に充填してその上の平坦部も覆うように形成してもよく、または、第１のレジスト層２３の凹部のみを充填するように形成してもよい。
【００４７】
次に、このようにして形成されたマスクパターン２３，２５を用いて、図６（ｂ）に示したように、導電層２１を直接エッチング加工し、残ったレジスト層をアッシングなどにより取り除くことにより、導電体１３を形成する（図６（ｃ）参照）。
【００４８】
なお、第２のレジスト層２５を設けない場合には、第１のレジスト層２３をマスクとして、導電層２１をエッチングするので、このエッチングに際しては、第１のレジスト層２３（ポリマー相２３）の材料とエッチング方法を選択する必要がある。
【００４９】
第２のレジスト層２５を設けた場合には、第２のレジスト層２５をマスクとして、第１のレジスト層２３をエッチングし、さらにその下の導電層２１をエッチングするので、このエッチングに際しては、第２のレジスト層２５の材料とエッチング方法を選択する必要がある。また、第２のレジスト層２５とのエッチング選択比が確保できる範囲であれば、第１のレジスト層２３をエッチングする方法と、その下の導電層２１をエッチングする方法とは同一である必要はない。例えば、ドライエッチングによる場合、第１のレジスト層２３をエッチングする際のエッチングガスと、導電層２１をエッチングする際のエッチングガスとを使い分けることも可能である。
【００５０】
また、例えば、導電層２１をエッチングする前に、酸素プラズマによるＲＩＥ（Reactive Ion Etching）を行うことにより、ブロックコポリマーの除去されたなかったポリマー鎖領域（ポリマー相２３）をエッチングした後、導電層２１を適当な方法で加工すれば、アスペクト比の高いパターニングを行うことができる。
【００５１】
このようにして、導電体１３を形成した後、絶縁膜１２と同じ材料からなる絶縁体を全面に堆積し、この絶縁体を導電体１３が露出するまで例えばＣＭＰを用いて平坦化処理することにより、図６（ｄ）に示すように、略規則的に配列した略同一形状を有する導電体１３と絶縁膜１２を得ることができる。
【００５２】
次に、相変化材料からなる記録層１４を形成する（図７（ａ）参照）。相変化材料からなる記録層１４の形成プロセスとしては、いくつかの例を示すことができる。
【００５３】
その一つ例としては、図７（ａ）に示すように、相変化材料層１４を一様に製膜する。別の例としては、予め絶縁膜１２と同じ材料からなる絶縁体を、形成すべき相変化材料からなる記録層１４の高さまで一様に堆積し、相変化材料からなる記録層１４となる絶縁体部分を除去して、底面に導電体１３および絶縁膜１２が露出する開口（図示せず）を形成する。そして、この開口に相変化材料を異方性スパッタもしくはＣＶＤ埋め込むことにより相変化材料からなる記録層１４を形成する。記録層１４の側部の絶縁膜１２の上に製膜された相変化材料はＣＭＰもしくはリフトオフ法で除去する。この場合は、図４に示す構造となり、隣接記憶セル間の熱的影響をより低減することが可能となる。
【００５４】
さらに別の方法としては、下部電極１１上部に相変化材料からなる記録層１４を形成後、図５（ｂ）から図６（ｄ）に示す工程を行ってもよい。この場合、相変化材料からなる記録層１４は、下部電極１１と導電体１３の間に形成されることになる。
【００５５】
次に、記録層１４上に上部電極１５を形成する（図７（ｂ）参照）。この上部電極１５の形成は、相変化材料からなる記録層１４上に絶縁体を堆積した後、この絶縁体をパターニングすることにより底部に記録層１４が露出した開口（図示せず）を有する絶縁膜１６を形成する。そして、絶縁膜１６の開口に上部電極材料を埋め込むことにより、上部電極１５を形成する。その後、アドレス線と異なる方向に伸張するワード線と上部電極１５とを接続する。
【００５６】
以上説明したように、本実施形態では、下部電極１１の形状に応じた凹凸パターン内にブロックコポリマー層を形成した後、ブロックコポリマーを相分離させて規則配列を形成し、その一方のポリマー相を選択的に除去してマスクを形成する。相分離したブロックコポリマーの規則配列構造は、そのポリマー鎖の材料や配合のバランスを調節することにより、任意に制御することができる。その結果として、下部電極の形状を制御することにより、それより微細な１５ｎｍ以下の規則配列構造を自己組織的に形成させることができ、この配列を反映した導電体１３のパターニングを確実かつ容易に実施することができる。従って記憶セル間での特性も確実に制御することができる。
【００５７】
本実施形態によれば、図６（ｂ）に示した導電層２１のエッチング加工の際に、下部電極１１を同時にエッチング加工することも可能である。記憶セル１のセルサイズが小さくなるか、導電体１３の直径Ｌが小さいときには、下部電極１１が導電体１３と略同一の形状を有するように加工されている場合には、加工されていない場合に比べて、下部電極１１から導電体１３に電流が流れやすくなる場合がある。これは、例えば、近接場光プローブにおいて、プローブ部にテーパー角を設けた場合に、プローブの出力が増大することと同様である。したがって、導電層２１のエッチング加工の際に、下部電極１１を同時にエッチング加工した場合は、記憶セル１は図８に示すような構造を有することになる。このような構造を有する記憶セル１を備えた相変化メモリでは、上下電極間に効率的に電流を流すことが可能になる。
【００５８】
さて、本実施形態によれば、第２のレジスト層２５を用いた場合に、さらに、導電体１３のパターンサイズを制御することも可能である。つまり、プロセス条件を調節することにより、最終的に形成される導電体１３のパターンの幅を変えることができる。これには、２種類の方法がある。まずその一つの方法は、第２のレジスト層２５の堆積量を調節する方法である。
【００５９】
図９（ａ）、（ｂ）は、第２のレジスト層２５の堆積量を調節することにより、マスクとなる領域の面積を任意に変える方法を説明するための概念図である。例えば、図９（ａ）に示したように、第２のレジスト層２５を第１のレジスト層２３の凹部を完全に埋めるように堆積すると、マスクされる領域は凹部全体となる。したがって、導電層２１がエッチングされて形成される導電体１３のサイズＬは、図９（ａ）に示したように凹部の外縁サイズと同程度となる。これに対して、図９（ｂ）に示したように、凹部は半球状の曲率をもった形状をしているために第２のレジスト層２５の堆積量を減らすと、第２のレジスト層２５で覆われる部分は小さくなり、マスクとして作用する部分の面積が小さくなるため、最終的に得られる導電体１３のサイズＬも小さくすることができる。これは、凹部が曲面状に形成されることを利用したものである。
【００６０】
このように、本実施形態によれば、第２のレジスト層２５の堆積量を調節することにより、マスクのサイズを変えることが可能となり、これにより導電体１３のパターンサイズを制御することができる。なお、この場合には、導電体１３および第１のレジスト層２３に対する第２のレジスト層２５のエッチング速度が十分に低いエッチング方法を用いることにより、第２のレジスト層２５に対応した正確なパターニングができる。
【００６１】
導電体１３のサイズを調節するもう一つの方法は、マスクとして作用する第２のレジスト層２５をオーバーエッチングする方法である。
【００６２】
図１０（ａ）、（ｂ）は、第２のレジスト層２５をオーバーエッチングすることにより導電体１３のサイズが変化することを説明する概念図である。
【００６３】
図１０（ａ）に示したように、第２のレジスト層２５を第１のレジスト層２３の凹部を埋めるように堆積し、これをマスクとして高い選択比でエッチングを施した場合、導電体１３のサイズＬ１は第２のレジスト層２５の外縁、すなわち、凹部の外縁と同一となる。なお、このようにマスクの外縁に合わせた正確なエッチングを行うためには、エッチング方法として、高い異方性を有し、サイドエッチングが抑制された方法を用いることが望ましい。
【００６４】
これに対して、第２のレジスト層２５もある程度エッチングされる条件を用いてオーバーエッチングを実施すると、図１０（ｂ）に示したように、マスクとなる第２のレジスト層２５は、その層厚が薄い外縁部から順次消失する。そして、その下の第１のレジスト層２３および導電層２１がエッチングされる。その結果として、オーバーエッチング量に応じて、導電層２１のサイズＬ２〜Ｌ４を適宜縮小することができる。つまり、本実施形態によれば、第２のレジスト層２５を適宜オーバーエッチングすることにより、導電体１３のサイズを制御することができる。またここで、オーバーエッチングにより形成された略円柱状のピラー状のパターンは、その下端にパターン幅が徐々に変化する裾野部を有する。この裾野部は、第２のレジスト層２５のオーバーエッチングに伴って外側から順次エッチングが進行したことにより形成される。このように、導電体１３の下端に徐々に太くなる裾野部を形成すると、下部電極１１から導電体１３への電流が流れやすくなるばかりでなく、ピラーが根元から折れることを防ぐことができる。この効果は、高いアスペクト比のエッチングを行うときに特に顕著である。
【００６５】
また、このオーバーエッチングを用いたサイズの調整方法においては、第１のレジスト層２３をエッチングする方法と、導電層２１をエッチングする方法とは、異なっていることが好ましい。つまり第１のレジスト層２３をエッチングする工程においてサイズを独立に制御することが可能ということである。図６（ｂ）に示すように、このような裾野部を下部電極１１まで到達するように形成すると、図８に示す場合に比べて、さらに効率的に下部電極１１から導電体１３へと電流を流すことが可能になる。なお、ここでは、導電体１３と下部電極１１のどちらもが相変化材料からなる記録層１４側からその径が増大するような形状を有する記憶セル１としたが、いずれか一方のみが相変化材料からなる記録層１４側から下部電極１１側に進むにつれてその径が増大するような形状を有する場合にも同様な効果を得ることが可能である。導電体１３と下部電極１１とが同じ材料から形成されていてもよい。
【００６６】
このような製造プロセスにより作製された記憶セル１を有する相変化メモリを初期アニール処理する場合には、以下のようにして行うことができる。初期アニール処理を行うと、相変化材料からなる記録層１４を低抵抗状態である結晶相にして、抵抗値が基準値外にあるセルを不良記憶セルとして除去することができる。また、全ての記憶セルにわたって一様な相変化材料からなる記録層１４を形成した場合には、初期アニール処理により、相変化領域を決定することも可能である。
【００６７】
相変化材料からなる記録層１４を下部電極１１あるいは上部電極１５と同様な形状に加工した場合には、記憶セル１の製造後に、記憶セル１全体を相変化材料層１４の結晶化が生じる温度に加熱することにより、相変化材料からなる記録層１４を結晶相にすることができる。このとき、下部電極１１と上部電極１５との間に電流を流しながら初期アニール処理を行うこともできる。
【００６８】
相変化材料からなる記録層１４が下部電極１１あるいは上部電極１５と同様な形状に加工されず一様な層である場合にも、同様の方法によって初期アニール処理を行うことが可能である。この場合、絶縁膜１２として相変化材料からなる記録層１４の結晶化を促進する結晶化促進材料を用いていると、下部電極１１の上部では、結晶化促進層が相変化材料からなる記録層１４に接して形成されているので、初期アニール条件を調整することにより、下部電極１１上部にある相変化材料のみを初期結晶化することが可能である。初期アニール時に結晶化が生じた領域のみが、情報の記録再生時には相変化領域として機能することになるので、初期アニール処理により、相変化領域を決定することができる。
【００６９】
以上説明したように、本実施形態によれば、記憶セルのサイズが小さくなった場合にも、導電体１３が略均一の形状を有し、絶縁膜１２によって隔てられて略等間隔に配置されているため、相変化材料層１４が均一に相変化を生じ、このため、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることができる。
【００７０】
また、本実施形態の相変化メモリを製造する製造方法によれば、第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層の配列構造に応じたパターンを有する導電体を形成することが可能となり、略規則的な位置および形状を有する導電体を作成することが容易となり、その結果、均一な性能を有する記憶セルが配置された相変化メモリを安価に製造することができる。
【００７１】
（第２の実施形態）
次に、本発明の第２実施形態による相変化メモリを図１１および図１２を参照して説明する。図１１は、第２実施形態による相変化メモリの断面図であり、図１２は、第２実施形態による相変化メモリを下部電極側からみた図である。
【００７２】
本実施形態の相変化メモリと、第１実施形態の相変化メモリとの違いは、図１２に示すように、略同一の形状を有する導電体１３が、上下電極の重なり領域１７全域ではなく、重なり領域１７よりも小さな導電体領域１８内にのみ形成されていることである。
【００７３】
図１１および図１２に示す記憶セルを有する相変化メモリにも図１に示す相変化メモリと同様に情報を記録再生することができる。つまり、下部電極１１と上部電極１５間に電圧を印加し、下部電極１１から導電体１３および相変化材料からなる記録層１４を介して上部電極１５に電流を流して、相変化材料からなる記録層１４を加熱することにより、相変化材料の相変化を起こすことができる。この場合にも、図１を用いて説明したのと同様に、相変化材料からなる記録層１４内で、導電体１３の上に相当する部分で多く電流が流れるので、ジュール熱の発生が多くなる。
【００７４】
したがって、図１１および図１２に示した本実施形態に係る記憶セルにおいて相変化材料層１４の相変化を生じさせた場合、図１に示した記憶セルにおいて相変化材料層１４の相変化を生じさせた場合に比べて、より小さな断面積を持つ領域のみを相変化させることが可能である。このため、電極サイズを変えなくても、相変化が生じる領域が減少するために、相変化に必要な電流量を減らすことが可能である。この結果、電極に単位面積あたり過大な電流を印加することによる電極の破壊や電極の発熱を抑制することができる。また、電極サイズを小さくすると、電極とその他の素子との位置あわせが困難となるため、電極サイズを小さくすることなく、相変化が生じる領域を小さくできることは、製造の観点からも有意義である。
【００７５】
図１１および図１２に示す記憶セル１を有する第２実施形態の相変化メモリにおいても、上下電極間の電圧印加により、相変化材料からなる記録層１４が結晶相・非結晶相のいずれにも変化しやすいように、記録層１４に用いる相変化材料や印加電圧、電圧印加時間に応じて、導電体１３の形状、大きさ、および電気抵抗を最適化することができる。
【００７６】
（製造方法）
次に、図１１および図１２に示す記憶セル１を有する第２実施形態の相変化メモリの製造方法について図１３（ａ）乃至図１５（ｃ）を参照して説明する。図１３（ａ）乃至図１５（ｃ）は本実施形態の製造方法を示す工程断面図である。本実施形態の製造方法は、転写層を介して導電層２１にパターンを形成するものである。
【００７７】
まず、絶縁膜１２を、形成すべき下部電極１１の高さより高く形成し、その後、下部電極が形成される部分をエッチング除去し開口部（図示せず）を形成する。そして、この開口部に例えば異方性スパッタもしくはＣＶＤを用いて下部電極材料膜を埋め込み下部電極１１を形成する（図１３（ａ）参照）。絶縁体１２の上へ製膜された下部電極材料はＣＭＰ（Chemical Mechanical Polishing）もしくはリフトオフ法で除去する。続いて、絶縁体１２および下部電極１１上に絶縁膜１２と同じ材料からなる絶縁体を堆積し、下部電極１１上の絶縁体をエッチングにより除去し底部に下部電極１１が露出する開口部（図示せず）を形成する。そして、この開口部に導電体１３を形成する材料を、同じく異方性スパッタもしくはＣＶＤ法を用いて埋め込み、導電層２１を形成する（図１３（ａ）参照）。絶縁膜１２の上へ製膜された導電体を形成する材料はＣＭＰもしくはリフトオフ法で除去する。
【００７８】
次に、図１３（ｂ）に示すように、炭素系有機高分子材料からなる転写層３１を塗布した後、図１３（ｃ）に示すように、転写層３２に凹部３２を形成する。凹部３２は、転写層３１の上からさらに別のレジストを塗布してリソグラフィーにより形成してもよい。あるいは、炭素系有機高分子材料が柔らかいことを利用して、「ナノインプリント法」によって所定の原盤の凹凸パターンを直接転写してもよい。
【００７９】
なお、転写層３１は、凹部３２を形成する前もしくは後に硬化させる。これは、転写層３１に形成したパターンがその上に塗布する第１のレジスト層つまりブロックコポリマーの溶媒もしくは規則配列化する際のアニール処理により破壊されることを防ぐために重要である。転写層３１の硬化は、光照射あるいは加熱により行う。光硬化性の樹脂としては、ポリスチレン、ポリブタジエン、ポリイソプレン、ノボラック樹脂、ジアゾ系樹脂などを用いることができる。熱硬化性樹脂としては、ポリアクリロニトリル誘導体、ポリアミド酸、ポリイミド、ポリアニリン誘導体、ポリブタジエン、ポリイソプレン、ノボラック樹脂などを用いることができる。ポリマー鎖をより効率的に硬化させるために、有機過酸化物などのラジカル発生剤、架橋剤を添加することにより架橋反応を促進させ硬化させることも有効である。
【００８０】
凹部３２を形成した後に硬化処理を行う場合は、熱硬化の際にパターン崩れが起きることがあるので光硬化の方が望ましい。光硬化と熱硬化とを併用することにより、さらに硬化反応を促進し、耐熱性、耐溶媒性が高まる。ナノインプリントにより原盤のパターンを直接転写するときには、原盤を圧着している最中に基板を加熱するか、もしくは光照射により転写層３１を硬化させてもよい。
【００８１】
次に、凹部３２の上に、ブロックコポリマー２２をスピンコート法などにより塗布し、適当な温度でアニール処理することにより、ブロックコポリマー２２をポリマー相２３とポリマー相２４に相分離させ規則配列化させる（図１３（ｄ）参照）。
【００８２】
次に、図１４（ａ）に示すように、相分離したブロックコポリマー２２から、前述したようにエネルギー線照射などの手段により、ポリマー相２４を選択的に除去し、凹部２４ａが規則的に配列したポリマー相からなる第１のレジスト層２３を形成する。
【００８３】
第１実施形態で説明したのと同様に、必要に応じて、第２のレジスト層２５を第１のレジスト層２３の上に形成し（図１４（ｂ）参照）、これらのレジスト層をマスクとして酸素プラズマなどにより転写層３１に対してパターンを転写する。
【００８４】
第２のレジスト層２５としては、酸素プラズマに対する耐性が高いものを用いることが好ましい。例えば、第２のレジスト層２５としては、金属、金属酸化物、金属窒化物、カーバイトなどの無機材料、芳香環含有低分子有機材料や芳香環含有低分子有機材料に金属が含まれている材料、ポリシリコンやポリシロキサンなどのＳｉ等の金属を含有するポリマーを用いることができる。これらの材料の酸素プラズマに対するエッチング耐性は、炭素系有機高分子材料と比較して非常に高いため、本実施形態において、転写層３１へのパターン転写を非常に高アスペクト比で実現することができる。
【００８５】
次に、転写層３１をマスクとして、例えばＲＩＥ(Reactive Ion Etching)を用いて導電層２１をパターニングする（図１４（ｃ）参照）。続いて、転写層３１を除去することにより（図１４（ｄ）参照）、パターニングされた導電層が導電体１３として残置される。
【００８６】
次に、絶縁膜１２と同じ材料からなる絶縁体を導電体１３を覆うように形成し、例えばＣＭＰを用いて、導電体１３の表面が露出するまで、絶縁体を加工することにより、図１５（ａ）に示すように、略規則的に配列した略同一形状を有する導電体１３と絶縁膜１２を得ることができる。
【００８７】
続いて、第１実施形態と同様にして、相変化材料からなる記憶層１４を形成し（図１５（ｂ）参照）、その後、上部電極１５および絶縁膜１６を形成する（図１５（ｃ）参照）。
【００８８】
本実施形態でも、必要に応じて、相変化材料からなる記憶層１４を加工し、周辺に絶縁膜１６を形成した図４に示す構造とすることも可能である。
【００８９】
また、第１実施形態で説明したように、第２のレジスト層２５の塗布量を調整し、あるいは、第２のレジスト層２５を適宜オーバーエッチングすることにより、転写層３１に転写されるパターンのサイズを調整し、その結果として、導電体１３のサイズを制御することができる。
【００９０】
本実施形態でも、凹部３２は、ブロックコポリマーの規則配列構造の格子間隔すなわち周期より幅広であるとよい。これは、凹部３２上にブロックコポリマーが閉じ込められ、規則配列が凹部３２上でのみ起きることを促進させるためである。導電層２１上に相分離構造を配向させて周期的配列が形成されるためには、凹部３２の一辺をおおよそ周期的配列の格子間隔の数倍程度とすることが好ましい。典型的には、凹部３２の一辺は、下部電極１１の一辺の０．２５倍以上０．９倍以下であることが好ましい。凹部３２の一辺は下部電極１１の一辺の０．３倍以上０．６倍以下であることがさらに好ましい。凹部３２の一辺が下部電極に対してあまり小さすぎると、十分な数の導電体１３を形成することが困難になり、凹部３２の一辺が下部電極１１の一辺の０．９倍より大きくなると低電流化の効果が得られにくいばかりでなく、インプリント法などを用いて凹部３２を形成するときの位置あわせに精度が求められる。逆に言えば、凹部３２の一辺を下部電極１１の一辺よりも小さくすることにより、高い精度でインプリントを行わなくても、凹部３２を下部電極１１上に設けることができるという利点がある。
【００９１】
また、図１２では、正方形状の凹部３２を形成したが、本実施の形態で形成され得る凹部３２の形状はこれに限るものではない。例えば、正方形の４隅の角がとれた形状であってもよい。あるいは、ブロックコポリマーの配列構造が六方格子構造を形成しやすいことを考慮して、図１６に示すように六方格子の３軸４０〜４２に平行な辺を有する正六角形、正三角形、平行四辺形、あるいは台形状の凹部３２を形成してもよい。
【００９２】
以上説明したように、本実施形態によれば、記憶セルのサイズが小さくなった場合にも、導電体１３が略均一の形状を有し、絶縁膜１２によって隔てられて略等間隔に配置されているため、相変化材料層１４が均一に相変化を生じ、このため、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることができる。
【００９３】
また、本実施形態の相変化メモリを製造する製造方法によれば、第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層の配列構造に応じたパターンを有する導電体を形成することが可能となり、略規則的な位置および形状を有する導電体を作成することが容易となり、その結果、均一な性能を有する記憶セルが配置された相変化メモリを安価に製造することができる。
【実施例】
【００９４】
以下、実施例を参照しつつ、本発明の実施形態についてさらに詳細に説明する。
【００９５】
（実施例１）
（メモリの作成）
本発明の実施例１を図５（ａ）乃至図７（ｂ）を参照して説明する。
【００９６】
まず、アドレス線、およびこれに直列接続するセル選択用のダイオードをシリコン基板上に形成した。次に、ＳｉＯ２からなる絶縁膜１２を形成した後、Ｗからなる下部電極１１をＣＶＤ法を用いて埋め込み形成した（図５（ａ）参照）。下部電極１１の形状は一辺が９０ｎｍの正方形とした。同様にして、ＴｉＮからなる導電層２１をＣＶＤ法を用いて埋め込み形成した後（図５（ｂ）参照）、ブロックコポリマー層２２を形成した（図５（ｃ）参照）。具体的には、分子量１１万のポリスチレン（ＰＳ）と分子量３万のポリメチルメタクリレート（ＰＭＭＡ）からなるジブロックコポリマーを、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）に溶解したものを膜厚５０ｎｍとなるようにスピンコート法により塗布した。そして水素還元雰囲気中で、２１０℃で３０時間アニールすることにより、相分離させて規則配列構造を形成した。
【００９７】
次に、図５（ｄ）に示した凹部２４ａを形成した。具体的には、酸素の流量２０ｓｃｃｍ、全圧３０ｍＴｏｒｒ、投入ＲＦパワー３００Ｗの条件で、２０秒間、ＲＩＥすることにより、ＰＭＭＡのポリマー相を取り除いた。
【００９８】
この時点で、ブロックコポリマー層の表面を原子顕微鏡により観察すると、図１７に示すように、直径約３０ｎｍ、深さ約２０ｎｍ、間隔約５０ｎｍの凹部が縦横方向に２個ずつ十字状に並んでいることが確認された。
【００９９】
次に、図６（ａ）に示したように、第２のレジスト層２５としてＳＯＧからなる層を形成した。具体的には、ＳＯＧを乳酸エチルに溶解し、スピンコート法により塗布した。さらに、図６（ｂ）に示したように、この上からエッチングを実施した。具体的には、ＳＯＧを酸素流量２０ｓｃｃｍ、全圧３０ｍＴｏｒｒ、全投入パワー１００Ｗの条件で１００秒間、ＲＩＥした。
【０１００】
次に、酸素の流量２０ｓｃｃｍ、全圧３０ｍＴｏｒｒ、投入ＲＦパワー３００Ｗの条件で６０秒間ＲＩＥを行うことにより、レジスト部２３、２５を取り除くとともに導電層２１を加工した（図６（ｃ）参照）。加工形状を原子顕微鏡により観察すると、ブロックコポリマーの表面と同様に、図１５に示すように、直径約３０ｎｍ、間隔約５０ｎｍの導電体が縦横方向に２個ずつ十字状に並んでいることが確認された。下部電極１１上で十字状に配列された導電体１３を得た。
【０１０１】
さらに、絶縁膜１２としてＳｉＯ２を製膜した後、表面加工することにより図６（ｄ）に示す構造を得た。続いて、絶縁膜としてＳｉＯ２を形成した後、Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化材料層１４をＣＶＤ法を用いて埋め込み形成した。同様にしてＷからなる上部電極１５をＣＶＤ法を用いて埋め込み形成した後、ワード線を形成し、図４に示す構造を有する相変化メモリを製造した。
【０１０２】
（メモリの評価）
１つの記憶セルを選択し、結晶化、非結晶化のための印加電流および印加時間を評価した結果、結晶化のためには０．４ｍＡの電流を１００ｎｓ、非結晶化のためには０．８ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は１０であった。
【０１０３】
（実施例２）
（メモリの作成）
本発明の実施例２による相変化メモリを作成した。この実施例の相変化メモリは、下部電極１１が導電体１３と略同一形状を有している。
【０１０４】
実施例１と同様にメモリを作成した。ただし、レジスト層のエッチングとして、酸素流量２０ｓｃｃｍ、全圧３０ｍＴｏｒｒ、全投入パワー１００Ｗの条件で２００秒間ＲＩＥを行い、下部電極部も導電層と略同一な形状に加工した。
【０１０５】
（メモリの評価）
実施例１と同様にして評価したところ、結晶化のためには０．４ｍＡの電流を１００ｎｓ、非結晶化のためには０．８ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は８であった。
【０１０６】
（実施例３）
（メモリの作成）
本発明の実施例３による相変化メモリを作成した。本実施例の相変化メモリは、第２実施形態の相変化メモリである。
【０１０７】
実施例１と同様に、図１３（ａ）に示すように、絶縁膜１２内に設けた開口に電極材料を埋め込み下部電極１１を形成し、その後、下部電極１１上に導電層２１を形成する。
【０１０８】
続いて、転写層３１としてノボラック樹脂を１２０ｎｍの膜厚に塗布した（図１３（ｂ）参照）。そして、このノボラック樹脂の表面に凸部が７０ｎｍの正方形状をした原盤を、３０トンの圧力でナノインプリントした。次に、３００Ｗの深紫外光を３分間照射した後、２１０度で３０分間アニールすることにより、インプリントにより形成されたノボラック樹脂のパターンを硬化させた。位置あわせをした結果、一辺が９０ｎｍの正方形状をした下部電極のほぼ中央に一辺が７０ｎｍの凹部３２を形成することができた（図１３（ｃ）参照）。
【０１０９】
さらに、その上から、実施例１と同様にブロックコポリマー２２を塗布した後、アニール処理して規則配列化させた（図１３（ｄ）参照）。ここで、分子量８万のポリスチレンと分子量２万のＰＭＭＡからなるジブロックコポリマーを、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）に溶解したものを用い、その膜厚が４０ｎｍになるように調整した。
【０１１０】
続けて、実施例１と同様に、ＰＭＭＡポリマー相２４の除去、ＳＯＧマスク層２５のスピンコートを行った（図１４（ａ）、（ｂ）参照）。これをマスクとした酸素ＲＩＥにより、レジスト層とノボラック樹脂をエッチングしてノボラック樹脂からなる転写層３１にパターンを転写した。さらに、ノボラック樹脂からなる転写層３１をマスクとしてＡｒイオンミリングで２分間、導電層２１を加工することにより略同一の形状に加工された導電体１３が得られた（図１４（ｃ）参照）。
【０１１１】
最後に、酸素流量３００ｓｃｃｍ、全圧２００ｍＴｏｒｒ、投入ＲＦパワー３００Ｗの条件で２分間ＲＩＥすることによりノボラック樹脂３１を除去した。加工形状を原子顕微鏡により観察すると、ブロックコポリマーの表面と同様に、図１７に示すと同様に、直径約２０ｎｍ、間隔約４０ｎｍの導電体１３が縦横方向に２個ずつ十字状に並んでいることが確認された。
【０１１２】
さらに、実施例１と同様にして、ＨｆＯ２とＣｒ２Ｏ３からなる絶縁膜１２を形成した後、Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化膜１４を一様に製膜した。続けて、絶縁膜１６、上部電極１５、ワード線の順に形成し、相変化メモリを製造した。
【０１１３】
さらに続けて、この相変化メモリを初期アニール処理した。具体的には、相変化メモリを１２０度に設定した恒温層に入れ、上下電極間に１秒間０．１ｍＡの電流を流した。
【０１１４】
（相変化メモリの評価）
実施例１と同様にして評価したところ、結晶化のためには０．３ｍＡの電流を１００ｎｓ、非結晶化のためには０．６ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は９であった。実施例１に比べて相変化材料層の中で、相変化を生じうる領域が限定されているために、相変化に必要な電流量をさらに低減することが可能となった。
【０１１５】
（実施例４）
（メモリの作成）
本発明の実施例４による相変化メモリを作成した。この実施例４の相変化メモリは実施例３の相変化メモリにおいて、下部電極１１が導電体１３と略同一な形状となっている。実施例３と異なる点は、ノボラック樹脂をマスクとしたＡｒイオンミリングを４分間行い、下部電極部も導電層と略同一な形状に加工した点であり、これ以外は実施例３と同様に形成した。
【０１１６】
（相変化メモリの評価）
実施例１と同様にして評価したところ、結晶化のためには０．３ｍＡの電流を１００ｎｓ、非結晶化のためには０．６ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は９であった。実施例３と同様に、実施例１に比べて相変化材料層の中で、相変化を生じうる領域が限定されているために、相変化に必要な電流量をさらに低減することが可能となった。
【０１１７】
（比較例１）
（メモリの作成）
比較例１の相変化メモリを作成した。この比較例１の相変化メモリは、実施例１の相変化メモリにおいて、ジブロックコポリマー層の形成、加工部分を省略した以外は実施例１と同様の方法で相変化メモリを製造し、導電層が下部電極上に一様に設けられた相変化メモリを得た。この比較例１の相変化メモリは、実施例１の場合と異なり、導電体１３が絶縁膜１２によって隔てられていなく、一様な導電体層となっている。
【０１１８】
（相変化メモリの評価）
実施例１と同様にして評価したところ、結晶化のためには１．２ｍＡの電流を１００ｎｓ、非結晶化のためには２．５ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は２０であった。実施例１と比べて、相変化材料層内で熱が篭ることを利用せず、相変化材料層全体を加熱しているために、相変化のために必要な電流量が大きくなったと予想される。
【０１１９】
（比較例２）
（メモリの作成）
比較例２の相変化メモリを作成した。この比較例２の相変化メモリは、実施例１の相変化メモリにおいて、絶縁膜１２、下部電極１１を形成した後、さらに絶縁膜を形成し、下部電極より大きな部分をエッチング加工して除いた。除いた領域全域に導電層を設けた後、エッチング加工することにより導電層の中央部に穴をあけ、周辺の領域のみ導電層を残す。その後、上記穴に再び絶縁膜を形成する。即ち、非特許文献１と同じ構造の導電層を作成した。これ以降は、実施例１と同様の方法に従って、図１に示した相変化メモリを製造した。
【０１２０】
（相変化メモリの評価）
実施例１と同様にして評価したところ、結晶化のためには０．６ｍＡの電流を１００ｎｓ、非結晶化のためには１．２ｍＡの電流を１０ｎｓ印加することが適していることがわかった。全ての記憶セルに関して結晶状態の抵抗のばらつきを評価したところ、最大値と最小値の比は５０であった。実施例１と同様に相変化材料層に接してこれより小さな形状を有する導電体が２つ形成されているので、比較例１と比べて、相変化のために必要な電流量は減少しているが、導電体２つの位置およびサイズの制御が困難であるために、抵抗値のバラつきが大きくなったものと思われる。
【０１２１】
以上説明したように、本発明の各実施形態によれば、記憶セルのサイズが小さくなった場合にも、記憶セル間の特性を略同一にすることが可能で、かつ相変化のために必要な電流量を十分に小さくすることができる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１実施形態による相変化メモリの記憶セルを示す断面図。
【図２】第１実施形態による相変化メモリの記憶セルを下部電極側からみた平面図。
【図３】相変化メモリの記憶セルアレイの一般的な配置を示す回路図。
【図４】第１実施形態の第１変形例による相変化メモリの記憶セルを示す断面図。
【図５】第１実施形態による相変化メモリの製造工程を示す断面図。
【図６】第１実施形態による相変化メモリの製造工程を示す断面図。
【図７】第１実施形態による相変化メモリの製造工程を示す断面図。
【図８】第１実施形態の第２変形例による相変化メモリの記憶セルを示す断面図。
【図９】第１実施形態の相変化メモリの導電体の幅を変える方法の第１具体例を説明する図。
【図１０】第１実施形態の相変化メモリの導電体の幅を変える方法の第２具体例を説明する図。
【図１１】本発明の第２実施形態による相変化メモリの記憶セルを示す断面図。
【図１２】第２実施形態による相変化メモリの記憶セルを下部電極側からみた平面図。
【図１３】第２実施形態による相変化メモリの製造工程を示す断面図。
【図１４】第２実施形態による相変化メモリの製造工程を示す断面図。
【図１５】第２実施形態による相変化メモリの製造工程を示す断面図。
【図１６】第２実施形態におけるブロックコポリマーの配列構造が六方格子構造となるための凹部の形状を説明するる図。
【図１７】ブロックコポリマーからＰＭＭＡのポリマー相を取り除いたときのブロックコポリマーの表面を原子顕微鏡で観察した場合の模式図。
【符号の説明】
【０１２３】
１ 記憶セル
１０ 選択トランジスタ
１１ 下部電極
１２ 絶縁膜
１３ 導電体
１４ 記録層（相変化材料層）
１５ 上部電極
１６ 絶縁膜
１７ 上部電極と下部電極の重なり領域
【特許請求の範囲】
【請求項１】
第１の電極と、
前記第１の電極上に設けられた略同一形状を有する少なくとも２個の導電体を有し、これらの導電体が前記導電体よりも高抵抗な高抵抗膜によって隔てられている導電部と、
前記導電部上に設けられ、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料を有する記録層と、
前記記録層上に設けられた第２の電極と、
を備えた記憶セルを有していることを特徴とする相変化メモリ。
【請求項２】
前記導電体が略規則的に配列された配列構造を有することを特徴とする請求項１記載の相変化メモリ。
【請求項３】
隣接する前記導電体の中心間の平均距離ｘと、隣接する前記導電体間の最短距離の平均値ｄとの比ｘ／ｄが１．５以上であることを特徴とする請求項１または２記載の相変化メモリ。
【請求項４】
前記導電体を隔ている高抵抗膜は、前記相変化材料の結晶化を促進する材料からなっていることを特徴とする請求項１乃至３のいずれかに記載の相変化メモリ。
【請求項５】
前記高抵抗膜は、Ｇｅ若しくはＨｆの窒化物、Ｃｒ，Ｃｅ，Ｈｆ，Ｚｒ若しくはＴａの酸化物、Ｓｉの炭化物、又はこれらの組み合わせからなることを特徴とする請求項４記載の相変化メモリ。
【請求項６】
前記記憶セルの前記第１電極に接続される第１の配線と、前記記憶セルの第２の電極に直接接続される第２の配線とを備え、第１の配線と前記記憶セルの第１電極との間および第２の配線と前記記憶セルの第２電極との間の一方にトランジスタまたはダイオードが設けられていることを特徴とする請求項１乃至５のいずれかに記載の相変化メモリ。
【請求項７】
第１の電極を形成する工程と、
前記第１の電極上に導電層を形成する工程と、
前記導電層上に第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層を形成する工程と、
前記第１のポリマー相を選択的に除去することにより前記ブロックコポリマー層の表面に複数の凹部を形成する工程と、
前記凹部をマスクとして前記導電層をエッチング処理することにより、前記ブロックコポリマー層の前記配列構造に対応した複数の導電体を形成する工程と、
前記複数の導電体間に前記導電体よりも高抵抗な高抵抗膜を形成する工程と、
前記複数の導電体および前記高抵抗膜上に、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料層を形成する工程と、
前記相変化材料層上に第２の電極を形成する工程と、
を備えたことを特徴とする相変化メモリの製造方法。
【請求項８】
前記導電層は、前記ブロックコポリマー層を形成する前の状態において、その表面に凹凸パターンを有し、
前記導電層の上に形成された前記ブロックコポリマー層の前記配列構造は、前記凹凸パターンに対応して配向してなることを特徴とする請求項７記載の相変化メモリの製造方法。
【請求項９】
第１の電極を形成する工程と、
前記第１の電極上に導電層を形成する工程と、
前記導電層上に転写層を形成する工程と、
前記転写層上に、第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層を形成する工程と、
前記第１のポリマー相を選択的に除去することにより、前記ブロックコポリマー層の表面に複数の凹部を形成する工程と、
前記複数の凹部をマスクとして前記ブロックコポリマー層および前記転写層をエッチングすることにより、前記ブロックコポリマー層の前記配列構造に応じたパターンを前記転写層に形成する工程と、
前記転写層をマスクとしてエッチング処理することにより、前記ブロックコポリマー層の前記配列構造に対応した複数の導電体を形成する工程と、
前記複数の導電体間に前記導電体よりも高抵抗な高抵抗膜を形成する工程と、
前記複数の導電体および前記高抵抗膜上に、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料層を形成する工程と、
第２の電極を形成する工程と、
を備えたことを特徴とする相変化メモリの製造方法。
【請求項１０】
前記転写層は、前記ブロックコポリマー層を形成する前の状態においてその表面に凹凸パターンを有し、
前記転写層の上に形成された前記ブロックコポリマー層の前記配列構造は、前記凹凸パターンに対応して配向してなることを特徴とする請求項９記載の相変化メモリの製造方法。
【請求項１１】
前記凹部にマスク層を形成する工程を更に有し、前記マスク層の充填量を調節することにより、前記配列構造に対応したパターンのサイズを制御することを特徴とする請求項７乃至１０記載の相変化メモリの製造方法。
【請求項１】
第１の電極と、
前記第１の電極上に設けられた略同一形状を有する少なくとも２個の導電体を有し、これらの導電体が前記導電体よりも高抵抗な高抵抗膜によって隔てられている導電部と、
前記導電部上に設けられ、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料を有する記録層と、
前記記録層上に設けられた第２の電極と、
を備えた記憶セルを有していることを特徴とする相変化メモリ。
【請求項２】
前記導電体が略規則的に配列された配列構造を有することを特徴とする請求項１記載の相変化メモリ。
【請求項３】
隣接する前記導電体の中心間の平均距離ｘと、隣接する前記導電体間の最短距離の平均値ｄとの比ｘ／ｄが１．５以上であることを特徴とする請求項１または２記載の相変化メモリ。
【請求項４】
前記導電体を隔ている高抵抗膜は、前記相変化材料の結晶化を促進する材料からなっていることを特徴とする請求項１乃至３のいずれかに記載の相変化メモリ。
【請求項５】
前記高抵抗膜は、Ｇｅ若しくはＨｆの窒化物、Ｃｒ，Ｃｅ，Ｈｆ，Ｚｒ若しくはＴａの酸化物、Ｓｉの炭化物、又はこれらの組み合わせからなることを特徴とする請求項４記載の相変化メモリ。
【請求項６】
前記記憶セルの前記第１電極に接続される第１の配線と、前記記憶セルの第２の電極に直接接続される第２の配線とを備え、第１の配線と前記記憶セルの第１電極との間および第２の配線と前記記憶セルの第２電極との間の一方にトランジスタまたはダイオードが設けられていることを特徴とする請求項１乃至５のいずれかに記載の相変化メモリ。
【請求項７】
第１の電極を形成する工程と、
前記第１の電極上に導電層を形成する工程と、
前記導電層上に第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層を形成する工程と、
前記第１のポリマー相を選択的に除去することにより前記ブロックコポリマー層の表面に複数の凹部を形成する工程と、
前記凹部をマスクとして前記導電層をエッチング処理することにより、前記ブロックコポリマー層の前記配列構造に対応した複数の導電体を形成する工程と、
前記複数の導電体間に前記導電体よりも高抵抗な高抵抗膜を形成する工程と、
前記複数の導電体および前記高抵抗膜上に、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料層を形成する工程と、
前記相変化材料層上に第２の電極を形成する工程と、
を備えたことを特徴とする相変化メモリの製造方法。
【請求項８】
前記導電層は、前記ブロックコポリマー層を形成する前の状態において、その表面に凹凸パターンを有し、
前記導電層の上に形成された前記ブロックコポリマー層の前記配列構造は、前記凹凸パターンに対応して配向してなることを特徴とする請求項７記載の相変化メモリの製造方法。
【請求項９】
第１の電極を形成する工程と、
前記第１の電極上に導電層を形成する工程と、
前記導電層上に転写層を形成する工程と、
前記転写層上に、第１のポリマー相と第２のポリマー相とが略規則的に配列した配列構造を有するブロックコポリマー層を形成する工程と、
前記第１のポリマー相を選択的に除去することにより、前記ブロックコポリマー層の表面に複数の凹部を形成する工程と、
前記複数の凹部をマスクとして前記ブロックコポリマー層および前記転写層をエッチングすることにより、前記ブロックコポリマー層の前記配列構造に応じたパターンを前記転写層に形成する工程と、
前記転写層をマスクとしてエッチング処理することにより、前記ブロックコポリマー層の前記配列構造に対応した複数の導電体を形成する工程と、
前記複数の導電体間に前記導電体よりも高抵抗な高抵抗膜を形成する工程と、
前記複数の導電体および前記高抵抗膜上に、第１の比抵抗を有する第１の相状態と、前記第１の比抵抗とは異なる第２の比抵抗を有する第２の相状態との間で相変化可能な相変化材料層を形成する工程と、
第２の電極を形成する工程と、
を備えたことを特徴とする相変化メモリの製造方法。
【請求項１０】
前記転写層は、前記ブロックコポリマー層を形成する前の状態においてその表面に凹凸パターンを有し、
前記転写層の上に形成された前記ブロックコポリマー層の前記配列構造は、前記凹凸パターンに対応して配向してなることを特徴とする請求項９記載の相変化メモリの製造方法。
【請求項１１】
前記凹部にマスク層を形成する工程を更に有し、前記マスク層の充填量を調節することにより、前記配列構造に対応したパターンのサイズを制御することを特徴とする請求項７乃至１０記載の相変化メモリの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００６−３２４５０１（Ｐ２００６−３２４５０１Ａ）
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願番号】特願２００５−１４６７８４（Ｐ２００５−１４６７８４）
【出願日】平成１７年５月１９日（２００５．５．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年１１月３０日（２００６．１１．３０）
【国際特許分類】
【出願日】平成１７年５月１９日（２００５．５．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]