等間隔パルス列生成装置および生成方法
【課題】 低消費電力を図り、かつ周波数の変動を生じない精度の良い出力波を得ることのできる位相合成装置および位相合成方法を提供する。
【解決手段】
クロックに同期した位相データと所定電圧値とのクロス点前後の位相データの差分をサンプルホールドした後アナログ値に変換するＤ／Ａ変換器２と、Ｄ／Ａ変換器により変換されたアナログ値を電流に変換する電流源３および該電流を時間的に積分するコンデンサ４からなる積分器５と、積分器の電荷を放電するリセット回路６とを備える直線補間回路を有する位相合成装置およびそれを用いた位相合成方法により、コンデンサのゲイン変化やＤ／Ａ変換におけるＤＣオフセット誤差に影響されることなく、ジッタの小さい精度の良い出力波を合成することができる。
【解決手段】
クロックに同期した位相データと所定電圧値とのクロス点前後の位相データの差分をサンプルホールドした後アナログ値に変換するＤ／Ａ変換器２と、Ｄ／Ａ変換器により変換されたアナログ値を電流に変換する電流源３および該電流を時間的に積分するコンデンサ４からなる積分器５と、積分器の電荷を放電するリセット回路６とを備える直線補間回路を有する位相合成装置およびそれを用いた位相合成方法により、コンデンサのゲイン変化やＤ／Ａ変換におけるＤＣオフセット誤差に影響されることなく、ジッタの小さい精度の良い出力波を合成することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正確かつ任意の周波数の等間隔パルス列を発生させることの出来るパルス列生成装置およびその生成方法に関する。
【背景技術】
【０００２】
出力精度および出力安定度の高い周波数信号を発振する技術としてダイレクトデジタルシンセサイズ（以下、ＤＤＳ）回路および位相制御ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ 以下、ＰＬＬ）回路を組み合わせた周波数生成方法が知られている。
【０００３】
図８は上記周波数生成方法の従来技術の構成を示すブロック図である。図８において、２６は加算器、２７は読み出し専用メモリ（以下、ＲＯＭ）、２はＤ／Ａ変換器、２８はローパスフィルタ（以下、ＬＰＦ）であり、２６、２７、２、２８は全体としてＤＤＳ回路を構成している。また、９はコンパレータ、３０はＰＬＬ回路である。
【０００４】
図８に示す従来技術においては、まず、発生すべき周波数に対応する数値を入力として加算器２６に与え、この周波数データを累積加算することにより位相データ列を出力する。次にこの位相データ列をｓｉｎ関数を記憶したＲＯＭ２７のアドレスへ入力し、正弦波振幅データを得て、これをＤ／Ａ変換器２によりアナログ化する。アナログ化された出力波は折返し雑音成分を含み階段状波形となっているが、さらに設けられたＬＰＦ２８によってこの折返し雑音成分を除去し、精確な正弦波波形が得られる。ここまでがＤＤＳ回路部分である。次に、このＤＤＳ回路部分で得られた正弦波波形をコンパレータ９に入力して特定位相に対応するパルス列を得た後、このパルス列を基準信号入力としてＰＬＬ回路を動作させる。このＰＬＬ回路では、上記パルス列の周波数を整数倍した周波数の出力信号を得ることができる。
【０００５】
上記方式により最終的にＰＬＬ回路から出力される信号の雑音性能を良くするためには、ＰＬＬ回路での周波数倍率をできるだけ小さくする必要がある。そのためにはＤＤＳ回路部分で合成される正弦波の周波数をできるだけ高くすることが必要となる。
【０００６】
しかしながら、ＤＤＳ回路は、合成しようとする周波数が回路の動作周波数に対して十分低い周波数でないと、ＬＰＦ２８に高次で複雑なＬＰＦを用いなければならない。また、回路の動作周波数を高く設計しようとしても、Ｄ／Ａコンバータの動作限界より高く設計することができないといった問題がある。そのため、ＤＤＳ回路からの出力周波数を高くすることには限界がある。
【０００７】
ところで、ＰＬＬ回路の位相比較器を実現する方法としては、複数の方式が存在するが、上記ＰＬＬ回路の例では、一般的に使用されている『ポジティブエッジ・トリガ型トライステート出力位相比較器』を想定している。この方式では、基準入力信号としてｓｉｎ波振幅波形そのものを入力する必要はなく、このｓｉｎ波信号の特定位相に対応したタイミングで生成された等間隔パルス列を入力すれば良い。そこで、例えば、加算器２６からＲＯＭ２７を経て出力される正弦波の代わりに、加算器２６から出力された位相データ列をそのままＤ／Ａ変換し、その出力電圧間を時間的に直線補間して得られる直線補間波が０電圧レベルをクロスするタイミングから生成されたパルス列を基準タイミングパルスとする技術が知られている。
【０００８】
上記技術では、合成しようとする周波数が回路の動作周波数に対して比較的高い場合であってもジッタの小さい精度のよいタイミングパルス列を得ている。また、直接位相データをＤ／Ａ変換するので、正弦波を発生する為の回路が不要となり、ＲＯＭ、ＬＰＦ等のハードウェアを必要としない簡単な回路を実現している。
【０００９】
【特許文献１】 特開平５−２０６７３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の技術は、直線補間回路を構成する積分器のゲインを回路の動作周波数に応じて調整する必要があり、この調整に誤差があると、直線補間が精確に行われず、出力パルス列にジッタを生じてしまうといった問題がある。
【００１１】
また、上記特許文献１に記載の技術は、加算器２６から出力される位相データ列をＤ／Ａ変換する際に発生するＤＣオフセットの影響があると、出力パルス列の出力精度が悪くなるといった問題も生じる。
従来のＤＤＳ方式の場合であれば、一旦ｓｉｎ波波形を生成しているので、折返し雑音を除去するためのアナログフィルタとして狭帯域のフィルタを使用することによって目的周波数スペクトル以外の雑音スペクトルを抑制することが可能であった。したがって、Ｄ／Ａ変換に伴う誤差がある場合でも出力波の精度低下をある程度抑制することができた。しかし、上記技術では、このような手法を使うことができず、ＤＣオフセット等のＤ／Ａ変換歪みによって極端に性能が劣化してしまうといった問題がある。
【００１２】
そこで、本発明の目的は、直線補間回路において積分器のゲインが変化する場合やＤ／Ａ変換に伴うＤＣオフセット誤差が発生する場合であっても、周波数の変動を生じない精度の良い等間隔パルス列を得ることを目的とし、かつＲＯＭやＬＰＦ等のハードウェアを要しない低消費電力を可能とする等間隔パルス列生成装置およびその生成方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の等間隔パルス列生成装置は、クロックに同期した位相データ列のゼロクロス点直前の位相データＡ０、およびゼロクロス点直後の位相データＡ１と前記Ａ０との差分Ａ１−Ａ０を順次サンプルホールドした値をアナログ値に変換するＤ／Ａ変換器と、Ｄ／Ａ変換器により変換されたアナログ値を電流に変換する電流源および該電流を充電するコンデンサからなる積分器と、該コンデンサに充電された電荷を放電するリセット回路とを備える直線補間回路を有するものである。
【００１４】
また、本発明の等間隔パルス列生成装置は、上述の直線補間回路に加え、クロックに同期した位相データ列を算出する位相発生部と、算出された位相データ列のゼロクロス点を検出する検出器と、上述した直線補間回路により得られる直線補間波と０電圧値とを比較してその大小により２値の電圧を発生するコンパレータとを備えるものである。
【００１５】
従来のＤＤＳ回路およびＰＬＬ回路を組み合わせた方式の周波数シンセサイザ装置では、入力された位相データは一旦正弦波の基準信号として発生し、この正弦波の立上がりあるいは立下がりが所定電圧値と交わるクロス点のタイミングパルス列を基準タイミングパルス信号としてＰＬＬの位相比較器へ出力していた。しかし、本発明の等間隔パルス列生成方式を用いた周波数シンセサイザ装置は、入力された位相データを正弦波に変換することなく、位相データそのままを基準信号として直線補間することにより、位相データ波形がゼロクロスするタイミングを直接得て基準タイミングパルス列とし、ＰＬＬ回路の位相比較器へ出力するものである。この方式によれば、周波数変動は無いか、あったとしてもＤＤＳの動作クロック周期時間に於いてはごく僅かであるから、位相の時間変化はもともと直線的である。そのため直線補間を行うことにより、位相データの補間を精確に行うことができるため、ジッタが少なく精度の良い出力パルス列を得ることができる。
【００１６】
また、本発明の等間隔パルス列発生装置を上記構成とすることにより、正弦波を発生させるためのＲＯＭが必要なくなり、また正弦波をアナログ変換した後に必要である折り返し雑音スペクトルを除去するためのＬＰＦも不要となることから、回路を構成するハードウェア量を低減し、それに伴って消費電力の削減も可能となる。
【００１７】
また、本発明の等間隔パルス列生成装置における直線補間回路を上記構成とすることにより、直線補間回路における積分器のゲインが変化しても、一定のゼロクロスタイミングを得ることができる。
【００１８】
本発明の等間隔パルス列生成装置における直線補間回路を構成するリセット回路は、コンパレータからの出力電圧の発生時においてリセット動作を開始し、一定時間後にリセット動作を終了するフリップフロップ回路を備えるものであってもよい。
【００１９】
本来ならば、本発明の直線補間回路によって位相データ補間波の精確なゼロクロス点を検出することができるが、実際には、サンプルホールドされた位相データをＤ／Ａ変換する際にＤＣオフセット誤差が存在することにより、ゼロクロス点のタイミングにずれが生じる。このずれはコンデンサのリセット解除のタイミングからゼロクロス点のタイミングまでの時間に比例して増大する。そして、上記時間が変動するとタイミングずれの変動を招き、出力信号周波数の変動を生じてしまうという問題がある。
【００２０】
そこで、本発明では、コンデンサのリセット解除のタイミングからゼロクロス点のタイミングまでの時間が一定となるようにすることによりＤ／Ａ変換器のＤＣオフセット誤差に起因するゼロクロス点のタイミングのずれが常に一定値となるように工夫して、出力波の周波数変動を生じないようにしている。すなわち、コンパレータからの電圧が出力された時点からリセットを開始し、一定時間後にリセットを解除する命令を出すフリップフロップ回路をリセット回路に備えることによって、上記目的を達成している。
【００２１】
本発明の等間隔パルス列生成方法は、ジッタ成分の除去された任意の周波数のパルス列信号を発生させるパルス列生成方法であって、クロックに同期した位相データ列がゼロクロスする直前の位相データＡ０、およびゼロクロス点した直後の位相データＡ１と前記位相データＡ０との差分Ａ１−Ａ０を順次サンプルホールドした値をアナログ値に変換するＤ／Ａ変換ステップと、Ｄ／Ａ変換ステップにより得られたアナログ値を電流に変換し、該電流をコンデンサに充電する積分ステップと、コンデンサに充電された電荷を放電するリセットステップとを備える直線補間ステップを有するものである。
【００２２】
また、本発明の等間隔パルス列生成方法は、上述の直線補間ステップに加え、クロックに同期した位相データ列を算出する位相算出ステップと、算出された位相データ列のゼロクロス点を検出する検出ステップと、上述した直線補間ステップにより得られる直線補間波と０電圧値とを比較してその大小により２値の電圧を発生する出力波生成ステップとを備えるものである。
【００２３】
本発明の等間隔パルス列生成方法を上記構成とすることによって、入力された位相データを正弦波に変換することなく、位相データそのままを直線補間することにより位相データ波形の精確なゼロクロス点のタイミングを直接得ることができる。そのため、生成される出力パルス列はジッタが少なく、精度の良いものとなる。
【００２４】
また、本発明の等間隔パルス列生成方法における直線補間ステップを上記構成としたとき、位相データと直線補間電圧波形との間のゲインは、直線補間回路に於けるＤＡコンバータ入力位相データと出力電流間のゲイン、コンデンサ容量、動作クロック周波数などによって変動する。しかし、リセット回路によって直線補間動作直前のコンデンサ電圧を０Ｖとし、また、直線補間によって同じコンデンサ電圧が再度０Ｖとなるゼロクロス点のタイミングを得るようにすることによって、直線補間回路におけるゲインが変化する場合であっても、その影響を受けることなく一定のゼロクロス点のタイミングを得ることができる。
【００２５】
本発明の等間隔パルス列生成方法における直線補間ステップを構成するリセットステップは、コンパレータからの出力電圧の発生時においてリセット動作を開始し、一定時間後にリセット動作を終了する方法を採用することもできる。
【００２６】
本発明の直線補間ステップによっても、ゼロクロス点前後の差分を順次サンプルホールドした値をＤ／Ａ変換する際に、ＤＣオフセット誤差の影響によりゼロクロス点のタイミングにずれが生じる場合がある。このずれはコンデンサのリセット解除からの時間に比例して大きくなるので、この時間が変動することにより出力波の周波数に変動を生じる。
【００２７】
そこでリセットステップにおいて、コンパレータからの電圧が出力された時点でコンデンサをリセットし、一定時間後にこのリセットを解除することによって、リセット解除のタイミングから次のゼロクロス点のタイミングまでの時間が常に一定時間となるようにする。これにより、ゼロクロス点のタイミングのずれが常に一定値となって出力パルス列の周波数に変動が生じなくなる。
【発明の効果】
【００２８】
本発明によれば、クロックに同期した位相データ間を直線補間することにより精確なゼロクロス点を検出することができ、またそれに伴って精度のよいゼロクロス点のタイミングを得ることができるため、ジッタの小さい出力波を合成することができる。
【００２９】
また、本発明によれば、直線補間回路の振幅ゲインが変化する場合であっても、ゼロクロス点のタイミングは変動しないため、安定した出力周波数を得ることができる。
【００３０】
さらに、本発明によれば、Ｄ／Ａ変換に伴うＤＣオフセット誤差の影響によりゼロクロス点のタイミングが変動する場合であっても、リセット解除タイミングとゼロクロス点のタイミングとの時間が常に一定となるようリセット動作を行うことによって、周波数変動を生じない安定した出力波を得ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、図示した実施の形態例に基づいて本発明の等間隔パルス列生成装置および等間隔パルス列生成方法について詳細に説明する。
【００３２】
［等間隔パルス列生成装置］
まず、本発明の等間隔パルス列生成装置の第１の実施の形態について説明する。図１は本発明の等間隔パルス列生成装置に含まれる直線補間回路の実施の形態例を示すブロック図、図２は本発明の等間隔パルス列生成装置の第１の実施の形態例を示すブロック図、図３は図２の第１の実施の形態例における各部のパルス波形またはアナログ波形を示す図である。
図１の直線補間回路１は、クロックに同期した位相データ列のゼロクロス点直前の位相データおよびゼロクロス点前後の位相データの差分を順次サンプルホールドした値をアナログ値に変換するＤ／Ａ変換器２と、アナログ値を電流に変換する電流源３および該電流を充電するコンデンサ４からなる積分器５と、該コンデンサ４に充電された電荷を放電するためのリセット回路６から構成されている。
【００３３】
また、図２に示す等間隔パルス列生成装置は、周波数設定入力データ（図示しない）に対応してクロックに同期した位相データ列を順次算出する位相発生部７と、算出された位相データ列のゼロクロス点を検出する検出器８と、上記直線補間回路１と、上記直線補間回路１により得られた直線補間波形を０電圧値（Ｖｓｓ＝０Ｖの場合）と比較し、その大小により２値の電圧を発生するコンパレータ９とを有する回路から構成されている。
【００３４】
以下、図１および図２に示した本発明の直線補間回路１および等間隔パルス列生成装置について、図３に示した各部のパルス波形またはアナログ波形を参照しながら説明する。ここで、図３の各段に示す位相データは図２の各点に対応するものであり、時間に対してプロットされた位相波形を表している。また各段の位相データ中に示す各位相は１クロックに相当し、各位相枠中の右側に記載された＋−は、位相データの正負を表す。
【００３５】
まず図２の位相発生部７において、水晶発振器等から生成されるクロックに同期して周波数設定データが累積加算されて位相データ列が算出される。
算出された位相データ列は、レジスター１０〜１４において逐次一時記憶されるが、その間、位相データの符号が正負を入れ替えるゼロクロス点が図２の検出器８によって検出される。
ここで、位相データが０に比して大小を入れ替えるゼロクロス点を検出するものとしているが、これが０以外の所定位相であっても同様に動作させることが可能であり本発明はこれに限定されるものではない。またこの場合、コンパレータ９において直線補間波形と比較される電圧値も０以外の所定位相に対応した所定電圧値Ｖｓｓとなる。
【００３６】
検出器８によるゼロクロス点の検出は、例えば位相データが、図２に示すロ点からハ点に送られる間に行われる。これは検出器８が、図３に示すハ点の位相Ｂ−からロ点の位相Ｃ＋に移る際の位相データのゼロクロス点を読み取るものであり、この検出によって、図３中のト点の波形に示す通り一時的なパルスが出力される。
【００３７】
位相データのゼロクロス点を検出した後は、本装置のリセットを行い、位相データの直線補間を直線補間回路１内にて行う。
まず、本装置のリセット回路６をリセットすることによって、図１に示すリ点と所定電圧値の端子（この場合、０Ｖ）が導通し、リ点の電荷、すなわちコンデンサに充電されていた電荷が所定電圧値（この場合、０Ｖ）となる。
【００３８】
次に、リセット解除のタイミングでゼロクロス点の直前の位相データＡ０をサンプルホールドし、このサンプルホールド値をＤ／Ａ変換器２によりアナログ値に変換した後、電流源３により電流に変換し、その出力電流でコンデンサ４を充電する。
【００３９】
次に、リセット解除のタイミングから１クロック後のタイミングでゼロクロス点の直後のデータＡ１とゼロクロス点の直前の位相データＡ０との差分Ａ１−Ａ０をサンプルホールドし、このサンプルホールド値をＤ／Ａ変換器２によりアナログ値に変換した後、電流源３により電流に変換し、その出力電流でコンデンサ４を充電する。
【００４０】
図４は、以上の動作により実際に得られる直線補間波形を示す。ここで、図中に示す破線状縦線の間隔は１クロックを表している。また、図４の直線補間波形は、図１に示されたリ点において得られ、図３に示されたリ点の波形と同一のものである。
【００４１】
図４のＸ点において、本装置のリセット動作を解除し、このリセット解除のタイミングでゼロクロス点の直前の位相データ、すなわち図３に示したハ点の位相Ｂ−をサンプルホールドし、これをＤ／Ａ変換器２によりアナログ値に変換した後、電流源３により電流に変換する。このときに図４の直線補間波形のうちＸＹの波形が得られる。
【００４２】
次に、図４のＹ点のタイミングでゼロクロス点の直後の位相データ、すなわち図３に示したロ点の位相Ｃ＋と、ゼロクロス点の直前の位相データ、すなわち図３に示したハ点の位相Ｂ−との差分をサンプルホールドし、これをＤ／Ａ変換器２によりアナログ値に変換した後、電流源３により電流に変換する。このときに図４の直線補間波形のうちＹＺの波形が得られる。
【００４３】
直線補間回路１により得られた上述の直線補間波は、コンパレータ９において電圧０Ｖと比較され、その交点から正確なゼロクロス点を求めることができる。図３に示したリ点に直線補間波を、Ｓ点にコンパレータ９からの出力波を時間に対してプロットした波形を示す。コンパレータ９からの出力波は、ゼロクロス点を起点として一定の出力電圧値を示す動作波形となってＲＳフリップフロップ回路１７を経由し、図３に示したｆＲ点における出力波形となって位相比較器に提供される。
【００４４】
次に、本発明の等間隔パルス列生成装置の第２の実施の形態について説明する。図５は本発明の等間隔パルス列生成装置の第２の実施の形態例を示すブロック図である。
図５に示す等間隔パルス列生成装置は、第１の実施の形態に示した等間隔パルス列生成装置によって生成される出力波を入力し、一定時間リセット動作を行わせるためのフリップフロップ回路１８を、ＲＳフリップフロップ１７とリセット回路６の間に配置するものである。
【００４５】
フリップフロップ回路１８は、等間隔パルス列生成装置によって生成される出力波の立上がりエッジを検知すると、一定時間幅のパルスを発生することによってリセット回路６に対し一定時間リセット動作を行う命令を出す。このようなフリップフロップ回路１８として、例えばモノマルチフリップフロップ回路などが挙げられる。
【００４６】
通常、サンプルホールドされた位相データがＤ／Ａ変換出力される際、ＤＣオフセット誤差を伴う。このＤＣオフセット誤差による電流はコンデンサ４を充電しつづけることから、直線補間波形にずれが生じ、それに伴ってゼロクロス点もずれてしまう。図６はＤＣオフセット誤差がある場合と無い場合の位相データ間の直線補間波形を示す図である。ここで波形ＡはＤＣオフセット誤差が無い場合の位相データ間の直線補間波形を示し、波形ＢはＤＣオフセット誤差がある場合の位相データ間の直線補間波形である。このようにＤＣオフセット誤差があると直線補間波形およびゼロクロス点にずれが生じる。また、このゼロクロス点のずれはリセット解除からの時間に比例して大きくなる。
【００４７】
そこで、本発明のように等間隔パルス列生成装置にさらに上記フリップフロップ回路１８を配置して出力波のゼロクロスタイミングから一定時間リセット動作を行うことによって、リセット解除タイミングから次のゼロクロスタイミングまでの時間を一定にすることができるため、ゼロクロスタイミングのずれも一定となって、出力波の周波数変動を阻止することができる。
【００４８】
［等間隔パルス列生成方法］
まず、本発明の等間隔パルス列生成方法の第１の実施の形態について説明する。図７は本発明の等間隔パルス列生成方法の第１の実施の形態例を示すブロック図である。
図７に示した等間隔パルス列生成方法は、クロックに同期させて位相データ列を算出する位相算出ステップ２３と、位相算出ステップ２３により算出された位相データ列のゼロクロス点を検出する検出ステップ２４と、コンデンサに充電された電荷を放電するリセットステップ２０および検出されたゼロクロス点直前の位相データとゼロクロス点前後の位相データの差分を順次サンプルホールドしこれをアナログ値に変換するＤ／Ａ変換ステップ２１およびＤ／Ａ変換されたアナログ値を電流に変換しこれをコンデンサに充電する積分ステップ２２からなる直線補間ステップ１９と、直線補間ステップ１９により得られる直線補間波を電圧０Ｖと比較しその大小により２値の電圧を発生する出力波生成ステップから構成されている。
【００４９】
本発明の等間隔パルス列生成方法では、まず位相算出ステップ２３において、水晶発振器等から生成されるクロックに同期して周波数設定データを累積加算することにより位相データ列が算出される。
【００５０】
次に、算出された位相データ列は、検出ステップ２４において正負の符号がチェックされ、ゼロクロス点が検出される。なおここで上述したように、本発明では位相がゼロクロスする点を検出しているが、０以外の所定位相値であっても構わない。
【００５１】
位相データ列のゼロクロス点が検出された後、直線補間ステップ１９を構成するリセットステップ２０においてコンデンサおよびゼロクロス点以前の位相データがリセットされ、出力電圧は０Ｖとなる。次にリセットを解除するタイミングでゼロクロス点の直前の位相データＡ０、およびリセット解除のタイミングから１クロック後のタイミングでゼロクロス点の直後のデータＡ１とゼロクロス点の直前の位相データＡ０との差分Ａ１−Ａ０がサンプルホールドされ、このサンプルホールド値がＤ／Ａ変換ステップ２１においてアナログ値に変換される。次にこのアナログ値は電流に変換され、積分ステップ２２において出力電流がコンデンサに充電される。
【００５２】
直線補間ステップ１９によって得られる直線補間波は、出力波生成ステップ２５において電圧０Ｖと比較され、その交点から正確なゼロクロス点が求められる。出力波生成ステップ２５を経て得られた出力波形は、ゼロクロス点を起点として一定の出力電圧値を示す動作波形となって位相比較器に提供される。
【００５３】
次に本発明の等間隔パルス列生成方法の第２の実施の形態について説明する。本発明の等間隔パルス列生成方法の第２の実施の形態は、Ｄ／Ａ変換ステップにおいてＤＣオフセット誤差が生じる場合に、直線補間波形およびゼロクロス点がずれて出力波の周波数に変動が生ずるのを防ぐために、出力波生成ステップ２５によって得られた出力波の立上がり時にリセットを開始し、一定時間後にリセット動作を終了するものである。このとき、リセット動作解除のタイミングは、前記第一の実施例におけるリセット解除タイミングより早いタイミングになっている。そのため、Ｄ／Ａ変換器に零クロス点前の位相データがサンプルホールドされて、直線補間動作が開始されるまでの間に若干の時間が存在している。この間Ｄ／Ａ変換器には０データがサンプルホールドされており、ＤＣオフセット誤差による誤差電流以外の充電電流は流れないようにされている。
【００５４】
ＤＣオフセット誤差は、Ｄ／Ａ変換の際の歪みにより発生し、ＤＣオフセット誤差によるオフセット電流はコンデンサに充電され続け、時間とともに積分されていく。これにより、直線補間波形のずれはリセット解除タイミングからの時間に比例して増加するため、出力波形に変動を生じ、雑音スペクトルが発生するようになる。
【００５５】
そこで本発明の第２の実施の形態では、リセットステップにおいて出力波のゼロクロスタイミングから一定時間リセットを行うことによって、リセットを解除するタイミングから次のゼロクロスタイミングまでの時間を一定にしている。これによりＤＣオフセット誤差によるゼロクロスタイミングのずれは変動することなく一定となって、出力波の周波数変動を阻止することができる。
【図面の簡単な説明】
【００５６】
【図１】 本発明の等間隔パルス列生成装置に含まれる直線補間回路の実施の形態例を示すブロック図である。
【図２】 本発明の等間隔パルス列生成装置の第１の実施の形態例を示すブロック図である。
【図３】 本発明の等間隔パルス列生成装置の第１の実施の形態における各部のパルス波形またはアナログ波形を示す図である。
【図４】 本発明の等間隔パルス列生成装置の第１の実施の形態によって得られる直線補間波形を示す図である。
【図５】 本発明の等間隔パルス列生成装置の第２の実施の形態例を示すブロック図である。
【図６】 ＤＣオフセット誤差がある場合の直線補間波形の変動を示す図である。
【図７】 本発明の等間隔パルス列生成方法の実施の形態例を示すブロック図である。
【図８】 従来技術の構成例を示すブロック図である。
【符号の説明】
【００５７】
１ 直線補間回路
２ Ｄ／Ａ変換器
３ 電流源
４ コンデンサ
５ 積分器
６ リセット回路
７ 位相発生部
８ 検出器
９ コンパレータ
１０〜１４ レジスター
１５、１６、１８ フリップフロップ回路
１７ ＲＳフリップフロップ回路
１９ 直線補間ステップ
２０ リセットステップ
２１ Ｄ／Ａ変換ステップ
２２ 積分ステップ
２３ 位相算出ステップ
２４ 検出ステップ
２５ 出力波生成ステップ
２６ 加算器
２７ ＲＯＭ
２８ ＬＰＦ
２９ ＤＳＳ回路
３０ ＰＬＬ回路
【技術分野】
【０００１】
本発明は、正確かつ任意の周波数の等間隔パルス列を発生させることの出来るパルス列生成装置およびその生成方法に関する。
【背景技術】
【０００２】
出力精度および出力安定度の高い周波数信号を発振する技術としてダイレクトデジタルシンセサイズ（以下、ＤＤＳ）回路および位相制御ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ 以下、ＰＬＬ）回路を組み合わせた周波数生成方法が知られている。
【０００３】
図８は上記周波数生成方法の従来技術の構成を示すブロック図である。図８において、２６は加算器、２７は読み出し専用メモリ（以下、ＲＯＭ）、２はＤ／Ａ変換器、２８はローパスフィルタ（以下、ＬＰＦ）であり、２６、２７、２、２８は全体としてＤＤＳ回路を構成している。また、９はコンパレータ、３０はＰＬＬ回路である。
【０００４】
図８に示す従来技術においては、まず、発生すべき周波数に対応する数値を入力として加算器２６に与え、この周波数データを累積加算することにより位相データ列を出力する。次にこの位相データ列をｓｉｎ関数を記憶したＲＯＭ２７のアドレスへ入力し、正弦波振幅データを得て、これをＤ／Ａ変換器２によりアナログ化する。アナログ化された出力波は折返し雑音成分を含み階段状波形となっているが、さらに設けられたＬＰＦ２８によってこの折返し雑音成分を除去し、精確な正弦波波形が得られる。ここまでがＤＤＳ回路部分である。次に、このＤＤＳ回路部分で得られた正弦波波形をコンパレータ９に入力して特定位相に対応するパルス列を得た後、このパルス列を基準信号入力としてＰＬＬ回路を動作させる。このＰＬＬ回路では、上記パルス列の周波数を整数倍した周波数の出力信号を得ることができる。
【０００５】
上記方式により最終的にＰＬＬ回路から出力される信号の雑音性能を良くするためには、ＰＬＬ回路での周波数倍率をできるだけ小さくする必要がある。そのためにはＤＤＳ回路部分で合成される正弦波の周波数をできるだけ高くすることが必要となる。
【０００６】
しかしながら、ＤＤＳ回路は、合成しようとする周波数が回路の動作周波数に対して十分低い周波数でないと、ＬＰＦ２８に高次で複雑なＬＰＦを用いなければならない。また、回路の動作周波数を高く設計しようとしても、Ｄ／Ａコンバータの動作限界より高く設計することができないといった問題がある。そのため、ＤＤＳ回路からの出力周波数を高くすることには限界がある。
【０００７】
ところで、ＰＬＬ回路の位相比較器を実現する方法としては、複数の方式が存在するが、上記ＰＬＬ回路の例では、一般的に使用されている『ポジティブエッジ・トリガ型トライステート出力位相比較器』を想定している。この方式では、基準入力信号としてｓｉｎ波振幅波形そのものを入力する必要はなく、このｓｉｎ波信号の特定位相に対応したタイミングで生成された等間隔パルス列を入力すれば良い。そこで、例えば、加算器２６からＲＯＭ２７を経て出力される正弦波の代わりに、加算器２６から出力された位相データ列をそのままＤ／Ａ変換し、その出力電圧間を時間的に直線補間して得られる直線補間波が０電圧レベルをクロスするタイミングから生成されたパルス列を基準タイミングパルスとする技術が知られている。
【０００８】
上記技術では、合成しようとする周波数が回路の動作周波数に対して比較的高い場合であってもジッタの小さい精度のよいタイミングパルス列を得ている。また、直接位相データをＤ／Ａ変換するので、正弦波を発生する為の回路が不要となり、ＲＯＭ、ＬＰＦ等のハードウェアを必要としない簡単な回路を実現している。
【０００９】
【特許文献１】 特開平５−２０６７３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の技術は、直線補間回路を構成する積分器のゲインを回路の動作周波数に応じて調整する必要があり、この調整に誤差があると、直線補間が精確に行われず、出力パルス列にジッタを生じてしまうといった問題がある。
【００１１】
また、上記特許文献１に記載の技術は、加算器２６から出力される位相データ列をＤ／Ａ変換する際に発生するＤＣオフセットの影響があると、出力パルス列の出力精度が悪くなるといった問題も生じる。
従来のＤＤＳ方式の場合であれば、一旦ｓｉｎ波波形を生成しているので、折返し雑音を除去するためのアナログフィルタとして狭帯域のフィルタを使用することによって目的周波数スペクトル以外の雑音スペクトルを抑制することが可能であった。したがって、Ｄ／Ａ変換に伴う誤差がある場合でも出力波の精度低下をある程度抑制することができた。しかし、上記技術では、このような手法を使うことができず、ＤＣオフセット等のＤ／Ａ変換歪みによって極端に性能が劣化してしまうといった問題がある。
【００１２】
そこで、本発明の目的は、直線補間回路において積分器のゲインが変化する場合やＤ／Ａ変換に伴うＤＣオフセット誤差が発生する場合であっても、周波数の変動を生じない精度の良い等間隔パルス列を得ることを目的とし、かつＲＯＭやＬＰＦ等のハードウェアを要しない低消費電力を可能とする等間隔パルス列生成装置およびその生成方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の等間隔パルス列生成装置は、クロックに同期した位相データ列のゼロクロス点直前の位相データＡ０、およびゼロクロス点直後の位相データＡ１と前記Ａ０との差分Ａ１−Ａ０を順次サンプルホールドした値をアナログ値に変換するＤ／Ａ変換器と、Ｄ／Ａ変換器により変換されたアナログ値を電流に変換する電流源および該電流を充電するコンデンサからなる積分器と、該コンデンサに充電された電荷を放電するリセット回路とを備える直線補間回路を有するものである。
【００１４】
また、本発明の等間隔パルス列生成装置は、上述の直線補間回路に加え、クロックに同期した位相データ列を算出する位相発生部と、算出された位相データ列のゼロクロス点を検出する検出器と、上述した直線補間回路により得られる直線補間波と０電圧値とを比較してその大小により２値の電圧を発生するコンパレータとを備えるものである。
【００１５】
従来のＤＤＳ回路およびＰＬＬ回路を組み合わせた方式の周波数シンセサイザ装置では、入力された位相データは一旦正弦波の基準信号として発生し、この正弦波の立上がりあるいは立下がりが所定電圧値と交わるクロス点のタイミングパルス列を基準タイミングパルス信号としてＰＬＬの位相比較器へ出力していた。しかし、本発明の等間隔パルス列生成方式を用いた周波数シンセサイザ装置は、入力された位相データを正弦波に変換することなく、位相データそのままを基準信号として直線補間することにより、位相データ波形がゼロクロスするタイミングを直接得て基準タイミングパルス列とし、ＰＬＬ回路の位相比較器へ出力するものである。この方式によれば、周波数変動は無いか、あったとしてもＤＤＳの動作クロック周期時間に於いてはごく僅かであるから、位相の時間変化はもともと直線的である。そのため直線補間を行うことにより、位相データの補間を精確に行うことができるため、ジッタが少なく精度の良い出力パルス列を得ることができる。
【００１６】
また、本発明の等間隔パルス列発生装置を上記構成とすることにより、正弦波を発生させるためのＲＯＭが必要なくなり、また正弦波をアナログ変換した後に必要である折り返し雑音スペクトルを除去するためのＬＰＦも不要となることから、回路を構成するハードウェア量を低減し、それに伴って消費電力の削減も可能となる。
【００１７】
また、本発明の等間隔パルス列生成装置における直線補間回路を上記構成とすることにより、直線補間回路における積分器のゲインが変化しても、一定のゼロクロスタイミングを得ることができる。
【００１８】
本発明の等間隔パルス列生成装置における直線補間回路を構成するリセット回路は、コンパレータからの出力電圧の発生時においてリセット動作を開始し、一定時間後にリセット動作を終了するフリップフロップ回路を備えるものであってもよい。
【００１９】
本来ならば、本発明の直線補間回路によって位相データ補間波の精確なゼロクロス点を検出することができるが、実際には、サンプルホールドされた位相データをＤ／Ａ変換する際にＤＣオフセット誤差が存在することにより、ゼロクロス点のタイミングにずれが生じる。このずれはコンデンサのリセット解除のタイミングからゼロクロス点のタイミングまでの時間に比例して増大する。そして、上記時間が変動するとタイミングずれの変動を招き、出力信号周波数の変動を生じてしまうという問題がある。
【００２０】
そこで、本発明では、コンデンサのリセット解除のタイミングからゼロクロス点のタイミングまでの時間が一定となるようにすることによりＤ／Ａ変換器のＤＣオフセット誤差に起因するゼロクロス点のタイミングのずれが常に一定値となるように工夫して、出力波の周波数変動を生じないようにしている。すなわち、コンパレータからの電圧が出力された時点からリセットを開始し、一定時間後にリセットを解除する命令を出すフリップフロップ回路をリセット回路に備えることによって、上記目的を達成している。
【００２１】
本発明の等間隔パルス列生成方法は、ジッタ成分の除去された任意の周波数のパルス列信号を発生させるパルス列生成方法であって、クロックに同期した位相データ列がゼロクロスする直前の位相データＡ０、およびゼロクロス点した直後の位相データＡ１と前記位相データＡ０との差分Ａ１−Ａ０を順次サンプルホールドした値をアナログ値に変換するＤ／Ａ変換ステップと、Ｄ／Ａ変換ステップにより得られたアナログ値を電流に変換し、該電流をコンデンサに充電する積分ステップと、コンデンサに充電された電荷を放電するリセットステップとを備える直線補間ステップを有するものである。
【００２２】
また、本発明の等間隔パルス列生成方法は、上述の直線補間ステップに加え、クロックに同期した位相データ列を算出する位相算出ステップと、算出された位相データ列のゼロクロス点を検出する検出ステップと、上述した直線補間ステップにより得られる直線補間波と０電圧値とを比較してその大小により２値の電圧を発生する出力波生成ステップとを備えるものである。
【００２３】
本発明の等間隔パルス列生成方法を上記構成とすることによって、入力された位相データを正弦波に変換することなく、位相データそのままを直線補間することにより位相データ波形の精確なゼロクロス点のタイミングを直接得ることができる。そのため、生成される出力パルス列はジッタが少なく、精度の良いものとなる。
【００２４】
また、本発明の等間隔パルス列生成方法における直線補間ステップを上記構成としたとき、位相データと直線補間電圧波形との間のゲインは、直線補間回路に於けるＤＡコンバータ入力位相データと出力電流間のゲイン、コンデンサ容量、動作クロック周波数などによって変動する。しかし、リセット回路によって直線補間動作直前のコンデンサ電圧を０Ｖとし、また、直線補間によって同じコンデンサ電圧が再度０Ｖとなるゼロクロス点のタイミングを得るようにすることによって、直線補間回路におけるゲインが変化する場合であっても、その影響を受けることなく一定のゼロクロス点のタイミングを得ることができる。
【００２５】
本発明の等間隔パルス列生成方法における直線補間ステップを構成するリセットステップは、コンパレータからの出力電圧の発生時においてリセット動作を開始し、一定時間後にリセット動作を終了する方法を採用することもできる。
【００２６】
本発明の直線補間ステップによっても、ゼロクロス点前後の差分を順次サンプルホールドした値をＤ／Ａ変換する際に、ＤＣオフセット誤差の影響によりゼロクロス点のタイミングにずれが生じる場合がある。このずれはコンデンサのリセット解除からの時間に比例して大きくなるので、この時間が変動することにより出力波の周波数に変動を生じる。
【００２７】
そこでリセットステップにおいて、コンパレータからの電圧が出力された時点でコンデンサをリセットし、一定時間後にこのリセットを解除することによって、リセット解除のタイミングから次のゼロクロス点のタイミングまでの時間が常に一定時間となるようにする。これにより、ゼロクロス点のタイミングのずれが常に一定値となって出力パルス列の周波数に変動が生じなくなる。
【発明の効果】
【００２８】
本発明によれば、クロックに同期した位相データ間を直線補間することにより精確なゼロクロス点を検出することができ、またそれに伴って精度のよいゼロクロス点のタイミングを得ることができるため、ジッタの小さい出力波を合成することができる。
【００２９】
また、本発明によれば、直線補間回路の振幅ゲインが変化する場合であっても、ゼロクロス点のタイミングは変動しないため、安定した出力周波数を得ることができる。
【００３０】
さらに、本発明によれば、Ｄ／Ａ変換に伴うＤＣオフセット誤差の影響によりゼロクロス点のタイミングが変動する場合であっても、リセット解除タイミングとゼロクロス点のタイミングとの時間が常に一定となるようリセット動作を行うことによって、周波数変動を生じない安定した出力波を得ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、図示した実施の形態例に基づいて本発明の等間隔パルス列生成装置および等間隔パルス列生成方法について詳細に説明する。
【００３２】
［等間隔パルス列生成装置］
まず、本発明の等間隔パルス列生成装置の第１の実施の形態について説明する。図１は本発明の等間隔パルス列生成装置に含まれる直線補間回路の実施の形態例を示すブロック図、図２は本発明の等間隔パルス列生成装置の第１の実施の形態例を示すブロック図、図３は図２の第１の実施の形態例における各部のパルス波形またはアナログ波形を示す図である。
図１の直線補間回路１は、クロックに同期した位相データ列のゼロクロス点直前の位相データおよびゼロクロス点前後の位相データの差分を順次サンプルホールドした値をアナログ値に変換するＤ／Ａ変換器２と、アナログ値を電流に変換する電流源３および該電流を充電するコンデンサ４からなる積分器５と、該コンデンサ４に充電された電荷を放電するためのリセット回路６から構成されている。
【００３３】
また、図２に示す等間隔パルス列生成装置は、周波数設定入力データ（図示しない）に対応してクロックに同期した位相データ列を順次算出する位相発生部７と、算出された位相データ列のゼロクロス点を検出する検出器８と、上記直線補間回路１と、上記直線補間回路１により得られた直線補間波形を０電圧値（Ｖｓｓ＝０Ｖの場合）と比較し、その大小により２値の電圧を発生するコンパレータ９とを有する回路から構成されている。
【００３４】
以下、図１および図２に示した本発明の直線補間回路１および等間隔パルス列生成装置について、図３に示した各部のパルス波形またはアナログ波形を参照しながら説明する。ここで、図３の各段に示す位相データは図２の各点に対応するものであり、時間に対してプロットされた位相波形を表している。また各段の位相データ中に示す各位相は１クロックに相当し、各位相枠中の右側に記載された＋−は、位相データの正負を表す。
【００３５】
まず図２の位相発生部７において、水晶発振器等から生成されるクロックに同期して周波数設定データが累積加算されて位相データ列が算出される。
算出された位相データ列は、レジスター１０〜１４において逐次一時記憶されるが、その間、位相データの符号が正負を入れ替えるゼロクロス点が図２の検出器８によって検出される。
ここで、位相データが０に比して大小を入れ替えるゼロクロス点を検出するものとしているが、これが０以外の所定位相であっても同様に動作させることが可能であり本発明はこれに限定されるものではない。またこの場合、コンパレータ９において直線補間波形と比較される電圧値も０以外の所定位相に対応した所定電圧値Ｖｓｓとなる。
【００３６】
検出器８によるゼロクロス点の検出は、例えば位相データが、図２に示すロ点からハ点に送られる間に行われる。これは検出器８が、図３に示すハ点の位相Ｂ−からロ点の位相Ｃ＋に移る際の位相データのゼロクロス点を読み取るものであり、この検出によって、図３中のト点の波形に示す通り一時的なパルスが出力される。
【００３７】
位相データのゼロクロス点を検出した後は、本装置のリセットを行い、位相データの直線補間を直線補間回路１内にて行う。
まず、本装置のリセット回路６をリセットすることによって、図１に示すリ点と所定電圧値の端子（この場合、０Ｖ）が導通し、リ点の電荷、すなわちコンデンサに充電されていた電荷が所定電圧値（この場合、０Ｖ）となる。
【００３８】
次に、リセット解除のタイミングでゼロクロス点の直前の位相データＡ０をサンプルホールドし、このサンプルホールド値をＤ／Ａ変換器２によりアナログ値に変換した後、電流源３により電流に変換し、その出力電流でコンデンサ４を充電する。
【００３９】
次に、リセット解除のタイミングから１クロック後のタイミングでゼロクロス点の直後のデータＡ１とゼロクロス点の直前の位相データＡ０との差分Ａ１−Ａ０をサンプルホールドし、このサンプルホールド値をＤ／Ａ変換器２によりアナログ値に変換した後、電流源３により電流に変換し、その出力電流でコンデンサ４を充電する。
【００４０】
図４は、以上の動作により実際に得られる直線補間波形を示す。ここで、図中に示す破線状縦線の間隔は１クロックを表している。また、図４の直線補間波形は、図１に示されたリ点において得られ、図３に示されたリ点の波形と同一のものである。
【００４１】
図４のＸ点において、本装置のリセット動作を解除し、このリセット解除のタイミングでゼロクロス点の直前の位相データ、すなわち図３に示したハ点の位相Ｂ−をサンプルホールドし、これをＤ／Ａ変換器２によりアナログ値に変換した後、電流源３により電流に変換する。このときに図４の直線補間波形のうちＸＹの波形が得られる。
【００４２】
次に、図４のＹ点のタイミングでゼロクロス点の直後の位相データ、すなわち図３に示したロ点の位相Ｃ＋と、ゼロクロス点の直前の位相データ、すなわち図３に示したハ点の位相Ｂ−との差分をサンプルホールドし、これをＤ／Ａ変換器２によりアナログ値に変換した後、電流源３により電流に変換する。このときに図４の直線補間波形のうちＹＺの波形が得られる。
【００４３】
直線補間回路１により得られた上述の直線補間波は、コンパレータ９において電圧０Ｖと比較され、その交点から正確なゼロクロス点を求めることができる。図３に示したリ点に直線補間波を、Ｓ点にコンパレータ９からの出力波を時間に対してプロットした波形を示す。コンパレータ９からの出力波は、ゼロクロス点を起点として一定の出力電圧値を示す動作波形となってＲＳフリップフロップ回路１７を経由し、図３に示したｆＲ点における出力波形となって位相比較器に提供される。
【００４４】
次に、本発明の等間隔パルス列生成装置の第２の実施の形態について説明する。図５は本発明の等間隔パルス列生成装置の第２の実施の形態例を示すブロック図である。
図５に示す等間隔パルス列生成装置は、第１の実施の形態に示した等間隔パルス列生成装置によって生成される出力波を入力し、一定時間リセット動作を行わせるためのフリップフロップ回路１８を、ＲＳフリップフロップ１７とリセット回路６の間に配置するものである。
【００４５】
フリップフロップ回路１８は、等間隔パルス列生成装置によって生成される出力波の立上がりエッジを検知すると、一定時間幅のパルスを発生することによってリセット回路６に対し一定時間リセット動作を行う命令を出す。このようなフリップフロップ回路１８として、例えばモノマルチフリップフロップ回路などが挙げられる。
【００４６】
通常、サンプルホールドされた位相データがＤ／Ａ変換出力される際、ＤＣオフセット誤差を伴う。このＤＣオフセット誤差による電流はコンデンサ４を充電しつづけることから、直線補間波形にずれが生じ、それに伴ってゼロクロス点もずれてしまう。図６はＤＣオフセット誤差がある場合と無い場合の位相データ間の直線補間波形を示す図である。ここで波形ＡはＤＣオフセット誤差が無い場合の位相データ間の直線補間波形を示し、波形ＢはＤＣオフセット誤差がある場合の位相データ間の直線補間波形である。このようにＤＣオフセット誤差があると直線補間波形およびゼロクロス点にずれが生じる。また、このゼロクロス点のずれはリセット解除からの時間に比例して大きくなる。
【００４７】
そこで、本発明のように等間隔パルス列生成装置にさらに上記フリップフロップ回路１８を配置して出力波のゼロクロスタイミングから一定時間リセット動作を行うことによって、リセット解除タイミングから次のゼロクロスタイミングまでの時間を一定にすることができるため、ゼロクロスタイミングのずれも一定となって、出力波の周波数変動を阻止することができる。
【００４８】
［等間隔パルス列生成方法］
まず、本発明の等間隔パルス列生成方法の第１の実施の形態について説明する。図７は本発明の等間隔パルス列生成方法の第１の実施の形態例を示すブロック図である。
図７に示した等間隔パルス列生成方法は、クロックに同期させて位相データ列を算出する位相算出ステップ２３と、位相算出ステップ２３により算出された位相データ列のゼロクロス点を検出する検出ステップ２４と、コンデンサに充電された電荷を放電するリセットステップ２０および検出されたゼロクロス点直前の位相データとゼロクロス点前後の位相データの差分を順次サンプルホールドしこれをアナログ値に変換するＤ／Ａ変換ステップ２１およびＤ／Ａ変換されたアナログ値を電流に変換しこれをコンデンサに充電する積分ステップ２２からなる直線補間ステップ１９と、直線補間ステップ１９により得られる直線補間波を電圧０Ｖと比較しその大小により２値の電圧を発生する出力波生成ステップから構成されている。
【００４９】
本発明の等間隔パルス列生成方法では、まず位相算出ステップ２３において、水晶発振器等から生成されるクロックに同期して周波数設定データを累積加算することにより位相データ列が算出される。
【００５０】
次に、算出された位相データ列は、検出ステップ２４において正負の符号がチェックされ、ゼロクロス点が検出される。なおここで上述したように、本発明では位相がゼロクロスする点を検出しているが、０以外の所定位相値であっても構わない。
【００５１】
位相データ列のゼロクロス点が検出された後、直線補間ステップ１９を構成するリセットステップ２０においてコンデンサおよびゼロクロス点以前の位相データがリセットされ、出力電圧は０Ｖとなる。次にリセットを解除するタイミングでゼロクロス点の直前の位相データＡ０、およびリセット解除のタイミングから１クロック後のタイミングでゼロクロス点の直後のデータＡ１とゼロクロス点の直前の位相データＡ０との差分Ａ１−Ａ０がサンプルホールドされ、このサンプルホールド値がＤ／Ａ変換ステップ２１においてアナログ値に変換される。次にこのアナログ値は電流に変換され、積分ステップ２２において出力電流がコンデンサに充電される。
【００５２】
直線補間ステップ１９によって得られる直線補間波は、出力波生成ステップ２５において電圧０Ｖと比較され、その交点から正確なゼロクロス点が求められる。出力波生成ステップ２５を経て得られた出力波形は、ゼロクロス点を起点として一定の出力電圧値を示す動作波形となって位相比較器に提供される。
【００５３】
次に本発明の等間隔パルス列生成方法の第２の実施の形態について説明する。本発明の等間隔パルス列生成方法の第２の実施の形態は、Ｄ／Ａ変換ステップにおいてＤＣオフセット誤差が生じる場合に、直線補間波形およびゼロクロス点がずれて出力波の周波数に変動が生ずるのを防ぐために、出力波生成ステップ２５によって得られた出力波の立上がり時にリセットを開始し、一定時間後にリセット動作を終了するものである。このとき、リセット動作解除のタイミングは、前記第一の実施例におけるリセット解除タイミングより早いタイミングになっている。そのため、Ｄ／Ａ変換器に零クロス点前の位相データがサンプルホールドされて、直線補間動作が開始されるまでの間に若干の時間が存在している。この間Ｄ／Ａ変換器には０データがサンプルホールドされており、ＤＣオフセット誤差による誤差電流以外の充電電流は流れないようにされている。
【００５４】
ＤＣオフセット誤差は、Ｄ／Ａ変換の際の歪みにより発生し、ＤＣオフセット誤差によるオフセット電流はコンデンサに充電され続け、時間とともに積分されていく。これにより、直線補間波形のずれはリセット解除タイミングからの時間に比例して増加するため、出力波形に変動を生じ、雑音スペクトルが発生するようになる。
【００５５】
そこで本発明の第２の実施の形態では、リセットステップにおいて出力波のゼロクロスタイミングから一定時間リセットを行うことによって、リセットを解除するタイミングから次のゼロクロスタイミングまでの時間を一定にしている。これによりＤＣオフセット誤差によるゼロクロスタイミングのずれは変動することなく一定となって、出力波の周波数変動を阻止することができる。
【図面の簡単な説明】
【００５６】
【図１】 本発明の等間隔パルス列生成装置に含まれる直線補間回路の実施の形態例を示すブロック図である。
【図２】 本発明の等間隔パルス列生成装置の第１の実施の形態例を示すブロック図である。
【図３】 本発明の等間隔パルス列生成装置の第１の実施の形態における各部のパルス波形またはアナログ波形を示す図である。
【図４】 本発明の等間隔パルス列生成装置の第１の実施の形態によって得られる直線補間波形を示す図である。
【図５】 本発明の等間隔パルス列生成装置の第２の実施の形態例を示すブロック図である。
【図６】 ＤＣオフセット誤差がある場合の直線補間波形の変動を示す図である。
【図７】 本発明の等間隔パルス列生成方法の実施の形態例を示すブロック図である。
【図８】 従来技術の構成例を示すブロック図である。
【符号の説明】
【００５７】
１ 直線補間回路
２ Ｄ／Ａ変換器
３ 電流源
４ コンデンサ
５ 積分器
６ リセット回路
７ 位相発生部
８ 検出器
９ コンパレータ
１０〜１４ レジスター
１５、１６、１８ フリップフロップ回路
１７ ＲＳフリップフロップ回路
１９ 直線補間ステップ
２０ リセットステップ
２１ Ｄ／Ａ変換ステップ
２２ 積分ステップ
２３ 位相算出ステップ
２４ 検出ステップ
２５ 出力波生成ステップ
２６ 加算器
２７ ＲＯＭ
２８ ＬＰＦ
２９ ＤＳＳ回路
３０ ＰＬＬ回路
【特許請求の範囲】
【請求項１】
任意の周波数の等間隔パルス列信号を発生させるパルス列生成装置において、
クロックに同期した位相データ列のゼロクロス点直前の位相データＡ０、およびゼロクロス点直後の位相データＡ１と前記位相データＡ０との差分を順次サンプルホールドした値をアナログ値に変換するＤ／Ａ変換器と、
該Ｄ／Ａ変換器により変換されたアナログ値を電流に変換する電流源および該電流を充電するコンデンサからなる積分器と、
該コンデンサに充電された電荷を放電するリセット回路と
を備える直線補間回路を有することを特徴とする等間隔パルス列生成装置。
【請求項２】
前記クロックに同期した位相データ列を算出する位相発生部と、
該クロックに同期した位相データ列のゼロクロス点を検出する検出器と、
前記直線補間回路により得られる直線補間波と０電圧値とを比較しその大小により２値の電圧を発生するコンパレータと
を備えることを特徴とする請求項１に記載の等間隔パルス列生成装置。
【請求項３】
請求項１に記載のリセット回路は、前記コンパレータからの出力電圧の発生時においてリセット動作を開始し、一定時間後にリセット動作を終了するフリップフロップ回路を備えることを特徴とする請求項１または２に記載の等間隔パルス列生成装置。
【請求項４】
任意の周波数の等間隔パルス列信号を発生させるパルス列生成方法において、
クロックに同期した位相データ列がゼロクロスする直前の位相データＡ０、およびゼロクロスした直後の位相データＡ１と前記位相データＡ０との差分Ａ１−Ａ０を順次サンプルホールドした値をアナログ値に変換するＤ／Ａ変換ステップと、
該アナログ値を電流に変換し該電流をコンデンサに充電する積分ステップと、該コンデンサに充電された電荷を放電するリセットステップと
を備える直線補間ステップを有することを特徴とする等間隔パルス列生成方法。
【請求項５】
前記クロックに同期した位相データ列を算出する位相算出ステップと、該クロックに同期した位相データ列のゼロクロス点を検出する検出ステップと、
前記直線補間ステップにより得られる直線補間波と０電圧値とを比較しその大小により２値の電圧を発生する出力波生成ステップと
を備えることを特徴とする請求項４に記載の等間隔パルス列生成方法。
【請求項６】
請求項４に記載のリセットステップは、前記コンパレータからの出力電圧の発生時においてリセット動作を開始し、一定時間後にリセット動作を終了することを特徴とする請求項４または５に記載の等間隔パルス列生成方法。
【請求項１】
任意の周波数の等間隔パルス列信号を発生させるパルス列生成装置において、
クロックに同期した位相データ列のゼロクロス点直前の位相データＡ０、およびゼロクロス点直後の位相データＡ１と前記位相データＡ０との差分を順次サンプルホールドした値をアナログ値に変換するＤ／Ａ変換器と、
該Ｄ／Ａ変換器により変換されたアナログ値を電流に変換する電流源および該電流を充電するコンデンサからなる積分器と、
該コンデンサに充電された電荷を放電するリセット回路と
を備える直線補間回路を有することを特徴とする等間隔パルス列生成装置。
【請求項２】
前記クロックに同期した位相データ列を算出する位相発生部と、
該クロックに同期した位相データ列のゼロクロス点を検出する検出器と、
前記直線補間回路により得られる直線補間波と０電圧値とを比較しその大小により２値の電圧を発生するコンパレータと
を備えることを特徴とする請求項１に記載の等間隔パルス列生成装置。
【請求項３】
請求項１に記載のリセット回路は、前記コンパレータからの出力電圧の発生時においてリセット動作を開始し、一定時間後にリセット動作を終了するフリップフロップ回路を備えることを特徴とする請求項１または２に記載の等間隔パルス列生成装置。
【請求項４】
任意の周波数の等間隔パルス列信号を発生させるパルス列生成方法において、
クロックに同期した位相データ列がゼロクロスする直前の位相データＡ０、およびゼロクロスした直後の位相データＡ１と前記位相データＡ０との差分Ａ１−Ａ０を順次サンプルホールドした値をアナログ値に変換するＤ／Ａ変換ステップと、
該アナログ値を電流に変換し該電流をコンデンサに充電する積分ステップと、該コンデンサに充電された電荷を放電するリセットステップと
を備える直線補間ステップを有することを特徴とする等間隔パルス列生成方法。
【請求項５】
前記クロックに同期した位相データ列を算出する位相算出ステップと、該クロックに同期した位相データ列のゼロクロス点を検出する検出ステップと、
前記直線補間ステップにより得られる直線補間波と０電圧値とを比較しその大小により２値の電圧を発生する出力波生成ステップと
を備えることを特徴とする請求項４に記載の等間隔パルス列生成方法。
【請求項６】
請求項４に記載のリセットステップは、前記コンパレータからの出力電圧の発生時においてリセット動作を開始し、一定時間後にリセット動作を終了することを特徴とする請求項４または５に記載の等間隔パルス列生成方法。
【図１】
【図４】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【図４】
【図２】
【図３】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−８７０５９（Ｐ２００６−８７０５９Ａ）
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願番号】特願２００４−２９９３８２（Ｐ２００４−２９９３８２）
【出願日】平成１６年９月１４日（２００４．９．１４）
【出願人】（３９０００９６６７）日本プレシジョン・サーキッツ株式会社 (161)
【Ｆターム（参考）】
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願日】平成１６年９月１４日（２００４．９．１４）
【出願人】（３９０００９６６７）日本プレシジョン・サーキッツ株式会社 (161)
【Ｆターム（参考）】
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