表示パネルの駆動装置
【目的】表示画質を劣化させることなく、大電流の流れ込みに伴うＥＭＩを抑制させることが可能な表示パネルの駆動装置を提供することを目的とする。
【構成】入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部に保持されている画素データ片の各々を、第２ラッチ部が、ロード信号に応じてＱ個毎に順次、所定時間差をもって取り込んで出力する。この際、第２ラッチ部から出力された画素データ片各々に対応した表示セル駆動用の駆動電位を、上記ロード信号の供給時点から所定期間が経過した後に一斉に表示パネルの表示セル各々に印加する。
【構成】入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部に保持されている画素データ片の各々を、第２ラッチ部が、ロード信号に応じてＱ個毎に順次、所定時間差をもって取り込んで出力する。この際、第２ラッチ部から出力された画素データ片各々に対応した表示セル駆動用の駆動電位を、上記ロード信号の供給時点から所定期間が経過した後に一斉に表示パネルの表示セル各々に印加する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力映像信号に基づく画像を表示させるべく表示パネルを駆動する駆動装置に関する。
【背景技術】
【０００２】
表示パネルとしての例えばアクティブマトリクス型液晶表示パネルには、２次元画面の水平方向に伸張するｍ個（ｍ：２以上の整数）の走査ラインと、２次元画面の垂直方向に伸張するｎ個（ｎ：２以上の整数）のソースラインの複数とが交叉するように配置されている。上記ソースラインと走査ラインとの交叉部には、画素を担う電極と共に、当該電極にソースライン上の電圧を印加するトランジスタが形成されている。すなわち、１走査ライン上には、夫々が画素を担うｎ個のトランジスタが形成されている。
【０００３】
更に、かかる液晶表示パネルには、入力映像信号によって表される各画素毎の輝度レベルに対応した画像信号を１走査ライン分（ｎ個）ずつ生成し、夫々をソースライン各々に印加するソースドライバが搭載されている（例えば、特許文献１参照）。かかるソースドライバには、入力映像信号に基づく１走査ライン分の輝度値（ｎ個）を夫々表す画像データを保持しておく為のラッチが２段分搭載されている（例えば、特許文献１図１の第１ラッチ部１１０及び第２ラッチ部１２０参照）。この際、第１ラッチ部１１０は、入力画像データを順次取り込み、１走査ライン分の取り込みが終了する度にこれらを第２ラッチ部１２０に送出する。第２ラッチ部１２０は、かかる１走査ライン分の画像データを同時に取り込み、これらを、アナログの電圧値を有するｎ個の画像信号Ｙ１〜Ｙｎに変換するデコーダ部１６０に送出する。
【０００４】
ここで、第２ラッチ部１２０において１走査ライン分の画像データを同時に取り込むにあたり、前回取り込んだ１走査ライン分のデータに対して多数のビット反転が生じる場合には、瞬間的に大電流が流れ込むことになる。この際、かかる瞬間的な大電流の影響により、電源ラインや各種信号ラインにスパイク状のノイズが発生し、ＥＭＩ（electro magnetic interference）が生じる虞があった。
【特許文献１】特開２００５−３３８４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、表示画質を劣化させることなく、大電流の流れ込みに伴うＥＭＩを抑制させることが可能な表示パネルの駆動装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明の第１の特徴による表示パネルの駆動装置は、画素を担う表示セルの複数が形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、前記入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部と、ロード信号に応じて前記第１ラッチ部に保持されている前記画素データ片の各々をＱ個毎（Ｑは、２以上の整数）に順次、所定時間差をもって取り込んで出力する第２ラッチ部と、前記第２ラッチ部から出力された前記画素データ片の各々に基づき前記表示セル各々を駆動させるべき駆動電位を夫々生成する駆動電位生成部と、前記ロード信号の供給時点から所定期間の経過後に前記駆動電位生成部にて生成された前記駆動電位各々を同時に前記表示パネルの前記表示セル各々に印加する出力ゲート部と、を有する。
【０００７】
本発明の第２の特徴による表示パネルの駆動装置は、画素を担う表示セルの複数が形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、前記入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部と、ロード信号に応じて当該ロード信号を夫々異なる遅延時間にて遅延させた遅延ロード信号を夫々生成する時間差付加部と、前記遅延ロード信号各々及び前記ロード信号に応じて、前記第１ラッチ部に保持されている前記画素データ片の各々をＱ個毎（Ｑは、２以上の整数）に順次取り込んで出力する第２ラッチ部と、前記第２ラッチ部から出力された前記画素データ片の各々に基づき前記表示セル各々を駆動させるべき駆動電位を夫々生成する駆動電位生成部と、前記ロード信号に応じてオン状態からオフ状態に遷移し、前記遅延ロード信号各々の内で最も遅延時間の長い遅延ロード信号に応じて前記オフ状態から前記オン状態に遷移させるべき出力スイッチ信号を生成する出力遅延制御部と、前記出力スイッチ信号が前記オン状態を示す期間だけ前記駆動電位生成部にて生成された前記駆動電位各々を前記表示パネルの前記表示セル各々に印加する出力ゲート部と、を有する。
【発明の効果】
【０００８】
本発明によれば、第２ラッチ部が、第１ラッチ部に保持されている画素データ片の各々をロード信号に応じてＱ個毎に順次、所定時間差をもって取り込んで出力するようにしているので、多数のデータビットが同時にビット反転することはないので、瞬間的な大電流の流れ込みに伴うＥＭＩを抑制させることが可能となる。更に、第２ラッチ部から出力された画素データ片各々に対応した表示セル駆動用の駆動電位を、上記ロード信号の供給時点から所定期間が経過した後に一斉に表示パネルの表示セル各々に印加するようにしている。これにより、上述したように、第２ラッチ部での各画素データ片に対する取り込みタイミングを強制的に異ならせても、この第２ラッチ部から出力された画素データ片に対応した駆動電位の各々を同時に表示パネルの表示セル各々に印加することが可能となる。よって、表示セル各々に対する駆動電位の印加タイミングがずれることに起因する画質劣化が防止される。
【発明を実施するための最良の形態】
【０００９】
入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部に保持されている画素データ片の各々を、第２ラッチ部が、ロード信号に応じてＱ個毎に順次、所定時間差をもって取り込んで出力する。この際、第２ラッチ部から出力された画素データ片各々に対応した表示セル駆動用の駆動電位を、上記ロード信号の供給時点から所定期間が経過した後に一斉に表示パネルの表示セル各々に印加する。
【実施例１】
【００１０】
図１は、本発明による駆動装置としてのソースドライバを備えた液晶表示装置の概略構成を示す図である。
【００１１】
図１に示すように、かかる液晶表示装置は、駆動制御部１０、走査ドライバ部１１、ソースドライバ部１２、及びカラーＴＦＴ（thin film transistors）液晶パネルとしての表示パネル２０から構成される。
【００１２】
表示パネル２０には、液晶層（図示せぬ）を駆動すべく、夫々が２次元画面の水平方向に伸張するｍ個の走査ラインＳ１〜Ｓｍと、夫々が２次元画面の垂直方向に伸張するｎ個のソースライン（赤色ソースラインＲ１〜Ｒn/3、緑色ソースラインＧ１〜Ｇn/3、青色ソースラインＢ１〜Ｂn/3）とが形成されている。更に、走査ライン及びソースラインの各交叉部の領域（破線にて囲まれた領域）には、１画素（赤色画素、緑色画素、又は青色画素）を担う表示セルが形成されている。各表示セルには、走査ラインを介して上記走査ドライバ部１１から供給された走査パルスに応じてオン状態になるトランジスタ（図示せぬ）が含まれている。かかるトランジスタは、そのオン状態時において、ソースラインを介して上記ソースドライバ部１２から供給された画素駆動電位を、液晶層を挟む電極各々（図示せぬ）の内の一方の電極に印加する。尚、液晶層を挟む電極各々の内の他方の電極には所定の基準電位ＶＣＯＭが固定印加されている。各表示セルは、上記画素駆動電位及び基準電位ＶＣＯＭによる電圧に対応した輝度表示を行う。
【００１３】
駆動制御部１０は、入力映像信号に基づき、各フレーム毎の駆動タイミングを表すフレーム同期信号、及び各種駆動制御信号（後述する）を生成し、これらを走査ドライバ部１１及びソースドライバ部１２に供給する。更に、駆動制御部１０は、入力映像信号に基づき、各画素毎の輝度レベルを例えば夫々８ビットにて表す画素データＰＤを順次生成し、これを６個ずつ、ソースドライバ部１２に供給する。
【００１４】
すなわち、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、赤色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＲ１、偶数番目に配列されているものを画素データ系列ＰＲ２としてソースドライバ部１２に供給する。又、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、緑色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＧ１、偶数番目に配列されているものを画素データ系列ＰＧ２としてソースドライバ部１２に供給する。更に、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、青色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＢ１、偶数番目に配列されているものを画素データ系列ＰＢ２としてソースドライバ部１２に供給する。
【００１５】
例えば、駆動制御部１０は、図２に示すように、クロック信号ＣＬＫ１における最初のクロックパルスに応じて、
画素データ系列ＰＲ１中における第１番目の画素データＰＤとしてＰＤＲ１、
画素データ系列ＰＧ１中における第１番目の画素データＰＤとしてＰＤＧ１、
画素データ系列ＰＢ１中における第１番目の画素データＰＤとしてＰＤＢ１、
画素データ系列ＰＲ２中における第１番目の画素データＰＤとしてＰＤＲ２、
画素データ系列ＰＧ２中における第１番目の画素データＰＤとしてＰＤＧ２、
画素データ系列ＰＢ２中における第１番目の画素データＰＤとしてＰＤＢ２
を夫々同時にソースドライバ部１２に供給する。
【００１６】
次に、クロック信号ＣＬＫ１における第２番目のクロックパルスに応じて、駆動制御部１０は、
画素データ系列ＰＲ１中における第２番目の画素データＰＤとしてＰＤＲ３、
画素データ系列ＰＧ１中における第２番目の画素データＰＤとしてＰＤＧ３、
画素データ系列ＰＢ１中における第２番目の画素データＰＤとしてＰＤＢ３、
画素データ系列ＰＲ２中における第２番目の画素データＰＤとしてＰＤＲ４、
画素データ系列ＰＧ２中における第２番目の画素データＰＤとしてＰＤＧ４、
画素データ系列ＰＢ２中における第２番目の画素データＰＤとしてＰＤＢ４
を夫々同時にソースドライバ部１２に供給する。
【００１７】
次に、クロック信号ＣＬＫ１における第３番目のクロックパルスに応じて、駆動制御部１０は、
画素データ系列ＰＲ１中における第３番目の画素データＰＤとしてＰＤＲ５、
画素データ系列ＰＧ１中における第３番目の画素データＰＤとしてＰＤＧ５、
画素データ系列ＰＢ１中における第３番目の画素データＰＤとしてＰＤＢ５、
画素データ系列ＰＲ２中における第３番目の画素データＰＤとしてＰＤＲ６、
画素データ系列ＰＧ２中における第３番目の画素データＰＤとしてＰＤＧ６、
画素データ系列ＰＢ２中における第３番目の画素データＰＤとしてＰＤＢ６
を夫々同時にソースドライバ部１２に供給する。
【００１８】
走査ドライバ部１１は、駆動制御部１０から供給されたフレーム同期信号に応じて、所定のピーク電圧を有する走査パルスを生成し、これを表示パネル２０の走査ラインＳ１〜Ｓｍ各々に順次、択一的に印加する。
【００１９】
ソースドライバ部１２は、駆動制御部１０から供給された６系統の画素データ系列、すなわち画素データ系列ＰＲ１、ＰＧ１、ＰＢ１、ＰＲ２、ＰＧ２及びＰＢ２各々による各画素毎の画素データＰＤを取り込み、その画素データＰＤによって示される輝度レベルに対応したピーク電位を有する駆動パルスを１走査ライン分（ｎ個）ずつ生成する。この際、ソースドライバ部１２は、各走査パルスに同期して、その走査パルスの印加対象となった走査ラインに属する画素各々に対応した１走査ライン分（ｎ個）の駆動パルスを、夫々に対応するソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）に印加する。
【００２０】
図３は、ソースドライバ部１２の概略構成を示す図である。
【００２１】
図３に示すように、ソースドライバ部１２は、第１ラッチ群６０６１〜６０６(n/6)、シフトレジスタ６０７、第２ラッチ群６０８１〜６０８(n/6)、時間差付加部６０９、遅延素子６０９１〜６０９(n/6)-1、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)、タイマ６１０及び出力ゲート部８０１１〜８０１(n/6)から構成される。
【００２２】
図４は、図３に示される構成中から、第１ラッチ群６０６１、第２ラッチ群６０８１、画素駆動電位生成部ＧＰ１及び出力ゲート部８０１１を抜粋して、各モジュールの内部構成を示す図である。
【００２３】
シフトレジスタ６０７は、駆動制御部１０が１走査ライン分の駆動動作を開始させる度に送出する図２に示す如きＳＴＡＲＴ信号を、クロック信号ＣＬＫ１に応じて後段にシフトして行くフリップフロップＦＦ１〜ＦＦ(n/6)から構成される。この際、フリップフロップＦＦ１〜ＦＦ(n/6)各々の出力信号が、図２に示す如き第１ロード信号Ｌ１１〜Ｌ１(n/6)として、対応する第１ラッチ群６０６１〜６０６(n/6)に夫々供給される。
【００２４】
第１ラッチ群６０６１〜６０６(n/6)は夫々が同一の内部構成、すなわち図４に示す如きラッチ１０３〜１０８から構成されるものである。ラッチ１０３〜１０８は、画素データ系列ＰＲ１、ＰＧ１、ＰＢ１、ＰＲ２、ＰＧ２及びＰＢ２各々中の画素データＰＤを、シフトレジスタ６０７から供給された第１ロード信号Ｌ１に応じて夫々取り込んで記憶し、これらを第２ラッチ群６０８に送出する。
【００２５】
例えば第１ラッチ群６０６１のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１１に応じて夫々、図２に示す如き、
画素データ系列ＰＲ１中における第１番目の画素データＰＤＲ１、
画素データ系列ＰＧ１中における第１番目の画素データＰＤＧ１、
画素データ系列ＰＢ１中における第１番目の画素データＰＤＢ１、
画素データ系列ＰＲ２中における第１番目の画素データＰＤＲ２、
画素データ系列ＰＧ２中における第１番目の画素データＰＤＧ２、
画素データ系列ＰＢ２中における第１番目の画素データＰＤＢ２
を取り込んで記憶し、これらを第２ラッチ群６０８１に送出する。
【００２６】
又、例えば第１ラッチ群６０６２のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１２に応じて夫々、図２に示す如き、
画素データ系列ＰＲ１中における第２番目の画素データＰＤＲ３、
画素データ系列ＰＧ１中における第２番目の画素データＰＤＧ３、
画素データ系列ＰＢ１中における第２番目の画素データＰＤＢ３、
画素データ系列ＰＲ２中における第２番目の画素データＰＤＲ４、
画素データ系列ＰＧ２中における第２番目の画素データＰＤＧ４、
画素データ系列ＰＢ２中における第２番目の画素データＰＤＢ４
を取り込んで記憶し、これらを第２ラッチ群６０８２に送出する。
【００２７】
又、例えば第１ラッチ群６０６３のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１３に応じて夫々、図２に示す如き、
画素データ系列ＰＲ１中における第３番目の画素データＰＤＲ５、
画素データ系列ＰＧ１中における第３番目の画素データＰＤＧ５、
画素データ系列ＰＢ１中における第３番目の画素データＰＤＢ５、
画素データ系列ＰＲ２中における第３番目の画素データＰＤＲ６、
画素データ系列ＰＧ２中における第３番目の画素データＰＤＧ６、
画素データ系列ＰＢ２中における第３番目の画素データＰＤＢ６
を取り込んで記憶し、これらを第２ラッチ群６０８３に送出する。
【００２８】
引き続き、図２に示す第１ロード信号Ｌ１４〜Ｌ１(n/6)に応じて、順次、第１ラッチ群６０６４〜６０６(n/6)各々に画素データＰＤが取り込まれると、すなわち、１走査ライン分の画素データＰＤが第１ラッチ群６０６１〜６０６(n/6)に取り込まれると、駆動制御部１０は、図２に示す如きロード信号ＬＯＡＤを時間差付加部６０９に供給する。
【００２９】
時間差付加部６０９は、図２に示すように、上記ロード信号ＬＯＡＤをそのまま第２ロード信号Ｌ２１として第２ラッチ群６０８１に供給すると共に、かかるロード信号ＬＯＡＤを、夫々異なる時間差をもって出力したものを第２ロード信号Ｌ２２〜Ｌ２(n/6)として夫々第２ラッチ群６０８２〜６０８(n/6)に供給する。例えば、時間差付加部６０９は、図５に示す如く、夫々が２つのインバータ素子を直列接続してなるバッファＢ１〜Ｂ(n/6)-1から構成される。バッファＢ１〜Ｂ(n/6)-11各々の出力が、夫々上記第２ロード信号Ｌ２２〜Ｌ２(n/6)となる。この際、バッファＢ１〜Ｂ(n/6)-1の各々は、入力信号を、インバータ素子２個分の遅延時間ＤＬの経過後に出力するという、いわゆる遅延素子として機能する。これにより、第２ロード信号Ｌ２２は第２ロード信号Ｌ２１よりもＤＬ分だけ遅れて出力され、第２ロード信号Ｌ２３はかかる第２ロード信号Ｌ２１よりも２・ＤＬ分だけ遅れて出力され、第２ロード信号Ｌ２(n/6)は、この第２ロード信号Ｌ２１よりも［(n/6)−１]・ＤＬだけ遅れて出力されることになる。
【００３０】
第２ラッチ群６０８１〜６０８(n/6)は夫々が同一の内部構成、すなわち図４に示す如きラッチ１０９〜１１４から構成されるものである。ラッチ１０９〜１１４は、第２ロード信号Ｌ２に応じて、前段の第１ラッチ群６０６のラッチ１０３〜１０８各々から供給された画素データＰＤを夫々取り込んで記憶し、これらを画素駆動電位生成部ＧＰに送出する。
【００３１】
例えば第２ラッチ群６０８１のラッチ１０９〜１１４は、図２に示す如き第２ロード信号Ｌ２１に応じて、第１ラッチ群６０６１のラッチ１０３〜１０８各々から供給された画素データＰＤの各々をロード信号ＬＯＡＤと同一タイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ１に送出する。
【００３２】
又、第２ラッチ群６０８２のラッチ１０９〜１１４は、図２に示す如き第２ロード信号Ｌ２２に応じて、第１ラッチ群６０６２のラッチ１０３〜１０８各々から供給された画素データＰＤの各々を、上記第２ロード信号Ｌ２１よりも遅延時間ＤＬ分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ２に送出する。
【００３３】
又、第２ラッチ群６０８３のラッチ１０９〜１１４は、図２に示す如き第２ロード信号Ｌ２３に応じて、第１ラッチ群６０６３のラッチ１０３〜１０８各々から供給された画素データＰＤの各々を、上記第２ロード信号Ｌ２１よりも２・ＤＬ分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ３に送出する。
【００３４】
引き続き、図２に示す第２ロード信号Ｌ２４〜Ｌ２(n/6)に応じて、順次、第２ラッチ群６０８４〜６０８(n/6)各々に画素データＰＤが取り込まれる。
【００３５】
このように、第２ラッチ群６０８１〜６０８(n/6)は、第１ラッチ群６０６１〜６０６(n/6)において１走査ライン分の画素データＰＤの全てが取り込まれる度に、この１走査ライン分の画素データＰＤの各々を、６個毎に夫々所定の時間差（ＤＬ）をもって順次取り込んで出力するようにしている。つまり、第２ラッチ群６０８１〜６０８(n/6)各々による画素データＰＤの実際の取り込みタイミングは、時間差付加部６０９によって夫々強制的にずらされているのである。これにより、第２ラッチ群６０８１〜６０８(n/6)において、前回取り込んだ１走査ライン分のデータに対して多数のビット反転が生じる場合にも、瞬間的に大電流が流れ込むことはないので、ＥＭＩの発生が抑制される。
【００３６】
画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)は夫々が同一の内部構成、すなわち図４に示す如きスイッチ１０２１〜１０２３、正電位セレクタ１１５、１１７、１１９、負電位セレクタ１１６、１１８、１２０、スイッチ１０１１〜１０１３、奇数列アンプ１２１、１２３、１２５、偶数列アンプ１２２、１２４、１２６を含むものである。
【００３７】
スイッチ１０２１（１０２２、１０２３）は、駆動制御部１０から供給された極性反転信号ＰＯＬに応じて、第２ラッチ群６０８のラッチ１０９（１１１、１１３）及びラッチ１１０（１１２、１１４）から供給された画素データＰＤ各々を、正電位セレクタ１１５（１１７、１１９）及び負電位セレクタ１１６（１１８、１２０）の内の一方と他方に夫々供給する。例えば、スイッチ１０２１は、極性反転信号ＰＯＬが論理レベル１である場合には、第２ラッチ群６０８のラッチ１０９から供給された画素データＰＤを正電位セレクタ１１５に供給すると共に、第２ラッチ群６０８のラッチ１１０から供給された画素データＰＤを負電位セレクタ１１６に供給する。一方、極性反転信号ＰＯＬが論理レベル０である場合には、スイッチ１０２１は、第２ラッチ群６０８のラッチ１０９から供給された画素データＰＤを負電位セレクタ１１６に供給すると共に、第２ラッチ群６０８のラッチ１１０から供給された画素データＰＤを正電位セレクタ１１５に供給する。
【００３８】
正電位セレクタ１１５（１１７、１１９）は、上記基準電位ＶＣＯＭよりも高い基準電位ＶＲＥＦＨ及び基準電位ＶＣＯＭよりも低い基準電位ＶＲＥＦＬにて分圧された各種電位の内で基準電位ＶＣＯＭよりも高い電位各々の内から、上記スイッチ１０２１（１０２２、１０２３）から供給された画素データＰＤにて示される輝度レベルに対応した電位を選択する。そして、正電位セレクタ１１５（１１７、１１９）は、この選択した電位を正極性輝度電位ＰＶとしてスイッチ１０１１（１０１２、１０１３）に供給する。
【００３９】
負電位セレクタ１１６（１１８、１２０）は、上記基準電位ＶＲＥＦＨ及びＶＲＥＦＬにて分圧された各種電位の内で基準電位ＶＣＯＭよりも低い電位各々の内から、上記スイッチ１０２１（１０２２、１０２３）から供給された画素データＰＤにて示される輝度レベルに対応した電位を選択する。そして、負電位セレクタ１１６（１１８、１２０）は、この選択した電位を負極性輝度電位ＮＶとしてスイッチ１０１１（１０１２、１０１３）に供給する。
【００４０】
スイッチ１０１１（１０１２、１０１３）は、駆動制御部１０から供給された極性反転信号ＰＯＬに応じて、上記負極性輝度電位ＮＶ及び正極性輝度電位ＰＶ各々を、奇数列アンプ（１２１、１２３、１２５）及び偶数列アンプ（１２２、１２４、１２６）の内の一方と他方に夫々供給する。例えば、スイッチ１０１１は、極性反転信号ＰＯＬが論理レベル１である場合には、正電位セレクタ１１５から供給された正極性輝度電位ＰＶを奇数列アンプ１２１に供給すると共に、負電位セレクタ１１６から供給された負極性輝度電位ＮＶを偶数列アンプ１２２に供給する。一方、極性反転信号ＰＯＬが論理レベル０である場合には、スイッチ１０１１は、正電位セレクタ１１５から供給された正極性輝度電位ＰＶを偶数列アンプ１２２に供給すると共に、負電位セレクタ１１６から供給された負極性輝度電位ＮＶを奇数列アンプ１２１に供給する。
【００４１】
奇数列アンプ１２１（１２３、１２５）及び偶数列アンプ１２２（１２４、１２６）は、夫々に供給された負極性輝度電位ＮＶ又は正極性輝度電位ＰＶを表示パネル２０の液晶層を駆動し得る電位に増幅し、これを各画素に対応した画素駆動電位として、出力ゲート部（８０１１〜８０１(n/6)）のスイッチング素子（１３１〜１３６）に供給する。
【００４２】
このように、画素駆動電位生成部ＧＰでは、入力映像信号に基づく各画素毎の輝度レベルをその輝度レベルに対応した負極性輝度電位ＮＶ又は正極性輝度電位ＰＶに変換し、これを表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）を介して各画素に印加すべき画素駆動電位として生成する。この際、画素駆動電位生成部ＧＰにおいては、互いに隣接する画素各々の内の一方に対応した画素駆動電位を負極性輝度電位ＮＶとした場合、他方の画素に対応した画素駆動電位を正極性輝度電位ＰＶとしている。例えば、極性反転信号ＰＯＬが論理レベル１である場合、第２ラッチ群６０８のラッチ１０９から送出された画素データＰＤはスイッチ１０２１を介して正電位セレクタ１１５に供給され、この正電位セレクタ１１５にて得られた正極性輝度電位ＰＶがスイッチ１０１１を介してアンプ１２１に送出される。又、極性反転信号ＰＯＬが論理レベル１である場合、第２ラッチ群６０８のラッチ１１０から送出された画素データＰＤはスイッチ１０２１を介して負電位セレクタ１１６に供給され、この負電位セレクタ１１６にて得られた負極性輝度電位ＮＶがスイッチ１０１１を介してアンプ１２２に送出される。すなわち、この際、アンプ１２１からは正極性輝度電位ＰＶ、このアンプ１２１に対応した画素の隣接画素に対応したアンプ１２２からは負極性輝度電位ＮＶに対応した画素駆動電位が夫々送出されるのである。一方、極性反転信号ＰＯＬが論理レベル０である場合、第２ラッチ群６０８のラッチ１０９から送出された画素データＰＤはスイッチ１０２１を介して負電位セレクタ１１６に供給され、この負電位セレクタ１１６にて得られた負極性輝度電位ＮＶがスイッチ１０１１を介してアンプ１２１に送出される。又、極性反転信号ＰＯＬが論理レベル０である場合、第２ラッチ群６０８のラッチ１１０から送出された画素データＰＤはスイッチ１０２１を介して正電位セレクタ１１５に供給され、この正電位セレクタ１１５にて得られた正極性輝度電位ＰＶがスイッチ１０１１を介してアンプ１２２に送出される。すなわち、この際、アンプ１２１からは負極性輝度電位ＮＶ、アンプ１２２からは正極性輝度電位ＰＶに対応した画素駆動電位が夫々送出されるのである。ここで、表示パネル２０の液晶層を挟む電極各々の内の一方の電極に上記画素駆動電位を印加する際には、他方の電極には負極性輝度電位ＮＶよりも高く且つ正極性輝度電位ＰＶよりも低い基準電位ＶＣＯＭが固定印加されている。よって、画素駆動電位として正極性輝度電位ＰＶが印加される場合には表示パネル２０の液晶層には正極性の駆動電圧が印加されることになる一方、画素駆動電位として負極性輝度電位ＮＶが印加される場合には表示パネル２０の液晶層には負極性の駆動電圧が印加されることになる。
【００４３】
すなわち、画素駆動電位生成部ＧＰでは、表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）を介して各画素に印加すべき画素駆動電位を生成するにあたり、隣接する画素毎にその極性を反転させると共に、その反転状態を極性反転信号ＰＯＬに応じて変更できるようにしている。
【００４４】
画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)各々によって生成された、１走査ライン分の画素各々に対応した画素駆動電位の各々は、出力ゲート部８０１１〜８０１(n/6)各々のスイッチング素子１３１〜１３６に夫々供給される。
【００４５】
タイマ６１０は、図２に示す如き、上記ロード信号ＬＯＡＤの立ち上がり時点から所定期間ＴＰＴの間に亘り論理レベル１、その他の期間は論理レベル０となる出力スイッチ信号ＳＷＯＦＦを生成し、これを出力ゲート部８０１１〜８０１(n/6)各々のスイッチング素子１３１〜１３６に供給する。
【００４６】
出力ゲート部８０１１〜８０１(n/6)各々のスイッチング素子１３１〜１３６の各々は、図２に示す如き出力スイッチ信号ＳＷＯＦＦが論理レベル０の状態にある期間中だけオン状態となり、画素駆動電位生成部ＧＰによって生成された画素駆動電位の各々を、表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）に送出する。一方、出力スイッチ信号ＳＷＯＦＦが論理レベル１の状態にある期間、つまり上記ロード信号ＬＯＡＤが論理レベル０から論理レベル１に遷移した時点から所定期間ＴＰＴが経過するまでの間は、スイッチング素子１３１〜１３６各々はオフ状態となり、表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）をハイインピーダンス状態にする。尚、所定期間ＴＰＴは、ロード信号ＬＯＡＤに対応した第２ロード信号Ｌ２１が第２ラッチ群６０８１に供給開始されてから、第２ロード信号Ｌ２(n/6)が第２ラッチ群６０８(n/6)に供給開始されるまでの期間、つまり［(n/6)−１]・ＤＬよりも長い時間である。すなわち、所定期間ＴＰＴは、ロード信号ＬＯＡＤが供給開始された時点（論理レベル０から論理レベル１へ遷移した時点）から１走査ライン分の画素データＰＤの全てが第２ラッチ群（６０８１〜６０８(n/6)）に取り込まれるまでに費やされる時間よりも長い時間である。
【００４７】
ここで、第２ロード信号Ｌ２１〜Ｌ２(n/6)によれば、第２ラッチ群６０８１〜６０８(n/6)各々は、夫々異なる時間差をもって画素データＰＤを取り込むことになる。よって、その時間差の分だけ画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)各々から出力される画素駆動電位各々の出力タイミングにもずれが生じることになる。従って、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)各々から出力された画素駆動電位をそのまま液晶表示パネルの如き容量性の表示パネル２０に印加すると、上記出力タイミングのずれに伴い各画素毎の充電電荷量が不均一となり、画質劣化を招く虞が生じる。
【００４８】
そこで、図３及び図４に示すソースドライバ部１２では、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)各々から全ての画素駆動電位が出力されてから、出力ゲート部８０１１〜８０１(n/6)各々を一斉にオン状態に設定することにより、これら画素駆動電位各々を表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）各々に同時印加するようにしている。
【００４９】
よって、ソースドライバ部１２によれば、ＥＭＩ発生の要因となる瞬間的な大電流を抑制すべく、第２ラッチ群６０８１〜６０８(n/6)各々の画素データ取り込みタイミングを強制的に異ならせても、１走査ライン分の画素駆動電位各々の印加による各画素毎の充電電荷量が均一となるので、上記の如き画質劣化は生じない。すなわち、画質劣化を生じさせることなく、ＥＭＩの発生を抑制させることが可能となるのである。
【実施例２】
【００５０】
図６は、本発明による駆動装置としてのソースドライバを備えた液晶表示装置の概略構成を示す図である。
【００５１】
尚、図６に示す構成では、図３に示されるタイマ６１０の代わりに図７に示す如き内部構成を有する出力遅延制御部６１１を採用した点を除く他の構成は、図３に示されるものと同一である。
【００５２】
よって、以下に出力遅延制御部６１１による出力スイッチ信号ＳＷＯＦＦの生成動作について説明する。
【００５３】
出力遅延制御部６１１は、図７に示す如きインバータＩＶ１、ＩＶ２、及びナンドゲートＮＧ１及びＮＧ２からなるＲＳフリップフロップと、ＲＳフリップフロップの反転出力端子Ｑの論理レベルを反転させたものを上記出力スイッチ信号ＳＷＯＦＦとして送出するインバータＩＶ３と、から構成される。かかるＲＳフリップフロップのＳ端子には上記の如きロード信号ＬＯＡＤが供給され、そのＲ端子には、ロード信号ＬＯＡＤを［(n/6)−１]・ＤＬだけ遅延させた第２ロード信号Ｌ２(n/6)が供給される。
【００５４】
よって、かかる構成により、出力遅延制御部６１１は、図８に示す如く、ロード信号ＬＯＡＤの立ち上がり時点から第２ロード信号Ｌ２(n/6)の立ち上がり時点までの間だけ論理レベル１、その他の期間は論理レベル０となる出力スイッチ信号ＳＷＯＦＦを生成し、これを出力ゲート部８０１１〜８０１(n/6)各々のスイッチング素子１３１〜１３６に供給する。
【００５５】
従って、図３に示される構成と同様に、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)各々から全ての画素駆動電位が出力された直後に、出力ゲート部８０１１〜８０１(n/6)が一斉にオン状態になるので、１走査ライン分の画素駆動電位各々が表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）に同時印加されることになる。よって、瞬間的に流れ込む大電流を抑制すべく、上述したように第２ラッチ群６０８１〜６０８(n/6)各々の画素データ取り込みタイミングを強制的に異ならせても、１走査ライン分の画素駆動電位各々の印加による各画素毎の充電電荷量を均一にすることができる。すなわち、画質劣化を生じさせることなく、ＥＭＩの発生を抑制させることが可能となるのである。
【００５６】
尚、上記実施例１及び２では、第１ラッチ群（６０６１〜６０６(n/6)）が、入力映像信号に基づく各画素毎の画素データＰＤを６個ずつ順次、取り込むような構成となっているが、第１ラッチ群において画素データＰＤを同時に取り込む数は６個に限定されるものではない。
【００５７】
例えば、第１ラッチ群において８ビットの画素データＰＤをＫ個（Ｋは２以上の整数）ずつ取り込ませる場合には、夫々がＫ個の８ビットラッチからなる第１ラッチ群６０６１〜６０６(n/K)、及びクロック信号ＣＬＫ１に応じてＳＴＡＲＴ信号を後段にシフトして行く(n/K)段のフリップフロップＦＦ１〜ＦＦ(n/K)を備えたシフトレジスタ６０７を採用する。この際、フリップフロップＦＦ１〜ＦＦ(n/K)各々の出力信号が、第１ロード信号Ｌ１１〜Ｌ１(n/K)として上記第１ラッチ群６０６１〜６０６(n/K)に夫々供給される。更に、かかる構成を採用する場合、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤの各々をＫ個の画素データ系列に分割したものを、夫々第１ラッチ群６０６１〜６０６(n/K)に供給する。
【００５８】
又、上記実施例１及び２では、第２ラッチ群（６０８１〜６０８(n/6)）にて、第１ラッチ群（６０６１〜６０６(n/6)）から供給された１走査ライン分の画素データＰＤ各々を取り込むにあたり、画素データＰＤの６個毎に順次、所定時間（ＤＬ）の遅延をもって取り込ませるようにしているが、その個数は６個に限定されるものではない。要するに、第２ラッチ群（６０８１〜６０８(n/6)）に対して、画素データＰＤのＱ個毎（Ｑは、２以上の整数）に順次、所定時間（ＤＬ）の遅延をもって取り込ませるようにするのである。
【００５９】
又、上記実施例１及び２では、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)から出力された１走査ライン分の各画素に対応した画素駆動電位各々を表示パルス２０に印加する際の出力タイミングを揃えるべく、出力ゲート部８０１１〜８０１(n/6)を設けるようにしている。しかしながら、これら出力ゲート部８０１１〜８０１(n/6)を設ける代わりに、かかる出力ゲート部８０１の機能を、図４に示すスイッチ１０２１〜１０２３、又はスイッチ１０１１〜１０１３に持たせるようにしても良い。例えば、スイッチ１０２１〜１０２３（スイッチ１０１１〜１０１３）に対して、上記極性反転信号ＰＯＬと共に出力スイッチ信号ＳＷＯＦＦを供給する構成を採用する。この際、スイッチ１０２１〜１０２３（スイッチ１０１１〜１０１３）としては、図２又は図８の如き出力スイッチ信号ＳＷＯＦＦが論理レベル１である間は、その出力をオープン状態にするものを採用する。
【図面の簡単な説明】
【００６０】
【図１】本発明による駆動装置を備えた液晶表示装置の概略構成を示す図である。
【図２】第１の実施例による駆動装置の動作例を示す図である。
【図３】第１の実施例による駆動装置としてのソースドライバ部１２の構成を示す図である。
【図４】図３に示される構成中から、第１ラッチ群６０６１、第２ラッチ群６０８１、画素駆動電位生成部ＧＰ１及び出力ゲート部８０１１を抜粋して、各モジュールの内部構成を詳細に示す図である。
【図５】図３に示される時間差付加部６０９の内部構成の一例を示す図である。
【図６】第２の実施例による駆動装置としてのソースドライバ部１２の構成を示す図である。
【図７】図６に示される出力遅延制御部６１１の内部構成の一例を示す図である。
【図８】第２の実施例による駆動装置の動作例を示す図である。
【符号の簡単な説明】
【００６１】
１０ 駆動制御部
１２ ソースドライバ部
２０ 表示パネル
6061〜606(n/6) 第１ラッチ群
6081〜608(n/6) 第２ラッチ群
609 時間差付加部
610 タイマ
611 出力遅延制御部
8011〜801(n/6) 出力ゲート部
【技術分野】
【０００１】
本発明は、入力映像信号に基づく画像を表示させるべく表示パネルを駆動する駆動装置に関する。
【背景技術】
【０００２】
表示パネルとしての例えばアクティブマトリクス型液晶表示パネルには、２次元画面の水平方向に伸張するｍ個（ｍ：２以上の整数）の走査ラインと、２次元画面の垂直方向に伸張するｎ個（ｎ：２以上の整数）のソースラインの複数とが交叉するように配置されている。上記ソースラインと走査ラインとの交叉部には、画素を担う電極と共に、当該電極にソースライン上の電圧を印加するトランジスタが形成されている。すなわち、１走査ライン上には、夫々が画素を担うｎ個のトランジスタが形成されている。
【０００３】
更に、かかる液晶表示パネルには、入力映像信号によって表される各画素毎の輝度レベルに対応した画像信号を１走査ライン分（ｎ個）ずつ生成し、夫々をソースライン各々に印加するソースドライバが搭載されている（例えば、特許文献１参照）。かかるソースドライバには、入力映像信号に基づく１走査ライン分の輝度値（ｎ個）を夫々表す画像データを保持しておく為のラッチが２段分搭載されている（例えば、特許文献１図１の第１ラッチ部１１０及び第２ラッチ部１２０参照）。この際、第１ラッチ部１１０は、入力画像データを順次取り込み、１走査ライン分の取り込みが終了する度にこれらを第２ラッチ部１２０に送出する。第２ラッチ部１２０は、かかる１走査ライン分の画像データを同時に取り込み、これらを、アナログの電圧値を有するｎ個の画像信号Ｙ１〜Ｙｎに変換するデコーダ部１６０に送出する。
【０００４】
ここで、第２ラッチ部１２０において１走査ライン分の画像データを同時に取り込むにあたり、前回取り込んだ１走査ライン分のデータに対して多数のビット反転が生じる場合には、瞬間的に大電流が流れ込むことになる。この際、かかる瞬間的な大電流の影響により、電源ラインや各種信号ラインにスパイク状のノイズが発生し、ＥＭＩ（electro magnetic interference）が生じる虞があった。
【特許文献１】特開２００５−３３８４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、表示画質を劣化させることなく、大電流の流れ込みに伴うＥＭＩを抑制させることが可能な表示パネルの駆動装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明の第１の特徴による表示パネルの駆動装置は、画素を担う表示セルの複数が形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、前記入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部と、ロード信号に応じて前記第１ラッチ部に保持されている前記画素データ片の各々をＱ個毎（Ｑは、２以上の整数）に順次、所定時間差をもって取り込んで出力する第２ラッチ部と、前記第２ラッチ部から出力された前記画素データ片の各々に基づき前記表示セル各々を駆動させるべき駆動電位を夫々生成する駆動電位生成部と、前記ロード信号の供給時点から所定期間の経過後に前記駆動電位生成部にて生成された前記駆動電位各々を同時に前記表示パネルの前記表示セル各々に印加する出力ゲート部と、を有する。
【０００７】
本発明の第２の特徴による表示パネルの駆動装置は、画素を担う表示セルの複数が形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、前記入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部と、ロード信号に応じて当該ロード信号を夫々異なる遅延時間にて遅延させた遅延ロード信号を夫々生成する時間差付加部と、前記遅延ロード信号各々及び前記ロード信号に応じて、前記第１ラッチ部に保持されている前記画素データ片の各々をＱ個毎（Ｑは、２以上の整数）に順次取り込んで出力する第２ラッチ部と、前記第２ラッチ部から出力された前記画素データ片の各々に基づき前記表示セル各々を駆動させるべき駆動電位を夫々生成する駆動電位生成部と、前記ロード信号に応じてオン状態からオフ状態に遷移し、前記遅延ロード信号各々の内で最も遅延時間の長い遅延ロード信号に応じて前記オフ状態から前記オン状態に遷移させるべき出力スイッチ信号を生成する出力遅延制御部と、前記出力スイッチ信号が前記オン状態を示す期間だけ前記駆動電位生成部にて生成された前記駆動電位各々を前記表示パネルの前記表示セル各々に印加する出力ゲート部と、を有する。
【発明の効果】
【０００８】
本発明によれば、第２ラッチ部が、第１ラッチ部に保持されている画素データ片の各々をロード信号に応じてＱ個毎に順次、所定時間差をもって取り込んで出力するようにしているので、多数のデータビットが同時にビット反転することはないので、瞬間的な大電流の流れ込みに伴うＥＭＩを抑制させることが可能となる。更に、第２ラッチ部から出力された画素データ片各々に対応した表示セル駆動用の駆動電位を、上記ロード信号の供給時点から所定期間が経過した後に一斉に表示パネルの表示セル各々に印加するようにしている。これにより、上述したように、第２ラッチ部での各画素データ片に対する取り込みタイミングを強制的に異ならせても、この第２ラッチ部から出力された画素データ片に対応した駆動電位の各々を同時に表示パネルの表示セル各々に印加することが可能となる。よって、表示セル各々に対する駆動電位の印加タイミングがずれることに起因する画質劣化が防止される。
【発明を実施するための最良の形態】
【０００９】
入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部に保持されている画素データ片の各々を、第２ラッチ部が、ロード信号に応じてＱ個毎に順次、所定時間差をもって取り込んで出力する。この際、第２ラッチ部から出力された画素データ片各々に対応した表示セル駆動用の駆動電位を、上記ロード信号の供給時点から所定期間が経過した後に一斉に表示パネルの表示セル各々に印加する。
【実施例１】
【００１０】
図１は、本発明による駆動装置としてのソースドライバを備えた液晶表示装置の概略構成を示す図である。
【００１１】
図１に示すように、かかる液晶表示装置は、駆動制御部１０、走査ドライバ部１１、ソースドライバ部１２、及びカラーＴＦＴ（thin film transistors）液晶パネルとしての表示パネル２０から構成される。
【００１２】
表示パネル２０には、液晶層（図示せぬ）を駆動すべく、夫々が２次元画面の水平方向に伸張するｍ個の走査ラインＳ１〜Ｓｍと、夫々が２次元画面の垂直方向に伸張するｎ個のソースライン（赤色ソースラインＲ１〜Ｒn/3、緑色ソースラインＧ１〜Ｇn/3、青色ソースラインＢ１〜Ｂn/3）とが形成されている。更に、走査ライン及びソースラインの各交叉部の領域（破線にて囲まれた領域）には、１画素（赤色画素、緑色画素、又は青色画素）を担う表示セルが形成されている。各表示セルには、走査ラインを介して上記走査ドライバ部１１から供給された走査パルスに応じてオン状態になるトランジスタ（図示せぬ）が含まれている。かかるトランジスタは、そのオン状態時において、ソースラインを介して上記ソースドライバ部１２から供給された画素駆動電位を、液晶層を挟む電極各々（図示せぬ）の内の一方の電極に印加する。尚、液晶層を挟む電極各々の内の他方の電極には所定の基準電位ＶＣＯＭが固定印加されている。各表示セルは、上記画素駆動電位及び基準電位ＶＣＯＭによる電圧に対応した輝度表示を行う。
【００１３】
駆動制御部１０は、入力映像信号に基づき、各フレーム毎の駆動タイミングを表すフレーム同期信号、及び各種駆動制御信号（後述する）を生成し、これらを走査ドライバ部１１及びソースドライバ部１２に供給する。更に、駆動制御部１０は、入力映像信号に基づき、各画素毎の輝度レベルを例えば夫々８ビットにて表す画素データＰＤを順次生成し、これを６個ずつ、ソースドライバ部１２に供給する。
【００１４】
すなわち、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、赤色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＲ１、偶数番目に配列されているものを画素データ系列ＰＲ２としてソースドライバ部１２に供給する。又、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、緑色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＧ１、偶数番目に配列されているものを画素データ系列ＰＧ２としてソースドライバ部１２に供給する。更に、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤ各々の内で、青色を担う画素データＰＤによる系列中の奇数番目に配列されているものを画素データ系列ＰＢ１、偶数番目に配列されているものを画素データ系列ＰＢ２としてソースドライバ部１２に供給する。
【００１５】
例えば、駆動制御部１０は、図２に示すように、クロック信号ＣＬＫ１における最初のクロックパルスに応じて、
画素データ系列ＰＲ１中における第１番目の画素データＰＤとしてＰＤＲ１、
画素データ系列ＰＧ１中における第１番目の画素データＰＤとしてＰＤＧ１、
画素データ系列ＰＢ１中における第１番目の画素データＰＤとしてＰＤＢ１、
画素データ系列ＰＲ２中における第１番目の画素データＰＤとしてＰＤＲ２、
画素データ系列ＰＧ２中における第１番目の画素データＰＤとしてＰＤＧ２、
画素データ系列ＰＢ２中における第１番目の画素データＰＤとしてＰＤＢ２
を夫々同時にソースドライバ部１２に供給する。
【００１６】
次に、クロック信号ＣＬＫ１における第２番目のクロックパルスに応じて、駆動制御部１０は、
画素データ系列ＰＲ１中における第２番目の画素データＰＤとしてＰＤＲ３、
画素データ系列ＰＧ１中における第２番目の画素データＰＤとしてＰＤＧ３、
画素データ系列ＰＢ１中における第２番目の画素データＰＤとしてＰＤＢ３、
画素データ系列ＰＲ２中における第２番目の画素データＰＤとしてＰＤＲ４、
画素データ系列ＰＧ２中における第２番目の画素データＰＤとしてＰＤＧ４、
画素データ系列ＰＢ２中における第２番目の画素データＰＤとしてＰＤＢ４
を夫々同時にソースドライバ部１２に供給する。
【００１７】
次に、クロック信号ＣＬＫ１における第３番目のクロックパルスに応じて、駆動制御部１０は、
画素データ系列ＰＲ１中における第３番目の画素データＰＤとしてＰＤＲ５、
画素データ系列ＰＧ１中における第３番目の画素データＰＤとしてＰＤＧ５、
画素データ系列ＰＢ１中における第３番目の画素データＰＤとしてＰＤＢ５、
画素データ系列ＰＲ２中における第３番目の画素データＰＤとしてＰＤＲ６、
画素データ系列ＰＧ２中における第３番目の画素データＰＤとしてＰＤＧ６、
画素データ系列ＰＢ２中における第３番目の画素データＰＤとしてＰＤＢ６
を夫々同時にソースドライバ部１２に供給する。
【００１８】
走査ドライバ部１１は、駆動制御部１０から供給されたフレーム同期信号に応じて、所定のピーク電圧を有する走査パルスを生成し、これを表示パネル２０の走査ラインＳ１〜Ｓｍ各々に順次、択一的に印加する。
【００１９】
ソースドライバ部１２は、駆動制御部１０から供給された６系統の画素データ系列、すなわち画素データ系列ＰＲ１、ＰＧ１、ＰＢ１、ＰＲ２、ＰＧ２及びＰＢ２各々による各画素毎の画素データＰＤを取り込み、その画素データＰＤによって示される輝度レベルに対応したピーク電位を有する駆動パルスを１走査ライン分（ｎ個）ずつ生成する。この際、ソースドライバ部１２は、各走査パルスに同期して、その走査パルスの印加対象となった走査ラインに属する画素各々に対応した１走査ライン分（ｎ個）の駆動パルスを、夫々に対応するソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）に印加する。
【００２０】
図３は、ソースドライバ部１２の概略構成を示す図である。
【００２１】
図３に示すように、ソースドライバ部１２は、第１ラッチ群６０６１〜６０６(n/6)、シフトレジスタ６０７、第２ラッチ群６０８１〜６０８(n/6)、時間差付加部６０９、遅延素子６０９１〜６０９(n/6)-1、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)、タイマ６１０及び出力ゲート部８０１１〜８０１(n/6)から構成される。
【００２２】
図４は、図３に示される構成中から、第１ラッチ群６０６１、第２ラッチ群６０８１、画素駆動電位生成部ＧＰ１及び出力ゲート部８０１１を抜粋して、各モジュールの内部構成を示す図である。
【００２３】
シフトレジスタ６０７は、駆動制御部１０が１走査ライン分の駆動動作を開始させる度に送出する図２に示す如きＳＴＡＲＴ信号を、クロック信号ＣＬＫ１に応じて後段にシフトして行くフリップフロップＦＦ１〜ＦＦ(n/6)から構成される。この際、フリップフロップＦＦ１〜ＦＦ(n/6)各々の出力信号が、図２に示す如き第１ロード信号Ｌ１１〜Ｌ１(n/6)として、対応する第１ラッチ群６０６１〜６０６(n/6)に夫々供給される。
【００２４】
第１ラッチ群６０６１〜６０６(n/6)は夫々が同一の内部構成、すなわち図４に示す如きラッチ１０３〜１０８から構成されるものである。ラッチ１０３〜１０８は、画素データ系列ＰＲ１、ＰＧ１、ＰＢ１、ＰＲ２、ＰＧ２及びＰＢ２各々中の画素データＰＤを、シフトレジスタ６０７から供給された第１ロード信号Ｌ１に応じて夫々取り込んで記憶し、これらを第２ラッチ群６０８に送出する。
【００２５】
例えば第１ラッチ群６０６１のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１１に応じて夫々、図２に示す如き、
画素データ系列ＰＲ１中における第１番目の画素データＰＤＲ１、
画素データ系列ＰＧ１中における第１番目の画素データＰＤＧ１、
画素データ系列ＰＢ１中における第１番目の画素データＰＤＢ１、
画素データ系列ＰＲ２中における第１番目の画素データＰＤＲ２、
画素データ系列ＰＧ２中における第１番目の画素データＰＤＧ２、
画素データ系列ＰＢ２中における第１番目の画素データＰＤＢ２
を取り込んで記憶し、これらを第２ラッチ群６０８１に送出する。
【００２６】
又、例えば第１ラッチ群６０６２のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１２に応じて夫々、図２に示す如き、
画素データ系列ＰＲ１中における第２番目の画素データＰＤＲ３、
画素データ系列ＰＧ１中における第２番目の画素データＰＤＧ３、
画素データ系列ＰＢ１中における第２番目の画素データＰＤＢ３、
画素データ系列ＰＲ２中における第２番目の画素データＰＤＲ４、
画素データ系列ＰＧ２中における第２番目の画素データＰＤＧ４、
画素データ系列ＰＢ２中における第２番目の画素データＰＤＢ４
を取り込んで記憶し、これらを第２ラッチ群６０８２に送出する。
【００２７】
又、例えば第１ラッチ群６０６３のラッチ１０３〜１０８は、図２に示す第１ロード信号Ｌ１３に応じて夫々、図２に示す如き、
画素データ系列ＰＲ１中における第３番目の画素データＰＤＲ５、
画素データ系列ＰＧ１中における第３番目の画素データＰＤＧ５、
画素データ系列ＰＢ１中における第３番目の画素データＰＤＢ５、
画素データ系列ＰＲ２中における第３番目の画素データＰＤＲ６、
画素データ系列ＰＧ２中における第３番目の画素データＰＤＧ６、
画素データ系列ＰＢ２中における第３番目の画素データＰＤＢ６
を取り込んで記憶し、これらを第２ラッチ群６０８３に送出する。
【００２８】
引き続き、図２に示す第１ロード信号Ｌ１４〜Ｌ１(n/6)に応じて、順次、第１ラッチ群６０６４〜６０６(n/6)各々に画素データＰＤが取り込まれると、すなわち、１走査ライン分の画素データＰＤが第１ラッチ群６０６１〜６０６(n/6)に取り込まれると、駆動制御部１０は、図２に示す如きロード信号ＬＯＡＤを時間差付加部６０９に供給する。
【００２９】
時間差付加部６０９は、図２に示すように、上記ロード信号ＬＯＡＤをそのまま第２ロード信号Ｌ２１として第２ラッチ群６０８１に供給すると共に、かかるロード信号ＬＯＡＤを、夫々異なる時間差をもって出力したものを第２ロード信号Ｌ２２〜Ｌ２(n/6)として夫々第２ラッチ群６０８２〜６０８(n/6)に供給する。例えば、時間差付加部６０９は、図５に示す如く、夫々が２つのインバータ素子を直列接続してなるバッファＢ１〜Ｂ(n/6)-1から構成される。バッファＢ１〜Ｂ(n/6)-11各々の出力が、夫々上記第２ロード信号Ｌ２２〜Ｌ２(n/6)となる。この際、バッファＢ１〜Ｂ(n/6)-1の各々は、入力信号を、インバータ素子２個分の遅延時間ＤＬの経過後に出力するという、いわゆる遅延素子として機能する。これにより、第２ロード信号Ｌ２２は第２ロード信号Ｌ２１よりもＤＬ分だけ遅れて出力され、第２ロード信号Ｌ２３はかかる第２ロード信号Ｌ２１よりも２・ＤＬ分だけ遅れて出力され、第２ロード信号Ｌ２(n/6)は、この第２ロード信号Ｌ２１よりも［(n/6)−１]・ＤＬだけ遅れて出力されることになる。
【００３０】
第２ラッチ群６０８１〜６０８(n/6)は夫々が同一の内部構成、すなわち図４に示す如きラッチ１０９〜１１４から構成されるものである。ラッチ１０９〜１１４は、第２ロード信号Ｌ２に応じて、前段の第１ラッチ群６０６のラッチ１０３〜１０８各々から供給された画素データＰＤを夫々取り込んで記憶し、これらを画素駆動電位生成部ＧＰに送出する。
【００３１】
例えば第２ラッチ群６０８１のラッチ１０９〜１１４は、図２に示す如き第２ロード信号Ｌ２１に応じて、第１ラッチ群６０６１のラッチ１０３〜１０８各々から供給された画素データＰＤの各々をロード信号ＬＯＡＤと同一タイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ１に送出する。
【００３２】
又、第２ラッチ群６０８２のラッチ１０９〜１１４は、図２に示す如き第２ロード信号Ｌ２２に応じて、第１ラッチ群６０６２のラッチ１０３〜１０８各々から供給された画素データＰＤの各々を、上記第２ロード信号Ｌ２１よりも遅延時間ＤＬ分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ２に送出する。
【００３３】
又、第２ラッチ群６０８３のラッチ１０９〜１１４は、図２に示す如き第２ロード信号Ｌ２３に応じて、第１ラッチ群６０６３のラッチ１０３〜１０８各々から供給された画素データＰＤの各々を、上記第２ロード信号Ｌ２１よりも２・ＤＬ分だけ遅れたタイミングで取り込んで記憶し、これらを画素駆動電位生成部ＧＰ３に送出する。
【００３４】
引き続き、図２に示す第２ロード信号Ｌ２４〜Ｌ２(n/6)に応じて、順次、第２ラッチ群６０８４〜６０８(n/6)各々に画素データＰＤが取り込まれる。
【００３５】
このように、第２ラッチ群６０８１〜６０８(n/6)は、第１ラッチ群６０６１〜６０６(n/6)において１走査ライン分の画素データＰＤの全てが取り込まれる度に、この１走査ライン分の画素データＰＤの各々を、６個毎に夫々所定の時間差（ＤＬ）をもって順次取り込んで出力するようにしている。つまり、第２ラッチ群６０８１〜６０８(n/6)各々による画素データＰＤの実際の取り込みタイミングは、時間差付加部６０９によって夫々強制的にずらされているのである。これにより、第２ラッチ群６０８１〜６０８(n/6)において、前回取り込んだ１走査ライン分のデータに対して多数のビット反転が生じる場合にも、瞬間的に大電流が流れ込むことはないので、ＥＭＩの発生が抑制される。
【００３６】
画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)は夫々が同一の内部構成、すなわち図４に示す如きスイッチ１０２１〜１０２３、正電位セレクタ１１５、１１７、１１９、負電位セレクタ１１６、１１８、１２０、スイッチ１０１１〜１０１３、奇数列アンプ１２１、１２３、１２５、偶数列アンプ１２２、１２４、１２６を含むものである。
【００３７】
スイッチ１０２１（１０２２、１０２３）は、駆動制御部１０から供給された極性反転信号ＰＯＬに応じて、第２ラッチ群６０８のラッチ１０９（１１１、１１３）及びラッチ１１０（１１２、１１４）から供給された画素データＰＤ各々を、正電位セレクタ１１５（１１７、１１９）及び負電位セレクタ１１６（１１８、１２０）の内の一方と他方に夫々供給する。例えば、スイッチ１０２１は、極性反転信号ＰＯＬが論理レベル１である場合には、第２ラッチ群６０８のラッチ１０９から供給された画素データＰＤを正電位セレクタ１１５に供給すると共に、第２ラッチ群６０８のラッチ１１０から供給された画素データＰＤを負電位セレクタ１１６に供給する。一方、極性反転信号ＰＯＬが論理レベル０である場合には、スイッチ１０２１は、第２ラッチ群６０８のラッチ１０９から供給された画素データＰＤを負電位セレクタ１１６に供給すると共に、第２ラッチ群６０８のラッチ１１０から供給された画素データＰＤを正電位セレクタ１１５に供給する。
【００３８】
正電位セレクタ１１５（１１７、１１９）は、上記基準電位ＶＣＯＭよりも高い基準電位ＶＲＥＦＨ及び基準電位ＶＣＯＭよりも低い基準電位ＶＲＥＦＬにて分圧された各種電位の内で基準電位ＶＣＯＭよりも高い電位各々の内から、上記スイッチ１０２１（１０２２、１０２３）から供給された画素データＰＤにて示される輝度レベルに対応した電位を選択する。そして、正電位セレクタ１１５（１１７、１１９）は、この選択した電位を正極性輝度電位ＰＶとしてスイッチ１０１１（１０１２、１０１３）に供給する。
【００３９】
負電位セレクタ１１６（１１８、１２０）は、上記基準電位ＶＲＥＦＨ及びＶＲＥＦＬにて分圧された各種電位の内で基準電位ＶＣＯＭよりも低い電位各々の内から、上記スイッチ１０２１（１０２２、１０２３）から供給された画素データＰＤにて示される輝度レベルに対応した電位を選択する。そして、負電位セレクタ１１６（１１８、１２０）は、この選択した電位を負極性輝度電位ＮＶとしてスイッチ１０１１（１０１２、１０１３）に供給する。
【００４０】
スイッチ１０１１（１０１２、１０１３）は、駆動制御部１０から供給された極性反転信号ＰＯＬに応じて、上記負極性輝度電位ＮＶ及び正極性輝度電位ＰＶ各々を、奇数列アンプ（１２１、１２３、１２５）及び偶数列アンプ（１２２、１２４、１２６）の内の一方と他方に夫々供給する。例えば、スイッチ１０１１は、極性反転信号ＰＯＬが論理レベル１である場合には、正電位セレクタ１１５から供給された正極性輝度電位ＰＶを奇数列アンプ１２１に供給すると共に、負電位セレクタ１１６から供給された負極性輝度電位ＮＶを偶数列アンプ１２２に供給する。一方、極性反転信号ＰＯＬが論理レベル０である場合には、スイッチ１０１１は、正電位セレクタ１１５から供給された正極性輝度電位ＰＶを偶数列アンプ１２２に供給すると共に、負電位セレクタ１１６から供給された負極性輝度電位ＮＶを奇数列アンプ１２１に供給する。
【００４１】
奇数列アンプ１２１（１２３、１２５）及び偶数列アンプ１２２（１２４、１２６）は、夫々に供給された負極性輝度電位ＮＶ又は正極性輝度電位ＰＶを表示パネル２０の液晶層を駆動し得る電位に増幅し、これを各画素に対応した画素駆動電位として、出力ゲート部（８０１１〜８０１(n/6)）のスイッチング素子（１３１〜１３６）に供給する。
【００４２】
このように、画素駆動電位生成部ＧＰでは、入力映像信号に基づく各画素毎の輝度レベルをその輝度レベルに対応した負極性輝度電位ＮＶ又は正極性輝度電位ＰＶに変換し、これを表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）を介して各画素に印加すべき画素駆動電位として生成する。この際、画素駆動電位生成部ＧＰにおいては、互いに隣接する画素各々の内の一方に対応した画素駆動電位を負極性輝度電位ＮＶとした場合、他方の画素に対応した画素駆動電位を正極性輝度電位ＰＶとしている。例えば、極性反転信号ＰＯＬが論理レベル１である場合、第２ラッチ群６０８のラッチ１０９から送出された画素データＰＤはスイッチ１０２１を介して正電位セレクタ１１５に供給され、この正電位セレクタ１１５にて得られた正極性輝度電位ＰＶがスイッチ１０１１を介してアンプ１２１に送出される。又、極性反転信号ＰＯＬが論理レベル１である場合、第２ラッチ群６０８のラッチ１１０から送出された画素データＰＤはスイッチ１０２１を介して負電位セレクタ１１６に供給され、この負電位セレクタ１１６にて得られた負極性輝度電位ＮＶがスイッチ１０１１を介してアンプ１２２に送出される。すなわち、この際、アンプ１２１からは正極性輝度電位ＰＶ、このアンプ１２１に対応した画素の隣接画素に対応したアンプ１２２からは負極性輝度電位ＮＶに対応した画素駆動電位が夫々送出されるのである。一方、極性反転信号ＰＯＬが論理レベル０である場合、第２ラッチ群６０８のラッチ１０９から送出された画素データＰＤはスイッチ１０２１を介して負電位セレクタ１１６に供給され、この負電位セレクタ１１６にて得られた負極性輝度電位ＮＶがスイッチ１０１１を介してアンプ１２１に送出される。又、極性反転信号ＰＯＬが論理レベル０である場合、第２ラッチ群６０８のラッチ１１０から送出された画素データＰＤはスイッチ１０２１を介して正電位セレクタ１１５に供給され、この正電位セレクタ１１５にて得られた正極性輝度電位ＰＶがスイッチ１０１１を介してアンプ１２２に送出される。すなわち、この際、アンプ１２１からは負極性輝度電位ＮＶ、アンプ１２２からは正極性輝度電位ＰＶに対応した画素駆動電位が夫々送出されるのである。ここで、表示パネル２０の液晶層を挟む電極各々の内の一方の電極に上記画素駆動電位を印加する際には、他方の電極には負極性輝度電位ＮＶよりも高く且つ正極性輝度電位ＰＶよりも低い基準電位ＶＣＯＭが固定印加されている。よって、画素駆動電位として正極性輝度電位ＰＶが印加される場合には表示パネル２０の液晶層には正極性の駆動電圧が印加されることになる一方、画素駆動電位として負極性輝度電位ＮＶが印加される場合には表示パネル２０の液晶層には負極性の駆動電圧が印加されることになる。
【００４３】
すなわち、画素駆動電位生成部ＧＰでは、表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）を介して各画素に印加すべき画素駆動電位を生成するにあたり、隣接する画素毎にその極性を反転させると共に、その反転状態を極性反転信号ＰＯＬに応じて変更できるようにしている。
【００４４】
画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)各々によって生成された、１走査ライン分の画素各々に対応した画素駆動電位の各々は、出力ゲート部８０１１〜８０１(n/6)各々のスイッチング素子１３１〜１３６に夫々供給される。
【００４５】
タイマ６１０は、図２に示す如き、上記ロード信号ＬＯＡＤの立ち上がり時点から所定期間ＴＰＴの間に亘り論理レベル１、その他の期間は論理レベル０となる出力スイッチ信号ＳＷＯＦＦを生成し、これを出力ゲート部８０１１〜８０１(n/6)各々のスイッチング素子１３１〜１３６に供給する。
【００４６】
出力ゲート部８０１１〜８０１(n/6)各々のスイッチング素子１３１〜１３６の各々は、図２に示す如き出力スイッチ信号ＳＷＯＦＦが論理レベル０の状態にある期間中だけオン状態となり、画素駆動電位生成部ＧＰによって生成された画素駆動電位の各々を、表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）に送出する。一方、出力スイッチ信号ＳＷＯＦＦが論理レベル１の状態にある期間、つまり上記ロード信号ＬＯＡＤが論理レベル０から論理レベル１に遷移した時点から所定期間ＴＰＴが経過するまでの間は、スイッチング素子１３１〜１３６各々はオフ状態となり、表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）をハイインピーダンス状態にする。尚、所定期間ＴＰＴは、ロード信号ＬＯＡＤに対応した第２ロード信号Ｌ２１が第２ラッチ群６０８１に供給開始されてから、第２ロード信号Ｌ２(n/6)が第２ラッチ群６０８(n/6)に供給開始されるまでの期間、つまり［(n/6)−１]・ＤＬよりも長い時間である。すなわち、所定期間ＴＰＴは、ロード信号ＬＯＡＤが供給開始された時点（論理レベル０から論理レベル１へ遷移した時点）から１走査ライン分の画素データＰＤの全てが第２ラッチ群（６０８１〜６０８(n/6)）に取り込まれるまでに費やされる時間よりも長い時間である。
【００４７】
ここで、第２ロード信号Ｌ２１〜Ｌ２(n/6)によれば、第２ラッチ群６０８１〜６０８(n/6)各々は、夫々異なる時間差をもって画素データＰＤを取り込むことになる。よって、その時間差の分だけ画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)各々から出力される画素駆動電位各々の出力タイミングにもずれが生じることになる。従って、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)各々から出力された画素駆動電位をそのまま液晶表示パネルの如き容量性の表示パネル２０に印加すると、上記出力タイミングのずれに伴い各画素毎の充電電荷量が不均一となり、画質劣化を招く虞が生じる。
【００４８】
そこで、図３及び図４に示すソースドライバ部１２では、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)各々から全ての画素駆動電位が出力されてから、出力ゲート部８０１１〜８０１(n/6)各々を一斉にオン状態に設定することにより、これら画素駆動電位各々を表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）各々に同時印加するようにしている。
【００４９】
よって、ソースドライバ部１２によれば、ＥＭＩ発生の要因となる瞬間的な大電流を抑制すべく、第２ラッチ群６０８１〜６０８(n/6)各々の画素データ取り込みタイミングを強制的に異ならせても、１走査ライン分の画素駆動電位各々の印加による各画素毎の充電電荷量が均一となるので、上記の如き画質劣化は生じない。すなわち、画質劣化を生じさせることなく、ＥＭＩの発生を抑制させることが可能となるのである。
【実施例２】
【００５０】
図６は、本発明による駆動装置としてのソースドライバを備えた液晶表示装置の概略構成を示す図である。
【００５１】
尚、図６に示す構成では、図３に示されるタイマ６１０の代わりに図７に示す如き内部構成を有する出力遅延制御部６１１を採用した点を除く他の構成は、図３に示されるものと同一である。
【００５２】
よって、以下に出力遅延制御部６１１による出力スイッチ信号ＳＷＯＦＦの生成動作について説明する。
【００５３】
出力遅延制御部６１１は、図７に示す如きインバータＩＶ１、ＩＶ２、及びナンドゲートＮＧ１及びＮＧ２からなるＲＳフリップフロップと、ＲＳフリップフロップの反転出力端子Ｑの論理レベルを反転させたものを上記出力スイッチ信号ＳＷＯＦＦとして送出するインバータＩＶ３と、から構成される。かかるＲＳフリップフロップのＳ端子には上記の如きロード信号ＬＯＡＤが供給され、そのＲ端子には、ロード信号ＬＯＡＤを［(n/6)−１]・ＤＬだけ遅延させた第２ロード信号Ｌ２(n/6)が供給される。
【００５４】
よって、かかる構成により、出力遅延制御部６１１は、図８に示す如く、ロード信号ＬＯＡＤの立ち上がり時点から第２ロード信号Ｌ２(n/6)の立ち上がり時点までの間だけ論理レベル１、その他の期間は論理レベル０となる出力スイッチ信号ＳＷＯＦＦを生成し、これを出力ゲート部８０１１〜８０１(n/6)各々のスイッチング素子１３１〜１３６に供給する。
【００５５】
従って、図３に示される構成と同様に、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)各々から全ての画素駆動電位が出力された直後に、出力ゲート部８０１１〜８０１(n/6)が一斉にオン状態になるので、１走査ライン分の画素駆動電位各々が表示パネル２０のソースライン（Ｒ１〜Ｒn/3、Ｇ１〜Ｇn/3、Ｂ１〜Ｂn/3）に同時印加されることになる。よって、瞬間的に流れ込む大電流を抑制すべく、上述したように第２ラッチ群６０８１〜６０８(n/6)各々の画素データ取り込みタイミングを強制的に異ならせても、１走査ライン分の画素駆動電位各々の印加による各画素毎の充電電荷量を均一にすることができる。すなわち、画質劣化を生じさせることなく、ＥＭＩの発生を抑制させることが可能となるのである。
【００５６】
尚、上記実施例１及び２では、第１ラッチ群（６０６１〜６０６(n/6)）が、入力映像信号に基づく各画素毎の画素データＰＤを６個ずつ順次、取り込むような構成となっているが、第１ラッチ群において画素データＰＤを同時に取り込む数は６個に限定されるものではない。
【００５７】
例えば、第１ラッチ群において８ビットの画素データＰＤをＫ個（Ｋは２以上の整数）ずつ取り込ませる場合には、夫々がＫ個の８ビットラッチからなる第１ラッチ群６０６１〜６０６(n/K)、及びクロック信号ＣＬＫ１に応じてＳＴＡＲＴ信号を後段にシフトして行く(n/K)段のフリップフロップＦＦ１〜ＦＦ(n/K)を備えたシフトレジスタ６０７を採用する。この際、フリップフロップＦＦ１〜ＦＦ(n/K)各々の出力信号が、第１ロード信号Ｌ１１〜Ｌ１(n/K)として上記第１ラッチ群６０６１〜６０６(n/K)に夫々供給される。更に、かかる構成を採用する場合、駆動制御部１０は、１走査ライン上における各画素に対応した画素データＰＤの各々をＫ個の画素データ系列に分割したものを、夫々第１ラッチ群６０６１〜６０６(n/K)に供給する。
【００５８】
又、上記実施例１及び２では、第２ラッチ群（６０８１〜６０８(n/6)）にて、第１ラッチ群（６０６１〜６０６(n/6)）から供給された１走査ライン分の画素データＰＤ各々を取り込むにあたり、画素データＰＤの６個毎に順次、所定時間（ＤＬ）の遅延をもって取り込ませるようにしているが、その個数は６個に限定されるものではない。要するに、第２ラッチ群（６０８１〜６０８(n/6)）に対して、画素データＰＤのＱ個毎（Ｑは、２以上の整数）に順次、所定時間（ＤＬ）の遅延をもって取り込ませるようにするのである。
【００５９】
又、上記実施例１及び２では、画素駆動電位生成部ＧＰ１〜ＧＰ(n/6)から出力された１走査ライン分の各画素に対応した画素駆動電位各々を表示パルス２０に印加する際の出力タイミングを揃えるべく、出力ゲート部８０１１〜８０１(n/6)を設けるようにしている。しかしながら、これら出力ゲート部８０１１〜８０１(n/6)を設ける代わりに、かかる出力ゲート部８０１の機能を、図４に示すスイッチ１０２１〜１０２３、又はスイッチ１０１１〜１０１３に持たせるようにしても良い。例えば、スイッチ１０２１〜１０２３（スイッチ１０１１〜１０１３）に対して、上記極性反転信号ＰＯＬと共に出力スイッチ信号ＳＷＯＦＦを供給する構成を採用する。この際、スイッチ１０２１〜１０２３（スイッチ１０１１〜１０１３）としては、図２又は図８の如き出力スイッチ信号ＳＷＯＦＦが論理レベル１である間は、その出力をオープン状態にするものを採用する。
【図面の簡単な説明】
【００６０】
【図１】本発明による駆動装置を備えた液晶表示装置の概略構成を示す図である。
【図２】第１の実施例による駆動装置の動作例を示す図である。
【図３】第１の実施例による駆動装置としてのソースドライバ部１２の構成を示す図である。
【図４】図３に示される構成中から、第１ラッチ群６０６１、第２ラッチ群６０８１、画素駆動電位生成部ＧＰ１及び出力ゲート部８０１１を抜粋して、各モジュールの内部構成を詳細に示す図である。
【図５】図３に示される時間差付加部６０９の内部構成の一例を示す図である。
【図６】第２の実施例による駆動装置としてのソースドライバ部１２の構成を示す図である。
【図７】図６に示される出力遅延制御部６１１の内部構成の一例を示す図である。
【図８】第２の実施例による駆動装置の動作例を示す図である。
【符号の簡単な説明】
【００６１】
１０ 駆動制御部
１２ ソースドライバ部
２０ 表示パネル
6061〜606(n/6) 第１ラッチ群
6081〜608(n/6) 第２ラッチ群
609 時間差付加部
610 タイマ
611 出力遅延制御部
8011〜801(n/6) 出力ゲート部
【特許請求の範囲】
【請求項１】
画素を担う表示セルの複数が形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、
前記入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部と、
ロード信号に応じて前記第１ラッチ部に保持されている前記画素データ片の各々をＱ個毎（Ｑは、２以上の整数）に順次、所定時間差をもって取り込んで出力する第２ラッチ部と、
前記第２ラッチ部から出力された前記画素データ片の各々に基づき前記表示セル各々を駆動させるべき駆動電位を夫々生成する駆動電位生成部と、
前記ロード信号の供給時点から所定期間の経過後に前記駆動電位生成部にて生成された前記駆動電位各々を同時に前記表示パネルの前記表示セル各々に印加する出力ゲート部と、を有することを特徴とする表示パネルの駆動装置。
【請求項２】
前記第１ラッチ部は、前記表示パネルにおける各走査ライン毎にその走査ラインに対応した前記画素データ片の各々を取り込んで保持し、
前記第２ラッチ部は、前記第１ラッチ部に保持されている１走査ライン分の前記画素データ片の各々を前記Ｑ個毎に順次、前記所定時間差をもって取り込んで出力することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記所定期間は、前記ロード信号が供給されてから１走査ライン分の前記画素データ片各々が全て前記第２ラッチ部に取り込まれるまでに費やされる時間よりも長いことを特徴とする請求項２記載の表示パネルの駆動装置。
【請求項４】
画素を担う表示セルの複数が形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、
前記入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部と、
ロード信号に応じて当該ロード信号を夫々異なる遅延時間にて遅延させた遅延ロード信号を夫々生成する時間差付加部と、
前記遅延ロード信号各々及び前記ロード信号に応じて、前記第１ラッチ部に保持されている前記画素データ片の各々をＱ個毎（Ｑは、２以上の整数）に順次取り込んで出力する第２ラッチ部と、
前記第２ラッチ部から出力された前記画素データ片の各々に基づき前記表示セル各々を駆動させるべき駆動電位を夫々生成する駆動電位生成部と、
前記ロード信号に応じてオン状態からオフ状態に遷移し、前記遅延ロード信号各々の内で最も遅延時間の長い遅延ロード信号に応じて前記オフ状態から前記オン状態に遷移させるべき出力スイッチ信号を生成する出力遅延制御部と、
前記出力スイッチ信号が前記オン状態を示す期間だけ前記駆動電位生成部にて生成された前記駆動電位各々を前記表示パネルの前記表示セル各々に印加する出力ゲート部と、を有することを特徴とする表示パネルの駆動装置。
【請求項５】
前記第１ラッチ部は、前記表示パネルにおける各走査ライン毎にその走査ラインに対応した前記画素データ片の各々を取り込んで保持し、
前記第２ラッチ部は、前記第１ラッチ部に保持されている１走査ライン分の前記画素データ片の各々を前記Ｑ個毎に順次、前記所定時間差をもって取り込んで出力することを特徴とする請求項４記載の表示パネルの駆動装置。
【請求項１】
画素を担う表示セルの複数が形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、
前記入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部と、
ロード信号に応じて前記第１ラッチ部に保持されている前記画素データ片の各々をＱ個毎（Ｑは、２以上の整数）に順次、所定時間差をもって取り込んで出力する第２ラッチ部と、
前記第２ラッチ部から出力された前記画素データ片の各々に基づき前記表示セル各々を駆動させるべき駆動電位を夫々生成する駆動電位生成部と、
前記ロード信号の供給時点から所定期間の経過後に前記駆動電位生成部にて生成された前記駆動電位各々を同時に前記表示パネルの前記表示セル各々に印加する出力ゲート部と、を有することを特徴とする表示パネルの駆動装置。
【請求項２】
前記第１ラッチ部は、前記表示パネルにおける各走査ライン毎にその走査ラインに対応した前記画素データ片の各々を取り込んで保持し、
前記第２ラッチ部は、前記第１ラッチ部に保持されている１走査ライン分の前記画素データ片の各々を前記Ｑ個毎に順次、前記所定時間差をもって取り込んで出力することを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記所定期間は、前記ロード信号が供給されてから１走査ライン分の前記画素データ片各々が全て前記第２ラッチ部に取り込まれるまでに費やされる時間よりも長いことを特徴とする請求項２記載の表示パネルの駆動装置。
【請求項４】
画素を担う表示セルの複数が形成されている表示パネルを入力映像信号に応じて駆動する表示パネルの駆動装置であって、
前記入力映像信号に基づく各画素毎の画素データ片を順次取り込んで保持する第１ラッチ部と、
ロード信号に応じて当該ロード信号を夫々異なる遅延時間にて遅延させた遅延ロード信号を夫々生成する時間差付加部と、
前記遅延ロード信号各々及び前記ロード信号に応じて、前記第１ラッチ部に保持されている前記画素データ片の各々をＱ個毎（Ｑは、２以上の整数）に順次取り込んで出力する第２ラッチ部と、
前記第２ラッチ部から出力された前記画素データ片の各々に基づき前記表示セル各々を駆動させるべき駆動電位を夫々生成する駆動電位生成部と、
前記ロード信号に応じてオン状態からオフ状態に遷移し、前記遅延ロード信号各々の内で最も遅延時間の長い遅延ロード信号に応じて前記オフ状態から前記オン状態に遷移させるべき出力スイッチ信号を生成する出力遅延制御部と、
前記出力スイッチ信号が前記オン状態を示す期間だけ前記駆動電位生成部にて生成された前記駆動電位各々を前記表示パネルの前記表示セル各々に印加する出力ゲート部と、を有することを特徴とする表示パネルの駆動装置。
【請求項５】
前記第１ラッチ部は、前記表示パネルにおける各走査ライン毎にその走査ラインに対応した前記画素データ片の各々を取り込んで保持し、
前記第２ラッチ部は、前記第１ラッチ部に保持されている１走査ライン分の前記画素データ片の各々を前記Ｑ個毎に順次、前記所定時間差をもって取り込んで出力することを特徴とする請求項４記載の表示パネルの駆動装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−４４２３７（Ｐ２０１０−４４２３７Ａ）
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願番号】特願２００８−２０８５２９（Ｐ２００８−２０８５２９）
【出願日】平成２０年８月１３日（２００８．８．１３）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【出願人】（５９１０４９８９３）株式会社 沖マイクロデザイン (127)
【Ｆターム（参考）】
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願日】平成２０年８月１３日（２００８．８．１３）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【出願人】（５９１０４９８９３）株式会社 沖マイクロデザイン (127)
【Ｆターム（参考）】
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