表示装置および電子機器
【課題】短絡箇所を絶縁化するのに十分な逆方向のバイアス電流を流し、アモルファスシリコンを用いたトランジスタを適用することにより表示装置を提供することを課題とする。
【解決手段】映像信号の入力を制御するスイッチングスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとで構成され、発光素子に逆方向のバイアス電流を流すことができる。また、上記トランジスタをＮチャネル型トランジスタで構成されている。
【解決手段】映像信号の入力を制御するスイッチングスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとで構成され、発光素子に逆方向のバイアス電流を流すことができる。また、上記トランジスタをＮチャネル型トランジスタで構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子を用いた表示装置に関する。また、その表示装置を表示部に有する電子機器に関する。
【背景技術】
【０００２】
近年、基板上にトランジスタ、たとえばＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ： 薄膜トランジスタ）を形成する技術が大幅に進歩し、アクティブマトリクス型の表示装置の開発が進められている。
【０００３】
また、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、有機ＥＬディスプレイなどに用いられるようになってきている。発光素子は自発光型であるため、液晶表示装置と違いバックライト等の光源を必要としない。このため表示装置の軽量化や薄型化を実現する手段として有望視され、近年液晶テレビに追随して大画面ＥＬディスプレイの開発も行われている。
【０００４】
ＥＬディスプレイを実用化する上で問題となっているのが、ＥＬ層の劣化による発光素子の寿命の短さであった。ＥＬ層の寿命の長さを左右する要因として、ＥＬディスプレイを駆動するデバイスの構造、ＥＬ層を構成する有機ＥＬ材料の特性、電極の材料、作成行程における条件等が挙げられる。
【０００５】
そして上述した要因の他に、ＥＬ層の寿命の長さを左右する要因として最近注目されているのが、ＥＬディスプレイの駆動方法である。ＥＬ素子を発光させるために、ＥＬ層を挟んだ陽極と陰極の２つの電極に、直流の電流をかける方法が、従来一般的に用いられてきた。つまり、ＥＬディスプレイは直流駆動されており、ＥＬ層に加えられるＥＬ駆動電圧は常に同じ極性を有していた。
【０００６】
しかしながら、発光素子に順方向、及び逆方向の駆動電圧を印加し、発光素子に逆方向の駆動電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、発光素子の寿命を延ばすことが可能な駆動方法が提案されている（特許文献１参照）。
【特許文献１】特開２００５−２０２３７１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
また画素電極と対向電極が短絡してしまい、画素領域に発光しない領域が形成されてしまう初期不良がある。短絡は、発光素子の形成前に異物（ゴミ）が付着することによって起こる場合と、陽極の形成時に、該陽極に微細な突起が生じてしまったために電界発光層にピンホールが生じて起こる場合と、電界発光層の膜厚が薄いために電界発光層が均一に成膜されずにピンホールが生じて起きる場合などがある。このような初期不良が発生した画素では、信号に応じた点灯及び非点灯が行われず、電流のほとんどすべてが短絡部を流れて素子全体が消光する現象が生じたり、特定の画素が点灯又は非点灯しない現象が生じたりして、画像の表示が良好に行われない。
【０００８】
また上述の初期不良とは別に、時間の経過に伴って、新たに発生した陽極と陰極の短絡に起因する進行性不良（経時劣化ともいう）が生じることがある。時間の経過に伴って新たに発生した陽極と陰極の短絡は、陽極の形成時に生じた微細な突起により発生する。つまり、一対の電極間に電界発光層が挟まれた積層体には、潜在的な短絡箇所が存在しており、時間の経過に伴って短絡箇所が露顕する。また進行性不良は、陽極と陰極の短絡の他に、電界発光層と陰極の間の微少な空隙が、時間と共に広がることで、電界発光層と陰極の間の接触不良を引き起こすことにより生じるとも言われている。
【０００９】
逆方向の駆動電圧を印加することで、初期不良については、短絡箇所を炭化または酸化することで絶縁化し、更に進行するのを抑えることができる。進行性不良についても、短絡箇所を炭化または酸化することで絶縁化させたり、電界発光層と陰極の間の空隙の広がりを抑制させたりすることで、その発生及び進行を抑えることが可能である。
【００１０】
不良の進行を抑えるためには、発光素子を交流で駆動する必要がある。発光素子を交流で駆動するとは、発光素子に極性の異なる電圧を交互に加えることをいう。すなわち、発光に必要な順方向の電圧の他に、逆方向の電圧を加えることをいう。順方向の電圧と逆方向の電圧とは、強さや印加時間が必ずしも等しくなくてもよい。ごくわずかな逆方向の電圧しか印加しない場合であっても、交流と称することにする。本発明は発光素子に逆方向の電圧を印加し、逆方向バイアスの電流を流すことで交流駆動を行い、発光素子の不良を抑制する。
【００１１】
なお、短絡箇所を絶縁化するためには、短絡箇所を絶縁化するのに十分な大電流を流す必要がある。通常短絡箇所に絶縁化するのに十分な電流の値は、発光素子を発光させるために順方向に流れる電流値よりもはるかに大きいことが望ましいとされる。
【００１２】
一方、既に確立された安価な製造技術として、アモルファスシリコンを用いた表示装置及び駆動方法が課題となっている。例えば、半導体膜にポリシリコンを用いた場合、結晶化のプロセスが必要となるが、大面積基板に均一なレーザー光を照射することは難しいため、広い面積に渡って一様な結晶を得ることが困難となる。そこで、大面積化を可能とし、製造工程が簡略で結晶化を必要としない、アモルファスシリコンを用いた高品質な表示装置の作製及び駆動方法の開発が進められている。しかし、アモルファスシリコンを用いる場合、Ｐチャネル型トランジスタでは十分な動作特性や機能を実現することができないため、表示装置にはＮチャネル型トランジスタで構成する必要があった。
【００１３】
そこで、本発明は、Ｎチャネル型トランジスタで構成される画素を表示装置及びその駆動方法に適用することを目的とする。さらに、良好な発光特性を提供するとともに、発光素子の寿命を延ばすため、発光素子に逆方向の電圧を印加することが可能な表示装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
本発明の構成の一つは、第１の配線と、第２の配線と、第３の配線と、第４の配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御する第１のトランジスタと、発光素子に順方向に流れる電流を制御する第２のトランジスタと、発光素子に逆方向に流れる電流を制御する第３のトランジスタとを画素に有する。そして、第１のトランジスタのゲート電極は第１の配線と電気的に接続され、第１のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第２の配線と電気的に接続され、他方は第２のトランジスタのゲート電極と電気的に接続される。第２のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極と電気的に接続される。第３のトランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び第３のトランジスタのゲート電極と電気的に接続され、他方は第４の配線と電気的に接続される。また、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタはＮチャネル型トランジスタであることを特徴としている。なお、第１のトランジスタ、第２のトランジスタ、第３のトランジスタは線形領域で動作するとよい。
【００１５】
また上記構成を言い換えると、走査線と、信号線と、電源線と、電位制御線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御するスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。そして、スイッチング用トランジスタのゲート電極は走査線と電気的に接続され、スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は駆動用トランジスタのゲート電極と電気的に接続される。駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極と電気的に接続される。交流用トランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び交流用トランジスタのゲート電極と電気的に接続され、他方は電位制御線と電気的に接続される。また、スイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはＮチャネル型トランジスタであることを特徴としている。なお、スイッチング用トランジスタ、駆動用トランジスタ、交流用トランジスタは線形領域で動作してもよい。
【００１６】
本発明の構成の一つは、第１の配線と、第２の配線と、第３の配線と、第４の配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御する第１のトランジスタと、発光素子に順方向に流れる電流を制御する第２のトランジスタと、発光素子に逆方向に流れる電流を制御する第３のトランジスタとを画素に有する。そして、第１のトランジスタのゲート電極は第１の配線と電気的に接続され、第１のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第２の配線と電気的に接続され、他方は第２のトランジスタのゲート電極と電気的に接続される。第２のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極と電気的に接続される。第３のトランジスタのソース電極もしくはドレイン電極の一方は画素電極と電気的に接続され、他方は第３の配線と電気的に接続され、第３のトランジスタのゲート電極は第４の配線と接続される。また、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタはＮチャネル型トランジスタであることを特徴としている。なお、第１のトランジスタ、第２のトランジスタ、第３のトランジスタは線形領域で動作してもよい。また、第４の配線と対向電極は接続されていてもよい。
【００１７】
また上記構成を言い換えると、走査線と、信号線と、電源線と、配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御するスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。そして、スイッチング用トランジスタのゲート電極は走査線と電気的に接続され、スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は駆動用トランジスタのゲート電極と電気的に接続される。駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極と電気的に接続される。交流用トランジスタのソース電極もしくはドレイン電極の一方は画素電極と電気的に接続され、他方は電源線と電気的に接続され、交流用トランジスタのゲート電極は配線と接続される。また、スイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはＮチャネル型トランジスタであることを特徴としている。なお、スイッチング用トランジスタ、駆動用トランジスタ、交流用トランジスタは線形領域で動作するとよい。また、配線と対向電極は接続されていてもよい。
【００１８】
また上記構成において、第２のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、第３のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことが好ましい。より具体的には、第３のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いとよい。
【００１９】
本発明の構成の一つは、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御する第１のトランジスタと、発光素子に順方向に流れる電流を制御する第２のトランジスタと、発光素子に逆方向に流れる電流を制御する第３のトランジスタと第４のトランジスタを画素に有する。第１のトランジスタのゲート電極は第１の配線と電気的に接続され、第１のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第２の配線と電気的に接続され、他方は第２のトランジスタのゲート電極と電気的に接続される。第２のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極と電気的に接続される。第３のトランジスタのソース電極もしくはドレイン電極の一方は第２のトランジスタのゲート電極と接続され、他方の電極は画素電極に接続され、第３のトランジスタのゲート電極は第４の配線と接続される。第４のトランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び第４のトランジスタのゲート電極と電気的に接続され、他方は第５の配線と電気的に接続される。また、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタはＮチャネル型トランジスタであることを特徴としている。なお、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタは線形領域で動作するとよい。
【００２０】
また上記構成を言い換えると、走査線と、信号線と、電源線と、第１の電位制御線と、第２の電位制御線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御するスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する第１の交流用トランジスタと第２の交流用トランジスタを画素に有する。スイッチング用トランジスタのゲート電極は走査線と電気的に接続され、スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は駆動用トランジスタのゲート電極と電気的に接続される。駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極と電気的に接続される。第１の交流用トランジスタのソース電極もしくはドレイン電極の一方は駆動用トランジスタのゲート電極と接続され、他方の電極は画素電極に接続され、第１の交流用トランジスタのゲート電極は第１の電位制御線と接続される。第２の交流用トランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び第２の交流用トランジスタのゲート電極と電気的に接続され、他方は第２の電位制御線と電気的に接続される。また、スイッチング用トランジスタ、駆動用トランジスタ、第１の交流用トランジスタ、及び第２の交流用トランジスタはＮチャネル型トランジスタであることを特徴としている。なお、スイッチング用トランジスタ、駆動用トランジスタ、第１の交流用トランジスタ、第２の交流用トランジスタは線形領域で動作するとよい。
【００２１】
また上記構成において、第２のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、第４のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことが好ましい。より具体的には、第４のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いとよい。
【００２２】
また上記構成において、第２のトランジスタはそのチャネル幅に対するチャネル長の比が５以上であるとよい。
【００２３】
本発明の構成の一つは、第１の配線と、第２の配線と、第３の配線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第１のトランジスタと第２のトランジスタと、発光素子に順方向に流れる電流を制御する第３のトランジスタと、発光素子に逆方向に流れる電流を制御する第４のトランジスタとを画素に有する。第１のトランジスタ及び第２のトランジスタのゲート電極は第１の配線と電気的に接続される。第１のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第２の配線と電気的に接続され、他方は画素電極と電気的に接続される。第２のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は第３のトランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。第３のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。第４のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極及び第４のトランジスタのゲート電極と電気的に接続される。また、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタはＮチャネル型トランジスタであることを特徴としている。なお、第３のトランジスタは飽和領域で動作するとよく、第１の用トランジスタ、第２の用トランジスタ、第４のトランジスタは線形領域で動作するとよい。
【００２４】
また上記構成を言い換えると、走査線と、信号線と、電源線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第１のスイッチング用トランジスタと第２のスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。第１のスイッチング用トランジスタ及び第２のスイッチング用トランジスタのゲート電極は走査線と電気的に接続される。第１のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は画素電極と電気的に接続される。第２のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は駆動用トランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。交流用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極及び交流用トランジスタのゲート電極と電気的に接続される。また、第１のスイッチング用トランジスタ、第２のスイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはＮチャネル型トランジスタであることを特徴としている。なお、駆動用トランジスタは飽和領域で動作するとよく、第１のスイッチング用トランジスタ、第２のスイッチング用トランジスタ、交流用トランジスタは線形領域で動作するとよい。
【００２５】
本発明の構成の一つは、第１の配線と、第２の配線と、第３の配線と、第４の配線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第１のトランジスタと第２のトランジスタと、発光素子に順方向に流れる電流を制御する第３のトランジスタと、発光素子に逆方向に流れる電流を制御する第４のトランジスタとを画素に有する。第１のトランジスタ及び第２のトランジスタのゲート電極は第１の配線と電気的に接続される。第１のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第２の配線と電気的に接続され、他方は画素電極と電気的に接続される。第２のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は第３のトランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。第３のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。第４のトランジスタのソース電極もしくはドレイン電極の一方は第４の配線と電気的に接続され、他方は画素電極及び第４のトランジスタのゲート電極と電気的に接続される。また、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタはＮチャネル型トランジスタであることを特徴としている。なお、第３のトランジスタは飽和領域で動作するとよく、第１のトランジスタ、第２のトランジスタ、第４のトランジスタは線形領域で動作するとよい。
【００２６】
また上記構成を言い換えると、走査線と、信号線と、電源線と、電位制御線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第１のスイッチング用トランジスタと第２のスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。第１のスイッチング用トランジスタ及び第２のスイッチング用トランジスタのゲート電極は走査線と電気的に接続される。第１のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は画素電極と電気的に接続される。第２のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は駆動用トランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。交流用トランジスタのソース電極もしくはドレイン電極の一方は電位制御線と電気的に接続され、他方は画素電極及び交流用トランジスタのゲート電極と電気的に接続される。また、第１のスイッチング用トランジスタ、第２のスイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはＮチャネル型トランジスタであることを特徴としている。なお、駆動用トランジスタは飽和領域で動作するとよく、第１のスイッチング用トランジスタ、第２のスイッチング用トランジスタ、交流用トランジスタは線形領域で動作するとよい。
【００２７】
また上記構成において、第３のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、第４のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことが好ましく。より具体的には、第４のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いとよく、また第３のトランジスタはそのチャネル幅に対するチャネル長の比が５以上であるとよい。
【００２８】
また上記構成において、発光素子に逆方向に流れる電流は発光素子に順方向に流れる電流よりも大きい電流であることが好ましく、対向電極の電位を固定電位とし、第３の配線の電位を発光素子に流す電流の向きに応じて変化させてもよい。
【００２９】
また上記構成において、Ｎチャネル型トランジスタはアモルファスシリコンを用いたトランジスタであってもよい。
【００３０】
また上記構成において、表示装置を用いた電子機器に適用されてもよい。
【００３１】
本発明は、アモルファスシリコンを活性層とするＮチャネル型ＴＦＴを備えた画素部（または駆動回路）が設けられた大面積基板に発光素子を設けることを特徴としている。
【発明の効果】
【００３２】
上記構成によって、発光素子に順方向の電圧を印加する際には、発光素子に一定の電流を流すことが可能であるとともに、発光素子に逆方向の電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、発光素子の寿命を延ばすことが可能である。つまり、発光素子に逆方向の電圧を印加することで、該発光素子の初期不良や進行性不良を抑制し、電界発光層の劣化による輝度の低下を防ぐことができる。
【００３３】
また、本発明は、Ｎチャネル型トランジスタで構成した駆動方法を用いているため、アモルファスシリコンで構成することが可能である。そして、量産工程に適したアモルファスシリコンをトランジスタの活性層に用いることで、大面積基板上にトランジスタを形成することができ、成膜後における半導体膜の結晶化の工程を省略することができるため、製造コストを抑えることができる。さらに、アモルファスシリコンをトランジスタの活性層に用いれば、従来ある既存の製造ラインを使用してアモルファスシリコンのトランジスタ基板を作製することができ、設備コストも抑えることができる。
【００３４】
さらに、Ｎチャネル型トランジスタで構成することで、回路構成を単極性のトランジスタで構成することが可能となる。これにより、製造工程の簡略化、製造コストの削減や歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施されることが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば用意に理解される。従って、本発明は、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。
【００３６】
（実施の形態１）
（回路構成１）
図１に、本発明に係る回路構成（画素構成ともいう）図として画素を構成する回路の一実施形態を示す。
【００３７】
図１に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ１０１）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。スイッチング用トランジスタ１０１、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。
【００３８】
図１に示すように、スイッチング用トランジスタ１０１のゲート電極は、走査線Ｇに接続されている。また、スイッチング用トランジスタ１０１のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のゲート電極に接続されている。そして、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。
【００３９】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極の一方が電位制御線Ｗに、もう一方が発光素子１０４の画素電極に接続される。また、交流用トランジスタ１０３のゲート電極は、発光素子１０４の画素電極と接続される交流用トランジスタ１０３のソース電極もしくはドレイン電極と接続される。
【００４０】
なお、本明細書中において、接続されているとは、特に限定がない場合、電気的な接続のことをいう。
【００４１】
また、本明細書中において、電位制御線とは、交流用トランジスタを制御するため、電位を変化させる配線のことである。
【００４２】
また、スイッチング用トランジスタ１０１が非選択状態（オフの状態）にある時、駆動用トランジスタ１０２のゲート容量によって、駆動用トランジスタ１０２のゲート電位が保持される。なお、図１では容量素子を設けず、駆動用トランジスタ１０２のゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。
【００４３】
さらに本実施の形態では、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくする。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また交流用トランジスタ１０３では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【００４４】
また、発光素子１０４は陽極と陰極を有しており、本明細書では、陽極を画素電極として用いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。
【００４５】
ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【００４６】
よって、スイッチング用トランジスタ１０１に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、スイッチング用トランジスタ１０１は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【００４７】
さらに好ましい形態としては、スイッチング用トランジスタ１０１にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、スイッチング用トランジスタ１０１はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、スイッチング用トランジスタ１０１は信頼性が向上する。
【００４８】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【００４９】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりもスイッチング用トランジスタ１０１の膜厚を薄くする良い。
【００５０】
また、スイッチング用トランジスタ１０１をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【００５１】
特にスイッチング用トランジスタ１０１にオフ電流が流れてしまうと、駆動用トランジスタ１０２のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、スイッチング用トランジスタ１０１において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【００５２】
なお、本明細書中では、発光素子（ＥＬ素子）は、電界が生じると発光する電界発光層（ＥＬ層）を、陽極及び陰極で挟んだ構造を有する素子を示すものとして説明するが、これに限定されない。
【００５３】
また、本明細書中において、発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示すものとして説明する。
【００５４】
電界発光層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。発光素子は、基本的に、陽極、発光層、陰極の順に積み重ねた構造で示されるが、この他に、陽極、正孔注入層、発光層、電子注入層、陰極の順に積み重ねた構造や、陽極、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層、陰極の順に積み重ねた構造などがある。
【００５５】
なお、電界発光層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、電界発光層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。また、無機物が混合されていてもよい。
【００５６】
また、発光素子の電界発光層としては、低分子材料、高分子材料、中分子材料のいずれの材料であってもよい。
【００５７】
なお、本明細書中において、中分子材料とは、分子数が２０以下または連鎖する分子の長さが１０μｍ以下で、昇華性を有さないものとする。
【００５８】
次に、図１の回路構成における動作について、図２を用いて説明する。
【００５９】
まず図２（Ａ）の書き込み期間において、走査線Ｇが選択されると、走査線Ｇにゲート電極が接続されているスイッチング用トランジスタ１０１がオンの状態になる。そして、信号線Ｓに入力された映像信号の電位Ｖｓｉｇが、スイッチング用トランジスタ１０１を介して駆動用トランジスタ１０２のゲート電極に入力され、駆動用トランジスタ１０２のゲート容量によって、駆動用トランジスタ１０２のゲート電位が保持される。また、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２はオンの状態となるため、発光素子１０４に順方向のバイアス電流が流れて発光素子１０４は発光する。
【００６０】
具体的には、電源線Ｖに電位Ｖｄｄが供給され、発光素子１０４の対向電極に電位Ｖｓｓが供給されて、発光素子１０４は発光する。このとき、電位Ｖｓｓと、電源線Ｖに印加される電位Ｖｄｄは、Ｖｓｓ＜Ｖｄｄを満たす電位であり、電位Ｖｓｓとしては例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。
【００６１】
一方、この書き込み期間において、電位制御線Ｗの電位Ｖｄｄ２は、発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ２＞Ｖｓｓを満たす）電位に設定されるため、電位制御線Ｗと接続される交流用トランジスタ１０３の電極はドレイン電極となり、発光素子１０４の画素電極と接続される交流用トランジスタ１０３の電極はソース電極となる。さらに、該ソース電極と、交流用トランジスタ１０３のゲート電極とが接続されるため、交流用トランジスタ１０３はオフの状態となる。
【００６２】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフになる場合には、発光素子１０４への電流の供給は行なわれないため、発光素子１０４は発光されない。
【００６３】
また本明細書中では、トランジスタがオンの状態とは、そのゲート電圧によって、ソース電極とドレイン電極間が導通状態であることを示すとする。また、トランジスタがオフの状態とは、そのゲート電圧によって、ソース電極とドレイン電極間が、非導通状態であることを示すとする。
【００６４】
また本明細書中では、発光素子に逆方向の電圧を印加するとは、順方向の電圧に対して逆方向の電圧を印加にすることをいい、発光素子には逆方向のバイアス電流が流れ、発光はしない。
【００６５】
次に図２（Ｂ）の表示期間では、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態する。また、書き込み期間において書き込まれた映像信号の電位Ｖｓｉｇを駆動用トランジスタ１０２のゲート容量によって保持しているため、駆動用トランジスタ１０２はオンの状態となる。それにより、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【００６６】
具体的には、書き込み期間と同様に、電源線Ｖに電位Ｖｄｄが供給され、発光素子１０４の対向電極に電位Ｖｓｓが供給されて、発光素子１０４は発光する。このとき、電位Ｖｓｓと、電源線Ｖに印加される電位Ｖｄｄは、Ｖｓｓ＜Ｖｄｄを満たす電位であり、電位Ｖｓｓとしては例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。
【００６７】
一方、書き込み期間と同様に、電位制御線Ｗの電位Ｖｄｄ２は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ２＞Ｖｓｓを満たす）電位に設定されているため、交流用トランジスタ１０３はオフの状態となる。
【００６８】
また、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への電流の供給は行なわれないため、表示期間においても、発光素子１０４への電流の供給は行われない。
【００６９】
次いで、図２（Ｃ）の逆方向バイアス期間（非点灯期間）において、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にする。
【００７０】
一方、電位制御線Ｗの電位Ｖｓｓ２を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ２を満たす）電位に設定することにより、電位制御線Ｗと接続される交流用トランジスタ１０３の電極はソース電極となり、発光素子１０４の画素電極と接続される電極はドレイン電極となる。さらに、該ドレイン電極と交流用トランジスタ１０３のゲート電極とが接続されるため、交流用トランジスタ１０３はオンの状態となる。これにより、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、及び交流用トランジスタ１０３において、逆方向のバイアス電流が流れる。
【００７１】
なお、書き込み期間及び表示期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンの状態となる場合、逆バイアス期間においても、映像信号の電位をゲート容量が保持しているため、駆動用トランジスタはオンの状態となる。それにより、駆動用トランジスタ１０２に順方向のバイアス電流が流れる（図示しない）が、ほとんどの電流は交流用トランジスタ１０３へ流れ込むため、特に動作には影響がない。加えて、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくした場合、交流用トランジスタ１０３のチャネル幅Ｗが大きくなるため、駆動用トランジスタ１０２に順方向に流れるバイアス電流は交流用トランジスタ１０３に流れやすくなる。勿論、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオフの状態となる場合は、駆動用トランジスタ１０２に電流は供給されない。
【００７２】
なお、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくすることで、交流用トランジスタ１０３に流れる電流を駆動用トランジスタ１０２に流れる電流に比べて大きくすることができる。つまり、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間において発光素子１０４に大きな電流を流すことができる。
【００７３】
また、逆方向バイアス期間におけるＶｓｓ２とＶｓｓの電位差を、表示期間におけるＶｄｄとＶｓｓの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間においてさらに発光素子１０４に大電流を流すことができる。
【００７４】
なお、本実施の形態では、発光素子１０４の対向電極の電位及び電源線Ｖの電位を固定電位としたが、これに限らない。例えば、発光素子１０４の対向電極の電位を変動させてもよいし、電源線Ｖの電位と発光素子１０４の対向電極の電位両方を変動させてもよい。
【００７５】
次にこのような構成の画素において、階調を表現する手法について説明する。
【００７６】
階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。アナログ方式と比べて、デジタル方式は、トランジスタのばらつきに強く、多階調化に向くなどの利点がある。アナログ方式がトランジスタのばらつきによって制約されていたのに対し、デジタル方式は、ＴＦＴのばらつきが少々あっても、極めて均質な階調表示が可能である。
【００７７】
デジタル方式の階調表現方法の一例として、時間階調方式が知られている。この方式の駆動方法は、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。
【００７８】
１画像を表示する期間を１フレーム期間とすると、１フレーム期間は、複数のサブフレーム期間に分割される。
【００７９】
サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光させるか、させないかして、１フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。
【００８０】
図１に示した画素を用いてデジタル時間階調方式で駆動する方法について、図３のタイミングチャートを用いて説明する。図３では、４ビット目で発光素子１０４に、逆方向バイアス期間（非点灯期間）ＢＦとして逆方向の電圧を印加する。
【００８１】
なお、本発明の表示装置を用いて画像表示を行うとき、表示期間においては、画面の書き換え動作と表示動作とが繰り返し行われる。この書き換え回数について特に限定はないが、画像をみる人がちらつき（フリッカ）を感じないように少なくとも１秒間に６０回程度とすることが好ましい。ここで、一画面（１フレーム）の書き換え動作と表示動作を行う期間、及び逆方向のバイアス期間を含めて１フレーム期間Ｆ１という。
【００８２】
１フレーム期間Ｆ１は、図３に示すように、書き込み期間Ｔａ１、Ｔａ２、Ｔａ３、Ｔａ４と表示期間Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４、及び逆方向バイアス期間ＢＦを含む４つのサブフレーム期間ＳＦ１、ＳＦ２、ＳＦ３、及びＳＦ４に時分割されている。発光するための信号を与えられた発光素子は、表示期間において発光状態となっている。各々のサブフレーム期間における表示期間の長さの比は、第１のサブフレーム期間Ｔａ１：第２のサブフレーム期間Ｔａ２：第３のサブフレーム期間Ｔａ３：第４のサブフレーム期間Ｔａ４＝２３：２２：２１：２０＝８：４：２：１となっている。これによって４ビット階調を表現することができる。但し、ビット数及び階調数はここに記すものに限定されず、例えば８つのサブフレーム期間を設け８ビット階調を行えるようにしてもよい。
【００８３】
上記動作の書き込み期間、及び表示期間について、全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、ＳＦ４においては逆方向バイアス期間ＢＦを加わえて１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆ１あたりで、発光素子１０４が発光したサブフレーム期間ＳＦ１〜ＳＦ４の表示期間の累計によって階調を表現する。つまり、１フレーム期間Ｆ１中の点灯時間の総和をもって階調を表現する。
【００８４】
なお、サブフレーム期間ＳＦ１〜ＳＦ４をそれぞれ１フレーム内に連続させずに配置してもよい。また、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよいし、さらにその複数のサブフレーム期間をそれぞれ１フレーム内に連続させずに配置してもよい。なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。
【００８５】
また図１の画素をアナログ方式で駆動させる場合、図４のように、１フレーム期間Ｆ１の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間ＦＦと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間ＢＦを設ければよい。なお、順方向バイアス期間ＦＦにおいて各画素にアナログ映像信号を書き込み（Ｔａ：書き込み期間）、発光素子１０４を発光または非発光（Ｔｓ：表示期間）させればよい。
【００８６】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【００８７】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【００８８】
（実施の形態２）
本実施の形態では、上記実施の形態１を用いて作製された表示装置について、表示装置を構成するディスプレイの構成について説明する。
【００８９】
表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。
【００９０】
ディスプレイの構成について、図５にブロック図を示す。図５において、ディスプレイ３００は、信号線駆動回路３０１と、走査線駆動回路３０２と、画素部３０３とによって構成されている。画素部３０３は、マトリクス状に画素が配置された構成となっている。
【００９１】
画素部３０３の各画素に、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。ここでは、上記実施の形態１で示した回路構成を用いて画素毎に３つのＴＦＴを配置し、各画素に発光素子設けたディスプレイについて説明する。
【００９２】
図６に、ディスプレイの画素部の構成を示す。画素部３１０には、信号線Ｓ１〜Ｓｘ、走査線Ｇ１〜Ｇｙ、電源線Ｖ１〜Ｖｘ、及び電位制御線Ｗ１〜Ｗｙが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素３１１は、スイッチング用トランジスタ１０１と、駆動用トランジスタ１０２と、交流用トランジスタ１０３と、発光素子１０４をそれぞれ有している。
【００９３】
なお、図６で示した画素３１１は図１と対応し、信号線Ｓ１〜Ｓｘのうちの１本Ｓ１と、走査線Ｇ１〜Ｇｙのうちの１本Ｇ１と、電源線Ｖ１〜Ｖｘのうちの１本Ｖ１と、電位制御線Ｗ１〜Ｗｘのうちの１本Ｗ１と、スイッチング用トランジスタ１０１と、駆動用トランジスタ１０２と、交流用トランジスタ１０３と、発光素子１０４とによって構成されている。
【００９４】
以上の構成と本発明を組み合わせることにより、発光素子の寿命を延ばすことを可能とし、Ｎ型トランジスタで構成された画素を用いることにより、安価な表示装置及びディスプレイを製造することが可能となる。
【００９５】
なお、本実施の形態では、実施の形態１で示した図１の回路構成を用いているが、これに限定されず、他の実施の形態及び実施例と組み合わせて実施することができる。
【００９６】
（実施の形態３）
（回路構成２）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【００９７】
図７に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ１０１）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。スイッチング用トランジスタ１０１、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。
【００９８】
図７に示すように、スイッチング用トランジスタ１０１のゲート電極は、走査線Ｇに接続されている。また、スイッチング用トランジスタ１０１のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のゲート電極に接続されている。そして、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。
【００９９】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極において、一方が駆動用トランジスタ１０２のゲート電極に接続され、もう一方が発光素子１０４の画素電極、及び駆動用トランジスタ１０２のソース電極もしくはドレイン電極に接続される。また、交流用トランジスタ１０３のゲート電極は電位制御線Ｗに接続される。
【０１００】
また、スイッチング用トランジスタ１０１が非選択状態（オフの状態）にある時、駆動用トランジスタ１０２のゲート容量によって駆動用トランジスタ１０２のゲート電位が保持される。なお、図７では容量素子を設けず、駆動用トランジスタ１０２のゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。
【０１０１】
ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０１０２】
よって、スイッチング用トランジスタ１０１に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、スイッチング用トランジスタ１０１は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０１０３】
さらに好ましい形態としては、スイッチング用トランジスタ１０１にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、スイッチング用トランジスタ１０１はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、スイッチング用トランジスタ１０１は信頼性が向上する。
【０１０４】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０１０５】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりもスイッチング用トランジスタ１０１の膜厚を薄くする良い。
【０１０６】
また、スイッチング用トランジスタ１０１をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０１０７】
特にスイッチング用トランジスタ１０１にオフ電流が流れてしまうと、駆動用トランジスタ１０２のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、スイッチング用トランジスタ１０１において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０１０８】
次に、図７の回路構成における動作について、図８を用いて説明する。
【０１０９】
まず図８（Ａ）の書き込み期間において、走査線Ｇが選択されると、走査線Ｇにゲート電極が接続されているスイッチング用トランジスタ１０１がオンの状態になる。そして、信号線Ｓに入力された映像信号の電位Ｖｓｉｇが、スイッチング用トランジスタ１０１を介して駆動用トランジスタ１０２のゲート電極に入力され、駆動用トランジスタ１０２のゲート容量によって、ゲート電位が保持される。
【０１１０】
また、電源線Ｖの電位Ｖｓｓ１は発光素子１０４の対向電極の電位Ｖｓｓと同じか、もしくはそれよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１を満たす）電位に設定されるため、発光素子１０４は発光されない。なお、電位Ｖｓｓとしては、例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。また、設定されるＶｓｓ１及びＶｓｓの電位差よって発光素子１０４に逆方向のバイアス電流が流れる。（ただし、Ｖｓｓ１とＶｓｓが同電位のときは流れない。）
【０１１１】
一方、この書き込み期間において、電位制御線Ｗの電位Ｖｓｓ２は、交流用トランジスタ１０３がオフの状態となるように低く設定される。
【０１１２】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への電流の供給は行なわれないため、発光素子１０４は発光されない。
【０１１３】
次に図８（Ｂ）の表示期間では、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にする。また、書き込み期間において書き込まれた映像信号の電位Ｖｓｉｇを駆動用トランジスタ１０２のゲート容量によって保持しているため、駆動用トランジスタ１０２はオンの状態となる。
【０１１４】
また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓを満たす）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０１１５】
一方、書き込み期間と同様に、電位制御線Ｗの電位Ｖｓｓ２は、交流用トランジスタ１０３がオフの状態となるように低く設定される。
【０１１６】
また、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への電流の供給は行なわれないため、表示期間においても、発光素子１０４への電流の供給は行われない。
【０１１７】
次いで、図８（Ｃ）の逆方向バイアス期間（非点灯期間）において、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にする。
【０１１８】
また、電源線Ｖの電位Ｖｓｓ３を発光素子１０４の対向電極の電位Ｖｓｓより低く設定する。つまり、Ｖｓｓ＞Ｖｓｓ３を満たすように電位を設定することにより、駆動用トランジスタ１０２がオンとなる場合において、電源線Ｖと接続される駆動用トランジスタ１０２の電極はソース電極となり、発光素子１０４の画素電極と接続される駆動用トランジスタ１０２の電極はドレイン電極となる。
【０１１９】
なお、表示期間における順方向のバイアス電流の電流値より、逆方向バイアス期間における逆方向のバイアス電流の電流値を大きくするため、Ｖｓｓ３とＶｓｓの電位差は、表示期間におけるＶｄｄ１とＶｓｓの電位差よりも大きくするとよい。これにより、逆方向のバイアス電流の電流値を大きくし、逆方向バイアス期間において発光素子１０４に大電流を流すことができる。
【０１２０】
さらに、電位制御線Ｗの電位Ｖｄｄ２を交流用トランジスタ１０３がオンの状態となるように高く設定する。それにより、駆動用トランジスタ１０２のゲート電極とドレイン電極とが同電位となり、駆動用トランジスタ１０２はオンの状態となる。よって、駆動用トランジスタ１０２に逆方向のバイアス電流が流れ、発光素子１０４にも逆方向のバイアス電流が流れる。つまり、発光素子１０４に逆方向の電圧が印加される。
【０１２１】
なお、本実施の形態では、発光素子１０４の対向電極の電位を固定電位としたが、これに限らない。例えば、発光素子１０４の対向電極の電位を変動させてもよいし、電源線Ｖの電位と発光素子１０４の対向電極の電位両方を変動させてもよい。
【０１２２】
次に、図７に示した画素を用いてデジタル時間階調方式で駆動する方法について、図９のタイミングチャートを用いて説明する。
【０１２３】
１フレーム期間Ｆ１は、図９に示すように、書き込み期間Ｔａ１、Ｔａ２、Ｔａ３、Ｔａ４と表示期間Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４を含む４つのサブフレーム期間ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４、及び逆方向バイアス期間（非点灯期間）ＢＦに時分割されている。発光するための信号を与えられた発光素子は、表示期間において発光状態となっている。各々のサブフレーム期間における表示期間の長さの比は、第１のサブフレーム期間Ｔａ１：第２のサブフレーム期間Ｔａ２：第３のサブフレーム期間Ｔａ３：第４のサブフレーム期間Ｔａ４＝２３：２２：２１：２０＝８：４：２：１となっている。これによって４ビット階調を表現することができる。但し、ビット数及び階調数はここに記すものに限定されず、例えば８つのサブフレーム期間を設け８ビット階調を行えるようにしてもよい。
【０１２４】
上記動作の書き込み期間、及び表示期間について、全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、逆方向の電圧を印加する期間（逆方向バイアス期間ＢＦ）を設け、１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆ１あたりで、発光素子１０４が発光したサブフレーム期間ＳＦ１〜ＳＦ４の表示期間の累計によって階調を表現する。つまり、１フレーム期間Ｆ１中の点灯時間の総和をもって階調を表現する。
【０１２５】
なお、サブフレーム期間ＳＦ１〜ＳＦ４をそれぞれ１フレーム内に連続させずに配置してもよい。また、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよいし、さらにその複数のサブフレーム期間をそれぞれ１フレーム内に連続させずに配置してもよい。なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。
【０１２６】
また、図２３のように、１フレーム期間Ｆ１の中の各サブフレーム期間ＳＦ１〜ＳＦ４において、それぞれの書き込み期間Ｔａ１〜Ｔａ４と同時に逆方向の電圧を印加させる動作を行ってもよい。すなわち図２３において、書き込み期間Ｔａ１〜Ｔａ４は、書き込み動作を行うと同時に逆方向の電圧を印加する動作を行う逆方向バイアス期間でもある。なお、図２３においては、４ビットのデジタル映像信号を用いて階調を表現する場合の例を示している。
【０１２７】
また図７の画素をアナログ方式で駆動させる場合、図１０のように、１フレーム期間Ｆ１の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間ＦＦと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間ＢＦを設ければよい。なお、順方向バイアス期間ＦＦは書き込み期間Ｔａ、表示期間Ｔｓに時分割され、順方向バイアス期間ＦＦにおいて各画素にアナログ映像信号を書き込み、発光素子１０４を発光または非発光させればよい。
【０１２８】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０１２９】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０１３０】
（実施の形態４）
（回路構成３）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【０１３１】
図１１に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（第１のスイッチング用トランジスタ１０５、第２のスイッチング用トランジスタ１０６）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。また、本実施の形態では、映像信号の電位を保持するため二つの電極を持つ容量素子１１２を設けているが、駆動用トランジスタ１０２のゲート容量などを用いて、駆動用トランジスタ１０２のゲート電位を保持できる場合は、容量素子１１２を省いても良い。第１のスイッチング用トランジスタ１０５、第２のスイッチング用トランジスタ１０６、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。
【０１３２】
図１１に示すように、第１のスイッチング用トランジスタ１０５のゲート電極は第２の走査線ＧＬ２に接続され、第１のスイッチング用トランジスタ１０５のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のソース電極もしくはドレイン電極に接続されている。また、第２のスイッチング用トランジスタ１０６のゲート電極は第１の走査線ＧＬ１に接続され、第２のスイッチング用トランジスタ１０６のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が駆動用トランジスタ１０２のゲート電極と容量素子１１２に接続されている。なお、信号線Ｓは電流源１１３と接続される。
【０１３３】
さらに、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極と容量素子１１２に接続されている。また、容量素子１１２の二つの電極は、一方が駆動用トランジスタ１０２のゲート電極と、もう一方が発光素子１０４の画素電極と接続される駆動用トランジスタ１０２のソース電極もしくはドレイン電極と接続されている。なお、駆動用トランジスタ１０２は飽和領域で動作するように設定されている。
【０１３４】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。また、交流用トランジスタ１０３のゲート電極は発光素子１０４の画素電極と接続される交流用トランジスタ１０３のソース電極もしくはドレイン電極と接続される。
【０１３５】
また、第１のスイッチング用トランジスタ１０５、及び第２のスイッチング用トランジスタ１０６が非選択状態（オフの状態）にある時、容量素子１１２は容量素子１１２の電極間の電位差を保持するため設けられている。なお、図１１では容量素子１１２を設ける構成としたが、駆動用トランジスタ１０２のゲート容量によってゲート電位を保持できる場合は、本発明はこの構成に限定されず、容量素子１１２を省いた構成にしても良い。
【０１３６】
さらに本実施の形態では、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくする。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また交流用トランジスタ１０３では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【０１３７】
ここで、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６はリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０１３８】
よって、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０１３９】
さらに好ましい形態としては、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６は信頼性が向上する。
【０１４０】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０１４１】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりも第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６の膜厚を薄くする良い。
【０１４２】
また、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０１４３】
特に第２のスイッチング用トランジスタ１０６にオフ電流が流れてしまうと、容量素子１１２は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、第２のスイッチング用トランジスタ１０６において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０１４４】
次に、図１１の回路構成における動作について、図１２を用いて説明する。
【０１４５】
まず図１２（Ａ）の書き込み期間において、第１の走査線ＧＬ１及び第２の走査線ＧＬ２が選択されると、第２の走査線ＧＬ２にゲート電極が接続されている第１のスイッチング用トランジスタ１０５と、第１の走査線ＧＬ１にゲート電極が接続される第２のスイッチング用トランジスタ１０６がオンの状態になる。また、このとき発光素子１０４を所定の輝度階調で発光動作させるために必要な所定の階調電流Ｉｄａｔａを電流源１１３から信号線Ｓに供給する。ここで、電流源１１３は信号線Ｓに階調電流Ｉｄａｔａを供給するための階調電位Ｖｄａｔａとして、発光素子１０４の対向電極の電位Ｖｓｓ及び電源線Ｖの電位Ｖｓｓ１よりも低い電位（つまり、Ｖｓｓ、Ｖｓｓ１＞Ｖｄａｔａ）を有するように設定する。なお、電位Ｖｓｓとしては例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。
【０１４６】
また、電源線Ｖの電位Ｖｓｓ１は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１）電位に設定され、第２のスイッチング用トランジスタ１０６を介して、電源線Ｖの電位Ｖｓｓ１が容量素子１１２及び駆動用トランジスタ１０２のゲート電極に入力される。それにより、容量素子１１２には電荷が蓄積され、容量素子１１２に電荷が充電されると電圧成分（保持電圧）が保持され、駆動用トランジスタ１０２はオンの状態となる。また、電源線Ｖと接続される駆動用トランジスタ１０２の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、駆動用トランジスタ１０２を介して階調電流Ｉｄａｔａに基づいた書き込み電流Ｉｄｔが供給される。
【０１４７】
以上により、電流源１１３によって設定された階調電流Ｉｄａｔａに基づいて、駆動用トランジスタ１０２及び第１のスイッチング用トランジスタ１０５のドレイン電流として、Ｉｄｔが流れ、容量素子１１２に両電極間の電位差に対応する電荷が蓄積され、電圧成分（保持電圧）が保持される。なお、このとき発光素子１０４の対向電極の電位Ｖｓｓよりも低電位の階調電位Ｖｄａｔａに基づいて書き込み電流Ｉｄｔが流れることにより、ノードＮ１の電位は低くなるため、発光素子１０４には逆方向のバイアス電流が流れる。よって、書き込み期間において、発光素子１０４は発光されない。
【０１４８】
また、この書き込み期間において、上記書き込み電流ＩｄｔによりノードＮ１の電位は低くなるため、電源線Ｖの電位Ｖｓｓ１はノードＮ１に印加される電位より高くなる。よって、電源線Ｖと接続される交流用トランジスタ１０３の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、該ソース電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオフの状態となる。
【０１４９】
なお、書き込み期間において、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオンになる場合について説明したが、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、発光素子１０４は発光されない。
【０１５０】
次に図１２（Ｂ）の表示期間では、第１の走査線ＧＬ１及び第２の走査線ＧＬ２の電位を制御することで第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をオフの状態にし、書き込み期間において蓄積された電荷（保持電圧）、すなわち容量素子１１２の両電極間の電位差を保持しているため、駆動用トランジスタ１０２はオンの状態となる。また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（Ｖｄｄ１＞Ｖｓｓ）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０１５１】
一方、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高く設定されるため、電源線Ｖと接続される交流用トランジスタ１０３の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、該ソース電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオフの状態となる。
【０１５２】
また、書き込み期間において、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオンになる場合について説明したが、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子１０４への電流の供給は行われない。
【０１５３】
次いで、図１２（Ｃ）の逆方向バイアス期間（非点灯期間）において、第１の走査線ＧＬ１及び第２の走査線ＧＬ２の電位を制御することで第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をオフの状態にする。
【０１５４】
また、電源線Ｖの電位Ｖｓｓ２を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ２）電位に設定することにより、電源線Ｖと接続される交流用トランジスタ１０３の電極はソース電極となり、もう一方の電極はドレイン電極となる。従って、該ドレイン電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオンの状態となる。よって、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、及び交流用トランジスタ１０３において、逆方向のバイアス電流が流れる。
【０１５５】
なお、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオンの状態となる場合、逆バイアス期間においても、書き込み電流Ｉｄｔに基づいて容量素子１１２の両電極間の電位差が保持されているため、駆動用トランジスタはオンの状態となる。それにより、駆動用トランジスタ１０２に逆方向のバイアス電流が流れる。しかし、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくすることで、交流用トランジスタ１０３に流れる電流値に比べて、駆動用トランジスタ１０２に流れる電流値は小さくなる。勿論、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオフの状態となる場合は、駆動用トランジスタ１０２に電流は供給されない。
【０１５６】
また、逆方向バイアス期間におけるＶｓｓ２とＶｓｓの電位差を、表示期間におけるＶｄｄ１とＶｓｓの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間においてさらに発光素子１０４に大電流を流すことができる。
【０１５７】
また、上記回路構成の他に、第２の走査線ＧＬ２を設けず、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６のゲート電極を走査線Ｇに接続する構成としてもよい。図１３にその構成を示す。走査線Ｇを一つで構成することで、配線の本数を減らすことができ、画素の開口率を上げることができる。また動作については、上記回路構成の動作における第１の走査線ＧＬ１と第２の走査線ＧＬ２との動作を走査線Ｇで行う他は同じ動作であるため、ここでは省略する。
【０１５８】
次に、図１１に示した画素を用いてアナログ時間階調方式で駆動する階調方法について、図１４のタイミングチャートを用いて説明する。
【０１５９】
図１４（Ａ）のように、１フレーム期間Ｆ１の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間ＦＦと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間ＢＦを設ける。なお、順方向バイアス期間ＦＦは書き込み期間Ｔａ、表示期間Ｔｓに時分割され、順方向バイアス期間ＦＦにおいて各画素にアナログ映像信号を書き込み、発光素子１０４を発光または非発光させればよい。
【０１６０】
図１４（Ｂ）に示すのは、任意の行（ｉ行目）におけるタイミングチャートである。
【０１６１】
画素への信号書き込み期間Ｔａ（ｉ）には、信号線Ｓと接続される電流源１１３にアナログ信号の電位、つまり階調電位Ｖｄａｔａが設定される。この階調電位Ｖｄａｔａが映像信号に相当する。そして、画素へ映像信号を書き込む際には、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にハイレベルの電位が印加され、第２のスイッチング用トランジスタ１０６及び第１のスイッチング用トランジスタ１０５をオンさせる。また、電源線Ｖの電位にローレベルの電位Ｖｓｓ１が印加される。ここで、電源線Ｖの電位Ｖｓｓ１は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１）電位に設定される。
【０１６２】
次に、表示期間Ｔｓ（ｉ）では、、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にローレベルの電位が印加され、電源線Ｖの電位にはハイレベルの電位Ｖｄｄ１が印加される。ここで、電源線Ｖの電位Ｖｄｄ１は、発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓ）電位に設定され、発光素子１０４は発光する。
【０１６３】
逆方向バイアス期間ＢＦでは、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にローレベルの電位が維持され、電源線Ｖの電位にはローレベルの電位Ｖｓｓ２が印加される。ここで、電源線Ｖの電位Ｖｓｓ２は、発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ２）電位に設定される。このような逆方向バイアス期間を設けることで、発光素子に逆方向の電圧を印加し、該発光素子の初期不良や進行性不良を抑制して電界発光層の劣化による輝度の低下を防ぐことができる。
【０１６４】
また図１１の画素をデジタル時間階調方式で駆動させる場合、図１５に示すように、１フレーム期間Ｆ１は、書き込み期間Ｔａ１、Ｔａ２、Ｔａ３、Ｔａ４と表示期間Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４を含む４つのサブフレーム期間ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４、及び逆方向バイアス期間（非点灯期間）ＢＦに時分割される。書き込み期間において、発光するための信号を与えられた発光素子は、表示期間において発光状態となる。書き込み期間、表示期間が交互に行われた後、逆方向バイアス期間が行われる。
【０１６５】
また、本実施の形態では、４ビット階調を表現されるが、ビット数及び階調数はここに記すものに限定されず、例えば８つのサブフレーム期間を設け８ビット階調を行えるようにしてもよい。さらに、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成し、１フレーム内に連続させずに配置してもよい。なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。
【０１６６】
以上により、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０１６７】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０１６８】
（実施の形態５）
（回路構成４）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【０１６９】
図１６に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（第１のスイッチング用トランジスタ１０５、第２のスイッチング用トランジスタ１０６）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。また、本実施の形態では、映像信号の電位を保持するため二つの電極を持つ容量素子１１２を設けているが、駆動用トランジスタ１０２のゲート容量などを用いて、駆動用トランジスタ１０２のゲート電位を保持できる場合は、容量素子１１２を省いても良い。第１のスイッチング用トランジスタ１０５、第２のスイッチング用トランジスタ１０６、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。
【０１７０】
図１６に示すように、第１のスイッチング用トランジスタ１０５のゲート電極は第２の走査線ＧＬ２に接続され、第１のスイッチング用トランジスタ１０５のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のソース電極もしくはドレイン電極に接続されている。また、第２のスイッチング用トランジスタ１０６のゲート電極は第１の走査線ＧＬ１に接続され、第２のスイッチング用トランジスタ１０６のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が駆動用トランジスタ１０２のゲート電極と容量素子１１２に接続されている。なお、信号線Ｓは電流源１１３と接続される。
【０１７１】
さらに、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極と容量素子１１２に接続されている。また、容量素子１１２の二つの電極は、一方が駆動用トランジスタ１０２のゲート電極と、もう一方が発光素子１０４の画素電極と接続される駆動用トランジスタ１０２のソース電極もしくはドレイン電極と接続されている。なお、駆動用トランジスタ１０２は飽和領域で動作するように設定されている。
【０１７２】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極は、一方が発光素子１０４の画素電極に、もう一方が電位制御線Ｗに接続されている。また、交流用トランジスタ１０３のゲート電極は電位制御線Ｗと接続される交流用トランジスタ１０３のソース電極もしくはドレイン電極と接続される。
【０１７３】
また、第１のスイッチング用トランジスタ１０５、及び第２のスイッチング用トランジスタ１０６が非選択状態（オフの状態）にある時、容量素子１１２は容量素子１１２の電極間の電位差を保持するため設けられている。なお、図１６では容量素子１１２を設ける構成としたが、駆動用トランジスタ１０２のゲート容量によってゲート電位を保持できる場合は、本発明はこの構成に限定されず、容量素子を省いた構成にしても良い。
【０１７４】
さらに本実施の形態では、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくする。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また交流用トランジスタ１０３では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【０１７５】
ここで、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６はリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０１７６】
よって、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０１７７】
さらに好ましい形態としては、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６は信頼性が向上する。
【０１７８】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０１７９】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりも第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６の膜厚を薄くする良い。
【０１８０】
また、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０１８１】
特に第２のスイッチング用トランジスタ１０６にオフ電流が流れてしまうと、容量素子１１２は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、第２のスイッチング用トランジスタ１０６において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０１８２】
次に、図１６の回路構成における動作について、図１７を用いて説明する。
【０１８３】
まず図１７（Ａ）の書き込み期間において、第１の走査線ＧＬ１及び第２の走査線ＧＬ２が選択されると、第２の走査線ＧＬ２にゲート電極が接続されている第１のスイッチング用トランジスタ１０５、及び第１の走査線ＧＬ１にゲート電極が接続される第２のスイッチング用トランジスタ１０６がオンの状態になる。また、このとき発光素子１０４を所定の輝度階調で発光動作させるために必要な所定の階調電流Ｉｄａｔａを電流源１１３から信号線Ｓに供給する。ここで、電流源１１３は信号線Ｓに階調電流Ｉｄａｔａを供給するための階調電位Ｖｄａｔａとして、発光素子１０４の対向電極の電位Ｖｓｓ及び電源線Ｖの電位Ｖｓｓ１よりも低い電位（つまり、Ｖｓｓ、Ｖｓｓ１＞Ｖｄａｔａ）を有するように設定する。なお、電位Ｖｓｓとしては例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。
【０１８４】
また、電源線Ｖの電位Ｖｓｓ１は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１）電位に設定され、第２のスイッチング用トランジスタ１０６を介して、電源線Ｖの電位Ｖｓｓ１が容量素子１１２及び駆動用トランジスタ１０２のゲート電極に入力される。それにより、容量素子１１２には電荷が蓄積され、容量素子１１２に電荷が充電されると電圧成分（保持電圧）が保持され、駆動用トランジスタ１０２はオンの状態となる。また、電源線Ｖと接続される駆動用トランジスタ１０２の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、駆動用トランジスタ１０２を介して階調電流Ｉｄａｔａに基づいた書き込み電流Ｉｄｔが供給される。
【０１８５】
以上により、電流源１１３によって設定された階調電流Ｉｄａｔａにより、駆動用トランジスタ１０２及び第１のスイッチング用トランジスタ１０５のドレイン電流として、Ｉｄｔが流れ、容量素子１１２に両電極間の電位差に対応する電荷が蓄積され、電圧成分（保持電圧）が保持される。なお、このとき発光素子１０４の対向電極の電位Ｖｓｓよりも低電位の階調電位Ｖｄａｔａに基づいて書き込み電流Ｉｄｔが流れることにより、ノードＮ１の電位は低くなるため、発光素子１０４には逆方向のバイアス電流が流れる。よって、書き込み期間において、発光素子１０４は発光されない。
【０１８６】
一方、この書き込み期間において、電位制御線Ｗの電位Ｖｄｄ３は発光素子１０４の対向電極の電位Ｖｓｓより高い（つまり、Ｖｄｄ３＞Ｖｓｓ）電位に設定される。よって、電位制御線Ｗと接続される交流用トランジスタ１０３の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、該ソース電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオフの状態となる。
【０１８７】
なお、書き込み期間において、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオンになる場合について説明したが、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、発光素子１０４は発光されない。
【０１８８】
次に図１７（Ｂ）の表示期間では、第１の走査線ＧＬ１及び第２の走査線ＧＬ２の電位を制御することで第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をオフの状態にし、書き込み期間において蓄積された電荷（保持電圧）、すなわち容量素子１１２の両電極間の電位差を保持しているため、駆動用トランジスタ１０２はオンの状態となる。また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（Ｖｄｄ１＞Ｖｓｓ）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０１８９】
一方、書き込み期間と同様に、電位制御線Ｗの電位Ｖｄｄ３は発光素子１０４の対向電極の電位Ｖｓｓより高い電位に設定されている。よって、電位制御線Ｗと接続される交流用トランジスタ１０３の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、該ソース電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオフの状態となる。
【０１９０】
また、書き込み期間において、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオンになる場合について説明したが、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子１０４への電流の供給は行われない。
【０１９１】
次いで、図１７（Ｃ）の逆方向バイアス期間（非点灯期間）において、第１の走査線ＧＬ１及び第２の走査線ＧＬ２の電位を制御することで第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をオフの状態にする。
【０１９２】
また、電位制御線Ｗの電位Ｖｓｓ３を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ３）電位に設定することにより、電位制御線Ｗと接続される交流用トランジスタ１０３の電極はソース電極となり、もう一方の電極はドレイン電極となる。従って、該ドレイン電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオンの状態となる。よって、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、及び交流用トランジスタ１０３において、逆方向のバイアス電流が流れる。
【０１９３】
一方、電源線Ｖの電位Ｖｓｓ２は発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ２）電位に設定する。また、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオンの状態となる場合、逆バイアス期間においても、書き込み電流Ｉｄｔに基づいて容量素子１１２の両電極間の電位差が保持されているため、駆動用トランジスタはオンの状態となる。
【０１９４】
それにより、電源線Ｖの電位Ｖｓｓ２に設定する電位によって駆動用トランジスタ１０２に逆方向のバイアス電流が流れる。（なお、設定する電位Ｖｓｓ２がＶｓｓと同電位のときは流れない）。しかし、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくすることで、交流用トランジスタ１０３に流れる電流値に比べて、駆動用トランジスタ１０２に流れる電流値は小さくなる。勿論、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオフの状態となる場合は、駆動用トランジスタ１０２に電流は供給されない。
【０１９５】
また、逆方向バイアス期間における電位制御線Ｗの電位Ｖｓｓ３と発光素子１０４の対向電極の電位Ｖｓｓとの電位差を、表示期間における電源線Ｖの電位Ｖｄｄ１と発光素子１０４の対向電極の電位Ｖｓｓとの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間においてさらに発光素子１０４に大電流を流すことができる。
【０１９６】
また、上記回路構成の他に、第２の走査線ＧＬ２を設けず、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６のゲート電極を走査線Ｇに接続する構成としてもよい。図１８にその構成を示す。走査線Ｇを一つで構成することで、配線の本数を減らすことができ、画素の開口率を上げることができる。また動作については、上記回路構成の動作における第１の走査線ＧＬ１と第２の走査線ＧＬ２との動作を走査線Ｇで行う他は同じ動作であるため、ここでは省略する。
【０１９７】
次に、図１６に示した画素を用いてアナログ時間階調方式で駆動する階調方法について、図１９のタイミングチャートを用いて説明する。
【０１９８】
図１９（Ａ）のように、１フレーム期間Ｆ１の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間ＦＦと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間ＢＦを設ける。なお、順方向バイアス期間ＦＦは書き込み期間Ｔａ、表示期間Ｔｓに時分割され、順方向バイアス期間ＦＦにおいて各画素にアナログ映像信号を書き込み、発光素子１０４を発光または非発光させればよい。
【０１９９】
図１９（Ｂ）に示すのは、任意の行（ｉ行目）におけるタイミングチャートである。
【０２００】
画素への信号書き込み期間Ｔａ（ｉ）には、信号線Ｓと接続される電流源１１３にアナログ信号の電位、つまり階調電位Ｖｄａｔａが設定される。この階調電位Ｖｄａｔａが映像信号に相当する。そして、画素へ映像信号を書き込む際には、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にハイレベルの電位が印加され、第２のスイッチング用トランジスタ１０６及び第１のスイッチング用トランジスタ１０５をオンさせる。また、電源線Ｖの電位にローレベルの電位Ｖｓｓ１が印加され、電位制御線Ｗの電位にハイレベルの電位Ｖｄｄ３が印加される。ここで、電源線Ｖの電位Ｖｓｓ１は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１）電位に設定される。また、電位制御線Ｗの電位Ｖｄｄ３は、発光素子１０４の対向電極の電位Ｖｓｓより高い（つまり、Ｖｄｄ３＞Ｖｓｓ）電位に設定される。
【０２０１】
次に、表示期間Ｔｓ（ｉ）では、、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にローレベルの電位が印加され、電源線Ｖの電位にはハイレベルの電位Ｖｄｄ１が印加される。また、電位制御線Ｗの電位はハイレベルの電位Ｖｄｄ３に維持される。ここで、電源線Ｖの電位Ｖｄｄ１は、発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓ）電位に設定され、発光素子１０４は発光する。また、電位制御線Ｗの電位Ｖｄｄ３は、発光素子１０４の対向電極の電位Ｖｓｓより高い（つまり、Ｖｄｄ３＞Ｖｓｓ）電位に設定される。
【０２０２】
逆方向バイアス期間ＢＦでは、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にローレベルの電位が維持され、電源線Ｖの電位にはローレベルの電位Ｖｓｓ２が印加され、電位制御線Ｗの電位にはローレベルの電位Ｖｓｓ３が印加される。ここで、電源線Ｖの電位Ｖｓｓ２は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ２）電位に設定される。また、電位制御線Ｗの電位Ｖｓｓ３は発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ３）電位に設定される。このような逆方向バイアス期間を設けることで、発光素子に逆方向の電圧を印加し、該発光素子の初期不良や進行性不良を抑制して電界発光層の劣化による輝度の低下を防ぐことができる。
【０２０３】
なお、電源線Ｖの電位において、書き込み期間の電位Ｖｓｓ１と逆方向バイアス期間の電位Ｖｓｓ２は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低ければ同電位でもよいし、異なる電位としてもよい。
【０２０４】
また図１６の画素をデジタル時間階調方式で駆動させる場合、図２０に示すように、１フレーム期間Ｆ１は、書き込み期間Ｔａ１、Ｔａ２、Ｔａ３、Ｔａ４と表示期間Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４を含む４つのサブフレーム期間ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４、及び逆方向バイアス期間（非点灯期間）ＢＦに時分割される。書き込み期間において、発光するための信号を与えられた発光素子は、表示期間において発光状態となる。書き込み期間、表示期間が交互に行われた後、逆方向バイアス期間が行われる。
【０２０５】
また、本実施の形態では、４ビット階調を表現されるが、ビット数及び階調数はここに記すものに限定されず、例えば８つのサブフレーム期間を設け８ビット階調を行えるようにしてもよい。さらに、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成し、１フレーム内に連続させずに配置してもよい。なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。
【０２０６】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０２０７】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０２０８】
（実施の形態６）
（回路構成５）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【０２０９】
図２１に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ１０１）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。スイッチング用トランジスタ１０１、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。
【０２１０】
図２１に示すように、スイッチング用トランジスタ１０１のゲート電極は、走査線Ｇに接続されている。また、スイッチング用トランジスタ１０１のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のゲート電極に接続されている。そして、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。
【０２１１】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。また、交流用トランジスタ１０３のゲート電極は配線１１０と接続される。
【０２１２】
なお、本実施の形態では、配線１１０と発光素子１０４の対向電極とを接続した場合の動作について説明する。配線１１０と発光素子１０４の対向電極とを接続することにより、消費電力の低減を図ることができる。また、発光素子１０４の対向電極と配線１１０とが接することにより、配線１１０が発光素子１０４の対向電極の補助電極として機能し、発光素子１０４の対向電極を低抵抗化する。そして、発光素子１０４の対向電極の膜厚を薄くすることができ、発光素子１０４の対向電極および配線１１０の透過率を高くすることができる。したがって、発光素子１０４から得られる光を上面から取り出す上面射出構造において、より高い輝度を得ることができる。なお、場合によっては、配線１１０と発光素子１０４と接続しない構成としてもよい。
【０２１３】
また、スイッチング用トランジスタ１０１が非選択状態（オフの状態）にある時、駆動用トランジスタ１０２のゲート容量によって、駆動用トランジスタ１０２のゲート電位を保持させる。なお、図２１では容量素子を設けず、駆動用トランジスタのゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。
【０２１４】
さらに本実施の形態では、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくする。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また交流用トランジスタ１０３では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【０２１５】
ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０２１６】
よって、スイッチング用トランジスタ１０１に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、スイッチング用トランジスタ１０１は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０２１７】
さらに好ましい形態としては、スイッチング用トランジスタ１０１にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、スイッチング用トランジスタ１０１はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、スイッチング用トランジスタ１０１は信頼性が向上する。
【０２１８】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０２１９】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりもスイッチング用トランジスタ１０１の膜厚を薄くする良い。
【０２２０】
また、スイッチング用トランジスタ１０１をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０２２１】
特にスイッチング用トランジスタ１０１にオフ電流が流れてしまうと、駆動用トランジスタ１０２のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、スイッチング用トランジスタ１０１において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０２２２】
次に、図２１の回路構成における動作について、図２２を用いて説明する。
【０２２３】
まず図２２（Ａ）の書き込み期間において、走査線Ｇが選択されると、走査線Ｇにゲート電極が接続されているスイッチング用トランジスタ１０１がオンの状態になる。そして、信号線Ｓに入力された映像信号の電位Ｖｓｉｇが、スイッチング用トランジスタ１０１を介して駆動用トランジスタ１０２のゲート電極に入力され、駆動用トランジスタ１０２のゲート容量によって、駆動用トランジスタ１０２のゲート電位が保持される。
【０２２４】
また、電源線Ｖの電位Ｖｓｓ１は発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１を満たす）電位に設定されるため、発光素子１０４は発光されない。なお、電位Ｖｓｓとしては、例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。また、設定されるＶｓｓ１及びＶｓｓの電位差よって発光素子１０４に逆方向のバイアス電流が流れる。（ただし、Ｖｓｓ１とＶｓｓが同電位のときは流れない。）
【０２２５】
また、交流用トランジスタ１０３のゲート電極と接続される配線１１０の電位は、発光素子１０４の対向電極と接続されることにより、発光素子１０４の対向電極の電位Ｖｓｓと同電位となるため、配線１１０の電位はＶｓｓとなり、電源線Ｖの電位Ｖｓｓ１と同じか、それよりも高い電位となる。
【０２２６】
よって、Ｖｓｓ１がＶｓｓよりも低い電位となる場合は、電源線Ｖと接続される交流用トランジスタ１０３の電極はソース電極となり、交流用トランジスタ１０３のソース電極の電位はゲート電極の電位よりも低い電位となるため、交流用トランジスタ１０３はオンの状態となり、発光素子１０４に逆方向のバイアス電流が流れる。また、Ｖｓｓ１とＶｓｓが同電位の場合、交流用トランジスタはオフの状態となり、発光素子１０４には電流は流れない。よって、Ｖｓｓ１はＶｓｓよりも低い電位であっても、またＶｓｓと同じ電位であっても、書き込み期間において、発光素子１０４は発光されない。
【０２２７】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、発光素子１０４は発光されない。
【０２２８】
次に図２２（Ｂ）の表示期間では、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にし、書き込み期間において書き込まれた映像信号の電位Ｖｓｉｇを駆動用トランジスタ１０２のゲート容量によって保持しているため、駆動用トランジスタ１０２はオンの状態となる。
【０２２９】
また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓを満たす）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０２３０】
一方、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高く電位に設定されるため、交流用トランジスタ１０３のゲート電極と接続される配線１１０の電位Ｖｓｓは、電源線Ｖの電位Ｖｄｄ１よりも低い電位となる。また、電源線Ｖと接続される交流用トランジスタ１０３の電極はドレイン電極となり、交流用トランジスタ１０３のドレイン電極はゲート電極の電位よりも高い電位となるため、交流用トランジスタ１０３はオフの状態となる。
【０２３１】
また、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子１０４への順方向のバイアス電流の供給は行われない。
【０２３２】
次いで、図２２（Ｃ）の逆方向バイアス期間（非点灯期間）において、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態する。
【０２３３】
また、電源線Ｖの電位Ｖｓｓ１’を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ１’を満たす）電位に設定する。それにより、電源線Ｖと接続される交流用トランジスタ１０３の電極はソース電極となり、交流用トランジスタのゲート電極の電位はソース電極よりも高い電位となるため、交流用トランジスタ１０３はオンの状態となる。よって、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、及び交流用トランジスタ１０３において、逆方向のバイアス電流が流れる。
【０２３４】
なお、書き込み期間及び表示期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンの状態となる場合、逆バイアス期間においても、映像信号の電位Ｖｓｉｇをゲート容量が保持しているため、駆動用トランジスタ１０２はオンの状態となる。それにより、駆動用トランジスタ１０２に逆方向のバイアス電流が流れる。しかし、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくすることで、交流用トランジスタ１０３に流れる電流値に比べて、駆動用トランジスタ１０２に流れる電流値は小さくなる。勿論、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオフの状態となる場合は、駆動用トランジスタ１０２に電流は供給されない。
【０２３５】
また、逆方向バイアス期間におけるＶｓｓ１’とＶｓｓの電位差を、表示期間におけるＶｄｄ１とＶｓｓの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値を大きくし、逆方向バイアス期間においてさらに発光素子１０４に大電流を流すことができる。
【０２３６】
また、本実施の形態では、電源線Ｖの電位を変動させて動作の説明を行ったが、これに限らない。例えば、発光素子１０４の対向電極の電位（つまり、交流用トランジスタ１０３のゲート電極と接続される配線１１０の電位）を変動させてもよいし、電源線Ｖの電位と発光素子１０４の対向電極の電位両方を変動させてもよい。
【０２３７】
次に、図２１に示した画素を用いてデジタル時間階調方式で駆動する方法は、図９、図１０及び図２３のタイミングチャートに従う。なお、実施の形態３で図９、図１０及び図２３の説明した内容と同様になるのでここでは説明を省略する。
【０２３８】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０２３９】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０２４０】
（実施の形態７）
（回路構成６）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【０２４１】
図２４に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ１０１）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（第１の交流用トランジスタ１０７、第２の交流用トランジスタ１０８）とを有している。スイッチング用トランジスタ１０１、駆動用トランジスタ１０２、第１の交流用トランジスタ１０７、及び第２の交流用トランジスタ１０８は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。
【０２４２】
図２４に示すように、スイッチング用トランジスタ１０１のゲート電極は、走査線Ｇに接続されている。また、スイッチング用トランジスタ１０１のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のゲート電極に接続されている。そして、駆動用トランジスタ１０２のソース電極もしくはドレイン電極の一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。
【０２４３】
また、本実施の形態では、第１の交流用トランジスタ１０７のソース電極もしくはドレイン電極は、一方が駆動用トランジスタ１０２のゲート電極に、もう一方が発光素子１０４の画素電極、及び駆動用トランジスタ１０２のソース電極もしくはドレイン電極と接続されている。また、第１の交流用トランジスタ１０７のゲート電極は第２の電位制御線ＸＬに接続される。さらに、第２の交流用トランジスタ１０８のソース電極もしくはドレイン電極は、一方が第１の電位制御線ＷＬに、もう一方が発光素子１０４の画素電極に接続される。また、第２の交流用トランジスタ１０８のゲート電極は、発光素子１０４の画素電極と接続される第２の交流用トランジスタ１０８のソース電極もしくはドレイン電極に接続される。
【０２４４】
また、スイッチング用トランジスタ１０１が非選択状態（オフの状態）にある時、駆動用トランジスタ１０２のゲート容量によって駆動用トランジスタ１０２のゲート電位が保持される。なお、図２４では容量素子を設けず、駆動用トランジスタのゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。
【０２４５】
さらに、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、第２の交流用トランジスタ１０８のＬ／Ｗよりも大きしてもよい。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また第２の交流用トランジスタ１０８では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【０２４６】
ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０２４７】
よって、スイッチング用トランジスタ１０１に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、スイッチング用トランジスタ１０１は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０２４８】
さらに好ましい形態としては、スイッチング用トランジスタ１０１にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、スイッチング用トランジスタ１０１はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、スイッチング用トランジスタ１０１は信頼性が向上する。
【０２４９】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０２５０】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりもスイッチング用トランジスタ１０１の膜厚を薄くする良い。
【０２５１】
また、スイッチング用トランジスタ１０１をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０２５２】
特にスイッチング用トランジスタ１０１にオフ電流が流れてしまうと、駆動用トランジスタ１０２のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、スイッチング用トランジスタ１０１において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０２５３】
次に、図２４の回路構成における動作について、図２５を用いて説明する。
【０２５４】
まず図２５（Ａ）の書き込み期間において、走査線Ｇが選択されると、走査線Ｇにゲート電極が接続されているスイッチング用トランジスタ１０１がオンの状態になる。そして、信号線Ｓに入力された映像信号の電位Ｖｓｉｇが、スイッチング用トランジスタ１０１を介して駆動用トランジスタ１０２のゲート電極に入力され、駆動用トランジスタ１０２のゲート容量によってゲート電位が保持される。
【０２５５】
また、電源線Ｖの電位Ｖｓｓ１は発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１を満たす）電位に設定されるため、発光素子１０４は発光されない。なお、電位Ｖｓｓとしては、例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。また、設定されるＶｓｓ１及びＶｓｓの電位差よって発光素子１０４に逆方向のバイアス電流が流れる。（ただし、Ｖｓｓ１とＶｓｓが同電位のときは流れない。）
【０２５６】
一方、この書き込み期間において、第２の電位制御線ＸＬの電位Ｖｓｓ３は、第１の交流用トランジスタ１０７がオフの状態となるように低く設定される。また、第１の電位制御線ＷＬの電位Ｖｄｄ２は、発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ２＞Ｖｓｓを満たす）電位に設定されるため、第１の電位制御線ＷＬと接続される第２の交流用トランジスタ１０８の電極はドレイン電極となり、発光素子１０４の画素電極と接続される第２の交流用トランジスタ１０８の電極はソース電極となる。さらに、該ソース電極と、第２の交流用トランジスタ１０８のゲート電極とが接続されるため、第２の交流用トランジスタ１０８はオフの状態となる。
【０２５７】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への電流の供給は行なわれないため、発光素子１０４は発光されない。
【０２５８】
次に図２５（Ｂ）の表示期間では、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にする。また、書き込み期間において書き込まれた映像信号の電位Ｖｓｉｇを駆動用トランジスタ１０２のゲート容量によって保持しているため、駆動用トランジスタ１０２はオンの状態となる。また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓを満たす）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０２５９】
一方、書き込み期間と同様に、第２の電位制御線ＸＬの電位Ｖｓｓ３は、第１の交流用トランジスタ１０７がオフの状態となるように低く設定される。また、第１の電位制御線ＷＬの電位Ｖｄｄ２は、発光素子１０４の対向電極の電位よりも高い（つまり、Ｖｄｄ２＞Ｖｓｓを満たす）電位に設定されるため、第１の電位制御線ＷＬと接続される第２の交流用トランジスタ１０８の電極はドレイン電極となり、発光素子１０４の画素電極と接続される第２の交流用トランジスタ１０８の電極はソース電極となる。さらに、該ソース電極と、第２の交流用トランジスタ１０８のゲート電極とが接続されるため、表示期間においても、第２の交流用トランジスタ１０８はオフの状態となる。
【０２６０】
また、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への電流の供給は行なわれないため、表示期間においても、発光素子１０４への電流の供給は行われない。
【０２６１】
次いで、図２５（Ｃ）の逆方向バイアス期間（非点灯期間）において、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にする。
【０２６２】
また、電源線Ｖの電位Ｖｓｓ１’を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ１’を満たすように）電位に設定する。その状態で、駆動用トランジスタ１０２がオンとなる場合において、電源線Ｖと接続される駆動用トランジスタ１０２の電極はソース電極となり、発光素子１０４の画素電極と接続される駆動用トランジスタ１０２の電極はドレイン電極となる。
【０２６３】
さらに、第２の電位制御線ＸＬの電位Ｖｄｄ３を第１の交流用トランジスタ１０７がオンの状態となるように高く設定する。それにより、駆動用トランジスタ１０２のゲート電極とドレイン電極とが同電位となり、駆動用トランジスタ１０２はオンの状態となる。
【０２６４】
また、第１の電位制御線ＷＬの電位Ｖｓｓ２を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ２を満たすように）電位に設定することにより、第１の電位制御線ＷＬと接続される第２の交流用トランジスタ１０８の電極はソース電極となり、発光素子１０４の画素電極と接続される電極はドレイン電極となる。さらに、該ドレイン電極と第２の交流用トランジスタ１０８のゲート電極とが接続されるため、第２の交流用トランジスタ１０８はオンの状態となる。
【０２６５】
よって、二つの交流用トランジスタにより、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、駆動用トランジスタ１０２及び第２の交流用トランジスタ１０８において、逆方向のバイアス電流が流れる。
【０２６６】
なお、前述したように駆動用トランジスタ１０２のＬ／Ｗを、第２の交流用トランジスタ１０８のＬ／Ｗよりも大きくすることで、第２の交流用トランジスタ１０８に流れる電流を駆動用トランジスタ１０２に流れる電流に比べて大きくすることができる。つまり、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間において発光素子１０４に大きな電流を流すことができる。
【０２６７】
また、逆方向バイアス期間におけるＶｓｓ１’とＶｓｓの電位差を、表示期間におけるＶｄｄ１とＶｓｓの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間において発光素子１０４に大電流を流すことができる。
【０２６８】
なお、本実施の形態では、発光素子１０４の対向電極の電位を固定電位としたが、これに限らない。例えば、発光素子１０４の対向電極の電位を変動させてもよいし、電源線Ｖの電位と発光素子１０４の対向電極の電位両方を変動させてもよい。
【０２６９】
次に、図２４に示した画素を用いてデジタル時間階調方式で駆動する方法は、図９、図１０及び図２３のタイミングチャートに従う。なお、実施の形態３で図９、図１０及び図２３の説明した内容と同様になるのでここでは説明を省略する。
【０２７０】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０２７１】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０２７２】
（実施の形態８）
（回路構成７）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【０２７３】
図２６に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ１０１）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。スイッチング用トランジスタ１０１、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。
【０２７４】
図２６に示すように、スイッチング用トランジスタ１０１のゲート電極は、走査線Ｇに接続されている。また、スイッチング用トランジスタ１０１のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のゲート電極に接続されている。そして、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。
【０２７５】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続される。また、交流用トランジスタ１０３のゲート電極は、発光素子１０４の画素電極と接続される交流用トランジスタ１０３のソース電極もしくはドレイン電極と接続される。
【０２７６】
また、スイッチング用トランジスタ１０１が非選択状態（オフの状態）にある時、駆動用トランジスタ１０２のゲート容量によって駆動用トランジスタ１０２のゲート電位が保持される。なお、図２６では容量素子を設けず、駆動用トランジスタのゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。
【０２７７】
さらに本実施の形態では、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくする。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また交流用トランジスタ１０３では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【０２７８】
ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０２７９】
よって、スイッチング用トランジスタ１０１に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、スイッチング用トランジスタ１０１は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０２８０】
さらに好ましい形態としては、スイッチング用トランジスタ１０１にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、スイッチング用トランジスタ１０１はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、スイッチング用トランジスタ１０１は信頼性が向上する。
【０２８１】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０２８２】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりもスイッチング用トランジスタ１０１の膜厚を薄くする良い。
【０２８３】
また、スイッチング用トランジスタ１０１をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０２８４】
特にスイッチング用トランジスタ１０１にオフ電流が流れてしまうと、駆動用トランジスタ１０２のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、スイッチング用トランジスタ１０１において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０２８５】
次に、図２６の回路構成における動作について、図２７を用いて説明する。
【０２８６】
まず図２７（Ａ）の書き込み期間において、走査線Ｇが選択されると、走査線Ｇにゲート電極が接続されているスイッチング用トランジスタ１０１がオンの状態になる。そして、信号線Ｓに入力された映像信号の電位Ｖｓｉｇが、スイッチング用トランジスタ１０１を介して駆動用トランジスタ１０２のゲート電極に入力され、駆動用トランジスタ１０２のゲート容量によってゲート電位が保持される。
【０２８７】
また、電源線Ｖの電位Ｖｓｓ１は発光素子１０４の対向電極の電位Ｖｓｓと同じか、もしくはそれよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１を満たす）電位に設定されるため、発光素子１０４は発光されない。なお、電位Ｖｓｓとしては、例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。また、設定されるＶｓｓ１及びＶｓｓの電位差よって発光素子１０４に逆方向のバイアス電流が流れる。（ただし、Ｖｓｓ１とＶｓｓが同電位のときは流れない。）
【０２８８】
一方、この書き込み期間において、電源線Ｖの電位Ｖｓｓ１は、発光素子１０４の対向電極の電位と同じか、それよりも低く設定されるため、Ｖｓｓ１とＶｓｓが同電位の場合、交流用トランジスタ１０３はオフの状態となり、発光素子１０４には電流は流れない。また、Ｖｓｓ１がＶｓｓよりも低い電位となる場合は、電源線Ｖと接続される交流用トランジスタ１０３の電極はソース電極となり、発光素子１０４の画素電極と接続される電極はドレイン電極となる。さらに、該ソース電極と、交流用トランジスタ１０３のゲート電極とが接続されるため、交流用トランジスタ１０３はオンの状態となり、発光素子１０４に逆方向のバイアス電流が流れる。よって、Ｖｓｓ１はＶｓｓと同じ電位であっても、またＶｓｓよりも低い電位であっても、逆方向バイアス期間において、発光素子１０４は発光されない。
【０２８９】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、発光素子１０４は発光されない。
【０２９０】
次に図２７（Ｂ）の表示期間では、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態する。そして、書き込み期間において書き込まれた映像信号の電位Ｖｓｉｇを駆動用トランジスタ１０２のゲート容量によって保持しているため、駆動用トランジスタ１０２はオンの状態となる。
【０２９１】
また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓを満たす）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０２９２】
一方、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高く設定されるため、電源線Ｖと接続される交流用トランジスタ１０３の電極はドレイン電極となり、発光素子１０４の画素電極と接続される電極はソース電極となる。さらに、該ソース電極と交流用トランジスタ１０３のゲート電極とが接続されるため、交流用トランジスタ１０３はオフの状態となる。
【０２９３】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子１０４への順方向のバイアス電流の供給は行われない。
【０２９４】
次いで、図２７（Ｃ）の逆方向バイアス期間（非点灯期間）において、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態する。
【０２９５】
また、電源線Ｖの電位Ｖｓｓ１’を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ１’を満たす）電位に設定する。それにより、電源線Ｖと接続される交流用トランジスタ１０３の電極はソース電極となり、発光素子１０４の画素電極と接続される電極はドレイン電極となる。さらに、該ドレイン電極と交流用トランジスタ１０３のゲート電極とが接続されるため、交流用トランジスタ１０３はオンの状態となる。これにより、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、及び交流用トランジスタ１０３において、逆方向のバイアス電流が流れる。
【０２９６】
なお、書き込み期間及び表示期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンの状態となる場合、逆バイアス期間においても、映像信号の電位Ｖｓｉｇをゲート容量が保持しているため、駆動用トランジスタはオンの状態となる。それにより、駆動用トランジスタ１０２に逆方向のバイアス電流が流れる。しかし、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくすることで、交流用トランジスタ１０３に流れる電流値に比べて、駆動用トランジスタ１０２に流れる電流値は小さくなる。勿論、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオフの状態となる場合は、駆動用トランジスタ１０２に電流は供給されない。
【０２９７】
また、逆方向バイアス期間におけるＶｓｓ１’とＶｓｓの電位差を、表示期間におけるＶｄｄ１とＶｓｓの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値を大きくし、逆方向バイアス期間においてさらに発光素子１０４に大電流を流すことができる。
【０２９８】
なお、本実施の形態では、発光素子１０４の対向電極の電位を固定電位としたが、これに限らない。例えば、発光素子１０４の対向電極の電位を変動させてもよいし、電源線Ｖの電位と発光素子１０４の対向電極の電位両方を変動させてもよい。
【０２９９】
次に、図２６に示した画素を用いてデジタル時間階調方式で駆動する方法は、図９、図１０及び図２３のタイミングチャートに従う。なお、実施の形態３で図９、図１０及び図２３の説明した内容と同様になるのでここでは説明を省略する。
【０３００】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０３０１】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０３０２】
以下に、本発明の実施例について説明する。
【実施例１】
【０３０３】
デジタル時間階調方式でディスプレイを駆動するための信号を、ディスプレイの信号線駆動回路及び走査線駆動回路に入力する回路について、図３７を用いて説明する。
【０３０４】
本実施例では、４ビットのデジタル映像信号を表示装置に入力して、画像を表示する表示装置を例に説明する。ただし、本発明は４ビットに限定されるものではない。
【０３０５】
信号制御回路６０１にデジタル映像信号が読み込まれ、ディスプレイ６００にデジタル映像信号ＶＤを出力する。
【０３０６】
また、本実施例では、信号制御回路６０１においてデジタル映像信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号ＶＤと呼ぶ。
【０３０７】
ディスプレイ６００の、信号線駆動回路６０７及び走査線駆動回路６０８を駆動するための信号および駆動電圧は、ディスプレイコントローラ６０２によって入力されている。
【０３０８】
信号制御回路６０１及びディスプレイコントローラ６０２の構成について説明する。
【０３０９】
なお、ディスプレイ６００の信号線駆動回路６０７は、シフトレジスタ６１０、ＬＡＴ（Ａ）６１１、ＬＡＴ（Ｂ）６１２によって構成される。他に、図示していないが、レベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するものではない。なお、６０９は画素部である。
【０３１０】
信号制御回路６０１は、ＣＰＵ６０４、メモリＡ６０５、メモリＢ６０６及びメモリコントローラ６０３によって構成されている。
【０３１１】
信号制御回路６０１に入力されたデジタル映像信号は、メモリコントローラ６０３によって制御され、スイッチを介してメモリＡ６０５に入力される。ここで、メモリＡ６０５は、ディスプレイ６００の全画素分のデジタル映像信号を、記憶可能な容量を有する。メモリＡ６０５に１フレーム期間分の信号が記憶されると、メモリコントローラ６０３によって、各ビットの信号が順に読み出され、デジタル映像信号ＶＤとして、信号線駆動回路６０７に入力される。
【０３１２】
メモリＡ６０５に記憶された信号の読み出しが始まると、今度は、メモリＢ６０６にメモリコントローラ６０３を介して次のフレーム期間に対応するデジタル映像信号が入力され、記憶され始める。メモリＢ６０６もメモリＡ６０５と同様に、表示装置の全画素分のデジタル映像信号を記憶可能な容量を有するとする。
【０３１３】
このように、信号制御回路６０１は、それぞれ１フレーム期間分ずつのデジタル映像信号を記憶することができるメモリＡ６０５及びメモリＢ６０６を有し、このメモリＡ６０５とメモリＢ６０６とを交互に用いて、デジタル映像信号ＶＤをサンプリングする。
【０３１４】
ここでは、２つのメモリＡ６０５及びメモリＢ６０６を、交互に用いて信号を記憶する信号制御回路６０１について示したが、一般に、表示装置は複数フレーム分の情報を記憶することができるメモリを複数有し、これらのメモリを交互に用いることができる。
【０３１５】
上記構成の表示装置のブロック図を図３８に示す。
【０３１６】
表示装置は、信号制御回路６０１と、ディスプレイコントローラ６０２と、ディスプレイ６００とによって構成されている。
【０３１７】
ディスプレイコントローラ６０２は、ディスプレイ６００に、スタートパルスＳＰやクロックパルスＣＬＫ、駆動電圧等を供給している。
【０３１８】
信号制御回路６０１は、ＣＰＵ６０４と、メモリＡ６０５と、メモリＢ６０６と、メモリコントローラ６０３によって構成されている。
【０３１９】
メモリＡ６０５は、デジタル映像信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ６０５＿１〜６０５＿４によって構成されている。同様にメモリＢ６０６も、デジタル映像信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ６０６＿１〜６０６＿４によって構成されている。これらの各ビットに対応するメモリはそれぞれ、１ビット分の信号を、１画面を構成する画素数分記憶可能な数の記憶素子を有している。
【０３２０】
一般に、ｎビットのデジタル映像信号を用いて階調を表現することが可能な表示装置において、メモリＡ６０５は、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ６０５＿１〜６０５＿ｎによって構成される。同様に、メモリＢ６０６も、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ６０６＿１〜６０６＿ｎのよって構成される。これらの各ビットに対応するメモリは、それぞれ１ビット分の信号を、１画面を構成する画素数分記憶可能な容量を有している。
【０３２１】
ディスプレイコントローラ６０２の構成について、以下に説明する。
【０３２２】
図３９は、本発明のディスプレイコントローラの構成を示した図である。
【０３２３】
ディスプレイコントローラ６０２は、基準クロック発生回路８０１、水平クロック発生回路８０３、垂直クロック発生回路８０４、発光素子用電源制御回路８０５、駆動回路用電源制御回路８０６によって構成されている。
【０３２４】
ＣＰＵ６０４から入力されるクロック信号３１は、基準クロック発生回路８０１に入力され、基準クロックを発生する。この基準クロックは、水平クロック発生回路８０３及び垂直クロック発生回路８０４に入力される。
【０３２５】
また、水平クロック発生回路８０３には、ＣＰＵ６０４から水平周期を定める、水平周期信号３２が入力され、信号線駆動回路用のクロックパルスＳ＿ＣＬＫ及び、スタートパルスＳ＿ＳＰが出力されている。同様に、垂直クロック発生回路８０４には、ＣＰＵ６０４から垂直周期を定める垂直周期信号３３が入力され、走査線駆動回路用のクロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰが出力されている。
【０３２６】
発光素子用電源制御回路８０５は、発光素子用電源制御信号３４によって制御される。例えば図９のタイミングチャートを用いる場合、電源線の電位を、書き込み期間Ｔａにおいては電源線に０Ｖの電圧を印加するようにして、表示期間Ｔｓにおいては発光素子に順方向の電圧を印加するようにし、逆方向バイアス期間ＢＦにおいては逆方向の電圧を印加するように制御している。
【０３２７】
また、図２３のタイミングチャートを用いる場合、発光素子用電源制御回路８０５は電源線の電位を、書き込み期間Ｔａにおいては発光素子に逆方向の電圧を印加するようにし、表示期間Ｔｓにおいては発光素子に順方向の電圧を印加するように、制御している。
【０３２８】
また、駆動回路用電源制御回路８０６は、各駆動回路に入力される電源電圧を制御する。
【０３２９】
なお、駆動回路用電源制御回路８０６には、公知の構成のものを用いてもよい。
【０３３０】
前述した信号制御回路６０１、メモリコントローラ６０３、ＣＰＵ６０４、メモリＡ６０５、メモリＢ６０６、ディスプレイコントローラ６０２は、ディスプレイ６００と同時に形成するために画素と同一基板上に形成してもよいし、ＬＳＩチップで形成しディスプレイ６００の基板上にＣＯＧで貼り付けても良いし、基板上にＴＡＢをもちいて貼り付けてもよいし、ディスプレイ６００とは別の基板上に形成し、電気配線にて接続しても良い。
【０３３１】
本発明とディスプレイの信号線駆動回路及び走査線駆動回路に入力する回路とを用いることにより、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０３３２】
本実施例は、上記の実施の形態と組み合わせることができる。
【実施例２】
【０３３３】
本実施例では、本発明の表示装置で用いるデジタル時間階調方式用の信号線駆動回路の構成例について説明する。
【０３３４】
信号線駆動回路の構成例を図４０に示す。
【０３３５】
信号線駆動回路は、シフトレジスタ９０１と、走査方向切り換え回路、ＬＡＴ（Ａ）９０２及びＬＡＴ（Ｂ）９０３によって構成されている。なお、図４０では、シフトレジスタ９０１からの出力の１つに対応する、ＬＡＴ（Ａ）９０２の一部とＬＡＴ（Ｂ）９０３の一部のみを図示するが、シフトレジスタ９０１からの全ての出力に対して、同様の構成のＬＡＴ（Ａ）９０２及びＬＡＴ（Ｂ）９０３が対応する。
【０３３６】
シフトレジスタ９０１は、クロックドインバータ、インバータ、ＮＡＮＤによって構成されている。シフトレジスタ９０１には、信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号である信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータが導通状態、非導通状態と変化することによって、ＮＡＮＤから順に、ＬＡＴ（Ａ）９０２にサンプリングパルスを出力する。
【０３３７】
また、走査方向切り換え回路は、スイッチによって構成され、シフトレジスタ９０１の走査方向を、図面向かって左右に切り換える働きをする。図４０では、左右切り換え信号Ｌ／Ｒがローの信号に対応する場合、シフトレジスタ９０１は、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／Ｒがハイの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０３３８】
ここで、各ステージのＬＡＴ（Ａ）９０２とは、１本の信号線に入力する映像信号を取り込むＬＡＴ（Ａ）９０４を示すものとする。
【０３３９】
ＬＡＴ（Ａ）９０４は、クロックドインバータと、インバータによって構成されている。
【０３４０】
ここでは、実施例１において説明した信号制御回路より出力されたデジタル映像信号ＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本の信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファを介して、ｐ個のＬＡＴ（Ａ）９０２のクロックドインバータに同時に入力されると、ｐ分割された入力信号はｐ個のＬＡＴ（Ａ）９０４において、それぞれ同時にサンプリングされる。
【０３４１】
ここでは、ｘ本の信号線に信号電圧を出力する信号線駆動回路を例に説明しているので、１水平期間あたり、ｘ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のＬＡＴ（Ａ）９０４は、同時にｐ本の信号線への出力に対応するデジタル映像信号をサンプリングする。
【０３４２】
本実施例では、このように信号線駆動回路に入力するデジタル映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。図４０は４分割駆動である。
【０３４３】
上記分割駆動によって、信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。
【０３４４】
各ＬＡＴ（Ａ）９０４に１水平期間の信号がすべて入力されると、ラッチパルスＳ＿ＬＡＴ及びその極性が反転した、反転ラッチパルスＳ＿ＬＡＴＢが入力されて、各ＬＡＴ（Ａ）９０４に入力された信号を各ステージのＬＡＴ（Ｂ）９０３へ一斉に出力する。
【０３４５】
なお、ここで各ステージのＬＡＴ（Ｂ）９０３とは、各ステージのＬＡＴ（Ａ）９０２からの信号をそれぞれ入力する、ＬＡＴ（Ｂ）９０５のことを示すとする。
【０３４６】
各ＬＡＴ（Ｂ）９０５は、クロックドインバータ及び、インバータによって構成されている。各ＬＡＴ（Ａ）９０４より出力された信号は、ＬＡＴ（Ｂ）９０５に保持されると同時に、各信号線Ｓ１〜Ｓｘに出力される。
【０３４７】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０３４８】
シフトレジスタ９０１及びＬＡＴ（Ａ）９０２、ＬＡＴ（Ｂ）９０３に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、本発明の実施例１で示したディスプレイコントローラから入力されている。
【０３４９】
本実施例では、デジタル映像信号を信号線駆動回路のＬＡＴ（Ａ）に入力する動作を信号制御回路によって制御し、同時に、信号線駆動回路のシフトレジスタにクロックパルスＳ＿ＣＬＫやスタートパルスＳ＿ＳＰを入力する動作や、信号線駆動回路を動作させる駆動電圧を入力する動作を、ディスプレイコントローラによって制御する。
【０３５０】
なお、本発明の表示装置は、本実施例の信号線駆動回路の構成に限らず、公知の構成の信号線駆動回路を用いることができる。
【０３５１】
また、信号線駆動回路の構成により、ディスプレイコントローラから信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。
【０３５２】
本発明と上記構成を用いることにより、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０３５３】
本実施例は、上記の実施の形態、実施例と組み合わせることができる。
【実施例３】
【０３５４】
本実施例では、本発明の表示装置で用いる走査線駆動回路の構成例について図４１を用いて説明する。
【０３５５】
走査線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０３５６】
シフトレジスタには、スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等が入力されて、走査線選択信号を出力している。
【０３５７】
シフトレジスタ３６０１は、クロックドインバータ３６０２と３６０３、インバータ３６０４、ＮＡＮＤ回路３６０７によって構成されている。シフトレジスタ３６０１には、スタートパルスＧ＿ＳＰが入力され、クロックパルスＧ＿ＣＬＫとその極性が反転した信号である反転クロックパルスＧ＿ＣＬＫＢによって、クロックドインバータ３６０２及び３６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ回路３６０７から順に、サンプリングパルスを出力する。
【０３５８】
また、走査方向切り換え回路は、スイッチ３６０５及びスイッチ３６０６によって構成され、シフトレジスタ３６０１の走査方向を、図面向かって左右に切り換える働きをする。図４１では、走査方向切り換え信号Ｕ／Ｄがローの信号に対応する場合、シフトレジスタ３６０１は、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／Ｄがハイの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０３５９】
シフトレジスタ３６０１から出力されたサンプリングパルスは、ＮＯＲ回路３６０８に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、となり合う走査線が同時に選択される状況を防ぐために行われる。ＮＯＲ回路３６０８から出力された信号は、バッファ３６０９、３６１０を介して、走査線Ｇ１〜Ｇｙに出力される。
【０３６０】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０３６１】
シフトレジスタ３６０１に入力されるスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等は、本明細書の実施例１で示したディスプレイコントローラから入力されている。
【０３６２】
なお、本発明の表示装置は、本実施例の走査線駆動回路の構成に限らず、公知の構成の走査線駆動回路を用いることができる。
【０３６３】
また、走査線駆動回路の構成により、ディスプレイコントローラから走査線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。
【０３６４】
本発明の表示装置に上記構成を用いることにより、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０３６５】
本実施例は、上記の実施の形態、実施例と組み合わせることができる。
【実施例４】
【０３６６】
本実施例では、上記実施の形態で示した画素構成を有する表示パネルの構成について図を用いて説明する。
【０３６７】
なお、図２８（ａ）は、表示パネルを示す上面図、図２８（ｂ）は図２８（ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６を有する。また、封止基板６７０４、シール材６７０５を有し、シール材６７０５で囲まれた内側は、空間６７０７になっている。
【０３６８】
なお、配線６７０８は第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）６７０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ６７０９と表示パネルとの接続部上にはＩＣチップ（メモリ回路や、バッファ回路などが形成された半導体チップ）６７１８とＩＣチップ６７１９がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。
【０３６９】
次に、断面構造について図２８（ｂ）を用いて説明する。基板６７１０上には画素部６７０２とその周辺駆動回路（第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１）が形成されているが、ここでは、信号線駆動回路６７０１と、画素部６７０２が示されている。
【０３７０】
なお、信号線駆動回路６７０１はＴＦＴ６７２０、ＴＦＴ６７２１を有し、ＴＦＴ６７２０、ＴＦＴ６７２１はＮチャネル型トランジスタとして単極性のトランジスタで構成されている。なお、画素構成には上記実施の形態で示したいずれかの画素構成を適用することにより単極性のトランジスタで画素を構成することができる。よって、周辺駆動回路をＮチャネル型トランジスタで構成すれば単極性表示パネルを作製することができる。また、Ｎチャネル型トランジスタで構成されたＮＭＯＳ回路を用いて、周辺駆動回路を形成することができる。もちろん、周辺駆動回路にはＮチャネル型トランジスタを用いた単極性のトランジスタだけでなく、Ｐチャネル型トランジスタも用いてＰＭＯＳ回路、ＣＭＯＳ回路を形成しても良い。また、本実施例では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくＰチャネル型トランジスタを組み合わせて用いる等、自由に設計することができる。
【０３７１】
また、画素部６７０２はＴＦＴ６７１１と、ＴＦＴ６７１２とを有している。なお、ＴＦＴ６７１２のソース電極は第１の電極（画素電極）６７１３と接続されている。また、第１の電極６７１３の端部を覆って絶縁物６７１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
【０３７２】
また、カバレッジを良好なものとするため、絶縁物６７１４の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物６７１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物６７１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物６７１４として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。
【０３７３】
第１の電極６７１３上には、有機化合物を含む層６７１６、および第２の電極（対向電極）６７１７がそれぞれ形成されている。ここで、陽極として機能する第１の電極６７１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜、酸化インジウム酸化亜鉛（ＩＺＯ、Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
【０３７４】
また、有機化合物を含む層６７１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層６７１６には、元素周期表第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施例においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
【０３７５】
さらに、有機化合物を含む層６７１６上に形成される第２の電極６７１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）を用いればよい。なお、有機化合物を含む層６７１６で生じた光が第２の電極６７１７を透過させる場合には、第２の電極６７１７として、膜厚を薄くした金属薄膜と、透明導電膜（インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
【０３７６】
また、発光素子６７２５を封止するために保護積層６７２６を形成してもよい。なお、保護積層６７２６は、第１の無機絶縁膜と、応力緩和膜と、第２の無機絶縁膜との積層からなる。
【０３７７】
さらにシール材６７０５で封止基板６７０４を保護積層６７２６、基板６７１０と貼り合わせることにより、保護積層６７２６、基板６７１０、封止基板６７０４、およびシール材６７０５で囲まれた空間６７０７に発光素子６７２５が備えられた構造になっている。なお、空間６７０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材６７０５で充填される構成も含むものとする。
【０３７８】
なお、シール材６７０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６７０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
【０３７９】
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。なお、上述した構成は一例であって本発明の表示パネルの構成はこれに限定されない。
【０３８０】
図２８に示すように、信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６を一体形成することで、表示装置の低コスト化が図れる。また、この場合において、信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。
【０３８１】
なお、表示パネルの構成としては、図２８（ａ）に示したように信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６を一体形成した構成に限られず、信号線駆動回路６７０１に相当する図２９（ａ）に示す信号線駆動回路６８０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。なお、図２９（ａ）の基板６８００、画素部６８０２、第１の走査線駆動回路６８０３、第２の走査線駆動回路６８０４、ＦＰＣ６８０５、ＩＣチップ６８０６、ＩＣチップ６８０７、封止基板６８０８、シール材６８０９は図２８（ａ）の基板６７１０、画素部６７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６、ＦＰＣ６７０９、ＩＣチップ６７１８、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当する。
【０３８２】
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。
【０３８３】
そして、第１の走査線駆動回路６８０３や第２の走査線駆動回路６８０４を画素部６８０２と一体形成することで、低コスト化が図れる。また、この第１の走査線駆動回路６８０３、第２の走査線駆動回路６８０４及び画素部６８０２は単極性のトランジスタで構成することでさらなる低コスト化が図れる。画素部６８０２の有する画素の構成としては上記実施の形態で示した画素を適用することができる。
【０３８４】
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ６８０５と基板６８００との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装することで基板面積を有効利用することができる。
【０３８５】
また、図２８（ａ）の信号線駆動回路６７０１、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６に相当する図２９（ｂ）の信号線駆動回路６８１１、第１の走査線駆動回路６８１４及び第２の走査線駆動回路６８１３をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にすることが可能である。なお、図２９（ｂ）の基板６８１０、画素部６８１２、ＦＰＣ６８１５、ＩＣチップ６８１６、ＩＣチップ６８１７、封止基板６８１８、シール材６８１９は図２８（ａ）の基板６７１０、画素部６７０２、ＦＰＣ６７０９、ＩＣチップ６７１８、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当する。
【０３８６】
また、画素部６８１２のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。
【０３８７】
また、画素の行方向及び列方向に第２の走査線駆動回路、第１の走査線駆動回路及び信号線駆動回路を設けなくても良い。例えば、図３０（ａ）に示すようにＩＣチップ上に形成された周辺駆動回路６９０１が、図２９（ｂ）に示す第１の走査線駆動回路６８１４、第２の走査線駆動回路６８１３及び信号線駆動回路６８１１の機能を有するようにしても良い。なお、図３０（ａ）の基板６９００、画素部６９０２、ＦＰＣ６９０４、ＩＣチップ６９０５、ＩＣチップ６９０６、封止基板６９０７、シール材６９０８は図２８（ａ）の基板６７１０、画素部６７０２、ＦＰＣ６７０９、ＩＣチップ６７１８、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当する。
【０３８８】
なお、図３０（ａ）の表示装置の配線の接続を説明する模式図を図３０（ｂ）に示す。基板６９１０、周辺駆動回路６９１１、画素部６９１２、ＦＰＣ６９１３、ＦＰＣ６９１４有する。ＦＰＣ６９１３より周辺駆動回路６９１１に外部からの信号及び電源電位が入力される。そして、周辺駆動回路６９１１からの出力は、画素部６９１２の有する画素に接続された行方向及び列方向の配線に入力される。
【０３８９】
さらに、発光素子６７２５に適用可能な発光素子の例を図３１（ａ）、（ｂ）に示す。つまり、上記実施の形態で示した画素に適用可能な発光素子の構成について図３１（ａ）、（ｂ）を用いて説明する。
【０３９０】
図３１（ａ）の発光素子は、基板７００１の上に陽極７００２、正孔注入材料からなる正孔注入層７００３、その上に正孔輸送材料からなる正孔輸送層７００４、発光層７００５、電子輸送材料からなる電子輸送層７００６、電子注入材料からなる電子注入層７００７、そして陰極７００８を積層させた素子構造である。ここで、発光層７００５は、一種類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。
【０３９１】
また、図３１（ａ）で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能である。
【０３９２】
図３１（ａ）に示す本発明の素子作製方法は、まず、陽極７００２（インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ））を有する基板７００１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極７００８を蒸着で形成する。
【０３９３】
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。
【０３９４】
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の超薄膜などがある。
【０３９５】
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−アミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族アミン化合物が挙げられる。
【０３９６】
電子輸送材料としては、金属錯体がよく用いられ、先に述べたＡｌｑ３、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−２、３、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。
【０３９７】
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
【０３９８】
発光材料としては、先に述べたＡｌｑ３、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，２３，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。
【０３９９】
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。
【０４００】
また、上記実施の形態の画素構成で可能であれば、図３１（ｂ）に示すように図３１（ａ）とは逆の順番に層を形成した発光素子を用いてもよい。つまり、基板７０１１の上に陰極７０１８、電子注入材料からなる電子注入層７０１７、その上に電子輸送材料からなる電子輸送層７０１６、発光層７０１５、正孔輸送材料からなる正孔輸送層７０１４、正孔注入材料からなる正孔注入層７０１３、そして陽極７０１２を積層させた素子構造である。
【０４０１】
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
【０４０２】
上面射出構造の発光素子について図３２（ａ）を用いて説明する。
【０４０３】
基板７１００上に駆動用ＴＦＴ７１０１が形成され、駆動用ＴＦＴ７１０１のソース電極に接して第１の電極７１０２が形成され、その上に有機化合物を含む層７１０３と第２の電極７１０４が形成されている。
【０４０４】
また、第１の電極７１０２は発光素子の陽極である。そして第２の電極７１０４は発光素子の陰極である。つまり、第１の電極７１０２と第２の電極７１０４とで有機化合物を含む層７１０３が挟まれているところが発光素子となる。
【０４０５】
また、ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
【０４０６】
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム酸化亜鉛（ＩＺＯ、Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
【０４０７】
こうして、図３２（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。つまり、図２８の表示パネルに適用した場合には、封止基板６７０４側に光が射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基板６７０４は光透過性を有する基板を用いる。
【０４０８】
また、光学フィルムを設ける場合には、封止基板６７０４に光学フィルムを設ければよい。
【０４０９】
また、下面射出構造の発光素子について図３２（ｂ）を用いて説明する。射出構造以外は図３２（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
【０４１０】
ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム酸化亜鉛（ＩＺＯ、Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
【０４１１】
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
【０４１２】
以上により、図３２（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。つまり、図２８の表示パネルに適用した場合には、基板６７１０側に光が射出することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板６７１０は光透過性を有する基板を用いる。
【０４１３】
また、光学フィルムを設ける場合には、基板６７１０に光学フィルムを設ければよい。
【０４１４】
両面射出構造の発光素子について図３２（ｃ）を用いて説明する。射出構造以外は図３２（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
【０４１５】
ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム酸化亜鉛（ＩＺＯ、Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
【０４１６】
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
【０４１７】
こうして、図３２（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。つまり、図２８の表示パネルに適用した場合には、基板６７１０側と封止基板６７０４側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用いる場合には基板６７１０および封止基板６７０４は、ともに光透過性を有する基板を用いる。
【０４１８】
また、光学フィルムを設ける場合には、基板６７１０および封止基板６７０４の両方に光学フィルムを設ければよい。
【０４１９】
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。
【０４２０】
図３３に示すように、基板７２００上に下地膜７２０２が形成され、その上に駆動用ＴＦＴ７２０１が形成され、駆動用ＴＦＴ７２０１のソース電極に接して第１の電極７２０３が形成され、その上に有機化合物を含む層７２０４と第２の電極７２０５が形成されている。
【０４２１】
また、第１の電極７２０３は発光素子の陽極である。そして第２の電極７２０５は発光素子の陰極である。つまり、第１の電極７２０３と第２の電極７２０５とで有機化合物を含む層７２０４が挟まれているところが発光素子となる。図３３の構成では白色光を発光する。そして、発光素子の上部に赤色のカラーフィルター７２０６Ｒ、緑色のカラーフィルター７２０６Ｇ、青色のカラーフィルター７２０６Ｂを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス（ＢＭともいう）７２０７が設けられている。
【０４２２】
上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。また、本明細書中の表示パネルの構成や、発光素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。
【０４２３】
次に、表示パネルの画素部の部分断面図を示す。
【０４２４】
まず、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図３４にはトップゲートのトランジスタ、図３５及び図３６にはボトムゲートのトランジスタの場合について示す。
【０４２５】
アモルファスシリコンを半導体層に用いた順スタガ構造のトランジスタの断面を図３４（ａ）に示す。図３４（ａ）に示すように、基板７６０１上に下地膜７６０２が形成されている。さらに下地膜７６０２上に画素電極７６０３が形成されている。また、画素電極７６０３と同層に同じ材料からなる第１の電極７６０４が形成されている。
【０４２６】
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜７６０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０４２７】
また、下地膜７６０２上に配線７６０５及び配線７６０６が形成され、画素電極７６０３の端部が配線７６０５で覆われている。配線７６０５及び配線７６０６の上部にＮ型の導電型を有するＮ型半導体層７６０７及びＮ型半導体層７６０８が形成されている。また、配線７６０５と配線７６０６の間であって、下地膜７６０２上に半導体層７６０９が形成されている。そして、半導体層７６０９の一部はＮ型半導体層７６０７及びＮ型半導体層７６０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層７６０９上にゲート絶縁膜７６１０が形成されている。また、ゲート絶縁膜７６１０と同じ材料からなる絶縁膜７６１１が第１の電極７６０４上にも形成されている。なお、ゲート絶縁膜７６１０としては酸化珪素膜や窒化珪素膜などが用いられる。
【０４２８】
また、ゲート絶縁膜７６１０上に、ゲート電極７６１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極７６１３が第１の電極７６０４上に絶縁膜７６１１を介して形成されている。第１の電極７６０４及び第２の電極７６１３で絶縁膜７６１１を挟まれた容量素子７６１９が形成されている。また、画素電極７６０３の端部、駆動用トランジスタ７６１８及び容量素子７６１９を覆い、層間絶縁物７６１４が形成されている。
【０４２９】
層間絶縁物７６１４及びその開口部に位置する画素電極７６０３上に有機化合物を含む層７６１５及び対向電極７６１６が形成され、画素電極７６０３と対向電極７６１６とで有機化合物を含む層７６１５が挟まれた領域では発光素子７６１７が形成されている。
【０４３０】
また、図３４（ａ）に示す第１の電極７６０４を図３４（ｂ）に示すように第１の電極７６２０で形成してもよい。第１の電極７６２０は配線７６０５及び７６０６と同一材料で形成されている。
【０４３１】
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図３５に示す。
【０４３２】
基板７７０１上に下地膜７７０２が形成されている。さらに下地膜７７０２上にゲート電極７７０３が形成されている。また、ゲート電極７７０３と同層に同じ材料からなる第１の電極７７０４が形成されている。ゲート電極７７０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
【０４３３】
また、ゲート電極７７０３及び第１の電極７７０４を覆うようにゲート絶縁膜７７０５が形成されている。ゲート絶縁膜７７０５としては酸化珪素膜や窒化珪素膜などが用いられる。
【０４３４】
また、ゲート絶縁膜７７０５上に、半導体層７７０６が形成されている。また、半導体層７７０６と同層に同じ材料からなる半導体層７７０７が形成されている。
【０４３５】
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜７６０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０４３６】
半導体層７７０６上にはＮ型の導電性を有するＮ型半導体層７７０８、７７０９が形成され、半導体層７７０７上にはＮ型半導体層７７１０が形成されている。
【０４３７】
Ｎ型半導体層７７０８、７７０９上にはそれぞれ配線７７１１、７７１２が形成され、Ｎ型半導体層７７１０上には配線７７１１及び７７１２と同一材料からなる導電層７７１３が形成されている。
【０４３８】
半導体層７７０７、Ｎ型半導体層７７１０及び導電層７７１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極７７０４でゲート絶縁膜７７０５を挟み込んだ構造の容量素子７７２０が形成されている。
【０４３９】
また、配線７７１１の一方の端部は延在し、その延在した配線７７１１上部に接して画素電極７７１４が形成されている。
【０４４０】
また、画素電極７７１４の端部、駆動用トランジスタ７７１９及び容量素子７７２０を覆うように絶縁物７７１５が形成されている。
【０４４１】
画素電極７７１４及び絶縁物７７１５上には有機化合物を含む層７７１６及び対向電極７７１７が形成され、画素電極７７１４と対向電極７７１７とで有機化合物を含む層７７１６が挟まれた領域では発光素子７７１８が形成されている。
【０４４２】
容量素子７７２０の第２の電極の一部となる半導体層７７０７及びＮ型半導体層７７１０は設けなくても良い。つまり第２の電極は導電層７７１３とし、第１の電極７７０４と導電層７７１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
【０４４３】
なお、図３５（ａ）において、配線７７１１を形成する前に画素電極７７１４を形成することで、図３５（ｂ）に示すような、画素電極７７１４からなる第２の電極７７２１と第１の電極７７０４でゲート絶縁膜７７０５が挟まれた構造の容量素子７７２０を形成することができる。
【０４４４】
なお、図３５では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図３６（ａ）、（ｂ）を用いて説明する。
【０４４５】
図３６（ａ）に示すチャネル保護型構造のトランジスタは図３５（ａ）に示したチャネルエッチ構造の駆動用トランジスタ７７１９の半導体層７７０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物７８０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
【０４４６】
また、同様に、図３６（ｂ）に示すチャネル保護型構造のトランジスタは図３５（ｂ）に示したチャネルエッチ構造の駆動用トランジスタ７７１９の半導体層７７０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物７８０２が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
【０４４７】
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造を用いることができる。
【０４４８】
本発明の画素構成を用いることで、発光素子の初期不良や進行性不良を抑制し、電界発光層の劣化による輝度の低下を防ぐことができる。さらに、本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。
【０４４９】
なお、本実施の形態は、本明細書中の実施の形態、他の実施例とも組み合わせて実施することが可能である。
【実施例５】
【０４５０】
実施の形態１である図１の画素構成のレイアウト図面を図４２に示す。
【０４５１】
図４２は信号線１０００１、電源線１０００２、走査線１０００３、スイッチング用トランジスタ１０００４、駆動用トランジスタ１０００５、画素電極１０００６、交流用トランジスタ１０００７、電位制御線１０００８から構成され、図１と同一名称のものはそれぞれに対応する。
【０４５２】
なお、本発明の表示装置は、本実施例のレイアウトの構成に限定されない。
【０４５３】
本発明の画素構成を用いることにより、発光素子に順方向の発光素子駆動電圧を印加する際には、発光素子に一定の電流を流すことが可能であり、発光素子に逆方向の発光素子駆動電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、かつ発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０４５４】
本実施例は、上記の実施の形態１の図１の回路構成を用いているが、これに限らず、他の実施の形態、及び他の実施例と組み合わせることができる。
【実施例６】
【０４５５】
本発明の表示装置は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
【０４５６】
図４３（Ａ）はディスプレイであり、筐体８４１０１、支持台８４１０２、表示部８４１０３等を含む。本発明の画素構成を有する表示装置を表示部８４１０３に用いることができる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明の画素構成を有する表示装置を表示部８４１０３に用いたディスプレイは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４５７】
近年、ディスプレイの大型化のニーズが強くなっている。そして、ディスプレイの大型化に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。
【０４５８】
例えば、上記実施の形態で示した画素構成を表示パネルの画素部に用いることで、単極性のトランジスタからなる表示パネルを提供することができる。よって、工程数を減らし製造コストを削減することができる。
【０４５９】
また、図２８（ａ）に示すように画素部と周辺の駆動回路を一体形成することにより、単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。
【０４６０】
また、画素部を構成する回路のトランジスタの半導体層に非晶質半導体（例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ））を用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には図２９（ｂ）や図３０（ａ）に示したように、画素部の周辺の駆動回路をＩＣチップ上に形成し、ＣＯＧ等で表示パネルに実装する良い。このように、非晶質半導体を用いることでディスプレイの大型化が容易になる。
【０４６１】
図４３（Ｂ）はカメラであり、本体８４２０１、表示部８４２０２、受像部８４２０３、操作キー８４２０４、外部接続ポート８４２０５、シャッター８４２０６等を含む。
【０４６２】
近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに高性能なものを低価格に抑えるかが重要となる。本発明の画素構成を有する表示装置を表示部８４２０２に用いたデジタルカメラは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６３】
例えば、上記実施の形態の画素構成を画素部に用いることで、単極性のトランジスタからなる画素部を形成することができる。また、図２９（ａ）に示すように、動作速度の高い信号線駆動回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成する走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコンを適用することでさらなる低コスト化が図れる。
【０４６４】
図４３（Ｃ）はコンピュータであり、本体８４３０１、筐体８４３０２、表示部８４３０３、キーボード８４３０４、外部接続ポート８４３０５、ポインティングマウス８４３０６等を含む。本発明の画素構成を有する表示装置を表示部８４３０３に用いたコンピュータは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６５】
図４３（Ｄ）はモバイルコンピュータであり、本体８４４０１、表示部８４４０２、スイッチ８４４０３、操作キー８４４０４、赤外線ポート８４４０５等を含む。本発明の画素構成を有する表示装置を表示部８４４０２に用いたモバイルコンピュータは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６６】
図４３（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体８４５０１、筐体８４５０２、表示部Ａ８４５０３、表示部Ｂ８４５０４、記録媒体（ＤＶＤ等）読み込み部８４５０５、操作キー８４５０６、スピーカー部８４５０７等を含む。表示部Ａ８４５０３は主として画像情報を表示し、表示部Ｂ８４５０４は主として文字情報を表示することができる。本発明の画素構成を有する表示装置を表示部Ａ８４５０３や表示部Ｂ８４５０４に用いた画像再生装置は、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６７】
図４３（Ｆ）はゴーグル型ディスプレイであり、本体８４６０１、表示部８４６０２、イヤホン８４６０３、支持部８４６０４を含む。本発明の画素構成を有する表示装置を表示部８４６０２に用いたゴーグル型ディスプレイは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６８】
図４３（Ｇ）は携帯型遊技機であり、筐体８４７０１、表示部８４７０２、スピーカー部８４７０３、操作キー８４７０４、記憶媒体挿入部８４７０５等を含む。本発明の画素構成を有する表示装置を表示部８４７０２に用いた携帯型遊技機は、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６９】
図４３（Ｈ）はテレビ受像機能付きデジタルカメラであり、本体８４８０１、表示部８４８０２、操作キー８４８０３、スピーカー８４８０４、シャッター８４８０５、受像部８４８０６、アンテナ８４８０７等を含む。本発明の画素構成を有する表示装置を表示部８４８０２に用いたテレビ受像機能付きデジタルカメラは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
【０４７０】
例えば、上記実施の形態の画素構成を画素部に用いることで、画素の開口率を向上させることができる。具体的には、発光素子を駆動する駆動用トランジスタにＮチャネル型のトランジスタを用いることで開口率が向上する。よって、高精細な表示部を有するテレビ受像機能付きデジタルカメラを提供することができる。
【０４７１】
このように多機能化し、テレビ受像機能付きデジタルカメラはテレビの視聴等に使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。
【０４７２】
例えば、図２９（ｂ）や図３０（ａ）に示すように周辺駆動回路をＩＣチップ上に形成し、ＣＭＯＳ等を用いることにより低消費電力化を図ることが可能である。
【０４７３】
このように本発明は、あらゆる電子機器に適用することが可能である。
【０４７４】
なお、本実施例は、本明細書中の他の実施の形態、実施例とも組み合わせて実施することが可能である。
【実施例７】
【０４７５】
本実施例において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成例について図４４を用いて説明する。
【０４７６】
表示パネル８３０１はハウジング８３３０に脱着自在に組み込まれる。ハウジング８３３０は表示パネル８３０１のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル８３０１を固定したハウジング８３３０はプリント基板８３３１に嵌入されモジュールとして組み立てられる。
【０４７７】
表示パネル８３０１はＦＰＣ８３１３を介してプリント基板８３３１に接続される。プリント基板８３３１には、スピーカー８３３２、マイクロフォン８３３３、送受信回路８３３４、ＣＰＵ及びコントローラなどを含む信号処理回路８３３５が形成されている。このようなモジュールと、入力手段８３３６、バッテリー８３３７を組み合わせ、筐体８３３９に収納する。表示パネル８３０１の画素部は筐体８３３９に形成された開口窓から視認できように配置する。
【０４７８】
表示パネル８３０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル８３０１に実装しても良い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した表示パネルの構成は図２８（ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。
【０４７９】
また、画素部には上記実施の形態で示した画素構成を適宜適用することができる。
【０４８０】
例えば、上記実施の形態で示した画素構成等を適用することで低コスト化を実現するため、画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。
【０４８１】
また、さらに消費電力の低減を図るため、図２９（ｂ）や図３０（ａ）に示すように、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装しても良い。そして、画素部には、上記実施の形態の画素構成を用い、非晶質半導体膜をトランジスタの半導体層に用いることで製造コストの削減を図ることができる。
【０４８２】
また、本実施例に示した構成は携帯電話の一例であって、本発明の画素構成はこのような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。
【０４８３】
なお、本実施例は、本明細書中の実施の形態、他の実施例とも組み合わせて実施することが可能である。
【実施例８】
【０４８４】
本実施例においては、本発明の画素構成を用いた表示装置を表示部に有する電子機器、特にＥＬモジュールを具備するテレビ受像器の構成例について説明する。
【０４８５】
図４５は表示パネル７９０１と、回路基板７９１１を組み合わせたＥＬモジュールを示している。表示パネル７９０１は画素部７９０２、走査線駆動回路７９０３及び信号線駆動回路７９０４を有している。回路基板７９１１には、例えば、コントロール回路７９１２や信号分割回路７９１３などが形成されている。表示パネル７９０１と回路基板７９１１は接続配線７９１４によって接続されている。接続配線にはＦＰＣ等を用いることができる。
【０４８６】
表示パネル７９０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル７９０１に実装するとよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて表示パネル７９０１に実装しても良い。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図２８（ａ）に一例を示してある。
【０４８７】
また、画素部には上記実施の形態で示した画素構成を適宜適用することができる。
【０４８８】
例えば、上記実施の形態で示した画素構成等を適用することで、低コスト化を実現するため画素部及び画素部と一体基板上に形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。
【０４８９】
また、さらに消費電力の低減を図るため、ガラス基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）表示パネルに実装してもよい。
【０４９０】
また、上記実施の形態で示した画素構成を適用することで、Ｎチャネル型のトランジスタのみで画素を構成することができるため、非晶質半導体（例えば、アモルファスシリコン）をトランジスタの半導体層に適用することが可能となる。つまり、均一な結晶性半導体膜を作製することが困難な大型の表示装置の作製が可能となる。また、画素を構成するトランジスタの半導体層に非晶質半導体膜を用いることにより、製造工程を削減することができ、製造コストの削減も図ることができる。
【０４９１】
なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネルに実装するとよい。なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図２９（ｂ）に一例を示してある。
【０４９２】
このＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図４６は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ８００１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路８００２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路８００３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路８０１２により処理される。
【０４９３】
コントロール回路８０１２は、走査線側（走査線駆動回路８０２１）と信号線側（信号線駆動回路８００４）にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路８０１３を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。なお、表示パネル８０２０は、走査線駆動回路８０２１及び信号線駆動回路８００４それぞれから信号が入力される。
【０４９４】
チューナ８００１で受信した信号のうち、音声信号は音声信号増幅回路８００５に送られ、その出力は音声信号処理回路８００６を経てスピーカー８００７に供給される。制御回路８００８は受信局（受信周波数）や音量の制御情報を入力部８００９から受け、チューナ８００１や音声信号処理回路８００６に信号を送出する。
【０４９５】
また、図４６とは別の形態のＥＬモジュールを組み込んだテレビ受像器について図４７（Ａ）に示す。図４７（Ａ）において、表示画面８１０２はＥＬモジュールで形成される。また、筐体８１０１には、スピーカー８１０３、操作スイッチ８１０４などが適宜備えられている。
【０４９６】
また図４７（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。筐体８１１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部８１１３やスピーカー部８１１７を駆動させる。バッテリーは充電器８１１０で繰り返し充電が可能となっている。また、充電器８１１０は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体８１１２は操作キー８１１６によって制御する。また、図４７（Ｂ）に示す装置は、操作キー８１１６を操作することによって、筐体８１１２から充電器８１１０に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー８１１６を操作することによって、筐体８１１２から充電器８１１０に信号を送り、さらに充電器８１１０が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は表示部８１１３に適用することができる。
【０４９７】
図４８（Ａ）は表示パネル８２０１とプリント配線基板８２０２を組み合わせたモジュールを示している。表示パネル８２０１は、複数の画素が設けられた画素部８２０３と、第１の走査線駆動回路８２０４、第２の走査線駆動回路８２０５と、選択された画素にビデオ信号を供給する信号線駆動回路８２０６を備えている。
【０４９８】
プリント配線基板８２０２には、コントローラ８２０７、中央処理装置（ＣＰＵ８２０８）、メモリ８２０９、電源回路８２１０、音声処理回路８２１１及び送受信回路８２１２などが備えられている。プリント配線基板８２０２と表示パネル８２０１は、ＦＰＣ８２１３により接続されている。プリント配線基板８２０２には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ８２０７、音声処理回路８２１１、メモリ８２０９、ＣＰＵ８２０８、電源回路８２１０などは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式を用いて表示パネル８２０１に実装することもできる。ＣＯＧ方式により、プリント配線基板８２０２の規模を縮小することができる。
【０４９９】
プリント配線基板８２０２に備えられたインターフェース（Ｉ／Ｆ）８２１４を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート８２１５が、プリント配線基板８２０２に設けられている。
【０５００】
図４８（Ｂ）は、図４８（Ａ）に示したモジュールのブロック図を示す。このモジュールは、メモリ８２０９としてＶＲＡＭ８２１６、ＤＲＡＭ８２１７、フラッシュメモリ８２１８などが含まれている。ＶＲＡＭ８２１６にはパネルに表示する画像のデータが、ＤＲＡＭ８２１７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
【０５０１】
電源回路８２１０は、表示パネル８２０１、コントローラ８２０７、ＣＰＵ８２０８、音声処理回路８２１１、メモリ８２０９、送受信回路８２１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路８２１０に電流源が備えられている場合もある。
【０５０２】
ＣＰＵ８２０８は、制御信号生成回路８２２０、デコーダ８２２１、レジスタ８２２２、演算回路８２２３、ＲＡＭ８２２４、ＣＰＵ８２０８用のインターフェース８２１９などを有している。インターフェース８２１９を介してＣＰＵ８２０８に入力された各種信号は、一旦レジスタ８２２２に保持された後、演算回路８２２３、デコーダ８２２１などに入力される。演算回路８２２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ８２２１に入力された信号はデコードされ、制御信号生成回路８２２０に入力される。制御信号生成回路８２２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路８２２３において指定された場所、具体的にはメモリ８２０９、送受信回路８２１２、音声処理回路８２１１、コントローラ８２０７などに送る。
【０５０３】
メモリ８２０９、送受信回路８２１２、音声処理回路８２１１、コントローラ８２０７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０５０４】
入力手段８２２５から入力された信号は、Ｉ／Ｆ８２１４を介してプリント配線基板８２０２に実装されたＣＰＵ８２０８に送られる。制御信号生成回路８２２０は、ポインティングデバイスやキーボードなどの入力手段８２２５から送られてきた信号に従い、ＶＲＡＭ８２１６に格納してある画像データを所定のフォーマットに変換し、コントローラ８２０７に送付する。
【０５０５】
コントローラ８２０７は、パネルの仕様に合わせてＣＰＵ８２０８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル８２０１に供給する。またコントローラ８２０７は、電源回路８２１０から入力された電源電圧やＣＰＵ８２０８から入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル８２０１に供給する。
【０５０６】
送受信回路８２１２では、アンテナ８２２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路８２１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ８２０８からの命令に従って、音声処理回路８２１１に送られる。
【０５０７】
ＣＰＵ８２０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路８２１１において音声信号に復調され、スピーカー８２２７に送られる。またマイク８２２６から送られてきた音声信号は、音声処理回路８２１１において変調され、ＣＰＵ８２０８からの命令に従って、送受信回路８２１２に送られる。
【０５０８】
コントローラ８２０７、ＣＰＵ８２０８、電源回路８２１０、音声処理回路８２１１、メモリ８２０９を、本実施例のパッケージとして実装することができる。
【０５０９】
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
【０５１０】
以上により、本発明の画素構成を用いた表示装置は、発光素子に順方向の発光素子駆動電圧を印加する際には、発光素子に一定の電流を流すことが可能であり、発光素子に逆方向の発光素子駆動電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、かつ発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０５１１】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０５１２】
なお、本実施例は、本明細書中の実施の形態、他の実施例とも組み合わせて実施することが可能である。
【図面の簡単な説明】
【０５１３】
【図１】本発明の表示装置で用いる画素の回路図。
【図２】本発明の表示装置で用いる画素の回路図。
【図３】本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。
【図４】本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。
【図５】本発明のディスプレイを説明する図。
【図６】本発明のディスプレイの画素部の構成を示す図。
【図７】本発明の表示装置で用いる画素の回路図。
【図８】本発明の表示装置で用いる画素の回路図。
【図９】本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。
【図１０】本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。
【図１１】本発明の表示装置で用いる画素の回路図。
【図１２】本発明の表示装置で用いる画素の回路図。
【図１３】本発明の表示装置で用いる画素の回路図。
【図１４】本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。
【図１５】本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。
【図１６】本発明の表示装置で用いる画素の回路図。
【図１７】本発明の表示装置で用いる画素の回路図。
【図１８】本発明の表示装置で用いる画素の回路図。
【図１９】本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。
【図２０】本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。
【図２１】本発明の表示装置で用いる画素の回路図。
【図２２】本発明の表示装置で用いる画素の回路図。
【図２３】本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。
【図２４】本発明の表示装置で用いる画素の回路図。
【図２５】本発明の表示装置で用いる画素の回路図。
【図２６】本発明の表示装置で用いる画素の回路図。
【図２７】本発明の表示装置で用いる画素の回路図。
【図２８】本発明の表示装置で用いる表示パネルを説明する図。
【図２９】本発明の表示装置で用いる表示パネルを説明する図。
【図３０】本発明の表示装置で用いる表示パネルを説明する図。
【図３１】本発明の表示装置で用いる表示パネルを説明する図。
【図３２】本発明の表示装置で用いる表示パネルを説明する図。
【図３３】本発明の表示装置で用いる表示パネルを説明する図。
【図３４】本発明の表示装置で用いる表示パネルを説明する図。
【図３５】本発明の表示装置で用いる表示パネルを説明する図。
【図３６】本発明の表示装置で用いる表示パネルを説明する図。
【図３７】本発明の表示装置で用いるコントローラの構成を示す図。
【図３８】本発明の表示装置の構成を示すブロック図。
【図３９】本発明の表示装置で用いるディスプレイコントローラの構成を示す図。
【図４０】本発明の表示装置で用いるソース信号線駆動回路の構成を示す図。
【図４１】本発明の表示装置で用いるゲート信号線駆動回路の構成を示す図。
【図４２】本発明の画素のレイアウト図面。
【図４３】本発明の表示装置が適用可能な電子機器を説明する図。
【図４４】本発明の表示装置が適用可能な電子機器を説明する図。
【図４５】本発明の表示装置が適用可能な電子機器を説明する図。
【図４６】本発明の表示装置が適用可能な電子機器を説明する図。
【図４７】本発明の表示装置が適用可能な電子機器を説明する図。
【図４８】本発明の表示装置が適用可能な電子機器を説明する図。
【技術分野】
【０００１】
本発明は、発光素子を用いた表示装置に関する。また、その表示装置を表示部に有する電子機器に関する。
【背景技術】
【０００２】
近年、基板上にトランジスタ、たとえばＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ： 薄膜トランジスタ）を形成する技術が大幅に進歩し、アクティブマトリクス型の表示装置の開発が進められている。
【０００３】
また、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子としては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、有機ＥＬディスプレイなどに用いられるようになってきている。発光素子は自発光型であるため、液晶表示装置と違いバックライト等の光源を必要としない。このため表示装置の軽量化や薄型化を実現する手段として有望視され、近年液晶テレビに追随して大画面ＥＬディスプレイの開発も行われている。
【０００４】
ＥＬディスプレイを実用化する上で問題となっているのが、ＥＬ層の劣化による発光素子の寿命の短さであった。ＥＬ層の寿命の長さを左右する要因として、ＥＬディスプレイを駆動するデバイスの構造、ＥＬ層を構成する有機ＥＬ材料の特性、電極の材料、作成行程における条件等が挙げられる。
【０００５】
そして上述した要因の他に、ＥＬ層の寿命の長さを左右する要因として最近注目されているのが、ＥＬディスプレイの駆動方法である。ＥＬ素子を発光させるために、ＥＬ層を挟んだ陽極と陰極の２つの電極に、直流の電流をかける方法が、従来一般的に用いられてきた。つまり、ＥＬディスプレイは直流駆動されており、ＥＬ層に加えられるＥＬ駆動電圧は常に同じ極性を有していた。
【０００６】
しかしながら、発光素子に順方向、及び逆方向の駆動電圧を印加し、発光素子に逆方向の駆動電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、発光素子の寿命を延ばすことが可能な駆動方法が提案されている（特許文献１参照）。
【特許文献１】特開２００５−２０２３７１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
また画素電極と対向電極が短絡してしまい、画素領域に発光しない領域が形成されてしまう初期不良がある。短絡は、発光素子の形成前に異物（ゴミ）が付着することによって起こる場合と、陽極の形成時に、該陽極に微細な突起が生じてしまったために電界発光層にピンホールが生じて起こる場合と、電界発光層の膜厚が薄いために電界発光層が均一に成膜されずにピンホールが生じて起きる場合などがある。このような初期不良が発生した画素では、信号に応じた点灯及び非点灯が行われず、電流のほとんどすべてが短絡部を流れて素子全体が消光する現象が生じたり、特定の画素が点灯又は非点灯しない現象が生じたりして、画像の表示が良好に行われない。
【０００８】
また上述の初期不良とは別に、時間の経過に伴って、新たに発生した陽極と陰極の短絡に起因する進行性不良（経時劣化ともいう）が生じることがある。時間の経過に伴って新たに発生した陽極と陰極の短絡は、陽極の形成時に生じた微細な突起により発生する。つまり、一対の電極間に電界発光層が挟まれた積層体には、潜在的な短絡箇所が存在しており、時間の経過に伴って短絡箇所が露顕する。また進行性不良は、陽極と陰極の短絡の他に、電界発光層と陰極の間の微少な空隙が、時間と共に広がることで、電界発光層と陰極の間の接触不良を引き起こすことにより生じるとも言われている。
【０００９】
逆方向の駆動電圧を印加することで、初期不良については、短絡箇所を炭化または酸化することで絶縁化し、更に進行するのを抑えることができる。進行性不良についても、短絡箇所を炭化または酸化することで絶縁化させたり、電界発光層と陰極の間の空隙の広がりを抑制させたりすることで、その発生及び進行を抑えることが可能である。
【００１０】
不良の進行を抑えるためには、発光素子を交流で駆動する必要がある。発光素子を交流で駆動するとは、発光素子に極性の異なる電圧を交互に加えることをいう。すなわち、発光に必要な順方向の電圧の他に、逆方向の電圧を加えることをいう。順方向の電圧と逆方向の電圧とは、強さや印加時間が必ずしも等しくなくてもよい。ごくわずかな逆方向の電圧しか印加しない場合であっても、交流と称することにする。本発明は発光素子に逆方向の電圧を印加し、逆方向バイアスの電流を流すことで交流駆動を行い、発光素子の不良を抑制する。
【００１１】
なお、短絡箇所を絶縁化するためには、短絡箇所を絶縁化するのに十分な大電流を流す必要がある。通常短絡箇所に絶縁化するのに十分な電流の値は、発光素子を発光させるために順方向に流れる電流値よりもはるかに大きいことが望ましいとされる。
【００１２】
一方、既に確立された安価な製造技術として、アモルファスシリコンを用いた表示装置及び駆動方法が課題となっている。例えば、半導体膜にポリシリコンを用いた場合、結晶化のプロセスが必要となるが、大面積基板に均一なレーザー光を照射することは難しいため、広い面積に渡って一様な結晶を得ることが困難となる。そこで、大面積化を可能とし、製造工程が簡略で結晶化を必要としない、アモルファスシリコンを用いた高品質な表示装置の作製及び駆動方法の開発が進められている。しかし、アモルファスシリコンを用いる場合、Ｐチャネル型トランジスタでは十分な動作特性や機能を実現することができないため、表示装置にはＮチャネル型トランジスタで構成する必要があった。
【００１３】
そこで、本発明は、Ｎチャネル型トランジスタで構成される画素を表示装置及びその駆動方法に適用することを目的とする。さらに、良好な発光特性を提供するとともに、発光素子の寿命を延ばすため、発光素子に逆方向の電圧を印加することが可能な表示装置を提供することを課題とする。
【課題を解決するための手段】
【００１４】
本発明の構成の一つは、第１の配線と、第２の配線と、第３の配線と、第４の配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御する第１のトランジスタと、発光素子に順方向に流れる電流を制御する第２のトランジスタと、発光素子に逆方向に流れる電流を制御する第３のトランジスタとを画素に有する。そして、第１のトランジスタのゲート電極は第１の配線と電気的に接続され、第１のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第２の配線と電気的に接続され、他方は第２のトランジスタのゲート電極と電気的に接続される。第２のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極と電気的に接続される。第３のトランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び第３のトランジスタのゲート電極と電気的に接続され、他方は第４の配線と電気的に接続される。また、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタはＮチャネル型トランジスタであることを特徴としている。なお、第１のトランジスタ、第２のトランジスタ、第３のトランジスタは線形領域で動作するとよい。
【００１５】
また上記構成を言い換えると、走査線と、信号線と、電源線と、電位制御線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御するスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。そして、スイッチング用トランジスタのゲート電極は走査線と電気的に接続され、スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は駆動用トランジスタのゲート電極と電気的に接続される。駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極と電気的に接続される。交流用トランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び交流用トランジスタのゲート電極と電気的に接続され、他方は電位制御線と電気的に接続される。また、スイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはＮチャネル型トランジスタであることを特徴としている。なお、スイッチング用トランジスタ、駆動用トランジスタ、交流用トランジスタは線形領域で動作してもよい。
【００１６】
本発明の構成の一つは、第１の配線と、第２の配線と、第３の配線と、第４の配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御する第１のトランジスタと、発光素子に順方向に流れる電流を制御する第２のトランジスタと、発光素子に逆方向に流れる電流を制御する第３のトランジスタとを画素に有する。そして、第１のトランジスタのゲート電極は第１の配線と電気的に接続され、第１のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第２の配線と電気的に接続され、他方は第２のトランジスタのゲート電極と電気的に接続される。第２のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極と電気的に接続される。第３のトランジスタのソース電極もしくはドレイン電極の一方は画素電極と電気的に接続され、他方は第３の配線と電気的に接続され、第３のトランジスタのゲート電極は第４の配線と接続される。また、第１のトランジスタ、第２のトランジスタ、及び第３のトランジスタはＮチャネル型トランジスタであることを特徴としている。なお、第１のトランジスタ、第２のトランジスタ、第３のトランジスタは線形領域で動作してもよい。また、第４の配線と対向電極は接続されていてもよい。
【００１７】
また上記構成を言い換えると、走査線と、信号線と、電源線と、配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御するスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。そして、スイッチング用トランジスタのゲート電極は走査線と電気的に接続され、スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は駆動用トランジスタのゲート電極と電気的に接続される。駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極と電気的に接続される。交流用トランジスタのソース電極もしくはドレイン電極の一方は画素電極と電気的に接続され、他方は電源線と電気的に接続され、交流用トランジスタのゲート電極は配線と接続される。また、スイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはＮチャネル型トランジスタであることを特徴としている。なお、スイッチング用トランジスタ、駆動用トランジスタ、交流用トランジスタは線形領域で動作するとよい。また、配線と対向電極は接続されていてもよい。
【００１８】
また上記構成において、第２のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、第３のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことが好ましい。より具体的には、第３のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いとよい。
【００１９】
本発明の構成の一つは、第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御する第１のトランジスタと、発光素子に順方向に流れる電流を制御する第２のトランジスタと、発光素子に逆方向に流れる電流を制御する第３のトランジスタと第４のトランジスタを画素に有する。第１のトランジスタのゲート電極は第１の配線と電気的に接続され、第１のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第２の配線と電気的に接続され、他方は第２のトランジスタのゲート電極と電気的に接続される。第２のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極と電気的に接続される。第３のトランジスタのソース電極もしくはドレイン電極の一方は第２のトランジスタのゲート電極と接続され、他方の電極は画素電極に接続され、第３のトランジスタのゲート電極は第４の配線と接続される。第４のトランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び第４のトランジスタのゲート電極と電気的に接続され、他方は第５の配線と電気的に接続される。また、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタはＮチャネル型トランジスタであることを特徴としている。なお、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタは線形領域で動作するとよい。
【００２０】
また上記構成を言い換えると、走査線と、信号線と、電源線と、第１の電位制御線と、第２の電位制御線と、画素電極と対向電極とを有する発光素子と、映像信号の入力を制御するスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する第１の交流用トランジスタと第２の交流用トランジスタを画素に有する。スイッチング用トランジスタのゲート電極は走査線と電気的に接続され、スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は駆動用トランジスタのゲート電極と電気的に接続される。駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極と電気的に接続される。第１の交流用トランジスタのソース電極もしくはドレイン電極の一方は駆動用トランジスタのゲート電極と接続され、他方の電極は画素電極に接続され、第１の交流用トランジスタのゲート電極は第１の電位制御線と接続される。第２の交流用トランジスタのソース電極もしくはドレイン電極の一方は画素電極、及び第２の交流用トランジスタのゲート電極と電気的に接続され、他方は第２の電位制御線と電気的に接続される。また、スイッチング用トランジスタ、駆動用トランジスタ、第１の交流用トランジスタ、及び第２の交流用トランジスタはＮチャネル型トランジスタであることを特徴としている。なお、スイッチング用トランジスタ、駆動用トランジスタ、第１の交流用トランジスタ、第２の交流用トランジスタは線形領域で動作するとよい。
【００２１】
また上記構成において、第２のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、第４のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことが好ましい。より具体的には、第４のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いとよい。
【００２２】
また上記構成において、第２のトランジスタはそのチャネル幅に対するチャネル長の比が５以上であるとよい。
【００２３】
本発明の構成の一つは、第１の配線と、第２の配線と、第３の配線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第１のトランジスタと第２のトランジスタと、発光素子に順方向に流れる電流を制御する第３のトランジスタと、発光素子に逆方向に流れる電流を制御する第４のトランジスタとを画素に有する。第１のトランジスタ及び第２のトランジスタのゲート電極は第１の配線と電気的に接続される。第１のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第２の配線と電気的に接続され、他方は画素電極と電気的に接続される。第２のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は第３のトランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。第３のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。第４のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極及び第４のトランジスタのゲート電極と電気的に接続される。また、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタはＮチャネル型トランジスタであることを特徴としている。なお、第３のトランジスタは飽和領域で動作するとよく、第１の用トランジスタ、第２の用トランジスタ、第４のトランジスタは線形領域で動作するとよい。
【００２４】
また上記構成を言い換えると、走査線と、信号線と、電源線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第１のスイッチング用トランジスタと第２のスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。第１のスイッチング用トランジスタ及び第２のスイッチング用トランジスタのゲート電極は走査線と電気的に接続される。第１のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は画素電極と電気的に接続される。第２のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は駆動用トランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。交流用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極及び交流用トランジスタのゲート電極と電気的に接続される。また、第１のスイッチング用トランジスタ、第２のスイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはＮチャネル型トランジスタであることを特徴としている。なお、駆動用トランジスタは飽和領域で動作するとよく、第１のスイッチング用トランジスタ、第２のスイッチング用トランジスタ、交流用トランジスタは線形領域で動作するとよい。
【００２５】
本発明の構成の一つは、第１の配線と、第２の配線と、第３の配線と、第４の配線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第１のトランジスタと第２のトランジスタと、発光素子に順方向に流れる電流を制御する第３のトランジスタと、発光素子に逆方向に流れる電流を制御する第４のトランジスタとを画素に有する。第１のトランジスタ及び第２のトランジスタのゲート電極は第１の配線と電気的に接続される。第１のトランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる第２の配線と電気的に接続され、他方は画素電極と電気的に接続される。第２のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は第３のトランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。第３のトランジスタのソース電極もしくはドレイン電極の一方は第３の配線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。第４のトランジスタのソース電極もしくはドレイン電極の一方は第４の配線と電気的に接続され、他方は画素電極及び第４のトランジスタのゲート電極と電気的に接続される。また、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、及び第４のトランジスタはＮチャネル型トランジスタであることを特徴としている。なお、第３のトランジスタは飽和領域で動作するとよく、第１のトランジスタ、第２のトランジスタ、第４のトランジスタは線形領域で動作するとよい。
【００２６】
また上記構成を言い換えると、走査線と、信号線と、電源線と、電位制御線と、画素電極と対向電極とを有する発光素子と、二つの電極を有する容量素子と、映像信号の入力を制御する第１のスイッチング用トランジスタと第２のスイッチング用トランジスタと、発光素子に順方向に流れる電流を制御する駆動用トランジスタと、発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有する。第１のスイッチング用トランジスタ及び第２のスイッチング用トランジスタのゲート電極は走査線と電気的に接続される。第１のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は映像信号が流れる信号線と電気的に接続され、他方は画素電極と電気的に接続される。第２のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は駆動用トランジスタのゲート電極及び容量素子の一方の電極と電気的に接続される。駆動用トランジスタのソース電極もしくはドレイン電極の一方は電源線と電気的に接続され、他方は画素電極及び容量素子の他方の電極と電気的に接続される。交流用トランジスタのソース電極もしくはドレイン電極の一方は電位制御線と電気的に接続され、他方は画素電極及び交流用トランジスタのゲート電極と電気的に接続される。また、第１のスイッチング用トランジスタ、第２のスイッチング用トランジスタ、駆動用トランジスタ、及び交流用トランジスタはＮチャネル型トランジスタであることを特徴としている。なお、駆動用トランジスタは飽和領域で動作するとよく、第１のスイッチング用トランジスタ、第２のスイッチング用トランジスタ、交流用トランジスタは線形領域で動作するとよい。
【００２７】
また上記構成において、第３のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、第４のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことが好ましく。より具体的には、第４のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いとよく、また第３のトランジスタはそのチャネル幅に対するチャネル長の比が５以上であるとよい。
【００２８】
また上記構成において、発光素子に逆方向に流れる電流は発光素子に順方向に流れる電流よりも大きい電流であることが好ましく、対向電極の電位を固定電位とし、第３の配線の電位を発光素子に流す電流の向きに応じて変化させてもよい。
【００２９】
また上記構成において、Ｎチャネル型トランジスタはアモルファスシリコンを用いたトランジスタであってもよい。
【００３０】
また上記構成において、表示装置を用いた電子機器に適用されてもよい。
【００３１】
本発明は、アモルファスシリコンを活性層とするＮチャネル型ＴＦＴを備えた画素部（または駆動回路）が設けられた大面積基板に発光素子を設けることを特徴としている。
【発明の効果】
【００３２】
上記構成によって、発光素子に順方向の電圧を印加する際には、発光素子に一定の電流を流すことが可能であるとともに、発光素子に逆方向の電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、発光素子の寿命を延ばすことが可能である。つまり、発光素子に逆方向の電圧を印加することで、該発光素子の初期不良や進行性不良を抑制し、電界発光層の劣化による輝度の低下を防ぐことができる。
【００３３】
また、本発明は、Ｎチャネル型トランジスタで構成した駆動方法を用いているため、アモルファスシリコンで構成することが可能である。そして、量産工程に適したアモルファスシリコンをトランジスタの活性層に用いることで、大面積基板上にトランジスタを形成することができ、成膜後における半導体膜の結晶化の工程を省略することができるため、製造コストを抑えることができる。さらに、アモルファスシリコンをトランジスタの活性層に用いれば、従来ある既存の製造ラインを使用してアモルファスシリコンのトランジスタ基板を作製することができ、設備コストも抑えることができる。
【００３４】
さらに、Ｎチャネル型トランジスタで構成することで、回路構成を単極性のトランジスタで構成することが可能となる。これにより、製造工程の簡略化、製造コストの削減や歩留まりの向上を図ることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施されることが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば用意に理解される。従って、本発明は、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。
【００３６】
（実施の形態１）
（回路構成１）
図１に、本発明に係る回路構成（画素構成ともいう）図として画素を構成する回路の一実施形態を示す。
【００３７】
図１に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ１０１）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。スイッチング用トランジスタ１０１、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。
【００３８】
図１に示すように、スイッチング用トランジスタ１０１のゲート電極は、走査線Ｇに接続されている。また、スイッチング用トランジスタ１０１のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のゲート電極に接続されている。そして、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。
【００３９】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極の一方が電位制御線Ｗに、もう一方が発光素子１０４の画素電極に接続される。また、交流用トランジスタ１０３のゲート電極は、発光素子１０４の画素電極と接続される交流用トランジスタ１０３のソース電極もしくはドレイン電極と接続される。
【００４０】
なお、本明細書中において、接続されているとは、特に限定がない場合、電気的な接続のことをいう。
【００４１】
また、本明細書中において、電位制御線とは、交流用トランジスタを制御するため、電位を変化させる配線のことである。
【００４２】
また、スイッチング用トランジスタ１０１が非選択状態（オフの状態）にある時、駆動用トランジスタ１０２のゲート容量によって、駆動用トランジスタ１０２のゲート電位が保持される。なお、図１では容量素子を設けず、駆動用トランジスタ１０２のゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。
【００４３】
さらに本実施の形態では、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくする。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また交流用トランジスタ１０３では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【００４４】
また、発光素子１０４は陽極と陰極を有しており、本明細書では、陽極を画素電極として用いる場合は陰極を対向電極と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。
【００４５】
ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【００４６】
よって、スイッチング用トランジスタ１０１に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、スイッチング用トランジスタ１０１は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【００４７】
さらに好ましい形態としては、スイッチング用トランジスタ１０１にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、スイッチング用トランジスタ１０１はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、スイッチング用トランジスタ１０１は信頼性が向上する。
【００４８】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【００４９】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりもスイッチング用トランジスタ１０１の膜厚を薄くする良い。
【００５０】
また、スイッチング用トランジスタ１０１をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【００５１】
特にスイッチング用トランジスタ１０１にオフ電流が流れてしまうと、駆動用トランジスタ１０２のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、スイッチング用トランジスタ１０１において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【００５２】
なお、本明細書中では、発光素子（ＥＬ素子）は、電界が生じると発光する電界発光層（ＥＬ層）を、陽極及び陰極で挟んだ構造を有する素子を示すものとして説明するが、これに限定されない。
【００５３】
また、本明細書中において、発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示すものとして説明する。
【００５４】
電界発光層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。発光素子は、基本的に、陽極、発光層、陰極の順に積み重ねた構造で示されるが、この他に、陽極、正孔注入層、発光層、電子注入層、陰極の順に積み重ねた構造や、陽極、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層、陰極の順に積み重ねた構造などがある。
【００５５】
なお、電界発光層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が、明確に区別された積層構造を有するものに限定されない。つまり、電界発光層は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する材料が、混合した層を有する構造であってもよい。また、無機物が混合されていてもよい。
【００５６】
また、発光素子の電界発光層としては、低分子材料、高分子材料、中分子材料のいずれの材料であってもよい。
【００５７】
なお、本明細書中において、中分子材料とは、分子数が２０以下または連鎖する分子の長さが１０μｍ以下で、昇華性を有さないものとする。
【００５８】
次に、図１の回路構成における動作について、図２を用いて説明する。
【００５９】
まず図２（Ａ）の書き込み期間において、走査線Ｇが選択されると、走査線Ｇにゲート電極が接続されているスイッチング用トランジスタ１０１がオンの状態になる。そして、信号線Ｓに入力された映像信号の電位Ｖｓｉｇが、スイッチング用トランジスタ１０１を介して駆動用トランジスタ１０２のゲート電極に入力され、駆動用トランジスタ１０２のゲート容量によって、駆動用トランジスタ１０２のゲート電位が保持される。また、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２はオンの状態となるため、発光素子１０４に順方向のバイアス電流が流れて発光素子１０４は発光する。
【００６０】
具体的には、電源線Ｖに電位Ｖｄｄが供給され、発光素子１０４の対向電極に電位Ｖｓｓが供給されて、発光素子１０４は発光する。このとき、電位Ｖｓｓと、電源線Ｖに印加される電位Ｖｄｄは、Ｖｓｓ＜Ｖｄｄを満たす電位であり、電位Ｖｓｓとしては例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。
【００６１】
一方、この書き込み期間において、電位制御線Ｗの電位Ｖｄｄ２は、発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ２＞Ｖｓｓを満たす）電位に設定されるため、電位制御線Ｗと接続される交流用トランジスタ１０３の電極はドレイン電極となり、発光素子１０４の画素電極と接続される交流用トランジスタ１０３の電極はソース電極となる。さらに、該ソース電極と、交流用トランジスタ１０３のゲート電極とが接続されるため、交流用トランジスタ１０３はオフの状態となる。
【００６２】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフになる場合には、発光素子１０４への電流の供給は行なわれないため、発光素子１０４は発光されない。
【００６３】
また本明細書中では、トランジスタがオンの状態とは、そのゲート電圧によって、ソース電極とドレイン電極間が導通状態であることを示すとする。また、トランジスタがオフの状態とは、そのゲート電圧によって、ソース電極とドレイン電極間が、非導通状態であることを示すとする。
【００６４】
また本明細書中では、発光素子に逆方向の電圧を印加するとは、順方向の電圧に対して逆方向の電圧を印加にすることをいい、発光素子には逆方向のバイアス電流が流れ、発光はしない。
【００６５】
次に図２（Ｂ）の表示期間では、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態する。また、書き込み期間において書き込まれた映像信号の電位Ｖｓｉｇを駆動用トランジスタ１０２のゲート容量によって保持しているため、駆動用トランジスタ１０２はオンの状態となる。それにより、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【００６６】
具体的には、書き込み期間と同様に、電源線Ｖに電位Ｖｄｄが供給され、発光素子１０４の対向電極に電位Ｖｓｓが供給されて、発光素子１０４は発光する。このとき、電位Ｖｓｓと、電源線Ｖに印加される電位Ｖｄｄは、Ｖｓｓ＜Ｖｄｄを満たす電位であり、電位Ｖｓｓとしては例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。
【００６７】
一方、書き込み期間と同様に、電位制御線Ｗの電位Ｖｄｄ２は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ２＞Ｖｓｓを満たす）電位に設定されているため、交流用トランジスタ１０３はオフの状態となる。
【００６８】
また、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への電流の供給は行なわれないため、表示期間においても、発光素子１０４への電流の供給は行われない。
【００６９】
次いで、図２（Ｃ）の逆方向バイアス期間（非点灯期間）において、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にする。
【００７０】
一方、電位制御線Ｗの電位Ｖｓｓ２を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ２を満たす）電位に設定することにより、電位制御線Ｗと接続される交流用トランジスタ１０３の電極はソース電極となり、発光素子１０４の画素電極と接続される電極はドレイン電極となる。さらに、該ドレイン電極と交流用トランジスタ１０３のゲート電極とが接続されるため、交流用トランジスタ１０３はオンの状態となる。これにより、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、及び交流用トランジスタ１０３において、逆方向のバイアス電流が流れる。
【００７１】
なお、書き込み期間及び表示期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンの状態となる場合、逆バイアス期間においても、映像信号の電位をゲート容量が保持しているため、駆動用トランジスタはオンの状態となる。それにより、駆動用トランジスタ１０２に順方向のバイアス電流が流れる（図示しない）が、ほとんどの電流は交流用トランジスタ１０３へ流れ込むため、特に動作には影響がない。加えて、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくした場合、交流用トランジスタ１０３のチャネル幅Ｗが大きくなるため、駆動用トランジスタ１０２に順方向に流れるバイアス電流は交流用トランジスタ１０３に流れやすくなる。勿論、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオフの状態となる場合は、駆動用トランジスタ１０２に電流は供給されない。
【００７２】
なお、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくすることで、交流用トランジスタ１０３に流れる電流を駆動用トランジスタ１０２に流れる電流に比べて大きくすることができる。つまり、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間において発光素子１０４に大きな電流を流すことができる。
【００７３】
また、逆方向バイアス期間におけるＶｓｓ２とＶｓｓの電位差を、表示期間におけるＶｄｄとＶｓｓの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間においてさらに発光素子１０４に大電流を流すことができる。
【００７４】
なお、本実施の形態では、発光素子１０４の対向電極の電位及び電源線Ｖの電位を固定電位としたが、これに限らない。例えば、発光素子１０４の対向電極の電位を変動させてもよいし、電源線Ｖの電位と発光素子１０４の対向電極の電位両方を変動させてもよい。
【００７５】
次にこのような構成の画素において、階調を表現する手法について説明する。
【００７６】
階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。アナログ方式と比べて、デジタル方式は、トランジスタのばらつきに強く、多階調化に向くなどの利点がある。アナログ方式がトランジスタのばらつきによって制約されていたのに対し、デジタル方式は、ＴＦＴのばらつきが少々あっても、極めて均質な階調表示が可能である。
【００７７】
デジタル方式の階調表現方法の一例として、時間階調方式が知られている。この方式の駆動方法は、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。
【００７８】
１画像を表示する期間を１フレーム期間とすると、１フレーム期間は、複数のサブフレーム期間に分割される。
【００７９】
サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光させるか、させないかして、１フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。
【００８０】
図１に示した画素を用いてデジタル時間階調方式で駆動する方法について、図３のタイミングチャートを用いて説明する。図３では、４ビット目で発光素子１０４に、逆方向バイアス期間（非点灯期間）ＢＦとして逆方向の電圧を印加する。
【００８１】
なお、本発明の表示装置を用いて画像表示を行うとき、表示期間においては、画面の書き換え動作と表示動作とが繰り返し行われる。この書き換え回数について特に限定はないが、画像をみる人がちらつき（フリッカ）を感じないように少なくとも１秒間に６０回程度とすることが好ましい。ここで、一画面（１フレーム）の書き換え動作と表示動作を行う期間、及び逆方向のバイアス期間を含めて１フレーム期間Ｆ１という。
【００８２】
１フレーム期間Ｆ１は、図３に示すように、書き込み期間Ｔａ１、Ｔａ２、Ｔａ３、Ｔａ４と表示期間Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４、及び逆方向バイアス期間ＢＦを含む４つのサブフレーム期間ＳＦ１、ＳＦ２、ＳＦ３、及びＳＦ４に時分割されている。発光するための信号を与えられた発光素子は、表示期間において発光状態となっている。各々のサブフレーム期間における表示期間の長さの比は、第１のサブフレーム期間Ｔａ１：第２のサブフレーム期間Ｔａ２：第３のサブフレーム期間Ｔａ３：第４のサブフレーム期間Ｔａ４＝２３：２２：２１：２０＝８：４：２：１となっている。これによって４ビット階調を表現することができる。但し、ビット数及び階調数はここに記すものに限定されず、例えば８つのサブフレーム期間を設け８ビット階調を行えるようにしてもよい。
【００８３】
上記動作の書き込み期間、及び表示期間について、全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、ＳＦ４においては逆方向バイアス期間ＢＦを加わえて１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆ１あたりで、発光素子１０４が発光したサブフレーム期間ＳＦ１〜ＳＦ４の表示期間の累計によって階調を表現する。つまり、１フレーム期間Ｆ１中の点灯時間の総和をもって階調を表現する。
【００８４】
なお、サブフレーム期間ＳＦ１〜ＳＦ４をそれぞれ１フレーム内に連続させずに配置してもよい。また、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよいし、さらにその複数のサブフレーム期間をそれぞれ１フレーム内に連続させずに配置してもよい。なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。
【００８５】
また図１の画素をアナログ方式で駆動させる場合、図４のように、１フレーム期間Ｆ１の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間ＦＦと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間ＢＦを設ければよい。なお、順方向バイアス期間ＦＦにおいて各画素にアナログ映像信号を書き込み（Ｔａ：書き込み期間）、発光素子１０４を発光または非発光（Ｔｓ：表示期間）させればよい。
【００８６】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【００８７】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【００８８】
（実施の形態２）
本実施の形態では、上記実施の形態１を用いて作製された表示装置について、表示装置を構成するディスプレイの構成について説明する。
【００８９】
表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。
【００９０】
ディスプレイの構成について、図５にブロック図を示す。図５において、ディスプレイ３００は、信号線駆動回路３０１と、走査線駆動回路３０２と、画素部３０３とによって構成されている。画素部３０３は、マトリクス状に画素が配置された構成となっている。
【００９１】
画素部３０３の各画素に、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。ここでは、上記実施の形態１で示した回路構成を用いて画素毎に３つのＴＦＴを配置し、各画素に発光素子設けたディスプレイについて説明する。
【００９２】
図６に、ディスプレイの画素部の構成を示す。画素部３１０には、信号線Ｓ１〜Ｓｘ、走査線Ｇ１〜Ｇｙ、電源線Ｖ１〜Ｖｘ、及び電位制御線Ｗ１〜Ｗｙが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素３１１は、スイッチング用トランジスタ１０１と、駆動用トランジスタ１０２と、交流用トランジスタ１０３と、発光素子１０４をそれぞれ有している。
【００９３】
なお、図６で示した画素３１１は図１と対応し、信号線Ｓ１〜Ｓｘのうちの１本Ｓ１と、走査線Ｇ１〜Ｇｙのうちの１本Ｇ１と、電源線Ｖ１〜Ｖｘのうちの１本Ｖ１と、電位制御線Ｗ１〜Ｗｘのうちの１本Ｗ１と、スイッチング用トランジスタ１０１と、駆動用トランジスタ１０２と、交流用トランジスタ１０３と、発光素子１０４とによって構成されている。
【００９４】
以上の構成と本発明を組み合わせることにより、発光素子の寿命を延ばすことを可能とし、Ｎ型トランジスタで構成された画素を用いることにより、安価な表示装置及びディスプレイを製造することが可能となる。
【００９５】
なお、本実施の形態では、実施の形態１で示した図１の回路構成を用いているが、これに限定されず、他の実施の形態及び実施例と組み合わせて実施することができる。
【００９６】
（実施の形態３）
（回路構成２）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【００９７】
図７に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ１０１）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。スイッチング用トランジスタ１０１、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。
【００９８】
図７に示すように、スイッチング用トランジスタ１０１のゲート電極は、走査線Ｇに接続されている。また、スイッチング用トランジスタ１０１のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のゲート電極に接続されている。そして、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。
【００９９】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極において、一方が駆動用トランジスタ１０２のゲート電極に接続され、もう一方が発光素子１０４の画素電極、及び駆動用トランジスタ１０２のソース電極もしくはドレイン電極に接続される。また、交流用トランジスタ１０３のゲート電極は電位制御線Ｗに接続される。
【０１００】
また、スイッチング用トランジスタ１０１が非選択状態（オフの状態）にある時、駆動用トランジスタ１０２のゲート容量によって駆動用トランジスタ１０２のゲート電位が保持される。なお、図７では容量素子を設けず、駆動用トランジスタ１０２のゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。
【０１０１】
ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０１０２】
よって、スイッチング用トランジスタ１０１に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、スイッチング用トランジスタ１０１は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０１０３】
さらに好ましい形態としては、スイッチング用トランジスタ１０１にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、スイッチング用トランジスタ１０１はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、スイッチング用トランジスタ１０１は信頼性が向上する。
【０１０４】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０１０５】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりもスイッチング用トランジスタ１０１の膜厚を薄くする良い。
【０１０６】
また、スイッチング用トランジスタ１０１をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０１０７】
特にスイッチング用トランジスタ１０１にオフ電流が流れてしまうと、駆動用トランジスタ１０２のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、スイッチング用トランジスタ１０１において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０１０８】
次に、図７の回路構成における動作について、図８を用いて説明する。
【０１０９】
まず図８（Ａ）の書き込み期間において、走査線Ｇが選択されると、走査線Ｇにゲート電極が接続されているスイッチング用トランジスタ１０１がオンの状態になる。そして、信号線Ｓに入力された映像信号の電位Ｖｓｉｇが、スイッチング用トランジスタ１０１を介して駆動用トランジスタ１０２のゲート電極に入力され、駆動用トランジスタ１０２のゲート容量によって、ゲート電位が保持される。
【０１１０】
また、電源線Ｖの電位Ｖｓｓ１は発光素子１０４の対向電極の電位Ｖｓｓと同じか、もしくはそれよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１を満たす）電位に設定されるため、発光素子１０４は発光されない。なお、電位Ｖｓｓとしては、例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。また、設定されるＶｓｓ１及びＶｓｓの電位差よって発光素子１０４に逆方向のバイアス電流が流れる。（ただし、Ｖｓｓ１とＶｓｓが同電位のときは流れない。）
【０１１１】
一方、この書き込み期間において、電位制御線Ｗの電位Ｖｓｓ２は、交流用トランジスタ１０３がオフの状態となるように低く設定される。
【０１１２】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への電流の供給は行なわれないため、発光素子１０４は発光されない。
【０１１３】
次に図８（Ｂ）の表示期間では、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にする。また、書き込み期間において書き込まれた映像信号の電位Ｖｓｉｇを駆動用トランジスタ１０２のゲート容量によって保持しているため、駆動用トランジスタ１０２はオンの状態となる。
【０１１４】
また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓを満たす）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０１１５】
一方、書き込み期間と同様に、電位制御線Ｗの電位Ｖｓｓ２は、交流用トランジスタ１０３がオフの状態となるように低く設定される。
【０１１６】
また、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への電流の供給は行なわれないため、表示期間においても、発光素子１０４への電流の供給は行われない。
【０１１７】
次いで、図８（Ｃ）の逆方向バイアス期間（非点灯期間）において、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にする。
【０１１８】
また、電源線Ｖの電位Ｖｓｓ３を発光素子１０４の対向電極の電位Ｖｓｓより低く設定する。つまり、Ｖｓｓ＞Ｖｓｓ３を満たすように電位を設定することにより、駆動用トランジスタ１０２がオンとなる場合において、電源線Ｖと接続される駆動用トランジスタ１０２の電極はソース電極となり、発光素子１０４の画素電極と接続される駆動用トランジスタ１０２の電極はドレイン電極となる。
【０１１９】
なお、表示期間における順方向のバイアス電流の電流値より、逆方向バイアス期間における逆方向のバイアス電流の電流値を大きくするため、Ｖｓｓ３とＶｓｓの電位差は、表示期間におけるＶｄｄ１とＶｓｓの電位差よりも大きくするとよい。これにより、逆方向のバイアス電流の電流値を大きくし、逆方向バイアス期間において発光素子１０４に大電流を流すことができる。
【０１２０】
さらに、電位制御線Ｗの電位Ｖｄｄ２を交流用トランジスタ１０３がオンの状態となるように高く設定する。それにより、駆動用トランジスタ１０２のゲート電極とドレイン電極とが同電位となり、駆動用トランジスタ１０２はオンの状態となる。よって、駆動用トランジスタ１０２に逆方向のバイアス電流が流れ、発光素子１０４にも逆方向のバイアス電流が流れる。つまり、発光素子１０４に逆方向の電圧が印加される。
【０１２１】
なお、本実施の形態では、発光素子１０４の対向電極の電位を固定電位としたが、これに限らない。例えば、発光素子１０４の対向電極の電位を変動させてもよいし、電源線Ｖの電位と発光素子１０４の対向電極の電位両方を変動させてもよい。
【０１２２】
次に、図７に示した画素を用いてデジタル時間階調方式で駆動する方法について、図９のタイミングチャートを用いて説明する。
【０１２３】
１フレーム期間Ｆ１は、図９に示すように、書き込み期間Ｔａ１、Ｔａ２、Ｔａ３、Ｔａ４と表示期間Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４を含む４つのサブフレーム期間ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４、及び逆方向バイアス期間（非点灯期間）ＢＦに時分割されている。発光するための信号を与えられた発光素子は、表示期間において発光状態となっている。各々のサブフレーム期間における表示期間の長さの比は、第１のサブフレーム期間Ｔａ１：第２のサブフレーム期間Ｔａ２：第３のサブフレーム期間Ｔａ３：第４のサブフレーム期間Ｔａ４＝２３：２２：２１：２０＝８：４：２：１となっている。これによって４ビット階調を表現することができる。但し、ビット数及び階調数はここに記すものに限定されず、例えば８つのサブフレーム期間を設け８ビット階調を行えるようにしてもよい。
【０１２４】
上記動作の書き込み期間、及び表示期間について、全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、逆方向の電圧を印加する期間（逆方向バイアス期間ＢＦ）を設け、１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆ１あたりで、発光素子１０４が発光したサブフレーム期間ＳＦ１〜ＳＦ４の表示期間の累計によって階調を表現する。つまり、１フレーム期間Ｆ１中の点灯時間の総和をもって階調を表現する。
【０１２５】
なお、サブフレーム期間ＳＦ１〜ＳＦ４をそれぞれ１フレーム内に連続させずに配置してもよい。また、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成してもよいし、さらにその複数のサブフレーム期間をそれぞれ１フレーム内に連続させずに配置してもよい。なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。
【０１２６】
また、図２３のように、１フレーム期間Ｆ１の中の各サブフレーム期間ＳＦ１〜ＳＦ４において、それぞれの書き込み期間Ｔａ１〜Ｔａ４と同時に逆方向の電圧を印加させる動作を行ってもよい。すなわち図２３において、書き込み期間Ｔａ１〜Ｔａ４は、書き込み動作を行うと同時に逆方向の電圧を印加する動作を行う逆方向バイアス期間でもある。なお、図２３においては、４ビットのデジタル映像信号を用いて階調を表現する場合の例を示している。
【０１２７】
また図７の画素をアナログ方式で駆動させる場合、図１０のように、１フレーム期間Ｆ１の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間ＦＦと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間ＢＦを設ければよい。なお、順方向バイアス期間ＦＦは書き込み期間Ｔａ、表示期間Ｔｓに時分割され、順方向バイアス期間ＦＦにおいて各画素にアナログ映像信号を書き込み、発光素子１０４を発光または非発光させればよい。
【０１２８】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０１２９】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０１３０】
（実施の形態４）
（回路構成３）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【０１３１】
図１１に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（第１のスイッチング用トランジスタ１０５、第２のスイッチング用トランジスタ１０６）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。また、本実施の形態では、映像信号の電位を保持するため二つの電極を持つ容量素子１１２を設けているが、駆動用トランジスタ１０２のゲート容量などを用いて、駆動用トランジスタ１０２のゲート電位を保持できる場合は、容量素子１１２を省いても良い。第１のスイッチング用トランジスタ１０５、第２のスイッチング用トランジスタ１０６、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。
【０１３２】
図１１に示すように、第１のスイッチング用トランジスタ１０５のゲート電極は第２の走査線ＧＬ２に接続され、第１のスイッチング用トランジスタ１０５のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のソース電極もしくはドレイン電極に接続されている。また、第２のスイッチング用トランジスタ１０６のゲート電極は第１の走査線ＧＬ１に接続され、第２のスイッチング用トランジスタ１０６のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が駆動用トランジスタ１０２のゲート電極と容量素子１１２に接続されている。なお、信号線Ｓは電流源１１３と接続される。
【０１３３】
さらに、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極と容量素子１１２に接続されている。また、容量素子１１２の二つの電極は、一方が駆動用トランジスタ１０２のゲート電極と、もう一方が発光素子１０４の画素電極と接続される駆動用トランジスタ１０２のソース電極もしくはドレイン電極と接続されている。なお、駆動用トランジスタ１０２は飽和領域で動作するように設定されている。
【０１３４】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。また、交流用トランジスタ１０３のゲート電極は発光素子１０４の画素電極と接続される交流用トランジスタ１０３のソース電極もしくはドレイン電極と接続される。
【０１３５】
また、第１のスイッチング用トランジスタ１０５、及び第２のスイッチング用トランジスタ１０６が非選択状態（オフの状態）にある時、容量素子１１２は容量素子１１２の電極間の電位差を保持するため設けられている。なお、図１１では容量素子１１２を設ける構成としたが、駆動用トランジスタ１０２のゲート容量によってゲート電位を保持できる場合は、本発明はこの構成に限定されず、容量素子１１２を省いた構成にしても良い。
【０１３６】
さらに本実施の形態では、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくする。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また交流用トランジスタ１０３では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【０１３７】
ここで、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６はリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０１３８】
よって、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０１３９】
さらに好ましい形態としては、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６は信頼性が向上する。
【０１４０】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０１４１】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりも第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６の膜厚を薄くする良い。
【０１４２】
また、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０１４３】
特に第２のスイッチング用トランジスタ１０６にオフ電流が流れてしまうと、容量素子１１２は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、第２のスイッチング用トランジスタ１０６において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０１４４】
次に、図１１の回路構成における動作について、図１２を用いて説明する。
【０１４５】
まず図１２（Ａ）の書き込み期間において、第１の走査線ＧＬ１及び第２の走査線ＧＬ２が選択されると、第２の走査線ＧＬ２にゲート電極が接続されている第１のスイッチング用トランジスタ１０５と、第１の走査線ＧＬ１にゲート電極が接続される第２のスイッチング用トランジスタ１０６がオンの状態になる。また、このとき発光素子１０４を所定の輝度階調で発光動作させるために必要な所定の階調電流Ｉｄａｔａを電流源１１３から信号線Ｓに供給する。ここで、電流源１１３は信号線Ｓに階調電流Ｉｄａｔａを供給するための階調電位Ｖｄａｔａとして、発光素子１０４の対向電極の電位Ｖｓｓ及び電源線Ｖの電位Ｖｓｓ１よりも低い電位（つまり、Ｖｓｓ、Ｖｓｓ１＞Ｖｄａｔａ）を有するように設定する。なお、電位Ｖｓｓとしては例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。
【０１４６】
また、電源線Ｖの電位Ｖｓｓ１は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１）電位に設定され、第２のスイッチング用トランジスタ１０６を介して、電源線Ｖの電位Ｖｓｓ１が容量素子１１２及び駆動用トランジスタ１０２のゲート電極に入力される。それにより、容量素子１１２には電荷が蓄積され、容量素子１１２に電荷が充電されると電圧成分（保持電圧）が保持され、駆動用トランジスタ１０２はオンの状態となる。また、電源線Ｖと接続される駆動用トランジスタ１０２の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、駆動用トランジスタ１０２を介して階調電流Ｉｄａｔａに基づいた書き込み電流Ｉｄｔが供給される。
【０１４７】
以上により、電流源１１３によって設定された階調電流Ｉｄａｔａに基づいて、駆動用トランジスタ１０２及び第１のスイッチング用トランジスタ１０５のドレイン電流として、Ｉｄｔが流れ、容量素子１１２に両電極間の電位差に対応する電荷が蓄積され、電圧成分（保持電圧）が保持される。なお、このとき発光素子１０４の対向電極の電位Ｖｓｓよりも低電位の階調電位Ｖｄａｔａに基づいて書き込み電流Ｉｄｔが流れることにより、ノードＮ１の電位は低くなるため、発光素子１０４には逆方向のバイアス電流が流れる。よって、書き込み期間において、発光素子１０４は発光されない。
【０１４８】
また、この書き込み期間において、上記書き込み電流ＩｄｔによりノードＮ１の電位は低くなるため、電源線Ｖの電位Ｖｓｓ１はノードＮ１に印加される電位より高くなる。よって、電源線Ｖと接続される交流用トランジスタ１０３の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、該ソース電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオフの状態となる。
【０１４９】
なお、書き込み期間において、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオンになる場合について説明したが、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、発光素子１０４は発光されない。
【０１５０】
次に図１２（Ｂ）の表示期間では、第１の走査線ＧＬ１及び第２の走査線ＧＬ２の電位を制御することで第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をオフの状態にし、書き込み期間において蓄積された電荷（保持電圧）、すなわち容量素子１１２の両電極間の電位差を保持しているため、駆動用トランジスタ１０２はオンの状態となる。また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（Ｖｄｄ１＞Ｖｓｓ）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０１５１】
一方、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高く設定されるため、電源線Ｖと接続される交流用トランジスタ１０３の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、該ソース電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオフの状態となる。
【０１５２】
また、書き込み期間において、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオンになる場合について説明したが、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子１０４への電流の供給は行われない。
【０１５３】
次いで、図１２（Ｃ）の逆方向バイアス期間（非点灯期間）において、第１の走査線ＧＬ１及び第２の走査線ＧＬ２の電位を制御することで第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をオフの状態にする。
【０１５４】
また、電源線Ｖの電位Ｖｓｓ２を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ２）電位に設定することにより、電源線Ｖと接続される交流用トランジスタ１０３の電極はソース電極となり、もう一方の電極はドレイン電極となる。従って、該ドレイン電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオンの状態となる。よって、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、及び交流用トランジスタ１０３において、逆方向のバイアス電流が流れる。
【０１５５】
なお、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオンの状態となる場合、逆バイアス期間においても、書き込み電流Ｉｄｔに基づいて容量素子１１２の両電極間の電位差が保持されているため、駆動用トランジスタはオンの状態となる。それにより、駆動用トランジスタ１０２に逆方向のバイアス電流が流れる。しかし、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくすることで、交流用トランジスタ１０３に流れる電流値に比べて、駆動用トランジスタ１０２に流れる電流値は小さくなる。勿論、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオフの状態となる場合は、駆動用トランジスタ１０２に電流は供給されない。
【０１５６】
また、逆方向バイアス期間におけるＶｓｓ２とＶｓｓの電位差を、表示期間におけるＶｄｄ１とＶｓｓの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間においてさらに発光素子１０４に大電流を流すことができる。
【０１５７】
また、上記回路構成の他に、第２の走査線ＧＬ２を設けず、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６のゲート電極を走査線Ｇに接続する構成としてもよい。図１３にその構成を示す。走査線Ｇを一つで構成することで、配線の本数を減らすことができ、画素の開口率を上げることができる。また動作については、上記回路構成の動作における第１の走査線ＧＬ１と第２の走査線ＧＬ２との動作を走査線Ｇで行う他は同じ動作であるため、ここでは省略する。
【０１５８】
次に、図１１に示した画素を用いてアナログ時間階調方式で駆動する階調方法について、図１４のタイミングチャートを用いて説明する。
【０１５９】
図１４（Ａ）のように、１フレーム期間Ｆ１の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間ＦＦと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間ＢＦを設ける。なお、順方向バイアス期間ＦＦは書き込み期間Ｔａ、表示期間Ｔｓに時分割され、順方向バイアス期間ＦＦにおいて各画素にアナログ映像信号を書き込み、発光素子１０４を発光または非発光させればよい。
【０１６０】
図１４（Ｂ）に示すのは、任意の行（ｉ行目）におけるタイミングチャートである。
【０１６１】
画素への信号書き込み期間Ｔａ（ｉ）には、信号線Ｓと接続される電流源１１３にアナログ信号の電位、つまり階調電位Ｖｄａｔａが設定される。この階調電位Ｖｄａｔａが映像信号に相当する。そして、画素へ映像信号を書き込む際には、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にハイレベルの電位が印加され、第２のスイッチング用トランジスタ１０６及び第１のスイッチング用トランジスタ１０５をオンさせる。また、電源線Ｖの電位にローレベルの電位Ｖｓｓ１が印加される。ここで、電源線Ｖの電位Ｖｓｓ１は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１）電位に設定される。
【０１６２】
次に、表示期間Ｔｓ（ｉ）では、、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にローレベルの電位が印加され、電源線Ｖの電位にはハイレベルの電位Ｖｄｄ１が印加される。ここで、電源線Ｖの電位Ｖｄｄ１は、発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓ）電位に設定され、発光素子１０４は発光する。
【０１６３】
逆方向バイアス期間ＢＦでは、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にローレベルの電位が維持され、電源線Ｖの電位にはローレベルの電位Ｖｓｓ２が印加される。ここで、電源線Ｖの電位Ｖｓｓ２は、発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ２）電位に設定される。このような逆方向バイアス期間を設けることで、発光素子に逆方向の電圧を印加し、該発光素子の初期不良や進行性不良を抑制して電界発光層の劣化による輝度の低下を防ぐことができる。
【０１６４】
また図１１の画素をデジタル時間階調方式で駆動させる場合、図１５に示すように、１フレーム期間Ｆ１は、書き込み期間Ｔａ１、Ｔａ２、Ｔａ３、Ｔａ４と表示期間Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４を含む４つのサブフレーム期間ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４、及び逆方向バイアス期間（非点灯期間）ＢＦに時分割される。書き込み期間において、発光するための信号を与えられた発光素子は、表示期間において発光状態となる。書き込み期間、表示期間が交互に行われた後、逆方向バイアス期間が行われる。
【０１６５】
また、本実施の形態では、４ビット階調を表現されるが、ビット数及び階調数はここに記すものに限定されず、例えば８つのサブフレーム期間を設け８ビット階調を行えるようにしてもよい。さらに、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成し、１フレーム内に連続させずに配置してもよい。なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。
【０１６６】
以上により、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０１６７】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０１６８】
（実施の形態５）
（回路構成４）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【０１６９】
図１６に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（第１のスイッチング用トランジスタ１０５、第２のスイッチング用トランジスタ１０６）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。また、本実施の形態では、映像信号の電位を保持するため二つの電極を持つ容量素子１１２を設けているが、駆動用トランジスタ１０２のゲート容量などを用いて、駆動用トランジスタ１０２のゲート電位を保持できる場合は、容量素子１１２を省いても良い。第１のスイッチング用トランジスタ１０５、第２のスイッチング用トランジスタ１０６、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。
【０１７０】
図１６に示すように、第１のスイッチング用トランジスタ１０５のゲート電極は第２の走査線ＧＬ２に接続され、第１のスイッチング用トランジスタ１０５のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のソース電極もしくはドレイン電極に接続されている。また、第２のスイッチング用トランジスタ１０６のゲート電極は第１の走査線ＧＬ１に接続され、第２のスイッチング用トランジスタ１０６のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が駆動用トランジスタ１０２のゲート電極と容量素子１１２に接続されている。なお、信号線Ｓは電流源１１３と接続される。
【０１７１】
さらに、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極と容量素子１１２に接続されている。また、容量素子１１２の二つの電極は、一方が駆動用トランジスタ１０２のゲート電極と、もう一方が発光素子１０４の画素電極と接続される駆動用トランジスタ１０２のソース電極もしくはドレイン電極と接続されている。なお、駆動用トランジスタ１０２は飽和領域で動作するように設定されている。
【０１７２】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極は、一方が発光素子１０４の画素電極に、もう一方が電位制御線Ｗに接続されている。また、交流用トランジスタ１０３のゲート電極は電位制御線Ｗと接続される交流用トランジスタ１０３のソース電極もしくはドレイン電極と接続される。
【０１７３】
また、第１のスイッチング用トランジスタ１０５、及び第２のスイッチング用トランジスタ１０６が非選択状態（オフの状態）にある時、容量素子１１２は容量素子１１２の電極間の電位差を保持するため設けられている。なお、図１６では容量素子１１２を設ける構成としたが、駆動用トランジスタ１０２のゲート容量によってゲート電位を保持できる場合は、本発明はこの構成に限定されず、容量素子を省いた構成にしても良い。
【０１７４】
さらに本実施の形態では、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくする。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また交流用トランジスタ１０３では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【０１７５】
ここで、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６はリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０１７６】
よって、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０１７７】
さらに好ましい形態としては、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６は信頼性が向上する。
【０１７８】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０１７９】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりも第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６の膜厚を薄くする良い。
【０１８０】
また、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０１８１】
特に第２のスイッチング用トランジスタ１０６にオフ電流が流れてしまうと、容量素子１１２は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、第２のスイッチング用トランジスタ１０６において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０１８２】
次に、図１６の回路構成における動作について、図１７を用いて説明する。
【０１８３】
まず図１７（Ａ）の書き込み期間において、第１の走査線ＧＬ１及び第２の走査線ＧＬ２が選択されると、第２の走査線ＧＬ２にゲート電極が接続されている第１のスイッチング用トランジスタ１０５、及び第１の走査線ＧＬ１にゲート電極が接続される第２のスイッチング用トランジスタ１０６がオンの状態になる。また、このとき発光素子１０４を所定の輝度階調で発光動作させるために必要な所定の階調電流Ｉｄａｔａを電流源１１３から信号線Ｓに供給する。ここで、電流源１１３は信号線Ｓに階調電流Ｉｄａｔａを供給するための階調電位Ｖｄａｔａとして、発光素子１０４の対向電極の電位Ｖｓｓ及び電源線Ｖの電位Ｖｓｓ１よりも低い電位（つまり、Ｖｓｓ、Ｖｓｓ１＞Ｖｄａｔａ）を有するように設定する。なお、電位Ｖｓｓとしては例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。
【０１８４】
また、電源線Ｖの電位Ｖｓｓ１は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１）電位に設定され、第２のスイッチング用トランジスタ１０６を介して、電源線Ｖの電位Ｖｓｓ１が容量素子１１２及び駆動用トランジスタ１０２のゲート電極に入力される。それにより、容量素子１１２には電荷が蓄積され、容量素子１１２に電荷が充電されると電圧成分（保持電圧）が保持され、駆動用トランジスタ１０２はオンの状態となる。また、電源線Ｖと接続される駆動用トランジスタ１０２の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、駆動用トランジスタ１０２を介して階調電流Ｉｄａｔａに基づいた書き込み電流Ｉｄｔが供給される。
【０１８５】
以上により、電流源１１３によって設定された階調電流Ｉｄａｔａにより、駆動用トランジスタ１０２及び第１のスイッチング用トランジスタ１０５のドレイン電流として、Ｉｄｔが流れ、容量素子１１２に両電極間の電位差に対応する電荷が蓄積され、電圧成分（保持電圧）が保持される。なお、このとき発光素子１０４の対向電極の電位Ｖｓｓよりも低電位の階調電位Ｖｄａｔａに基づいて書き込み電流Ｉｄｔが流れることにより、ノードＮ１の電位は低くなるため、発光素子１０４には逆方向のバイアス電流が流れる。よって、書き込み期間において、発光素子１０４は発光されない。
【０１８６】
一方、この書き込み期間において、電位制御線Ｗの電位Ｖｄｄ３は発光素子１０４の対向電極の電位Ｖｓｓより高い（つまり、Ｖｄｄ３＞Ｖｓｓ）電位に設定される。よって、電位制御線Ｗと接続される交流用トランジスタ１０３の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、該ソース電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオフの状態となる。
【０１８７】
なお、書き込み期間において、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオンになる場合について説明したが、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、発光素子１０４は発光されない。
【０１８８】
次に図１７（Ｂ）の表示期間では、第１の走査線ＧＬ１及び第２の走査線ＧＬ２の電位を制御することで第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をオフの状態にし、書き込み期間において蓄積された電荷（保持電圧）、すなわち容量素子１１２の両電極間の電位差を保持しているため、駆動用トランジスタ１０２はオンの状態となる。また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（Ｖｄｄ１＞Ｖｓｓ）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０１８９】
一方、書き込み期間と同様に、電位制御線Ｗの電位Ｖｄｄ３は発光素子１０４の対向電極の電位Ｖｓｓより高い電位に設定されている。よって、電位制御線Ｗと接続される交流用トランジスタ１０３の電極はドレイン電極となり、もう一方の電極はソース電極となる。従って、該ソース電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオフの状態となる。
【０１９０】
また、書き込み期間において、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオンになる場合について説明したが、階調電位Ｖｄａｔａにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子１０４への電流の供給は行われない。
【０１９１】
次いで、図１７（Ｃ）の逆方向バイアス期間（非点灯期間）において、第１の走査線ＧＬ１及び第２の走査線ＧＬ２の電位を制御することで第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６をオフの状態にする。
【０１９２】
また、電位制御線Ｗの電位Ｖｓｓ３を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ３）電位に設定することにより、電位制御線Ｗと接続される交流用トランジスタ１０３の電極はソース電極となり、もう一方の電極はドレイン電極となる。従って、該ドレイン電極と交流用トランジスタ１０３のゲート電極が接続されるため、交流用トランジスタ１０３はオンの状態となる。よって、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、及び交流用トランジスタ１０３において、逆方向のバイアス電流が流れる。
【０１９３】
一方、電源線Ｖの電位Ｖｓｓ２は発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ２）電位に設定する。また、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオンの状態となる場合、逆バイアス期間においても、書き込み電流Ｉｄｔに基づいて容量素子１１２の両電極間の電位差が保持されているため、駆動用トランジスタはオンの状態となる。
【０１９４】
それにより、電源線Ｖの電位Ｖｓｓ２に設定する電位によって駆動用トランジスタ１０２に逆方向のバイアス電流が流れる。（なお、設定する電位Ｖｓｓ２がＶｓｓと同電位のときは流れない）。しかし、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくすることで、交流用トランジスタ１０３に流れる電流値に比べて、駆動用トランジスタ１０２に流れる電流値は小さくなる。勿論、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオフの状態となる場合は、駆動用トランジスタ１０２に電流は供給されない。
【０１９５】
また、逆方向バイアス期間における電位制御線Ｗの電位Ｖｓｓ３と発光素子１０４の対向電極の電位Ｖｓｓとの電位差を、表示期間における電源線Ｖの電位Ｖｄｄ１と発光素子１０４の対向電極の電位Ｖｓｓとの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間においてさらに発光素子１０４に大電流を流すことができる。
【０１９６】
また、上記回路構成の他に、第２の走査線ＧＬ２を設けず、第１のスイッチング用トランジスタ１０５及び第２のスイッチング用トランジスタ１０６のゲート電極を走査線Ｇに接続する構成としてもよい。図１８にその構成を示す。走査線Ｇを一つで構成することで、配線の本数を減らすことができ、画素の開口率を上げることができる。また動作については、上記回路構成の動作における第１の走査線ＧＬ１と第２の走査線ＧＬ２との動作を走査線Ｇで行う他は同じ動作であるため、ここでは省略する。
【０１９７】
次に、図１６に示した画素を用いてアナログ時間階調方式で駆動する階調方法について、図１９のタイミングチャートを用いて説明する。
【０１９８】
図１９（Ａ）のように、１フレーム期間Ｆ１の中に発光素子に順方向の極性の電圧を印加する期間、すなわち順方向バイアス期間ＦＦと、逆方向の極性の電圧を印加する期間、すなわち逆方向バイアス期間ＢＦを設ける。なお、順方向バイアス期間ＦＦは書き込み期間Ｔａ、表示期間Ｔｓに時分割され、順方向バイアス期間ＦＦにおいて各画素にアナログ映像信号を書き込み、発光素子１０４を発光または非発光させればよい。
【０１９９】
図１９（Ｂ）に示すのは、任意の行（ｉ行目）におけるタイミングチャートである。
【０２００】
画素への信号書き込み期間Ｔａ（ｉ）には、信号線Ｓと接続される電流源１１３にアナログ信号の電位、つまり階調電位Ｖｄａｔａが設定される。この階調電位Ｖｄａｔａが映像信号に相当する。そして、画素へ映像信号を書き込む際には、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にハイレベルの電位が印加され、第２のスイッチング用トランジスタ１０６及び第１のスイッチング用トランジスタ１０５をオンさせる。また、電源線Ｖの電位にローレベルの電位Ｖｓｓ１が印加され、電位制御線Ｗの電位にハイレベルの電位Ｖｄｄ３が印加される。ここで、電源線Ｖの電位Ｖｓｓ１は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１）電位に設定される。また、電位制御線Ｗの電位Ｖｄｄ３は、発光素子１０４の対向電極の電位Ｖｓｓより高い（つまり、Ｖｄｄ３＞Ｖｓｓ）電位に設定される。
【０２０１】
次に、表示期間Ｔｓ（ｉ）では、、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にローレベルの電位が印加され、電源線Ｖの電位にはハイレベルの電位Ｖｄｄ１が印加される。また、電位制御線Ｗの電位はハイレベルの電位Ｖｄｄ３に維持される。ここで、電源線Ｖの電位Ｖｄｄ１は、発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓ）電位に設定され、発光素子１０４は発光する。また、電位制御線Ｗの電位Ｖｄｄ３は、発光素子１０４の対向電極の電位Ｖｓｓより高い（つまり、Ｖｄｄ３＞Ｖｓｓ）電位に設定される。
【０２０２】
逆方向バイアス期間ＢＦでは、第１の走査線ＧＬ１及び第２の走査線ＧＬ２にローレベルの電位が維持され、電源線Ｖの電位にはローレベルの電位Ｖｓｓ２が印加され、電位制御線Ｗの電位にはローレベルの電位Ｖｓｓ３が印加される。ここで、電源線Ｖの電位Ｖｓｓ２は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ２）電位に設定される。また、電位制御線Ｗの電位Ｖｓｓ３は発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ３）電位に設定される。このような逆方向バイアス期間を設けることで、発光素子に逆方向の電圧を印加し、該発光素子の初期不良や進行性不良を抑制して電界発光層の劣化による輝度の低下を防ぐことができる。
【０２０３】
なお、電源線Ｖの電位において、書き込み期間の電位Ｖｓｓ１と逆方向バイアス期間の電位Ｖｓｓ２は、発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低ければ同電位でもよいし、異なる電位としてもよい。
【０２０４】
また図１６の画素をデジタル時間階調方式で駆動させる場合、図２０に示すように、１フレーム期間Ｆ１は、書き込み期間Ｔａ１、Ｔａ２、Ｔａ３、Ｔａ４と表示期間Ｔｓ１、Ｔｓ２、Ｔｓ３、Ｔｓ４を含む４つのサブフレーム期間ＳＦ１、ＳＦ２、ＳＦ３、ＳＦ４、及び逆方向バイアス期間（非点灯期間）ＢＦに時分割される。書き込み期間において、発光するための信号を与えられた発光素子は、表示期間において発光状態となる。書き込み期間、表示期間が交互に行われた後、逆方向バイアス期間が行われる。
【０２０５】
また、本実施の形態では、４ビット階調を表現されるが、ビット数及び階調数はここに記すものに限定されず、例えば８つのサブフレーム期間を設け８ビット階調を行えるようにしてもよい。さらに、ひとつのサブフレーム期間をさらに複数のサブフレーム期間で構成し、１フレーム内に連続させずに配置してもよい。なお、時間階調方式を用いて階調を表現する場合、サブフレームの個数については、特に限定されない。また、各サブフレーム期間の点灯期間の長さや、どのサブフレームを点灯させるか、すなわち、サブフレームの選択方法についても、特に限定されない。
【０２０６】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０２０７】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０２０８】
（実施の形態６）
（回路構成５）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【０２０９】
図２１に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ１０１）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。スイッチング用トランジスタ１０１、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。
【０２１０】
図２１に示すように、スイッチング用トランジスタ１０１のゲート電極は、走査線Ｇに接続されている。また、スイッチング用トランジスタ１０１のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のゲート電極に接続されている。そして、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。
【０２１１】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。また、交流用トランジスタ１０３のゲート電極は配線１１０と接続される。
【０２１２】
なお、本実施の形態では、配線１１０と発光素子１０４の対向電極とを接続した場合の動作について説明する。配線１１０と発光素子１０４の対向電極とを接続することにより、消費電力の低減を図ることができる。また、発光素子１０４の対向電極と配線１１０とが接することにより、配線１１０が発光素子１０４の対向電極の補助電極として機能し、発光素子１０４の対向電極を低抵抗化する。そして、発光素子１０４の対向電極の膜厚を薄くすることができ、発光素子１０４の対向電極および配線１１０の透過率を高くすることができる。したがって、発光素子１０４から得られる光を上面から取り出す上面射出構造において、より高い輝度を得ることができる。なお、場合によっては、配線１１０と発光素子１０４と接続しない構成としてもよい。
【０２１３】
また、スイッチング用トランジスタ１０１が非選択状態（オフの状態）にある時、駆動用トランジスタ１０２のゲート容量によって、駆動用トランジスタ１０２のゲート電位を保持させる。なお、図２１では容量素子を設けず、駆動用トランジスタのゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。
【０２１４】
さらに本実施の形態では、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくする。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また交流用トランジスタ１０３では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【０２１５】
ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０２１６】
よって、スイッチング用トランジスタ１０１に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、スイッチング用トランジスタ１０１は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０２１７】
さらに好ましい形態としては、スイッチング用トランジスタ１０１にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、スイッチング用トランジスタ１０１はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、スイッチング用トランジスタ１０１は信頼性が向上する。
【０２１８】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０２１９】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりもスイッチング用トランジスタ１０１の膜厚を薄くする良い。
【０２２０】
また、スイッチング用トランジスタ１０１をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０２２１】
特にスイッチング用トランジスタ１０１にオフ電流が流れてしまうと、駆動用トランジスタ１０２のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、スイッチング用トランジスタ１０１において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０２２２】
次に、図２１の回路構成における動作について、図２２を用いて説明する。
【０２２３】
まず図２２（Ａ）の書き込み期間において、走査線Ｇが選択されると、走査線Ｇにゲート電極が接続されているスイッチング用トランジスタ１０１がオンの状態になる。そして、信号線Ｓに入力された映像信号の電位Ｖｓｉｇが、スイッチング用トランジスタ１０１を介して駆動用トランジスタ１０２のゲート電極に入力され、駆動用トランジスタ１０２のゲート容量によって、駆動用トランジスタ１０２のゲート電位が保持される。
【０２２４】
また、電源線Ｖの電位Ｖｓｓ１は発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１を満たす）電位に設定されるため、発光素子１０４は発光されない。なお、電位Ｖｓｓとしては、例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。また、設定されるＶｓｓ１及びＶｓｓの電位差よって発光素子１０４に逆方向のバイアス電流が流れる。（ただし、Ｖｓｓ１とＶｓｓが同電位のときは流れない。）
【０２２５】
また、交流用トランジスタ１０３のゲート電極と接続される配線１１０の電位は、発光素子１０４の対向電極と接続されることにより、発光素子１０４の対向電極の電位Ｖｓｓと同電位となるため、配線１１０の電位はＶｓｓとなり、電源線Ｖの電位Ｖｓｓ１と同じか、それよりも高い電位となる。
【０２２６】
よって、Ｖｓｓ１がＶｓｓよりも低い電位となる場合は、電源線Ｖと接続される交流用トランジスタ１０３の電極はソース電極となり、交流用トランジスタ１０３のソース電極の電位はゲート電極の電位よりも低い電位となるため、交流用トランジスタ１０３はオンの状態となり、発光素子１０４に逆方向のバイアス電流が流れる。また、Ｖｓｓ１とＶｓｓが同電位の場合、交流用トランジスタはオフの状態となり、発光素子１０４には電流は流れない。よって、Ｖｓｓ１はＶｓｓよりも低い電位であっても、またＶｓｓと同じ電位であっても、書き込み期間において、発光素子１０４は発光されない。
【０２２７】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、発光素子１０４は発光されない。
【０２２８】
次に図２２（Ｂ）の表示期間では、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にし、書き込み期間において書き込まれた映像信号の電位Ｖｓｉｇを駆動用トランジスタ１０２のゲート容量によって保持しているため、駆動用トランジスタ１０２はオンの状態となる。
【０２２９】
また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓを満たす）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０２３０】
一方、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高く電位に設定されるため、交流用トランジスタ１０３のゲート電極と接続される配線１１０の電位Ｖｓｓは、電源線Ｖの電位Ｖｄｄ１よりも低い電位となる。また、電源線Ｖと接続される交流用トランジスタ１０３の電極はドレイン電極となり、交流用トランジスタ１０３のドレイン電極はゲート電極の電位よりも高い電位となるため、交流用トランジスタ１０３はオフの状態となる。
【０２３１】
また、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子１０４への順方向のバイアス電流の供給は行われない。
【０２３２】
次いで、図２２（Ｃ）の逆方向バイアス期間（非点灯期間）において、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態する。
【０２３３】
また、電源線Ｖの電位Ｖｓｓ１’を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ１’を満たす）電位に設定する。それにより、電源線Ｖと接続される交流用トランジスタ１０３の電極はソース電極となり、交流用トランジスタのゲート電極の電位はソース電極よりも高い電位となるため、交流用トランジスタ１０３はオンの状態となる。よって、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、及び交流用トランジスタ１０３において、逆方向のバイアス電流が流れる。
【０２３４】
なお、書き込み期間及び表示期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンの状態となる場合、逆バイアス期間においても、映像信号の電位Ｖｓｉｇをゲート容量が保持しているため、駆動用トランジスタ１０２はオンの状態となる。それにより、駆動用トランジスタ１０２に逆方向のバイアス電流が流れる。しかし、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくすることで、交流用トランジスタ１０３に流れる電流値に比べて、駆動用トランジスタ１０２に流れる電流値は小さくなる。勿論、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオフの状態となる場合は、駆動用トランジスタ１０２に電流は供給されない。
【０２３５】
また、逆方向バイアス期間におけるＶｓｓ１’とＶｓｓの電位差を、表示期間におけるＶｄｄ１とＶｓｓの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値を大きくし、逆方向バイアス期間においてさらに発光素子１０４に大電流を流すことができる。
【０２３６】
また、本実施の形態では、電源線Ｖの電位を変動させて動作の説明を行ったが、これに限らない。例えば、発光素子１０４の対向電極の電位（つまり、交流用トランジスタ１０３のゲート電極と接続される配線１１０の電位）を変動させてもよいし、電源線Ｖの電位と発光素子１０４の対向電極の電位両方を変動させてもよい。
【０２３７】
次に、図２１に示した画素を用いてデジタル時間階調方式で駆動する方法は、図９、図１０及び図２３のタイミングチャートに従う。なお、実施の形態３で図９、図１０及び図２３の説明した内容と同様になるのでここでは説明を省略する。
【０２３８】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０２３９】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０２４０】
（実施の形態７）
（回路構成６）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【０２４１】
図２４に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ１０１）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（第１の交流用トランジスタ１０７、第２の交流用トランジスタ１０８）とを有している。スイッチング用トランジスタ１０１、駆動用トランジスタ１０２、第１の交流用トランジスタ１０７、及び第２の交流用トランジスタ１０８は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。
【０２４２】
図２４に示すように、スイッチング用トランジスタ１０１のゲート電極は、走査線Ｇに接続されている。また、スイッチング用トランジスタ１０１のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のゲート電極に接続されている。そして、駆動用トランジスタ１０２のソース電極もしくはドレイン電極の一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。
【０２４３】
また、本実施の形態では、第１の交流用トランジスタ１０７のソース電極もしくはドレイン電極は、一方が駆動用トランジスタ１０２のゲート電極に、もう一方が発光素子１０４の画素電極、及び駆動用トランジスタ１０２のソース電極もしくはドレイン電極と接続されている。また、第１の交流用トランジスタ１０７のゲート電極は第２の電位制御線ＸＬに接続される。さらに、第２の交流用トランジスタ１０８のソース電極もしくはドレイン電極は、一方が第１の電位制御線ＷＬに、もう一方が発光素子１０４の画素電極に接続される。また、第２の交流用トランジスタ１０８のゲート電極は、発光素子１０４の画素電極と接続される第２の交流用トランジスタ１０８のソース電極もしくはドレイン電極に接続される。
【０２４４】
また、スイッチング用トランジスタ１０１が非選択状態（オフの状態）にある時、駆動用トランジスタ１０２のゲート容量によって駆動用トランジスタ１０２のゲート電位が保持される。なお、図２４では容量素子を設けず、駆動用トランジスタのゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。
【０２４５】
さらに、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、第２の交流用トランジスタ１０８のＬ／Ｗよりも大きしてもよい。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また第２の交流用トランジスタ１０８では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【０２４６】
ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０２４７】
よって、スイッチング用トランジスタ１０１に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、スイッチング用トランジスタ１０１は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０２４８】
さらに好ましい形態としては、スイッチング用トランジスタ１０１にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、スイッチング用トランジスタ１０１はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、スイッチング用トランジスタ１０１は信頼性が向上する。
【０２４９】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０２５０】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりもスイッチング用トランジスタ１０１の膜厚を薄くする良い。
【０２５１】
また、スイッチング用トランジスタ１０１をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０２５２】
特にスイッチング用トランジスタ１０１にオフ電流が流れてしまうと、駆動用トランジスタ１０２のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、スイッチング用トランジスタ１０１において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０２５３】
次に、図２４の回路構成における動作について、図２５を用いて説明する。
【０２５４】
まず図２５（Ａ）の書き込み期間において、走査線Ｇが選択されると、走査線Ｇにゲート電極が接続されているスイッチング用トランジスタ１０１がオンの状態になる。そして、信号線Ｓに入力された映像信号の電位Ｖｓｉｇが、スイッチング用トランジスタ１０１を介して駆動用トランジスタ１０２のゲート電極に入力され、駆動用トランジスタ１０２のゲート容量によってゲート電位が保持される。
【０２５５】
また、電源線Ｖの電位Ｖｓｓ１は発光素子１０４の対向電極の電位Ｖｓｓと同じか、それよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１を満たす）電位に設定されるため、発光素子１０４は発光されない。なお、電位Ｖｓｓとしては、例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。また、設定されるＶｓｓ１及びＶｓｓの電位差よって発光素子１０４に逆方向のバイアス電流が流れる。（ただし、Ｖｓｓ１とＶｓｓが同電位のときは流れない。）
【０２５６】
一方、この書き込み期間において、第２の電位制御線ＸＬの電位Ｖｓｓ３は、第１の交流用トランジスタ１０７がオフの状態となるように低く設定される。また、第１の電位制御線ＷＬの電位Ｖｄｄ２は、発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ２＞Ｖｓｓを満たす）電位に設定されるため、第１の電位制御線ＷＬと接続される第２の交流用トランジスタ１０８の電極はドレイン電極となり、発光素子１０４の画素電極と接続される第２の交流用トランジスタ１０８の電極はソース電極となる。さらに、該ソース電極と、第２の交流用トランジスタ１０８のゲート電極とが接続されるため、第２の交流用トランジスタ１０８はオフの状態となる。
【０２５７】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への電流の供給は行なわれないため、発光素子１０４は発光されない。
【０２５８】
次に図２５（Ｂ）の表示期間では、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にする。また、書き込み期間において書き込まれた映像信号の電位Ｖｓｉｇを駆動用トランジスタ１０２のゲート容量によって保持しているため、駆動用トランジスタ１０２はオンの状態となる。また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓを満たす）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０２５９】
一方、書き込み期間と同様に、第２の電位制御線ＸＬの電位Ｖｓｓ３は、第１の交流用トランジスタ１０７がオフの状態となるように低く設定される。また、第１の電位制御線ＷＬの電位Ｖｄｄ２は、発光素子１０４の対向電極の電位よりも高い（つまり、Ｖｄｄ２＞Ｖｓｓを満たす）電位に設定されるため、第１の電位制御線ＷＬと接続される第２の交流用トランジスタ１０８の電極はドレイン電極となり、発光素子１０４の画素電極と接続される第２の交流用トランジスタ１０８の電極はソース電極となる。さらに、該ソース電極と、第２の交流用トランジスタ１０８のゲート電極とが接続されるため、表示期間においても、第２の交流用トランジスタ１０８はオフの状態となる。
【０２６０】
また、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への電流の供給は行なわれないため、表示期間においても、発光素子１０４への電流の供給は行われない。
【０２６１】
次いで、図２５（Ｃ）の逆方向バイアス期間（非点灯期間）において、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態にする。
【０２６２】
また、電源線Ｖの電位Ｖｓｓ１’を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ１’を満たすように）電位に設定する。その状態で、駆動用トランジスタ１０２がオンとなる場合において、電源線Ｖと接続される駆動用トランジスタ１０２の電極はソース電極となり、発光素子１０４の画素電極と接続される駆動用トランジスタ１０２の電極はドレイン電極となる。
【０２６３】
さらに、第２の電位制御線ＸＬの電位Ｖｄｄ３を第１の交流用トランジスタ１０７がオンの状態となるように高く設定する。それにより、駆動用トランジスタ１０２のゲート電極とドレイン電極とが同電位となり、駆動用トランジスタ１０２はオンの状態となる。
【０２６４】
また、第１の電位制御線ＷＬの電位Ｖｓｓ２を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ２を満たすように）電位に設定することにより、第１の電位制御線ＷＬと接続される第２の交流用トランジスタ１０８の電極はソース電極となり、発光素子１０４の画素電極と接続される電極はドレイン電極となる。さらに、該ドレイン電極と第２の交流用トランジスタ１０８のゲート電極とが接続されるため、第２の交流用トランジスタ１０８はオンの状態となる。
【０２６５】
よって、二つの交流用トランジスタにより、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、駆動用トランジスタ１０２及び第２の交流用トランジスタ１０８において、逆方向のバイアス電流が流れる。
【０２６６】
なお、前述したように駆動用トランジスタ１０２のＬ／Ｗを、第２の交流用トランジスタ１０８のＬ／Ｗよりも大きくすることで、第２の交流用トランジスタ１０８に流れる電流を駆動用トランジスタ１０２に流れる電流に比べて大きくすることができる。つまり、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間において発光素子１０４に大きな電流を流すことができる。
【０２６７】
また、逆方向バイアス期間におけるＶｓｓ１’とＶｓｓの電位差を、表示期間におけるＶｄｄ１とＶｓｓの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より逆方向のバイアス電流の電流値が大きくなり、逆方向バイアス期間において発光素子１０４に大電流を流すことができる。
【０２６８】
なお、本実施の形態では、発光素子１０４の対向電極の電位を固定電位としたが、これに限らない。例えば、発光素子１０４の対向電極の電位を変動させてもよいし、電源線Ｖの電位と発光素子１０４の対向電極の電位両方を変動させてもよい。
【０２６９】
次に、図２４に示した画素を用いてデジタル時間階調方式で駆動する方法は、図９、図１０及び図２３のタイミングチャートに従う。なお、実施の形態３で図９、図１０及び図２３の説明した内容と同様になるのでここでは説明を省略する。
【０２７０】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０２７１】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０２７２】
（実施の形態８）
（回路構成７）
本実施の形態においては、実施の形態１で述べた図１の回路構成とは別の構成について述べる。
【０２７３】
図２６に示す画素を構成する回路は、発光素子１０４と、映像信号の画素への入力を制御するためのスイッチング素子として用いるトランジスタ（スイッチング用トランジスタ１０１）と、発光素子１０４に流れる電流値を制御するトランジスタ（駆動用トランジスタ１０２）と、発光素子１０４に逆方向の電圧を印加する際、発光素子１０４に逆方向のバイアス電流を流すトランジスタ（交流用トランジスタ１０３）とを有している。スイッチング用トランジスタ１０１、駆動用トランジスタ１０２及び交流用トランジスタ１０３は同じ極性を有し、本発明の特徴として、それらのトランジスタにＮ型のトランジスタを用いるものとする。さらに本実施の形態には容量素子を設けていないが、映像信号の電位を保持するための容量素子として設けても良い。
【０２７４】
図２６に示すように、スイッチング用トランジスタ１０１のゲート電極は、走査線Ｇに接続されている。また、スイッチング用トランジスタ１０１のソース電極もしくはドレイン電極は、一方が信号線Ｓに、もう一方が駆動用トランジスタ１０２のゲート電極に接続されている。そして、駆動用トランジスタ１０２のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続されている。
【０２７５】
また、本実施の形態では、交流用トランジスタ１０３のソース電極もしくはドレイン電極は、一方が電源線Ｖに、もう一方が発光素子１０４の画素電極に接続される。また、交流用トランジスタ１０３のゲート電極は、発光素子１０４の画素電極と接続される交流用トランジスタ１０３のソース電極もしくはドレイン電極と接続される。
【０２７６】
また、スイッチング用トランジスタ１０１が非選択状態（オフの状態）にある時、駆動用トランジスタ１０２のゲート容量によって駆動用トランジスタ１０２のゲート電位が保持される。なお、図２６では容量素子を設けず、駆動用トランジスタのゲート容量によってゲート電位を保持させる構成を示したが、本発明はこの構成に限定されず、容量素子を設けた構成にしても良い。
【０２７７】
さらに本実施の形態では、駆動用トランジスタ１０２のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくする。具体的に駆動用トランジスタ１０２では、ＬをＷより大きくし、より望ましくは５／１以上とする。また交流用トランジスタ１０３では、ＬがＷと同じかそれよりＬが短くなるようにする。これにより、画素内の発光素子１０４に順方向の電圧を印加した際に順方向に流れる電流値より、発光素子１０４に逆方向の電圧を印加した際に逆方向に流れる電流値を大きくすることができる。
【０２７８】
ここで、スイッチング用トランジスタはリーク電流（オフ電流及びゲートリーク電流）の少ない構成とすることが望ましいといえる。なお、オフ電流とは、トランジスタがオフしているときにソースドレイン間に流れてしまう電流であり、ゲートリーク電流とは、ゲート絶縁膜を介してゲートとソースまたはドレイン間に電流が流れてしまう電流である。
【０２７９】
よって、スイッチング用トランジスタ１０１に用いられるＮチャネル型のトランジスタは、低濃度不純物領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ：ＬＤＤ領域ともいう）を設けた構成とするのが好ましい。なぜなら、ＬＤＤ領域を設けた構成のトランジスタはオフ電流を低減することができるからである。また、スイッチング用トランジスタ１０１は発光素子１０４に電流を流すときにオン電流を大きくする必要があるからである。
【０２８０】
さらに好ましい形態としては、スイッチング用トランジスタ１０１にＬＤＤ領域を設け、ＬＤＤ領域はゲート電極と重なる領域を設ける。すると、スイッチング用トランジスタ１０１はオン電流を大きくし、さらにホットエレクトロンの発生を低減することができる。よって、スイッチング用トランジスタ１０１は信頼性が向上する。
【０２８１】
また、駆動用トランジスタ１０２もＬＤＤ領域を設け、ＬＤＤ領域がゲート電極と重なる構造とすることで信頼性が向上する。
【０２８２】
また、ゲート絶縁膜の膜厚を薄くすることでもオフ電流は低減することができる。よって、駆動用トランジスタ１０２の膜厚よりもスイッチング用トランジスタ１０１の膜厚を薄くする良い。
【０２８３】
また、スイッチング用トランジスタ１０１をダブルゲート構造やその他のマルチゲート構造のトランジスタとすることでゲートリーク電流を低減することができる。さらに、駆動用トランジスタ１０２においても、ダブルゲート構造やその他のマルチゲート構造を採用することで、ゲートリーク電流を低減し、信頼性を向上させることができる。
【０２８４】
特にスイッチング用トランジスタ１０１にオフ電流が流れてしまうと、駆動用トランジスタ１０２のゲート容量は、書き込み期間に書き込まれた電圧を保持できなくなってしまう。従って、スイッチング用トランジスタ１０１において、ＬＤＤ領域を設けたり、ゲート絶縁膜を薄くさせたり、マルチゲート構造とすることでオフ電流を低減すると良い。
【０２８５】
次に、図２６の回路構成における動作について、図２７を用いて説明する。
【０２８６】
まず図２７（Ａ）の書き込み期間において、走査線Ｇが選択されると、走査線Ｇにゲート電極が接続されているスイッチング用トランジスタ１０１がオンの状態になる。そして、信号線Ｓに入力された映像信号の電位Ｖｓｉｇが、スイッチング用トランジスタ１０１を介して駆動用トランジスタ１０２のゲート電極に入力され、駆動用トランジスタ１０２のゲート容量によってゲート電位が保持される。
【０２８７】
また、電源線Ｖの電位Ｖｓｓ１は発光素子１０４の対向電極の電位Ｖｓｓと同じか、もしくはそれよりも低い（つまり、Ｖｓｓ≧Ｖｓｓ１を満たす）電位に設定されるため、発光素子１０４は発光されない。なお、電位Ｖｓｓとしては、例えばＧＮＤ（グラウンド電位）、０Ｖなどが印加されていても良い。また、設定されるＶｓｓ１及びＶｓｓの電位差よって発光素子１０４に逆方向のバイアス電流が流れる。（ただし、Ｖｓｓ１とＶｓｓが同電位のときは流れない。）
【０２８８】
一方、この書き込み期間において、電源線Ｖの電位Ｖｓｓ１は、発光素子１０４の対向電極の電位と同じか、それよりも低く設定されるため、Ｖｓｓ１とＶｓｓが同電位の場合、交流用トランジスタ１０３はオフの状態となり、発光素子１０４には電流は流れない。また、Ｖｓｓ１がＶｓｓよりも低い電位となる場合は、電源線Ｖと接続される交流用トランジスタ１０３の電極はソース電極となり、発光素子１０４の画素電極と接続される電極はドレイン電極となる。さらに、該ソース電極と、交流用トランジスタ１０３のゲート電極とが接続されるため、交流用トランジスタ１０３はオンの状態となり、発光素子１０４に逆方向のバイアス電流が流れる。よって、Ｖｓｓ１はＶｓｓと同じ電位であっても、またＶｓｓよりも低い電位であっても、逆方向バイアス期間において、発光素子１０４は発光されない。
【０２８９】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフになる場合についても、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、発光素子１０４は発光されない。
【０２９０】
次に図２７（Ｂ）の表示期間では、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態する。そして、書き込み期間において書き込まれた映像信号の電位Ｖｓｉｇを駆動用トランジスタ１０２のゲート容量によって保持しているため、駆動用トランジスタ１０２はオンの状態となる。
【０２９１】
また、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高い（つまり、Ｖｄｄ１＞Ｖｓｓを満たす）電位に設定されるため、発光素子１０４へ順方向のバイアス電流が流れ、発光素子１０４は発光する。
【０２９２】
一方、電源線Ｖの電位Ｖｄｄ１は発光素子１０４の対向電極の電位Ｖｓｓよりも高く設定されるため、電源線Ｖと接続される交流用トランジスタ１０３の電極はドレイン電極となり、発光素子１０４の画素電極と接続される電極はソース電極となる。さらに、該ソース電極と交流用トランジスタ１０３のゲート電極とが接続されるため、交流用トランジスタ１０３はオフの状態となる。
【０２９３】
なお、書き込み期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンになる場合について説明したが、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオフの状態になる場合、発光素子１０４への順方向のバイアス電流の供給は行なわれないため、表示期間においても、発光素子１０４への順方向のバイアス電流の供給は行われない。
【０２９４】
次いで、図２７（Ｃ）の逆方向バイアス期間（非点灯期間）において、走査線Ｇの電位を制御することでスイッチング用トランジスタ１０１をオフの状態する。
【０２９５】
また、電源線Ｖの電位Ｖｓｓ１’を発光素子１０４の対向電極の電位Ｖｓｓよりも低い（つまり、Ｖｓｓ＞Ｖｓｓ１’を満たす）電位に設定する。それにより、電源線Ｖと接続される交流用トランジスタ１０３の電極はソース電極となり、発光素子１０４の画素電極と接続される電極はドレイン電極となる。さらに、該ドレイン電極と交流用トランジスタ１０３のゲート電極とが接続されるため、交流用トランジスタ１０３はオンの状態となる。これにより、発光素子１０４に逆方向の電圧が印加され、発光素子１０４、及び交流用トランジスタ１０３において、逆方向のバイアス電流が流れる。
【０２９６】
なお、書き込み期間及び表示期間において、映像信号の電位Ｖｓｉｇにより駆動用トランジスタ１０２がオンの状態となる場合、逆バイアス期間においても、映像信号の電位Ｖｓｉｇをゲート容量が保持しているため、駆動用トランジスタはオンの状態となる。それにより、駆動用トランジスタ１０２に逆方向のバイアス電流が流れる。しかし、前述したように駆動用トランジスタ１０２のＬ／Ｗを、交流用トランジスタ１０３のＬ／Ｗよりも大きくすることで、交流用トランジスタ１０３に流れる電流値に比べて、駆動用トランジスタ１０２に流れる電流値は小さくなる。勿論、書き込み期間及び表示期間において、駆動用トランジスタ１０２がオフの状態となる場合は、駆動用トランジスタ１０２に電流は供給されない。
【０２９７】
また、逆方向バイアス期間におけるＶｓｓ１’とＶｓｓの電位差を、表示期間におけるＶｄｄ１とＶｓｓの電位差よりも大きくしてもよい。これにより、順方向のバイアス電流の電流値より、逆方向のバイアス電流の電流値を大きくし、逆方向バイアス期間においてさらに発光素子１０４に大電流を流すことができる。
【０２９８】
なお、本実施の形態では、発光素子１０４の対向電極の電位を固定電位としたが、これに限らない。例えば、発光素子１０４の対向電極の電位を変動させてもよいし、電源線Ｖの電位と発光素子１０４の対向電極の電位両方を変動させてもよい。
【０２９９】
次に、図２６に示した画素を用いてデジタル時間階調方式で駆動する方法は、図９、図１０及び図２３のタイミングチャートに従う。なお、実施の形態３で図９、図１０及び図２３の説明した内容と同様になるのでここでは説明を省略する。
【０３００】
以上により、本発明の構成では、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０３０１】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０３０２】
以下に、本発明の実施例について説明する。
【実施例１】
【０３０３】
デジタル時間階調方式でディスプレイを駆動するための信号を、ディスプレイの信号線駆動回路及び走査線駆動回路に入力する回路について、図３７を用いて説明する。
【０３０４】
本実施例では、４ビットのデジタル映像信号を表示装置に入力して、画像を表示する表示装置を例に説明する。ただし、本発明は４ビットに限定されるものではない。
【０３０５】
信号制御回路６０１にデジタル映像信号が読み込まれ、ディスプレイ６００にデジタル映像信号ＶＤを出力する。
【０３０６】
また、本実施例では、信号制御回路６０１においてデジタル映像信号を編集し、ディスプレイに入力する信号に変換したものを、デジタル映像信号ＶＤと呼ぶ。
【０３０７】
ディスプレイ６００の、信号線駆動回路６０７及び走査線駆動回路６０８を駆動するための信号および駆動電圧は、ディスプレイコントローラ６０２によって入力されている。
【０３０８】
信号制御回路６０１及びディスプレイコントローラ６０２の構成について説明する。
【０３０９】
なお、ディスプレイ６００の信号線駆動回路６０７は、シフトレジスタ６１０、ＬＡＴ（Ａ）６１１、ＬＡＴ（Ｂ）６１２によって構成される。他に、図示していないが、レベルシフタやバッファ等を設けてもよい。また、本発明はこのような構成に限定するものではない。なお、６０９は画素部である。
【０３１０】
信号制御回路６０１は、ＣＰＵ６０４、メモリＡ６０５、メモリＢ６０６及びメモリコントローラ６０３によって構成されている。
【０３１１】
信号制御回路６０１に入力されたデジタル映像信号は、メモリコントローラ６０３によって制御され、スイッチを介してメモリＡ６０５に入力される。ここで、メモリＡ６０５は、ディスプレイ６００の全画素分のデジタル映像信号を、記憶可能な容量を有する。メモリＡ６０５に１フレーム期間分の信号が記憶されると、メモリコントローラ６０３によって、各ビットの信号が順に読み出され、デジタル映像信号ＶＤとして、信号線駆動回路６０７に入力される。
【０３１２】
メモリＡ６０５に記憶された信号の読み出しが始まると、今度は、メモリＢ６０６にメモリコントローラ６０３を介して次のフレーム期間に対応するデジタル映像信号が入力され、記憶され始める。メモリＢ６０６もメモリＡ６０５と同様に、表示装置の全画素分のデジタル映像信号を記憶可能な容量を有するとする。
【０３１３】
このように、信号制御回路６０１は、それぞれ１フレーム期間分ずつのデジタル映像信号を記憶することができるメモリＡ６０５及びメモリＢ６０６を有し、このメモリＡ６０５とメモリＢ６０６とを交互に用いて、デジタル映像信号ＶＤをサンプリングする。
【０３１４】
ここでは、２つのメモリＡ６０５及びメモリＢ６０６を、交互に用いて信号を記憶する信号制御回路６０１について示したが、一般に、表示装置は複数フレーム分の情報を記憶することができるメモリを複数有し、これらのメモリを交互に用いることができる。
【０３１５】
上記構成の表示装置のブロック図を図３８に示す。
【０３１６】
表示装置は、信号制御回路６０１と、ディスプレイコントローラ６０２と、ディスプレイ６００とによって構成されている。
【０３１７】
ディスプレイコントローラ６０２は、ディスプレイ６００に、スタートパルスＳＰやクロックパルスＣＬＫ、駆動電圧等を供給している。
【０３１８】
信号制御回路６０１は、ＣＰＵ６０４と、メモリＡ６０５と、メモリＢ６０６と、メモリコントローラ６０３によって構成されている。
【０３１９】
メモリＡ６０５は、デジタル映像信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ６０５＿１〜６０５＿４によって構成されている。同様にメモリＢ６０６も、デジタル映像信号の第１のビット〜第４のビットの情報をそれぞれ記憶するメモリ６０６＿１〜６０６＿４によって構成されている。これらの各ビットに対応するメモリはそれぞれ、１ビット分の信号を、１画面を構成する画素数分記憶可能な数の記憶素子を有している。
【０３２０】
一般に、ｎビットのデジタル映像信号を用いて階調を表現することが可能な表示装置において、メモリＡ６０５は、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ６０５＿１〜６０５＿ｎによって構成される。同様に、メモリＢ６０６も、第１のビット〜第ｎのビットの情報をそれぞれ記憶するメモリ６０６＿１〜６０６＿ｎのよって構成される。これらの各ビットに対応するメモリは、それぞれ１ビット分の信号を、１画面を構成する画素数分記憶可能な容量を有している。
【０３２１】
ディスプレイコントローラ６０２の構成について、以下に説明する。
【０３２２】
図３９は、本発明のディスプレイコントローラの構成を示した図である。
【０３２３】
ディスプレイコントローラ６０２は、基準クロック発生回路８０１、水平クロック発生回路８０３、垂直クロック発生回路８０４、発光素子用電源制御回路８０５、駆動回路用電源制御回路８０６によって構成されている。
【０３２４】
ＣＰＵ６０４から入力されるクロック信号３１は、基準クロック発生回路８０１に入力され、基準クロックを発生する。この基準クロックは、水平クロック発生回路８０３及び垂直クロック発生回路８０４に入力される。
【０３２５】
また、水平クロック発生回路８０３には、ＣＰＵ６０４から水平周期を定める、水平周期信号３２が入力され、信号線駆動回路用のクロックパルスＳ＿ＣＬＫ及び、スタートパルスＳ＿ＳＰが出力されている。同様に、垂直クロック発生回路８０４には、ＣＰＵ６０４から垂直周期を定める垂直周期信号３３が入力され、走査線駆動回路用のクロックパルスＧ＿ＣＬＫ及びスタートパルスＧ＿ＳＰが出力されている。
【０３２６】
発光素子用電源制御回路８０５は、発光素子用電源制御信号３４によって制御される。例えば図９のタイミングチャートを用いる場合、電源線の電位を、書き込み期間Ｔａにおいては電源線に０Ｖの電圧を印加するようにして、表示期間Ｔｓにおいては発光素子に順方向の電圧を印加するようにし、逆方向バイアス期間ＢＦにおいては逆方向の電圧を印加するように制御している。
【０３２７】
また、図２３のタイミングチャートを用いる場合、発光素子用電源制御回路８０５は電源線の電位を、書き込み期間Ｔａにおいては発光素子に逆方向の電圧を印加するようにし、表示期間Ｔｓにおいては発光素子に順方向の電圧を印加するように、制御している。
【０３２８】
また、駆動回路用電源制御回路８０６は、各駆動回路に入力される電源電圧を制御する。
【０３２９】
なお、駆動回路用電源制御回路８０６には、公知の構成のものを用いてもよい。
【０３３０】
前述した信号制御回路６０１、メモリコントローラ６０３、ＣＰＵ６０４、メモリＡ６０５、メモリＢ６０６、ディスプレイコントローラ６０２は、ディスプレイ６００と同時に形成するために画素と同一基板上に形成してもよいし、ＬＳＩチップで形成しディスプレイ６００の基板上にＣＯＧで貼り付けても良いし、基板上にＴＡＢをもちいて貼り付けてもよいし、ディスプレイ６００とは別の基板上に形成し、電気配線にて接続しても良い。
【０３３１】
本発明とディスプレイの信号線駆動回路及び走査線駆動回路に入力する回路とを用いることにより、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０３３２】
本実施例は、上記の実施の形態と組み合わせることができる。
【実施例２】
【０３３３】
本実施例では、本発明の表示装置で用いるデジタル時間階調方式用の信号線駆動回路の構成例について説明する。
【０３３４】
信号線駆動回路の構成例を図４０に示す。
【０３３５】
信号線駆動回路は、シフトレジスタ９０１と、走査方向切り換え回路、ＬＡＴ（Ａ）９０２及びＬＡＴ（Ｂ）９０３によって構成されている。なお、図４０では、シフトレジスタ９０１からの出力の１つに対応する、ＬＡＴ（Ａ）９０２の一部とＬＡＴ（Ｂ）９０３の一部のみを図示するが、シフトレジスタ９０１からの全ての出力に対して、同様の構成のＬＡＴ（Ａ）９０２及びＬＡＴ（Ｂ）９０３が対応する。
【０３３６】
シフトレジスタ９０１は、クロックドインバータ、インバータ、ＮＡＮＤによって構成されている。シフトレジスタ９０１には、信号線駆動回路用スタートパルスＳ＿ＳＰが入力され、信号線駆動回路用クロックパルスＳ＿ＣＬＫとその極性が反転した信号である信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢによって、クロックドインバータが導通状態、非導通状態と変化することによって、ＮＡＮＤから順に、ＬＡＴ（Ａ）９０２にサンプリングパルスを出力する。
【０３３７】
また、走査方向切り換え回路は、スイッチによって構成され、シフトレジスタ９０１の走査方向を、図面向かって左右に切り換える働きをする。図４０では、左右切り換え信号Ｌ／Ｒがローの信号に対応する場合、シフトレジスタ９０１は、図面向かって左から右に順にサンプリングパルスを出力する。一方、左右切り換え信号Ｌ／Ｒがハイの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０３３８】
ここで、各ステージのＬＡＴ（Ａ）９０２とは、１本の信号線に入力する映像信号を取り込むＬＡＴ（Ａ）９０４を示すものとする。
【０３３９】
ＬＡＴ（Ａ）９０４は、クロックドインバータと、インバータによって構成されている。
【０３４０】
ここでは、実施例１において説明した信号制御回路より出力されたデジタル映像信号ＶＤは、ｐ分割（ｐは自然数）されて入力される。つまり、ｐ本の信号線への出力に対応する信号が並列に入力される。サンプリングパルスが、バッファを介して、ｐ個のＬＡＴ（Ａ）９０２のクロックドインバータに同時に入力されると、ｐ分割された入力信号はｐ個のＬＡＴ（Ａ）９０４において、それぞれ同時にサンプリングされる。
【０３４１】
ここでは、ｘ本の信号線に信号電圧を出力する信号線駆動回路を例に説明しているので、１水平期間あたり、ｘ／ｐ個のサンプリングパルスが順にシフトレジスタより出力される。各サンプリングパルスに応じて、ｐ個のＬＡＴ（Ａ）９０４は、同時にｐ本の信号線への出力に対応するデジタル映像信号をサンプリングする。
【０３４２】
本実施例では、このように信号線駆動回路に入力するデジタル映像信号を、ｐ相の並列信号に分割し、ｐ個のデジタル映像信号を１つのサンプリングパルスによって同時に取り込む手法を、ｐ分割駆動と呼ぶことにする。図４０は４分割駆動である。
【０３４３】
上記分割駆動によって、信号線駆動回路のシフトレジスタのサンプリングにマージンを持たせることができる。こうして表示装置の信頼性を向上させることができる。
【０３４４】
各ＬＡＴ（Ａ）９０４に１水平期間の信号がすべて入力されると、ラッチパルスＳ＿ＬＡＴ及びその極性が反転した、反転ラッチパルスＳ＿ＬＡＴＢが入力されて、各ＬＡＴ（Ａ）９０４に入力された信号を各ステージのＬＡＴ（Ｂ）９０３へ一斉に出力する。
【０３４５】
なお、ここで各ステージのＬＡＴ（Ｂ）９０３とは、各ステージのＬＡＴ（Ａ）９０２からの信号をそれぞれ入力する、ＬＡＴ（Ｂ）９０５のことを示すとする。
【０３４６】
各ＬＡＴ（Ｂ）９０５は、クロックドインバータ及び、インバータによって構成されている。各ＬＡＴ（Ａ）９０４より出力された信号は、ＬＡＴ（Ｂ）９０５に保持されると同時に、各信号線Ｓ１〜Ｓｘに出力される。
【０３４７】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０３４８】
シフトレジスタ９０１及びＬＡＴ（Ａ）９０２、ＬＡＴ（Ｂ）９０３に入力されるスタートパルスＳ＿ＳＰ、クロックパルスＳ＿ＣＬＫ等は、本発明の実施例１で示したディスプレイコントローラから入力されている。
【０３４９】
本実施例では、デジタル映像信号を信号線駆動回路のＬＡＴ（Ａ）に入力する動作を信号制御回路によって制御し、同時に、信号線駆動回路のシフトレジスタにクロックパルスＳ＿ＣＬＫやスタートパルスＳ＿ＳＰを入力する動作や、信号線駆動回路を動作させる駆動電圧を入力する動作を、ディスプレイコントローラによって制御する。
【０３５０】
なお、本発明の表示装置は、本実施例の信号線駆動回路の構成に限らず、公知の構成の信号線駆動回路を用いることができる。
【０３５１】
また、信号線駆動回路の構成により、ディスプレイコントローラから信号線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。
【０３５２】
本発明と上記構成を用いることにより、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０３５３】
本実施例は、上記の実施の形態、実施例と組み合わせることができる。
【実施例３】
【０３５４】
本実施例では、本発明の表示装置で用いる走査線駆動回路の構成例について図４１を用いて説明する。
【０３５５】
走査線駆動回路は、シフトレジスタ、走査方向切り換え回路等によって構成されている。なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０３５６】
シフトレジスタには、スタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等が入力されて、走査線選択信号を出力している。
【０３５７】
シフトレジスタ３６０１は、クロックドインバータ３６０２と３６０３、インバータ３６０４、ＮＡＮＤ回路３６０７によって構成されている。シフトレジスタ３６０１には、スタートパルスＧ＿ＳＰが入力され、クロックパルスＧ＿ＣＬＫとその極性が反転した信号である反転クロックパルスＧ＿ＣＬＫＢによって、クロックドインバータ３６０２及び３６０３が導通状態、非導通状態と変化することによって、ＮＡＮＤ回路３６０７から順に、サンプリングパルスを出力する。
【０３５８】
また、走査方向切り換え回路は、スイッチ３６０５及びスイッチ３６０６によって構成され、シフトレジスタ３６０１の走査方向を、図面向かって左右に切り換える働きをする。図４１では、走査方向切り換え信号Ｕ／Ｄがローの信号に対応する場合、シフトレジスタ３６０１は、図面向かって左から右に順に、サンプリングパルスを出力する。一方、走査方向切り換え信号Ｕ／Ｄがハイの信号に対応する場合、図面向かって右から左に順にサンプリングパルスを出力する。
【０３５９】
シフトレジスタ３６０１から出力されたサンプリングパルスは、ＮＯＲ回路３６０８に入力され、イネーブル信号ＥＮＢと演算される。この演算は、サンプリングパルスのなまりによって、となり合う走査線が同時に選択される状況を防ぐために行われる。ＮＯＲ回路３６０８から出力された信号は、バッファ３６０９、３６１０を介して、走査線Ｇ１〜Ｇｙに出力される。
【０３６０】
なお、ここでは図示しなかったが、レベルシフタやバッファ等を適宜設けても良い。
【０３６１】
シフトレジスタ３６０１に入力されるスタートパルスＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ、駆動電圧等は、本明細書の実施例１で示したディスプレイコントローラから入力されている。
【０３６２】
なお、本発明の表示装置は、本実施例の走査線駆動回路の構成に限らず、公知の構成の走査線駆動回路を用いることができる。
【０３６３】
また、走査線駆動回路の構成により、ディスプレイコントローラから走査線駆動回路に入力される信号線の数や、駆動電圧の電源線の本数も異なった構成になる。
【０３６４】
本発明の表示装置に上記構成を用いることにより、逆方向の電圧を印加する際に、短絡箇所を絶縁化するのに十分な電流を流すことができ、発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０３６５】
本実施例は、上記の実施の形態、実施例と組み合わせることができる。
【実施例４】
【０３６６】
本実施例では、上記実施の形態で示した画素構成を有する表示パネルの構成について図を用いて説明する。
【０３６７】
なお、図２８（ａ）は、表示パネルを示す上面図、図２８（ｂ）は図２８（ａ）をＡ−Ａ’で切断した断面図である。点線で示された信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６を有する。また、封止基板６７０４、シール材６７０５を有し、シール材６７０５で囲まれた内側は、空間６７０７になっている。
【０３６８】
なお、配線６７０８は第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）６７０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰＣ６７０９と表示パネルとの接続部上にはＩＣチップ（メモリ回路や、バッファ回路などが形成された半導体チップ）６７１８とＩＣチップ６７１９がＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）等で実装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における表示装置とは、表示パネル本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、ＩＣチップなどが実装されたものを含むものとする。
【０３６９】
次に、断面構造について図２８（ｂ）を用いて説明する。基板６７１０上には画素部６７０２とその周辺駆動回路（第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６及び信号線駆動回路６７０１）が形成されているが、ここでは、信号線駆動回路６７０１と、画素部６７０２が示されている。
【０３７０】
なお、信号線駆動回路６７０１はＴＦＴ６７２０、ＴＦＴ６７２１を有し、ＴＦＴ６７２０、ＴＦＴ６７２１はＮチャネル型トランジスタとして単極性のトランジスタで構成されている。なお、画素構成には上記実施の形態で示したいずれかの画素構成を適用することにより単極性のトランジスタで画素を構成することができる。よって、周辺駆動回路をＮチャネル型トランジスタで構成すれば単極性表示パネルを作製することができる。また、Ｎチャネル型トランジスタで構成されたＮＭＯＳ回路を用いて、周辺駆動回路を形成することができる。もちろん、周辺駆動回路にはＮチャネル型トランジスタを用いた単極性のトランジスタだけでなく、Ｐチャネル型トランジスタも用いてＰＭＯＳ回路、ＣＭＯＳ回路を形成しても良い。また、本実施例では、基板上に周辺駆動回路を一体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部若しくは一部をＩＣチップなどに形成し、ＣＯＧなどで実装しても良い。その場合には駆動回路は単極性にする必要がなくＰチャネル型トランジスタを組み合わせて用いる等、自由に設計することができる。
【０３７１】
また、画素部６７０２はＴＦＴ６７１１と、ＴＦＴ６７１２とを有している。なお、ＴＦＴ６７１２のソース電極は第１の電極（画素電極）６７１３と接続されている。また、第１の電極６７１３の端部を覆って絶縁物６７１４が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜を用いることにより形成する。
【０３７２】
また、カバレッジを良好なものとするため、絶縁物６７１４の上端部または下端部に曲率を有する曲面が形成されるようにする。例えば、絶縁物６７１４の材料としてポジ型の感光性アクリルを用いた場合、絶縁物６７１４の上端部のみに曲率半径（０．２μｍ〜３μｍ）を有する曲面を持たせることが好ましい。また、絶縁物６７１４として、感光性の光によってエッチャントに不溶解性となるネガ型、或いは光によってエッチャントに溶解性となるポジ型のいずれも使用することができる。
【０３７３】
第１の電極６７１３上には、有機化合物を含む層６７１６、および第２の電極（対向電極）６７１７がそれぞれ形成されている。ここで、陽極として機能する第１の電極６７１３に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜、酸化インジウム酸化亜鉛（ＩＺＯ、Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）膜、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。
【０３７４】
また、有機化合物を含む層６７１６は、蒸着マスクを用いた蒸着法、またはインクジェット法によって形成される。有機化合物を含む層６７１６には、元素周期表第４族金属錯体をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、低分子系材料であっても高分子系材料であっても良い。また、有機化合物を含む層に用いる材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施例においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとする。さらに、公知の三重項材料を用いることも可能である。
【０３７５】
さらに、有機化合物を含む層６７１６上に形成される第２の電極６７１７に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）を用いればよい。なお、有機化合物を含む層６７１６で生じた光が第２の電極６７１７を透過させる場合には、第２の電極６７１７として、膜厚を薄くした金属薄膜と、透明導電膜（インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。
【０３７６】
また、発光素子６７２５を封止するために保護積層６７２６を形成してもよい。なお、保護積層６７２６は、第１の無機絶縁膜と、応力緩和膜と、第２の無機絶縁膜との積層からなる。
【０３７７】
さらにシール材６７０５で封止基板６７０４を保護積層６７２６、基板６７１０と貼り合わせることにより、保護積層６７２６、基板６７１０、封止基板６７０４、およびシール材６７０５で囲まれた空間６７０７に発光素子６７２５が備えられた構造になっている。なお、空間６７０７には、不活性気体（窒素やアルゴン等）が充填される場合の他、シール材６７０５で充填される構成も含むものとする。
【０３７８】
なお、シール材６７０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６７０４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
【０３７９】
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。なお、上述した構成は一例であって本発明の表示パネルの構成はこれに限定されない。
【０３８０】
図２８に示すように、信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６を一体形成することで、表示装置の低コスト化が図れる。また、この場合において、信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６に用いられるトランジスタを単極性とすることで作製工程の簡略化が図れるためさらなる低コスト化が図れる。
【０３８１】
なお、表示パネルの構成としては、図２８（ａ）に示したように信号線駆動回路６７０１、画素部６７０２、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６を一体形成した構成に限られず、信号線駆動回路６７０１に相当する図２９（ａ）に示す信号線駆動回路６８０１をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。なお、図２９（ａ）の基板６８００、画素部６８０２、第１の走査線駆動回路６８０３、第２の走査線駆動回路６８０４、ＦＰＣ６８０５、ＩＣチップ６８０６、ＩＣチップ６８０７、封止基板６８０８、シール材６８０９は図２８（ａ）の基板６７１０、画素部６７０２、第１の走査線駆動回路６７０３、第２の走査線駆動回路６７０６、ＦＰＣ６７０９、ＩＣチップ６７１８、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当する。
【０３８２】
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩＣチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体チップとすることで、より高速動作且つ低消費電力化を図れる。
【０３８３】
そして、第１の走査線駆動回路６８０３や第２の走査線駆動回路６８０４を画素部６８０２と一体形成することで、低コスト化が図れる。また、この第１の走査線駆動回路６８０３、第２の走査線駆動回路６８０４及び画素部６８０２は単極性のトランジスタで構成することでさらなる低コスト化が図れる。画素部６８０２の有する画素の構成としては上記実施の形態で示した画素を適用することができる。
【０３８４】
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ６８０５と基板６８００との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装することで基板面積を有効利用することができる。
【０３８５】
また、図２８（ａ）の信号線駆動回路６７０１、第１の走査線駆動回路６７０３及び第２の走査線駆動回路６７０６に相当する図２９（ｂ）の信号線駆動回路６８１１、第１の走査線駆動回路６８１４及び第２の走査線駆動回路６８１３をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としても良い。この場合には高精細な表示装置をより低消費電力にすることが可能である。なお、図２９（ｂ）の基板６８１０、画素部６８１２、ＦＰＣ６８１５、ＩＣチップ６８１６、ＩＣチップ６８１７、封止基板６８１８、シール材６８１９は図２８（ａ）の基板６７１０、画素部６７０２、ＦＰＣ６７０９、ＩＣチップ６７１８、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当する。
【０３８６】
また、画素部６８１２のトランジスタの半導体層にアモルファスシリコンを用いることにより低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能となる。
【０３８７】
また、画素の行方向及び列方向に第２の走査線駆動回路、第１の走査線駆動回路及び信号線駆動回路を設けなくても良い。例えば、図３０（ａ）に示すようにＩＣチップ上に形成された周辺駆動回路６９０１が、図２９（ｂ）に示す第１の走査線駆動回路６８１４、第２の走査線駆動回路６８１３及び信号線駆動回路６８１１の機能を有するようにしても良い。なお、図３０（ａ）の基板６９００、画素部６９０２、ＦＰＣ６９０４、ＩＣチップ６９０５、ＩＣチップ６９０６、封止基板６９０７、シール材６９０８は図２８（ａ）の基板６７１０、画素部６７０２、ＦＰＣ６７０９、ＩＣチップ６７１８、ＩＣチップ６７１９、封止基板６７０４、シール材６７０５に相当する。
【０３８８】
なお、図３０（ａ）の表示装置の配線の接続を説明する模式図を図３０（ｂ）に示す。基板６９１０、周辺駆動回路６９１１、画素部６９１２、ＦＰＣ６９１３、ＦＰＣ６９１４有する。ＦＰＣ６９１３より周辺駆動回路６９１１に外部からの信号及び電源電位が入力される。そして、周辺駆動回路６９１１からの出力は、画素部６９１２の有する画素に接続された行方向及び列方向の配線に入力される。
【０３８９】
さらに、発光素子６７２５に適用可能な発光素子の例を図３１（ａ）、（ｂ）に示す。つまり、上記実施の形態で示した画素に適用可能な発光素子の構成について図３１（ａ）、（ｂ）を用いて説明する。
【０３９０】
図３１（ａ）の発光素子は、基板７００１の上に陽極７００２、正孔注入材料からなる正孔注入層７００３、その上に正孔輸送材料からなる正孔輸送層７００４、発光層７００５、電子輸送材料からなる電子輸送層７００６、電子注入材料からなる電子注入層７００７、そして陰極７００８を積層させた素子構造である。ここで、発光層７００５は、一種類の発光材料のみから形成されることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は、この構造に限定されない。
【０３９１】
また、図３１（ａ）で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエーションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光領域を二つの領域にわけることによって得られる白色発光素子などにも応用可能である。
【０３９２】
図３１（ａ）に示す本発明の素子作製方法は、まず、陽極７００２（インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ））を有する基板７００１に正孔注入材料、正孔輸送材料、発光材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極７００８を蒸着で形成する。
【０３９３】
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好適な材料を以下に列挙する。
【０３９４】
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効である。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の超薄膜などがある。
【０３９５】
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−トリス（Ｎ，Ｎ− ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ− フェニル−アミノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳香族アミン化合物が挙げられる。
【０３９６】
電子輸送材料としては、金属錯体がよく用いられ、先に述べたＡｌｑ３、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノリン骨格またはベンゾキノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記す）、ビス［２−（２−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）２」と記す）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−２、３、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。
【０３９７】
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リチウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
【０３９８】
発光材料としては、先に述べたＡｌｑ３、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素としては、青色の４，４’−ビス（２，２ − ジフェニル−ビニル）−ビフェニルや、赤橙色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセトナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、 ２，３，７，８，２３，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られている。
【０３９９】
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製することができる。
【０４００】
また、上記実施の形態の画素構成で可能であれば、図３１（ｂ）に示すように図３１（ａ）とは逆の順番に層を形成した発光素子を用いてもよい。つまり、基板７０１１の上に陰極７０１８、電子注入材料からなる電子注入層７０１７、その上に電子輸送材料からなる電子輸送層７０１６、発光層７０１５、正孔輸送材料からなる正孔輸送層７０１４、正孔注入材料からなる正孔注入層７０１３、そして陽極７０１２を積層させた素子構造である。
【０４０１】
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。
【０４０２】
上面射出構造の発光素子について図３２（ａ）を用いて説明する。
【０４０３】
基板７１００上に駆動用ＴＦＴ７１０１が形成され、駆動用ＴＦＴ７１０１のソース電極に接して第１の電極７１０２が形成され、その上に有機化合物を含む層７１０３と第２の電極７１０４が形成されている。
【０４０４】
また、第１の電極７１０２は発光素子の陽極である。そして第２の電極７１０４は発光素子の陰極である。つまり、第１の電極７１０２と第２の電極７１０４とで有機化合物を含む層７１０３が挟まれているところが発光素子となる。
【０４０５】
また、ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミックコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を用いることで光を透過させない陽極を形成することができる。
【０４０６】
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム酸化亜鉛（ＩＺＯ、Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
【０４０７】
こうして、図３２（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可能になる。つまり、図２８の表示パネルに適用した場合には、封止基板６７０４側に光が射出することになる。従って上面射出構造の発光素子を表示装置に用いる場合には封止基板６７０４は光透過性を有する基板を用いる。
【０４０８】
また、光学フィルムを設ける場合には、封止基板６７０４に光学フィルムを設ければよい。
【０４０９】
また、下面射出構造の発光素子について図３２（ｂ）を用いて説明する。射出構造以外は図３２（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
【０４１０】
ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム酸化亜鉛（ＩＺＯ、Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
【０４１１】
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、またはＣａ３Ｎ２）からなる金属膜を用いることができる。こうして、光を反射する金属膜を用いることで光が透過しない陰極を形成することができる。
【０４１２】
以上により、図３２（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可能になる。つまり、図２８の表示パネルに適用した場合には、基板６７１０側に光が射出することになる。従って下面射出構造の発光素子を表示装置に用いる場合には基板６７１０は光透過性を有する基板を用いる。
【０４１３】
また、光学フィルムを設ける場合には、基板６７１０に光学フィルムを設ければよい。
【０４１４】
両面射出構造の発光素子について図３２（ｃ）を用いて説明する。射出構造以外は図３２（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
【０４１５】
ここで、陽極として機能する第１の電極７１０２に用いる材料としては、仕事関数の大きい材料を用いることが望ましい。例えば、インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム酸化亜鉛（ＩＺＯ、Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）膜などの透明導電膜を用いることができる。透明性を有する透明導電膜を用いることで光を透過させることが可能な陽極を形成することができる。
【０４１６】
また、陰極として機能する第２の電極７１０４に用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（インジウム錫酸化物（ＩＴＯ、Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用いるのが良い。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透過させることが可能な陰極を形成することができる。
【０４１７】
こうして、図３２（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可能になる。つまり、図２８の表示パネルに適用した場合には、基板６７１０側と封止基板６７０４側に光が射出することになる。従って両面射出構造の発光素子を表示装置に用いる場合には基板６７１０および封止基板６７０４は、ともに光透過性を有する基板を用いる。
【０４１８】
また、光学フィルムを設ける場合には、基板６７１０および封止基板６７０４の両方に光学フィルムを設ければよい。
【０４１９】
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置にも本発明を適用することが可能である。
【０４２０】
図３３に示すように、基板７２００上に下地膜７２０２が形成され、その上に駆動用ＴＦＴ７２０１が形成され、駆動用ＴＦＴ７２０１のソース電極に接して第１の電極７２０３が形成され、その上に有機化合物を含む層７２０４と第２の電極７２０５が形成されている。
【０４２１】
また、第１の電極７２０３は発光素子の陽極である。そして第２の電極７２０５は発光素子の陰極である。つまり、第１の電極７２０３と第２の電極７２０５とで有機化合物を含む層７２０４が挟まれているところが発光素子となる。図３３の構成では白色光を発光する。そして、発光素子の上部に赤色のカラーフィルター７２０６Ｒ、緑色のカラーフィルター７２０６Ｇ、青色のカラーフィルター７２０６Ｂを設けられており、フルカラー表示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス（ＢＭともいう）７２０７が設けられている。
【０４２２】
上述した発光素子の構成は組み合わせて用いることができ、本発明の画素構成を有する表示装置に適宜用いることができる。また、本明細書中の表示パネルの構成や、発光素子は例示であり、もちろん本発明の画素構成は他の構成の表示装置に適用することもできる。
【０４２３】
次に、表示パネルの画素部の部分断面図を示す。
【０４２４】
まず、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ：Ｈ）膜を用いた場合について説明する。図３４にはトップゲートのトランジスタ、図３５及び図３６にはボトムゲートのトランジスタの場合について示す。
【０４２５】
アモルファスシリコンを半導体層に用いた順スタガ構造のトランジスタの断面を図３４（ａ）に示す。図３４（ａ）に示すように、基板７６０１上に下地膜７６０２が形成されている。さらに下地膜７６０２上に画素電極７６０３が形成されている。また、画素電極７６０３と同層に同じ材料からなる第１の電極７６０４が形成されている。
【０４２６】
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜７６０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０４２７】
また、下地膜７６０２上に配線７６０５及び配線７６０６が形成され、画素電極７６０３の端部が配線７６０５で覆われている。配線７６０５及び配線７６０６の上部にＮ型の導電型を有するＮ型半導体層７６０７及びＮ型半導体層７６０８が形成されている。また、配線７６０５と配線７６０６の間であって、下地膜７６０２上に半導体層７６０９が形成されている。そして、半導体層７６０９の一部はＮ型半導体層７６０７及びＮ型半導体層７６０８上にまで延長されている。なお、この半導体層はアモルファスシリコン（ａ−Ｓｉ：Ｈ）、微結晶半導体（μ−Ｓｉ：Ｈ）等の非結晶性を有する半導体膜で形成されている。また、半導体層７６０９上にゲート絶縁膜７６１０が形成されている。また、ゲート絶縁膜７６１０と同じ材料からなる絶縁膜７６１１が第１の電極７６０４上にも形成されている。なお、ゲート絶縁膜７６１０としては酸化珪素膜や窒化珪素膜などが用いられる。
【０４２８】
また、ゲート絶縁膜７６１０上に、ゲート電極７６１２が形成されている。また、ゲート電極と同層に同じ材料でなる第２の電極７６１３が第１の電極７６０４上に絶縁膜７６１１を介して形成されている。第１の電極７６０４及び第２の電極７６１３で絶縁膜７６１１を挟まれた容量素子７６１９が形成されている。また、画素電極７６０３の端部、駆動用トランジスタ７６１８及び容量素子７６１９を覆い、層間絶縁物７６１４が形成されている。
【０４２９】
層間絶縁物７６１４及びその開口部に位置する画素電極７６０３上に有機化合物を含む層７６１５及び対向電極７６１６が形成され、画素電極７６０３と対向電極７６１６とで有機化合物を含む層７６１５が挟まれた領域では発光素子７６１７が形成されている。
【０４３０】
また、図３４（ａ）に示す第１の電極７６０４を図３４（ｂ）に示すように第１の電極７６２０で形成してもよい。第１の電極７６２０は配線７６０５及び７６０６と同一材料で形成されている。
【０４３１】
また、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを用いた表示パネルの部分断面を図３５に示す。
【０４３２】
基板７７０１上に下地膜７７０２が形成されている。さらに下地膜７７０２上にゲート電極７７０３が形成されている。また、ゲート電極７７０３と同層に同じ材料からなる第１の電極７７０４が形成されている。ゲート電極７７０３の材料にはリンが添加された多結晶シリコンを用いることができる。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
【０４３３】
また、ゲート電極７７０３及び第１の電極７７０４を覆うようにゲート絶縁膜７７０５が形成されている。ゲート絶縁膜７７０５としては酸化珪素膜や窒化珪素膜などが用いられる。
【０４３４】
また、ゲート絶縁膜７７０５上に、半導体層７７０６が形成されている。また、半導体層７７０６と同層に同じ材料からなる半導体層７７０７が形成されている。
【０４３５】
基板はガラス基板、石英基板、セラミック基板、プラスチック基板などを用いることができる。また、下地膜７６０２としては、窒化アルミ（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０４３６】
半導体層７７０６上にはＮ型の導電性を有するＮ型半導体層７７０８、７７０９が形成され、半導体層７７０７上にはＮ型半導体層７７１０が形成されている。
【０４３７】
Ｎ型半導体層７７０８、７７０９上にはそれぞれ配線７７１１、７７１２が形成され、Ｎ型半導体層７７１０上には配線７７１１及び７７１２と同一材料からなる導電層７７１３が形成されている。
【０４３８】
半導体層７７０７、Ｎ型半導体層７７１０及び導電層７７１３からなる第２の電極が構成される。なお、この第２の電極と第１の電極７７０４でゲート絶縁膜７７０５を挟み込んだ構造の容量素子７７２０が形成されている。
【０４３９】
また、配線７７１１の一方の端部は延在し、その延在した配線７７１１上部に接して画素電極７７１４が形成されている。
【０４４０】
また、画素電極７７１４の端部、駆動用トランジスタ７７１９及び容量素子７７２０を覆うように絶縁物７７１５が形成されている。
【０４４１】
画素電極７７１４及び絶縁物７７１５上には有機化合物を含む層７７１６及び対向電極７７１７が形成され、画素電極７７１４と対向電極７７１７とで有機化合物を含む層７７１６が挟まれた領域では発光素子７７１８が形成されている。
【０４４２】
容量素子７７２０の第２の電極の一部となる半導体層７７０７及びＮ型半導体層７７１０は設けなくても良い。つまり第２の電極は導電層７７１３とし、第１の電極７７０４と導電層７７１３でゲート絶縁膜が挟まれた構造の容量素子としてもよい。
【０４４３】
なお、図３５（ａ）において、配線７７１１を形成する前に画素電極７７１４を形成することで、図３５（ｂ）に示すような、画素電極７７１４からなる第２の電極７７２１と第１の電極７７０４でゲート絶縁膜７７０５が挟まれた構造の容量素子７７２０を形成することができる。
【０４４４】
なお、図３５では、逆スタガ型のチャネルエッチ構造のトランジスタについて示したが、もちろんチャネル保護構造のトランジスタでも良い。チャネル保護構造のトランジスタの場合について、図３６（ａ）、（ｂ）を用いて説明する。
【０４４５】
図３６（ａ）に示すチャネル保護型構造のトランジスタは図３５（ａ）に示したチャネルエッチ構造の駆動用トランジスタ７７１９の半導体層７７０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物７８０１が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
【０４４６】
また、同様に、図３６（ｂ）に示すチャネル保護型構造のトランジスタは図３５（ｂ）に示したチャネルエッチ構造の駆動用トランジスタ７７１９の半導体層７７０６のチャネルが形成される領域上にエッチングのマスクとなる絶縁物７８０２が設けられている点が異なり、他の共通しているところは共通の符号を用いている。
【０４４７】
なお、本発明の画素構成の適用することができるトランジスタの構造や、容量素子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子の構造を用いることができる。
【０４４８】
本発明の画素構成を用いることで、発光素子の初期不良や進行性不良を抑制し、電界発光層の劣化による輝度の低下を防ぐことができる。さらに、本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレイン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。
【０４４９】
なお、本実施の形態は、本明細書中の実施の形態、他の実施例とも組み合わせて実施することが可能である。
【実施例５】
【０４５０】
実施の形態１である図１の画素構成のレイアウト図面を図４２に示す。
【０４５１】
図４２は信号線１０００１、電源線１０００２、走査線１０００３、スイッチング用トランジスタ１０００４、駆動用トランジスタ１０００５、画素電極１０００６、交流用トランジスタ１０００７、電位制御線１０００８から構成され、図１と同一名称のものはそれぞれに対応する。
【０４５２】
なお、本発明の表示装置は、本実施例のレイアウトの構成に限定されない。
【０４５３】
本発明の画素構成を用いることにより、発光素子に順方向の発光素子駆動電圧を印加する際には、発光素子に一定の電流を流すことが可能であり、発光素子に逆方向の発光素子駆動電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、かつ発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０４５４】
本実施例は、上記の実施の形態１の図１の回路構成を用いているが、これに限らず、他の実施の形態、及び他の実施例と組み合わせることができる。
【実施例６】
【０４５５】
本発明の表示装置は様々な電子機器に適用することができる。具体的には電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
【０４５６】
図４３（Ａ）はディスプレイであり、筐体８４１０１、支持台８４１０２、表示部８４１０３等を含む。本発明の画素構成を有する表示装置を表示部８４１０３に用いることができる。なお、ディスプレイは、パーソナルコンピュータ用、テレビジョン放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。本発明の画素構成を有する表示装置を表示部８４１０３に用いたディスプレイは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４５７】
近年、ディスプレイの大型化のニーズが強くなっている。そして、ディスプレイの大型化に伴い価格の上昇が問題となっている、よって、いかに製造コストの削減を図り、高品質な製品を少しでも低価格に抑えるかが課題となる。
【０４５８】
例えば、上記実施の形態で示した画素構成を表示パネルの画素部に用いることで、単極性のトランジスタからなる表示パネルを提供することができる。よって、工程数を減らし製造コストを削減することができる。
【０４５９】
また、図２８（ａ）に示すように画素部と周辺の駆動回路を一体形成することにより、単極性のトランジスタからなる回路で構成された表示パネルを形成することができる。
【０４６０】
また、画素部を構成する回路のトランジスタの半導体層に非晶質半導体（例えばアモルファスシリコン（ａ−Ｓｉ：Ｈ））を用いることで、工程を簡略化し、さらなるコストダウンが図れる。この場合には図２９（ｂ）や図３０（ａ）に示したように、画素部の周辺の駆動回路をＩＣチップ上に形成し、ＣＯＧ等で表示パネルに実装する良い。このように、非晶質半導体を用いることでディスプレイの大型化が容易になる。
【０４６１】
図４３（Ｂ）はカメラであり、本体８４２０１、表示部８４２０２、受像部８４２０３、操作キー８４２０４、外部接続ポート８４２０５、シャッター８４２０６等を含む。
【０４６２】
近年、デジタルカメラなどの高性能化に伴い、生産競争は激化している。そして、いかに高性能なものを低価格に抑えるかが重要となる。本発明の画素構成を有する表示装置を表示部８４２０２に用いたデジタルカメラは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６３】
例えば、上記実施の形態の画素構成を画素部に用いることで、単極性のトランジスタからなる画素部を形成することができる。また、図２９（ａ）に示すように、動作速度の高い信号線駆動回路はＩＣチップ上に形成し、比較的動作速度の低い走査線駆動回路を画素部と共に単極性のトランジスタで構成される回路で一体形成することで、高性能化を実現し、低コスト化を図ることができる。また、画素部と、画素部と共に一体形成する走査線駆動回路に用いられるトランジスタの半導体層に非晶質半導体、例えばアモルファスシリコンを適用することでさらなる低コスト化が図れる。
【０４６４】
図４３（Ｃ）はコンピュータであり、本体８４３０１、筐体８４３０２、表示部８４３０３、キーボード８４３０４、外部接続ポート８４３０５、ポインティングマウス８４３０６等を含む。本発明の画素構成を有する表示装置を表示部８４３０３に用いたコンピュータは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６５】
図４３（Ｄ）はモバイルコンピュータであり、本体８４４０１、表示部８４４０２、スイッチ８４４０３、操作キー８４４０４、赤外線ポート８４４０５等を含む。本発明の画素構成を有する表示装置を表示部８４４０２に用いたモバイルコンピュータは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６６】
図４３（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体８４５０１、筐体８４５０２、表示部Ａ８４５０３、表示部Ｂ８４５０４、記録媒体（ＤＶＤ等）読み込み部８４５０５、操作キー８４５０６、スピーカー部８４５０７等を含む。表示部Ａ８４５０３は主として画像情報を表示し、表示部Ｂ８４５０４は主として文字情報を表示することができる。本発明の画素構成を有する表示装置を表示部Ａ８４５０３や表示部Ｂ８４５０４に用いた画像再生装置は、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６７】
図４３（Ｆ）はゴーグル型ディスプレイであり、本体８４６０１、表示部８４６０２、イヤホン８４６０３、支持部８４６０４を含む。本発明の画素構成を有する表示装置を表示部８４６０２に用いたゴーグル型ディスプレイは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６８】
図４３（Ｇ）は携帯型遊技機であり、筐体８４７０１、表示部８４７０２、スピーカー部８４７０３、操作キー８４７０４、記憶媒体挿入部８４７０５等を含む。本発明の画素構成を有する表示装置を表示部８４７０２に用いた携帯型遊技機は、表示不良を防止し、発光素子の寿命を延ばすことができる。また、低コスト化を図ることも可能である。
【０４６９】
図４３（Ｈ）はテレビ受像機能付きデジタルカメラであり、本体８４８０１、表示部８４８０２、操作キー８４８０３、スピーカー８４８０４、シャッター８４８０５、受像部８４８０６、アンテナ８４８０７等を含む。本発明の画素構成を有する表示装置を表示部８４８０２に用いたテレビ受像機能付きデジタルカメラは、表示不良を防止し、発光素子の寿命を延ばすことができる。また、画素の開口率が高く高詳細な表示が可能となる。また、低コスト化を図ることも可能である。
【０４７０】
例えば、上記実施の形態の画素構成を画素部に用いることで、画素の開口率を向上させることができる。具体的には、発光素子を駆動する駆動用トランジスタにＮチャネル型のトランジスタを用いることで開口率が向上する。よって、高精細な表示部を有するテレビ受像機能付きデジタルカメラを提供することができる。
【０４７１】
このように多機能化し、テレビ受像機能付きデジタルカメラはテレビの視聴等に使用頻度が高まる一方で、一回の充電により長時間使用できることが要求される。
【０４７２】
例えば、図２９（ｂ）や図３０（ａ）に示すように周辺駆動回路をＩＣチップ上に形成し、ＣＭＯＳ等を用いることにより低消費電力化を図ることが可能である。
【０４７３】
このように本発明は、あらゆる電子機器に適用することが可能である。
【０４７４】
なお、本実施例は、本明細書中の他の実施の形態、実施例とも組み合わせて実施することが可能である。
【実施例７】
【０４７５】
本実施例において、本発明の画素構成を用いた表示装置を表示部に有する携帯電話の構成例について図４４を用いて説明する。
【０４７６】
表示パネル８３０１はハウジング８３３０に脱着自在に組み込まれる。ハウジング８３３０は表示パネル８３０１のサイズに合わせて、形状や寸法を適宜変更することができる。表示パネル８３０１を固定したハウジング８３３０はプリント基板８３３１に嵌入されモジュールとして組み立てられる。
【０４７７】
表示パネル８３０１はＦＰＣ８３１３を介してプリント基板８３３１に接続される。プリント基板８３３１には、スピーカー８３３２、マイクロフォン８３３３、送受信回路８３３４、ＣＰＵ及びコントローラなどを含む信号処理回路８３３５が形成されている。このようなモジュールと、入力手段８３３６、バッテリー８３３７を組み合わせ、筐体８３３９に収納する。表示パネル８３０１の画素部は筐体８３３９に形成された開口窓から視認できように配置する。
【０４７８】
表示パネル８３０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネル８３０１に実装しても良い。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続してもよい。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した表示パネルの構成は図２８（ａ）に一例を示してある。このような構成とすることで、表示装置の低消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。また、携帯電話機の低コスト化を図ることができる。
【０４７９】
また、画素部には上記実施の形態で示した画素構成を適宜適用することができる。
【０４８０】
例えば、上記実施の形態で示した画素構成等を適用することで低コスト化を実現するため、画素部及び画素部と一体形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。
【０４８１】
また、さらに消費電力の低減を図るため、図２９（ｂ）や図３０（ａ）に示すように、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネルに実装しても良い。そして、画素部には、上記実施の形態の画素構成を用い、非晶質半導体膜をトランジスタの半導体層に用いることで製造コストの削減を図ることができる。
【０４８２】
また、本実施例に示した構成は携帯電話の一例であって、本発明の画素構成はこのような構成の携帯電話に限られず様々な構成の携帯電話に適用することができる。
【０４８３】
なお、本実施例は、本明細書中の実施の形態、他の実施例とも組み合わせて実施することが可能である。
【実施例８】
【０４８４】
本実施例においては、本発明の画素構成を用いた表示装置を表示部に有する電子機器、特にＥＬモジュールを具備するテレビ受像器の構成例について説明する。
【０４８５】
図４５は表示パネル７９０１と、回路基板７９１１を組み合わせたＥＬモジュールを示している。表示パネル７９０１は画素部７９０２、走査線駆動回路７９０３及び信号線駆動回路７９０４を有している。回路基板７９１１には、例えば、コントロール回路７９１２や信号分割回路７９１３などが形成されている。表示パネル７９０１と回路基板７９１１は接続配線７９１４によって接続されている。接続配線にはＦＰＣ等を用いることができる。
【０４８６】
表示パネル７９０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数の低い駆動回路）を基板上にＴＦＴを用いて一体形成し、一部の周辺駆動回路（複数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）などで表示パネル７９０１に実装するとよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ Ａｕｔｏ Ｂｏｎｄｉｎｇ）やプリント基板を用いて表示パネル７９０１に実装しても良い。なお、一部の周辺駆動回路を基板上に画素部と一体形成し、他の周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図２８（ａ）に一例を示してある。
【０４８７】
また、画素部には上記実施の形態で示した画素構成を適宜適用することができる。
【０４８８】
例えば、上記実施の形態で示した画素構成等を適用することで、低コスト化を実現するため画素部及び画素部と一体基板上に形成する周辺駆動回路を単極性のトランジスタで構成して製造工程の削減を図ることができる。
【０４８９】
また、さらに消費電力の低減を図るため、ガラス基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）表示パネルに実装してもよい。
【０４９０】
また、上記実施の形態で示した画素構成を適用することで、Ｎチャネル型のトランジスタのみで画素を構成することができるため、非晶質半導体（例えば、アモルファスシリコン）をトランジスタの半導体層に適用することが可能となる。つまり、均一な結晶性半導体膜を作製することが困難な大型の表示装置の作製が可能となる。また、画素を構成するトランジスタの半導体層に非晶質半導体膜を用いることにより、製造工程を削減することができ、製造コストの削減も図ることができる。
【０４９１】
なお、非晶質半導体膜を、画素を構成するトランジスタの半導体層に適用する場合には、基板上にＴＦＴを用いて画素部を形成し、全ての周辺駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）で表示パネルに実装するとよい。なお、基板上に画素部を形成し、その基板上に周辺駆動回路を形成したＩＣチップをＣＯＧ等で実装した構成は図２９（ｂ）に一例を示してある。
【０４９２】
このＥＬモジュールによりＥＬテレビ受像機を完成させることができる。図４６は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ８００１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路８００２と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路８００３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回路８０１２により処理される。
【０４９３】
コントロール回路８０１２は、走査線側（走査線駆動回路８０２１）と信号線側（信号線駆動回路８００４）にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路８０１３を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。なお、表示パネル８０２０は、走査線駆動回路８０２１及び信号線駆動回路８００４それぞれから信号が入力される。
【０４９４】
チューナ８００１で受信した信号のうち、音声信号は音声信号増幅回路８００５に送られ、その出力は音声信号処理回路８００６を経てスピーカー８００７に供給される。制御回路８００８は受信局（受信周波数）や音量の制御情報を入力部８００９から受け、チューナ８００１や音声信号処理回路８００６に信号を送出する。
【０４９５】
また、図４６とは別の形態のＥＬモジュールを組み込んだテレビ受像器について図４７（Ａ）に示す。図４７（Ａ）において、表示画面８１０２はＥＬモジュールで形成される。また、筐体８１０１には、スピーカー８１０３、操作スイッチ８１０４などが適宜備えられている。
【０４９６】
また図４７（Ｂ）に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器を示す。筐体８１１２にはバッテリー及び信号受信器が内蔵されており、そのバッテリーで表示部８１１３やスピーカー部８１１７を駆動させる。バッテリーは充電器８１１０で繰り返し充電が可能となっている。また、充電器８１１０は映像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信することができる。筐体８１１２は操作キー８１１６によって制御する。また、図４７（Ｂ）に示す装置は、操作キー８１１６を操作することによって、筐体８１１２から充電器８１１０に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作キー８１１６を操作することによって、筐体８１１２から充電器８１１０に信号を送り、さらに充電器８１１０が送信できる信号を他の電子機器に受信させることによって、他の電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。本発明は表示部８１１３に適用することができる。
【０４９７】
図４８（Ａ）は表示パネル８２０１とプリント配線基板８２０２を組み合わせたモジュールを示している。表示パネル８２０１は、複数の画素が設けられた画素部８２０３と、第１の走査線駆動回路８２０４、第２の走査線駆動回路８２０５と、選択された画素にビデオ信号を供給する信号線駆動回路８２０６を備えている。
【０４９８】
プリント配線基板８２０２には、コントローラ８２０７、中央処理装置（ＣＰＵ８２０８）、メモリ８２０９、電源回路８２１０、音声処理回路８２１１及び送受信回路８２１２などが備えられている。プリント配線基板８２０２と表示パネル８２０１は、ＦＰＣ８２１３により接続されている。プリント配線基板８２０２には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ８２０７、音声処理回路８２１１、メモリ８２０９、ＣＰＵ８２０８、電源回路８２１０などは、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式を用いて表示パネル８２０１に実装することもできる。ＣＯＧ方式により、プリント配線基板８２０２の規模を縮小することができる。
【０４９９】
プリント配線基板８２０２に備えられたインターフェース（Ｉ／Ｆ）８２１４を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うためのアンテナ用ポート８２１５が、プリント配線基板８２０２に設けられている。
【０５００】
図４８（Ｂ）は、図４８（Ａ）に示したモジュールのブロック図を示す。このモジュールは、メモリ８２０９としてＶＲＡＭ８２１６、ＤＲＡＭ８２１７、フラッシュメモリ８２１８などが含まれている。ＶＲＡＭ８２１６にはパネルに表示する画像のデータが、ＤＲＡＭ８２１７には画像データまたは音声データが、フラッシュメモリには各種プログラムが記憶されている。
【０５０１】
電源回路８２１０は、表示パネル８２０１、コントローラ８２０７、ＣＰＵ８２０８、音声処理回路８２１１、メモリ８２０９、送受信回路８２１２を動作させる電力を供給する。またパネルの仕様によっては、電源回路８２１０に電流源が備えられている場合もある。
【０５０２】
ＣＰＵ８２０８は、制御信号生成回路８２２０、デコーダ８２２１、レジスタ８２２２、演算回路８２２３、ＲＡＭ８２２４、ＣＰＵ８２０８用のインターフェース８２１９などを有している。インターフェース８２１９を介してＣＰＵ８２０８に入力された各種信号は、一旦レジスタ８２２２に保持された後、演算回路８２２３、デコーダ８２２１などに入力される。演算回路８２２３では、入力された信号に基づき演算を行い、各種命令を送る場所を指定する。一方デコーダ８２２１に入力された信号はデコードされ、制御信号生成回路８２２０に入力される。制御信号生成回路８２２０は入力された信号に基づき、各種命令を含む信号を生成し、演算回路８２２３において指定された場所、具体的にはメモリ８２０９、送受信回路８２１２、音声処理回路８２１１、コントローラ８２０７などに送る。
【０５０３】
メモリ８２０９、送受信回路８２１２、音声処理回路８２１１、コントローラ８２０７は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０５０４】
入力手段８２２５から入力された信号は、Ｉ／Ｆ８２１４を介してプリント配線基板８２０２に実装されたＣＰＵ８２０８に送られる。制御信号生成回路８２２０は、ポインティングデバイスやキーボードなどの入力手段８２２５から送られてきた信号に従い、ＶＲＡＭ８２１６に格納してある画像データを所定のフォーマットに変換し、コントローラ８２０７に送付する。
【０５０５】
コントローラ８２０７は、パネルの仕様に合わせてＣＰＵ８２０８から送られてきた画像データを含む信号にデータ処理を施し、表示パネル８２０１に供給する。またコントローラ８２０７は、電源回路８２１０から入力された電源電圧やＣＰＵ８２０８から入力された各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電圧（ＡＣ Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル８２０１に供給する。
【０５０６】
送受信回路８２１２では、アンテナ８２２８において電波として送受信される信号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路８２１２において送受信される信号のうち音声情報を含む信号が、ＣＰＵ８２０８からの命令に従って、音声処理回路８２１１に送られる。
【０５０７】
ＣＰＵ８２０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路８２１１において音声信号に復調され、スピーカー８２２７に送られる。またマイク８２２６から送られてきた音声信号は、音声処理回路８２１１において変調され、ＣＰＵ８２０８からの命令に従って、送受信回路８２１２に送られる。
【０５０８】
コントローラ８２０７、ＣＰＵ８２０８、電源回路８２１０、音声処理回路８２１１、メモリ８２０９を、本実施例のパッケージとして実装することができる。
【０５０９】
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
【０５１０】
以上により、本発明の画素構成を用いた表示装置は、発光素子に順方向の発光素子駆動電圧を印加する際には、発光素子に一定の電流を流すことが可能であり、発光素子に逆方向の発光素子駆動電圧を印加する際には、短絡箇所を絶縁化するのに十分な電流を短絡箇所に流すことができ、かつ発光素子の寿命を延ばすことが可能である。また、回路構成において単極性のトランジスタで構成することができるため安価に製造することが可能となる。
【０５１１】
また、回路構成にあるトランジスタをＮ型トランジスタで作製することで、アモルファスシリコンのトランジスタを適用することができる。従って、既に確立されたアモルファスシリコンを用いたトランジスタの製造技術を適用することができるため、簡易かつ安価な製造プロセスで、動作特性が良好で安定した表示装置を得ることができる。
【０５１２】
なお、本実施例は、本明細書中の実施の形態、他の実施例とも組み合わせて実施することが可能である。
【図面の簡単な説明】
【０５１３】
【図１】本発明の表示装置で用いる画素の回路図。
【図２】本発明の表示装置で用いる画素の回路図。
【図３】本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。
【図４】本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。
【図５】本発明のディスプレイを説明する図。
【図６】本発明のディスプレイの画素部の構成を示す図。
【図７】本発明の表示装置で用いる画素の回路図。
【図８】本発明の表示装置で用いる画素の回路図。
【図９】本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。
【図１０】本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。
【図１１】本発明の表示装置で用いる画素の回路図。
【図１２】本発明の表示装置で用いる画素の回路図。
【図１３】本発明の表示装置で用いる画素の回路図。
【図１４】本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。
【図１５】本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。
【図１６】本発明の表示装置で用いる画素の回路図。
【図１７】本発明の表示装置で用いる画素の回路図。
【図１８】本発明の表示装置で用いる画素の回路図。
【図１９】本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。
【図２０】本発明の表示装置においてアナログ方式で階調表示を行なう場合のタイミングチャートを示す図。
【図２１】本発明の表示装置で用いる画素の回路図。
【図２２】本発明の表示装置で用いる画素の回路図。
【図２３】本発明の表示装置でデジタル時間階調方式を行なう場合のタイミングチャートを示す図。
【図２４】本発明の表示装置で用いる画素の回路図。
【図２５】本発明の表示装置で用いる画素の回路図。
【図２６】本発明の表示装置で用いる画素の回路図。
【図２７】本発明の表示装置で用いる画素の回路図。
【図２８】本発明の表示装置で用いる表示パネルを説明する図。
【図２９】本発明の表示装置で用いる表示パネルを説明する図。
【図３０】本発明の表示装置で用いる表示パネルを説明する図。
【図３１】本発明の表示装置で用いる表示パネルを説明する図。
【図３２】本発明の表示装置で用いる表示パネルを説明する図。
【図３３】本発明の表示装置で用いる表示パネルを説明する図。
【図３４】本発明の表示装置で用いる表示パネルを説明する図。
【図３５】本発明の表示装置で用いる表示パネルを説明する図。
【図３６】本発明の表示装置で用いる表示パネルを説明する図。
【図３７】本発明の表示装置で用いるコントローラの構成を示す図。
【図３８】本発明の表示装置の構成を示すブロック図。
【図３９】本発明の表示装置で用いるディスプレイコントローラの構成を示す図。
【図４０】本発明の表示装置で用いるソース信号線駆動回路の構成を示す図。
【図４１】本発明の表示装置で用いるゲート信号線駆動回路の構成を示す図。
【図４２】本発明の画素のレイアウト図面。
【図４３】本発明の表示装置が適用可能な電子機器を説明する図。
【図４４】本発明の表示装置が適用可能な電子機器を説明する図。
【図４５】本発明の表示装置が適用可能な電子機器を説明する図。
【図４６】本発明の表示装置が適用可能な電子機器を説明する図。
【図４７】本発明の表示装置が適用可能な電子機器を説明する図。
【図４８】本発明の表示装置が適用可能な電子機器を説明する図。
【特許請求の範囲】
【請求項１】
第１の配線と、第２の配線と、第３の配線と、第４の配線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御する第１のトランジスタと、
前記発光素子に順方向に流れる電流を制御する第２のトランジスタと、
前記発光素子に逆方向に流れる電流を制御する第３のトランジスタとを画素に有し、
前記第１のトランジスタのゲート電極は前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記第２の配線と電気的に接続され、他方は前記第２のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第３のトランジスタのソース電極もしくはドレイン電極の一方は前記画素電極、及び第３のトランジスタのゲート電極と電気的に接続され、他方は前記第４の配線と電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項２】
第１の配線と、第２の配線と、第３の配線と、第４の配線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御する第１のトランジスタと、
前記発光素子に順方向に流れる電流を制御する第２のトランジスタと、
前記発光素子に逆方向に流れる電流を制御する第３のトランジスタとを画素に有し、
前記第１のトランジスタのゲート電極は前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記第２の配線と電気的に接続され、他方は前記第２のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第３のトランジスタのソース電極もしくはドレイン電極の一方は前記画素電極と電気的に接続され、他方は前記第３の配線と電気的に接続され、
前記第３のトランジスタのゲート電極は前記第４の配線と接続され、
前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項３】
請求項２において、
前記第４の配線と前記対向電極は接続されていることを特徴とする表示装置。
【請求項４】
請求項１乃至３のいずれか一つにおいて、
前記第２のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記第３のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項５】
請求項１乃至４のいずれか一つにおいて、
前記第３のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項６】
第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御する第１のトランジスタと、
前記発光素子に順方向に流れる電流を制御する第２のトランジスタと、
前記発光素子に逆方向に流れる電流を制御する第３のトランジスタと第４のトランジスタを画素に有し、
前記第１のトランジスタのゲート電極は前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記第２の配線と電気的に接続され、他方は前記第２のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第３のトランジスタのソース電極もしくはドレイン電極の一方は前記第２のトランジスタのゲート電極と接続され、他方の電極は前記画素電極に接続され、
前記第３のトランジスタのゲート電極は前記第４の配線と接続され、
前記第４のトランジスタのソース電極もしくはドレイン電極の一方は前記画素電極、及び前記第４のトランジスタのゲート電極と電気的に接続され、他方は前記第５の配線と電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項７】
請求項６において、
前記第２のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記第４のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項８】
請求項６または請求項７において、
前記第４のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項９】
請求項１乃至８のいずれか一つにおいて、
前記第２のトランジスタはそのチャネル幅に対するチャネル長の比が５以上であることを特徴とする表示装置。
【請求項１０】
第１の配線と、第２の配線と、第３の配線と、
画素電極と対向電極とを有する発光素子と、
二つの電極を有する容量素子と、
映像信号の入力を制御する第１のトランジスタと第２のトランジスタと、
前記発光素子に順方向に流れる電流を制御する第３のトランジスタと、
前記発光素子に逆方向に流れる電流を制御する第４のトランジスタとを画素に有し、
前記第１のトランジスタ及び前記第２のトランジスタのゲート電極は前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記第２の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第２のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記第３のトランジスタのゲート電極及び前記容量素子の一方の電極と電気的に接続され、
前記第３のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極及び前記容量素子の他方の電極と電気的に接続され、
前記第４のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極及び前記第４のトランジスタのゲート電極と電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項１１】
第１の配線と、第２の配線と、第３の配線と、第４の配線と、
画素電極と対向電極とを有する発光素子と、
二つの電極を有する容量素子と、
映像信号の入力を制御する第１のトランジスタと第２のトランジスタと、
前記発光素子に順方向に流れる電流を制御する第３のトランジスタと、
前記発光素子に逆方向に流れる電流を制御する第４のトランジスタとを画素に有し、
前記第１のトランジスタ及び前記第２のトランジスタのゲート電極は前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記第２の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第２のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記第３のトランジスタのゲート電極及び前記容量素子の一方の電極と電気的に接続され、
前記第３のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極及び前記容量素子の他方の電極と電気的に接続され、
前記第４のトランジスタのソース電極もしくはドレイン電極の一方は前記第４の配線と電気的に接続され、他方は前記画素電極及び前記第４のトランジスタのゲート電極と電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項１２】
請求項１０または請求項１１において、
前記第３のトランジスタは飽和領域で動作することを特徴とする表示装置。
【請求項１３】
請求項１０乃至１２のいずれか一つにおいて、
前記第３のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記第４のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項１４】
請求項１０乃至１３のいずれか一つにおいて、
前記第４のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項１５】
請求項１０乃至１４のいずれか一つにおいて、
前記第３のトランジスタはそのチャネル幅に対するチャネル長の比が５以上であることを特徴とする表示装置。
【請求項１６】
請求項１乃至１５のいずれか一つにおいて、
前記対向電極の電位を固定電位とし、前記第３の配線の電位を前記発光素子に流す電流の向きに応じて変化させることを特徴とする表示装置。
【請求項１７】
走査線と、信号線と、電源線と、電位制御線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御するスイッチング用トランジスタと、
前記発光素子に順方向に流れる電流を制御する駆動用トランジスタと、
前記発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有し、
前記スイッチング用トランジスタのゲート電極は前記走査線と電気的に接続され、
前記スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記信号線と電気的に接続され、他方は前記駆動用トランジスタのゲート電極と電気的に接続され、
前記駆動用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記交流用トランジスタのソース電極もしくはドレイン電極の一方は前記画素電極、及び前記交流用トランジスタのゲート電極と電気的に接続され、他方は前記電位制御線と電気的に接続され、
前記スイッチング用トランジスタ、前記駆動用トランジスタ、及び前記交流用トランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項１８】
走査線と、信号線と、電源線と、配線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御するスイッチング用トランジスタと、
前記発光素子に順方向に流れる電流を制御する駆動用トランジスタと、
前記発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有し、
前記スイッチング用トランジスタのゲート電極は前記走査線と電気的に接続され、
前記スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記信号線と電気的に接続され、他方は前記駆動用トランジスタのゲート電極と電気的に接続され、
前記駆動用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記交流用トランジスタのソース電極もしくはドレイン電極の一方は前記画素電極と電気的に接続され、他方は前記電源線と電気的に接続され、
前記交流用トランジスタのゲート電極は前記配線と接続され、
前記スイッチング用トランジスタ、前記駆動用トランジスタ、及び前記交流用トランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項１９】
請求項１８において、
前記配線と前記対向電極は接続されていることを特徴とする表示装置。
【請求項２０】
請求項１７乃至請求項１９のいずれか一つにおいて、
前記駆動用トランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記交流用トランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項２１】
請求項１７乃至請求項２０のいずれか一つにおいて、
前記交流用トランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項２２】
走査線と、信号線と、電源線と、第１の電位制御線と、第２の電位制御線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御するスイッチング用トランジスタと、
前記発光素子に順方向に流れる電流を制御する駆動用トランジスタと、
前記発光素子に逆方向に流れる電流を制御する第１の交流用トランジスタと第２の交流用トランジスタを画素に有し、
前記スイッチング用トランジスタのゲート電極は前記走査線と電気的に接続され、
前記スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記信号線と電気的に接続され、他方は前記駆動用トランジスタのゲート電極と電気的に接続され、
前記駆動用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第１の交流用トランジスタのソース電極もしくはドレイン電極の一方は前記駆動用トランジスタのゲート電極と接続され、他方の電極は前記画素電極に接続され、
前記第１の交流用トランジスタのゲート電極は前記第１の電位制御線と接続され、
前記第２の交流用トランジスタのソース電極もしくはドレイン電極の一方は前記画素電極、及び前記第２の交流用トランジスタのゲート電極と電気的に接続され、他方は前記第２の電位制御線と電気的に接続され、
前記スイッチング用トランジスタ、前記駆動用トランジスタ、前記第１の交流用トランジスタ、及び前記第２の交流用トランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項２３】
請求項２２において、
前記駆動用トランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記第２の交流用トランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項２４】
請求項２２または請求項２３において、
前記第２の交流用トランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項２５】
走査線と、信号線と、電源線と、
画素電極と対向電極とを有する発光素子と、
二つの電極を有する容量素子と、
映像信号の入力を制御する第１のスイッチング用トランジスタと第２のスイッチング用トランジスタと、
前記発光素子に順方向に流れる電流を制御する駆動用トランジスタと、
前記発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有し、
前記第１のスイッチング用トランジスタ及び前記第２のスイッチング用トランジスタのゲート電極は前記走査線と電気的に接続され、
前記第１のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記信号線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第２のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記駆動用トランジスタのゲート電極及び前記容量素子の一方の電極と電気的に接続され、
前記駆動用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極及び前記容量素子の他方の電極と電気的に接続され、
前記交流用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極及び前記交流用トランジスタのゲート電極と電気的に接続され、
前記第１のスイッチング用トランジスタ、前記第２のスイッチング用トランジスタ、前記駆動用トランジスタ、及び前記交流用トランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項２６】
走査線と、信号線と、電源線と、電位制御線と、
画素電極と対向電極とを有する発光素子と、
二つの電極を有する容量素子と、
映像信号の入力を制御する第１のスイッチング用トランジスタと第２のスイッチング用トランジスタと、
前記発光素子に順方向に流れる電流を制御する駆動用トランジスタと、
前記発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有し、
前記第１のスイッチング用トランジスタ及び前記第２のスイッチング用トランジスタのゲート電極は前記走査線と電気的に接続され、
前記第１のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記信号線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第２のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記駆動用トランジスタのゲート電極及び前記容量素子の一方の電極と電気的に接続され、
前記駆動用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極及び前記容量素子の他方の電極と電気的に接続され、
前記交流用トランジスタのソース電極もしくはドレイン電極の一方は前記電位制御線と電気的に接続され、他方は前記画素電極及び前記交流用トランジスタのゲート電極と電気的に接続され、
前記第１のスイッチング用トランジスタ、前記第２のスイッチング用トランジスタ、前記駆動用トランジスタ、及び前記交流用トランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項２７】
請求項２５または請求項２６において、
前記駆動用トランジスタは飽和領域で動作することを特徴とする表示装置。
【請求項２８】
請求項２５乃至請求項２７のいずれか一つにおいて、
前記駆動用トランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記交流用トランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項２９】
請求項２５乃至２８のいずれか一つにおいて、
前記交流用トランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項３０】
請求項１７乃至２９のいずれか一つにおいて、
前記駆動用トランジスタはそのチャネル幅に対するチャネル長の比が５以上であることを特徴とする表示装置。
【請求項３１】
請求項１７乃至３０のいずれか一つにおいて、
前記対向電極の電位を固定電位とし、前記電源線の電位を前記発光素子に流す電流の向きに応じて変化させることを特徴とする表示装置。
【請求項３２】
請求項１乃至３１のいずれか一つにおいて、
前記発光素子に逆方向に流れる電流は前記発光素子に順方向に流れる電流よりも大きい電流であることを特徴とする表示装置。
【請求項３３】
請求項１乃至３２のいずれか一つにおいて、
前記Ｎチャネル型トランジスタはアモルファスシリコンを用いたトランジスタであることを特徴とする表示装置。
【請求項３４】
請求項１乃至３３のいずれか一つに記載の表示装置を用いた電子機器。
【請求項１】
第１の配線と、第２の配線と、第３の配線と、第４の配線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御する第１のトランジスタと、
前記発光素子に順方向に流れる電流を制御する第２のトランジスタと、
前記発光素子に逆方向に流れる電流を制御する第３のトランジスタとを画素に有し、
前記第１のトランジスタのゲート電極は前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記第２の配線と電気的に接続され、他方は前記第２のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第３のトランジスタのソース電極もしくはドレイン電極の一方は前記画素電極、及び第３のトランジスタのゲート電極と電気的に接続され、他方は前記第４の配線と電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項２】
第１の配線と、第２の配線と、第３の配線と、第４の配線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御する第１のトランジスタと、
前記発光素子に順方向に流れる電流を制御する第２のトランジスタと、
前記発光素子に逆方向に流れる電流を制御する第３のトランジスタとを画素に有し、
前記第１のトランジスタのゲート電極は前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記第２の配線と電気的に接続され、他方は前記第２のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第３のトランジスタのソース電極もしくはドレイン電極の一方は前記画素電極と電気的に接続され、他方は前記第３の配線と電気的に接続され、
前記第３のトランジスタのゲート電極は前記第４の配線と接続され、
前記第１のトランジスタ、前記第２のトランジスタ、及び前記第３のトランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項３】
請求項２において、
前記第４の配線と前記対向電極は接続されていることを特徴とする表示装置。
【請求項４】
請求項１乃至３のいずれか一つにおいて、
前記第２のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記第３のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項５】
請求項１乃至４のいずれか一つにおいて、
前記第３のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項６】
第１の配線と、第２の配線と、第３の配線と、第４の配線と、第５の配線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御する第１のトランジスタと、
前記発光素子に順方向に流れる電流を制御する第２のトランジスタと、
前記発光素子に逆方向に流れる電流を制御する第３のトランジスタと第４のトランジスタを画素に有し、
前記第１のトランジスタのゲート電極は前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記第２の配線と電気的に接続され、他方は前記第２のトランジスタのゲート電極と電気的に接続され、
前記第２のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第３のトランジスタのソース電極もしくはドレイン電極の一方は前記第２のトランジスタのゲート電極と接続され、他方の電極は前記画素電極に接続され、
前記第３のトランジスタのゲート電極は前記第４の配線と接続され、
前記第４のトランジスタのソース電極もしくはドレイン電極の一方は前記画素電極、及び前記第４のトランジスタのゲート電極と電気的に接続され、他方は前記第５の配線と電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項７】
請求項６において、
前記第２のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記第４のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項８】
請求項６または請求項７において、
前記第４のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項９】
請求項１乃至８のいずれか一つにおいて、
前記第２のトランジスタはそのチャネル幅に対するチャネル長の比が５以上であることを特徴とする表示装置。
【請求項１０】
第１の配線と、第２の配線と、第３の配線と、
画素電極と対向電極とを有する発光素子と、
二つの電極を有する容量素子と、
映像信号の入力を制御する第１のトランジスタと第２のトランジスタと、
前記発光素子に順方向に流れる電流を制御する第３のトランジスタと、
前記発光素子に逆方向に流れる電流を制御する第４のトランジスタとを画素に有し、
前記第１のトランジスタ及び前記第２のトランジスタのゲート電極は前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記第２の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第２のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記第３のトランジスタのゲート電極及び前記容量素子の一方の電極と電気的に接続され、
前記第３のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極及び前記容量素子の他方の電極と電気的に接続され、
前記第４のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極及び前記第４のトランジスタのゲート電極と電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項１１】
第１の配線と、第２の配線と、第３の配線と、第４の配線と、
画素電極と対向電極とを有する発光素子と、
二つの電極を有する容量素子と、
映像信号の入力を制御する第１のトランジスタと第２のトランジスタと、
前記発光素子に順方向に流れる電流を制御する第３のトランジスタと、
前記発光素子に逆方向に流れる電流を制御する第４のトランジスタとを画素に有し、
前記第１のトランジスタ及び前記第２のトランジスタのゲート電極は前記第１の配線と電気的に接続され、
前記第１のトランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記第２の配線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第２のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記第３のトランジスタのゲート電極及び前記容量素子の一方の電極と電気的に接続され、
前記第３のトランジスタのソース電極もしくはドレイン電極の一方は前記第３の配線と電気的に接続され、他方は前記画素電極及び前記容量素子の他方の電極と電気的に接続され、
前記第４のトランジスタのソース電極もしくはドレイン電極の一方は前記第４の配線と電気的に接続され、他方は前記画素電極及び前記第４のトランジスタのゲート電極と電気的に接続され、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項１２】
請求項１０または請求項１１において、
前記第３のトランジスタは飽和領域で動作することを特徴とする表示装置。
【請求項１３】
請求項１０乃至１２のいずれか一つにおいて、
前記第３のトランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記第４のトランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項１４】
請求項１０乃至１３のいずれか一つにおいて、
前記第４のトランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項１５】
請求項１０乃至１４のいずれか一つにおいて、
前記第３のトランジスタはそのチャネル幅に対するチャネル長の比が５以上であることを特徴とする表示装置。
【請求項１６】
請求項１乃至１５のいずれか一つにおいて、
前記対向電極の電位を固定電位とし、前記第３の配線の電位を前記発光素子に流す電流の向きに応じて変化させることを特徴とする表示装置。
【請求項１７】
走査線と、信号線と、電源線と、電位制御線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御するスイッチング用トランジスタと、
前記発光素子に順方向に流れる電流を制御する駆動用トランジスタと、
前記発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有し、
前記スイッチング用トランジスタのゲート電極は前記走査線と電気的に接続され、
前記スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記信号線と電気的に接続され、他方は前記駆動用トランジスタのゲート電極と電気的に接続され、
前記駆動用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記交流用トランジスタのソース電極もしくはドレイン電極の一方は前記画素電極、及び前記交流用トランジスタのゲート電極と電気的に接続され、他方は前記電位制御線と電気的に接続され、
前記スイッチング用トランジスタ、前記駆動用トランジスタ、及び前記交流用トランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項１８】
走査線と、信号線と、電源線と、配線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御するスイッチング用トランジスタと、
前記発光素子に順方向に流れる電流を制御する駆動用トランジスタと、
前記発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有し、
前記スイッチング用トランジスタのゲート電極は前記走査線と電気的に接続され、
前記スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記信号線と電気的に接続され、他方は前記駆動用トランジスタのゲート電極と電気的に接続され、
前記駆動用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記交流用トランジスタのソース電極もしくはドレイン電極の一方は前記画素電極と電気的に接続され、他方は前記電源線と電気的に接続され、
前記交流用トランジスタのゲート電極は前記配線と接続され、
前記スイッチング用トランジスタ、前記駆動用トランジスタ、及び前記交流用トランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項１９】
請求項１８において、
前記配線と前記対向電極は接続されていることを特徴とする表示装置。
【請求項２０】
請求項１７乃至請求項１９のいずれか一つにおいて、
前記駆動用トランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記交流用トランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項２１】
請求項１７乃至請求項２０のいずれか一つにおいて、
前記交流用トランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項２２】
走査線と、信号線と、電源線と、第１の電位制御線と、第２の電位制御線と、
画素電極と対向電極とを有する発光素子と、
映像信号の入力を制御するスイッチング用トランジスタと、
前記発光素子に順方向に流れる電流を制御する駆動用トランジスタと、
前記発光素子に逆方向に流れる電流を制御する第１の交流用トランジスタと第２の交流用トランジスタを画素に有し、
前記スイッチング用トランジスタのゲート電極は前記走査線と電気的に接続され、
前記スイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記信号線と電気的に接続され、他方は前記駆動用トランジスタのゲート電極と電気的に接続され、
前記駆動用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第１の交流用トランジスタのソース電極もしくはドレイン電極の一方は前記駆動用トランジスタのゲート電極と接続され、他方の電極は前記画素電極に接続され、
前記第１の交流用トランジスタのゲート電極は前記第１の電位制御線と接続され、
前記第２の交流用トランジスタのソース電極もしくはドレイン電極の一方は前記画素電極、及び前記第２の交流用トランジスタのゲート電極と電気的に接続され、他方は前記第２の電位制御線と電気的に接続され、
前記スイッチング用トランジスタ、前記駆動用トランジスタ、前記第１の交流用トランジスタ、及び前記第２の交流用トランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項２３】
請求項２２において、
前記駆動用トランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記第２の交流用トランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項２４】
請求項２２または請求項２３において、
前記第２の交流用トランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項２５】
走査線と、信号線と、電源線と、
画素電極と対向電極とを有する発光素子と、
二つの電極を有する容量素子と、
映像信号の入力を制御する第１のスイッチング用トランジスタと第２のスイッチング用トランジスタと、
前記発光素子に順方向に流れる電流を制御する駆動用トランジスタと、
前記発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有し、
前記第１のスイッチング用トランジスタ及び前記第２のスイッチング用トランジスタのゲート電極は前記走査線と電気的に接続され、
前記第１のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記信号線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第２のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記駆動用トランジスタのゲート電極及び前記容量素子の一方の電極と電気的に接続され、
前記駆動用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極及び前記容量素子の他方の電極と電気的に接続され、
前記交流用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極及び前記交流用トランジスタのゲート電極と電気的に接続され、
前記第１のスイッチング用トランジスタ、前記第２のスイッチング用トランジスタ、前記駆動用トランジスタ、及び前記交流用トランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項２６】
走査線と、信号線と、電源線と、電位制御線と、
画素電極と対向電極とを有する発光素子と、
二つの電極を有する容量素子と、
映像信号の入力を制御する第１のスイッチング用トランジスタと第２のスイッチング用トランジスタと、
前記発光素子に順方向に流れる電流を制御する駆動用トランジスタと、
前記発光素子に逆方向に流れる電流を制御する交流用トランジスタとを画素に有し、
前記第１のスイッチング用トランジスタ及び前記第２のスイッチング用トランジスタのゲート電極は前記走査線と電気的に接続され、
前記第１のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記映像信号が流れる前記信号線と電気的に接続され、他方は前記画素電極と電気的に接続され、
前記第２のスイッチング用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記駆動用トランジスタのゲート電極及び前記容量素子の一方の電極と電気的に接続され、
前記駆動用トランジスタのソース電極もしくはドレイン電極の一方は前記電源線と電気的に接続され、他方は前記画素電極及び前記容量素子の他方の電極と電気的に接続され、
前記交流用トランジスタのソース電極もしくはドレイン電極の一方は前記電位制御線と電気的に接続され、他方は前記画素電極及び前記交流用トランジスタのゲート電極と電気的に接続され、
前記第１のスイッチング用トランジスタ、前記第２のスイッチング用トランジスタ、前記駆動用トランジスタ、及び前記交流用トランジスタはＮチャネル型トランジスタであることを特徴とする表示装置。
【請求項２７】
請求項２５または請求項２６において、
前記駆動用トランジスタは飽和領域で動作することを特徴とする表示装置。
【請求項２８】
請求項２５乃至請求項２７のいずれか一つにおいて、
前記駆動用トランジスタのチャネル長Ｌ１とチャネル幅Ｗ１の比（Ｌ１／Ｗ１）は、前記交流用トランジスタのチャネル長Ｌ２とチャネル幅Ｗ２の比（Ｌ２／Ｗ２）よりも大きいことを特徴とする表示装置。
【請求項２９】
請求項２５乃至２８のいずれか一つにおいて、
前記交流用トランジスタはそのチャネル長がチャネル幅と同じかそれより短いことを特徴とする表示装置。
【請求項３０】
請求項１７乃至２９のいずれか一つにおいて、
前記駆動用トランジスタはそのチャネル幅に対するチャネル長の比が５以上であることを特徴とする表示装置。
【請求項３１】
請求項１７乃至３０のいずれか一つにおいて、
前記対向電極の電位を固定電位とし、前記電源線の電位を前記発光素子に流す電流の向きに応じて変化させることを特徴とする表示装置。
【請求項３２】
請求項１乃至３１のいずれか一つにおいて、
前記発光素子に逆方向に流れる電流は前記発光素子に順方向に流れる電流よりも大きい電流であることを特徴とする表示装置。
【請求項３３】
請求項１乃至３２のいずれか一つにおいて、
前記Ｎチャネル型トランジスタはアモルファスシリコンを用いたトランジスタであることを特徴とする表示装置。
【請求項３４】
請求項１乃至３３のいずれか一つに記載の表示装置を用いた電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【公開番号】特開２００７−１７９０２１（Ｐ２００７−１７９０２１Ａ）
【公開日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願番号】特願２００６−３１６３７８（Ｐ２００６−３１６３７８）
【出願日】平成１８年１１月２３日（２００６．１１．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成１９年７月１２日（２００７．７．１２）
【国際特許分類】
【出願日】平成１８年１１月２３日（２００６．１１．２３）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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