複数のデバイスを試験するための試験装置、方法および半導体ウェーハ・レベル試験デバイス
【課題】ウェーハ・レベルの試験装置を使用しながら、ウェーハ・レベルで高速で簡単な方法を使って統計データを得るシステムおよび方法を提供する。
【解決手段】本システムおよび方法は、任意のチップのＤＵＴの全ての並列ストレスを実施してストレス時間を短くし、それから、そのチップの他のＤＵＴをストレスがかかった状態に保ってリラクゼーションが起こるのを防ぎながら、そのチップの各ＤＵＴを個々に試験することができるようにする。１つの応用では、得られた統計データによって、トランジスタ・デバイスの負温度バイアス不安定性（ＮＴＢＩ）現象の解析が可能になる。統計データを得ることは、ＮＢＴＩの挙動が知られているために、デバイスが小さくなるにつれてＮＢＴＩにとってますます非常に重要になる可能性があるが、本構造および方法は、僅かな適切な調整によって、多くの技術の信頼性メカニズムを得るために多数のＤＵＴにストレスを加えるように使用され得る。
【解決手段】本システムおよび方法は、任意のチップのＤＵＴの全ての並列ストレスを実施してストレス時間を短くし、それから、そのチップの他のＤＵＴをストレスがかかった状態に保ってリラクゼーションが起こるのを防ぎながら、そのチップの各ＤＵＴを個々に試験することができるようにする。１つの応用では、得られた統計データによって、トランジスタ・デバイスの負温度バイアス不安定性（ＮＴＢＩ）現象の解析が可能になる。統計データを得ることは、ＮＢＴＩの挙動が知られているために、デバイスが小さくなるにつれてＮＢＴＩにとってますます非常に重要になる可能性があるが、本構造および方法は、僅かな適切な調整によって、多くの技術の信頼性メカニズムを得るために多数のＤＵＴにストレスを加えるように使用され得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路チップの試験に関し、より詳細には半導体デバイスをストレス試験する方法および装置に関する。
【背景技術】
【０００２】
歴史的に、半導体技術の信頼性の分野において、半導体デバイスのストレス試験は、最初にウェーハから試験デバイスをダイシングし、それをキャリアにマウントし、それから、これを他のデバイスと共に大きな温度チャンバの中に入れて行われ、このチャンバ中で、被試験デバイス（ＤＵＴ）は配線されて適切に電力が加えられていた。一般に、読取りと読取りの間で１回につき数日間および数週間ＤＵＴにストレスが加えられた。試験のために、ＤＵＴは１つずつ取り出され、テスタに取り付けられた。
【０００３】
進歩によって、最新の技術は、一般にウェーハ・プローバに関連した比較的簡単な試験装置を使用してウェーハ上でデバイスにストレスを加え試験するほどになった。各デバイスに数分から数時間の間ストレスを加え、さらに、デバイスにストレスを加えている間連続してかストレス・プロセス中に少なくとも頻繁にかのどちらかで読取りが行われるように、ストレス印加は、一般に、遥かに強い条件で行われる。このシナリオでは、一度にウェーハ上のただ１つのデバイスだけにストレスを加えることが要求される。再び、現在利用することができる比較的簡単なテスタをウェーハ・レベルの試験に使用して、ほんの数デバイス（普通１ＤＵＴであるが、ときには２〜４ＤＵＴくらいのことがある）にストレスを加え試験することができる。ストレスを加え試験する１チップ当たりのデバイス数が比較的少ないために、収集されるデータ量が少な過ぎてＤＵＴ全体の本当の統計変化を特徴付けることができなかった。
【０００４】
近年、マルチ・プローブ・ヘッドが利用可能になり、基本的に２〜１６チップを一度に測定することができるようになっている。しかし、マルチ・プローブ・ヘッドは、コスト、設定時間、および、少なくとも約４プローブ・ヘッドを超えるもので性能が比較的劣ることのために、上述の問題の最適な解決策でない。その結果、マルチ・プローブ・ヘッドは、大規模に受け入れられたことがない。したがって、特定のメカニズム構成のほんの１チップ当たり１または２のＤＵＴが、ストレスを加えられ試験される。
【０００５】
負バイアス温度不安定性（ＮＢＴＩ）が試験プロセスを変えた。スケーリングが絶えず続いているので、ＮＢＴＩは、ＣＭＯＳＰＦＥＴトランジスタの非常に重要な不合格試験メカニズムになっている。平均シフトが比較的正常な振舞いであるときでも、ストレスが除去された後に起こるリラクゼーションが急速であること、およびデバイスが小さくなるにつれてシフトの変化が急激に大きくなることで、このメカニズムを理解することは困難になっている。最近、一般的な試験装置を使用して単一デバイスについて１０〜１００ナノ秒という短いリラクゼーション時間の測定を可能にする回路が設計された。（例えば、特許文献１を参照されたい）。しかし、これらの方法では、ＤＵＴ全体にわたっての変化は未解決のままである。特許文献２および非特許文献１を参照されたい。
【０００６】
試験するとき、任意のチップの全てのＤＵＴに並列にストレスを加え（ストレス時間を短くするように）、それから、そのチップのその他のデバイスをストレスがかかった状態に保ってリラクゼーションの状態に戻らないようにしながら、そのチップの個々のＤＵＴの試験に対応することができることが望ましい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願第１２／０６１０７７号明細書
【特許文献２】米国特許第７，１１１，２６０号明細書
【特許文献３】米国特許第６，８８２，２０５号明細書
【非特許文献】
【０００８】
【非特許文献１】C.Visweswariah, K.Ravindran,K.Kalafala, S.G.Walker, and S.Narayan, "First-order incrementalblock-based statistical timing analysis ", Design Automation Conference(DAC), San Diego, Calif., pages 331-336, June 2004
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、複数の半導体デバイスＤＵＴに並列にストレスを加え、それから、残りのＤＵＴが追加のまたは専用の装置も必要としないでストレス条件に保たれた状態で、個々に試験することができるようにする方法および装置を対象とする。
【００１０】
より詳細には、多くのＤＵＴが並列に接続された状態でトランジスタまたは線要素にストレスを加えることを可能にして、直列に試験して一度に多数のデバイスの統計データを得る回路が提供される。
【課題を解決するための手段】
【００１１】
関連した態様では、本発明は、並列にストレスを加えられる複数の被試験デバイスの様々な態様（例えば、Ｖｔのようなデバイス・パラメータ）を可能にするが、その他の残りのＤＵＴがストレス条件に保たれている間に、ＤＵＴを個々に試験することを可能にするオンチップ・マルチプレックス回路を含む。
【００１２】
したがって、本発明の一態様に従って、半導体ウェーハ内に形成された多数のトランジスタ・デバイスの特性を試験するための試験装置が提供され、本試験装置は、
多数のトランジスタ・デバイスの各々の第１の端子を、信号がそのトランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第１のスイッチ・デバイスを通して接続する１つまたは複数の第１の導体と、
多数のトランジスタ・デバイスの各々の第２の端子を、信号がそのトランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第２のスイッチ・デバイスを通して接続する１つまたは複数の第２の導体と、
多数のトランジスタ・デバイスの各々の第３の端子を、信号がそのトランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第３のスイッチ・デバイスを通して接続する１つまたは複数の第３の導体と、
１つまたは複数の第１のスイッチ・デバイス、１つまたは複数の第２のスイッチ・デバイスおよび１つまたは複数の第３のスイッチ・デバイスの活動化を同時に制御して、予め決められた時間に予め決められた継続時間の間、信号が各トランジスタ・デバイスの各それぞれの第１、第２および第３の端子に伝わることを可能にする信号を生成するために、ウェーハ内に構成された制御回路であって、その信号が多数のトランジスタ・デバイスの各々にストレスを加える構成を実現するものである制御回路と、
多数のトランジスタ・デバイスの特定の１つを選ぶためのさらに他の局所信号を予め決められた時間に生成し、さらに、特性データを得るための１つまたは複数の条件に合わせて、選ばれたトランジスタ・デバイスを局所的に構成することを、印加された信号によって可能にするように構成された前記制御回路と、を備え、
制御回路は、多数のうちの残りのトランジスタ・デバイスに同時にストレスを加えながら、選ばれたトランジスタ・デバイスの特性データを収集することを可能にするように構成されている。
【００１３】
この態様にさらに付け加えると、１つまたは複数の第１のスイッチ・デバイス、１つまたは複数の第２のスイッチ・デバイスおよび１つまたは複数の第３のスイッチ・デバイスの活動化を制御して、予め決められた時間に予め決められた継続時間の間、信号が、選ばれたトランジスタ・デバイスの各それぞれの第１、第２および第３の端子に伝わることを可能にする制御信号に応答する、多数のトランジスタ・デバイスの各々に対応して形成されたスイッチ構成回路を、ウェーハ内に構成された制御回路が含む。
【００１４】
さらに、試験装置において、ウェーハ内に構成された制御回路は、複数のディジタル制御信号を受け取って試験または測定条件のために多数のトランジスタ・デバイスの特定の１つを選ぶためのさらに他の局所信号を生成する回路を、さらに含む。
【００１５】
本発明のさらに他の態様に従って、半導体ウェーハ内に形成された複数のデバイスをストレス試験する方法が提供され、本方法は、
１つまたは複数のスイッチ・デバイスの並列接続を半導体ウェーハ内に形成するステップであって、１つまたは複数のスイッチ・デバイスの各並列接続が、複数のデバイスの各デバイスの構造と接続されて、信号がそのデバイスの構造に伝えられるのを許すか妨げるものである、そのステップと、
並列接続の選ばれた複数のスイッチを、関連した選ばれた複数のデバイスの各々のその接続された構造にストレス信号を同時に予め決められた時間の間ずっと加えることを可能にするように、構成するステップと、
他の選ばれた複数のデバイスが引き続きストレス信号を加えられている間に、選ばれた複数のデバイスの第１のデバイスに関連したスイッチ・デバイスを切り換えてストレス信号の印加を除去するステップであって、印加したストレスの除去が第１のデバイスのリラクゼーション状態を引き起こす、そのステップと、
デバイスのリラクゼーション中または後の予め決められた時間に第１のデバイスの構造から測定信号を得るステップと、
第１のデバイスをストレス信号の印加に再び構成するステップと、
他の選ばれた複数のデバイスが引き続きストレス信号を加えられている間に、選ばれた複数のデバイスの第２のデバイスに関連したスイッチを切り換えてストレス信号の印加を除去するステップであって、印加したストレスの除去が第２のデバイスのリラクゼーション状態を引き起こす、そのステップと、
試験されるべき複数のデバイスの次に続くデバイスを選ぶステップ、他の選ばれた複数のデバイスが引き続きストレス信号を加えられている間に、次に続くデバイスのストレス信号の除去のためにその続くスイッチ・デバイスを切り換えるステップ、次に続くデバイスから予め決められた時間の測定を得るステップ、および、後でストレス信号を次に続くデバイスに再び加えるステップの使用を繰り返すステップと、を含み、
半導体ウェーハ内に形成された複数のデバイスは、並列にストレスを加えられ、さらに、現在試験されない残りの複数のデバイスに引き続きストレス信号を加えることを可能にしながら、選ばれたデバイスの個々の試験測定を連続して得るように制御される。
【００１６】
有利なことには、本発明のシステムおよび方法は、並列のストレス、直列試験を行う能力を提供して、Ｗが小さくなるにつれて標準偏差は劇的に大きくなるので、例えばＮＢＴＩ特徴付けの実施形態で、重要な統計分布データを与え、全てで、ストレスは並列に加えられるので全体的な装置時間の増加がほとんどない。
【００１７】
本発明の他の態様、特徴および有利点は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面からより完全に明らかになるであろう。図面では、同様な要素には同様な参照数字が付与されている。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に従った試験されるべきＤＵＴ基本回路構成要素１０を示す図である。
【図２】バスまたは同様な導体によって互いに結合された図１の基本回路構成要素１０の接続を含むアレイ・アーキテクチャ１００を示す図である。
【図３】本発明の１つの例の実施形態に従った、ＤＵＴ（ＭＯＳトランジスタ）を試験する半導体試験方法を使用するようにプログラムされた半導体ウェーハ試験プラットフォーム５００を示すブロック図である。
【図４】ウェーハ・レベル並列ＤＵＴのＮＢＴＩ特徴付けのために使用される、本発明の実施形態の試験構造アレイ４００のアーキテクチャを示す図である。
【図５】試験構造アレイ４００で実現されるスイッチ構成論理に従って、ＤＵＴデバイスを様々な動作モードにプログラムするために使用される１例の大域選択ＳＥＬ１、ＳＥＬ２およびｄｉ（ロー）およびｄｉ（ハイ）信号の構成を示す図である。
【図６】ｎ個のＤＵＴデバイスのストレス中の１例のアレイ・アーキテクチャを示す図である。
【図７】ｉ番目のＤＵＴデバイスのリラクゼーション中の１例のアレイ・アーキテクチャを示す図である。
【図８】ｉ番目のＤＵＴデバイスのリラクゼーション・モード後にｉ番目のＤＵＴデバイスを測定するときの１例のアレイ・アーキテクチャを示す図である。
【図９】本発明が使用される試験システム・アーキテクチャ５５０を示す図である。
【図１０】本発明の一実施形態に従った試験方法を示す流れ図である。
【発明を実施するための形態】
【００１９】
図１は、被試験デバイス「ＤＵＴ」を試験するための基本回路構成要素１０を示し、被試験デバイス「ＤＵＴ」は電界効果トランジスタ・デバイス１２（ＣＭＯＳ、ＪＦＥＴ、ＮＦＥＴまたはＰＦＥＴであり、本明細書で「トランジスタ」または「トランジスタ・デバイス」と呼ばれる）であることがある。しかし、理解されることであるが、本発明は、電界効果トランジスタのような特定の型のトランジスタに限定されず、それどころか、バイポーラ接合トランジスタおよび他の種類のディジタル部品およびデバイスに同様に応用可能である。したがって、本明細書で説明される本発明の実施形態は、特に、図１に示されたトランジスタ・デバイス１２に従って説明されるが、当業者は本発明の方法および装置を他の基本回路構成要素に容易に適合させるだろう。
【００２０】
図１にラベル表示されるように、トランジスタ・デバイス１２は、ゲート、ドレインおよびソース端子、特にゲート端子１３、ドレイン端子１４およびソース端子１５を含むＭＯＳトランジスタである。その上、ゲート端子１３、ドレイン端子１４およびソース端子１５各々は、それぞれのゲーティング回路３０、４０および５０に接続され、各回路は、信号が前記のトランジスタ端子に、またはトランジスタ端子から伝えられるのを許すか妨げる１つまたは複数のスイッチ・デバイス７５（「スイッチ」、「ゲート」または「パスゲート」）のマトリックスを実現する。各それぞれのゲーティング回路３０、４０、５０は、試験されるトランジスタＤＵＴを含む半導体ウェーハに埋め込まれるか、あるいは組み込まれ、ストレス信号（電圧または電流あるいはその両方）をＤＵＴに加えるようにプログラム可能である。本明細書で説明される実施形態で、図１は、特にＮＢＴＩ特徴付けのために、ＤＵＴのノードをテスタのポートに接続するために使用されるＤＵＴスイッチ・マトリックスを示す。
【００２１】
より詳細には、ＤＵＴスイッチ・マトリックスは、それぞれのバス２３、２４および２５を通してＤＵＴの各それぞれのゲート、ドレインおよびソース端子に接続された１つまたは複数のパスゲート・デバイス７５の並列接続を含む。一般的なパスゲート・デバイスは、デバイス・ストレス／リラクゼーション／または試験条件中に特定のＤＵＴ端子に正確な電子信号（すなわち、電圧または電流）を加えることまたは取り除くことを可能にするようにプログラムされた、特許文献３に記載されているようなパスゲート・ラッチまたは他の信号伝送ゲート・デバイスまたはスイッチを含むことがある。
【００２２】
図１に示されるように、構成要素１０のゲーティング回路３０は、バス２３を介してトランジスタ・デバイス１２のゲート端子１３に接続するために、Ｓ１〜Ｓ４とラベル表示された複数（例えば、例の実施形態では図示のように４つ）の単パスゲート・デバイス７５を含む。また、構成要素１０のゲーティング回路４０は、バス２４を介してデバイス１２のドレイン端子１４に接続するために、Ｓ５〜Ｓ８とラベル表示された複数（例えば、例の実施形態では図示のように４つ）の単パスゲート・デバイス７５を含む。また、構成要素１０のゲーティング回路５０は、バス２５を介してデバイス１２のソース端子１５に接続するために、Ｓ９〜Ｓ１２とラベル表示された複数（例えば、例の実施形態では図示のように４つ）の単パスゲート・デバイスを含む。理解されることであるが、他の構成、例えばもっと多くのまたはもっと少ないパスゲート・デバイス７５が、複数のＤＵＴに並列にストレスを加える際に、本発明の範囲を損なうことなく実現されることがある。
【００２３】
本明細書でより詳細に説明され、また図１に示されるように、試験（ストレス）電流または電圧、例えば例の実施形態では電圧Ｖ１〜Ｖ４、Ｖストレスまたは電流Ｉ１をＤＵＴ端子に供給する信号導体線を含むプログラマブル電力供給源８０は、ＤＵＴを含む半導体ウェーハに埋め込まれるか、チップの外にある外部電力源で実現されるかのどちらかである。したがって、図１に示された非限定の例では、ストレス動作モード中に、ＤＵＴトランジスタ１２のゲート１３に接続されたＳ１〜Ｓ３とラベル表示されたパスゲート・デバイス７５は、動作可能であるとき、それぞれの電圧Ｖ１、Ｖ２およびＶ４を、バス２３を介してＤＵＴトランジスタ１２のゲート１３に供給することができる。同様に、ＤＵＴトランジスタ１２のドレイン１４に接続されたＳ５〜Ｓ６とラベル表示されたパスゲート・デバイス７５は、動作可能であるとき、それぞれの電圧Ｖ１、Ｖ３を、バス２４を介して被試験ＤＵＴのドレイン１４に供給する。また、ＤＵＴトランジスタ１２のソース１５に接続されたＳ９〜Ｓ１０とラベル表示されたパスゲート・デバイス７５は、動作可能であるとき、それぞれの電圧Ｖ２、Ｖ４を、バス２５を介してＤＵＴトランジスタ１２のソース１５に供給する。さらに、理解されることであるが、電流信号がＤＵＴに加えられることがあり、図１に示されるように、ＤＵＴトランジスタ１２のソース１５に接続されたＳ１１とラベル表示されたパスゲート・デバイス７５は、動作可能であるとき、Ｉ１とラベル表示された電流信号をソース端子に供給する。
【００２４】
さらに、図１に示されていないが、ＤＵＴトランジスタ１２の各ゲート、ドレインおよびソース端子は、それぞれの端子のそれぞれの電圧または電流の測定を可能にする測定デバイス（電圧または電流計器−図示されていない）に、それぞれのパスゲート・デバイス７５を通して接続される。一実施形態では、この測定は、リラクゼーション動作モード中に、例えばストレス信号がＤＵＴデバイスの端子から除去された直後に行われることがある。したがって、図１に示された非限定の例にさらに示されるように、リラクゼーション動作モード中に、回路１０は、バス２３を介してＤＵＴトランジスタ１２のゲート１３に接続されたＳ４とラベル表示されたパスゲート・デバイス７５の切換えを可能にして、ＤＵＴトランジスタ１２のゲート端子１３で電圧（ゲート）感知測定が行われるようにする。同様に、例えば、回路１０は、バス２４を介してＤＵＴトランジスタ１２のドレイン端子１４に接続されたＳ８とラベル表示されたパスゲート・デバイス７５の切換えを可能にして、ＤＵＴトランジスタ１２のドレイン端子１４で電圧（ドレイン）感知測定が行われるようにし、さらに、バス２５を介してＤＵＴトランジスタ１２のソース端子１５に接続されたＳ１２とラベル表示されたパスゲート・デバイス７５の切換えを可能にして、ＤＵＴトランジスタ１２のソース端子１５で電圧（ソース）感知測定が行われるようにする。
【００２５】
図１に示された単一ＤＵＴ１２を試験するための同じ基本回路構成要素１０は、ウェーハに埋め込まれ行または列に並列に配列され試験のために共通導体線またはバスを介して接続された複数のＤＵＴを含む試験アレイ１００として接続されて、図２に示されている。すなわち、図２は、図１の構成要素１０のアレイが導体、例えばバスまたはバス線を介して互いに結合されてウェーハ・レベルの多数のＤＵＴ１２ａ、１２ｂ、．．．、１２ｎに並列（同時）にストレスを加えるのを可能にすることを示している。図２に示された実施形態では、例えば、電圧（または、電流）信号線Ｖ１〜Ｖ４の各々は、各それぞれのＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各パスゲート・デバイスに接続されている。例えば、図２に示されるように、信号線または導体８１は、選ばれたパスゲート・デバイスが動作可能であるとき、それぞれのパスゲートまたはスイッチ・デバイスＳ１を介して、選ばれた並列接続ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各ゲート端子に電圧源Ｖ１を接続する。同様に、信号線または導体８２は、それぞれの動作可能なパスゲートまたはスイッチ・デバイスＳ２を介して、選ばれた並列接続ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各ゲート端子に電圧Ｖ２を接続する。また、信号線または導体８３は、それぞれの動作可能なパスゲート・デバイスＳ３を介して、選ばれた並列接続ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各ゲート端子に電圧Ｖ４を接続する。本明細書でより詳細に説明されるように、プログラムされたとき、スキャン・チェーン論理によって選択のためにパスゲート・デバイスが生じ、活動化されて、試験動作モード中に印加ストレス信号、例えば電圧Ｖ１、Ｖ２またはＶ４を選ばれたＤＵＴ１２ａ、１２ｂ、．．．、１２ｎのゲート端子１３に加えることを可能にする。並列接続ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各々の各ゲート端子１３のＳ４とラベル表示されたパスゲート・デバイスの各々の並列接続を形成するさらに他の信号線８４は、測定デバイス（図示されない）に接続されている。この信号線は、例えば選ばれたＤＵＴの測定段階中に、ゲート感知デバイスによって受け取られるゲート感知信号を供給する。理解されることであるが、電力供給回路デバイス８０（図１）に接続する信号線８１〜８３は、ウェーハ内に個々に製造された導体であることがあり、または、より大きなバス・デバイスの一部分を含むことがあり、例えば、全てのＶ１接続は、各ブロック１０の中でバス線に一緒に結び付けられている。
【００２６】
図２のアレイ・アーキテクチャは、さらに、例えば、ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各々のＳ５〜Ｓ８とラベル表示されたパスゲート・デバイスの各々の並列接続を形成する信号線（導体）を持つバス・デバイス９０を含む。図２に示されるように、信号線７４、８４および９４は、個々であろうとバス接続であろうと、ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各々のそれぞれのパスゲート・デバイスＳ１２、Ｓ４およびＳ８の各々をそれぞれ並列に接続して、パスゲート制御信号の適切な選択によって選ばれた並列接続ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎのそれぞれのソース端子１５、ゲート端子１３およびドレイン端子１４で、電圧（ソース）感知測定または電流感知測定が行われるようにする。したがって、例えば、図２の回路は、選ばれたＤＵＴトランジスタ１２ａ、１２ｂ、．．．、１２ｎのドレイン端子１４に接続されたＳ８とラベル表示されたパスゲート・デバイス９５の切換えを可能にして、その選ばれたＤＵＴトランジスタ１２ａ、１２ｂ、．．．、１２ｎのドレイン端子１４で信号線９４を介して電圧（ドレイン）感知測定を行うことができるように、プログラムされる。また、同様に、図２の回路は、選ばれたＤＵＴトランジスタ１２ａ、１２ｂ、．．．、１２ｎのソース端子１５に接続されたＳ１２とラベル表示されたパスゲート・デバイス７６の切換えを可能にして、選ばれた１つのＤＵＴトランジスタ１２ａ、１２ｂ、．．．、１２ｎのソース端子１５で信号線７４を介して電圧（ソース）感知測定を行うことができるように、プログラムされる。
【００２７】
本明細書で図４に関してより詳細に説明されるように、パスゲート（スイッチＳ１〜Ｓ１２）が、プログラムされた時間にプログラムされた継続時間の間、活動化されて（オンまたはオフにされて）、使用される試験方法に従ってストレス／リラクゼーション／試験または測定モードをＤＵＴに適用するように、パスゲート・デバイス７５の各々は、ウェーハに埋め込まれた適切な論理制御回路に接続されている。一実施形態では、図２のＤＵＴスイッチ・マトリックスは、ＮＢＴＩ特徴付けのためにＤＵＴのノードをテスタのポートに接続するために使用される。
【００２８】
特に、図２を参照すると、本発明に従って、オンチップのアレイ・アーキテクチャ１００は、並列にストレスを加えられる複数の被試験デバイス１２ａ、１２ｂ、．．．、１２ｎの様々な態様（例えば、Ｖｔのようなトランジスタ・デバイス・パラメータ）を可能にするが、その他の残りのＤＵＴがストレス条件に保たれている間にＤＵＴを個々に試験することを可能にする。
【００２９】
より詳細には、プログラムされた論理制御回路を用いて、被試験デバイス（ＤＵＴ）を次の３つの状態にプログラムすることができる。すなわち、全ての選ばれたＤＵＴ１２ａ、１２ｂ、．．．、１２ｎに並列にストレス（電圧または電流）が加えられる（それらのＤＵＴを、ストレスがかかったデバイス（ＤＵＳ）に変える）第１の状態（状態１）と、ただ１つのデバイスだけが「リラックス」され（すなわち、加えられたストレスが除去され）、他の全ての選ばれたデバイスがストレスを加えられたままである第２の状態（状態２）と、他の全てのＤＵＴデバイスが依然としてストレス状態である間に、リラックスされたその１つのデバイスの試験（測定）が行われる第３の状態（状態３）である。この試験測定は、ＤＵＴの特定のデバイス特性に依存する十分にプログラムされたリラクゼーション期間の後で行われることがある。図１０は、本発明の一実施形態に従ってより詳細に説明されるようにこの試験方法２００を図示する流れ図である。
【００３０】
本発明の方法のステップに従ってプログラムされた例のストレス／試験適用を示す図６〜８に関して、図２のアレイ・アーキテクチャをより詳細に説明する。図３、６〜８に関して本明細書で説明される例の適用で、本発明は、対象のＤＵＴパラメータ、例えばＭＯＳトランジスタの閾値電圧ＶＴを間接的に得るために使用される測定技術を提供する。この測定は、モデル応答を介してＶＴに対してマッピングされたＩＤＳを使用する。例えば、モデル応答は、次の式１）で与えられるように、飽和領域でのチャネル電流を表す１次式であるかもしれない。
【数１】
ここで、ＩＤＳは、デバイス・パラメータ（例えば、ＭＯＳトランジスタのチャネル幅Ｗおよび長さＬおよび誘電率に依存した定数「Ｋ」、移動度パラメータ、ゲート酸化物厚さなど）、ゲート・ソース間電圧ＶＧＳ、デバイスの閾値電圧ＶＴ、およびドレイン・ソース間電圧ＶＤＳの関数としてのＤＵＴトランジスタのドレイン・ソース間電流である。ＶＤＳが一定に保たれた状態では、量ラムダ（λ）で表される短チャネル効果は役割を果たさず、式は１つの独立変数ＶＧＳと１つの従属変数ＩＤＳに単純化される。同じＶＧＳ条件でストレス前後に測定されたＩＤＳのどんな変化も、この式を使用してＶＴの変化によるものとされる。この測定技術は、ＶＴを直接測定しないので、間接測定と見なされる。直接ＶＴを測定するために、ＩＤＳが独立パラメータで、ＶＧＳが従属パラメータになる必要がある。ＩＤＳおよびＶＤＳを一定値に固定すると、（ＶＧＳ−ＶＴ）を一定に保つためにＶＴ変化はＶＧＳ変化となって現れる。また、ＤＵＴのゲート電圧が固定された場合には、ＶＴを測定するためにＤＵＴのソース電圧だけを監視する必要がある。すなわち、ＩＤＳおよびＶＤＳが一定であるとき、ＤＵＴのソース電圧の変化は、ＶＴの変化の直接測定である。この技術は、ＤＵＴがＶＴ値に従ってソース電圧を調節するので、「ソース調節」と呼ばれる。
【００３１】
したがって、本発明は、図３の例のＤＵＴに示されるように、ＩＤＳおよびＶＤＳを一定に保つ方法を提供する。図３は、ＩＤＳを制御しＩＤＳの値を設定するように構成された本発明の例示の試験装置を示す。ＶＤＳの制御には、ＤＵＴの変化するソース電圧を感知して、ＶＤＳを一定に保つためにＤＵＴのドレイン電圧を調節する帰還が必要となる。１つの非限定の実施形態では、ＤＵＴは、図３に示されるように、ＤＵＴのＶＤＳを一定に保つようにソース・フォロワ回路６００に構成される。
【００３２】
図３の構成において、テスタ４００は、ソース端子入力電流「Ｉ１」をある目標値に設定することによってＤＵＴのＩＤＳを固定するようにプログラムされる。また、ＤＵＴのゲート電圧もテスタによって一定に保たれる（例えば、ゼロ・ボルト）。ＤＵＴのソース電圧はＶＴの変化のせいで変化するが、ＤＵＴのＶＤＳだけを一定に保持する必要がある。このことは、Ｉ２の値をＩ１よりも大きな値に設定することによって達成される。Ｉ２とＩ１の差によって、ソース・フォロワ・デバイス６６０のＩＤＳ電流が定まり、そして次に、ソース・フォロワ・デバイス６６０は、式１）に従ってそれのゲートをソース電圧に定める。ソース・フォロワのゲート・ソース間電圧はＤＵＴのソース・ドレイン間電圧と並列であるので、ソース・フォロワのゲート・ソース間電圧が効果的にＤＵＴのＶＤＳ値を制御する。しかし、ＤＵＴのソース電圧の変化となって現れるＤＵＴのＶＴの変化のせいでソース・フォロワのゲート電圧が変化するので、ＶＤＳが一定に保たれているＤＵＴと違って、ソース・フォロワのＶＤＳは変化すると思われる。したがって、任意の固定ＩＤＳに対してソース・フォロワのＶＧＳを一定に保つために、式１で「λ」によって表されるように短チャネル効果を最小限に抑えなければならないので、例の実施形態では、ソース・フォロワが長チャネル・デバイスであることが必要になる。長チャネル・デバイスではλが非常に小さいために、ソース・フォロワのソース・ノードはそれのゲート電圧を正確に追跡し、ＤＵＴのＶＤＳを一定に保つ。したがって、本発明の１つの応用に従って、ＮＢＴＩ疲労によるＶＴ変化は、図３のソース感知電圧出力５４を監視することによって直接観察される。
【００３３】
ＰＦＥＴデバイスの場合、ＮＢＴＩ劣化はＰＦＥＴのゲート酸化物にかかる静電界の結果であるということが認められているので、ＮＢＴＩ特徴付けのためのストレス中に欠陥生成を生じさせるために、大きな静電界が必要である。このことによってストレス中にＩＤＳ電流の流れが必要でなくなり、このことは、製品にＮＢＴＩ劣化をもたらす回路条件をいっそう正確に表すと同時に、ＤＵＴの並列化を非常に容易にする。その上、リラックスおよび測定条件はＰＦＥＴのオンおよびオフ条件によく似ており、このオンおよびオフ条件は、図５に示されたＰＦＥＴＤＵＴ構成に示されるようにドレイン・ノードおよびソース・ノードを構成する方法に応じた変化を必要とする。
【００３４】
すなわち、図５に示されるように、ＤＵＴストレス６０Ａ中に、大きな逆バイアス電圧がＰＦＥＴＤＵＴのゲート酸化物の両端に加えられる。１つの例では、図１および５に関して、ストレス状態６０Ａ中に、パスゲート・スイッチＳ１が活動化されて０ボルト（＝ＧＮＤ）がゲート端子に加えられ、一方で、Ｖストレス電圧がドレイン・ノードとソース・ノードの両方に加えられる。すなわち、ソース端子およびドレイン端子は同じＶストレス電位に設定されてＩＤＳの流れを無くし、多くのデバイスに並列にストレスを加えることができるようになる。Ｖストレスは一般にＶＤＤ（＝デバイスが設計された技術の公称電力供給ＤＣ電圧）の１．５から２．３倍であり、したがって、特徴付けのための欠陥生成を大いに加速する。リラックス状態６０Ｂ中に、製品条件に実際の状態を反映して、ＰＦＥＴはオフ状態に構成される。１つの例では、リラックス状態中に、パスゲート・スイッチが活動化されてゲート・ノードおよびソース・ノードにＶＤＤを加え、一方で、ＧＮＤがドレインに加えられる。測定状態６０Ｃでは、図１および５に示されるように、ＰＦＥＴは直接ＶＴ測定に構成され、この構成では、パスゲート・スイッチＳ１１を活動化して固定ＩＤＳ（＝Ｉ１）を加え、かつゲート端子に０ボルト（＝ＧＮＤ）のゲート電圧を加えることが必要である。ＤＵＴは、それのＶＴの関数としてソース電圧を調節し、一方で、ドレイン電圧は、ＶＤＳを一定に保つためにソース・フォロワ６００（図３）によって調節される。測定中に、パスゲート・スイッチが活動化されてゲート端子にＧＮＤを加え、さらにテスタのポートＩ１およびＩ２がソース・ノードおよびドレイン・ノードにそれぞれ加えられる。その上、測定中に、高インピーダンスの感知ポートがＤＵＴに接続されて、正確なゲート、ドレインおよびソース電圧が得られる。ＮＢＴＩ特徴付けのためにＤＵＴのＶＴを測定するのは、ソース感知電圧である。
【００３５】
図４は、ウェーハ・レベル並列ＤＵＴのＮＢＴＩ特徴付けに使用される本発明の実施形態での試験構造アレイ・アーキテクチャ４００を示す。図４に示されるように、ＤＵＴスイッチ・マトリックス１００の試験アレイ４００は、大規模ＤＵＴ並列化をサポートするように構成される。アレイ構造４００では、本明細書で説明されるプログラム試験方法に従って、ＤＵＴのストレス、リラックスおよび試験／測定段階を複数の選ばれたＤＵＴに適用するために、アナログ信号４１０（ＶＤＤ、ＧＮＤ、Ｉ１、Ｉ２、およびＶストレス信号）が入力される。データ、クロックおよび選択論理信号（ＳＥＬ１およびＳＥＬ２）を含む入力ディジタル制御信号４１１は、アレイ１００（図２）の各選ばれたＤＵＴの複数の選ばれたＤＵＴスイッチ（例えば、試験スイッチ・マトリックスＳ１〜Ｓ１２）を試験特徴付けプロファイルに従って活動化／非活動化するために、プログラムされる。例えば、データおよびクロック信号はスキャン・チェーン・ラッチ回路４３０に入力され、スキャン・チェーン・ラッチ回路４３０が、選ばれるＤＵＴｉを決定するために使用される局所ＤＵＴ選択信号「ｄｉ」（ここで、ｉ＝１〜ｎ）を生成する。これらの信号は、並列試験アレイ１００の各個々のＤＵＴに関連した個々のスイッチ制御回路４１５に入力される（アサート／ディアサートされる）。個々のスイッチ制御回路４１５は、ＤＵＴｉ試験条件を得るようにスイッチを構成するために、図５に示されるようなデータ、選択ＳＥＬ１およびＳＥＬ２論理信号および局所選択信号「ｄｉ」に応答する論理回路を含む。ＤＵＴ試験／測定出力信号（例えば、ゲート感知、ドレイン感知およびソース感知信号）４１２は、測定条件中に適切な試験プローブによって取り込まれて、統計解析のために処理される。
【００３６】
より詳細には、スキャン・チェーン・データ、クロックおよび大域ＳＥＬ１およびＳＥＬ２信号は、選ばれたＤＵＴスイッチ・マトリックスの個々のスイッチ制御回路４１５をプログラムして、３つの条件の各々、すなわち、ストレス、リラックスまたは測定に各ＤＵＴを局所的に構成する。ＤＵＴが構成される条件は、図５に示されるように、大域ＳＥＬ１およびＳＥＬ２信号および局所生成「ｄｉ」信号によって制御される。ここで、ｉ＝１〜ｎは、測定用に選ばれるＤＵＴｉを決定するために使用される。図５に示されるようにスキャン・チェーン回路によって生成されるときに、信号「ｄｉ」がハイ７５である場合には、ＤＵＴｉは、ＳＥＬ１およびＳＥＬ２によって制御されるようにストレス、リラックスおよび測定条件の間を移り変わることができる。信号「ｄｉ」がロー７０であるとき、ＤＵＴｉは常にストレス状態のままである。このことによって、さらに、他のｎ−１個のＤＵＴ全てがストレス状態のままである間に、個々のＤＵＴが測定にアクセスすることができるようになる。ｎの一般的な値は数百から数千のＤＵＴであり、したがって統計的なＮＢＴＩ特徴付けの検討をサポートする。スキャン・チェーンｄｉの値は、試験構造のデータおよびクロック入力を使用してスキャン・チェーン・パターンによって設定される。測定用にただ１つのＤＵＴを分離するために、任意の時間にただ１つのｄｉだけがハイであることができる。図４のスイッチ構成要素４１５は、ＳＥＬ１、ＳＥＬ２およびｄｉ信号の関数としてＳ１、Ｓ２、．．．、Ｓ１２（図２）に適切なレベルを設定するために必要な論理を実現する。図４の試験構造４００は、本明細書に示され図９に関してより詳細に説明されるように、ウェーハに実現され、テスタに接続される。
【００３７】
ストレス、測定およびリラックス条件間の切換えを例示するために、図６、７および８に示されるように、例のＤＵＴスイッチ・アレイ１００Ａ、１００Ｂおよび１００ＣそれぞれがＮＢＴＩ特徴付けのためにプログラムされる。
【００３８】
より具体的に図６を参照すると、ＤＵＴデバイス、例えばＤＵＴ１２ａ、１２ｂ、．．．、１２ｄ（図２）に例えばストレスを加えているときの例のアレイ・アーキテクチャ１００Ａが示されている。図６の例のアレイ１００Ａに示されるように、ＤＵＴトランジスタ・デバイス１２ｂおよび１２ｃを持つ２つのＤＵＴ列は、それぞれのパスゲート・スイッチ１０１、１０２の活動化を可能してストレス信号（例えば、電圧Ｖ２）が導体線７２を介してそれぞれのトランジスタ・デバイス１２ｂおよび１２ｃに加えられることを可能にする制御信号の組合せを関連したスイッチ構成回路（図４の）によってアサートすることによって、選ばれる（円で囲って示される）。理解されることであるが、図４で使用されるスキャン・チェーン論理４３０によって、多数のＤＵＴに同時にストレスを加えることができる（図５、６０Ａ）。図６の例のアレイ１００Ａに示されるように、同時に選ばれたＤＵＴトランジスタ・デバイス１２ｂおよび１２ｃを持つ２つのＤＵＴ列は、また、導体線７４を介してソース端子の電圧感知を可能にするように、それぞれの制御信号をアサートされる。図６の例のアレイ１００Ａにさらに示されるように、スイッチ構成回路制御信号の組合せは、それぞれのパスゲート・スイッチ１０３および１０４の活動化を動作不能にしてストレス信号がＤＵＴトランジスタ・デバイス１２ａおよび１２ｄを持つ２つのＤＵＴ列に加えられるのを妨げるように、プログラムされる（すなわち、ストレス信号（例えば、電圧Ｖ２）が導体線７２を介してそれらのそれぞれのトランジスタ・デバイス１２ａおよび１２ｄのソースに加えられるのを妨げる）。さらに、制御回路によって選ばれないＤＵＴトランジスタ・デバイス１２ａおよび１２ｄを持つ２つの選ばれないＤＵＴ列は、導体線７４を介してソース端子の電圧感知測定を行うことができない。
【００３９】
図６に示されないが、同じようにして、試験条件（ストレス、リラクゼーションまたは測定）に従ってＤＵＴのドレインおよびゲート端子に信号を加えるようにパスゲート（スイッチ）・デバイスを選ぶことができることが理解される。例えば、アレイ・アーキテクチャによって、選ばれたＤＵＴトランジスタ・デバイス１２ｂおよび１２ｃを持つ２つのＤＵＴ列は、選ばれたパスゲート・デバイス（例えば、図示されないパスゲート・デバイスＳ１）によってゲート端子１３に加えられる印加ストレス信号（例えば、「接地」電位の電圧）Ｖ１を含むことがあり、また、選ばれたパスゲート・デバイス（例えば、図示されないパスゲート・デバイスＳ６）によってドレイン端子１４に加えられる印加ストレス信号（例えば、電圧）Ｖ３を含むことがある。さらに理解されることであるが、図４のスイッチ構成回路４１５は、局所アレイ１００Ａのパスゲート・スイッチ・デバイス（図１にＳ１、Ｓ２、Ｓ６およびＳ９とラベル表示されている）を活動化／非活動化するための局所制御信号を生成してストレス電圧を選ばれたＤＵＴの各々に供給するように、プログラムされる。
【００４０】
ここで図７を参照すると、４つのＤＵＴ１２ａ、．．．、１２ｄを持つが、ただ１つの選ばれたＤＵＴデバイス、例えばＤＵＴ１２ｃのリラクゼーションのために構成された、図６のアレイ１００Ａに対応する例のアレイ・アーキテクチャ１００Ｂが示されている。対応するスイッチ制御回路４１５（図４）は、選ばれたＤＵＴをリラクゼーション・モード（図５、６０Ｂ）に入れるようにスイッチ・デバイスを切り換えるために、スキャン・チェーン・データを用いてプログラムされる。図７の例のアレイ１００Ｂに示されるように、導体線７４を介してトランジスタ・デバイス１２ｃのソース端子に加えられるべき非ストレス信号（例えば、電圧Ｖ４）をパスゲート１０２が供給することを可能にする制御信号をアサートすることによって、ＤＵＴトランジスタ・デバイス１２ｃを持つ単一ＤＵＴ列だけが選ばれることになる（円で囲って示される）。１つの非限定の例では、アレイはさらに、このモード中に図７のトランジスタ１２ｃのゲート端子にＶ４の電圧値を同時に加えることを可能にして、実際上そのＤＵＴトランジスタ・デバイスのリラクゼーションを起こさせるようにプログラムされる（Ｖ４値は、「ＶＤＤ」、例えば電力供給電圧、または少なくとも、ソース電圧と同等でトランジスタＤＵＴをオフにするのに十分な値を含むことがある）。理解されることであるが、この動作モードでは、一度にただ１つのＤＵＴだけをリラクゼーション状態に選ぶことができる。したがって、図７の例のアレイ１００Ｂに示されるように、図６の例のアレイ・アーキテクチャ１００Ａでストレスを加えられたＤＵＴトランジスタ１２ｂは、未だ選ばれず、依然として前のストレス条件のままである（依然として、等しくない電圧がゲートとソースに加えられている）。さらに、図７の例のアレイ１００Ｂに示されるように、ＤＵＴトランジスタ・デバイス１２ａおよび１２ｄを持つ２つのＤＵＴ列は、依然として制御回路で選ばれないままであり、すなわち、パスゲート・スイッチ１０３、１０４を動作不能にするか非活動化することによって切断されているので、それらのそれぞれのトランジスタ・デバイス１２ａおよび１２ｄのソースに導体線７２を介して加えられるストレス信号（例えば、電圧Ｖ２）の印加を受け取ることができない。
【００４１】
さらに、図７に示されるように、トランジスタＤＵＴ１２ｃを持つ選ばれたＤＵＴ列に関連したパスゲートは、導体線７４を介したソース端子の電圧感知測定を可能にするように切り換えられ、一方で、制御回路によって選ばれない（または、それぞれのパスゲート動作不能または非活動化制御信号がアサートされている）ＤＵＴトランジスタ・デバイス１２ａ、１２ｂおよび１２ｄを持つ３つのＤＵＴ列は、導体線７４を介してソース端子の電圧感知測定を行うことができない。
【００４２】
図７にさらに示されるように、同じようにして、ＤＵＴのドレインおよびゲート端子にストレス信号を加えるためにパスゲート・デバイスを選ぶことができることが理解される。例えば、ＤＵＴトランジスタ・デバイス１２ｂを持つＤＵＴ列は、選ばれたパスゲート・デバイス（例えば、図示されないパスゲート・デバイスＳ１）によってゲート端子に加えられる印加ストレス信号（例えば、「接地」電位の電圧）Ｖ１を含み、さらに、選ばれたパスゲート・デバイス（例えば、図示されないパスゲート・デバイスＳ６）によってドレイン端子に加えられる印加ストレス信号（例えば、電圧）Ｖ３を含むようにアレイ・アーキテクチャ１００Ｂによって選ばれて、示されている。この印加ストレス信号Ｖ３の値は、１つの例の実施形態ではＡ＊ＶＤＤの間にあることがあり、ここで、Ａは、１．５から２．３の範囲にある値であり、ＶＤＤは、デバイスが設計された技術の公称電力供給ＤＣ電圧である。
【００４３】
スイッチ構成制御論理回路４１５は、図６〜８のアレイ１００Ａ〜１００Ｃとして示された例の実施形態でパスゲート・デバイスを活動化／非活動化するための制御信号を生成するようにプログラムすることができるように適切に設計される。例えば、図４のスイッチ構成回路４１５は、局所アレイ１００ＢのＳ３、Ｓ５およびＳ１０とラベル表示されたＤＵＴパスゲート・スイッチ・デバイス（図１を参照されたい）を活動化／非活動化して（例えば、切り換えて）選ばれたＤＵＴにＤＵＴリラックス条件を実現する制御信号を生成するように、プログラムされる。
【００４４】
ここで図８を参照すると、選ばれたＤＵＴデバイス、例えばＤＵＴ１２ｃ（図７）の例の測定条件中のアレイ・アーキテクチャ例１００Ｃが示されている。スイッチ制御論理回路４１５（図４）は、ＤＵＴを測定モード（図５、６０Ｃ）に構成するためのスキャン・チェーン信号に応答する。図８の例のアレイ１００Ｃに示されるように、ＤＵＴ列の状態は、図７に示されるＤＵＴ列の状態のようであり、すなわち、ＤＵＴトランジスタ・デバイス１２ｃを持つ単一ＤＵＴ列が、パスゲート動作可能制御信号をアサートすることによって選ばれ（円で囲って示されている）、一方で、ストレスを加えられた選ばれないＤＵＴはストレス条件のままである。
【００４５】
この場合、パスゲート・スイッチは、導体７５を介してソース端子に電流Ｉ１を加えることを可能にするようにプログラムされ、一方で、単一電圧値Ｖ１（例えば、「接地」電圧）がゲート端子に加えられる。このモードでは（図１を参照して）、スイッチＳ７は、ソース・フォロワ回路６００（例えば、飽和モードの長チャネル・トランジスタ・デバイス）を実現することによって、固定Ｖｄｓを維持するための帰還を形成することを可能にするように活動化される（切り換えられる）。すなわち、図３に関して言及されたように、ＶＴは間接的に測定されることになるので、ＩＤＳ（これがＶＧＳを設定する）およびＶＤＳは一定に保たれる。非限定の試験装置は、例えば、スイッチＳ７（図１）を活動化してＩ２電流帰還を可能にすることによって、ＩＤＳを制御しその値を設定するように構成される。すなわち、図８に示されるようにＤＵＴをソース・フォロワ回路６００に構成してＤＵＴＶＤＳを一定に保つことによってＶＤＳを一定に保つために、ＶＤＳの制御は、ＤＵＴの変化するソース電圧を感知しＤＵＴのドレイン電圧を調節する帰還を必要とする。
【００４６】
したがって、本発明に従って、多くのＤＵＴ、少なくとも数百から数千程度のデバイスに並列にストレスを加え、それから、残りのＤＵＴがストレス条件に保たれた状態で個々に試験することができる。
【００４７】
本明細書で参照されるように、さらに図４の試験構造４００を使用してＮＢＴＩ劣化を特徴付ける方法の高いレベルの概要を説明する図１０に関連して、理解されることであるが、プログラムされたプロセッサ・デバイスまたは他の論理回路は、半導体ウェーハの外部の試験装置として実現されて、または半導体ウェーハに埋め込まれて、あるいはその両方で、ＤＵＴ選択、関連したパスゲート伝送デバイスのタイミングおよび切換え、および選ばれた複数のパスゲート・デバイス（例えば、Ｓ１〜Ｓ１２、図１）の切換え動作の制御、ならびに、特定の統計量またはデバイス特徴付けのための、動作モード（ストレス、リラックスまたは試験）に依存した印加電力供給電圧（または電流）レベル（Ｖ１〜Ｖ４、Ｖストレスなど）の制御をプログラムする。理解されることであるが、複数のパスゲート・デバイス（例えば、Ｓ１〜Ｓ１２）の各々の切換え動作、および印加電力供給電圧（または電流）レベル（Ｖ１〜Ｖ４、Ｖストレス）の値は、試験される特定のデバイスに依存し、当業者は、それに応じてプロセッサをプログラムしてＤＵＴを試験することができるだろう。一実施形態では、試験装置は、多くのＤＵＴが並列接続された状態で個々のトランジスタまたは線要素にストレスを加えることを可能にして、直列に試験することによって一度に多数のデバイスの統計データを得るように、プログラムされる。
【００４８】
例えば、図１０に示される試験方法２００に示されるように、第１のステップ２０２で、論理制御回路は、時間ゼロでｎ個の被試験デバイス全てのＶＴの測定を可能にするように信号を供給し、これらの値はストレス前ＶＴ値として記録される。このステップ２０２は、ＶＴが測定されるべきＩＤＳおよびＶＤＳの値を最初に定めてアレイ中の各ＤＵＴのストレス前電圧閾値を測定することを含む。これらの値は、ＤＵＴのサイズ（Ｗ／Ｌ）比と、ＶＴが直線動作領域で測定されるかそれとも飽和動作領域で測定されるかに依存している。いったんＩＤＳおよびＶＤＳが決定されると、それに応じてテスタのＩ１およびＩ２電流が設定され、ストレス前ＶＴ値が得られる。
【００４９】
次に、２０５で、目標のＶストレスおよび温度で全てのデバイス、例えば「ｎ」個のＤＵＴ１２ａ、１２ｂ、．．．、１２ｎに並列にストレスを加える状態を可能にするために、論理制御回路は、アレイ１００の電力供給電圧およびストレス電圧のスイッチを入れることを可能にするようにパスゲート・スイッチ制御信号をアサートする。すなわち、ステップ２０５は、測定可能で意味のあるＶＴシフトを引き起こすのに必要な時間量の間、所望の電圧および温度条件で全てのＤＵＴに並列にストレスを加えることを含む。
【００５０】
図１０に示された試験方法２００はステップ２１０で継続し、ステップ２１０では、ストレス印加時間がＤＵＴの目標ストレス時間よりも長いかどうかについて決定が行われる。ストレス印加が長くない場合には、プロセスはステップ２０５に戻り、ストレス印加にかかる時間が全ＤＵＴアレイを連続して測定するのにかかる時間を遥かに上回るまで、ステップ２１０が繰り返される。したがって、この方法では、ストレス時間はＤＵＴ全体にわたってあまり変わらず、一様であると見なすことができる。ただそのような基準が満たされるまで、システムは、次のステップ２１５で示されるように全ＤＵＴアレイを連続して測定する。すなわち、所望のストレス時間に達した後で、ステップ２１５でデバイスごとにストレス後ＶＴが測定される。大域信号ＳＥＬ１およびＳＥＬ２が両方ともローでｎ個のＤＵＴ全てを強制的にストレス・モードに入れている間に、スキャン・チェーンは、ｉ番目のデバイスが選ばれるようにロードされる。次に、ステップ２１５で、ＳＥＬ１とＳＥＬ２の両方がハイ（図５を参照されたい）にされて、選ばれたＤＵＴｉを強制的に測定モードに入れ、この測定モードで、ＤＵＴｉのＶＴが得られ、記録される。次に、ステップ２２０で、論理制御回路は、選ばれたＤＵＴ、例えばｉ番目のＤＵＴに対応するアレイ１００の電力供給パスゲート・デバイスに信号を供給して、ｉ番目のＤＵＴがリラックスする、すなわち、印加ストレスが除去される第２の状態を可能にし、一方で、全ての他のＤＵＴデバイスＤＵＴ１２ａ、１２ｂ、．．．、１２ｎ−１はストレス状態のままである。ＳＥＬ１をハイに保ちながらＳＥＬ２がローに設定されたとき（図５を参照されたい）、選ばれたＤＵＴはリラックス・モードに入れられる。その選ばれたＤＵＴは、ユーザの定めた時間量の間ずっとリラックス・モードの状態であり、次に、ステップ２２５に示されるように、他のＶＴ測定のために選択信号ＳＥＬ２はハイに設定される。ステップ２２５で、このＶＴは、そのデバイスのリラックス後ＶＴとして記録される。再び、ＳＥＬ１とＳＥＬ２の両方がローに設定されて全てのＤＵＴをストレス状態にし、このプロセスは、全てのＤＵＴが測定されるまで繰り返す。したがって、図１０で続けると、ステップ２５０で、アレイ１００の全てのＤＵＴデバイスが試験されたかどうかについて決定が行われる。アレイ１００のＤＵＴデバイス全てが試験されたとは限らない場合には、この方法はステップ２１５に戻り、ここで次のＤＵＴｉ番目＋１がリラックスされ試験され（例えば、ｉ番目＋１のＤＵＴデバイスが、ストレス信号印加にプログラムされる）、この方法は、次に、ステップ２１５〜２５０を繰り返して、次のデバイスのリラクゼーションおよび試験を制御し始める。
【００５１】
より詳細には、１つの例の実施形態では、図１０の流れ図に示されるように、最も効率的な方法でそのストレス印加と試験を実施するために、以下のステップが、プログラムされたプロセッサの制御下で行われる。
（Ａ）本方法のシーケンスは、状態３が第１のデバイスに設定され一方で他の全てのデバイスが状態１（ストレス印加）のままであるがどんなストレス電圧も印加されていない状態であるように、最初に時間ゼロ（例えば、ｔ＝０）でＤＵＴデバイスを試験するようなやり方で、プログラムされる。次に、第１のデバイスが測定され、論理回路はそのデバイスを状態１にし、一方で、第２のデバイスが状態３になり試験される。このプロセスは、ストレスを加える前に、全てのデバイスを試験し終わるまで続く。
（Ｂ）いったん全てのデバイスを試験し終わると、プロセッサ回路は、デバイスの全てを状態１にし、ストレス電圧が加えられる。このモードでは、いったん適切な電圧が加えられると、いくつかのまたは全てのデバイスに並列にストレスを加えることができる。
（Ｃ）ストレス時間に達すると、ストレスがかかっていたデバイスは、一度に１つずつ、リラクゼーション・モードにされ、一方で、その他のデバイスはストレス・モードのままにされる。予め設定されたリラクゼーション時間に達するやいなや、プロセス回路は、先にパラグラフ（Ａ）で説明されたように、そのデバイスをリラクゼーション・モードから試験モードに切り換えることになる。
（Ｄ）各ストレス・ステップの後で、論理回路は、システムが、ストレスがかかったデバイスの全てを通してデバイスごとに連続して、ステップＢから始めて、リラクゼーション・ステップ、ステップＡへの移行、試験ステップを繰り返すようにし、その間ずっと、その他のデバイスの全てにストレス・バイアスを加えている。
（Ｅ）最後のデバイスがリラクゼーション・ステップおよび試験ステップを通過した後で、論理回路は、システムを、デバイスの全ての並列ストレスに戻す。
【００５２】
本発明で使用される回路は、一般的な信頼性試験室がどんな追加のまたは専門の装置も必要としないで本発明を実施するような方法で設計することができる。図９は、半導体ウェーハ内に形成された本発明のアレイ試験構造４００を含む試験装置５５０を示す。特に、アレイ試験構造４００（図４の）は、ウェーハ試験プローブ・アセンブリ５１０に取り付けられるウェーハ５０２に実現され、ウェーハ試験プローブ・アセンブリ５１０は、試験構造４００をテスタのディジタルおよびアナログ・ポート４２０に接続するために使用されるテスタ・プローブ５１２を含む試験インタフェースを含んでいる。これらのプローブは、ストレス・モード、リラックス・モードおよび試験／測定モード中にスキャン・チェーン実現を行うようにプログラムされたプロセッサまたは同様な論理回路デバイス５６０の制御を受けて、試験構造とテスタの間で低周波およびＤＣ型の信号の印加およびデータ取込みを行う。ウェーハ・プローバ５１２の加熱チャック５０８は、ＤＵＴが存在するウェーハ温度を上げてストレス中にＮＢＴＩ劣化を加速するために使用されることがある。処理デバイス５６０によって制御されるようにＮＢＴＩ特徴付けのためにＤＵＴアレイに加えられるストレス・プロファイルを定めるために、温度、電圧（Ｖストレス）、およびストレス時間が全て使用される。測定データを含めてこれらのストレス・プロファイルは、数千のＤＵＴの試験測定データを格納するメモリ記憶デバイス５３０または同様なデータベースに格納される。
【００５３】
したがって、本方法および構造は、ストレス時間を増やすことなく、本明細書で「発明の背景」で説明されたような「一般的な」試験装置を使用して、ＤＵＴの数における試験スケーリング向上を可能にし、その結果、本方法は、一度に多数のデバイスについて合理的な統計データを求めるために、ほとんどの技術信頼性試験室で容易に採用されるようになる。留意されたいことであるが、ストレス時間が増えないので、時間の唯一の変化は１つのＤＵＴではなく多数のＤＵＴ（例えば、最高数千程度）を試験することによるので、全体的な試験時間はほんの僅か増えるだけである。
【００５４】
統計データを得ることは、ＮＢＴＩの挙動が知られているために、デバイスが小さくなるにつれてＮＢＴＩにとってますます非常に重要になる可能性があるが、本構造および方法は、僅かな適切な調整で、多くの技術信頼性問題についてデータを得るために多数のＤＵＴにストレスを加えるように使用されるかもしれない。例えば、説明された本試験構造および方法は、ＮＦＥＴＰＢＴＩおよびＨｏｔ−Ｅのような他の劣化特徴付けの戦略に応用できる可能性がある。
【００５５】
本発明の様々な方法実施形態は、一般に、処理に必要な全てのデータはコンピュータが利用できるということを前提にして、本方法のステップを実施するための一連のプログラム命令を実行するコンピュータによって実現される。この一連のプログラム命令は、プログラム命令を格納する媒体を含むコンピュータ・プログラム製品で具体化されることがある。当業者には容易に明らかになるように、本発明は、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組合せで実現することができる。どんな種類のコンピュータ／サーバ・システムでも適しており、または本明細書で説明された方法を実施するために適合された他の装置が適している。ハードウェアとソフトウェアの一般的な組合せは、ロードされ実行されたとき本明細書で説明されるように本方法および本方法の変形を実施するコンピュータ・プログラムを備えた汎用コンピュータ・システムであるかもしれない。代わりに、本発明の機能タスクの１つまたは複数を実施する専用ハードウェアを含む特定用途コンピュータが利用されるかもしれない。
【００５６】
当業者によって理解されるように、本発明は、システム、方法またはコンピュータ・プログラム製品として具体化されることがある。したがって、本発明は、完全ハードウェア実施形態、完全ソフトウェア実施形態（ファームウェア、常駐ソフトウェア、マイクロコードなどを含む）、または、本明細書で全て一般的に「回路」、「モジュール」または「システム」と呼ばれることがあるソフトウェア態様とハードウェア態様を組み合わせる実施形態の形を取ることがある。さらに、本発明は、媒体中に具体化されたコンピュータ使用可能プログラム・コードを含む任意の有体表現媒体で具体化されたコンピュータ・プログラム製品の形を取ることがある。
【００５７】
１つまたは複数のコンピュータ使用可能またはコンピュータ読取可能媒体のどんな組合せでも利用することができる。コンピュータ使用可能またはコンピュータ読取可能媒体は、例えば、電子、磁気、光、電磁、赤外、または半導体システム、装置、デバイス、または伝播媒体であることがあるが、これらに限定されない可能性がある。コンピュータ読取可能媒体のより具体的な例（網羅的でないリスト）には、次のものがあるだろう。すなわち、１つまたは複数の金属線を持つ電気接続、携帯型コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、消去可能プログラマブル読取専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、光ファイバ、携帯型コンパクト・ディスク読取専用メモリ（ＣＤ−ＲＯＭ）、光記憶デバイス、インターネットまたはイントラネットをサポートするもののような伝送媒体、または磁気記憶デバイスがある。留意されたいことであるが、コンピュータ使用可能またはコンピュータ読取可能媒体は、プログラムが印刷される紙または他の適切な媒体でもあるかもしれない。というのは、プログラムは、例えば、紙または他の媒体を光スキャンすることによって電子的に取り込み、次に、コンパイルし、解釈し、必要であれば適切な方法で違った風に処理し、それからコンピュータ・メモリに格納することができるからである。本明細書の背景では、コンピュータ使用可能またはコンピュータ読取可能媒体は、命令実行システム、装置、またはデバイスで使用するための、またはこれらと接続して使用するためのプログラムを含み、格納し、伝達し、伝搬し、または移送することができるどんな媒体であってもよい。コンピュータ使用可能媒体は伝播データ信号を含むことがあり、コンピュータ使用可能プログラム・コードは、その伝播データ信号を用いて、ベースバンド中かキャリア波の一部分としてかのどちらかで具体化されている。コンピュータ使用可能プログラム・コードは、無線、有線、光ファイバ・ケーブル、ＲＦなどを含みこれらに限定されない任意の適切な媒体を使用して伝送されることがある。
【００５８】
本発明の動作を実施するコンピュータ・プログラム・コードは、Ｊａｖａ、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋または同様なもののようなオブジェクト指向プログラミング言語、および、「Ｃ」プログラミング言語または同様なプログラミング言語などの従来の手続き形プログラミング言語を含めて１つまたは複数のプログラミング言語の任意の組合せで書き込まれることがある。プログラム・コードは、完全にユーザのコンピュータで、部分的にユーザのコンピュータで、独立型ソフトウェア・パッケージとして、部分的にユーザのコンピュータかつ部分的にリモート・コンピュータで、または完全にリモート・コンピュータまたはサーバで実行されることがある。後者のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）または広域ネットワーク（ＷＡＮ）を含めて任意の型のネットワークを介してユーザのコンピュータに接続されることがあり、または、この接続は外部コンピュータにつながれることがある（例えば、インターネット・サービス・プロバイダを使用してインターネットを介して）。
【００５９】
本発明は、本発明の実施形態に従った方法、装置（システム）およびコンピュータ・プログラム製品の流れ図の例またはブロック図あるいはその両方を参照して上で説明した。理解されることであろうが、流れ図の例またはブロック図あるいはその両方の各ブロック、および流れ図の例またはブロック図あるいはその両方のブロックの組合せは、コンピュータ・プログラム命令で実現することができる。これらのコンピュータ・プログラム命令は、汎用コンピュータ、専用コンピュータ、または他のプログラマブル・データ処理装置のプロセッサに供給されて、コンピュータまたは他のプログラマブル・データ処理装置のプロセッサによって実行される命令が流れ図またはブロック図あるいはその両方の１つまたは複数のブロックで指定される機能／行為を実現するための手段を生成するような機械を製造することがある。
【００６０】
これらのコンピュータ・プログラム命令は、また、コンピュータ読取可能媒体に格納された命令が流れ図またはブロック図あるいはその両方の１つまたは複数のブロックで指定される機能／行為を実現する命令手段を含んだ製造品を製造するような特定のやり方で、コンピュータまたは他のプログラマブル・データ処理装置に機能するように指示することができるコンピュータ読取可能媒体に格納されることがある。
【００６１】
コンピュータ・プログラム命令は、また、一連の動作ステップがコンピュータまたは他のプログラマブル装置で実施されるようにするようにコンピュータまたは他のプログラマブル・データ処理装置にロードされて、コンピュータまたは他のプログラマブル装置で実行される命令が、流れ図またはブロック図あるいはその両方の１つまたは複数のブロックで指定される機能／行為を実現するプロセスを生成するように、コンピュータ実施プロセスを生成することがある。
【００６２】
図の流れ図およびブロック図は、本発明の様々な実施形態に従ったシステム、方法およびコンピュータ・プログラム製品の可能な実現のアーキテクチャ、機能、および動作を説明する。この点に関して、流れ図またはブロック図中の各ブロックは、指定された論理機能を実現する１つまたは複数の実行可能な命令を含むコードのモジュール、セグメント、または部分を表すことがある。また、留意されるべきことであるが、いくつかの代替えの実現では、ブロック中に示された機能は、図に示された順序から外れて行われることがある。例えば、連続して示された２つのブロックは、実際には実質的に同時に実行されることがあり、またはそれらのブロックは、含まれる機能に依存して、ときには逆の順序で実行されることもある。また、留意されることであるが、ブロック図または流れ図あるいはその両方の例の各ブロック、およびブロック図または流れ図あるいはその両方の例のブロックの組合せは、指定された機能または行為を実施する専用ハードウェア・ベースのシステムによって、または専用ハードウェアとコンピュータ命令の組合せによって実現することができる。
【００６３】
本発明のいくつかの例が示され説明されたが、本発明の原理および精神から逸脱することなくこれらの実施形態に変更が加えられるかもしれないことを当業者は理解するだろう。本発明の範囲は特許請求の範囲およびその同等物で定義される。
【符号の説明】
【００６４】
１０ ＤＵＴ試験用の基本回路構成要素
１２ トランジスタ・デバイス（被試験デバイス、ＤＵＴ）
１２ａ〜１２ｄ、１２ｎ ＤＵＴ
１３ ゲート端子
１４ ドレイン端子
１５ ソース端子
２３〜２５ バス
３０、４０、５０ ゲーティング回路
５４ ソース感知電圧出力
６０Ａ ストレス状態
６０Ｂ リラックス状態
６０Ｃ 測定状態
７２ 導体線
７４ 信号線
７５、７６ パスゲート・デバイス
８０ 電力供給回路デバイス
８１〜８４ 信号線
９０ バス・デバイス
９４ 信号線
９５ パスゲート・デバイス
１００ 基本回路構成要素１０を含むアレイ・アーキテクチャ
１００Ａ〜１００Ｃ ＤＵＴスイッチ・アレイ
１０１〜１０４ パスゲート・スイッチ
４００ テスタまたはウェーハ上の試験構造アレイ・アーキテクチャ（アレイ試験構造）
４１０ アナログ信号
４１１ 入力ディジタル制御信号
４１２ 出力信号
４１５ スイッチ制御回路
４２０ テスタのディジタルおよびアナログ・ポート
４３０ スキャン・チェーン・ラッチ回路
５００ 半導体ウェーハ試験プラットフォーム
５０２ ウェーハ
５０８ 加熱チャック
５１０ ウェーハ試験プローブ・アセンブリ
５１２ テスタ・プローブ
５３０ メモリ記憶デバイス
５５０ 試験装置
５６０ プロセッサまたは同様な論理回路デバイス
６００ ソース・フォロワ回路
６６０ ソース・フォロワ・デバイス
【技術分野】
【０００１】
本発明は、一般に集積回路チップの試験に関し、より詳細には半導体デバイスをストレス試験する方法および装置に関する。
【背景技術】
【０００２】
歴史的に、半導体技術の信頼性の分野において、半導体デバイスのストレス試験は、最初にウェーハから試験デバイスをダイシングし、それをキャリアにマウントし、それから、これを他のデバイスと共に大きな温度チャンバの中に入れて行われ、このチャンバ中で、被試験デバイス（ＤＵＴ）は配線されて適切に電力が加えられていた。一般に、読取りと読取りの間で１回につき数日間および数週間ＤＵＴにストレスが加えられた。試験のために、ＤＵＴは１つずつ取り出され、テスタに取り付けられた。
【０００３】
進歩によって、最新の技術は、一般にウェーハ・プローバに関連した比較的簡単な試験装置を使用してウェーハ上でデバイスにストレスを加え試験するほどになった。各デバイスに数分から数時間の間ストレスを加え、さらに、デバイスにストレスを加えている間連続してかストレス・プロセス中に少なくとも頻繁にかのどちらかで読取りが行われるように、ストレス印加は、一般に、遥かに強い条件で行われる。このシナリオでは、一度にウェーハ上のただ１つのデバイスだけにストレスを加えることが要求される。再び、現在利用することができる比較的簡単なテスタをウェーハ・レベルの試験に使用して、ほんの数デバイス（普通１ＤＵＴであるが、ときには２〜４ＤＵＴくらいのことがある）にストレスを加え試験することができる。ストレスを加え試験する１チップ当たりのデバイス数が比較的少ないために、収集されるデータ量が少な過ぎてＤＵＴ全体の本当の統計変化を特徴付けることができなかった。
【０００４】
近年、マルチ・プローブ・ヘッドが利用可能になり、基本的に２〜１６チップを一度に測定することができるようになっている。しかし、マルチ・プローブ・ヘッドは、コスト、設定時間、および、少なくとも約４プローブ・ヘッドを超えるもので性能が比較的劣ることのために、上述の問題の最適な解決策でない。その結果、マルチ・プローブ・ヘッドは、大規模に受け入れられたことがない。したがって、特定のメカニズム構成のほんの１チップ当たり１または２のＤＵＴが、ストレスを加えられ試験される。
【０００５】
負バイアス温度不安定性（ＮＢＴＩ）が試験プロセスを変えた。スケーリングが絶えず続いているので、ＮＢＴＩは、ＣＭＯＳＰＦＥＴトランジスタの非常に重要な不合格試験メカニズムになっている。平均シフトが比較的正常な振舞いであるときでも、ストレスが除去された後に起こるリラクゼーションが急速であること、およびデバイスが小さくなるにつれてシフトの変化が急激に大きくなることで、このメカニズムを理解することは困難になっている。最近、一般的な試験装置を使用して単一デバイスについて１０〜１００ナノ秒という短いリラクゼーション時間の測定を可能にする回路が設計された。（例えば、特許文献１を参照されたい）。しかし、これらの方法では、ＤＵＴ全体にわたっての変化は未解決のままである。特許文献２および非特許文献１を参照されたい。
【０００６】
試験するとき、任意のチップの全てのＤＵＴに並列にストレスを加え（ストレス時間を短くするように）、それから、そのチップのその他のデバイスをストレスがかかった状態に保ってリラクゼーションの状態に戻らないようにしながら、そのチップの個々のＤＵＴの試験に対応することができることが望ましい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願第１２／０６１０７７号明細書
【特許文献２】米国特許第７，１１１，２６０号明細書
【特許文献３】米国特許第６，８８２，２０５号明細書
【非特許文献】
【０００８】
【非特許文献１】C.Visweswariah, K.Ravindran,K.Kalafala, S.G.Walker, and S.Narayan, "First-order incrementalblock-based statistical timing analysis ", Design Automation Conference(DAC), San Diego, Calif., pages 331-336, June 2004
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、複数の半導体デバイスＤＵＴに並列にストレスを加え、それから、残りのＤＵＴが追加のまたは専用の装置も必要としないでストレス条件に保たれた状態で、個々に試験することができるようにする方法および装置を対象とする。
【００１０】
より詳細には、多くのＤＵＴが並列に接続された状態でトランジスタまたは線要素にストレスを加えることを可能にして、直列に試験して一度に多数のデバイスの統計データを得る回路が提供される。
【課題を解決するための手段】
【００１１】
関連した態様では、本発明は、並列にストレスを加えられる複数の被試験デバイスの様々な態様（例えば、Ｖｔのようなデバイス・パラメータ）を可能にするが、その他の残りのＤＵＴがストレス条件に保たれている間に、ＤＵＴを個々に試験することを可能にするオンチップ・マルチプレックス回路を含む。
【００１２】
したがって、本発明の一態様に従って、半導体ウェーハ内に形成された多数のトランジスタ・デバイスの特性を試験するための試験装置が提供され、本試験装置は、
多数のトランジスタ・デバイスの各々の第１の端子を、信号がそのトランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第１のスイッチ・デバイスを通して接続する１つまたは複数の第１の導体と、
多数のトランジスタ・デバイスの各々の第２の端子を、信号がそのトランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第２のスイッチ・デバイスを通して接続する１つまたは複数の第２の導体と、
多数のトランジスタ・デバイスの各々の第３の端子を、信号がそのトランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第３のスイッチ・デバイスを通して接続する１つまたは複数の第３の導体と、
１つまたは複数の第１のスイッチ・デバイス、１つまたは複数の第２のスイッチ・デバイスおよび１つまたは複数の第３のスイッチ・デバイスの活動化を同時に制御して、予め決められた時間に予め決められた継続時間の間、信号が各トランジスタ・デバイスの各それぞれの第１、第２および第３の端子に伝わることを可能にする信号を生成するために、ウェーハ内に構成された制御回路であって、その信号が多数のトランジスタ・デバイスの各々にストレスを加える構成を実現するものである制御回路と、
多数のトランジスタ・デバイスの特定の１つを選ぶためのさらに他の局所信号を予め決められた時間に生成し、さらに、特性データを得るための１つまたは複数の条件に合わせて、選ばれたトランジスタ・デバイスを局所的に構成することを、印加された信号によって可能にするように構成された前記制御回路と、を備え、
制御回路は、多数のうちの残りのトランジスタ・デバイスに同時にストレスを加えながら、選ばれたトランジスタ・デバイスの特性データを収集することを可能にするように構成されている。
【００１３】
この態様にさらに付け加えると、１つまたは複数の第１のスイッチ・デバイス、１つまたは複数の第２のスイッチ・デバイスおよび１つまたは複数の第３のスイッチ・デバイスの活動化を制御して、予め決められた時間に予め決められた継続時間の間、信号が、選ばれたトランジスタ・デバイスの各それぞれの第１、第２および第３の端子に伝わることを可能にする制御信号に応答する、多数のトランジスタ・デバイスの各々に対応して形成されたスイッチ構成回路を、ウェーハ内に構成された制御回路が含む。
【００１４】
さらに、試験装置において、ウェーハ内に構成された制御回路は、複数のディジタル制御信号を受け取って試験または測定条件のために多数のトランジスタ・デバイスの特定の１つを選ぶためのさらに他の局所信号を生成する回路を、さらに含む。
【００１５】
本発明のさらに他の態様に従って、半導体ウェーハ内に形成された複数のデバイスをストレス試験する方法が提供され、本方法は、
１つまたは複数のスイッチ・デバイスの並列接続を半導体ウェーハ内に形成するステップであって、１つまたは複数のスイッチ・デバイスの各並列接続が、複数のデバイスの各デバイスの構造と接続されて、信号がそのデバイスの構造に伝えられるのを許すか妨げるものである、そのステップと、
並列接続の選ばれた複数のスイッチを、関連した選ばれた複数のデバイスの各々のその接続された構造にストレス信号を同時に予め決められた時間の間ずっと加えることを可能にするように、構成するステップと、
他の選ばれた複数のデバイスが引き続きストレス信号を加えられている間に、選ばれた複数のデバイスの第１のデバイスに関連したスイッチ・デバイスを切り換えてストレス信号の印加を除去するステップであって、印加したストレスの除去が第１のデバイスのリラクゼーション状態を引き起こす、そのステップと、
デバイスのリラクゼーション中または後の予め決められた時間に第１のデバイスの構造から測定信号を得るステップと、
第１のデバイスをストレス信号の印加に再び構成するステップと、
他の選ばれた複数のデバイスが引き続きストレス信号を加えられている間に、選ばれた複数のデバイスの第２のデバイスに関連したスイッチを切り換えてストレス信号の印加を除去するステップであって、印加したストレスの除去が第２のデバイスのリラクゼーション状態を引き起こす、そのステップと、
試験されるべき複数のデバイスの次に続くデバイスを選ぶステップ、他の選ばれた複数のデバイスが引き続きストレス信号を加えられている間に、次に続くデバイスのストレス信号の除去のためにその続くスイッチ・デバイスを切り換えるステップ、次に続くデバイスから予め決められた時間の測定を得るステップ、および、後でストレス信号を次に続くデバイスに再び加えるステップの使用を繰り返すステップと、を含み、
半導体ウェーハ内に形成された複数のデバイスは、並列にストレスを加えられ、さらに、現在試験されない残りの複数のデバイスに引き続きストレス信号を加えることを可能にしながら、選ばれたデバイスの個々の試験測定を連続して得るように制御される。
【００１６】
有利なことには、本発明のシステムおよび方法は、並列のストレス、直列試験を行う能力を提供して、Ｗが小さくなるにつれて標準偏差は劇的に大きくなるので、例えばＮＢＴＩ特徴付けの実施形態で、重要な統計分布データを与え、全てで、ストレスは並列に加えられるので全体的な装置時間の増加がほとんどない。
【００１７】
本発明の他の態様、特徴および有利点は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面からより完全に明らかになるであろう。図面では、同様な要素には同様な参照数字が付与されている。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に従った試験されるべきＤＵＴ基本回路構成要素１０を示す図である。
【図２】バスまたは同様な導体によって互いに結合された図１の基本回路構成要素１０の接続を含むアレイ・アーキテクチャ１００を示す図である。
【図３】本発明の１つの例の実施形態に従った、ＤＵＴ（ＭＯＳトランジスタ）を試験する半導体試験方法を使用するようにプログラムされた半導体ウェーハ試験プラットフォーム５００を示すブロック図である。
【図４】ウェーハ・レベル並列ＤＵＴのＮＢＴＩ特徴付けのために使用される、本発明の実施形態の試験構造アレイ４００のアーキテクチャを示す図である。
【図５】試験構造アレイ４００で実現されるスイッチ構成論理に従って、ＤＵＴデバイスを様々な動作モードにプログラムするために使用される１例の大域選択ＳＥＬ１、ＳＥＬ２およびｄｉ（ロー）およびｄｉ（ハイ）信号の構成を示す図である。
【図６】ｎ個のＤＵＴデバイスのストレス中の１例のアレイ・アーキテクチャを示す図である。
【図７】ｉ番目のＤＵＴデバイスのリラクゼーション中の１例のアレイ・アーキテクチャを示す図である。
【図８】ｉ番目のＤＵＴデバイスのリラクゼーション・モード後にｉ番目のＤＵＴデバイスを測定するときの１例のアレイ・アーキテクチャを示す図である。
【図９】本発明が使用される試験システム・アーキテクチャ５５０を示す図である。
【図１０】本発明の一実施形態に従った試験方法を示す流れ図である。
【発明を実施するための形態】
【００１９】
図１は、被試験デバイス「ＤＵＴ」を試験するための基本回路構成要素１０を示し、被試験デバイス「ＤＵＴ」は電界効果トランジスタ・デバイス１２（ＣＭＯＳ、ＪＦＥＴ、ＮＦＥＴまたはＰＦＥＴであり、本明細書で「トランジスタ」または「トランジスタ・デバイス」と呼ばれる）であることがある。しかし、理解されることであるが、本発明は、電界効果トランジスタのような特定の型のトランジスタに限定されず、それどころか、バイポーラ接合トランジスタおよび他の種類のディジタル部品およびデバイスに同様に応用可能である。したがって、本明細書で説明される本発明の実施形態は、特に、図１に示されたトランジスタ・デバイス１２に従って説明されるが、当業者は本発明の方法および装置を他の基本回路構成要素に容易に適合させるだろう。
【００２０】
図１にラベル表示されるように、トランジスタ・デバイス１２は、ゲート、ドレインおよびソース端子、特にゲート端子１３、ドレイン端子１４およびソース端子１５を含むＭＯＳトランジスタである。その上、ゲート端子１３、ドレイン端子１４およびソース端子１５各々は、それぞれのゲーティング回路３０、４０および５０に接続され、各回路は、信号が前記のトランジスタ端子に、またはトランジスタ端子から伝えられるのを許すか妨げる１つまたは複数のスイッチ・デバイス７５（「スイッチ」、「ゲート」または「パスゲート」）のマトリックスを実現する。各それぞれのゲーティング回路３０、４０、５０は、試験されるトランジスタＤＵＴを含む半導体ウェーハに埋め込まれるか、あるいは組み込まれ、ストレス信号（電圧または電流あるいはその両方）をＤＵＴに加えるようにプログラム可能である。本明細書で説明される実施形態で、図１は、特にＮＢＴＩ特徴付けのために、ＤＵＴのノードをテスタのポートに接続するために使用されるＤＵＴスイッチ・マトリックスを示す。
【００２１】
より詳細には、ＤＵＴスイッチ・マトリックスは、それぞれのバス２３、２４および２５を通してＤＵＴの各それぞれのゲート、ドレインおよびソース端子に接続された１つまたは複数のパスゲート・デバイス７５の並列接続を含む。一般的なパスゲート・デバイスは、デバイス・ストレス／リラクゼーション／または試験条件中に特定のＤＵＴ端子に正確な電子信号（すなわち、電圧または電流）を加えることまたは取り除くことを可能にするようにプログラムされた、特許文献３に記載されているようなパスゲート・ラッチまたは他の信号伝送ゲート・デバイスまたはスイッチを含むことがある。
【００２２】
図１に示されるように、構成要素１０のゲーティング回路３０は、バス２３を介してトランジスタ・デバイス１２のゲート端子１３に接続するために、Ｓ１〜Ｓ４とラベル表示された複数（例えば、例の実施形態では図示のように４つ）の単パスゲート・デバイス７５を含む。また、構成要素１０のゲーティング回路４０は、バス２４を介してデバイス１２のドレイン端子１４に接続するために、Ｓ５〜Ｓ８とラベル表示された複数（例えば、例の実施形態では図示のように４つ）の単パスゲート・デバイス７５を含む。また、構成要素１０のゲーティング回路５０は、バス２５を介してデバイス１２のソース端子１５に接続するために、Ｓ９〜Ｓ１２とラベル表示された複数（例えば、例の実施形態では図示のように４つ）の単パスゲート・デバイスを含む。理解されることであるが、他の構成、例えばもっと多くのまたはもっと少ないパスゲート・デバイス７５が、複数のＤＵＴに並列にストレスを加える際に、本発明の範囲を損なうことなく実現されることがある。
【００２３】
本明細書でより詳細に説明され、また図１に示されるように、試験（ストレス）電流または電圧、例えば例の実施形態では電圧Ｖ１〜Ｖ４、Ｖストレスまたは電流Ｉ１をＤＵＴ端子に供給する信号導体線を含むプログラマブル電力供給源８０は、ＤＵＴを含む半導体ウェーハに埋め込まれるか、チップの外にある外部電力源で実現されるかのどちらかである。したがって、図１に示された非限定の例では、ストレス動作モード中に、ＤＵＴトランジスタ１２のゲート１３に接続されたＳ１〜Ｓ３とラベル表示されたパスゲート・デバイス７５は、動作可能であるとき、それぞれの電圧Ｖ１、Ｖ２およびＶ４を、バス２３を介してＤＵＴトランジスタ１２のゲート１３に供給することができる。同様に、ＤＵＴトランジスタ１２のドレイン１４に接続されたＳ５〜Ｓ６とラベル表示されたパスゲート・デバイス７５は、動作可能であるとき、それぞれの電圧Ｖ１、Ｖ３を、バス２４を介して被試験ＤＵＴのドレイン１４に供給する。また、ＤＵＴトランジスタ１２のソース１５に接続されたＳ９〜Ｓ１０とラベル表示されたパスゲート・デバイス７５は、動作可能であるとき、それぞれの電圧Ｖ２、Ｖ４を、バス２５を介してＤＵＴトランジスタ１２のソース１５に供給する。さらに、理解されることであるが、電流信号がＤＵＴに加えられることがあり、図１に示されるように、ＤＵＴトランジスタ１２のソース１５に接続されたＳ１１とラベル表示されたパスゲート・デバイス７５は、動作可能であるとき、Ｉ１とラベル表示された電流信号をソース端子に供給する。
【００２４】
さらに、図１に示されていないが、ＤＵＴトランジスタ１２の各ゲート、ドレインおよびソース端子は、それぞれの端子のそれぞれの電圧または電流の測定を可能にする測定デバイス（電圧または電流計器−図示されていない）に、それぞれのパスゲート・デバイス７５を通して接続される。一実施形態では、この測定は、リラクゼーション動作モード中に、例えばストレス信号がＤＵＴデバイスの端子から除去された直後に行われることがある。したがって、図１に示された非限定の例にさらに示されるように、リラクゼーション動作モード中に、回路１０は、バス２３を介してＤＵＴトランジスタ１２のゲート１３に接続されたＳ４とラベル表示されたパスゲート・デバイス７５の切換えを可能にして、ＤＵＴトランジスタ１２のゲート端子１３で電圧（ゲート）感知測定が行われるようにする。同様に、例えば、回路１０は、バス２４を介してＤＵＴトランジスタ１２のドレイン端子１４に接続されたＳ８とラベル表示されたパスゲート・デバイス７５の切換えを可能にして、ＤＵＴトランジスタ１２のドレイン端子１４で電圧（ドレイン）感知測定が行われるようにし、さらに、バス２５を介してＤＵＴトランジスタ１２のソース端子１５に接続されたＳ１２とラベル表示されたパスゲート・デバイス７５の切換えを可能にして、ＤＵＴトランジスタ１２のソース端子１５で電圧（ソース）感知測定が行われるようにする。
【００２５】
図１に示された単一ＤＵＴ１２を試験するための同じ基本回路構成要素１０は、ウェーハに埋め込まれ行または列に並列に配列され試験のために共通導体線またはバスを介して接続された複数のＤＵＴを含む試験アレイ１００として接続されて、図２に示されている。すなわち、図２は、図１の構成要素１０のアレイが導体、例えばバスまたはバス線を介して互いに結合されてウェーハ・レベルの多数のＤＵＴ１２ａ、１２ｂ、．．．、１２ｎに並列（同時）にストレスを加えるのを可能にすることを示している。図２に示された実施形態では、例えば、電圧（または、電流）信号線Ｖ１〜Ｖ４の各々は、各それぞれのＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各パスゲート・デバイスに接続されている。例えば、図２に示されるように、信号線または導体８１は、選ばれたパスゲート・デバイスが動作可能であるとき、それぞれのパスゲートまたはスイッチ・デバイスＳ１を介して、選ばれた並列接続ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各ゲート端子に電圧源Ｖ１を接続する。同様に、信号線または導体８２は、それぞれの動作可能なパスゲートまたはスイッチ・デバイスＳ２を介して、選ばれた並列接続ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各ゲート端子に電圧Ｖ２を接続する。また、信号線または導体８３は、それぞれの動作可能なパスゲート・デバイスＳ３を介して、選ばれた並列接続ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各ゲート端子に電圧Ｖ４を接続する。本明細書でより詳細に説明されるように、プログラムされたとき、スキャン・チェーン論理によって選択のためにパスゲート・デバイスが生じ、活動化されて、試験動作モード中に印加ストレス信号、例えば電圧Ｖ１、Ｖ２またはＶ４を選ばれたＤＵＴ１２ａ、１２ｂ、．．．、１２ｎのゲート端子１３に加えることを可能にする。並列接続ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各々の各ゲート端子１３のＳ４とラベル表示されたパスゲート・デバイスの各々の並列接続を形成するさらに他の信号線８４は、測定デバイス（図示されない）に接続されている。この信号線は、例えば選ばれたＤＵＴの測定段階中に、ゲート感知デバイスによって受け取られるゲート感知信号を供給する。理解されることであるが、電力供給回路デバイス８０（図１）に接続する信号線８１〜８３は、ウェーハ内に個々に製造された導体であることがあり、または、より大きなバス・デバイスの一部分を含むことがあり、例えば、全てのＶ１接続は、各ブロック１０の中でバス線に一緒に結び付けられている。
【００２６】
図２のアレイ・アーキテクチャは、さらに、例えば、ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各々のＳ５〜Ｓ８とラベル表示されたパスゲート・デバイスの各々の並列接続を形成する信号線（導体）を持つバス・デバイス９０を含む。図２に示されるように、信号線７４、８４および９４は、個々であろうとバス接続であろうと、ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎの各々のそれぞれのパスゲート・デバイスＳ１２、Ｓ４およびＳ８の各々をそれぞれ並列に接続して、パスゲート制御信号の適切な選択によって選ばれた並列接続ＤＵＴ１２ａ、１２ｂ、．．．、１２ｎのそれぞれのソース端子１５、ゲート端子１３およびドレイン端子１４で、電圧（ソース）感知測定または電流感知測定が行われるようにする。したがって、例えば、図２の回路は、選ばれたＤＵＴトランジスタ１２ａ、１２ｂ、．．．、１２ｎのドレイン端子１４に接続されたＳ８とラベル表示されたパスゲート・デバイス９５の切換えを可能にして、その選ばれたＤＵＴトランジスタ１２ａ、１２ｂ、．．．、１２ｎのドレイン端子１４で信号線９４を介して電圧（ドレイン）感知測定を行うことができるように、プログラムされる。また、同様に、図２の回路は、選ばれたＤＵＴトランジスタ１２ａ、１２ｂ、．．．、１２ｎのソース端子１５に接続されたＳ１２とラベル表示されたパスゲート・デバイス７６の切換えを可能にして、選ばれた１つのＤＵＴトランジスタ１２ａ、１２ｂ、．．．、１２ｎのソース端子１５で信号線７４を介して電圧（ソース）感知測定を行うことができるように、プログラムされる。
【００２７】
本明細書で図４に関してより詳細に説明されるように、パスゲート（スイッチＳ１〜Ｓ１２）が、プログラムされた時間にプログラムされた継続時間の間、活動化されて（オンまたはオフにされて）、使用される試験方法に従ってストレス／リラクゼーション／試験または測定モードをＤＵＴに適用するように、パスゲート・デバイス７５の各々は、ウェーハに埋め込まれた適切な論理制御回路に接続されている。一実施形態では、図２のＤＵＴスイッチ・マトリックスは、ＮＢＴＩ特徴付けのためにＤＵＴのノードをテスタのポートに接続するために使用される。
【００２８】
特に、図２を参照すると、本発明に従って、オンチップのアレイ・アーキテクチャ１００は、並列にストレスを加えられる複数の被試験デバイス１２ａ、１２ｂ、．．．、１２ｎの様々な態様（例えば、Ｖｔのようなトランジスタ・デバイス・パラメータ）を可能にするが、その他の残りのＤＵＴがストレス条件に保たれている間にＤＵＴを個々に試験することを可能にする。
【００２９】
より詳細には、プログラムされた論理制御回路を用いて、被試験デバイス（ＤＵＴ）を次の３つの状態にプログラムすることができる。すなわち、全ての選ばれたＤＵＴ１２ａ、１２ｂ、．．．、１２ｎに並列にストレス（電圧または電流）が加えられる（それらのＤＵＴを、ストレスがかかったデバイス（ＤＵＳ）に変える）第１の状態（状態１）と、ただ１つのデバイスだけが「リラックス」され（すなわち、加えられたストレスが除去され）、他の全ての選ばれたデバイスがストレスを加えられたままである第２の状態（状態２）と、他の全てのＤＵＴデバイスが依然としてストレス状態である間に、リラックスされたその１つのデバイスの試験（測定）が行われる第３の状態（状態３）である。この試験測定は、ＤＵＴの特定のデバイス特性に依存する十分にプログラムされたリラクゼーション期間の後で行われることがある。図１０は、本発明の一実施形態に従ってより詳細に説明されるようにこの試験方法２００を図示する流れ図である。
【００３０】
本発明の方法のステップに従ってプログラムされた例のストレス／試験適用を示す図６〜８に関して、図２のアレイ・アーキテクチャをより詳細に説明する。図３、６〜８に関して本明細書で説明される例の適用で、本発明は、対象のＤＵＴパラメータ、例えばＭＯＳトランジスタの閾値電圧ＶＴを間接的に得るために使用される測定技術を提供する。この測定は、モデル応答を介してＶＴに対してマッピングされたＩＤＳを使用する。例えば、モデル応答は、次の式１）で与えられるように、飽和領域でのチャネル電流を表す１次式であるかもしれない。
【数１】
ここで、ＩＤＳは、デバイス・パラメータ（例えば、ＭＯＳトランジスタのチャネル幅Ｗおよび長さＬおよび誘電率に依存した定数「Ｋ」、移動度パラメータ、ゲート酸化物厚さなど）、ゲート・ソース間電圧ＶＧＳ、デバイスの閾値電圧ＶＴ、およびドレイン・ソース間電圧ＶＤＳの関数としてのＤＵＴトランジスタのドレイン・ソース間電流である。ＶＤＳが一定に保たれた状態では、量ラムダ（λ）で表される短チャネル効果は役割を果たさず、式は１つの独立変数ＶＧＳと１つの従属変数ＩＤＳに単純化される。同じＶＧＳ条件でストレス前後に測定されたＩＤＳのどんな変化も、この式を使用してＶＴの変化によるものとされる。この測定技術は、ＶＴを直接測定しないので、間接測定と見なされる。直接ＶＴを測定するために、ＩＤＳが独立パラメータで、ＶＧＳが従属パラメータになる必要がある。ＩＤＳおよびＶＤＳを一定値に固定すると、（ＶＧＳ−ＶＴ）を一定に保つためにＶＴ変化はＶＧＳ変化となって現れる。また、ＤＵＴのゲート電圧が固定された場合には、ＶＴを測定するためにＤＵＴのソース電圧だけを監視する必要がある。すなわち、ＩＤＳおよびＶＤＳが一定であるとき、ＤＵＴのソース電圧の変化は、ＶＴの変化の直接測定である。この技術は、ＤＵＴがＶＴ値に従ってソース電圧を調節するので、「ソース調節」と呼ばれる。
【００３１】
したがって、本発明は、図３の例のＤＵＴに示されるように、ＩＤＳおよびＶＤＳを一定に保つ方法を提供する。図３は、ＩＤＳを制御しＩＤＳの値を設定するように構成された本発明の例示の試験装置を示す。ＶＤＳの制御には、ＤＵＴの変化するソース電圧を感知して、ＶＤＳを一定に保つためにＤＵＴのドレイン電圧を調節する帰還が必要となる。１つの非限定の実施形態では、ＤＵＴは、図３に示されるように、ＤＵＴのＶＤＳを一定に保つようにソース・フォロワ回路６００に構成される。
【００３２】
図３の構成において、テスタ４００は、ソース端子入力電流「Ｉ１」をある目標値に設定することによってＤＵＴのＩＤＳを固定するようにプログラムされる。また、ＤＵＴのゲート電圧もテスタによって一定に保たれる（例えば、ゼロ・ボルト）。ＤＵＴのソース電圧はＶＴの変化のせいで変化するが、ＤＵＴのＶＤＳだけを一定に保持する必要がある。このことは、Ｉ２の値をＩ１よりも大きな値に設定することによって達成される。Ｉ２とＩ１の差によって、ソース・フォロワ・デバイス６６０のＩＤＳ電流が定まり、そして次に、ソース・フォロワ・デバイス６６０は、式１）に従ってそれのゲートをソース電圧に定める。ソース・フォロワのゲート・ソース間電圧はＤＵＴのソース・ドレイン間電圧と並列であるので、ソース・フォロワのゲート・ソース間電圧が効果的にＤＵＴのＶＤＳ値を制御する。しかし、ＤＵＴのソース電圧の変化となって現れるＤＵＴのＶＴの変化のせいでソース・フォロワのゲート電圧が変化するので、ＶＤＳが一定に保たれているＤＵＴと違って、ソース・フォロワのＶＤＳは変化すると思われる。したがって、任意の固定ＩＤＳに対してソース・フォロワのＶＧＳを一定に保つために、式１で「λ」によって表されるように短チャネル効果を最小限に抑えなければならないので、例の実施形態では、ソース・フォロワが長チャネル・デバイスであることが必要になる。長チャネル・デバイスではλが非常に小さいために、ソース・フォロワのソース・ノードはそれのゲート電圧を正確に追跡し、ＤＵＴのＶＤＳを一定に保つ。したがって、本発明の１つの応用に従って、ＮＢＴＩ疲労によるＶＴ変化は、図３のソース感知電圧出力５４を監視することによって直接観察される。
【００３３】
ＰＦＥＴデバイスの場合、ＮＢＴＩ劣化はＰＦＥＴのゲート酸化物にかかる静電界の結果であるということが認められているので、ＮＢＴＩ特徴付けのためのストレス中に欠陥生成を生じさせるために、大きな静電界が必要である。このことによってストレス中にＩＤＳ電流の流れが必要でなくなり、このことは、製品にＮＢＴＩ劣化をもたらす回路条件をいっそう正確に表すと同時に、ＤＵＴの並列化を非常に容易にする。その上、リラックスおよび測定条件はＰＦＥＴのオンおよびオフ条件によく似ており、このオンおよびオフ条件は、図５に示されたＰＦＥＴＤＵＴ構成に示されるようにドレイン・ノードおよびソース・ノードを構成する方法に応じた変化を必要とする。
【００３４】
すなわち、図５に示されるように、ＤＵＴストレス６０Ａ中に、大きな逆バイアス電圧がＰＦＥＴＤＵＴのゲート酸化物の両端に加えられる。１つの例では、図１および５に関して、ストレス状態６０Ａ中に、パスゲート・スイッチＳ１が活動化されて０ボルト（＝ＧＮＤ）がゲート端子に加えられ、一方で、Ｖストレス電圧がドレイン・ノードとソース・ノードの両方に加えられる。すなわち、ソース端子およびドレイン端子は同じＶストレス電位に設定されてＩＤＳの流れを無くし、多くのデバイスに並列にストレスを加えることができるようになる。Ｖストレスは一般にＶＤＤ（＝デバイスが設計された技術の公称電力供給ＤＣ電圧）の１．５から２．３倍であり、したがって、特徴付けのための欠陥生成を大いに加速する。リラックス状態６０Ｂ中に、製品条件に実際の状態を反映して、ＰＦＥＴはオフ状態に構成される。１つの例では、リラックス状態中に、パスゲート・スイッチが活動化されてゲート・ノードおよびソース・ノードにＶＤＤを加え、一方で、ＧＮＤがドレインに加えられる。測定状態６０Ｃでは、図１および５に示されるように、ＰＦＥＴは直接ＶＴ測定に構成され、この構成では、パスゲート・スイッチＳ１１を活動化して固定ＩＤＳ（＝Ｉ１）を加え、かつゲート端子に０ボルト（＝ＧＮＤ）のゲート電圧を加えることが必要である。ＤＵＴは、それのＶＴの関数としてソース電圧を調節し、一方で、ドレイン電圧は、ＶＤＳを一定に保つためにソース・フォロワ６００（図３）によって調節される。測定中に、パスゲート・スイッチが活動化されてゲート端子にＧＮＤを加え、さらにテスタのポートＩ１およびＩ２がソース・ノードおよびドレイン・ノードにそれぞれ加えられる。その上、測定中に、高インピーダンスの感知ポートがＤＵＴに接続されて、正確なゲート、ドレインおよびソース電圧が得られる。ＮＢＴＩ特徴付けのためにＤＵＴのＶＴを測定するのは、ソース感知電圧である。
【００３５】
図４は、ウェーハ・レベル並列ＤＵＴのＮＢＴＩ特徴付けに使用される本発明の実施形態での試験構造アレイ・アーキテクチャ４００を示す。図４に示されるように、ＤＵＴスイッチ・マトリックス１００の試験アレイ４００は、大規模ＤＵＴ並列化をサポートするように構成される。アレイ構造４００では、本明細書で説明されるプログラム試験方法に従って、ＤＵＴのストレス、リラックスおよび試験／測定段階を複数の選ばれたＤＵＴに適用するために、アナログ信号４１０（ＶＤＤ、ＧＮＤ、Ｉ１、Ｉ２、およびＶストレス信号）が入力される。データ、クロックおよび選択論理信号（ＳＥＬ１およびＳＥＬ２）を含む入力ディジタル制御信号４１１は、アレイ１００（図２）の各選ばれたＤＵＴの複数の選ばれたＤＵＴスイッチ（例えば、試験スイッチ・マトリックスＳ１〜Ｓ１２）を試験特徴付けプロファイルに従って活動化／非活動化するために、プログラムされる。例えば、データおよびクロック信号はスキャン・チェーン・ラッチ回路４３０に入力され、スキャン・チェーン・ラッチ回路４３０が、選ばれるＤＵＴｉを決定するために使用される局所ＤＵＴ選択信号「ｄｉ」（ここで、ｉ＝１〜ｎ）を生成する。これらの信号は、並列試験アレイ１００の各個々のＤＵＴに関連した個々のスイッチ制御回路４１５に入力される（アサート／ディアサートされる）。個々のスイッチ制御回路４１５は、ＤＵＴｉ試験条件を得るようにスイッチを構成するために、図５に示されるようなデータ、選択ＳＥＬ１およびＳＥＬ２論理信号および局所選択信号「ｄｉ」に応答する論理回路を含む。ＤＵＴ試験／測定出力信号（例えば、ゲート感知、ドレイン感知およびソース感知信号）４１２は、測定条件中に適切な試験プローブによって取り込まれて、統計解析のために処理される。
【００３６】
より詳細には、スキャン・チェーン・データ、クロックおよび大域ＳＥＬ１およびＳＥＬ２信号は、選ばれたＤＵＴスイッチ・マトリックスの個々のスイッチ制御回路４１５をプログラムして、３つの条件の各々、すなわち、ストレス、リラックスまたは測定に各ＤＵＴを局所的に構成する。ＤＵＴが構成される条件は、図５に示されるように、大域ＳＥＬ１およびＳＥＬ２信号および局所生成「ｄｉ」信号によって制御される。ここで、ｉ＝１〜ｎは、測定用に選ばれるＤＵＴｉを決定するために使用される。図５に示されるようにスキャン・チェーン回路によって生成されるときに、信号「ｄｉ」がハイ７５である場合には、ＤＵＴｉは、ＳＥＬ１およびＳＥＬ２によって制御されるようにストレス、リラックスおよび測定条件の間を移り変わることができる。信号「ｄｉ」がロー７０であるとき、ＤＵＴｉは常にストレス状態のままである。このことによって、さらに、他のｎ−１個のＤＵＴ全てがストレス状態のままである間に、個々のＤＵＴが測定にアクセスすることができるようになる。ｎの一般的な値は数百から数千のＤＵＴであり、したがって統計的なＮＢＴＩ特徴付けの検討をサポートする。スキャン・チェーンｄｉの値は、試験構造のデータおよびクロック入力を使用してスキャン・チェーン・パターンによって設定される。測定用にただ１つのＤＵＴを分離するために、任意の時間にただ１つのｄｉだけがハイであることができる。図４のスイッチ構成要素４１５は、ＳＥＬ１、ＳＥＬ２およびｄｉ信号の関数としてＳ１、Ｓ２、．．．、Ｓ１２（図２）に適切なレベルを設定するために必要な論理を実現する。図４の試験構造４００は、本明細書に示され図９に関してより詳細に説明されるように、ウェーハに実現され、テスタに接続される。
【００３７】
ストレス、測定およびリラックス条件間の切換えを例示するために、図６、７および８に示されるように、例のＤＵＴスイッチ・アレイ１００Ａ、１００Ｂおよび１００ＣそれぞれがＮＢＴＩ特徴付けのためにプログラムされる。
【００３８】
より具体的に図６を参照すると、ＤＵＴデバイス、例えばＤＵＴ１２ａ、１２ｂ、．．．、１２ｄ（図２）に例えばストレスを加えているときの例のアレイ・アーキテクチャ１００Ａが示されている。図６の例のアレイ１００Ａに示されるように、ＤＵＴトランジスタ・デバイス１２ｂおよび１２ｃを持つ２つのＤＵＴ列は、それぞれのパスゲート・スイッチ１０１、１０２の活動化を可能してストレス信号（例えば、電圧Ｖ２）が導体線７２を介してそれぞれのトランジスタ・デバイス１２ｂおよび１２ｃに加えられることを可能にする制御信号の組合せを関連したスイッチ構成回路（図４の）によってアサートすることによって、選ばれる（円で囲って示される）。理解されることであるが、図４で使用されるスキャン・チェーン論理４３０によって、多数のＤＵＴに同時にストレスを加えることができる（図５、６０Ａ）。図６の例のアレイ１００Ａに示されるように、同時に選ばれたＤＵＴトランジスタ・デバイス１２ｂおよび１２ｃを持つ２つのＤＵＴ列は、また、導体線７４を介してソース端子の電圧感知を可能にするように、それぞれの制御信号をアサートされる。図６の例のアレイ１００Ａにさらに示されるように、スイッチ構成回路制御信号の組合せは、それぞれのパスゲート・スイッチ１０３および１０４の活動化を動作不能にしてストレス信号がＤＵＴトランジスタ・デバイス１２ａおよび１２ｄを持つ２つのＤＵＴ列に加えられるのを妨げるように、プログラムされる（すなわち、ストレス信号（例えば、電圧Ｖ２）が導体線７２を介してそれらのそれぞれのトランジスタ・デバイス１２ａおよび１２ｄのソースに加えられるのを妨げる）。さらに、制御回路によって選ばれないＤＵＴトランジスタ・デバイス１２ａおよび１２ｄを持つ２つの選ばれないＤＵＴ列は、導体線７４を介してソース端子の電圧感知測定を行うことができない。
【００３９】
図６に示されないが、同じようにして、試験条件（ストレス、リラクゼーションまたは測定）に従ってＤＵＴのドレインおよびゲート端子に信号を加えるようにパスゲート（スイッチ）・デバイスを選ぶことができることが理解される。例えば、アレイ・アーキテクチャによって、選ばれたＤＵＴトランジスタ・デバイス１２ｂおよび１２ｃを持つ２つのＤＵＴ列は、選ばれたパスゲート・デバイス（例えば、図示されないパスゲート・デバイスＳ１）によってゲート端子１３に加えられる印加ストレス信号（例えば、「接地」電位の電圧）Ｖ１を含むことがあり、また、選ばれたパスゲート・デバイス（例えば、図示されないパスゲート・デバイスＳ６）によってドレイン端子１４に加えられる印加ストレス信号（例えば、電圧）Ｖ３を含むことがある。さらに理解されることであるが、図４のスイッチ構成回路４１５は、局所アレイ１００Ａのパスゲート・スイッチ・デバイス（図１にＳ１、Ｓ２、Ｓ６およびＳ９とラベル表示されている）を活動化／非活動化するための局所制御信号を生成してストレス電圧を選ばれたＤＵＴの各々に供給するように、プログラムされる。
【００４０】
ここで図７を参照すると、４つのＤＵＴ１２ａ、．．．、１２ｄを持つが、ただ１つの選ばれたＤＵＴデバイス、例えばＤＵＴ１２ｃのリラクゼーションのために構成された、図６のアレイ１００Ａに対応する例のアレイ・アーキテクチャ１００Ｂが示されている。対応するスイッチ制御回路４１５（図４）は、選ばれたＤＵＴをリラクゼーション・モード（図５、６０Ｂ）に入れるようにスイッチ・デバイスを切り換えるために、スキャン・チェーン・データを用いてプログラムされる。図７の例のアレイ１００Ｂに示されるように、導体線７４を介してトランジスタ・デバイス１２ｃのソース端子に加えられるべき非ストレス信号（例えば、電圧Ｖ４）をパスゲート１０２が供給することを可能にする制御信号をアサートすることによって、ＤＵＴトランジスタ・デバイス１２ｃを持つ単一ＤＵＴ列だけが選ばれることになる（円で囲って示される）。１つの非限定の例では、アレイはさらに、このモード中に図７のトランジスタ１２ｃのゲート端子にＶ４の電圧値を同時に加えることを可能にして、実際上そのＤＵＴトランジスタ・デバイスのリラクゼーションを起こさせるようにプログラムされる（Ｖ４値は、「ＶＤＤ」、例えば電力供給電圧、または少なくとも、ソース電圧と同等でトランジスタＤＵＴをオフにするのに十分な値を含むことがある）。理解されることであるが、この動作モードでは、一度にただ１つのＤＵＴだけをリラクゼーション状態に選ぶことができる。したがって、図７の例のアレイ１００Ｂに示されるように、図６の例のアレイ・アーキテクチャ１００Ａでストレスを加えられたＤＵＴトランジスタ１２ｂは、未だ選ばれず、依然として前のストレス条件のままである（依然として、等しくない電圧がゲートとソースに加えられている）。さらに、図７の例のアレイ１００Ｂに示されるように、ＤＵＴトランジスタ・デバイス１２ａおよび１２ｄを持つ２つのＤＵＴ列は、依然として制御回路で選ばれないままであり、すなわち、パスゲート・スイッチ１０３、１０４を動作不能にするか非活動化することによって切断されているので、それらのそれぞれのトランジスタ・デバイス１２ａおよび１２ｄのソースに導体線７２を介して加えられるストレス信号（例えば、電圧Ｖ２）の印加を受け取ることができない。
【００４１】
さらに、図７に示されるように、トランジスタＤＵＴ１２ｃを持つ選ばれたＤＵＴ列に関連したパスゲートは、導体線７４を介したソース端子の電圧感知測定を可能にするように切り換えられ、一方で、制御回路によって選ばれない（または、それぞれのパスゲート動作不能または非活動化制御信号がアサートされている）ＤＵＴトランジスタ・デバイス１２ａ、１２ｂおよび１２ｄを持つ３つのＤＵＴ列は、導体線７４を介してソース端子の電圧感知測定を行うことができない。
【００４２】
図７にさらに示されるように、同じようにして、ＤＵＴのドレインおよびゲート端子にストレス信号を加えるためにパスゲート・デバイスを選ぶことができることが理解される。例えば、ＤＵＴトランジスタ・デバイス１２ｂを持つＤＵＴ列は、選ばれたパスゲート・デバイス（例えば、図示されないパスゲート・デバイスＳ１）によってゲート端子に加えられる印加ストレス信号（例えば、「接地」電位の電圧）Ｖ１を含み、さらに、選ばれたパスゲート・デバイス（例えば、図示されないパスゲート・デバイスＳ６）によってドレイン端子に加えられる印加ストレス信号（例えば、電圧）Ｖ３を含むようにアレイ・アーキテクチャ１００Ｂによって選ばれて、示されている。この印加ストレス信号Ｖ３の値は、１つの例の実施形態ではＡ＊ＶＤＤの間にあることがあり、ここで、Ａは、１．５から２．３の範囲にある値であり、ＶＤＤは、デバイスが設計された技術の公称電力供給ＤＣ電圧である。
【００４３】
スイッチ構成制御論理回路４１５は、図６〜８のアレイ１００Ａ〜１００Ｃとして示された例の実施形態でパスゲート・デバイスを活動化／非活動化するための制御信号を生成するようにプログラムすることができるように適切に設計される。例えば、図４のスイッチ構成回路４１５は、局所アレイ１００ＢのＳ３、Ｓ５およびＳ１０とラベル表示されたＤＵＴパスゲート・スイッチ・デバイス（図１を参照されたい）を活動化／非活動化して（例えば、切り換えて）選ばれたＤＵＴにＤＵＴリラックス条件を実現する制御信号を生成するように、プログラムされる。
【００４４】
ここで図８を参照すると、選ばれたＤＵＴデバイス、例えばＤＵＴ１２ｃ（図７）の例の測定条件中のアレイ・アーキテクチャ例１００Ｃが示されている。スイッチ制御論理回路４１５（図４）は、ＤＵＴを測定モード（図５、６０Ｃ）に構成するためのスキャン・チェーン信号に応答する。図８の例のアレイ１００Ｃに示されるように、ＤＵＴ列の状態は、図７に示されるＤＵＴ列の状態のようであり、すなわち、ＤＵＴトランジスタ・デバイス１２ｃを持つ単一ＤＵＴ列が、パスゲート動作可能制御信号をアサートすることによって選ばれ（円で囲って示されている）、一方で、ストレスを加えられた選ばれないＤＵＴはストレス条件のままである。
【００４５】
この場合、パスゲート・スイッチは、導体７５を介してソース端子に電流Ｉ１を加えることを可能にするようにプログラムされ、一方で、単一電圧値Ｖ１（例えば、「接地」電圧）がゲート端子に加えられる。このモードでは（図１を参照して）、スイッチＳ７は、ソース・フォロワ回路６００（例えば、飽和モードの長チャネル・トランジスタ・デバイス）を実現することによって、固定Ｖｄｓを維持するための帰還を形成することを可能にするように活動化される（切り換えられる）。すなわち、図３に関して言及されたように、ＶＴは間接的に測定されることになるので、ＩＤＳ（これがＶＧＳを設定する）およびＶＤＳは一定に保たれる。非限定の試験装置は、例えば、スイッチＳ７（図１）を活動化してＩ２電流帰還を可能にすることによって、ＩＤＳを制御しその値を設定するように構成される。すなわち、図８に示されるようにＤＵＴをソース・フォロワ回路６００に構成してＤＵＴＶＤＳを一定に保つことによってＶＤＳを一定に保つために、ＶＤＳの制御は、ＤＵＴの変化するソース電圧を感知しＤＵＴのドレイン電圧を調節する帰還を必要とする。
【００４６】
したがって、本発明に従って、多くのＤＵＴ、少なくとも数百から数千程度のデバイスに並列にストレスを加え、それから、残りのＤＵＴがストレス条件に保たれた状態で個々に試験することができる。
【００４７】
本明細書で参照されるように、さらに図４の試験構造４００を使用してＮＢＴＩ劣化を特徴付ける方法の高いレベルの概要を説明する図１０に関連して、理解されることであるが、プログラムされたプロセッサ・デバイスまたは他の論理回路は、半導体ウェーハの外部の試験装置として実現されて、または半導体ウェーハに埋め込まれて、あるいはその両方で、ＤＵＴ選択、関連したパスゲート伝送デバイスのタイミングおよび切換え、および選ばれた複数のパスゲート・デバイス（例えば、Ｓ１〜Ｓ１２、図１）の切換え動作の制御、ならびに、特定の統計量またはデバイス特徴付けのための、動作モード（ストレス、リラックスまたは試験）に依存した印加電力供給電圧（または電流）レベル（Ｖ１〜Ｖ４、Ｖストレスなど）の制御をプログラムする。理解されることであるが、複数のパスゲート・デバイス（例えば、Ｓ１〜Ｓ１２）の各々の切換え動作、および印加電力供給電圧（または電流）レベル（Ｖ１〜Ｖ４、Ｖストレス）の値は、試験される特定のデバイスに依存し、当業者は、それに応じてプロセッサをプログラムしてＤＵＴを試験することができるだろう。一実施形態では、試験装置は、多くのＤＵＴが並列接続された状態で個々のトランジスタまたは線要素にストレスを加えることを可能にして、直列に試験することによって一度に多数のデバイスの統計データを得るように、プログラムされる。
【００４８】
例えば、図１０に示される試験方法２００に示されるように、第１のステップ２０２で、論理制御回路は、時間ゼロでｎ個の被試験デバイス全てのＶＴの測定を可能にするように信号を供給し、これらの値はストレス前ＶＴ値として記録される。このステップ２０２は、ＶＴが測定されるべきＩＤＳおよびＶＤＳの値を最初に定めてアレイ中の各ＤＵＴのストレス前電圧閾値を測定することを含む。これらの値は、ＤＵＴのサイズ（Ｗ／Ｌ）比と、ＶＴが直線動作領域で測定されるかそれとも飽和動作領域で測定されるかに依存している。いったんＩＤＳおよびＶＤＳが決定されると、それに応じてテスタのＩ１およびＩ２電流が設定され、ストレス前ＶＴ値が得られる。
【００４９】
次に、２０５で、目標のＶストレスおよび温度で全てのデバイス、例えば「ｎ」個のＤＵＴ１２ａ、１２ｂ、．．．、１２ｎに並列にストレスを加える状態を可能にするために、論理制御回路は、アレイ１００の電力供給電圧およびストレス電圧のスイッチを入れることを可能にするようにパスゲート・スイッチ制御信号をアサートする。すなわち、ステップ２０５は、測定可能で意味のあるＶＴシフトを引き起こすのに必要な時間量の間、所望の電圧および温度条件で全てのＤＵＴに並列にストレスを加えることを含む。
【００５０】
図１０に示された試験方法２００はステップ２１０で継続し、ステップ２１０では、ストレス印加時間がＤＵＴの目標ストレス時間よりも長いかどうかについて決定が行われる。ストレス印加が長くない場合には、プロセスはステップ２０５に戻り、ストレス印加にかかる時間が全ＤＵＴアレイを連続して測定するのにかかる時間を遥かに上回るまで、ステップ２１０が繰り返される。したがって、この方法では、ストレス時間はＤＵＴ全体にわたってあまり変わらず、一様であると見なすことができる。ただそのような基準が満たされるまで、システムは、次のステップ２１５で示されるように全ＤＵＴアレイを連続して測定する。すなわち、所望のストレス時間に達した後で、ステップ２１５でデバイスごとにストレス後ＶＴが測定される。大域信号ＳＥＬ１およびＳＥＬ２が両方ともローでｎ個のＤＵＴ全てを強制的にストレス・モードに入れている間に、スキャン・チェーンは、ｉ番目のデバイスが選ばれるようにロードされる。次に、ステップ２１５で、ＳＥＬ１とＳＥＬ２の両方がハイ（図５を参照されたい）にされて、選ばれたＤＵＴｉを強制的に測定モードに入れ、この測定モードで、ＤＵＴｉのＶＴが得られ、記録される。次に、ステップ２２０で、論理制御回路は、選ばれたＤＵＴ、例えばｉ番目のＤＵＴに対応するアレイ１００の電力供給パスゲート・デバイスに信号を供給して、ｉ番目のＤＵＴがリラックスする、すなわち、印加ストレスが除去される第２の状態を可能にし、一方で、全ての他のＤＵＴデバイスＤＵＴ１２ａ、１２ｂ、．．．、１２ｎ−１はストレス状態のままである。ＳＥＬ１をハイに保ちながらＳＥＬ２がローに設定されたとき（図５を参照されたい）、選ばれたＤＵＴはリラックス・モードに入れられる。その選ばれたＤＵＴは、ユーザの定めた時間量の間ずっとリラックス・モードの状態であり、次に、ステップ２２５に示されるように、他のＶＴ測定のために選択信号ＳＥＬ２はハイに設定される。ステップ２２５で、このＶＴは、そのデバイスのリラックス後ＶＴとして記録される。再び、ＳＥＬ１とＳＥＬ２の両方がローに設定されて全てのＤＵＴをストレス状態にし、このプロセスは、全てのＤＵＴが測定されるまで繰り返す。したがって、図１０で続けると、ステップ２５０で、アレイ１００の全てのＤＵＴデバイスが試験されたかどうかについて決定が行われる。アレイ１００のＤＵＴデバイス全てが試験されたとは限らない場合には、この方法はステップ２１５に戻り、ここで次のＤＵＴｉ番目＋１がリラックスされ試験され（例えば、ｉ番目＋１のＤＵＴデバイスが、ストレス信号印加にプログラムされる）、この方法は、次に、ステップ２１５〜２５０を繰り返して、次のデバイスのリラクゼーションおよび試験を制御し始める。
【００５１】
より詳細には、１つの例の実施形態では、図１０の流れ図に示されるように、最も効率的な方法でそのストレス印加と試験を実施するために、以下のステップが、プログラムされたプロセッサの制御下で行われる。
（Ａ）本方法のシーケンスは、状態３が第１のデバイスに設定され一方で他の全てのデバイスが状態１（ストレス印加）のままであるがどんなストレス電圧も印加されていない状態であるように、最初に時間ゼロ（例えば、ｔ＝０）でＤＵＴデバイスを試験するようなやり方で、プログラムされる。次に、第１のデバイスが測定され、論理回路はそのデバイスを状態１にし、一方で、第２のデバイスが状態３になり試験される。このプロセスは、ストレスを加える前に、全てのデバイスを試験し終わるまで続く。
（Ｂ）いったん全てのデバイスを試験し終わると、プロセッサ回路は、デバイスの全てを状態１にし、ストレス電圧が加えられる。このモードでは、いったん適切な電圧が加えられると、いくつかのまたは全てのデバイスに並列にストレスを加えることができる。
（Ｃ）ストレス時間に達すると、ストレスがかかっていたデバイスは、一度に１つずつ、リラクゼーション・モードにされ、一方で、その他のデバイスはストレス・モードのままにされる。予め設定されたリラクゼーション時間に達するやいなや、プロセス回路は、先にパラグラフ（Ａ）で説明されたように、そのデバイスをリラクゼーション・モードから試験モードに切り換えることになる。
（Ｄ）各ストレス・ステップの後で、論理回路は、システムが、ストレスがかかったデバイスの全てを通してデバイスごとに連続して、ステップＢから始めて、リラクゼーション・ステップ、ステップＡへの移行、試験ステップを繰り返すようにし、その間ずっと、その他のデバイスの全てにストレス・バイアスを加えている。
（Ｅ）最後のデバイスがリラクゼーション・ステップおよび試験ステップを通過した後で、論理回路は、システムを、デバイスの全ての並列ストレスに戻す。
【００５２】
本発明で使用される回路は、一般的な信頼性試験室がどんな追加のまたは専門の装置も必要としないで本発明を実施するような方法で設計することができる。図９は、半導体ウェーハ内に形成された本発明のアレイ試験構造４００を含む試験装置５５０を示す。特に、アレイ試験構造４００（図４の）は、ウェーハ試験プローブ・アセンブリ５１０に取り付けられるウェーハ５０２に実現され、ウェーハ試験プローブ・アセンブリ５１０は、試験構造４００をテスタのディジタルおよびアナログ・ポート４２０に接続するために使用されるテスタ・プローブ５１２を含む試験インタフェースを含んでいる。これらのプローブは、ストレス・モード、リラックス・モードおよび試験／測定モード中にスキャン・チェーン実現を行うようにプログラムされたプロセッサまたは同様な論理回路デバイス５６０の制御を受けて、試験構造とテスタの間で低周波およびＤＣ型の信号の印加およびデータ取込みを行う。ウェーハ・プローバ５１２の加熱チャック５０８は、ＤＵＴが存在するウェーハ温度を上げてストレス中にＮＢＴＩ劣化を加速するために使用されることがある。処理デバイス５６０によって制御されるようにＮＢＴＩ特徴付けのためにＤＵＴアレイに加えられるストレス・プロファイルを定めるために、温度、電圧（Ｖストレス）、およびストレス時間が全て使用される。測定データを含めてこれらのストレス・プロファイルは、数千のＤＵＴの試験測定データを格納するメモリ記憶デバイス５３０または同様なデータベースに格納される。
【００５３】
したがって、本方法および構造は、ストレス時間を増やすことなく、本明細書で「発明の背景」で説明されたような「一般的な」試験装置を使用して、ＤＵＴの数における試験スケーリング向上を可能にし、その結果、本方法は、一度に多数のデバイスについて合理的な統計データを求めるために、ほとんどの技術信頼性試験室で容易に採用されるようになる。留意されたいことであるが、ストレス時間が増えないので、時間の唯一の変化は１つのＤＵＴではなく多数のＤＵＴ（例えば、最高数千程度）を試験することによるので、全体的な試験時間はほんの僅か増えるだけである。
【００５４】
統計データを得ることは、ＮＢＴＩの挙動が知られているために、デバイスが小さくなるにつれてＮＢＴＩにとってますます非常に重要になる可能性があるが、本構造および方法は、僅かな適切な調整で、多くの技術信頼性問題についてデータを得るために多数のＤＵＴにストレスを加えるように使用されるかもしれない。例えば、説明された本試験構造および方法は、ＮＦＥＴＰＢＴＩおよびＨｏｔ−Ｅのような他の劣化特徴付けの戦略に応用できる可能性がある。
【００５５】
本発明の様々な方法実施形態は、一般に、処理に必要な全てのデータはコンピュータが利用できるということを前提にして、本方法のステップを実施するための一連のプログラム命令を実行するコンピュータによって実現される。この一連のプログラム命令は、プログラム命令を格納する媒体を含むコンピュータ・プログラム製品で具体化されることがある。当業者には容易に明らかになるように、本発明は、ハードウェア、ソフトウェア、またはハードウェアとソフトウェアの組合せで実現することができる。どんな種類のコンピュータ／サーバ・システムでも適しており、または本明細書で説明された方法を実施するために適合された他の装置が適している。ハードウェアとソフトウェアの一般的な組合せは、ロードされ実行されたとき本明細書で説明されるように本方法および本方法の変形を実施するコンピュータ・プログラムを備えた汎用コンピュータ・システムであるかもしれない。代わりに、本発明の機能タスクの１つまたは複数を実施する専用ハードウェアを含む特定用途コンピュータが利用されるかもしれない。
【００５６】
当業者によって理解されるように、本発明は、システム、方法またはコンピュータ・プログラム製品として具体化されることがある。したがって、本発明は、完全ハードウェア実施形態、完全ソフトウェア実施形態（ファームウェア、常駐ソフトウェア、マイクロコードなどを含む）、または、本明細書で全て一般的に「回路」、「モジュール」または「システム」と呼ばれることがあるソフトウェア態様とハードウェア態様を組み合わせる実施形態の形を取ることがある。さらに、本発明は、媒体中に具体化されたコンピュータ使用可能プログラム・コードを含む任意の有体表現媒体で具体化されたコンピュータ・プログラム製品の形を取ることがある。
【００５７】
１つまたは複数のコンピュータ使用可能またはコンピュータ読取可能媒体のどんな組合せでも利用することができる。コンピュータ使用可能またはコンピュータ読取可能媒体は、例えば、電子、磁気、光、電磁、赤外、または半導体システム、装置、デバイス、または伝播媒体であることがあるが、これらに限定されない可能性がある。コンピュータ読取可能媒体のより具体的な例（網羅的でないリスト）には、次のものがあるだろう。すなわち、１つまたは複数の金属線を持つ電気接続、携帯型コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、消去可能プログラマブル読取専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、光ファイバ、携帯型コンパクト・ディスク読取専用メモリ（ＣＤ−ＲＯＭ）、光記憶デバイス、インターネットまたはイントラネットをサポートするもののような伝送媒体、または磁気記憶デバイスがある。留意されたいことであるが、コンピュータ使用可能またはコンピュータ読取可能媒体は、プログラムが印刷される紙または他の適切な媒体でもあるかもしれない。というのは、プログラムは、例えば、紙または他の媒体を光スキャンすることによって電子的に取り込み、次に、コンパイルし、解釈し、必要であれば適切な方法で違った風に処理し、それからコンピュータ・メモリに格納することができるからである。本明細書の背景では、コンピュータ使用可能またはコンピュータ読取可能媒体は、命令実行システム、装置、またはデバイスで使用するための、またはこれらと接続して使用するためのプログラムを含み、格納し、伝達し、伝搬し、または移送することができるどんな媒体であってもよい。コンピュータ使用可能媒体は伝播データ信号を含むことがあり、コンピュータ使用可能プログラム・コードは、その伝播データ信号を用いて、ベースバンド中かキャリア波の一部分としてかのどちらかで具体化されている。コンピュータ使用可能プログラム・コードは、無線、有線、光ファイバ・ケーブル、ＲＦなどを含みこれらに限定されない任意の適切な媒体を使用して伝送されることがある。
【００５８】
本発明の動作を実施するコンピュータ・プログラム・コードは、Ｊａｖａ、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋または同様なもののようなオブジェクト指向プログラミング言語、および、「Ｃ」プログラミング言語または同様なプログラミング言語などの従来の手続き形プログラミング言語を含めて１つまたは複数のプログラミング言語の任意の組合せで書き込まれることがある。プログラム・コードは、完全にユーザのコンピュータで、部分的にユーザのコンピュータで、独立型ソフトウェア・パッケージとして、部分的にユーザのコンピュータかつ部分的にリモート・コンピュータで、または完全にリモート・コンピュータまたはサーバで実行されることがある。後者のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）または広域ネットワーク（ＷＡＮ）を含めて任意の型のネットワークを介してユーザのコンピュータに接続されることがあり、または、この接続は外部コンピュータにつながれることがある（例えば、インターネット・サービス・プロバイダを使用してインターネットを介して）。
【００５９】
本発明は、本発明の実施形態に従った方法、装置（システム）およびコンピュータ・プログラム製品の流れ図の例またはブロック図あるいはその両方を参照して上で説明した。理解されることであろうが、流れ図の例またはブロック図あるいはその両方の各ブロック、および流れ図の例またはブロック図あるいはその両方のブロックの組合せは、コンピュータ・プログラム命令で実現することができる。これらのコンピュータ・プログラム命令は、汎用コンピュータ、専用コンピュータ、または他のプログラマブル・データ処理装置のプロセッサに供給されて、コンピュータまたは他のプログラマブル・データ処理装置のプロセッサによって実行される命令が流れ図またはブロック図あるいはその両方の１つまたは複数のブロックで指定される機能／行為を実現するための手段を生成するような機械を製造することがある。
【００６０】
これらのコンピュータ・プログラム命令は、また、コンピュータ読取可能媒体に格納された命令が流れ図またはブロック図あるいはその両方の１つまたは複数のブロックで指定される機能／行為を実現する命令手段を含んだ製造品を製造するような特定のやり方で、コンピュータまたは他のプログラマブル・データ処理装置に機能するように指示することができるコンピュータ読取可能媒体に格納されることがある。
【００６１】
コンピュータ・プログラム命令は、また、一連の動作ステップがコンピュータまたは他のプログラマブル装置で実施されるようにするようにコンピュータまたは他のプログラマブル・データ処理装置にロードされて、コンピュータまたは他のプログラマブル装置で実行される命令が、流れ図またはブロック図あるいはその両方の１つまたは複数のブロックで指定される機能／行為を実現するプロセスを生成するように、コンピュータ実施プロセスを生成することがある。
【００６２】
図の流れ図およびブロック図は、本発明の様々な実施形態に従ったシステム、方法およびコンピュータ・プログラム製品の可能な実現のアーキテクチャ、機能、および動作を説明する。この点に関して、流れ図またはブロック図中の各ブロックは、指定された論理機能を実現する１つまたは複数の実行可能な命令を含むコードのモジュール、セグメント、または部分を表すことがある。また、留意されるべきことであるが、いくつかの代替えの実現では、ブロック中に示された機能は、図に示された順序から外れて行われることがある。例えば、連続して示された２つのブロックは、実際には実質的に同時に実行されることがあり、またはそれらのブロックは、含まれる機能に依存して、ときには逆の順序で実行されることもある。また、留意されることであるが、ブロック図または流れ図あるいはその両方の例の各ブロック、およびブロック図または流れ図あるいはその両方の例のブロックの組合せは、指定された機能または行為を実施する専用ハードウェア・ベースのシステムによって、または専用ハードウェアとコンピュータ命令の組合せによって実現することができる。
【００６３】
本発明のいくつかの例が示され説明されたが、本発明の原理および精神から逸脱することなくこれらの実施形態に変更が加えられるかもしれないことを当業者は理解するだろう。本発明の範囲は特許請求の範囲およびその同等物で定義される。
【符号の説明】
【００６４】
１０ ＤＵＴ試験用の基本回路構成要素
１２ トランジスタ・デバイス（被試験デバイス、ＤＵＴ）
１２ａ〜１２ｄ、１２ｎ ＤＵＴ
１３ ゲート端子
１４ ドレイン端子
１５ ソース端子
２３〜２５ バス
３０、４０、５０ ゲーティング回路
５４ ソース感知電圧出力
６０Ａ ストレス状態
６０Ｂ リラックス状態
６０Ｃ 測定状態
７２ 導体線
７４ 信号線
７５、７６ パスゲート・デバイス
８０ 電力供給回路デバイス
８１〜８４ 信号線
９０ バス・デバイス
９４ 信号線
９５ パスゲート・デバイス
１００ 基本回路構成要素１０を含むアレイ・アーキテクチャ
１００Ａ〜１００Ｃ ＤＵＴスイッチ・アレイ
１０１〜１０４ パスゲート・スイッチ
４００ テスタまたはウェーハ上の試験構造アレイ・アーキテクチャ（アレイ試験構造）
４１０ アナログ信号
４１１ 入力ディジタル制御信号
４１２ 出力信号
４１５ スイッチ制御回路
４２０ テスタのディジタルおよびアナログ・ポート
４３０ スキャン・チェーン・ラッチ回路
５００ 半導体ウェーハ試験プラットフォーム
５０２ ウェーハ
５０８ 加熱チャック
５１０ ウェーハ試験プローブ・アセンブリ
５１２ テスタ・プローブ
５３０ メモリ記憶デバイス
５５０ 試験装置
５６０ プロセッサまたは同様な論理回路デバイス
６００ ソース・フォロワ回路
６６０ ソース・フォロワ・デバイス
【特許請求の範囲】
【請求項１】
半導体ウェーハ内に形成された多数のトランジスタ・デバイスの特性を試験するための試験装置であって、
前記多数のトランジスタ・デバイスの各々の第１の端子を、信号が前記トランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第１のスイッチ・デバイスを通して、接続する１つまたは複数の第１の導体と、
前記多数のトランジスタ・デバイスの各々の第２の端子を、信号が前記トランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第２のスイッチ・デバイスを通して、接続する１つまたは複数の第２の導体と、
前記多数のトランジスタ・デバイスの各々の第３の端子を、信号が前記トランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第３のスイッチ・デバイスを通して、接続する１つまたは複数の第３の導体と、
前記１つまたは複数の第１のスイッチ・デバイス、前記１つまたは複数の第２のスイッチ・デバイスおよび前記１つまたは複数の第３のスイッチ・デバイスの活動化を同時に制御して、予め決められた時間に予め決められた継続時間の間、信号が各前記トランジスタ・デバイスの各それぞれの前記第１、第２および第３の端子に伝わることを可能にする信号を生成するために前記ウェーハ内に構成された制御回路であって、前記信号が前記多数のトランジスタ・デバイスの各々にストレスを加える構成を実現するものである制御回路と、
前記多数のトランジスタ・デバイスの特定の１つを選ぶためのさらに他の局所信号を予め決められた時間に生成し、さらに、特性データを得るための１つまたは複数の条件に合わせて、選ばれたトランジスタ・デバイスを局所的に構成することを、印加された信号によって可能にするように構成された前記制御回路と、を備え、
前記制御回路が、前記多数のうちの残りの前記トランジスタ・デバイスに同時にストレスを加えながら、前記選ばれたトランジスタ・デバイスの特性データを収集することを可能にするように構成されている試験装置。
【請求項２】
前記ウェーハ内に構成された前記制御回路が、
前記１つまたは複数の第１のスイッチ・デバイス、前記１つまたは複数の第２のスイッチ・デバイスおよび前記１つまたは複数の第３のスイッチ・デバイスの前記活動化を制御して、予め決められた時間に予め決められた継続時間の間、信号が、選ばれたトランジスタ・デバイスの各それぞれの前記第１、第２および第３の端子に伝わることを可能にする制御信号に応答する、前記多数のトランジスタ・デバイスの各々に対応して形成されたスイッチ構成回路を含む、請求項１に記載の試験装置。
【請求項３】
前記ウェーハ内に構成された前記制御回路が、
複数のディジタル制御信号を受け取って、前記多数のトランジスタ・デバイスの特定の１つを選ぶための前記さらに他の局所信号を生成する回路をさらに含む、請求項２に記載の試験装置。
【請求項４】
前記多数のトランジスタ・デバイスの特定の１つを選ぶための前記さらに他の局所信号が、選ばれたトランジスタ・デバイスの前記１つまたは複数の第１のスイッチ・デバイス、前記１つまたは複数の第２のスイッチ・デバイスおよび前記１つまたは複数の第３のスイッチ・デバイスの前記活動化を制御するために、関連したスイッチ構成回路に入力される、請求項３に記載の試験装置。
【請求項５】
データを格納するためのメモリ記憶デバイスと、
測定動作モード中に、選ばれた前記トランジスタ・デバイスの端子の信号の値を感知するための回路手段と、をさらに備え、感知した前記信号の値が記憶のために前記メモリ記憶デバイスに出力される、請求項３に記載の試験装置。
【請求項６】
前記多数のトランジスタ・デバイスの各々が、前記第１、第２および第３の端子を持つＭＯＳＦＥＴデバイスであり、多数のトランジスタ・デバイスの前記特性が前記ＭＯＳＦＥＴデバイスの閾値電圧ＶＴを含めて試験される、請求項３に記載の試験装置。
【請求項７】
前記ディジタル制御信号を受け取る前記回路が、スキャン・チェーンを形成し、それによって複数のトランジスタ・デバイスが並列にストレス条件の状態で保たれ、前記スキャン・チェーンが、生成されたさらに他の局所信号に従って選ばれた個々のトランジスタ・デバイスの順次のリラクゼーションと試験を可能にし、前記選ばれた１つのトランジスタ・デバイスが、残りのトランジスタ・デバイスがストレス条件に保たれている状態で、個々に試験され、さらに、前記試験が感知信号出力値をもたらす、請求項３に記載の試験装置。
【請求項８】
前記スキャン・チェーンを形成した回路が、さらに、生成されたさらに他の局所信号に従って、前記多数のトランジスタ・デバイスを一度に１つずつ連続して試験することを可能にし、前記感知信号出力値の各々が、後の統計解析のためにメモリ記憶デバイスに記録される、請求項７に記載の試験装置。
【請求項９】
前記ストレスの印加中に前記複数のトランジスタ・デバイスに温度バイアスを加えるヒータ・デバイスをさらに備える、請求項１に記載の試験装置。
【請求項１０】
記録した前記感知信号出力値が、前記複数のトランジスタ・デバイスについて負バイアス温度不安定性（ＮＢＴＩ）の統計解析を可能にする、請求項９に記載の試験装置。
【請求項１１】
半導体ウェーハ内に形成された複数のデバイスをストレス試験する方法であって、
１つまたは複数のスイッチ・デバイスの並列接続を前記半導体ウェーハ内に形成するステップであって、１つまたは複数のスイッチ・デバイスの各並列接続が、前記複数のデバイスの各デバイスの構造と接続されて、信号が前記デバイスの構造に伝えられるのを許すか妨げるものである、当該ステップと、
前記並列接続の選ばれた複数のスイッチを、関連した選ばれた複数のデバイスの各々のその接続された構造にストレス信号を同時に予め決められた時間の間ずっと加えることを可能にするように、構成するステップと、
他の前記選ばれた複数のデバイスが引き続き前記ストレス信号を加えられている間に、前記選ばれた複数のデバイスの第１のデバイスに関連したスイッチ・デバイスを切り換えて前記ストレス信号の印加を除去するステップであって、前記印加したストレスの前記除去が前記第１のデバイスのリラクゼーション状態を引き起こす、当該ステップと、
前記デバイスのリラクゼーション中または後の予め決められた時間に前記第１のデバイスの構造から測定信号を得るステップと、
前記第１のデバイスをストレス信号の印加に再び構成するステップと、
他の前記選ばれた複数のデバイスが引き続き前記ストレス信号を加えられている間に、前記選ばれた複数のデバイスの第２のデバイスに関連したスイッチを切り換えて前記ストレス信号の印加を除去するステップであって、前記印加したストレスの前記除去が前記第２のデバイスのリラクゼーション状態を引き起こす、当該ステップと、
試験されるべき前記複数のデバイスの次に続くデバイスを選ぶステップ、他の前記選ばれた複数のデバイスが引き続き前記ストレス信号を加えられている間に、前記次に続くデバイスのストレス信号の除去のためにその続くスイッチ・デバイスを切り換えるステップ、前記次に続くデバイスから前記予め決められた時間の前記測定を得るステップ、および、後で前記ストレス信号を前記次に続くデバイスに再び加えるステップの使用を繰り返すステップと、を含み、
半導体ウェーハ内に形成された前記複数のデバイスが、並列にストレスを加えられ、さらに、現在試験されない残りの前記複数のデバイスに引き続きストレス信号を加えることを可能にしながら、選ばれたデバイスの個々の試験測定を連続して得るように制御される方法。
【請求項１２】
前記第１のデバイスおよび次に続くデバイスの構造からの前記得られた測定信号の値をメモリ記憶デバイスに記録するステップと、
前記第１のデバイスおよび次に続くデバイスの構造から得られた、メモリ記憶デバイス中の記録された前記測定信号を統計解析のために処理するステップと、をさらに含む、請求項１１に記載の方法。
【請求項１３】
試験されるべき前記複数のデバイスの並列に前記ストレスを起動するための信号を前記半導体ウェーハ内のスイッチ構成回路で受け取るステップであって、前記スイッチ構成回路が前記受け取られた信号に応答して、各前記複数のデバイスの前記１つまたは複数のスイッチ・デバイスを活動化するための制御信号を生成するものである、当該ステップと、
前記活動化された１つまたは複数のスイッチ・デバイスを通して、予め決められた時間に予め決められた継続時間の間、試験されるべき各前記複数のデバイスの前記構造にストレス信号を加えるステップと、をさらに含む、請求項１２に記載の方法。
【請求項１４】
試験されるべき各前記複数のデバイスがトランジスタ・デバイスを備え、トランジスタ・デバイスの前記構造が第１、第２または第３のトランジスタ・デバイス端子を備え、さらに、１つまたは複数のスイッチ・デバイスの前記並列接続が、
信号が前記第１のトランジスタ・デバイス端子に伝えられるのを許すか妨げる１つまたは複数の第１のスイッチ・デバイス、信号が前記第２のトランジスタ・デバイス端子に伝えられるのを許すか妨げる１つまたは複数の第２のスイッチ・デバイス、および信号が前記第３のトランジスタ・デバイス端子に伝えられるのを許すか妨げる１つまたは複数の第３のスイッチ・デバイス、を備え、
前記半導体ウェーハ内の個々のスイッチ構成回路が、試験される多数の前記トランジスタ・デバイスの各々に対応して形成され、さらに、前記１つまたは複数の第１のスイッチ・デバイス、前記１つまたは複数の第２のスイッチ・デバイスおよび前記１つまたは複数の第３のスイッチ・デバイスの前記活動化を制御して、前記予め決められた時間に予め決められた継続時間の間、信号が、選ばれたトランジスタ・デバイスの各それぞれの前記第１、第２および第３の端子に伝わることを可能にする信号に応答する、請求項１３に記載の方法。
【請求項１５】
複数のディジタル制御信号を前記ウェーハ内のスキャン・チェーン回路で受け取り、応答して、予め決められた時間に、多数の前記トランジスタ・デバイスの特定の１つを選ぶときに使用するさらに他の局所信号を生成するステップをさらに含み、
対応する個々のスイッチ構成回路が、前記さらに他の局所選択信号および前記活動化するための制御信号に応答して、前記複数のうちの選ばれたトランジスタ・デバイスを個々の試験測定を得るために局所的に構成し、一方で、残りの選ばれないトランジスタ・デバイスが依然として並列に前記ストレスの状態のままであるようにする、請求項１４に記載の方法。
【請求項１６】
前記複数のトランジスタ・デバイスの各々が、前記第１、第２および第３の端子を持つＭＯＳＦＥＴデバイスであり、多数のトランジスタ・デバイスの特性が、前記ＭＯＳＦＥＴデバイスの閾値電圧ＶＴを含めて試験される、請求項１５に記載の方法。
【請求項１７】
複数のトランジスタ・デバイスに並列にストレスを加えるステップと、
一度に１つの個々のトランジスタ・デバイスを選び、さらに、残りのトランジスタ・デバイスがストレス条件に保たれている状態で前記個々のトランジスタ・デバイスを試験するステップであって、前記試験がトランジスタ・デバイス端子の信号出力値を感知することを含むステップと、を含む、請求項１５に記載の方法。
【請求項１８】
前記スキャン・チェーン回路によって、多数の前記トランジスタ・デバイスを一度に１つずつ連続して試験することを可能にするステップと、
感知した前記信号出力値を統計解析のために前記メモリ記憶デバイスに記録するステップと、をさらに含む、請求項１７に記載の方法。
【請求項１９】
前記ストレス信号の印加中に前記複数のトランジスタ・デバイスに温度バイアスを加えるステップをさらに含む、請求項１１に記載の方法。
【請求項２０】
前記複数の被試験デバイスの記録された感知した前記信号出力値が、負バイアス温度不安定性（ＮＢＴＩ）について統計的に解析される、請求項１９に記載の方法。
【請求項２１】
半導体ウェーハ・レベル試験デバイスであって、
多数のデバイスの並列試験をサポートするように構成された個々のスイッチ・マトリックスのアレイであって、前記アレイの各スイッチ・マトリックスは、前記多数のデバイスの個々のデバイスに対応し、
１つまたは複数のスイッチ・デバイスの並列接続を備え、１つまたは複数のスイッチ・デバイスの各並列接続は、前記多数のデバイスの各それぞれのデバイスの構造に接続されて、信号が前記デバイスの構造に伝えられるのを許すか妨げるものであるアレイと、
ストレス、リラックス、または測定条件の１つに従って前記多数のデバイスの各々を構成するために各個々のスイッチ・マトリックス・アレイに結合された回路手段と、を備え、
前記回路手段は、前記並列接続の１つまたは複数のスイッチ・デバイスの少なくとも１つを活動化して前記多数のデバイスを前記ストレスの条件に入れるストレス信号の印加を可能にする第１の組の信号に応答し、さらに、前記回路手段は、前記リラックスまたは測定条件を適用するために単一の個々のデバイスをさらに活動化する局所選択信号を生成する第２の組の信号に応答するものであり、
半導体ウェーハ内に形成された前記多数のデバイスは、並列にストレスを加えられ、さらに、現在試験測定されない残りのデバイスに引き続きストレス信号を加えることを可能にしながら、選ばれたデバイスの個々の試験測定を連続して得るように制御される、半導体ウェーハ・レベル試験デバイス。
【請求項１】
半導体ウェーハ内に形成された多数のトランジスタ・デバイスの特性を試験するための試験装置であって、
前記多数のトランジスタ・デバイスの各々の第１の端子を、信号が前記トランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第１のスイッチ・デバイスを通して、接続する１つまたは複数の第１の導体と、
前記多数のトランジスタ・デバイスの各々の第２の端子を、信号が前記トランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第２のスイッチ・デバイスを通して、接続する１つまたは複数の第２の導体と、
前記多数のトランジスタ・デバイスの各々の第３の端子を、信号が前記トランジスタの端子に伝えられるのを許すか妨げる１つまたは複数の第３のスイッチ・デバイスを通して、接続する１つまたは複数の第３の導体と、
前記１つまたは複数の第１のスイッチ・デバイス、前記１つまたは複数の第２のスイッチ・デバイスおよび前記１つまたは複数の第３のスイッチ・デバイスの活動化を同時に制御して、予め決められた時間に予め決められた継続時間の間、信号が各前記トランジスタ・デバイスの各それぞれの前記第１、第２および第３の端子に伝わることを可能にする信号を生成するために前記ウェーハ内に構成された制御回路であって、前記信号が前記多数のトランジスタ・デバイスの各々にストレスを加える構成を実現するものである制御回路と、
前記多数のトランジスタ・デバイスの特定の１つを選ぶためのさらに他の局所信号を予め決められた時間に生成し、さらに、特性データを得るための１つまたは複数の条件に合わせて、選ばれたトランジスタ・デバイスを局所的に構成することを、印加された信号によって可能にするように構成された前記制御回路と、を備え、
前記制御回路が、前記多数のうちの残りの前記トランジスタ・デバイスに同時にストレスを加えながら、前記選ばれたトランジスタ・デバイスの特性データを収集することを可能にするように構成されている試験装置。
【請求項２】
前記ウェーハ内に構成された前記制御回路が、
前記１つまたは複数の第１のスイッチ・デバイス、前記１つまたは複数の第２のスイッチ・デバイスおよび前記１つまたは複数の第３のスイッチ・デバイスの前記活動化を制御して、予め決められた時間に予め決められた継続時間の間、信号が、選ばれたトランジスタ・デバイスの各それぞれの前記第１、第２および第３の端子に伝わることを可能にする制御信号に応答する、前記多数のトランジスタ・デバイスの各々に対応して形成されたスイッチ構成回路を含む、請求項１に記載の試験装置。
【請求項３】
前記ウェーハ内に構成された前記制御回路が、
複数のディジタル制御信号を受け取って、前記多数のトランジスタ・デバイスの特定の１つを選ぶための前記さらに他の局所信号を生成する回路をさらに含む、請求項２に記載の試験装置。
【請求項４】
前記多数のトランジスタ・デバイスの特定の１つを選ぶための前記さらに他の局所信号が、選ばれたトランジスタ・デバイスの前記１つまたは複数の第１のスイッチ・デバイス、前記１つまたは複数の第２のスイッチ・デバイスおよび前記１つまたは複数の第３のスイッチ・デバイスの前記活動化を制御するために、関連したスイッチ構成回路に入力される、請求項３に記載の試験装置。
【請求項５】
データを格納するためのメモリ記憶デバイスと、
測定動作モード中に、選ばれた前記トランジスタ・デバイスの端子の信号の値を感知するための回路手段と、をさらに備え、感知した前記信号の値が記憶のために前記メモリ記憶デバイスに出力される、請求項３に記載の試験装置。
【請求項６】
前記多数のトランジスタ・デバイスの各々が、前記第１、第２および第３の端子を持つＭＯＳＦＥＴデバイスであり、多数のトランジスタ・デバイスの前記特性が前記ＭＯＳＦＥＴデバイスの閾値電圧ＶＴを含めて試験される、請求項３に記載の試験装置。
【請求項７】
前記ディジタル制御信号を受け取る前記回路が、スキャン・チェーンを形成し、それによって複数のトランジスタ・デバイスが並列にストレス条件の状態で保たれ、前記スキャン・チェーンが、生成されたさらに他の局所信号に従って選ばれた個々のトランジスタ・デバイスの順次のリラクゼーションと試験を可能にし、前記選ばれた１つのトランジスタ・デバイスが、残りのトランジスタ・デバイスがストレス条件に保たれている状態で、個々に試験され、さらに、前記試験が感知信号出力値をもたらす、請求項３に記載の試験装置。
【請求項８】
前記スキャン・チェーンを形成した回路が、さらに、生成されたさらに他の局所信号に従って、前記多数のトランジスタ・デバイスを一度に１つずつ連続して試験することを可能にし、前記感知信号出力値の各々が、後の統計解析のためにメモリ記憶デバイスに記録される、請求項７に記載の試験装置。
【請求項９】
前記ストレスの印加中に前記複数のトランジスタ・デバイスに温度バイアスを加えるヒータ・デバイスをさらに備える、請求項１に記載の試験装置。
【請求項１０】
記録した前記感知信号出力値が、前記複数のトランジスタ・デバイスについて負バイアス温度不安定性（ＮＢＴＩ）の統計解析を可能にする、請求項９に記載の試験装置。
【請求項１１】
半導体ウェーハ内に形成された複数のデバイスをストレス試験する方法であって、
１つまたは複数のスイッチ・デバイスの並列接続を前記半導体ウェーハ内に形成するステップであって、１つまたは複数のスイッチ・デバイスの各並列接続が、前記複数のデバイスの各デバイスの構造と接続されて、信号が前記デバイスの構造に伝えられるのを許すか妨げるものである、当該ステップと、
前記並列接続の選ばれた複数のスイッチを、関連した選ばれた複数のデバイスの各々のその接続された構造にストレス信号を同時に予め決められた時間の間ずっと加えることを可能にするように、構成するステップと、
他の前記選ばれた複数のデバイスが引き続き前記ストレス信号を加えられている間に、前記選ばれた複数のデバイスの第１のデバイスに関連したスイッチ・デバイスを切り換えて前記ストレス信号の印加を除去するステップであって、前記印加したストレスの前記除去が前記第１のデバイスのリラクゼーション状態を引き起こす、当該ステップと、
前記デバイスのリラクゼーション中または後の予め決められた時間に前記第１のデバイスの構造から測定信号を得るステップと、
前記第１のデバイスをストレス信号の印加に再び構成するステップと、
他の前記選ばれた複数のデバイスが引き続き前記ストレス信号を加えられている間に、前記選ばれた複数のデバイスの第２のデバイスに関連したスイッチを切り換えて前記ストレス信号の印加を除去するステップであって、前記印加したストレスの前記除去が前記第２のデバイスのリラクゼーション状態を引き起こす、当該ステップと、
試験されるべき前記複数のデバイスの次に続くデバイスを選ぶステップ、他の前記選ばれた複数のデバイスが引き続き前記ストレス信号を加えられている間に、前記次に続くデバイスのストレス信号の除去のためにその続くスイッチ・デバイスを切り換えるステップ、前記次に続くデバイスから前記予め決められた時間の前記測定を得るステップ、および、後で前記ストレス信号を前記次に続くデバイスに再び加えるステップの使用を繰り返すステップと、を含み、
半導体ウェーハ内に形成された前記複数のデバイスが、並列にストレスを加えられ、さらに、現在試験されない残りの前記複数のデバイスに引き続きストレス信号を加えることを可能にしながら、選ばれたデバイスの個々の試験測定を連続して得るように制御される方法。
【請求項１２】
前記第１のデバイスおよび次に続くデバイスの構造からの前記得られた測定信号の値をメモリ記憶デバイスに記録するステップと、
前記第１のデバイスおよび次に続くデバイスの構造から得られた、メモリ記憶デバイス中の記録された前記測定信号を統計解析のために処理するステップと、をさらに含む、請求項１１に記載の方法。
【請求項１３】
試験されるべき前記複数のデバイスの並列に前記ストレスを起動するための信号を前記半導体ウェーハ内のスイッチ構成回路で受け取るステップであって、前記スイッチ構成回路が前記受け取られた信号に応答して、各前記複数のデバイスの前記１つまたは複数のスイッチ・デバイスを活動化するための制御信号を生成するものである、当該ステップと、
前記活動化された１つまたは複数のスイッチ・デバイスを通して、予め決められた時間に予め決められた継続時間の間、試験されるべき各前記複数のデバイスの前記構造にストレス信号を加えるステップと、をさらに含む、請求項１２に記載の方法。
【請求項１４】
試験されるべき各前記複数のデバイスがトランジスタ・デバイスを備え、トランジスタ・デバイスの前記構造が第１、第２または第３のトランジスタ・デバイス端子を備え、さらに、１つまたは複数のスイッチ・デバイスの前記並列接続が、
信号が前記第１のトランジスタ・デバイス端子に伝えられるのを許すか妨げる１つまたは複数の第１のスイッチ・デバイス、信号が前記第２のトランジスタ・デバイス端子に伝えられるのを許すか妨げる１つまたは複数の第２のスイッチ・デバイス、および信号が前記第３のトランジスタ・デバイス端子に伝えられるのを許すか妨げる１つまたは複数の第３のスイッチ・デバイス、を備え、
前記半導体ウェーハ内の個々のスイッチ構成回路が、試験される多数の前記トランジスタ・デバイスの各々に対応して形成され、さらに、前記１つまたは複数の第１のスイッチ・デバイス、前記１つまたは複数の第２のスイッチ・デバイスおよび前記１つまたは複数の第３のスイッチ・デバイスの前記活動化を制御して、前記予め決められた時間に予め決められた継続時間の間、信号が、選ばれたトランジスタ・デバイスの各それぞれの前記第１、第２および第３の端子に伝わることを可能にする信号に応答する、請求項１３に記載の方法。
【請求項１５】
複数のディジタル制御信号を前記ウェーハ内のスキャン・チェーン回路で受け取り、応答して、予め決められた時間に、多数の前記トランジスタ・デバイスの特定の１つを選ぶときに使用するさらに他の局所信号を生成するステップをさらに含み、
対応する個々のスイッチ構成回路が、前記さらに他の局所選択信号および前記活動化するための制御信号に応答して、前記複数のうちの選ばれたトランジスタ・デバイスを個々の試験測定を得るために局所的に構成し、一方で、残りの選ばれないトランジスタ・デバイスが依然として並列に前記ストレスの状態のままであるようにする、請求項１４に記載の方法。
【請求項１６】
前記複数のトランジスタ・デバイスの各々が、前記第１、第２および第３の端子を持つＭＯＳＦＥＴデバイスであり、多数のトランジスタ・デバイスの特性が、前記ＭＯＳＦＥＴデバイスの閾値電圧ＶＴを含めて試験される、請求項１５に記載の方法。
【請求項１７】
複数のトランジスタ・デバイスに並列にストレスを加えるステップと、
一度に１つの個々のトランジスタ・デバイスを選び、さらに、残りのトランジスタ・デバイスがストレス条件に保たれている状態で前記個々のトランジスタ・デバイスを試験するステップであって、前記試験がトランジスタ・デバイス端子の信号出力値を感知することを含むステップと、を含む、請求項１５に記載の方法。
【請求項１８】
前記スキャン・チェーン回路によって、多数の前記トランジスタ・デバイスを一度に１つずつ連続して試験することを可能にするステップと、
感知した前記信号出力値を統計解析のために前記メモリ記憶デバイスに記録するステップと、をさらに含む、請求項１７に記載の方法。
【請求項１９】
前記ストレス信号の印加中に前記複数のトランジスタ・デバイスに温度バイアスを加えるステップをさらに含む、請求項１１に記載の方法。
【請求項２０】
前記複数の被試験デバイスの記録された感知した前記信号出力値が、負バイアス温度不安定性（ＮＢＴＩ）について統計的に解析される、請求項１９に記載の方法。
【請求項２１】
半導体ウェーハ・レベル試験デバイスであって、
多数のデバイスの並列試験をサポートするように構成された個々のスイッチ・マトリックスのアレイであって、前記アレイの各スイッチ・マトリックスは、前記多数のデバイスの個々のデバイスに対応し、
１つまたは複数のスイッチ・デバイスの並列接続を備え、１つまたは複数のスイッチ・デバイスの各並列接続は、前記多数のデバイスの各それぞれのデバイスの構造に接続されて、信号が前記デバイスの構造に伝えられるのを許すか妨げるものであるアレイと、
ストレス、リラックス、または測定条件の１つに従って前記多数のデバイスの各々を構成するために各個々のスイッチ・マトリックス・アレイに結合された回路手段と、を備え、
前記回路手段は、前記並列接続の１つまたは複数のスイッチ・デバイスの少なくとも１つを活動化して前記多数のデバイスを前記ストレスの条件に入れるストレス信号の印加を可能にする第１の組の信号に応答し、さらに、前記回路手段は、前記リラックスまたは測定条件を適用するために単一の個々のデバイスをさらに活動化する局所選択信号を生成する第２の組の信号に応答するものであり、
半導体ウェーハ内に形成された前記多数のデバイスは、並列にストレスを加えられ、さらに、現在試験測定されない残りのデバイスに引き続きストレス信号を加えることを可能にしながら、選ばれたデバイスの個々の試験測定を連続して得るように制御される、半導体ウェーハ・レベル試験デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１０−２８７８９１（Ｐ２０１０−２８７８９１Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２０１０−１２９５３８（Ｐ２０１０−１２９５３８）
【出願日】平成２２年６月７日（２０１０．６．７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＪＡＶＡ
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２２年６月７日（２０１０．６．７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＪＡＶＡ
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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