論理シミュレーション装置および論理シミュレーション方法
【課題】トランスポートモデルを用いた論理シミュレータにおいて、スパイクの影響を論理動作の結果から確認できるようにする。
【解決手段】この論理シミュレーション装置では、２つの標準遅延フォーマット（ＳＤＦ）ファイルを用いて論理シミュレーションを実行し、その結果を比較することにより、スパイクが被シミュレーション回路に及ぼす影響を確認することができる。一方のＳＤＦファイルは、被シミュレーション回路を構成する論理ゲートと配線の理想的な遅延時間情報を記述したものである。そして、他方のＳＤＦファイルは、論理ゲートの立ち上がりおよび立ち下がりの遅延時間が、互いに同一の値に設定されており、配線の立ち上がりおよび立ち下がりの遅延時間が、互いに同一の値に設定されている。すなわち、スパイクのパルス幅が変化したり、スパイク自体が消滅したりしないように設定されている。
【解決手段】この論理シミュレーション装置では、２つの標準遅延フォーマット（ＳＤＦ）ファイルを用いて論理シミュレーションを実行し、その結果を比較することにより、スパイクが被シミュレーション回路に及ぼす影響を確認することができる。一方のＳＤＦファイルは、被シミュレーション回路を構成する論理ゲートと配線の理想的な遅延時間情報を記述したものである。そして、他方のＳＤＦファイルは、論理ゲートの立ち上がりおよび立ち下がりの遅延時間が、互いに同一の値に設定されており、配線の立ち上がりおよび立ち下がりの遅延時間が、互いに同一の値に設定されている。すなわち、スパイクのパルス幅が変化したり、スパイク自体が消滅したりしないように設定されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路の動作を検証する際に用いられる論理シミュレーション装置および論理シミュレーション方法に関する。
【背景技術】
【０００２】
コンピュータ装置が広く普及し、また、ソフトウェア技術が進歩することによって、コンピュータ装置を用いたＣＡＤ装置が、半導体集積回路等に組み込む論理回路設計に用いられるようになっている。また、このような論理回路設計用ＣＡＤ装置にて設計された論理回路を、コンピュータ装置上で模擬的に動作させるという論理シミュレータも広く用いられるようになっている。この論理シミュレータは、設計された論理回路の配線の長さを種々の条件下で仮配線長として求め、対象となる論理回路中の論理ゲートの論理演算をコンピュータ装置上で実行しながら、設計された論理回路を論理シミュレーションするというものである。この論理シミュレータは、入力情報として、論理ゲートおよびネットリストを含む論理回路データと、入力波形を含むテストデータと、回路を構成する論理ゲートおよび論理ゲート間の配線の遅延情報を含んだ標準遅延フォーマット（Standard Delay Format : SDF）ファイルとが少なくとも入力される。そして、応答波形データそのもの、もしくは応答波形データを文字列として出力する。
【０００３】
このような論理シミュレータにおいて、最近では、論理回路の誤動作の原因となる、いわゆるスパイクについての検討をも行えるようになっている。
【０００４】
このスパイクとは、設計対象となる論理ゲートのゲート遅延、すなわち、その論理ゲートへと信号が入力されてから、その出力の論理状態が変化するまでの遅延時間、よりも幅の短いパルスである。このようなスパイクが論理ゲートに入力されると、その論理ゲートの出力は全く変化しない。例えば、Ｌ状態の論理ゲートにおいて、Ｌ状態よりも電位レベルの高いＨ状態となるスパイクが、その論理ゲートのゲート遅延時間よりも短い時間だけ入力されても、その論理ゲートの出力は、Ｌ状態のままとなってしまう。
【０００５】
このようなスパイクが発生すると、伝播したスパイクによって論理回路に誤動作を生じさせてしまう恐れがある。このため、論理シミュレータにおいて、このようなスパイクを検出して、検出されたスパイクに関するメッセージを、スパイクメッセージと称して出力するもの等、種々のものがある。
【０００６】
例えば、特許文献１に示されるようなイナーシャルモデルを用いた論理シミュレータでは、論理シミュレーション中にスパイクが発生した場合、発生したスパイクを対象となる論理回路中へ伝播させず、スパイクの発生およびこれに関する情報を、例えばプリンタ等へと印字出力する。特許文献１には、前述のイナーシャルモデルを用いた論理シミュレータにおいて、スパイクメッセージを有効に活用してスパイクが論理回路に与える影響を出力する手段が提示されている。
【０００７】
一方、トランスポートモデルを用いた論理シミュレータでは、発生したスパイクをそのまま対象となる論理回路へ伝播させる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−２１２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランスポートモデルを用いた論理シミュレータにおいては、論理シミュレーション中にスパイクが発生した場合でもスパイクメッセージは出力されない。このため、論理シミュレータの利用者は、スパイクの発生およびその発生源を確認することが困難であり、論理回路の修正が難しいという問題がある。また、スパイクが論理ゲートおよび配線に入力された場合に、論理ゲートの出力側へ伝播することなく消滅してしまい、スパイクを考慮した論理シミュレーションができないという問題がある。
【００１０】
本発明は、上記問題点に鑑みてなされたものであり、トランスポートモデルを用いた論理シミュレータにおいて、スパイクの影響を論理動作の結果から確認できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１に記載の発明は、
論理回路の動作を検証する際に用いられる論理シミュレーション装置において、
被シミュレーション回路の回路接続情報を格納する論理接続情報格納手段と、
被シミュレーション回路に入力する入力波形情報を格納する入力波形格納手段と、
被シミュレーション回路を構成する論理ゲートおよび配線の理想的な標準遅延フォーマットである第１ＳＤＦファイルと、第１ＳＤＦファイルのうち、論理ゲートおよび配線に入力される波形の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とを所定の値に変更した第２ＳＤＦファイルと、を格納する標準遅延フォーマット格納手段と、
少なくとも、回路接続情報と、入力波形情報と、標準遅延フォーマットとを入力情報として論理シミュレーションを行う論理シミュレータと、
論理シミュレータから出力されたシミュレーション結果を格納するシミュレーション結果格納手段と、
論理シミュレータによって得られたシミュレーション結果に基づくデータを出力する表示手段と、
論理接続情報格納手段、入力波形格納手段および標準遅延フォーマット格納手段に格納されたデータを論理シミュレータに入力させて、論理シミュレータにシミュレーションの実行を指示し、論理シミュレータに対して、シミュレーション結果のシミュレーション結果格納手段への格納を指示し、シミュレーション結果格納手段に対して、シミュレーション結果をシミュレーション結果格納手段から読み出して表示手段への出力を指示する制御手段と、を備え、
第２ＳＤＦファイルは、論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されており、
配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されていることを特徴としている。
【００１２】
本発明によれば、標準遅延フォーマットとして、第２ＳＤＦファイルが論理シミュレータに入力されて、論理シミュレーションが実行される。第２ＳＤＦファイルは、被シミュレーション回路を構成する論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されている。且つ、配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されている。すなわち、被シミュレーション回路を構成する論理ゲートおよび配線に入力される波形の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間との差がゼロに設定されている。このため、標準遅延フォーマットとして、第２ＳＤＦファイルを用いた論理シミュレーションでは、スパイクのパルス幅が変化したり、スパイク自体が消滅したりすることなく、スパイクを被シミュレーション回路中に伝播させることができる。本発明では、論理ゲートおよび配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間は同一であればよく、その値は任意に設定できる。このため、論理ゲートおよび配線の両方の回路遅延の影響と、スパイクによる影響とを加味した応答波形を得ることができる。一方、第１ＳＤＦファイルは、被シミュレーション回路を構成する論理ゲートおよび配線の理想的な標準遅延フォーマットである。すなわち、被シミュレーション回路を構成する論理ゲートの物理的配置および配線の引き回しが決まれば、第１ＳＤＦファイルの記述内容は一意に決まる。第１ＳＤＦファイルを用いた論理シミュレーションでは、被シミュレーション回路中に発生したスパイク自体が消滅してしまい、被シミュレーション回路中を伝播しない。したがって、論理シミュレータにより出力される第１シミュレーション結果は、スパイクの影響を反映しない結果となる。
【００１３】
そして、第１シミュレーション結果と、第２シミュレーション結果とは、ともに、応答波形データあるいは応答波形データを文字列に変換した形で、表示手段に出力される。上記２つのシミュレーション結果の相違点は、スパイクの影響の有無によるものである。回路設計者は、出力された上記２つのシミュレーション結果を見比べることにより、スパイクが被シミュレーション回路に与える影響を確認することができる。
【００１４】
請求項２に記載のように、第１ＳＤＦファイルを用いて得られた第１シミュレーション結果および第２ＳＤＦファイルを用いて得られた第２シミュレーション結果の相違点を検出する相違点検出手段と、相違点検出手段により検出された相違点を、視覚的に強調処理を施す視覚化手段と、を備え、
表示手段は、相違点が検出された場合に、強調処理を施された第１シミュレーション結果または強調処理を施された第２シミュレーション結果を出力し、相違点が検出されない場合に、第１シミュレーション結果および第２シミュレーション結果を出力することが好ましい。
【００１５】
相違点検出手段は、例えばソフトウェア上で第１シミュレーション結果と第２シミュレーション結果との差分処理を行うことにより、その相違点を検出する。そして、視覚化手段は、相違点検出手段により検出された第１シミュレーション結果と第２シミュレーション結果との相違点（相違箇所）を、例えば色を付けるなどの可視化を施す。そして、可視化が施されたシミュレーション結果が表示手段に出力される。これにより、回路設計者は、スパイクの影響の有無によるシミュレーション結果の相違点を視覚的に確認することができる。したがって、回路設計者は、スパイクが被シミュレーション回路に与える影響の確認を、より効率的に行うことができる。
【００１６】
また、上記目的を達成するために、請求項３に記載の論理シミュレーション方法は、
入力情報として、少なくとも、被シミュレーション回路を規定した回路接続情報と、被シミュレーション回路への入力波形情報と、被シミュレーション回路を構成する論理ゲートおよび論理ゲート間の配線の遅延時間情報を記述した標準遅延フォーマットとを用いる論理シミュレーション方法であって、
標準遅延フォーマットとして、論理ゲートの理想的な遅延時間を記述した第１ＳＤＦファイルを論理シミュレータに入力して論理シミュレーションを行う第１論理シミュレーション工程と、
論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定され、配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定された第２ＳＤＦファイルを、論理シミュレータに入力して論理シミュレーションを行う第２論理シミュレーション工程と、
第１論理シミュレーション工程により得られた第１シミュレーション結果、および第２論理シミュレーション工程により得られた第２シミュレーション結果に基づくデータを外部出力装置に出力する表示工程と、を備えることを特徴としている。
【００１７】
請求項３に記載の発明の作用効果は、請求項１に記載の発明の作用効果と同じであるため、その記載を省略する。
【００１８】
また、請求項４に記載のように、第１シミュレーション結果と第２シミュレーション結果との相違点を検出する相違点検出工程と、相違点検出工程により検出された相違点を、視覚的に強調処理を施す視覚化工程と、を備え、
相違点が検出された場合に、表示工程において、強調処理を施された第１シミュレーション結果または強調処理を施された第２シミュレーション結果を出力し、相違点が検出されない場合に、表示工程において、第１シミュレーション結果および第２シミュレーション結果を出力することが好ましい。
【００１９】
請求項４に記載の発明の作用効果は、請求項２に記載の発明の作用効果と同じであるため、その記載を省略する。
【００２０】
また、請求項５に記載のように、第２ＳＤＦファイルにおいて、論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いにゼロとは異なる所定の値に設定され、配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、ともにゼロに設定されても良い。
【００２１】
これによれば、被シミュレーション回路を構成する論理ゲートおよび配線に入力される波形の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間との差の絶対値をゼロとすることができる。このため、論理ゲートおよび配線のいずれにおいてもスパイクを伝播させることができる。本発明では、配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間をゼロに設定している。これにより、配線による回路遅延の影響をなくすことができる。換言すれば、論理ゲートのみの回路遅延および被シミュレーション回路を伝播するスパイクの影響を第２シミュレーション結果に反映させることができる。したがって、回路設計者は、論理ゲートのみの回路遅延とスパイクとが被シミュレーション回路に与える影響を確認することができるため、スパイクが論理ゲートおよび配線のいずれで影響しているかの切り分けが容易となる。
【００２２】
また、請求項６に記載のように、第２ＳＤＦファイルにおいて、論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、ともにゼロに設定され、配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いにゼロとは異なる所定の値に設定されても良い。
【００２３】
これによれば、被シミュレーション回路を構成する論理ゲートおよび配線に入力される波形の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間との差の絶対値をゼロとすることができる。このため、論理ゲートおよび配線のいずれにおいてもスパイクを伝播させることができる。本発明では、論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間をゼロに設定している。これにより、論理ゲートによる回路遅延の影響をなくすことができる。換言すれば、配線のみの回路遅延および被シミュレーション回路を伝播するスパイクの影響を第２シミュレーション結果に反映させることができる。したがって、回路設計者は、配線のみの回路遅延とスパイクとが被シミュレーション回路に与える影響を確認することができるため、スパイクが論理ゲートおよび配線のいずれで影響しているかの切り分けが容易となる。
【図面の簡単な説明】
【００２４】
【図１】第１実施形態における論理シミュレーション装置の構成を示すブロック図である。
【図２】被シミュレーション回路を示す回路図である。
【図３】入力波形情報の印字例を示す図である。
【図４】第１ＳＤＦファイルの印字例を示す図である。
【図５】シミュレーション結果の印字例を示す図である。
【図６】相違点検出手段の概要を示す図である。
【図７】視覚化手段の概要を示す図である。
【図８】論理シミュレーション方法を示すフロー図である。
【図９】スパイクを含んだ入力波形の一例を示す図である。
【図１０】第１シミュレーション結果の波形の一例を示す図である。
【図１１】第２ＳＤＦファイルの印字例を示す図である。
【図１２】第２シミュレーション結果の波形の一例を示す図である。
【図１３】第１シミュレーション結果と、第２シミュレーション結果と、差分波形とを、同一の時間軸で描画した波形図である。
【図１４】視覚化手段により強調表示された第２シミュレーション結果を示す波形図である。
【図１５】第２実施形態における論理シミュレーション方法を示すフロー図である。
【図１６】第３実施形態における論理シミュレーション方法を示すフロー図である。
【００２５】
【図１７】第４実施形態における第２ＳＤＦファイルの印字例を示す図である。
【図１８】第５実施形態における第２ＳＤＦファイルの印字例を示す図である。
【図１９】その他の実施形態における第２ＳＤＦファイルの印字例を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００２７】
（第１実施形態）
最初に、図１〜図７を参照して、本実施形態に係る論理シミュレーション装置１０の構成について説明する。
【００２８】
論理シミュレーションは、論理シミュレータ１１により実行される。図１に示すように、論理シミュレータ１１には、入力側の手段として、少なくとも、論理接続情報格納手段１２と、入力波形格納手段１３と、標準遅延フォーマット格納手段１４と、が接続されている。
【００２９】
そして、出力側の手段として、少なくとも、シミュレーション結果格納手段１５が接続され、シミュレーション結果格納手段１５には、結果を出力するための表示手段１６が接続されている。また、シミュレーション結果格納手段１５と表示手段１６とは、相違点検出手段１７および視覚化手段１８を介しても接続されている。
【００３０】
そして、論理シミュレータ１１、シミュレーション結果格納手段１５、相違点検出手段１７および視覚化手段１８には、これらの動作を制御する制御手段１９が接続されている。
【００３１】
このように、論理シミュレーション装置１０は、ＣＰＵ、メモリ、外部出力装置およびそれらを接続するバスライン等で構成された周知の論理シミュレーションＣＡＤ装置として構成されており、論理シミュレータ１１、論理接続情報格納手段１２、入力波形格納手段１３、標準遅延フォーマット格納手段１４、シミュレーション結果格納手段１５、表示手段１６、相違点検出手段１７、視覚化手段１８および制御手段１９を備えている。
【００３２】
次に、各手段について、詳細を説明する。
【００３３】
論理接続情報格納手段１２には、論理シミュレーションの対象となる、例えば図２に示すような被シミュレーション回路２０の回路接続情報が格納される。回路接続情報には、被シミュレーション回路２０を構成する論理ゲートＵ１，Ｕ２，Ｕ３や、該論理ゲートＵ１，Ｕ２，Ｕ３間を接続する配線Ｎ１，Ｎ２のネットリストが含まれる。これらの情報は、論理接続情報格納手段１２から読み出されて、論理シミュレータ１１に入力される。
【００３４】
入力波形格納手段１３には、被シミュレーション回路２０に入力する信号の入力波形情報が格納される。入力波形情報には、入力する信号の波形の種類と、入力する時刻が記述されている。本実施形態では、例えば、図３（ａ）に示すように、ある時刻における入力波形の状態が時系列で記述された文字列形式の入力波形情報３０ａとして格納されている。なお、文字列形式の入力波形情報３０ａのＩＮ１およびＩＮ２の列に記述された「０」は、被シミュレーション回路の入力端子ＩＮ１，ＩＮ２にＬ状態を与える命令であり、「１」は、入力端子ＩＮ１，ＩＮ２にＨ状態を与える命令である。なお、回路設計者が入力波形情報の作成を行う際の負担を軽減するため、この文字列形式の入力波形情報３０ａは、図３（ｂ）に示すように、各時刻における状態が可視化されて、入力波形データ３０ｂとして視覚的に確認できるようになっている。
【００３５】
標準遅延フォーマット格納手段１４には、被シミュレーション回路２０を構成する論理ゲートＵ１，Ｕ２，Ｕ３と配線Ｎ１，Ｎ２毎に指定される信号伝播時の遅延時間情報が記述された標準遅延フォーマット（ＳＤＦ）ファイル４０が格納される。このＳＤＦファイル４０は、図４に示すように、波形の立ち上がりの遅延時間４１および立ち下がりの遅延時間４２がそれぞれ独立に設定されている。そして、この遅延時間情報は、標準遅延フォーマット格納手段１４から読み出されて論理シミュレータ１１に入力される。
【００３６】
シミュレーション結果格納手段１５には、論理シミュレータ１１から出力されたシミュレーション結果が格納される。シミュレーション結果は、図５（ａ）に示すように、入力波形情報と同様、文字列形式の応答波形情報５０ａとして格納されている。なお、回路設計者がシミュレーション結果を確認しやすいように、この文字列形式の応答波形情報５０ａは、図５（ｂ）に示すように、各時刻における状態が可視化されて、応答波形データ５０ｂとして視覚的に確認できるようになっている。
【００３７】
表示手段１６は、シミュレーション結果格納手段１５に格納されたシミュレーション結果を出力する。あるいは、後述する相違点検出手段１７により検出された２つのシミュレーション結果の相違点が、後述する視覚化手段１８により強調処理された結果を可視化して表示する。本実施形態において、表示手段１６は、図示しないが、ディスプレイなどの外部出力機器である。ただし、表示手段１６は、シミュレーション結果を可視化して出力できればよく、ディスプレイに限定されるものではない。
【００３８】
相違点検出手段１７は、図６に示すように、シミュレーション結果格納手段１５に格納された２つのシミュレーション結果、すなわち文字列形式の応答波形情報６０ａ，６１ａについて、差分処理を行うことにより、その差分データ６２ａから相違点６３を検出する。差分データ６２ａにおいて、その差分値がゼロ以外の値をとる場合に、その時刻において相違点６３があると判断される。なお、６０ａおよび６１ａは、そのどちらが第１シミュレーション結果あるいは第２シミュレーション結果であるかは限定されるものではない。
【００３９】
視覚化手段１８は、相違点検出手段１７により検出した相違点６３を強調処理して、表示手段１６に結果を送出する。強調処理は、例えば、図７に示すように、文字列形式の応答波形情報６０ａを可視化した応答波形データ６０ｂにおいて、相違点６３に該当する時刻の波形６４を着色して表示する処理である。なお、強調処理は、相違点６３に該当する時刻の波形６４を着色する例に限定されることはなく、例えば、太線で表示する等の別の方法で強調してもよい。また、応答波形データ６０ｂとして表示された波形を強調する例に限定されることはなく、文字列形式の応答波形情報６０ａの該当箇所を強調して文字列形式のまま表示してもよい。
【００４０】
制御手段１９は、論理シミュレータ１１に対して、論理接続情報格納手段１２、入力波形格納手段１３および標準遅延フォーマット格納手段１４から、格納されたデータを読み出して、論理シミュレータ１１に入力させる。そして、制御手段１９は、論理シミュレータ１１に対して、論理シミュレーションを実行するように指示する。また、この制御手段１９は、論理シミュレータ１１に対して、シミュレーション結果をシミュレーション結果格納手段１５に格納するように指示する。また、この制御手段１９は、シミュレーション結果格納手段１５に対して、シミュレーション結果をシミュレーション結果格納手段１５から読み出して表示手段１６に出力するように指示する。あるいは、相違点検出手段１７に対して、２つのシミュレーション結果の差分処理を実行するように指示する。また、制御手段１９は、視覚化手段１８に対して、相違点検出手段１７により検出した相違点６３を強調処理して、表示手段１６に結果を送出するように指示する。
【００４１】
次に、図８のフローを参照して、本実施形態に係る論理シミュレーション方法（処理）の手順について説明する。
【００４２】
まず、ステップＳ１で、回路設計者は、被シミュレーション回路２０の回路接続情報を論理接続情報格納手段１２に入力する。例えば、図２に示すような回路であれば、前述したように、回路接続情報には、被シミュレーション回路２０を構成する論理ゲートＵ１，Ｕ２，Ｕ３および、該論理ゲートＵ１，Ｕ２，Ｕ３間を接続する配線Ｎ１，Ｎ２のネットリストが含まれる。
【００４３】
次に、ステップＳ２で、回路設計者は、入力波形情報を入力波形情報格納手段１３に入力する。例えば、図９に示すような波形を、被シミュレーション回路の入力端子に入力する。なお、図９に示した波形は、スパイク９０，９１を含んでいる。
【００４４】
次に、ステップＳ３で、回路設計者は、被シミュレーション回路を構成する論理ゲートおよび、該論理ゲート間を接続する配線の理想的な遅延時間情報を記述した第１ＳＤＦファイルを標準遅延フォーマット格納手段１４に入力する。例えば、図４に示すようなＳＤＦファイル４０を、第１ＳＤＦファイルとして入力する。そして、ステップＳ４において、制御手段１９は、論理シミュレータ１１に対して、ステップＳ１〜Ｓ３で入力したデータを、各格納手段１２，１３，１４から読み出し、これらをもとに論理シミュレーションを実行するように指示する。そして、論理シミュレータ１１は、論理シミュレーションを実行する。また、論理シミュレータ１１は、制御手段１９の指示により、得られる第１シミュレーション結果１００を、例えば、図１０に示すような応答波形データとしてシミュレーション結果格納手段１５に格納する。ステップＳ３およびステップＳ４が、特許請求の範囲における請求項３に記載の第１論理シミュレーション工程に相当する。
【００４５】
次に、ステップＳ５で、回路設計者は、論理ゲートおよび配線に入力される波形の立ち上がりタイミングの遅延時間４１と、立ち下がりタイミングの遅延時間４２との差がゼロになるように設定した第２ＳＤＦファイルを、第１ＳＤＦファイルに代えて、標準遅延フォーマット格納手段１４に入力する。本実施形態では、例えば、図１１に示すようなＳＤＦファイル４３を第２ＳＤＦファイルとして入力する例を示す。この第２ＳＤＦファイルは、第１ＳＤＦファイルに対して、波形の立ち下がりタイミングの遅延時間４２を、立ち上がりタイミングの遅延時間４１の値と同一の値に変更している。このため、波形の立ち上がりタイミングの遅延時間４１と、立ち下がりタイミングの遅延時間４２との差によるスパイクの消滅を回避できる。そして、ステップＳ６において、制御手段１９は、論理シミュレータ１１に対して、ステップＳ１、Ｓ２およびＳ５で入力したデータをもとに論理シミュレーションを実行するように指示する。そして、論理シミュレータ１１は、論理シミュレーションを実行する。また、論理シミュレータ１１は、制御手段１９の指示により、得られる第２シミュレーション結果１２０を、例えば、図１２に示すような応答波形データとしてシミュレーション結果格納手段１５に格納する。ステップＳ５およびステップＳ６が、特許請求の範囲における請求項３に記載の第２論理シミュレーション工程に相当する。
【００４６】
次に、ステップＳ７において、制御手段１９は、第１シミュレーション結果１００と、第２シミュレーション結果１２０との相違点６３を検出するため、相違点検出手段１７に対して、第１シミュレーション結果１００と、第２シミュレーション結果１２０との差分処理を実行するように指示する。相違点検出手段１７は、上記２つのシミュレーション結果の差分を計算する。図１３は、第１シミュレーション結果１００と、第２シミュレーション結果１２０と、差分波形１３０とを、同一の時間軸で描画した図である。ここでは、視覚的に示すため、第１シミュレーション結果１００と、第２シミュレーション結果１２０との差分を差分波形１３０として示したが、これは、図６に示した差分データ６２ａに相当する文字列形式のデータを可視化したものである。
【００４７】
次に、ステップＳ８において、制御手段１９は、第１シミュレーション結果１００と、第２シミュレーション結果１２０との間に相違点が検出されたか否かを判定する。図１３に示すように、本実施形態では、時刻３４〜時刻３５および時刻３７〜時刻３８で相違点６３が検出される。なお、ステップＳ７およびＳ８が、特許請求の範囲における請求項４に記載の相違点検出工程に相当する。ステップＳ８において相違点ありと判定された場合には、ステップＳ９に進む。
【００４８】
ステップＳ９において、制御手段１９は、視覚化手段１８に対して、ステップＳ８で検出した相違点６３について、第１シミュレーション結果１００または第２シミュレーション結果１２０のうち、該当時刻の部分に強調処理を行うように指示する。本実施形態では、第２シミュレーション結果１２０に強調処理を施す例を示す。本実施形態では、前述のように、第１シミュレーション結果１００と第２シミュレーション結果１２０との相違点、すなわち、時刻３４〜時刻３５および時刻３７〜時刻３８で相違点６３が検出される。そして、図１４に示すように、相違点６３が検出された該当時刻である時刻３４〜時刻３５および時刻３７〜時刻３８（図１４中の太線部）において、描画される波形の線色が、相違点６３に該当しない箇所と異なる色に変更される。この強調処理された第２シミュレーション結果が表示手段１６に出力されて、論理シミュレーションを終了する。
【００４９】
このように、この論理シミュレーション方法によれば、第１シミュレーション結果１００と第２シミュレーション結果１２０との相違点を、被シミュレーション回路にスパイクを伝播させて得られた第２シミュレーション結果１２０に付加（強調）して表示することができる。したがって、第１シミュレーション結果１００および第２シミュレーション結果１２０のみが出力される場合、あるいは、後述するように、第１シミュレーション結果１００、第２シミュレーション結果１２０およびその差分波形１３０を出力させる場合に較べて、効率良く両者の相違点を確認することができる。
【００５０】
なお、本実施形態では、相違点６３が検出された該当時刻の波形の線色を、相違点６３に該当しない箇所と異なる色に変更する例を示したが、強調方法は、これに限定されるものではない。例えば、相違点６３が検出された該当時刻の波形の線幅を、相違点６３に該当しない箇所と異なる線幅としてもよい。なお、ステップＳ９が、特許請求の範囲における請求項４に記載の視覚化工程に相当する。
【００５１】
ステップＳ８において、第１シミュレーション結果１００と、第２シミュレーション結果１２０との間に相違点なしと判定された場合には、ステップＳ１０に進む。
【００５２】
ステップＳ１０において、制御手段１９は、シミュレーション結果格納手段１５に対して、第１シミュレーション結果１００および第２シミュレーション結果１２０を、シミュレーション結果格納手段１５から読み出して、文字列形式の応答波形情報あるいは応答波形データとして、表示手段１６に出力するように指示し、論理シミュレーションを終了する。
【００５３】
本実施形態における論理シミュレーション方法によれば、スパイクが被シミュレーション回路を伝播しない第１シミュレーション結果１００と、スパイクが被シミュレーション回路に影響を与えた第２シミュレーション結果１２０を、文字列形式の応答波形情報または応答波形データとして確認することができる。
【００５４】
（第２実施形態）
本実施形態では、図１５に示すように、第１実施形態に対して、視覚化手段１８を介さず（視覚化工程を経ず）、相違点検出手段１７により検出された２つのシミュレーション結果の相違点を表示手段１６に出力する例を示す。なお、論理シミュレーション装置１０の構成は、第１実施形態と同じ構成としてもよいし、視覚化手段１８を省略した構成としてもよい。
【００５５】
図１５を参照して、本実施形態に係る論理シミュレーション方法（処理）の手順について説明する。
【００５６】
ステップＳ１１〜Ｓ１８は、第１実施形態におけるステップＳ１〜Ｓ８と同じ処理であるため、詳細の記載を省略する。
【００５７】
ステップＳ１８において、第１シミュレーション結果１００と、第２シミュレーション結果１２０との間に相違点ありと判定された場合には、ステップＳ１９に進む。
【００５８】
ステップＳ１９で、制御手段１９は、ステップＳ１８で実行した差分処理の結果を表示手段１６に出力するように指示する。すなわち、図１３に示すように、第１シミュレーション結果１００と、第２シミュレーション結果１２０と、その差分波形１３０とを、文字列形式の応答波形情報あるいは応答波形データとして、表示手段１６に出力し、論理シミュレーションを終了する。これによれば、スパイクが被シミュレーション回路を伝播しない第１シミュレーション結果１００と、スパイクが被シミュレーション回路に影響を与えた第２シミュレーション結果１２０を、文字列形式の応答波形情報または応答波形データとして確認することができる。これに加えて、第１シミュレーション結果１００と第２シミュレーション結果１２０との差分波形１３０も出力できる。したがって、第１シミュレーション結果１００および第２シミュレーション結果１２０のみが出力される場合に較べて、効率良く両者の相違点を確認することができる。
【００５９】
ステップＳ１８において、第１シミュレーション結果１００と、第２シミュレーション結果１２０との間に相違点なしと判定された場合には、ステップＳ２０に進む。
【００６０】
ステップＳ２０は、第１実施形態におけるステップ１０と同様である。すなわち、ステップＳ２０において、制御手段１９は、シミュレーション結果格納手段１５に対して、第１シミュレーション結果１００および第２シミュレーション結果１２０を、シミュレーション結果格納手段１５から読み出して、文字列形式の応答波形情報あるいは応答波形データとして、表示手段１６に出力するように指示し、論理シミュレーションを終了する。
【００６１】
（第３実施形態）
本実施形態では、図１６に示すように、第２実施形態に対して、相違点検出工程および視覚化工程を経ず、シミュレーション結果を表示手段１６に出力する例を示す。なお、論理シミュレーション装置１０の構成は、第１実施形態および第２実施形態と同じ構成としてもよいし、相違点検出手段１７および視覚化手段１８を省略した構成としてもよい。
【００６２】
図１６を参照して、本実施形態に係る論理シミュレーション方法（処理）の手順について説明する。
【００６３】
ステップＳ２１〜Ｓ２６は、第１実施形態におけるステップＳ１〜Ｓ６と同じ処理であるため、詳細の記載を省略する。
【００６４】
本実施形態では、ステップＳ２４およびステップＳ２６の論理シミュレーションの実行により得られた第１シミュレーション結果１００と、第２シミュレーション結果１２０とを、相違点の検出を行わずに表示手段１６に出力する。すなわち、ステップＳ２７において、制御手段１９は、シミュレーション結果格納手段１５に対して、第１シミュレーション結果１００および第２シミュレーション結果１２０を、シミュレーション結果格納手段１５から読み出して、文字列形式の応答波形情報あるいは応答波形データとして、表示手段１６に出力するように指示し、論理シミュレーションを終了する。
【００６５】
この論理シミュレーション方法によれば、スパイクが被シミュレーション回路を伝播しない第１シミュレーション結果１００と、スパイクが被シミュレーション回路に影響を与えた第２シミュレーション結果１２０を、文字列形式の応答波形情報または応答波形データとして確認することができる。
【００６６】
（第４実施形態）
本実施形態では、図１７に示すようなＳＤＦファイル４４を、第２ＳＤＦファイルとして標準遅延フォーマット格納手段１４に入力する例を示す。この第２ＳＤＦファイルは、上記の各実施形態における第２ＳＤＦファイルに対して、配線に入力される波形の立ち上がりタイミングの遅延時間４１ａと、立ち下がりタイミングの遅延時間４２ａとが、ともにゼロに設定されている。波形の立ち上がりタイミングの遅延時間４１，４１ａと、立ち下がりタイミングの遅延時間４２，４２ａとの差は、ゼロであるため、上記の各実施形態と同様にスパイクの消滅を回避できる。さらに、配線の立ち上がりタイミングの遅延時間４１ａと、立ち下がりタイミングの遅延時間４２ａをゼロに設定しているため、配線による回路遅延の影響をなくすことができる。換言すれば、論理ゲートのみの回路遅延および被シミュレーション回路を伝播するスパイクの影響を第２シミュレーション結果１２０に反映させることができる。したがって、回路設計者は、論理ゲートのみの回路遅延とスパイクとが被シミュレーション回路に与える影響を確認することができるため、スパイクが論理ゲートおよび配線のいずれで影響しているかの切り分けが容易となる。
【００６７】
なお、第２ＳＤＦファイルの記述内容以外の、論理シミュレーション装置１０の構成および論理シミュレーションのフローは、上記の各実施形態と同様であるため、その記載を省略する。
【００６８】
（第５実施形態）
本実施形態では、図１８に示すようなＳＤＦファイル４５を、第２ＳＤＦファイルとして標準遅延フォーマット格納手段１４に入力する例を示す。この第２ＳＤＦファイルは、第１〜第３実施形態における第２ＳＤＦファイルに対して、論理ゲートに入力される波形の立ち上がりタイミングの遅延時間４１ｂと、立ち下がりタイミングの遅延時間４２ｂとが、ともにゼロに設定されている。波形の立ち上がりタイミングの遅延時間４１，４１ｂと、立ち下がりタイミングの遅延時間４２，４２ｂとの差は、ゼロであるため、上記の各実施形態と同様にスパイクの消滅を回避できる。さらに、論理ゲートの立ち上がりタイミングの遅延時間４１ｂと、立ち下がりタイミングの遅延時間４２ｂをゼロに設定しているため、論理ゲートによる回路遅延の影響をなくすことができる。換言すれば、配線のみの回路遅延および被シミュレーション回路を伝播するスパイクの影響を第２シミュレーション結果１２０に反映させることができる。したがって、回路設計者は、配線のみの回路遅延とスパイクとが被シミュレーション回路に与える影響を確認することができるため、スパイクが論理ゲートおよび配線のいずれで影響しているかの切り分けが容易となる。
【００６９】
なお、第２ＳＤＦファイルの記述内容以外の、論理シミュレーション装置１０の構成および論理シミュレーションのフローは、上記の各実施形態と同様であるため、その記載を省略する。
【００７０】
（その他の実施形態）
上記した各実施形態では、第２ＳＤＦファイル４３，４４，４５に記述された遅延時間４１，４２について、論理ゲートの遅延時間あるいは配線の遅延時間の設定をゼロとする場合を除き、波形の立ち下がりタイミングの遅延時間４２を、立ち上がりタイミングの遅延時間４１の値と同一の値に変更した例を示した。
【００７１】
これに対して、本実施形態では、波形の立ち下がりタイミングの遅延時間４２と、立ち上がりタイミングの遅延時間４１とを、任意の同一な値に変更した例を示す。例えば、図１９に示すような第２ＳＤＦファイル４６を用意する。この第２ＳＤＦファイル４６は、第１〜第３実施形態における第２ＳＤＦファイル（図１１）に対して、論理ゲートＵ１の遅延時間４１ｃ，４２ｃを２倍の値としている。このようなＳＤＦファイルを用いると、論理ゲートＵ１と、それ以外の論理ゲートおよび配線との遅延時間差を大きくすることができる。すわなち、該遅延時間差によって生じるスパイクを発生させやすくすることができる。これによって、より大きなスパイクマージンをもたせた論理回路設計を行うことができる。
【００７２】
なお、本実施形態では、図１９に示すようなＳＤＦファイルを例に挙げて、論理ゲートＵ１のみの遅延時間４１ｃ，４２ｃを２倍とした例を示したが、遅延時間４１，４２を変更する箇所は、論理ゲートはＵ１に限定されるものではない。遅延時間４１，４２を変更する箇所は、スパイクマージンの確認が必要な論理ゲートあるいは配線に対して、回路設計者が任意に決定することができる。また、設定する遅延時間に関しても、回路設計者が任意に設定することができる。
【符号の説明】
【００７３】
１０・・・論理シミュレーション装置
１１・・・論理シミュレータ
１２・・・論理接続情報格納手段
１３・・・入力波形格納手段
１４・・・標準遅延フォーマット格納手段
１５・・・シミュレーション結果格納手段
１６・・・表示手段
１７・・・相違点検出手段
１８・・・視覚化手段
【技術分野】
【０００１】
本発明は、論理回路の動作を検証する際に用いられる論理シミュレーション装置および論理シミュレーション方法に関する。
【背景技術】
【０００２】
コンピュータ装置が広く普及し、また、ソフトウェア技術が進歩することによって、コンピュータ装置を用いたＣＡＤ装置が、半導体集積回路等に組み込む論理回路設計に用いられるようになっている。また、このような論理回路設計用ＣＡＤ装置にて設計された論理回路を、コンピュータ装置上で模擬的に動作させるという論理シミュレータも広く用いられるようになっている。この論理シミュレータは、設計された論理回路の配線の長さを種々の条件下で仮配線長として求め、対象となる論理回路中の論理ゲートの論理演算をコンピュータ装置上で実行しながら、設計された論理回路を論理シミュレーションするというものである。この論理シミュレータは、入力情報として、論理ゲートおよびネットリストを含む論理回路データと、入力波形を含むテストデータと、回路を構成する論理ゲートおよび論理ゲート間の配線の遅延情報を含んだ標準遅延フォーマット（Standard Delay Format : SDF）ファイルとが少なくとも入力される。そして、応答波形データそのもの、もしくは応答波形データを文字列として出力する。
【０００３】
このような論理シミュレータにおいて、最近では、論理回路の誤動作の原因となる、いわゆるスパイクについての検討をも行えるようになっている。
【０００４】
このスパイクとは、設計対象となる論理ゲートのゲート遅延、すなわち、その論理ゲートへと信号が入力されてから、その出力の論理状態が変化するまでの遅延時間、よりも幅の短いパルスである。このようなスパイクが論理ゲートに入力されると、その論理ゲートの出力は全く変化しない。例えば、Ｌ状態の論理ゲートにおいて、Ｌ状態よりも電位レベルの高いＨ状態となるスパイクが、その論理ゲートのゲート遅延時間よりも短い時間だけ入力されても、その論理ゲートの出力は、Ｌ状態のままとなってしまう。
【０００５】
このようなスパイクが発生すると、伝播したスパイクによって論理回路に誤動作を生じさせてしまう恐れがある。このため、論理シミュレータにおいて、このようなスパイクを検出して、検出されたスパイクに関するメッセージを、スパイクメッセージと称して出力するもの等、種々のものがある。
【０００６】
例えば、特許文献１に示されるようなイナーシャルモデルを用いた論理シミュレータでは、論理シミュレーション中にスパイクが発生した場合、発生したスパイクを対象となる論理回路中へ伝播させず、スパイクの発生およびこれに関する情報を、例えばプリンタ等へと印字出力する。特許文献１には、前述のイナーシャルモデルを用いた論理シミュレータにおいて、スパイクメッセージを有効に活用してスパイクが論理回路に与える影響を出力する手段が提示されている。
【０００７】
一方、トランスポートモデルを用いた論理シミュレータでは、発生したスパイクをそのまま対象となる論理回路へ伝播させる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−２１２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランスポートモデルを用いた論理シミュレータにおいては、論理シミュレーション中にスパイクが発生した場合でもスパイクメッセージは出力されない。このため、論理シミュレータの利用者は、スパイクの発生およびその発生源を確認することが困難であり、論理回路の修正が難しいという問題がある。また、スパイクが論理ゲートおよび配線に入力された場合に、論理ゲートの出力側へ伝播することなく消滅してしまい、スパイクを考慮した論理シミュレーションができないという問題がある。
【００１０】
本発明は、上記問題点に鑑みてなされたものであり、トランスポートモデルを用いた論理シミュレータにおいて、スパイクの影響を論理動作の結果から確認できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１に記載の発明は、
論理回路の動作を検証する際に用いられる論理シミュレーション装置において、
被シミュレーション回路の回路接続情報を格納する論理接続情報格納手段と、
被シミュレーション回路に入力する入力波形情報を格納する入力波形格納手段と、
被シミュレーション回路を構成する論理ゲートおよび配線の理想的な標準遅延フォーマットである第１ＳＤＦファイルと、第１ＳＤＦファイルのうち、論理ゲートおよび配線に入力される波形の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とを所定の値に変更した第２ＳＤＦファイルと、を格納する標準遅延フォーマット格納手段と、
少なくとも、回路接続情報と、入力波形情報と、標準遅延フォーマットとを入力情報として論理シミュレーションを行う論理シミュレータと、
論理シミュレータから出力されたシミュレーション結果を格納するシミュレーション結果格納手段と、
論理シミュレータによって得られたシミュレーション結果に基づくデータを出力する表示手段と、
論理接続情報格納手段、入力波形格納手段および標準遅延フォーマット格納手段に格納されたデータを論理シミュレータに入力させて、論理シミュレータにシミュレーションの実行を指示し、論理シミュレータに対して、シミュレーション結果のシミュレーション結果格納手段への格納を指示し、シミュレーション結果格納手段に対して、シミュレーション結果をシミュレーション結果格納手段から読み出して表示手段への出力を指示する制御手段と、を備え、
第２ＳＤＦファイルは、論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されており、
配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されていることを特徴としている。
【００１２】
本発明によれば、標準遅延フォーマットとして、第２ＳＤＦファイルが論理シミュレータに入力されて、論理シミュレーションが実行される。第２ＳＤＦファイルは、被シミュレーション回路を構成する論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されている。且つ、配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されている。すなわち、被シミュレーション回路を構成する論理ゲートおよび配線に入力される波形の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間との差がゼロに設定されている。このため、標準遅延フォーマットとして、第２ＳＤＦファイルを用いた論理シミュレーションでは、スパイクのパルス幅が変化したり、スパイク自体が消滅したりすることなく、スパイクを被シミュレーション回路中に伝播させることができる。本発明では、論理ゲートおよび配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間は同一であればよく、その値は任意に設定できる。このため、論理ゲートおよび配線の両方の回路遅延の影響と、スパイクによる影響とを加味した応答波形を得ることができる。一方、第１ＳＤＦファイルは、被シミュレーション回路を構成する論理ゲートおよび配線の理想的な標準遅延フォーマットである。すなわち、被シミュレーション回路を構成する論理ゲートの物理的配置および配線の引き回しが決まれば、第１ＳＤＦファイルの記述内容は一意に決まる。第１ＳＤＦファイルを用いた論理シミュレーションでは、被シミュレーション回路中に発生したスパイク自体が消滅してしまい、被シミュレーション回路中を伝播しない。したがって、論理シミュレータにより出力される第１シミュレーション結果は、スパイクの影響を反映しない結果となる。
【００１３】
そして、第１シミュレーション結果と、第２シミュレーション結果とは、ともに、応答波形データあるいは応答波形データを文字列に変換した形で、表示手段に出力される。上記２つのシミュレーション結果の相違点は、スパイクの影響の有無によるものである。回路設計者は、出力された上記２つのシミュレーション結果を見比べることにより、スパイクが被シミュレーション回路に与える影響を確認することができる。
【００１４】
請求項２に記載のように、第１ＳＤＦファイルを用いて得られた第１シミュレーション結果および第２ＳＤＦファイルを用いて得られた第２シミュレーション結果の相違点を検出する相違点検出手段と、相違点検出手段により検出された相違点を、視覚的に強調処理を施す視覚化手段と、を備え、
表示手段は、相違点が検出された場合に、強調処理を施された第１シミュレーション結果または強調処理を施された第２シミュレーション結果を出力し、相違点が検出されない場合に、第１シミュレーション結果および第２シミュレーション結果を出力することが好ましい。
【００１５】
相違点検出手段は、例えばソフトウェア上で第１シミュレーション結果と第２シミュレーション結果との差分処理を行うことにより、その相違点を検出する。そして、視覚化手段は、相違点検出手段により検出された第１シミュレーション結果と第２シミュレーション結果との相違点（相違箇所）を、例えば色を付けるなどの可視化を施す。そして、可視化が施されたシミュレーション結果が表示手段に出力される。これにより、回路設計者は、スパイクの影響の有無によるシミュレーション結果の相違点を視覚的に確認することができる。したがって、回路設計者は、スパイクが被シミュレーション回路に与える影響の確認を、より効率的に行うことができる。
【００１６】
また、上記目的を達成するために、請求項３に記載の論理シミュレーション方法は、
入力情報として、少なくとも、被シミュレーション回路を規定した回路接続情報と、被シミュレーション回路への入力波形情報と、被シミュレーション回路を構成する論理ゲートおよび論理ゲート間の配線の遅延時間情報を記述した標準遅延フォーマットとを用いる論理シミュレーション方法であって、
標準遅延フォーマットとして、論理ゲートの理想的な遅延時間を記述した第１ＳＤＦファイルを論理シミュレータに入力して論理シミュレーションを行う第１論理シミュレーション工程と、
論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定され、配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いに同一の値に設定された第２ＳＤＦファイルを、論理シミュレータに入力して論理シミュレーションを行う第２論理シミュレーション工程と、
第１論理シミュレーション工程により得られた第１シミュレーション結果、および第２論理シミュレーション工程により得られた第２シミュレーション結果に基づくデータを外部出力装置に出力する表示工程と、を備えることを特徴としている。
【００１７】
請求項３に記載の発明の作用効果は、請求項１に記載の発明の作用効果と同じであるため、その記載を省略する。
【００１８】
また、請求項４に記載のように、第１シミュレーション結果と第２シミュレーション結果との相違点を検出する相違点検出工程と、相違点検出工程により検出された相違点を、視覚的に強調処理を施す視覚化工程と、を備え、
相違点が検出された場合に、表示工程において、強調処理を施された第１シミュレーション結果または強調処理を施された第２シミュレーション結果を出力し、相違点が検出されない場合に、表示工程において、第１シミュレーション結果および第２シミュレーション結果を出力することが好ましい。
【００１９】
請求項４に記載の発明の作用効果は、請求項２に記載の発明の作用効果と同じであるため、その記載を省略する。
【００２０】
また、請求項５に記載のように、第２ＳＤＦファイルにおいて、論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いにゼロとは異なる所定の値に設定され、配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、ともにゼロに設定されても良い。
【００２１】
これによれば、被シミュレーション回路を構成する論理ゲートおよび配線に入力される波形の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間との差の絶対値をゼロとすることができる。このため、論理ゲートおよび配線のいずれにおいてもスパイクを伝播させることができる。本発明では、配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間をゼロに設定している。これにより、配線による回路遅延の影響をなくすことができる。換言すれば、論理ゲートのみの回路遅延および被シミュレーション回路を伝播するスパイクの影響を第２シミュレーション結果に反映させることができる。したがって、回路設計者は、論理ゲートのみの回路遅延とスパイクとが被シミュレーション回路に与える影響を確認することができるため、スパイクが論理ゲートおよび配線のいずれで影響しているかの切り分けが容易となる。
【００２２】
また、請求項６に記載のように、第２ＳＤＦファイルにおいて、論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、ともにゼロに設定され、配線の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とが、互いにゼロとは異なる所定の値に設定されても良い。
【００２３】
これによれば、被シミュレーション回路を構成する論理ゲートおよび配線に入力される波形の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間との差の絶対値をゼロとすることができる。このため、論理ゲートおよび配線のいずれにおいてもスパイクを伝播させることができる。本発明では、論理ゲートの立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間をゼロに設定している。これにより、論理ゲートによる回路遅延の影響をなくすことができる。換言すれば、配線のみの回路遅延および被シミュレーション回路を伝播するスパイクの影響を第２シミュレーション結果に反映させることができる。したがって、回路設計者は、配線のみの回路遅延とスパイクとが被シミュレーション回路に与える影響を確認することができるため、スパイクが論理ゲートおよび配線のいずれで影響しているかの切り分けが容易となる。
【図面の簡単な説明】
【００２４】
【図１】第１実施形態における論理シミュレーション装置の構成を示すブロック図である。
【図２】被シミュレーション回路を示す回路図である。
【図３】入力波形情報の印字例を示す図である。
【図４】第１ＳＤＦファイルの印字例を示す図である。
【図５】シミュレーション結果の印字例を示す図である。
【図６】相違点検出手段の概要を示す図である。
【図７】視覚化手段の概要を示す図である。
【図８】論理シミュレーション方法を示すフロー図である。
【図９】スパイクを含んだ入力波形の一例を示す図である。
【図１０】第１シミュレーション結果の波形の一例を示す図である。
【図１１】第２ＳＤＦファイルの印字例を示す図である。
【図１２】第２シミュレーション結果の波形の一例を示す図である。
【図１３】第１シミュレーション結果と、第２シミュレーション結果と、差分波形とを、同一の時間軸で描画した波形図である。
【図１４】視覚化手段により強調表示された第２シミュレーション結果を示す波形図である。
【図１５】第２実施形態における論理シミュレーション方法を示すフロー図である。
【図１６】第３実施形態における論理シミュレーション方法を示すフロー図である。
【００２５】
【図１７】第４実施形態における第２ＳＤＦファイルの印字例を示す図である。
【図１８】第５実施形態における第２ＳＤＦファイルの印字例を示す図である。
【図１９】その他の実施形態における第２ＳＤＦファイルの印字例を示す図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
【００２７】
（第１実施形態）
最初に、図１〜図７を参照して、本実施形態に係る論理シミュレーション装置１０の構成について説明する。
【００２８】
論理シミュレーションは、論理シミュレータ１１により実行される。図１に示すように、論理シミュレータ１１には、入力側の手段として、少なくとも、論理接続情報格納手段１２と、入力波形格納手段１３と、標準遅延フォーマット格納手段１４と、が接続されている。
【００２９】
そして、出力側の手段として、少なくとも、シミュレーション結果格納手段１５が接続され、シミュレーション結果格納手段１５には、結果を出力するための表示手段１６が接続されている。また、シミュレーション結果格納手段１５と表示手段１６とは、相違点検出手段１７および視覚化手段１８を介しても接続されている。
【００３０】
そして、論理シミュレータ１１、シミュレーション結果格納手段１５、相違点検出手段１７および視覚化手段１８には、これらの動作を制御する制御手段１９が接続されている。
【００３１】
このように、論理シミュレーション装置１０は、ＣＰＵ、メモリ、外部出力装置およびそれらを接続するバスライン等で構成された周知の論理シミュレーションＣＡＤ装置として構成されており、論理シミュレータ１１、論理接続情報格納手段１２、入力波形格納手段１３、標準遅延フォーマット格納手段１４、シミュレーション結果格納手段１５、表示手段１６、相違点検出手段１７、視覚化手段１８および制御手段１９を備えている。
【００３２】
次に、各手段について、詳細を説明する。
【００３３】
論理接続情報格納手段１２には、論理シミュレーションの対象となる、例えば図２に示すような被シミュレーション回路２０の回路接続情報が格納される。回路接続情報には、被シミュレーション回路２０を構成する論理ゲートＵ１，Ｕ２，Ｕ３や、該論理ゲートＵ１，Ｕ２，Ｕ３間を接続する配線Ｎ１，Ｎ２のネットリストが含まれる。これらの情報は、論理接続情報格納手段１２から読み出されて、論理シミュレータ１１に入力される。
【００３４】
入力波形格納手段１３には、被シミュレーション回路２０に入力する信号の入力波形情報が格納される。入力波形情報には、入力する信号の波形の種類と、入力する時刻が記述されている。本実施形態では、例えば、図３（ａ）に示すように、ある時刻における入力波形の状態が時系列で記述された文字列形式の入力波形情報３０ａとして格納されている。なお、文字列形式の入力波形情報３０ａのＩＮ１およびＩＮ２の列に記述された「０」は、被シミュレーション回路の入力端子ＩＮ１，ＩＮ２にＬ状態を与える命令であり、「１」は、入力端子ＩＮ１，ＩＮ２にＨ状態を与える命令である。なお、回路設計者が入力波形情報の作成を行う際の負担を軽減するため、この文字列形式の入力波形情報３０ａは、図３（ｂ）に示すように、各時刻における状態が可視化されて、入力波形データ３０ｂとして視覚的に確認できるようになっている。
【００３５】
標準遅延フォーマット格納手段１４には、被シミュレーション回路２０を構成する論理ゲートＵ１，Ｕ２，Ｕ３と配線Ｎ１，Ｎ２毎に指定される信号伝播時の遅延時間情報が記述された標準遅延フォーマット（ＳＤＦ）ファイル４０が格納される。このＳＤＦファイル４０は、図４に示すように、波形の立ち上がりの遅延時間４１および立ち下がりの遅延時間４２がそれぞれ独立に設定されている。そして、この遅延時間情報は、標準遅延フォーマット格納手段１４から読み出されて論理シミュレータ１１に入力される。
【００３６】
シミュレーション結果格納手段１５には、論理シミュレータ１１から出力されたシミュレーション結果が格納される。シミュレーション結果は、図５（ａ）に示すように、入力波形情報と同様、文字列形式の応答波形情報５０ａとして格納されている。なお、回路設計者がシミュレーション結果を確認しやすいように、この文字列形式の応答波形情報５０ａは、図５（ｂ）に示すように、各時刻における状態が可視化されて、応答波形データ５０ｂとして視覚的に確認できるようになっている。
【００３７】
表示手段１６は、シミュレーション結果格納手段１５に格納されたシミュレーション結果を出力する。あるいは、後述する相違点検出手段１７により検出された２つのシミュレーション結果の相違点が、後述する視覚化手段１８により強調処理された結果を可視化して表示する。本実施形態において、表示手段１６は、図示しないが、ディスプレイなどの外部出力機器である。ただし、表示手段１６は、シミュレーション結果を可視化して出力できればよく、ディスプレイに限定されるものではない。
【００３８】
相違点検出手段１７は、図６に示すように、シミュレーション結果格納手段１５に格納された２つのシミュレーション結果、すなわち文字列形式の応答波形情報６０ａ，６１ａについて、差分処理を行うことにより、その差分データ６２ａから相違点６３を検出する。差分データ６２ａにおいて、その差分値がゼロ以外の値をとる場合に、その時刻において相違点６３があると判断される。なお、６０ａおよび６１ａは、そのどちらが第１シミュレーション結果あるいは第２シミュレーション結果であるかは限定されるものではない。
【００３９】
視覚化手段１８は、相違点検出手段１７により検出した相違点６３を強調処理して、表示手段１６に結果を送出する。強調処理は、例えば、図７に示すように、文字列形式の応答波形情報６０ａを可視化した応答波形データ６０ｂにおいて、相違点６３に該当する時刻の波形６４を着色して表示する処理である。なお、強調処理は、相違点６３に該当する時刻の波形６４を着色する例に限定されることはなく、例えば、太線で表示する等の別の方法で強調してもよい。また、応答波形データ６０ｂとして表示された波形を強調する例に限定されることはなく、文字列形式の応答波形情報６０ａの該当箇所を強調して文字列形式のまま表示してもよい。
【００４０】
制御手段１９は、論理シミュレータ１１に対して、論理接続情報格納手段１２、入力波形格納手段１３および標準遅延フォーマット格納手段１４から、格納されたデータを読み出して、論理シミュレータ１１に入力させる。そして、制御手段１９は、論理シミュレータ１１に対して、論理シミュレーションを実行するように指示する。また、この制御手段１９は、論理シミュレータ１１に対して、シミュレーション結果をシミュレーション結果格納手段１５に格納するように指示する。また、この制御手段１９は、シミュレーション結果格納手段１５に対して、シミュレーション結果をシミュレーション結果格納手段１５から読み出して表示手段１６に出力するように指示する。あるいは、相違点検出手段１７に対して、２つのシミュレーション結果の差分処理を実行するように指示する。また、制御手段１９は、視覚化手段１８に対して、相違点検出手段１７により検出した相違点６３を強調処理して、表示手段１６に結果を送出するように指示する。
【００４１】
次に、図８のフローを参照して、本実施形態に係る論理シミュレーション方法（処理）の手順について説明する。
【００４２】
まず、ステップＳ１で、回路設計者は、被シミュレーション回路２０の回路接続情報を論理接続情報格納手段１２に入力する。例えば、図２に示すような回路であれば、前述したように、回路接続情報には、被シミュレーション回路２０を構成する論理ゲートＵ１，Ｕ２，Ｕ３および、該論理ゲートＵ１，Ｕ２，Ｕ３間を接続する配線Ｎ１，Ｎ２のネットリストが含まれる。
【００４３】
次に、ステップＳ２で、回路設計者は、入力波形情報を入力波形情報格納手段１３に入力する。例えば、図９に示すような波形を、被シミュレーション回路の入力端子に入力する。なお、図９に示した波形は、スパイク９０，９１を含んでいる。
【００４４】
次に、ステップＳ３で、回路設計者は、被シミュレーション回路を構成する論理ゲートおよび、該論理ゲート間を接続する配線の理想的な遅延時間情報を記述した第１ＳＤＦファイルを標準遅延フォーマット格納手段１４に入力する。例えば、図４に示すようなＳＤＦファイル４０を、第１ＳＤＦファイルとして入力する。そして、ステップＳ４において、制御手段１９は、論理シミュレータ１１に対して、ステップＳ１〜Ｓ３で入力したデータを、各格納手段１２，１３，１４から読み出し、これらをもとに論理シミュレーションを実行するように指示する。そして、論理シミュレータ１１は、論理シミュレーションを実行する。また、論理シミュレータ１１は、制御手段１９の指示により、得られる第１シミュレーション結果１００を、例えば、図１０に示すような応答波形データとしてシミュレーション結果格納手段１５に格納する。ステップＳ３およびステップＳ４が、特許請求の範囲における請求項３に記載の第１論理シミュレーション工程に相当する。
【００４５】
次に、ステップＳ５で、回路設計者は、論理ゲートおよび配線に入力される波形の立ち上がりタイミングの遅延時間４１と、立ち下がりタイミングの遅延時間４２との差がゼロになるように設定した第２ＳＤＦファイルを、第１ＳＤＦファイルに代えて、標準遅延フォーマット格納手段１４に入力する。本実施形態では、例えば、図１１に示すようなＳＤＦファイル４３を第２ＳＤＦファイルとして入力する例を示す。この第２ＳＤＦファイルは、第１ＳＤＦファイルに対して、波形の立ち下がりタイミングの遅延時間４２を、立ち上がりタイミングの遅延時間４１の値と同一の値に変更している。このため、波形の立ち上がりタイミングの遅延時間４１と、立ち下がりタイミングの遅延時間４２との差によるスパイクの消滅を回避できる。そして、ステップＳ６において、制御手段１９は、論理シミュレータ１１に対して、ステップＳ１、Ｓ２およびＳ５で入力したデータをもとに論理シミュレーションを実行するように指示する。そして、論理シミュレータ１１は、論理シミュレーションを実行する。また、論理シミュレータ１１は、制御手段１９の指示により、得られる第２シミュレーション結果１２０を、例えば、図１２に示すような応答波形データとしてシミュレーション結果格納手段１５に格納する。ステップＳ５およびステップＳ６が、特許請求の範囲における請求項３に記載の第２論理シミュレーション工程に相当する。
【００４６】
次に、ステップＳ７において、制御手段１９は、第１シミュレーション結果１００と、第２シミュレーション結果１２０との相違点６３を検出するため、相違点検出手段１７に対して、第１シミュレーション結果１００と、第２シミュレーション結果１２０との差分処理を実行するように指示する。相違点検出手段１７は、上記２つのシミュレーション結果の差分を計算する。図１３は、第１シミュレーション結果１００と、第２シミュレーション結果１２０と、差分波形１３０とを、同一の時間軸で描画した図である。ここでは、視覚的に示すため、第１シミュレーション結果１００と、第２シミュレーション結果１２０との差分を差分波形１３０として示したが、これは、図６に示した差分データ６２ａに相当する文字列形式のデータを可視化したものである。
【００４７】
次に、ステップＳ８において、制御手段１９は、第１シミュレーション結果１００と、第２シミュレーション結果１２０との間に相違点が検出されたか否かを判定する。図１３に示すように、本実施形態では、時刻３４〜時刻３５および時刻３７〜時刻３８で相違点６３が検出される。なお、ステップＳ７およびＳ８が、特許請求の範囲における請求項４に記載の相違点検出工程に相当する。ステップＳ８において相違点ありと判定された場合には、ステップＳ９に進む。
【００４８】
ステップＳ９において、制御手段１９は、視覚化手段１８に対して、ステップＳ８で検出した相違点６３について、第１シミュレーション結果１００または第２シミュレーション結果１２０のうち、該当時刻の部分に強調処理を行うように指示する。本実施形態では、第２シミュレーション結果１２０に強調処理を施す例を示す。本実施形態では、前述のように、第１シミュレーション結果１００と第２シミュレーション結果１２０との相違点、すなわち、時刻３４〜時刻３５および時刻３７〜時刻３８で相違点６３が検出される。そして、図１４に示すように、相違点６３が検出された該当時刻である時刻３４〜時刻３５および時刻３７〜時刻３８（図１４中の太線部）において、描画される波形の線色が、相違点６３に該当しない箇所と異なる色に変更される。この強調処理された第２シミュレーション結果が表示手段１６に出力されて、論理シミュレーションを終了する。
【００４９】
このように、この論理シミュレーション方法によれば、第１シミュレーション結果１００と第２シミュレーション結果１２０との相違点を、被シミュレーション回路にスパイクを伝播させて得られた第２シミュレーション結果１２０に付加（強調）して表示することができる。したがって、第１シミュレーション結果１００および第２シミュレーション結果１２０のみが出力される場合、あるいは、後述するように、第１シミュレーション結果１００、第２シミュレーション結果１２０およびその差分波形１３０を出力させる場合に較べて、効率良く両者の相違点を確認することができる。
【００５０】
なお、本実施形態では、相違点６３が検出された該当時刻の波形の線色を、相違点６３に該当しない箇所と異なる色に変更する例を示したが、強調方法は、これに限定されるものではない。例えば、相違点６３が検出された該当時刻の波形の線幅を、相違点６３に該当しない箇所と異なる線幅としてもよい。なお、ステップＳ９が、特許請求の範囲における請求項４に記載の視覚化工程に相当する。
【００５１】
ステップＳ８において、第１シミュレーション結果１００と、第２シミュレーション結果１２０との間に相違点なしと判定された場合には、ステップＳ１０に進む。
【００５２】
ステップＳ１０において、制御手段１９は、シミュレーション結果格納手段１５に対して、第１シミュレーション結果１００および第２シミュレーション結果１２０を、シミュレーション結果格納手段１５から読み出して、文字列形式の応答波形情報あるいは応答波形データとして、表示手段１６に出力するように指示し、論理シミュレーションを終了する。
【００５３】
本実施形態における論理シミュレーション方法によれば、スパイクが被シミュレーション回路を伝播しない第１シミュレーション結果１００と、スパイクが被シミュレーション回路に影響を与えた第２シミュレーション結果１２０を、文字列形式の応答波形情報または応答波形データとして確認することができる。
【００５４】
（第２実施形態）
本実施形態では、図１５に示すように、第１実施形態に対して、視覚化手段１８を介さず（視覚化工程を経ず）、相違点検出手段１７により検出された２つのシミュレーション結果の相違点を表示手段１６に出力する例を示す。なお、論理シミュレーション装置１０の構成は、第１実施形態と同じ構成としてもよいし、視覚化手段１８を省略した構成としてもよい。
【００５５】
図１５を参照して、本実施形態に係る論理シミュレーション方法（処理）の手順について説明する。
【００５６】
ステップＳ１１〜Ｓ１８は、第１実施形態におけるステップＳ１〜Ｓ８と同じ処理であるため、詳細の記載を省略する。
【００５７】
ステップＳ１８において、第１シミュレーション結果１００と、第２シミュレーション結果１２０との間に相違点ありと判定された場合には、ステップＳ１９に進む。
【００５８】
ステップＳ１９で、制御手段１９は、ステップＳ１８で実行した差分処理の結果を表示手段１６に出力するように指示する。すなわち、図１３に示すように、第１シミュレーション結果１００と、第２シミュレーション結果１２０と、その差分波形１３０とを、文字列形式の応答波形情報あるいは応答波形データとして、表示手段１６に出力し、論理シミュレーションを終了する。これによれば、スパイクが被シミュレーション回路を伝播しない第１シミュレーション結果１００と、スパイクが被シミュレーション回路に影響を与えた第２シミュレーション結果１２０を、文字列形式の応答波形情報または応答波形データとして確認することができる。これに加えて、第１シミュレーション結果１００と第２シミュレーション結果１２０との差分波形１３０も出力できる。したがって、第１シミュレーション結果１００および第２シミュレーション結果１２０のみが出力される場合に較べて、効率良く両者の相違点を確認することができる。
【００５９】
ステップＳ１８において、第１シミュレーション結果１００と、第２シミュレーション結果１２０との間に相違点なしと判定された場合には、ステップＳ２０に進む。
【００６０】
ステップＳ２０は、第１実施形態におけるステップ１０と同様である。すなわち、ステップＳ２０において、制御手段１９は、シミュレーション結果格納手段１５に対して、第１シミュレーション結果１００および第２シミュレーション結果１２０を、シミュレーション結果格納手段１５から読み出して、文字列形式の応答波形情報あるいは応答波形データとして、表示手段１６に出力するように指示し、論理シミュレーションを終了する。
【００６１】
（第３実施形態）
本実施形態では、図１６に示すように、第２実施形態に対して、相違点検出工程および視覚化工程を経ず、シミュレーション結果を表示手段１６に出力する例を示す。なお、論理シミュレーション装置１０の構成は、第１実施形態および第２実施形態と同じ構成としてもよいし、相違点検出手段１７および視覚化手段１８を省略した構成としてもよい。
【００６２】
図１６を参照して、本実施形態に係る論理シミュレーション方法（処理）の手順について説明する。
【００６３】
ステップＳ２１〜Ｓ２６は、第１実施形態におけるステップＳ１〜Ｓ６と同じ処理であるため、詳細の記載を省略する。
【００６４】
本実施形態では、ステップＳ２４およびステップＳ２６の論理シミュレーションの実行により得られた第１シミュレーション結果１００と、第２シミュレーション結果１２０とを、相違点の検出を行わずに表示手段１６に出力する。すなわち、ステップＳ２７において、制御手段１９は、シミュレーション結果格納手段１５に対して、第１シミュレーション結果１００および第２シミュレーション結果１２０を、シミュレーション結果格納手段１５から読み出して、文字列形式の応答波形情報あるいは応答波形データとして、表示手段１６に出力するように指示し、論理シミュレーションを終了する。
【００６５】
この論理シミュレーション方法によれば、スパイクが被シミュレーション回路を伝播しない第１シミュレーション結果１００と、スパイクが被シミュレーション回路に影響を与えた第２シミュレーション結果１２０を、文字列形式の応答波形情報または応答波形データとして確認することができる。
【００６６】
（第４実施形態）
本実施形態では、図１７に示すようなＳＤＦファイル４４を、第２ＳＤＦファイルとして標準遅延フォーマット格納手段１４に入力する例を示す。この第２ＳＤＦファイルは、上記の各実施形態における第２ＳＤＦファイルに対して、配線に入力される波形の立ち上がりタイミングの遅延時間４１ａと、立ち下がりタイミングの遅延時間４２ａとが、ともにゼロに設定されている。波形の立ち上がりタイミングの遅延時間４１，４１ａと、立ち下がりタイミングの遅延時間４２，４２ａとの差は、ゼロであるため、上記の各実施形態と同様にスパイクの消滅を回避できる。さらに、配線の立ち上がりタイミングの遅延時間４１ａと、立ち下がりタイミングの遅延時間４２ａをゼロに設定しているため、配線による回路遅延の影響をなくすことができる。換言すれば、論理ゲートのみの回路遅延および被シミュレーション回路を伝播するスパイクの影響を第２シミュレーション結果１２０に反映させることができる。したがって、回路設計者は、論理ゲートのみの回路遅延とスパイクとが被シミュレーション回路に与える影響を確認することができるため、スパイクが論理ゲートおよび配線のいずれで影響しているかの切り分けが容易となる。
【００６７】
なお、第２ＳＤＦファイルの記述内容以外の、論理シミュレーション装置１０の構成および論理シミュレーションのフローは、上記の各実施形態と同様であるため、その記載を省略する。
【００６８】
（第５実施形態）
本実施形態では、図１８に示すようなＳＤＦファイル４５を、第２ＳＤＦファイルとして標準遅延フォーマット格納手段１４に入力する例を示す。この第２ＳＤＦファイルは、第１〜第３実施形態における第２ＳＤＦファイルに対して、論理ゲートに入力される波形の立ち上がりタイミングの遅延時間４１ｂと、立ち下がりタイミングの遅延時間４２ｂとが、ともにゼロに設定されている。波形の立ち上がりタイミングの遅延時間４１，４１ｂと、立ち下がりタイミングの遅延時間４２，４２ｂとの差は、ゼロであるため、上記の各実施形態と同様にスパイクの消滅を回避できる。さらに、論理ゲートの立ち上がりタイミングの遅延時間４１ｂと、立ち下がりタイミングの遅延時間４２ｂをゼロに設定しているため、論理ゲートによる回路遅延の影響をなくすことができる。換言すれば、配線のみの回路遅延および被シミュレーション回路を伝播するスパイクの影響を第２シミュレーション結果１２０に反映させることができる。したがって、回路設計者は、配線のみの回路遅延とスパイクとが被シミュレーション回路に与える影響を確認することができるため、スパイクが論理ゲートおよび配線のいずれで影響しているかの切り分けが容易となる。
【００６９】
なお、第２ＳＤＦファイルの記述内容以外の、論理シミュレーション装置１０の構成および論理シミュレーションのフローは、上記の各実施形態と同様であるため、その記載を省略する。
【００７０】
（その他の実施形態）
上記した各実施形態では、第２ＳＤＦファイル４３，４４，４５に記述された遅延時間４１，４２について、論理ゲートの遅延時間あるいは配線の遅延時間の設定をゼロとする場合を除き、波形の立ち下がりタイミングの遅延時間４２を、立ち上がりタイミングの遅延時間４１の値と同一の値に変更した例を示した。
【００７１】
これに対して、本実施形態では、波形の立ち下がりタイミングの遅延時間４２と、立ち上がりタイミングの遅延時間４１とを、任意の同一な値に変更した例を示す。例えば、図１９に示すような第２ＳＤＦファイル４６を用意する。この第２ＳＤＦファイル４６は、第１〜第３実施形態における第２ＳＤＦファイル（図１１）に対して、論理ゲートＵ１の遅延時間４１ｃ，４２ｃを２倍の値としている。このようなＳＤＦファイルを用いると、論理ゲートＵ１と、それ以外の論理ゲートおよび配線との遅延時間差を大きくすることができる。すわなち、該遅延時間差によって生じるスパイクを発生させやすくすることができる。これによって、より大きなスパイクマージンをもたせた論理回路設計を行うことができる。
【００７２】
なお、本実施形態では、図１９に示すようなＳＤＦファイルを例に挙げて、論理ゲートＵ１のみの遅延時間４１ｃ，４２ｃを２倍とした例を示したが、遅延時間４１，４２を変更する箇所は、論理ゲートはＵ１に限定されるものではない。遅延時間４１，４２を変更する箇所は、スパイクマージンの確認が必要な論理ゲートあるいは配線に対して、回路設計者が任意に決定することができる。また、設定する遅延時間に関しても、回路設計者が任意に設定することができる。
【符号の説明】
【００７３】
１０・・・論理シミュレーション装置
１１・・・論理シミュレータ
１２・・・論理接続情報格納手段
１３・・・入力波形格納手段
１４・・・標準遅延フォーマット格納手段
１５・・・シミュレーション結果格納手段
１６・・・表示手段
１７・・・相違点検出手段
１８・・・視覚化手段
【特許請求の範囲】
【請求項１】
論理回路の動作を検証する際に用いられる論理シミュレーション装置において、
被シミュレーション回路の回路接続情報を格納する論理接続情報格納手段と、
前記被シミュレーション回路に入力する入力波形情報を格納する入力波形格納手段と、
前記被シミュレーション回路を構成する論理ゲートおよび配線の理想的な標準遅延フォーマットである第１ＳＤＦファイルと、前記第１ＳＤＦファイルのうち、前記論理ゲートおよび前記配線に入力される波形の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とを所定の値に変更した第２ＳＤＦファイルと、を格納する標準遅延フォーマット格納手段と、
少なくとも、前記回路接続情報と、前記入力波形情報と、前記標準遅延フォーマットとを入力情報として論理シミュレーションを行う論理シミュレータと、
前記論理シミュレータから出力されたシミュレーション結果を格納するシミュレーション結果格納手段と、
前記論理シミュレータによって得られたシミュレーション結果に基づくデータを出力する表示手段と、
前記論理接続情報格納手段、前記入力波形格納手段および前記標準遅延フォーマット格納手段に格納されたデータを前記論理シミュレータに入力させて、前記論理シミュレータにシミュレーションの実行を指示し、前記論理シミュレータに対して、前記シミュレーション結果のシミュレーション結果格納手段への格納を指示し、前記シミュレーション結果格納手段に対して、前記シミュレーション結果を前記シミュレーション結果格納手段から読み出して前記表示手段への出力を指示する制御手段と、を備え、
前記第２ＳＤＦファイルは、前記論理ゲートの立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されており、
前記配線の立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されていることを特徴とする論理シミュレーション装置。
【請求項２】
第１ＳＤＦファイルを用いて得られた第１シミュレーション結果および第２ＳＤＦファイルを用いて得られた第２シミュレーション結果の相違点を検出する相違点検出手段と、
前記相違点検出手段により検出された相違点を、視覚的に強調処理を施す視覚化手段と、を備え、
前記表示手段は、前記相違点が検出された場合に、前記強調処理を施された第１シミュレーション結果または前記強調処理を施された第２シミュレーション結果を出力し、前記相違点が検出されない場合に、前記第１シミュレーション結果および前記第２シミュレーション結果を出力することを特徴とする請求項１に記載の論理シミュレーション装置。
【請求項３】
入力情報として、少なくとも、被シミュレーション回路を規定した回路接続情報と、前記被シミュレーション回路への入力波形情報と、前記被シミュレーション回路を構成する論理ゲートおよび論理ゲート間の配線の遅延時間情報を記述した標準遅延フォーマットとを用いる論理シミュレーション方法であって、
前記標準遅延フォーマットとして、前記論理ゲートの理想的な遅延時間を記述した第１ＳＤＦファイルを論理シミュレータに入力して論理シミュレーションを行う第１論理シミュレーション工程と、
前記論理ゲートの立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いに同一の値に設定され、前記配線の立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いに同一の値に設定された第２ＳＤＦファイルを、前記論理シミュレータに入力して論理シミュレーションを行う第２論理シミュレーション工程と、
前記第１論理シミュレーション工程により得られた第１シミュレーション結果、および前記第２論理シミュレーション工程により得られた第２シミュレーション結果に基づくデータを外部出力装置に出力する表示工程と、を備えることを特徴とする論理シミュレーション方法。
【請求項４】
前記第１シミュレーション結果と前記第２シミュレーション結果との相違点を検出する相違点検出工程と、
前記相違点検出工程により検出された前記相違点を、視覚的に強調処理を施す視覚化工程と、を備え、
前記相違点が検出された場合に、前記表示工程において、前記強調処理を施された第１シミュレーション結果または前記強調処理を施された第２シミュレーション結果を出力し、前記相違点が検出されない場合に、前記表示工程において、前記第１シミュレーション結果および前記第２シミュレーション結果を出力することを特徴とする請求項３に記載の論理シミュレーション方法。
【請求項５】
前記第２ＳＤＦファイルにおいて、
前記論理ゲートの立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いにゼロとは異なる所定の値に設定され、
前記配線の立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、ともにゼロに設定されていることを特徴とする請求項３または請求項４に記載の論理シミュレーション方法。
【請求項６】
前記第２ＳＤＦファイルにおいて、
前記論理ゲートの立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、ともにゼロに設定され、
前記配線の立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いにゼロとは異なる所定の値に設定されていることを特徴とする請求項３または請求項４に記載の論理シミュレーション方法。
【請求項１】
論理回路の動作を検証する際に用いられる論理シミュレーション装置において、
被シミュレーション回路の回路接続情報を格納する論理接続情報格納手段と、
前記被シミュレーション回路に入力する入力波形情報を格納する入力波形格納手段と、
前記被シミュレーション回路を構成する論理ゲートおよび配線の理想的な標準遅延フォーマットである第１ＳＤＦファイルと、前記第１ＳＤＦファイルのうち、前記論理ゲートおよび前記配線に入力される波形の立ち上がりタイミングの遅延時間と、立ち下がりタイミングの遅延時間とを所定の値に変更した第２ＳＤＦファイルと、を格納する標準遅延フォーマット格納手段と、
少なくとも、前記回路接続情報と、前記入力波形情報と、前記標準遅延フォーマットとを入力情報として論理シミュレーションを行う論理シミュレータと、
前記論理シミュレータから出力されたシミュレーション結果を格納するシミュレーション結果格納手段と、
前記論理シミュレータによって得られたシミュレーション結果に基づくデータを出力する表示手段と、
前記論理接続情報格納手段、前記入力波形格納手段および前記標準遅延フォーマット格納手段に格納されたデータを前記論理シミュレータに入力させて、前記論理シミュレータにシミュレーションの実行を指示し、前記論理シミュレータに対して、前記シミュレーション結果のシミュレーション結果格納手段への格納を指示し、前記シミュレーション結果格納手段に対して、前記シミュレーション結果を前記シミュレーション結果格納手段から読み出して前記表示手段への出力を指示する制御手段と、を備え、
前記第２ＳＤＦファイルは、前記論理ゲートの立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されており、
前記配線の立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いに同一の値に設定されていることを特徴とする論理シミュレーション装置。
【請求項２】
第１ＳＤＦファイルを用いて得られた第１シミュレーション結果および第２ＳＤＦファイルを用いて得られた第２シミュレーション結果の相違点を検出する相違点検出手段と、
前記相違点検出手段により検出された相違点を、視覚的に強調処理を施す視覚化手段と、を備え、
前記表示手段は、前記相違点が検出された場合に、前記強調処理を施された第１シミュレーション結果または前記強調処理を施された第２シミュレーション結果を出力し、前記相違点が検出されない場合に、前記第１シミュレーション結果および前記第２シミュレーション結果を出力することを特徴とする請求項１に記載の論理シミュレーション装置。
【請求項３】
入力情報として、少なくとも、被シミュレーション回路を規定した回路接続情報と、前記被シミュレーション回路への入力波形情報と、前記被シミュレーション回路を構成する論理ゲートおよび論理ゲート間の配線の遅延時間情報を記述した標準遅延フォーマットとを用いる論理シミュレーション方法であって、
前記標準遅延フォーマットとして、前記論理ゲートの理想的な遅延時間を記述した第１ＳＤＦファイルを論理シミュレータに入力して論理シミュレーションを行う第１論理シミュレーション工程と、
前記論理ゲートの立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いに同一の値に設定され、前記配線の立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いに同一の値に設定された第２ＳＤＦファイルを、前記論理シミュレータに入力して論理シミュレーションを行う第２論理シミュレーション工程と、
前記第１論理シミュレーション工程により得られた第１シミュレーション結果、および前記第２論理シミュレーション工程により得られた第２シミュレーション結果に基づくデータを外部出力装置に出力する表示工程と、を備えることを特徴とする論理シミュレーション方法。
【請求項４】
前記第１シミュレーション結果と前記第２シミュレーション結果との相違点を検出する相違点検出工程と、
前記相違点検出工程により検出された前記相違点を、視覚的に強調処理を施す視覚化工程と、を備え、
前記相違点が検出された場合に、前記表示工程において、前記強調処理を施された第１シミュレーション結果または前記強調処理を施された第２シミュレーション結果を出力し、前記相違点が検出されない場合に、前記表示工程において、前記第１シミュレーション結果および前記第２シミュレーション結果を出力することを特徴とする請求項３に記載の論理シミュレーション方法。
【請求項５】
前記第２ＳＤＦファイルにおいて、
前記論理ゲートの立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いにゼロとは異なる所定の値に設定され、
前記配線の立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、ともにゼロに設定されていることを特徴とする請求項３または請求項４に記載の論理シミュレーション方法。
【請求項６】
前記第２ＳＤＦファイルにおいて、
前記論理ゲートの立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、ともにゼロに設定され、
前記配線の立ち上がりタイミングの遅延時間と、前記立ち下がりタイミングの遅延時間とが、互いにゼロとは異なる所定の値に設定されていることを特徴とする請求項３または請求項４に記載の論理シミュレーション方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−８４２１７（Ｐ２０１３−８４２１７Ａ）
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願番号】特願２０１１−２２５１６６（Ｐ２０１１−２２５１６６）
【出願日】平成２３年１０月１２日（２０１１．１０．１２）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年５月９日（２０１３．５．９）
【国際特許分類】
【出願日】平成２３年１０月１２日（２０１１．１０．１２）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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