通信リンクのための２つのタップおよびマルチタップのイコライゼーションを自動的にキャリブレートするシステムおよび方法
リンクにおける測定損失を含むトランスミッタとレシーバとの間のデータリンク上で複数の信号を通信すること、および測定された損失に基づいてトランスミッタのためにマルチタップのイコライゼーション設定を自動的に決定すること、のためにイコライザをキャリブレートする方法。マルチタップのイコライゼーション設定は、複数のリンク損失値のそれぞれの数のための複数のイコライゼーション設定を記憶するルックアップテーブルを用いて決定される。一旦測定されたリンク損失に適合するイコライゼーション設定がテーブル内に見つかると、イコライザは、干渉のシンボル間および他の複数のタイプを低減または除去するために最適にセットされることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、その複数の実施形態の１つ以上において、広く信号処理技術に関し、より詳細には、通信システムにおいてイコライゼーションを制御するためのシステムおよび方法に関する。
【背景技術】
【０００２】
複数の通信リンクは、ノイズおよびレシーバにおいて信号の質を落とす他の複数の作用の影響を受けやすい。さまざまな技術がリンク性能を向上するために使用されている。複数の移動通信システムにおいて、イコライゼーションとして知られる１つの技術は、複数の帯域制限（周波数選択性）時拡散チャネルにおける送信媒体により引き起こされる信号間干渉（ＩＳＩ）を補償する。ＩＳＩは、変調帯域幅がラジオチャネルのコヒーレンス帯域幅を越えた場合、生じる。これは、送信される信号を歪ますことをもたらし、レシーバにおいてビットエラーを引き起こす。
【０００３】
イコライゼーションは、ＩＳＩを最小化する処理作業である。複数のマージンが許す限り、トランスミッタベースイコライゼーションは、回路の複雑性および消費電力に関して、より単純な、およびより好ましい処理である。処理は、期待されるチャネル振幅および複数の遅延特性の平均範囲を補償することを伴う。複数の移動チャネルの先天的な複数の特性のために、複数のイコライザは、チャネルの複数の時変特性を追跡し、それ故に、本質的に適応型であると呼ばれる。
【０００４】
適応型イコライゼーションは、複数のモードで実行される。トレーニングモードの間、レシーバイコライザが適切な設定に平均化するように、トランスミッタにより、既知の固定長トレーニングシーケンスが送られる。トレーニングシーケンスは、通常は、疑似ランダムバイナリ信号、または固定の、所定のビットパターンである。
【０００５】
トレーニングシーケンスの直後に、ユーザデータ（複数のコーディングビットを備えても、または備えなくてもよい）が送られ、レシーバでのイコライザは、チャネルを評価するために再帰アルゴリズムを活用し、チャネルを補償するために複数のフィルタ係数を見積もる。トレーニングシーケンスは、トレーニングが終了した場合に複数のフィルタ係数がユーザデータの受理のための複数の最適値付近にあるように、最悪の、可能性のある条件下において、イコライザが適切な複数のフィルタ係数を取得することを可能にするために設計される。ユーザデータが受信された場合、イコライザの適合アルゴリズムは、変化する複数のチャネル条件を追跡する。イコライザは、したがって、継続的にその複数のフィルタ特性を、ＩＳＩを低減するために長い間に変更し、したがって、データ受信の全体の質を改善する。
【０００６】
多くのイコライザは、固定の複数のタップを使用し（ＰＣＩ Ｅｘｐｒｅｓｓ、メモリインターフェースなど）、または値が固定された要素を使用する（ＸＡＵＩ）。ＰＣＩ Ｅｘｐｒｅｓｓは、近い将来に、ＰＣの全ての市場部分全体に現れると予想されるシリアルＩ／Ｏ技術である。ＸＡＵＩは、複数の１０Ｇｂｐｓ光イーサネットアプリケーションのために通常使用される他のシリアルＩ／Ｏインターフェースである。既存の複数のシステムにおいて、両方のイコライザトポロジは、設計時には固定であり、その後、調整されることができない。これは、さまざまな意味で不利である。例えば、１つの媒体またはチャネルのための複数のタップの数および複数のフィルタ係数設定は、他のチャネルに対して、最適ではなく、または役立ちさえしない。これら複数の矛盾を克服するために、既存の複数のシステムの複数のユーザは、リンクが異なる複数のチャネルで役立つために、他の複数の変数のみならずビットレートも考慮して、手動で、フィルタの特定の複数のパラメータを変える。時間の効率が悪いと立証されるだけではなく、これは、システムの柔軟性と適応性を弱める。
【図面の簡単な説明】
【０００７】
【図１】本発明の１つの実施形態に係る通信システムを示す図である。
【図２ａ】図１のシステムに含まれる２つのタップのイコライザを示す図である。
【図２ｂ】図１のシステムに含まれる５つのタップのイコライザを示す。
【図３】図１のトランスミッタに含まれるイコライザからの出力である長パルスの一例を示す図である。
【図４】図１のシステムにおいて複数のイコライゼーション係数をセットするために用いられる方法に含まれる複数のブロックを示す図である。
【図５】イコライゼーション設定の間に、図１のトランスミッタとレシーバとの間で実行されるハンドシェイクプロシージャおよびルックバック通信を示す図である。
【図６】リンク損失が決定されることを可能にするためにレシーバにより電圧オフセットが決定される方法を示す図である。
【図７】リンク損失情報を導出するために使用されるＤＣパターン信号を示す。
【図８】本発明のシステムおよび方法の所望の実施形態に従ってリンク損失を決定する段階に含まれる複数のブロックを示すフロー図である。
【図９】本発明の１つ以上の実施形態に従って、どのように２つのイコライゼーション係数が計算されたリンク損失に関連するかを概念的に示す図である。
【図１０ａ】本発明の１つ以上の実施形態に従って使用される複数のマルチタップ係数とリンク損失との関係を示すグラフである。
【図１０ｂ】本発明の１つ以上の実施形態に従って使用される複数のマルチタップ係数とリンク損失との関係を示すグラフである。
【図１１】本発明のシステムおよび方法の１つ以上の実施形態に従って複数のリンク損失値のために先立って計算され、およびトランスミッタイコライザを自動的に設定するために使用される複数のマルチタップのイコライゼーション係数のルックアップテーブルである。
【図１２】本発明の一実施形態に係るプロセッシングシステムの図である。
【発明を実施するための最良の形態】
【０００８】
図１は、１つ以上のシリアルリンク３０により接続されるトランスミッタ１０およびレシーバ２０を備える通信システムを示す。トランスミッタは、コアロジック１、プリドライバ２、位相ロックループ３、ドライバ４、およびイコライザ５を有する。コアロジックは、送信される音声、データまたは他の情報を有するベースバンド信号を生成する。プリドライバは、ベースバンド信号を位相ロックループにより生成される搬送周波数上で変調する。変調は、ＣＤＭＡに制限されないがこれを含む複数のスペクトラム拡散技術の１つに好ましくは適合する。ドライバは、１つ以上のシリアルリンクに沿って変調された信号の送信を制御するために、複数のスイッチング動作を実行する。説明のために、２つのシリアルリンク３１および３２が示されるが、しかしながら、より多くのリンクが含まれてもよい。複数のリンクは、損失の多い複数の相互接続であり、複数のコネクタのないボード接続または、制限はされないが２ボード１コネクタ構成および３ボード２コネクタ構成などの他の複数の構成に存在する。
【０００９】
イコライザは、下記においてより詳細に説明されるタップ係数ルックアップテーブルを記憶するメモリ６を有する。好ましくは、トランスミッタとレシーバとの間のループバックチャネル７からデータを受信するコアロジックは、同様に、そのデータを、ルックアップテーブルから係数出力を計算するブロックに渡す。フォワードクロックチャネル８は、下記において明白になる複数の理由のために、同様に、トランスミッタとレシーバとの間に含まれる。フォワードクロックチャネルおよびループバックチャネルは、複数の汎用データチャネル３１および３２に使用されるアーキテクチャと同じアーキテクチャを有する。フォワードクロックチャネルは、イコライゼーションを要求しない（例えば、それは、複数のバイナリビットパターン１０１０１０...のみを送信する）。ループバックチャネルは、低周波数で、元のトランスミッタビットへ送り返すために使用される他のデータチャネルでよい。同様に、イコライザは、トランスミッタの中に示されているが、イコライザは、同様に、トランスミッタの外に配置されてもよい。
【００１０】
レシーバは、復調部およびデスキュー回路を備える。復調部において、データは、入力でサンプリングアンプ２１により受信され、補間部２２により生成される複数のサンプリングクロック信号を用いて復調される。補間部は、複数のクロック信号を遅延ロックループ（ＤＬＬ）２３から受信する。補間部は、位相ロックループ２５からのクロック出力に関して、データの関連する位相を追跡し続けるトラッキングループ２４を用いて制御される。デスキュー回路２７および同期（ｓｙｎｃ）回路２８は、ポートの全てのビットから受信されるデータを共に同期させる。同様に、マルチプレクサ２９は、遅延ロックループへの入力となるように複数のクロック信号を選択するために備えられる。より詳細に説明されるように、複数のイコライゼーション係数は、レーン毎ベースで調整されるので、デスキューおよびｓｙｎｃブロックは、任意的であると考えられる。
【００１１】
トランスミッタおよびレシーバは、それらのそれぞれの位相ロックループ回路を駆動するために、同じ参照クロックを受信する。同様に、フォワードクロックチャネルは、トランスミッタとレシーバとの間に構築される。適応型イコライザは、信号品質を改善するために、受信された信号内のＩＳＩ干渉を低減する。
【００１２】
本発明の少なくとも１つの実施形態にしたがって、キャリブレートされるそれぞれのチャネルのために、応答／フィードバックチャネルが使用される。余分な複数のチャネルのオーバーヘッドを低減するために、複数のタップ係数および／または他の複数のイコライゼーション設定が、１つのチャネルのために一度に自動的に決定される（自動キャリブレーションが実行される。）。しかしながら、複数のデータチャネルを複数のフィードバックチャネルとして使用することができる。この場合、複数のタップ係数は、１つより多くの送信チャネルのために同時に決定され、例えば、マルチリンク自動キャリブレーションが実行される。
【００１３】
図２（ａ）は、複数の係数が本発明の１つ以上の実施形態に従って制御される２つのタップの適応型イコライザを示す。イコライザは、ラジオチャネル、１つの遅延要素Ｚ−１、２つのタップＰ２およびＰ３ならびにそれらの対応する複数の係数ａ０およびａ１の瞬時の状態に依存する入力Ｄｉｎと、イコライザの出力に対応する信号を生成するための加算回路３とを有する時変（ＦＩＲ）フィルタとして示される。複数のタップ係数は、性能の特定のレベルを達成するために、および望ましくは、レシーバでの信号品質を最適化するために、本発明の１つ以上の実施形態に従って、測定されたリンク損失に基づいて調整される複数の重み値である。
【００１４】
図２（ｂ）は、ここで説明される１つ以上の実施形態に従って同様に制御される複数の係数を有する５つのタップの適応型イコライザを示す。イコライザは、ラジオチャネル、４遅延要素、ならびに５つのタップＰ１からＰ５およびそれらの対応する複数の係数ａ０からａ４の瞬時の状態に依存する入力Ｄｉｎ、ならびにイコライザの出力に対応する信号を生成するための加算部３を有する時変（ＦＩＲ）フィルタとして示される。複数のタップ係数は、性能の特定のレベルを達成するために、および望ましくは、レシーバでの信号品質を最適化するために、本発明の１つ以上の実施形態に従って、測定されたリンク損失に基づいて調整される複数の重み値である。
【００１５】
図２（ａ）または図２（ｂ）に示されるマルチタップのイコライザは、サーバチャネルまたはデスクトップチャネルと共に損失−イコライゼーション相関関係を実行するために、トランスミッタまたは少なくとも通信システムの送信側に含まれる。２つのタップおよび５つのタップのイコライザが説明のために示されたが、トランスミッタは、ここで説明されるように自動で調整される複数のタップ／タップ係数の任意の数を伴うイコライザを使用してよい。
【００１６】
図３は、この目的のために使用されるイコライザからの長パルス出力の一例を示す。この図において、Ｐ１、Ｐ３、Ｐ４、およびＰ５は、イコライザのプリカーソル、第一のポストカーソル、第二のポストカーソル、および第三のポストカーソル規模をそれぞれ表す。より詳細には、Ｐ１は、主パルスの直前のカーソルの振幅に対応する。これは、ＩＳＩにより誘導される任意の「立ち上がり時間」遅延をキャンセルするために設計される。Ｐ３は、主パルスの直後のイコライズされたカーソルの振幅に対応する。Ｐ４は、Ｐ３の直後のイコライズされたカーソルの振幅に対応する。そして、Ｐ５は、Ｐ４の直後のイコライズされたカーソルの振幅に対応する。Ｐ３−Ｐ５の複数の値は、ビット時間を超えて主パルスの正の複数の残余をネゲートするために、通常負である。Ｐ２は、マルチタップのイコライズされた長パルスを送信する場合、主パルスの振幅を表す（望ましくは、最大値Ｖｓｗｉｎｇに正規化される）。同様に、性能の特定のレベルを達成するために、複数の係数のより少ない、より多い、または異なる数が調整される。
【００１７】
図４は、本発明の一実施形態に従って自動的にマルチタップのイコライゼーションキャリブレーションを実行するための方法に含まれる複数の機能ブロックを示す。複数の機能ブロックを実行する図１に含まれる複数の回路の複数の例は、後述される。
【００１８】
リンク初期化プロシージャの間、損失の量は、望ましくは、トランスミッタとレシーバとの間のそれぞれのリンクのために決定される。（ブロック１００）。これは、それぞれトランスミッタおよびレシーバに含まれる２つのチップの間で実行されるハンドシェイキングおよびループバックプロシージャに従って達成される。このプロシージャは、複数のチップがイコライゼーション設定プロセスに参加する準備ができていることを保証する。それぞれのリンク／チャネルを調整することにおいて、異なる複数のリンクは、異なる複数のチャネル損失（異なる長さ、など）を有する。したがって、それぞれのチャネルは、個々に調整される。
【００１９】
図５は、ハンドシェイキングおよびループバックプロシージャの間に、２つのチップ間（例えば、実例としてラベル付けされた複数の集積回路チップチップＡおよびチップＢであり、それぞれのチップは、好ましくは、それ自身のトランスミッタおよびレシーバを有する）で起こる信号フローを示す。自動イコライゼーションキャリブレーションプロシージャを開始するための状態に達し、プロシージャを開始するために、他のチップに複数のビットを送信するチップは、自動イコライゼーションを試みる第一である。例えば、チップＡのトランスミッタが、自動イコライゼーションキャリブレーションが実行される状態に達する場合（例えば、電源投入／スタートアップ、複数の破局的な失敗もしくは複数のリンクエラーが生じた場合、またはリンクが再トレーニングされることを必要とする他の複数の時）、チップＡは、１つ以上の状態ビットを含む信号をレシーバへ、専用チャネル１０２上に送信する。チップＢのレシーバは、その後、ループバックチャネルと称される他の専用チャネル１０４上の承認信号ＡＣＫにより応答する。一旦承認信号が受信されると、リンク３０における損失を決定するプロシージャが実行される。同様に、状態信号および承認信号は、双方向で、同じチャネル上に送信される。
【００２０】
図６は、リンク３０における損失を計算することに使用される情報を取得することに使用される差動回路を示す。この情報は、好ましくは、レシーバで取得され、その後、次のとおりにフィードバックされる。
【００２１】
トランスミッタ１０は、所定のクロックパターンを有する差動信号を入力がオフセット調整された（可変電圧源Ｖｏｆｆｓｅｔとして実例として示された）レシーバ２０に送る。レシーバは、受信される信号の振幅を、好ましくは１最小有効ビット（ＬＳＢ）エラー内で決定するために、オフセットを掃引する。この振幅測定は、好ましくは、レシーバのフロントエンドサンプリングアンプで実行される。測定がされた後、レシーバは、受信された信号振幅を示す信号をトランスミッタに、好ましくは専用チャネルに沿って送り返す。
【００２２】
電圧オフセットキャリブレーションの規模は、圧力、電圧、および気温（ＰＶＴ）の結果として変化し得るので、この変化を補うために複数の動的調整が実行される。これは、複数の電圧オフセットキャリブレーション範囲内の非線形を避けるやり方でＤＣパターンを用いて達成される。例えば、ＶＯＣは、トランスミッタからレシーバにクロックパターン（例えば、複数のＤＣ「１」信号の一様なストリーム１０６）を送信することにより実行される。信号は、既知の（外部的に調整された）スイングと共に、ＤＣ損失が生じないことを保証するために開かれたレシーバ終端を伴い送信される。レシーバは、オフセットを掃引し、スイングを決定するために要求された複数のステップの数（ＮＤＣ）を記録する。
【００２３】
このステップカウント（ＮＤＣ）を決定することは、以下のように実行される。第一に、オフセットは、（複数の）ゼロ位置、すなわち、ＶＯＣオフセットが完全にキャンセルされる位置を記録するためにキャリブレートされる。ゼロ位置のこの決定は、ＶＯＣオフセットがオフセットキャンセラにより掃引された場合（例えば、それは、図１のサンプリングアンプに含まれるブロックである）、初期化の間に好ましくは生じる。ＮＤＣをカウントするために、オフセットキャンセラは、ゼロ位置カウントを越えてオフセットのビット設定を増加させる。サンプリングアンプ出力が符号を変える瞬間に、ビット設定は読み出され、ゼロ位置カウントから減じられる。オフセットキャンセラが増加せねばならないビット設定の複数のステップの数は、ＮＤＣに対応する。これら複数のステップは、オフセットキャンセラのディジタルロジックで存在するカウンタによりカウントされる。
【００２４】
一旦ステップカウントＮＤＣが決定されると、レシーバは、この情報１０８をトランスミッタに、好ましくは、ループバックチャネルを用いて低減された周波数で送り返される。一旦トランスミッタ側がこの情報を受信すると、トランスミッタは、承認（ＡＣＫ）信号をレシーバに送信し、送信を止める。（図５および図６参照）。
【００２５】
設計最適化によって、ＶＯＣは、コモンモードまわりで最も線形である。５００ｍＶのシングルエンドスイングに対して、コモンモードは、およそ２５０ｍＶである。通常、線形性は、およそ２００ｍＶ、すなわち、コモンモードまわりの１００ｍＶによい。したがって、ＮＤＣを決めるためのＤＣキャリブレーションに対して、２つのタップのイコライズされたＤＣ信号が使用される。
【００２６】
図７に示されるように、既存の複数のＰＶＴ条件上で信号スイングＶｓｗｉｎｇが固定であり、良く決められている（それが外部的にそうであることができるように）場合、ＤＣ「１」パルスの適用後に生成されたイコライズされたＤＣ電圧Ｖｄｃ＿ｅｑは、既知の２つのタップのイコライゼーション設定のためにほとんど変化を有さない。Ｖｄｃ＿ｅｑの規模は、ＶＯＣの線形範囲に基づいて決定されなければならない。一般的には、より大きなＶｄｃ＿ｅｑがいっそうよい。
【００２７】
一旦トランスミッタがクロックパターン信号をフルスイングでレシーバに送信したら、レシーバは、再度、オフセットを掃引し、信号のクロック振幅を決定するために要求される複数のステップの数（ＮＡＣ）を記録する。このクロック振幅は、複数のクロック信号の振幅であり、すなわち、送信される１０１０１０...パターンの振幅である。複数のステップの数（ＮＡＣ）は、オフセットコントローラが実行しなければならないビット設定増加の数に対応する。このステップカウント決定は、ＮＤＣのために述べられたことと同じ方法で実行され、例えば、ＮＡＣは、ＶＯＣオフセットコントローラの「ゼロ位置」を越えた複数のステップの数である。ＮＡＣ内の用語「ＡＣ」は、例えば、信号伝達用語において一般的にクロックパターンと称される１０１０１０であるＡＣパターンを意味する。システムは、結局のところＮＡＣ対ＮＤＣの比を計算するので、１０１０１０...パターンの現実のクロック振幅は、必ずしも要求されない。
【００２８】
ＮＡＣを含む情報は、レシーバからトランスミッタへ、ループバックチャネルを通り、承認信号（ＡＣＫ）がトランスミッタから受信されるまでフィードバックされる。（ブロック１１０）。リンク上のトランスミッタとレシーバとの間の情報の全ての交換は、好ましくは、十分に低い周波数で起こり、情報交換のイコライゼーションを不必要とする。
【００２９】
とりわけ、複数のほど近い最近レーントゥレーンスキュー要求の複数の条件下において、トランスミッタとレシーバとの間の情報フィードバックは、必要でさえない。例えば、スイングが一定で、両側で同じな場合、チップＢのレシーバにより計算されるＮＡＣ（図３）は、チップＢの複数のトランスミッタ−レシーバのイコライゼーションをキャリブレートするために使用され、逆も同様である。
【００３０】
トランスミッタは、レシーバからのリンク損失に関連する情報に基づいてリンク内の損失を計算する。（ブロック１２０）。例えば、損失は、受信される、送信された複数のクロックパターン信号振幅の比として計算される。より具体的には、損失は、ＤＣパターンおよびＡＣパターンのための複数のＶＯＣステップの数の比に基づいて計算され（それにより、ＶＯＣ内のステップサイズのＰＶＴ変動を除去できる。）、以下の方程式で与えられる。
Ｌｏｓｓ（ｄＢ）＝−２０ｌｏｇ（（ＮＡＣ／ＮＤＣ）×（Ｖｄｃ＿ｅｑ／Ｖｓｗｉｎｇ）） （１）
【００３１】
図８は、これまでに説明された方法に含まれる複数のブロックを要約したフローチャートである。このプロシージャは、最初に自動イコライゼーション状態に達するチップ（この場合チップＡ）の第一のビットで開始し、その複数のビットの全てまで続く。その後、チップＢがこの状態に達する。（ブロック２１０）。トランスミッタＡは、その後ＤＣ電圧をレシーバＢに送り、電圧スイングを決定するために要求される複数のステップの数（ＮＤＣ）が計算される。（ブロック２２０）。次に、トランスミッタにおいて、信号（ＤＣ）レベル（ＮＤＣ）情報がループバックチャネルを通じて受信されたかどうかに関して決定がなされる。（ブロック２３０）。されていない場合、コントロールは、ブロック２２０に返る。さもなければ、ＮＤＣが受信された場合、トランスミッタは、クロックパターンをレシーバに送信する（ブロック２４０）。決定は、トランスミッタにおいて、クロック振幅（ＮＡＣ）情報がレシーバからループバックチャネルを通じて受信されたかどうかに関してその後になされる。（ブロック２５０）。されていない場合、コントロールは、ブロック２４０に返る。さもなければ、ＮＡＣが受信された場合、トランスミッタは、「ｅｎｄ」パターン信号をレシーバに送信し、例えば、方程式（１）を用いてＮＡＣおよびＮＤＣに基づいて複数のタップ係数を計算する。（ブロック２６０）。
【００３２】
図４に戻り、複数のタップイコライゼーション係数は、最適にリンク損失に適合するために、計算されたリンク損失に基づいて自動的に決定される。（ブロック１３０）。これは、複数のリンク損失値の対応する数のための１つ以上のイコライゼーション係数を先立って記憶することにより、達成される。図９は、この所定の関係が、２つのイコライゼーション係数と複数のリンク損失値の範囲との間でどのように公式化されるのかを概念的に示すグラフである。例のために、Ｐ３係数およびＰ５係数のみが、例えば、図２（ｂ）に示される５つのタップのイコライザに対応するマルチタップのイコライゼーションのためのグラフ上に示される。同様の複数のカーブが、残りの複数の係数または２つのタップのイコライゼーションのために使用される１つ以上の係数のために導出される。
【００３３】
複数のマルチタップ係数の複数の値を決定するために、第一に、計算されたリンク損失値が水平軸上に配置される。この値は、Ｐ３カーブおよびＰ５カーブに関連しており、それらの対応する複数の係数は、垂直軸上で決定される。これら複数の係数は、関連したチャネルにおいて、ＩＳＩ歪みを低減するために、好ましくは選択される。最適な複数のフィルタ係数は、例えば、レシーバでの電圧（および時間）マージンを最大にするフィルタ係数に対応する。他の複数の場合、複数の非最適値が使用される。
【００３４】
先だって複数のイコライザーション係数が記憶される１つの方法は、ルックアップテーブルの形式である。このテーブルは、例えば、トランスミッタのメモリに記憶される。ルックアップテーブルを用いて複数の係数を決定することは、さまざまな方法で遂行される。例えば、ルックアップテーブルは、２つのタップベースイコライゼーションのために複数の係数を配置するために検索される。あるいは、ルックアップテーブルは、マルチタップ（例えば、２つのタップより多くの）のイコライゼーションのために複数の係数を配置するために検索され、いずれかは、既知の実装に適合する。
【００３５】
方程式（１）において、ＮＡＣおよびＮＤＣの除算は、リンク損失（Ｌｏｓｓ ｄＢ）を決定するために実行される。除算が単純に実行されることができない場合、ユーザは、ＮＡＣおよびＮＤＣ対複数のイコライゼーション設定の２次元ルックアップテーブルを挿入する。このタイプのルックアップテーブルは、ＮＡＣおよびＮＤＣの現実的な複数の範囲のみ表にすることにより、単純化され、およびより小さくされる。
【００３６】
ルックアップテーブル内の複数のイコライゼーション係数を生成するために、さまざまな方法が使用される。前述したように、これら複数の係数は、好ましくは、受信される電圧を最大化するために決定され、リンクにおけるＩＳＩ歪みを最小にすることにより遂行される。他の複数の場合において、複数の係数は、性能の異なるレベルを達成するために計算される。
【００３７】
ルックアップテーブルに記憶される複数のイコライゼーション係数を決定するために、同じ損失で動作している複数のリンクの異なる複数の組み合わせが選択される。それぞれのリンク組み合わせのための複数のイコライゼーション係数は、例えば、ピーク歪み解析を用いて、その後最適化される。複数の係数を最適化することにおいて、所定の基準が観察される。例えば、複数の係数は、特定のモデリングエラーおよび１ＬＳＢ内に存在しなければならない。１つのシミュレーションにおいて、これは、損失の３つの規模のために、２つおよび５つのタップベースイコライゼーションに対して実行された。
【００３８】
図１０（ａ）および図１０（ｂ）は、５つのタップのイコライゼーションの場合のために実行されたシミュレーションから得られた複数の係数のいくつかを示すグラフである。これら複数の係数は、ここで説明される複数の実施形態の１つ以上に従って、トランスミッタ内のイコライゼーションを最適に設定することに使用されるルックアップテーブルに含まれる。
【００３９】
図１０（ａ）において、Ｐ３のための複数の最適値は、４つの異なる条件の下、３つの損失値のために決定される。カーブ２００は、１ボードおよび０コネクタのために４．８Ｇｂ／ｓのデータレートに対して得られた複数のＰ３係数を示す。カーブ２１０は、０コネクタのために６．４Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。カーブ２２０は、２つのコネクタを用いて互いに接続された３つのボードのために６．４Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。また、カーブ２３０は、２つのコネクタを用いて互いに接続された３つのボードのために４．８Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。このグラフは、シミュレーションの間に観測される複数の条件の代表的なあつまりの下、同じ損失のための支配的なＰ３項のための最適な複数のイコライゼーション設定は、互いにとても近似していることを示す。
【００４０】
図１０（ｂ）において、Ｐ５係数のための複数の最適値は、４つの異なる条件の下の３つの損失値（複数のデータ点によって示される）に対して決定される。カーブ２４０は、１ボートおよび０コネクタのために４．８Ｇｂ／ｓのデータレートに対して得られる複数のＰ５係数を示す。カーブ２５０は、０コネクタのために６．４Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。カーブ２６０は、３つのボードのために６．４Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。また、カーブ２７０は、２つのコネクタにより接続された３つのボードのために４．８Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。このグラフは、シミュレーションの間に観測される複数の条件の代表的なあつまりの下、次の支配的な項Ｐ５は、同じ損失ベース上のＰ３項により決定される複数の値ほど近くなく、また敏感ではない。したがって、Ｐ５の効果は強くはない。
【００４１】
図１１は、コネクタを伴わない１つのボードのための複数のデスクトップチャネルに対して決定された最適化された複数の係数の一例を示すチャートである。前述されたように、これら複数の係数は、実験上の測定／ピーク歪み解析などの論理的な解析によって、先だって決定される。チャートにおいて、Ｐ３係数からＰ６係数は、同じ損失（−１２ｄＢ）に対して６つの場合のために示される。それぞれの場合において、３"および１１．６Ｇｐｓ、４"および１１．２Ｇｐｓ、５"および１０．５Ｇｐｓ、６"および９．８Ｇｐｓ、７"および９Ｇｐｓ、８"および７．４Ｇｐｓである。複数のチャート値は、複数のイコライゼーション係数がそれぞれのケースのために最適化された場合と対比して、複数のイコライゼーション係数が１ケース（５"ケース）のために最適化され、全ての他のケースに適用された場合に観測された最適化された複数のアイ面積を示す。アイサイズの低下は最小である（例えば、３から４％）。同様に、複数のインチで与えられる複数の長さは、複数のパッケージ配線を含まず、複数のコネクタのない総ボード長である。
【００４２】
複数のイコライゼーション係数が決定された後に、トランスミッタは、複数のイコライゼーションレジスタを調整し（例えば、複数のＦＩＲフィルタ）、イコライズされた複数の設定で複数のパターンを送信することを開始する。これら複数のパターンは、実際のデータを含み、この本質は、未知であり、予測できない。例えば、複数のパターンは、複数の１および複数の０の任意のシーケンスを含み、それ故、ランダムデータと見なされる（ＤＣ＝１または...１０１０１０...などの決定性の複数のパターンが送り出されるキャリブレーション間隔とは対照的に）。
【００４３】
任意の段階は、レシーバパッドでのアイの電圧および複数のタイミングマージンを測定することにより設定を微調整することを含む。パッドで見られる「アイ」を決定するオンダイの方法は、微調整で用いられる１つの方法である。この方法において、補間部の外の複数のサンプリングクロックは、さまざまなビット設定上で掃引するために作られ、また、データを正しく検出するために、失敗が生じる複数の設定が記録される。タイミングマージンの範囲の測定は、結果として得られる。
【００４４】
ＶＯＣオフセットは、同様のアルゴリズムを用いて電圧マージンの範囲を決定するために、さまざまな設定の上で掃引するためにその後作られる。タイミングおよび電圧マージンを決定する方法は、どの設定が最適点かを決めるために２つまたは３つのイコライゼーション設定上で自動化の仕方で繰り返され、それにより最適なイコライゼーション設定を決定する。微調整のこの方法は、アイにおける約３−８％の増加を提供する。
【００４５】
任意に、損失情報は、複数の終端および複数のトランスミッタドライブ設定を調整するための複数のフィルタタップおよび複数の係数を選択するために用いられる。しかしながら、アイサイズと消費電力との間にトレードオフが存在する。
【００４６】
複数のイコライゼーション設定の非反復の１ショット決定を実行することにより、ここで説明される複数の実施形態の１つ以上は、レシーバにおける最適の複数のイコライゼーション設定を決定するための時間量を著しく短くする。複数のイコライゼーション設定を決定するために取られてきた他の複数のアプローチと比較して、これは、数千ＵＩまたはおよそｎｓｅｃを要求し、また余分なハードウェアを要求しない。
【００４７】
図１２は、プロセッサ３００、電力供給３１０、および、例えばランダムアクセスメモリであるメモリ３２０を備えるプロセッシングシステムを示す。プロセッサは、算術論理ユニット３０２および内部キャッシュ３０４を有する。システムは、同様に、好ましくは、グラフィカルインターフェース４３０、チップセット３４０、キャッシュ３５０、およびネットワークインターフェース３６０を備える。プロセッサは、マイクロプロセッサまたはプロセッサの任意の他のタイプでよい。プロセッサがマイクロプロセッサの場合、それは、残りの複数の特徴の全てのもしくは任意の組み合わせを伴いチップ上に備えられ、または残りの複数の特徴の１つ以上は、既知の複数の接続および複数のインターフェースを通じてマイクロプロセッサダイに電気的に結合される。ここで説明される本発明の複数の実施形態は、ＣＰＵとチップセット接続との間、チップセットとＲＡＭ接続との間、およびキャッシュとＣＰＵとの間実装される。グラフィカルインターフェースとＣＰＵ、チップセット、およびＲＡＭの１つ以上との間の実装も、同様にできる。ここで説明されたこれら複数の実装または実施形態の任意において、適用型プロセスが、任意の個々のレーンのための複数のトランスミッタマルチタップイコライザ係数を設定するために、初期化ステージの間に使用される。
【００４８】
複数のスペクトラム拡散システムにおいて、ここで説明された本発明の複数の実施形態は、同様に、制限はされないが複数の銅インターコネクト（複数のＳＭＡケーブル、ＦＲ−４を用いる複数のプリント基板等）を使用する複数の通信システムの他の複数のタイプにおいて使用される。
【００４９】
本発明の他の実施形態によれば、コンピュータ可読媒体は、ここで説明された複数の方法の複数の機能ブロックの全てまたは一部分を実行するための複数のコードセクションを有するプログラムを記憶する。コンピュータ可読媒体は、同じチップに形成され、イコライザに電気的に結合される集積回路メモリでよく、または媒体は、記憶媒体またはデバイスの他の媒体でよい。ＣＰＵまたは他のプロセッサ回路などのコントローラは、ルックアップテーブルを検索するため、または前述の複数の検索結果に基づいて複数のイコライゼーション設定を調整するためのプログラムを実行するために使用される。
【００５０】
前述の複数の実施形態のいずれかにおいて、イコライザは、ルックアップテーブルの検索を実行し、または検索は、イコライザを有するボードもしくはチップ、またはボード外もしくはチップ外のどちらかに存在するコントローラもしくはプロセッシング回路により実行される。
【００５１】
本明細書における一「実施形態」への任意の参照は、実施形態に関して説明された特定の機能、構造、特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書のさまざまな場所におけるこのような複数のフレーズの出現は、必ずしも全てが同じ実施形態を参照していない。さらに、任意の実施形態に関連して特定の機能、構造、または特性が説明された場合、複数の実施形態の他の複数のものと関連してこの種の機能、構造または特性をもたらすことは、当業者の範囲の中であることが、提示される。
【００５２】
その上、理解を簡略化するために、特定の複数の機能ブロックは、分かれた複数のブロックとして描写されたが、しかしながら、これら分けられて描写された複数のブロックは、ここで説明され、さもなければ提示された順序であるとして必ずしも構築されるべきではない。例えば、いくつかのブロックは、代替の順序で、同時に、その他で実行されることができる。
【００５３】
本発明は、ここで、多くの実例となる実施形態を参照して説明されたが、本発明の本質の精神および範囲に包含される多くの他の修正および複数の実施形態が、当業者により考案されることができることは、理解されるべきである。より詳細には、合理的な複数の変更および修正は、本発明の複数の実施形態の精神を逸脱することなく、前述の開示、複数の図面および添付の複数の請求項の範囲内で、主部の組み合わせの配置の複数の構成部分および／または複数の配列においてできる。複数の構成部分および／または複数の配置における複数の変更および複数の修正に加えて、複数の代替使用は、同様に明白である。
【技術分野】
【０００１】
本発明は、その複数の実施形態の１つ以上において、広く信号処理技術に関し、より詳細には、通信システムにおいてイコライゼーションを制御するためのシステムおよび方法に関する。
【背景技術】
【０００２】
複数の通信リンクは、ノイズおよびレシーバにおいて信号の質を落とす他の複数の作用の影響を受けやすい。さまざまな技術がリンク性能を向上するために使用されている。複数の移動通信システムにおいて、イコライゼーションとして知られる１つの技術は、複数の帯域制限（周波数選択性）時拡散チャネルにおける送信媒体により引き起こされる信号間干渉（ＩＳＩ）を補償する。ＩＳＩは、変調帯域幅がラジオチャネルのコヒーレンス帯域幅を越えた場合、生じる。これは、送信される信号を歪ますことをもたらし、レシーバにおいてビットエラーを引き起こす。
【０００３】
イコライゼーションは、ＩＳＩを最小化する処理作業である。複数のマージンが許す限り、トランスミッタベースイコライゼーションは、回路の複雑性および消費電力に関して、より単純な、およびより好ましい処理である。処理は、期待されるチャネル振幅および複数の遅延特性の平均範囲を補償することを伴う。複数の移動チャネルの先天的な複数の特性のために、複数のイコライザは、チャネルの複数の時変特性を追跡し、それ故に、本質的に適応型であると呼ばれる。
【０００４】
適応型イコライゼーションは、複数のモードで実行される。トレーニングモードの間、レシーバイコライザが適切な設定に平均化するように、トランスミッタにより、既知の固定長トレーニングシーケンスが送られる。トレーニングシーケンスは、通常は、疑似ランダムバイナリ信号、または固定の、所定のビットパターンである。
【０００５】
トレーニングシーケンスの直後に、ユーザデータ（複数のコーディングビットを備えても、または備えなくてもよい）が送られ、レシーバでのイコライザは、チャネルを評価するために再帰アルゴリズムを活用し、チャネルを補償するために複数のフィルタ係数を見積もる。トレーニングシーケンスは、トレーニングが終了した場合に複数のフィルタ係数がユーザデータの受理のための複数の最適値付近にあるように、最悪の、可能性のある条件下において、イコライザが適切な複数のフィルタ係数を取得することを可能にするために設計される。ユーザデータが受信された場合、イコライザの適合アルゴリズムは、変化する複数のチャネル条件を追跡する。イコライザは、したがって、継続的にその複数のフィルタ特性を、ＩＳＩを低減するために長い間に変更し、したがって、データ受信の全体の質を改善する。
【０００６】
多くのイコライザは、固定の複数のタップを使用し（ＰＣＩ Ｅｘｐｒｅｓｓ、メモリインターフェースなど）、または値が固定された要素を使用する（ＸＡＵＩ）。ＰＣＩ Ｅｘｐｒｅｓｓは、近い将来に、ＰＣの全ての市場部分全体に現れると予想されるシリアルＩ／Ｏ技術である。ＸＡＵＩは、複数の１０Ｇｂｐｓ光イーサネットアプリケーションのために通常使用される他のシリアルＩ／Ｏインターフェースである。既存の複数のシステムにおいて、両方のイコライザトポロジは、設計時には固定であり、その後、調整されることができない。これは、さまざまな意味で不利である。例えば、１つの媒体またはチャネルのための複数のタップの数および複数のフィルタ係数設定は、他のチャネルに対して、最適ではなく、または役立ちさえしない。これら複数の矛盾を克服するために、既存の複数のシステムの複数のユーザは、リンクが異なる複数のチャネルで役立つために、他の複数の変数のみならずビットレートも考慮して、手動で、フィルタの特定の複数のパラメータを変える。時間の効率が悪いと立証されるだけではなく、これは、システムの柔軟性と適応性を弱める。
【図面の簡単な説明】
【０００７】
【図１】本発明の１つの実施形態に係る通信システムを示す図である。
【図２ａ】図１のシステムに含まれる２つのタップのイコライザを示す図である。
【図２ｂ】図１のシステムに含まれる５つのタップのイコライザを示す。
【図３】図１のトランスミッタに含まれるイコライザからの出力である長パルスの一例を示す図である。
【図４】図１のシステムにおいて複数のイコライゼーション係数をセットするために用いられる方法に含まれる複数のブロックを示す図である。
【図５】イコライゼーション設定の間に、図１のトランスミッタとレシーバとの間で実行されるハンドシェイクプロシージャおよびルックバック通信を示す図である。
【図６】リンク損失が決定されることを可能にするためにレシーバにより電圧オフセットが決定される方法を示す図である。
【図７】リンク損失情報を導出するために使用されるＤＣパターン信号を示す。
【図８】本発明のシステムおよび方法の所望の実施形態に従ってリンク損失を決定する段階に含まれる複数のブロックを示すフロー図である。
【図９】本発明の１つ以上の実施形態に従って、どのように２つのイコライゼーション係数が計算されたリンク損失に関連するかを概念的に示す図である。
【図１０ａ】本発明の１つ以上の実施形態に従って使用される複数のマルチタップ係数とリンク損失との関係を示すグラフである。
【図１０ｂ】本発明の１つ以上の実施形態に従って使用される複数のマルチタップ係数とリンク損失との関係を示すグラフである。
【図１１】本発明のシステムおよび方法の１つ以上の実施形態に従って複数のリンク損失値のために先立って計算され、およびトランスミッタイコライザを自動的に設定するために使用される複数のマルチタップのイコライゼーション係数のルックアップテーブルである。
【図１２】本発明の一実施形態に係るプロセッシングシステムの図である。
【発明を実施するための最良の形態】
【０００８】
図１は、１つ以上のシリアルリンク３０により接続されるトランスミッタ１０およびレシーバ２０を備える通信システムを示す。トランスミッタは、コアロジック１、プリドライバ２、位相ロックループ３、ドライバ４、およびイコライザ５を有する。コアロジックは、送信される音声、データまたは他の情報を有するベースバンド信号を生成する。プリドライバは、ベースバンド信号を位相ロックループにより生成される搬送周波数上で変調する。変調は、ＣＤＭＡに制限されないがこれを含む複数のスペクトラム拡散技術の１つに好ましくは適合する。ドライバは、１つ以上のシリアルリンクに沿って変調された信号の送信を制御するために、複数のスイッチング動作を実行する。説明のために、２つのシリアルリンク３１および３２が示されるが、しかしながら、より多くのリンクが含まれてもよい。複数のリンクは、損失の多い複数の相互接続であり、複数のコネクタのないボード接続または、制限はされないが２ボード１コネクタ構成および３ボード２コネクタ構成などの他の複数の構成に存在する。
【０００９】
イコライザは、下記においてより詳細に説明されるタップ係数ルックアップテーブルを記憶するメモリ６を有する。好ましくは、トランスミッタとレシーバとの間のループバックチャネル７からデータを受信するコアロジックは、同様に、そのデータを、ルックアップテーブルから係数出力を計算するブロックに渡す。フォワードクロックチャネル８は、下記において明白になる複数の理由のために、同様に、トランスミッタとレシーバとの間に含まれる。フォワードクロックチャネルおよびループバックチャネルは、複数の汎用データチャネル３１および３２に使用されるアーキテクチャと同じアーキテクチャを有する。フォワードクロックチャネルは、イコライゼーションを要求しない（例えば、それは、複数のバイナリビットパターン１０１０１０...のみを送信する）。ループバックチャネルは、低周波数で、元のトランスミッタビットへ送り返すために使用される他のデータチャネルでよい。同様に、イコライザは、トランスミッタの中に示されているが、イコライザは、同様に、トランスミッタの外に配置されてもよい。
【００１０】
レシーバは、復調部およびデスキュー回路を備える。復調部において、データは、入力でサンプリングアンプ２１により受信され、補間部２２により生成される複数のサンプリングクロック信号を用いて復調される。補間部は、複数のクロック信号を遅延ロックループ（ＤＬＬ）２３から受信する。補間部は、位相ロックループ２５からのクロック出力に関して、データの関連する位相を追跡し続けるトラッキングループ２４を用いて制御される。デスキュー回路２７および同期（ｓｙｎｃ）回路２８は、ポートの全てのビットから受信されるデータを共に同期させる。同様に、マルチプレクサ２９は、遅延ロックループへの入力となるように複数のクロック信号を選択するために備えられる。より詳細に説明されるように、複数のイコライゼーション係数は、レーン毎ベースで調整されるので、デスキューおよびｓｙｎｃブロックは、任意的であると考えられる。
【００１１】
トランスミッタおよびレシーバは、それらのそれぞれの位相ロックループ回路を駆動するために、同じ参照クロックを受信する。同様に、フォワードクロックチャネルは、トランスミッタとレシーバとの間に構築される。適応型イコライザは、信号品質を改善するために、受信された信号内のＩＳＩ干渉を低減する。
【００１２】
本発明の少なくとも１つの実施形態にしたがって、キャリブレートされるそれぞれのチャネルのために、応答／フィードバックチャネルが使用される。余分な複数のチャネルのオーバーヘッドを低減するために、複数のタップ係数および／または他の複数のイコライゼーション設定が、１つのチャネルのために一度に自動的に決定される（自動キャリブレーションが実行される。）。しかしながら、複数のデータチャネルを複数のフィードバックチャネルとして使用することができる。この場合、複数のタップ係数は、１つより多くの送信チャネルのために同時に決定され、例えば、マルチリンク自動キャリブレーションが実行される。
【００１３】
図２（ａ）は、複数の係数が本発明の１つ以上の実施形態に従って制御される２つのタップの適応型イコライザを示す。イコライザは、ラジオチャネル、１つの遅延要素Ｚ−１、２つのタップＰ２およびＰ３ならびにそれらの対応する複数の係数ａ０およびａ１の瞬時の状態に依存する入力Ｄｉｎと、イコライザの出力に対応する信号を生成するための加算回路３とを有する時変（ＦＩＲ）フィルタとして示される。複数のタップ係数は、性能の特定のレベルを達成するために、および望ましくは、レシーバでの信号品質を最適化するために、本発明の１つ以上の実施形態に従って、測定されたリンク損失に基づいて調整される複数の重み値である。
【００１４】
図２（ｂ）は、ここで説明される１つ以上の実施形態に従って同様に制御される複数の係数を有する５つのタップの適応型イコライザを示す。イコライザは、ラジオチャネル、４遅延要素、ならびに５つのタップＰ１からＰ５およびそれらの対応する複数の係数ａ０からａ４の瞬時の状態に依存する入力Ｄｉｎ、ならびにイコライザの出力に対応する信号を生成するための加算部３を有する時変（ＦＩＲ）フィルタとして示される。複数のタップ係数は、性能の特定のレベルを達成するために、および望ましくは、レシーバでの信号品質を最適化するために、本発明の１つ以上の実施形態に従って、測定されたリンク損失に基づいて調整される複数の重み値である。
【００１５】
図２（ａ）または図２（ｂ）に示されるマルチタップのイコライザは、サーバチャネルまたはデスクトップチャネルと共に損失−イコライゼーション相関関係を実行するために、トランスミッタまたは少なくとも通信システムの送信側に含まれる。２つのタップおよび５つのタップのイコライザが説明のために示されたが、トランスミッタは、ここで説明されるように自動で調整される複数のタップ／タップ係数の任意の数を伴うイコライザを使用してよい。
【００１６】
図３は、この目的のために使用されるイコライザからの長パルス出力の一例を示す。この図において、Ｐ１、Ｐ３、Ｐ４、およびＰ５は、イコライザのプリカーソル、第一のポストカーソル、第二のポストカーソル、および第三のポストカーソル規模をそれぞれ表す。より詳細には、Ｐ１は、主パルスの直前のカーソルの振幅に対応する。これは、ＩＳＩにより誘導される任意の「立ち上がり時間」遅延をキャンセルするために設計される。Ｐ３は、主パルスの直後のイコライズされたカーソルの振幅に対応する。Ｐ４は、Ｐ３の直後のイコライズされたカーソルの振幅に対応する。そして、Ｐ５は、Ｐ４の直後のイコライズされたカーソルの振幅に対応する。Ｐ３−Ｐ５の複数の値は、ビット時間を超えて主パルスの正の複数の残余をネゲートするために、通常負である。Ｐ２は、マルチタップのイコライズされた長パルスを送信する場合、主パルスの振幅を表す（望ましくは、最大値Ｖｓｗｉｎｇに正規化される）。同様に、性能の特定のレベルを達成するために、複数の係数のより少ない、より多い、または異なる数が調整される。
【００１７】
図４は、本発明の一実施形態に従って自動的にマルチタップのイコライゼーションキャリブレーションを実行するための方法に含まれる複数の機能ブロックを示す。複数の機能ブロックを実行する図１に含まれる複数の回路の複数の例は、後述される。
【００１８】
リンク初期化プロシージャの間、損失の量は、望ましくは、トランスミッタとレシーバとの間のそれぞれのリンクのために決定される。（ブロック１００）。これは、それぞれトランスミッタおよびレシーバに含まれる２つのチップの間で実行されるハンドシェイキングおよびループバックプロシージャに従って達成される。このプロシージャは、複数のチップがイコライゼーション設定プロセスに参加する準備ができていることを保証する。それぞれのリンク／チャネルを調整することにおいて、異なる複数のリンクは、異なる複数のチャネル損失（異なる長さ、など）を有する。したがって、それぞれのチャネルは、個々に調整される。
【００１９】
図５は、ハンドシェイキングおよびループバックプロシージャの間に、２つのチップ間（例えば、実例としてラベル付けされた複数の集積回路チップチップＡおよびチップＢであり、それぞれのチップは、好ましくは、それ自身のトランスミッタおよびレシーバを有する）で起こる信号フローを示す。自動イコライゼーションキャリブレーションプロシージャを開始するための状態に達し、プロシージャを開始するために、他のチップに複数のビットを送信するチップは、自動イコライゼーションを試みる第一である。例えば、チップＡのトランスミッタが、自動イコライゼーションキャリブレーションが実行される状態に達する場合（例えば、電源投入／スタートアップ、複数の破局的な失敗もしくは複数のリンクエラーが生じた場合、またはリンクが再トレーニングされることを必要とする他の複数の時）、チップＡは、１つ以上の状態ビットを含む信号をレシーバへ、専用チャネル１０２上に送信する。チップＢのレシーバは、その後、ループバックチャネルと称される他の専用チャネル１０４上の承認信号ＡＣＫにより応答する。一旦承認信号が受信されると、リンク３０における損失を決定するプロシージャが実行される。同様に、状態信号および承認信号は、双方向で、同じチャネル上に送信される。
【００２０】
図６は、リンク３０における損失を計算することに使用される情報を取得することに使用される差動回路を示す。この情報は、好ましくは、レシーバで取得され、その後、次のとおりにフィードバックされる。
【００２１】
トランスミッタ１０は、所定のクロックパターンを有する差動信号を入力がオフセット調整された（可変電圧源Ｖｏｆｆｓｅｔとして実例として示された）レシーバ２０に送る。レシーバは、受信される信号の振幅を、好ましくは１最小有効ビット（ＬＳＢ）エラー内で決定するために、オフセットを掃引する。この振幅測定は、好ましくは、レシーバのフロントエンドサンプリングアンプで実行される。測定がされた後、レシーバは、受信された信号振幅を示す信号をトランスミッタに、好ましくは専用チャネルに沿って送り返す。
【００２２】
電圧オフセットキャリブレーションの規模は、圧力、電圧、および気温（ＰＶＴ）の結果として変化し得るので、この変化を補うために複数の動的調整が実行される。これは、複数の電圧オフセットキャリブレーション範囲内の非線形を避けるやり方でＤＣパターンを用いて達成される。例えば、ＶＯＣは、トランスミッタからレシーバにクロックパターン（例えば、複数のＤＣ「１」信号の一様なストリーム１０６）を送信することにより実行される。信号は、既知の（外部的に調整された）スイングと共に、ＤＣ損失が生じないことを保証するために開かれたレシーバ終端を伴い送信される。レシーバは、オフセットを掃引し、スイングを決定するために要求された複数のステップの数（ＮＤＣ）を記録する。
【００２３】
このステップカウント（ＮＤＣ）を決定することは、以下のように実行される。第一に、オフセットは、（複数の）ゼロ位置、すなわち、ＶＯＣオフセットが完全にキャンセルされる位置を記録するためにキャリブレートされる。ゼロ位置のこの決定は、ＶＯＣオフセットがオフセットキャンセラにより掃引された場合（例えば、それは、図１のサンプリングアンプに含まれるブロックである）、初期化の間に好ましくは生じる。ＮＤＣをカウントするために、オフセットキャンセラは、ゼロ位置カウントを越えてオフセットのビット設定を増加させる。サンプリングアンプ出力が符号を変える瞬間に、ビット設定は読み出され、ゼロ位置カウントから減じられる。オフセットキャンセラが増加せねばならないビット設定の複数のステップの数は、ＮＤＣに対応する。これら複数のステップは、オフセットキャンセラのディジタルロジックで存在するカウンタによりカウントされる。
【００２４】
一旦ステップカウントＮＤＣが決定されると、レシーバは、この情報１０８をトランスミッタに、好ましくは、ループバックチャネルを用いて低減された周波数で送り返される。一旦トランスミッタ側がこの情報を受信すると、トランスミッタは、承認（ＡＣＫ）信号をレシーバに送信し、送信を止める。（図５および図６参照）。
【００２５】
設計最適化によって、ＶＯＣは、コモンモードまわりで最も線形である。５００ｍＶのシングルエンドスイングに対して、コモンモードは、およそ２５０ｍＶである。通常、線形性は、およそ２００ｍＶ、すなわち、コモンモードまわりの１００ｍＶによい。したがって、ＮＤＣを決めるためのＤＣキャリブレーションに対して、２つのタップのイコライズされたＤＣ信号が使用される。
【００２６】
図７に示されるように、既存の複数のＰＶＴ条件上で信号スイングＶｓｗｉｎｇが固定であり、良く決められている（それが外部的にそうであることができるように）場合、ＤＣ「１」パルスの適用後に生成されたイコライズされたＤＣ電圧Ｖｄｃ＿ｅｑは、既知の２つのタップのイコライゼーション設定のためにほとんど変化を有さない。Ｖｄｃ＿ｅｑの規模は、ＶＯＣの線形範囲に基づいて決定されなければならない。一般的には、より大きなＶｄｃ＿ｅｑがいっそうよい。
【００２７】
一旦トランスミッタがクロックパターン信号をフルスイングでレシーバに送信したら、レシーバは、再度、オフセットを掃引し、信号のクロック振幅を決定するために要求される複数のステップの数（ＮＡＣ）を記録する。このクロック振幅は、複数のクロック信号の振幅であり、すなわち、送信される１０１０１０...パターンの振幅である。複数のステップの数（ＮＡＣ）は、オフセットコントローラが実行しなければならないビット設定増加の数に対応する。このステップカウント決定は、ＮＤＣのために述べられたことと同じ方法で実行され、例えば、ＮＡＣは、ＶＯＣオフセットコントローラの「ゼロ位置」を越えた複数のステップの数である。ＮＡＣ内の用語「ＡＣ」は、例えば、信号伝達用語において一般的にクロックパターンと称される１０１０１０であるＡＣパターンを意味する。システムは、結局のところＮＡＣ対ＮＤＣの比を計算するので、１０１０１０...パターンの現実のクロック振幅は、必ずしも要求されない。
【００２８】
ＮＡＣを含む情報は、レシーバからトランスミッタへ、ループバックチャネルを通り、承認信号（ＡＣＫ）がトランスミッタから受信されるまでフィードバックされる。（ブロック１１０）。リンク上のトランスミッタとレシーバとの間の情報の全ての交換は、好ましくは、十分に低い周波数で起こり、情報交換のイコライゼーションを不必要とする。
【００２９】
とりわけ、複数のほど近い最近レーントゥレーンスキュー要求の複数の条件下において、トランスミッタとレシーバとの間の情報フィードバックは、必要でさえない。例えば、スイングが一定で、両側で同じな場合、チップＢのレシーバにより計算されるＮＡＣ（図３）は、チップＢの複数のトランスミッタ−レシーバのイコライゼーションをキャリブレートするために使用され、逆も同様である。
【００３０】
トランスミッタは、レシーバからのリンク損失に関連する情報に基づいてリンク内の損失を計算する。（ブロック１２０）。例えば、損失は、受信される、送信された複数のクロックパターン信号振幅の比として計算される。より具体的には、損失は、ＤＣパターンおよびＡＣパターンのための複数のＶＯＣステップの数の比に基づいて計算され（それにより、ＶＯＣ内のステップサイズのＰＶＴ変動を除去できる。）、以下の方程式で与えられる。
Ｌｏｓｓ（ｄＢ）＝−２０ｌｏｇ（（ＮＡＣ／ＮＤＣ）×（Ｖｄｃ＿ｅｑ／Ｖｓｗｉｎｇ）） （１）
【００３１】
図８は、これまでに説明された方法に含まれる複数のブロックを要約したフローチャートである。このプロシージャは、最初に自動イコライゼーション状態に達するチップ（この場合チップＡ）の第一のビットで開始し、その複数のビットの全てまで続く。その後、チップＢがこの状態に達する。（ブロック２１０）。トランスミッタＡは、その後ＤＣ電圧をレシーバＢに送り、電圧スイングを決定するために要求される複数のステップの数（ＮＤＣ）が計算される。（ブロック２２０）。次に、トランスミッタにおいて、信号（ＤＣ）レベル（ＮＤＣ）情報がループバックチャネルを通じて受信されたかどうかに関して決定がなされる。（ブロック２３０）。されていない場合、コントロールは、ブロック２２０に返る。さもなければ、ＮＤＣが受信された場合、トランスミッタは、クロックパターンをレシーバに送信する（ブロック２４０）。決定は、トランスミッタにおいて、クロック振幅（ＮＡＣ）情報がレシーバからループバックチャネルを通じて受信されたかどうかに関してその後になされる。（ブロック２５０）。されていない場合、コントロールは、ブロック２４０に返る。さもなければ、ＮＡＣが受信された場合、トランスミッタは、「ｅｎｄ」パターン信号をレシーバに送信し、例えば、方程式（１）を用いてＮＡＣおよびＮＤＣに基づいて複数のタップ係数を計算する。（ブロック２６０）。
【００３２】
図４に戻り、複数のタップイコライゼーション係数は、最適にリンク損失に適合するために、計算されたリンク損失に基づいて自動的に決定される。（ブロック１３０）。これは、複数のリンク損失値の対応する数のための１つ以上のイコライゼーション係数を先立って記憶することにより、達成される。図９は、この所定の関係が、２つのイコライゼーション係数と複数のリンク損失値の範囲との間でどのように公式化されるのかを概念的に示すグラフである。例のために、Ｐ３係数およびＰ５係数のみが、例えば、図２（ｂ）に示される５つのタップのイコライザに対応するマルチタップのイコライゼーションのためのグラフ上に示される。同様の複数のカーブが、残りの複数の係数または２つのタップのイコライゼーションのために使用される１つ以上の係数のために導出される。
【００３３】
複数のマルチタップ係数の複数の値を決定するために、第一に、計算されたリンク損失値が水平軸上に配置される。この値は、Ｐ３カーブおよびＰ５カーブに関連しており、それらの対応する複数の係数は、垂直軸上で決定される。これら複数の係数は、関連したチャネルにおいて、ＩＳＩ歪みを低減するために、好ましくは選択される。最適な複数のフィルタ係数は、例えば、レシーバでの電圧（および時間）マージンを最大にするフィルタ係数に対応する。他の複数の場合、複数の非最適値が使用される。
【００３４】
先だって複数のイコライザーション係数が記憶される１つの方法は、ルックアップテーブルの形式である。このテーブルは、例えば、トランスミッタのメモリに記憶される。ルックアップテーブルを用いて複数の係数を決定することは、さまざまな方法で遂行される。例えば、ルックアップテーブルは、２つのタップベースイコライゼーションのために複数の係数を配置するために検索される。あるいは、ルックアップテーブルは、マルチタップ（例えば、２つのタップより多くの）のイコライゼーションのために複数の係数を配置するために検索され、いずれかは、既知の実装に適合する。
【００３５】
方程式（１）において、ＮＡＣおよびＮＤＣの除算は、リンク損失（Ｌｏｓｓ ｄＢ）を決定するために実行される。除算が単純に実行されることができない場合、ユーザは、ＮＡＣおよびＮＤＣ対複数のイコライゼーション設定の２次元ルックアップテーブルを挿入する。このタイプのルックアップテーブルは、ＮＡＣおよびＮＤＣの現実的な複数の範囲のみ表にすることにより、単純化され、およびより小さくされる。
【００３６】
ルックアップテーブル内の複数のイコライゼーション係数を生成するために、さまざまな方法が使用される。前述したように、これら複数の係数は、好ましくは、受信される電圧を最大化するために決定され、リンクにおけるＩＳＩ歪みを最小にすることにより遂行される。他の複数の場合において、複数の係数は、性能の異なるレベルを達成するために計算される。
【００３７】
ルックアップテーブルに記憶される複数のイコライゼーション係数を決定するために、同じ損失で動作している複数のリンクの異なる複数の組み合わせが選択される。それぞれのリンク組み合わせのための複数のイコライゼーション係数は、例えば、ピーク歪み解析を用いて、その後最適化される。複数の係数を最適化することにおいて、所定の基準が観察される。例えば、複数の係数は、特定のモデリングエラーおよび１ＬＳＢ内に存在しなければならない。１つのシミュレーションにおいて、これは、損失の３つの規模のために、２つおよび５つのタップベースイコライゼーションに対して実行された。
【００３８】
図１０（ａ）および図１０（ｂ）は、５つのタップのイコライゼーションの場合のために実行されたシミュレーションから得られた複数の係数のいくつかを示すグラフである。これら複数の係数は、ここで説明される複数の実施形態の１つ以上に従って、トランスミッタ内のイコライゼーションを最適に設定することに使用されるルックアップテーブルに含まれる。
【００３９】
図１０（ａ）において、Ｐ３のための複数の最適値は、４つの異なる条件の下、３つの損失値のために決定される。カーブ２００は、１ボードおよび０コネクタのために４．８Ｇｂ／ｓのデータレートに対して得られた複数のＰ３係数を示す。カーブ２１０は、０コネクタのために６．４Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。カーブ２２０は、２つのコネクタを用いて互いに接続された３つのボードのために６．４Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。また、カーブ２３０は、２つのコネクタを用いて互いに接続された３つのボードのために４．８Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。このグラフは、シミュレーションの間に観測される複数の条件の代表的なあつまりの下、同じ損失のための支配的なＰ３項のための最適な複数のイコライゼーション設定は、互いにとても近似していることを示す。
【００４０】
図１０（ｂ）において、Ｐ５係数のための複数の最適値は、４つの異なる条件の下の３つの損失値（複数のデータ点によって示される）に対して決定される。カーブ２４０は、１ボートおよび０コネクタのために４．８Ｇｂ／ｓのデータレートに対して得られる複数のＰ５係数を示す。カーブ２５０は、０コネクタのために６．４Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。カーブ２６０は、３つのボードのために６．４Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。また、カーブ２７０は、２つのコネクタにより接続された３つのボードのために４．８Ｇｂ／ｓのデータレートに対して得られた複数の係数を示す。このグラフは、シミュレーションの間に観測される複数の条件の代表的なあつまりの下、次の支配的な項Ｐ５は、同じ損失ベース上のＰ３項により決定される複数の値ほど近くなく、また敏感ではない。したがって、Ｐ５の効果は強くはない。
【００４１】
図１１は、コネクタを伴わない１つのボードのための複数のデスクトップチャネルに対して決定された最適化された複数の係数の一例を示すチャートである。前述されたように、これら複数の係数は、実験上の測定／ピーク歪み解析などの論理的な解析によって、先だって決定される。チャートにおいて、Ｐ３係数からＰ６係数は、同じ損失（−１２ｄＢ）に対して６つの場合のために示される。それぞれの場合において、３"および１１．６Ｇｐｓ、４"および１１．２Ｇｐｓ、５"および１０．５Ｇｐｓ、６"および９．８Ｇｐｓ、７"および９Ｇｐｓ、８"および７．４Ｇｐｓである。複数のチャート値は、複数のイコライゼーション係数がそれぞれのケースのために最適化された場合と対比して、複数のイコライゼーション係数が１ケース（５"ケース）のために最適化され、全ての他のケースに適用された場合に観測された最適化された複数のアイ面積を示す。アイサイズの低下は最小である（例えば、３から４％）。同様に、複数のインチで与えられる複数の長さは、複数のパッケージ配線を含まず、複数のコネクタのない総ボード長である。
【００４２】
複数のイコライゼーション係数が決定された後に、トランスミッタは、複数のイコライゼーションレジスタを調整し（例えば、複数のＦＩＲフィルタ）、イコライズされた複数の設定で複数のパターンを送信することを開始する。これら複数のパターンは、実際のデータを含み、この本質は、未知であり、予測できない。例えば、複数のパターンは、複数の１および複数の０の任意のシーケンスを含み、それ故、ランダムデータと見なされる（ＤＣ＝１または...１０１０１０...などの決定性の複数のパターンが送り出されるキャリブレーション間隔とは対照的に）。
【００４３】
任意の段階は、レシーバパッドでのアイの電圧および複数のタイミングマージンを測定することにより設定を微調整することを含む。パッドで見られる「アイ」を決定するオンダイの方法は、微調整で用いられる１つの方法である。この方法において、補間部の外の複数のサンプリングクロックは、さまざまなビット設定上で掃引するために作られ、また、データを正しく検出するために、失敗が生じる複数の設定が記録される。タイミングマージンの範囲の測定は、結果として得られる。
【００４４】
ＶＯＣオフセットは、同様のアルゴリズムを用いて電圧マージンの範囲を決定するために、さまざまな設定の上で掃引するためにその後作られる。タイミングおよび電圧マージンを決定する方法は、どの設定が最適点かを決めるために２つまたは３つのイコライゼーション設定上で自動化の仕方で繰り返され、それにより最適なイコライゼーション設定を決定する。微調整のこの方法は、アイにおける約３−８％の増加を提供する。
【００４５】
任意に、損失情報は、複数の終端および複数のトランスミッタドライブ設定を調整するための複数のフィルタタップおよび複数の係数を選択するために用いられる。しかしながら、アイサイズと消費電力との間にトレードオフが存在する。
【００４６】
複数のイコライゼーション設定の非反復の１ショット決定を実行することにより、ここで説明される複数の実施形態の１つ以上は、レシーバにおける最適の複数のイコライゼーション設定を決定するための時間量を著しく短くする。複数のイコライゼーション設定を決定するために取られてきた他の複数のアプローチと比較して、これは、数千ＵＩまたはおよそｎｓｅｃを要求し、また余分なハードウェアを要求しない。
【００４７】
図１２は、プロセッサ３００、電力供給３１０、および、例えばランダムアクセスメモリであるメモリ３２０を備えるプロセッシングシステムを示す。プロセッサは、算術論理ユニット３０２および内部キャッシュ３０４を有する。システムは、同様に、好ましくは、グラフィカルインターフェース４３０、チップセット３４０、キャッシュ３５０、およびネットワークインターフェース３６０を備える。プロセッサは、マイクロプロセッサまたはプロセッサの任意の他のタイプでよい。プロセッサがマイクロプロセッサの場合、それは、残りの複数の特徴の全てのもしくは任意の組み合わせを伴いチップ上に備えられ、または残りの複数の特徴の１つ以上は、既知の複数の接続および複数のインターフェースを通じてマイクロプロセッサダイに電気的に結合される。ここで説明される本発明の複数の実施形態は、ＣＰＵとチップセット接続との間、チップセットとＲＡＭ接続との間、およびキャッシュとＣＰＵとの間実装される。グラフィカルインターフェースとＣＰＵ、チップセット、およびＲＡＭの１つ以上との間の実装も、同様にできる。ここで説明されたこれら複数の実装または実施形態の任意において、適用型プロセスが、任意の個々のレーンのための複数のトランスミッタマルチタップイコライザ係数を設定するために、初期化ステージの間に使用される。
【００４８】
複数のスペクトラム拡散システムにおいて、ここで説明された本発明の複数の実施形態は、同様に、制限はされないが複数の銅インターコネクト（複数のＳＭＡケーブル、ＦＲ−４を用いる複数のプリント基板等）を使用する複数の通信システムの他の複数のタイプにおいて使用される。
【００４９】
本発明の他の実施形態によれば、コンピュータ可読媒体は、ここで説明された複数の方法の複数の機能ブロックの全てまたは一部分を実行するための複数のコードセクションを有するプログラムを記憶する。コンピュータ可読媒体は、同じチップに形成され、イコライザに電気的に結合される集積回路メモリでよく、または媒体は、記憶媒体またはデバイスの他の媒体でよい。ＣＰＵまたは他のプロセッサ回路などのコントローラは、ルックアップテーブルを検索するため、または前述の複数の検索結果に基づいて複数のイコライゼーション設定を調整するためのプログラムを実行するために使用される。
【００５０】
前述の複数の実施形態のいずれかにおいて、イコライザは、ルックアップテーブルの検索を実行し、または検索は、イコライザを有するボードもしくはチップ、またはボード外もしくはチップ外のどちらかに存在するコントローラもしくはプロセッシング回路により実行される。
【００５１】
本明細書における一「実施形態」への任意の参照は、実施形態に関して説明された特定の機能、構造、特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書のさまざまな場所におけるこのような複数のフレーズの出現は、必ずしも全てが同じ実施形態を参照していない。さらに、任意の実施形態に関連して特定の機能、構造、または特性が説明された場合、複数の実施形態の他の複数のものと関連してこの種の機能、構造または特性をもたらすことは、当業者の範囲の中であることが、提示される。
【００５２】
その上、理解を簡略化するために、特定の複数の機能ブロックは、分かれた複数のブロックとして描写されたが、しかしながら、これら分けられて描写された複数のブロックは、ここで説明され、さもなければ提示された順序であるとして必ずしも構築されるべきではない。例えば、いくつかのブロックは、代替の順序で、同時に、その他で実行されることができる。
【００５３】
本発明は、ここで、多くの実例となる実施形態を参照して説明されたが、本発明の本質の精神および範囲に包含される多くの他の修正および複数の実施形態が、当業者により考案されることができることは、理解されるべきである。より詳細には、合理的な複数の変更および修正は、本発明の複数の実施形態の精神を逸脱することなく、前述の開示、複数の図面および添付の複数の請求項の範囲内で、主部の組み合わせの配置の複数の構成部分および／または複数の配列においてできる。複数の構成部分および／または複数の配置における複数の変更および複数の修正に加えて、複数の代替使用は、同様に明白である。
【特許請求の範囲】
【請求項１】
トランスミッタ、および
前記トランスミッタに結合されるリンクの損失に基づいてマルチタップのイコライゼーション設定を自動的に決定するイコライザ
を備えるボード。
【請求項２】
前記イコライゼーション設定は、２つのタップのイコライゼーションである請求項１に記載のボード。
【請求項３】
前記イコライゼーション設定は、５つのタップのイコライゼーション設定である請求項１に記載のボード。
【請求項４】
所定のチャネルを通じてリンク損失情報を有する信号を受信することをさらに備える請求項１に記載のボード。
【請求項５】
複数のリンク損失値のそれぞれの数と通信して複数のタップ係数設定を記憶するルックアップテーブルをさらに備え、
前記イコライザは、前記リンク損失に対応するタップ係数設定のために前記ルックアップテーブルを検索する請求項１に記載のボード。
【請求項６】
前記イコライザは、リンク初期化の間に前記イコライゼーション設定を決定する請求項１に記載のボード。
【請求項７】
前記イコライザは、レシーバにおけるアイダイアグラムの電圧マージンおよびタイミングマージンを示す情報を受信し、前記電圧マージンおよび前記タイミングマージンに基づいて前記イコライゼーション設定を調整する請求項１に記載のボード。
【請求項８】
トランスミッタとレシーバとの間のリンクにおける損失を測定する段階、および
前記測定された損失に基づいて、前記トランスミッタのためのマルチタップのイコライゼーション設定を自動的に決定する段階
を備える方法。
【請求項９】
前記イコライゼーション設定は、２つのタップの係数設定である請求項８に記載の方法。
【請求項１０】
前記イコライゼーション設定は、５つのタップの係数設定である請求項９に記載の方法。
【請求項１１】
前記損失を測定する段階は、レシーバで実行される請求項８に記載の方法。
【請求項１２】
前記損失を測定する段階は、
クロック信号を前記トランスミッタから前記レシーバに送信する段階、および
送信された前記クロック信号の振幅および受信された前記クロック信号の振幅の比として前記損失を計算する段階
を備える請求項１１に記載の方法。
【請求項１３】
前記レシーバは、オフセットがキャリブレートされた入力を通じて前記クロック信号を受信する請求項１２に記載の方法。
【請求項１４】
前記レシーバは、所定のエラー内で前記受信されたクロック信号の前記振幅を決定するために前記オフセットを掃引する請求項１３に記載の方法。
【請求項１５】
前記所定のエラーは、１ＬＳＢエラーである請求項１４に記載の方法。
【請求項１６】
前記損失は、以下の方程式に基づいて測定され、
Ｌｏｓｓ（ｄＢ）＝−２０ｌｏｇ（ＮＡＣ／ＮＤＣ）・（Ｖｄｃ＿ｅｑ／Ｖｓｗｉｎｇ）
ＮＡＣは、前記受信されたクロック信号の前記振幅を決定するための複数のステップの数、ＮＤＣは、前記レシーバに送信されたＤＣ電圧の電圧スイングを決定するための複数のステップの数、Ｖｄｃ＿ｅｑは、イコライズされたＤＣ電圧、およびＶｓｗｉｎｇは、電圧スイングである請求項１４に記載の方法。
【請求項１７】
複数の損失値のそれぞれの数に従って複数のタップ係数設定を有するルックアップテーブルを記憶する段階をさらに備え、
前記イコライゼーション設定を決定する段階は、前記測定された損失に対応するタップ係数設定のために前記ルックアップテーブルを検索する段階および前記検索から得られた前記タップ係数設定に基づいて前記トランスミッタの中のイコライザを設定する段階を有する請求項８に記載の方法。
【請求項１８】
前記損失を測定する段階および前記マルチタップのイコライゼーション設定を決定する段階は、リンク初期化の間に実行される請求項１７に記載の方法。
【請求項１９】
前記レシーバにおけるアイダイアグラムの電圧マージンおよびタイミングマージンを測定する段階、および
前記電圧マージンおよび前記タイミングマージンに基づいてマルチタップのイコライゼーション設定を調整する段階
をさらに備える請求項８に記載の方法。
【請求項２０】
第一の回路、
第二の回路、および
前記第一の回路および前記第二の回路を接続しているデータリンクを備え、
前記第一の回路および前記第二の回路の少なくとも１つは、
（ａ）トランスミッタ、および
（ｂ）前記データリンクの測定された損失に基づいてマルチタップのイコライゼーション設定を自動的に決定するイコライザ
を有するシステム。
【請求項２１】
前記第一の回路は、チップセットを備え、前記第二の回路は、ＣＰＵを備える請求項２０に記載のシステム。
【請求項２２】
前記第一の回路は、チップセットを備え、前記第二の回路は、メモリを備える請求項２０に記載のシステム。
【請求項２３】
前記メモリは、ＲＡＭおよびキャッシュの１つである請求項２０に記載のシステム。
【請求項２４】
前記第一の回路は、メモリを備え、第二の回路は、ＣＰＵを備える請求項２０に記載のシステム。
【請求項２５】
前記第一の回路は、グラフィカルインターフェースを備え、第二の回路は、メモリ、ＣＰＵ、およびチップセットの少なくとも１つを備える請求項２０に記載のシステム。
【請求項２６】
前記第一の回路および前記第二の回路の前記少なくとも１つは、
複数のリンク損失値のそれぞれの数と通信して複数のタップ係数設定を記憶するルックアップテーブルを備え、
前記イコライザは、前記リンク損失に対応するタップ係数設定のために前記ルックアップテーブルを検索する請求項２０に記載のシステム。
【請求項２７】
前記イコライザは、リンク初期化の間に前記イコライゼーション設定を決定する請求項２０に記載のシステム。
【請求項２８】
ボードの中のイコライゼーションを制御するプログラムを記憶するコンピュータ可読媒体であって、
前記プログラムは、
前記ボードに接続されたリンクの損失に基づいてルックアップテーブルを検索するための第一のコード部、
複数の損失値のそれぞれの数と通信する複数のタップ係数設定、および
前記検索から生成されたタップ係数設定に基づいてイコライザを調整する第二のコード部
を備えるコンピュータ可読媒体。
【請求項２９】
前記第二のコード部分は、リンク初期化の間に、前記タップ係数設定に基づいて前記イコライザを調整する請求項２８に記載のコンピュータ可読媒体。
【請求項３０】
レシーバアイダイアグラムの電圧マージンおよびタイミングマージンに基づいて前記イコライゼーションの設定を調整する第三のコード部分をさらに備える請求項２８に記載のコンピュータ可読媒体。
【請求項１】
トランスミッタ、および
前記トランスミッタに結合されるリンクの損失に基づいてマルチタップのイコライゼーション設定を自動的に決定するイコライザ
を備えるボード。
【請求項２】
前記イコライゼーション設定は、２つのタップのイコライゼーションである請求項１に記載のボード。
【請求項３】
前記イコライゼーション設定は、５つのタップのイコライゼーション設定である請求項１に記載のボード。
【請求項４】
所定のチャネルを通じてリンク損失情報を有する信号を受信することをさらに備える請求項１に記載のボード。
【請求項５】
複数のリンク損失値のそれぞれの数と通信して複数のタップ係数設定を記憶するルックアップテーブルをさらに備え、
前記イコライザは、前記リンク損失に対応するタップ係数設定のために前記ルックアップテーブルを検索する請求項１に記載のボード。
【請求項６】
前記イコライザは、リンク初期化の間に前記イコライゼーション設定を決定する請求項１に記載のボード。
【請求項７】
前記イコライザは、レシーバにおけるアイダイアグラムの電圧マージンおよびタイミングマージンを示す情報を受信し、前記電圧マージンおよび前記タイミングマージンに基づいて前記イコライゼーション設定を調整する請求項１に記載のボード。
【請求項８】
トランスミッタとレシーバとの間のリンクにおける損失を測定する段階、および
前記測定された損失に基づいて、前記トランスミッタのためのマルチタップのイコライゼーション設定を自動的に決定する段階
を備える方法。
【請求項９】
前記イコライゼーション設定は、２つのタップの係数設定である請求項８に記載の方法。
【請求項１０】
前記イコライゼーション設定は、５つのタップの係数設定である請求項９に記載の方法。
【請求項１１】
前記損失を測定する段階は、レシーバで実行される請求項８に記載の方法。
【請求項１２】
前記損失を測定する段階は、
クロック信号を前記トランスミッタから前記レシーバに送信する段階、および
送信された前記クロック信号の振幅および受信された前記クロック信号の振幅の比として前記損失を計算する段階
を備える請求項１１に記載の方法。
【請求項１３】
前記レシーバは、オフセットがキャリブレートされた入力を通じて前記クロック信号を受信する請求項１２に記載の方法。
【請求項１４】
前記レシーバは、所定のエラー内で前記受信されたクロック信号の前記振幅を決定するために前記オフセットを掃引する請求項１３に記載の方法。
【請求項１５】
前記所定のエラーは、１ＬＳＢエラーである請求項１４に記載の方法。
【請求項１６】
前記損失は、以下の方程式に基づいて測定され、
Ｌｏｓｓ（ｄＢ）＝−２０ｌｏｇ（ＮＡＣ／ＮＤＣ）・（Ｖｄｃ＿ｅｑ／Ｖｓｗｉｎｇ）
ＮＡＣは、前記受信されたクロック信号の前記振幅を決定するための複数のステップの数、ＮＤＣは、前記レシーバに送信されたＤＣ電圧の電圧スイングを決定するための複数のステップの数、Ｖｄｃ＿ｅｑは、イコライズされたＤＣ電圧、およびＶｓｗｉｎｇは、電圧スイングである請求項１４に記載の方法。
【請求項１７】
複数の損失値のそれぞれの数に従って複数のタップ係数設定を有するルックアップテーブルを記憶する段階をさらに備え、
前記イコライゼーション設定を決定する段階は、前記測定された損失に対応するタップ係数設定のために前記ルックアップテーブルを検索する段階および前記検索から得られた前記タップ係数設定に基づいて前記トランスミッタの中のイコライザを設定する段階を有する請求項８に記載の方法。
【請求項１８】
前記損失を測定する段階および前記マルチタップのイコライゼーション設定を決定する段階は、リンク初期化の間に実行される請求項１７に記載の方法。
【請求項１９】
前記レシーバにおけるアイダイアグラムの電圧マージンおよびタイミングマージンを測定する段階、および
前記電圧マージンおよび前記タイミングマージンに基づいてマルチタップのイコライゼーション設定を調整する段階
をさらに備える請求項８に記載の方法。
【請求項２０】
第一の回路、
第二の回路、および
前記第一の回路および前記第二の回路を接続しているデータリンクを備え、
前記第一の回路および前記第二の回路の少なくとも１つは、
（ａ）トランスミッタ、および
（ｂ）前記データリンクの測定された損失に基づいてマルチタップのイコライゼーション設定を自動的に決定するイコライザ
を有するシステム。
【請求項２１】
前記第一の回路は、チップセットを備え、前記第二の回路は、ＣＰＵを備える請求項２０に記載のシステム。
【請求項２２】
前記第一の回路は、チップセットを備え、前記第二の回路は、メモリを備える請求項２０に記載のシステム。
【請求項２３】
前記メモリは、ＲＡＭおよびキャッシュの１つである請求項２０に記載のシステム。
【請求項２４】
前記第一の回路は、メモリを備え、第二の回路は、ＣＰＵを備える請求項２０に記載のシステム。
【請求項２５】
前記第一の回路は、グラフィカルインターフェースを備え、第二の回路は、メモリ、ＣＰＵ、およびチップセットの少なくとも１つを備える請求項２０に記載のシステム。
【請求項２６】
前記第一の回路および前記第二の回路の前記少なくとも１つは、
複数のリンク損失値のそれぞれの数と通信して複数のタップ係数設定を記憶するルックアップテーブルを備え、
前記イコライザは、前記リンク損失に対応するタップ係数設定のために前記ルックアップテーブルを検索する請求項２０に記載のシステム。
【請求項２７】
前記イコライザは、リンク初期化の間に前記イコライゼーション設定を決定する請求項２０に記載のシステム。
【請求項２８】
ボードの中のイコライゼーションを制御するプログラムを記憶するコンピュータ可読媒体であって、
前記プログラムは、
前記ボードに接続されたリンクの損失に基づいてルックアップテーブルを検索するための第一のコード部、
複数の損失値のそれぞれの数と通信する複数のタップ係数設定、および
前記検索から生成されたタップ係数設定に基づいてイコライザを調整する第二のコード部
を備えるコンピュータ可読媒体。
【請求項２９】
前記第二のコード部分は、リンク初期化の間に、前記タップ係数設定に基づいて前記イコライザを調整する請求項２８に記載のコンピュータ可読媒体。
【請求項３０】
レシーバアイダイアグラムの電圧マージンおよびタイミングマージンに基づいて前記イコライゼーションの設定を調整する第三のコード部分をさらに備える請求項２８に記載のコンピュータ可読媒体。
【図１】
【図２ａ】
【図２ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０ａ】
【図１０ｂ】
【図１１】
【図１２】
【図２ａ】
【図２ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０ａ】
【図１０ｂ】
【図１１】
【図１２】
【公表番号】特表２００７−５２２７８２（Ｐ２００７−５２２７８２Ａ）
【公表日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願番号】特願２００６−５５４３５１（Ｐ２００６−５５４３５１）
【出願日】平成１７年３月４日（２００５．３．４）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００７０８９
【国際公開番号】ＷＯ２００５／０９１５８２
【国際公開日】平成１７年９月２９日（２００５．９．２９）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．イーサネット
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
【公表日】平成１９年８月９日（２００７．８．９）
【国際特許分類】
【出願日】平成１７年３月４日（２００５．３．４）
【国際出願番号】ＰＣＴ／ＵＳ２００５／００７０８９
【国際公開番号】ＷＯ２００５／０９１５８２
【国際公開日】平成１７年９月２９日（２００５．９．２９）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．イーサネット
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【Ｆターム（参考）】
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