遅延回路及びそれを用いた映像信号処理回路
【課題】スイッチド・キャパシタを利用した遅延回路の遅延処理を適切に行わせる。
【解決手段】スイッチング素子と容量素子とを有したスイッチド・キャパシタ部を複数有し、入力信号が複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ容量素子を充電させるように接続され、複数のスイッチド・キャパシタ部各々から容量素子を放電させて出力信号が出力されるように接続されるスイッチド・キャパシタ群と、スイッチング素子各々のオン・オフを制御することで容量素子各々を入力信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた容量素子を放電させることで複数のスイッチド・キャパシタ部各々から出力信号を順次出力させ、スイッチング素子各々のオン・オフを切り替える際には全てのスイッチング素子をオフさせる制御を行うスイッチング制御部と、を有する。
【解決手段】スイッチング素子と容量素子とを有したスイッチド・キャパシタ部を複数有し、入力信号が複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ容量素子を充電させるように接続され、複数のスイッチド・キャパシタ部各々から容量素子を放電させて出力信号が出力されるように接続されるスイッチド・キャパシタ群と、スイッチング素子各々のオン・オフを制御することで容量素子各々を入力信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた容量素子を放電させることで複数のスイッチド・キャパシタ部各々から出力信号を順次出力させ、スイッチング素子各々のオン・オフを切り替える際には全てのスイッチング素子をオフさせる制御を行うスイッチング制御部と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路及びそれを用いた映像信号処理回路に関する。
【背景技術】
【０００２】
世界で採用されるアナログカラーテレビ方式としては、日本や北中米で主に採用されるＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｔａｎｄａｒｄｓ Ｃｏｍｍｉｔｔｅｅ）方式、西欧州諸国で主に採用されるＰＡＬ（Ｐｈａｓｅ Ａｌｔｅｒｎａｔｉｏｎ ｂｙ Ｌｉｎｅ）方式、東欧州諸国で主に採用されるＳＥＣＡＭ（ＳＥｑｕｅｎｔｉａｌ Ｃｏｕｌｅｕｒ Ａ Ｍｅｍｏｉｒｅ）方式、に大別される。ＮＴＳＣ方式は、水平方向の走査線数が５２５本で毎秒３０フレームのインターレース走査であり、水平走査周波数は１５．７５ｋＨｚ、垂直走査周波数は６０Ｈｚである。ＰＡＬ方式は、水平方向の走査線数が６２５本で、走査線毎に位相を反転させた、毎秒２５フレームのインターレース走査である。ＳＥＣＡＭ方式は、水平方向の走査線数が６２５本で、毎秒２５フレームのインターレース走査である。このように、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭのいずれの方式であっても、基本的には、インターレース走査を行っており、図１０に示すように、１フレームを奇数フィールドと偶数フィールドの二回に分けて走査することで、１枚の画面を伝送する。詳述すると、インターレース走査では、奇数フィールドの全走査線を１本の走査線おきに画面の上から下まで走査する。そして、奇数フィールドの最後の走査線の走査を半分で中止して、奇数フィールドの全走査線の間を埋めるように、偶数フィールドの全走査線を上から下まで走査する。
【０００３】
また、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭ方式では、テレビカメラで撮像したＲ（赤）、Ｇ（緑）、Ｂ（青）の映像信号をそのままの形で送らず、その映像信号を、画面の明るさを表現する輝度信号Ｙと画面の色の濃淡度合いを表現するクロマ信号Ｃとに変換し、さらに、輝度信号Ｙとクロマ信号Ｃとを合成したコンポジット信号ＳＣを送るという方式を採用している。図１１は、クロマ信号Ｃ、輝度信号Ｙ、コンポジット信号ＳＣの波形図の一例を示す図である。図１１（ａ）に示すクロマ信号Ｃは、Ｒ信号及びＢ信号から輝度信号Ｙを差し引いた２つの色差信号Ｒ−Ｙ、Ｂ−Ｙを互いに直交するＩ・Ｑ信号（ＮＴＳＣ方式の場合）又はＵ・Ｖ信号（ＰＡＬ方式の場合）へ変換するとともに、それらを合成して振幅変調した信号である。また、クロマ信号Ｃは、カラーバースト信号ＢＳと搬送色信号ＣＡとが含まれる。尚、カラーバースト信号ＢＳは、搬送色信号ＣＡの位相と振幅の基準とする信号であり、搬送色信号ＣＡとは、位相が色相を示すとともに振幅が彩度を示す信号である。図１１（ｂ）に示す輝度信号Ｙは、水平同期信号ＨＳＹＮＣと輝度信号ＹＡとが含まれる。尚、水平同期信号ＨＳＹＮＣとは、水平方向の１本の走査線の開始を示す信号であり、隣接する二つの水平同期信号ＨＳＹＮＣの間の期間は、「１Ｈ期間（１水平走査期間：約６４μｓｅｃ）」、と呼ばれている。また、輝度信号ＹＡとは、輝度の内容を示す信号である。図１１（ｃ）に示すコンポジット信号ＳＣは、図１１（ａ）に示したクロマ信号Ｃと、図１１（ｂ）に示した輝度信号Ｙと、を合成したものである。詳述すると、コンポジット信号ＳＣは、クロマ信号Ｃのカラーバースト信号ＢＳを、輝度信号Ｙのバックポーチへと重畳させるとともに、クロマ信号Ｃの搬送色信号ＣＡを輝度信号ＹＡに重畳させた波形となる。
【０００４】
ところで、海外用のＰＡＬ・ＳＥＣＡＭ方式では、受信側の映像信号処理回路において、アンテナで受信した映像信号より復調された色差信号Ｒ−Ｙ、Ｂ−Ｙを１Ｈ期間遅延させるとともに、その１Ｈ期間遅延させた後の信号を最新の色差信号Ｒ−Ｙ、Ｂ−Ｙと合成することによって、伝送経路での歪みを除去するとともに、ライン補正によって全走査線の色差情報を揃えることが定められている。このように１Ｈ期間遅延させるための回路（以下、１Ｈ遅延回路と称する。）としては、これまで、ＣＣＤ（Ｃｈａｒｇｅｄ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）遅延素子を用いたタイプが主流であった（例えば、以下に示す特許文献１を参照）。
【０００５】
しかしながら、１Ｈ遅延回路用のＣＣＤ遅延素子以外の映像信号処理回路は、これまで、アナログ信号を取り扱い易いバイポーラ・プロセスで専ら設計・製造されていたが、バイポーラとＣＭＯＳの両方を使える次世代のＢｉＣＭＯＳプロセスに変更すれば、ＣＣＤ遅延素子を含めて当該映像信号処理回路を１チップ化して、安価に設計・製造することが可能となる。また、１Ｈ遅延回路としては、ＣＣＤ遅延素子よりも安価であり且つこれまでアナログフィルタとして専ら利用されていた「スイッチド・キャパシタ回路」を代用することも提案されている。
【０００６】
図１２は、スイッチド・キャパシタ回路を用いた遅延回路の従来の構成例を示す図である。尚、図１２に示す遅延回路は、説明を簡略化するため、スイッチド・キャパシタ部を２組設けた構成としているが、必要な遅延時間に応じてスイッチド・キャパシタ部の数が変化することになる。
【０００７】
ＮＭＯＳトランジスタＭ１、Ｍ２は、双方のソース電極が共通接続されており、そのソース電極には容量素子Ｃ１が接続され、一組のスイッチド・キャパシタ部１０ａを構成する。同様に、ＮＭＯＳトランジスタＭ３、Ｍ４は、双方のソース電極が共通接続されており、そのソース電極には容量素子Ｃ２が接続され、一組のスイッチド・キャパシタ部１０ｂを構成する。尚、ＮＭＯＳトランジスタＭ１、Ｍ３のドレイン電極には遅延対象の入力電圧ＶＩＮが印加され、ＮＭＯＳトランジスタＭ２、Ｍ４のドレイン電極はボルテージフォロワ１２の非反転入力端子へと接続される。また、ＮＭＯＳトランジスタＭ１〜Ｍ４のオン・オフのスイッチ動作を制御するためのスイッチング制御回路１１が設けられる。尚、スイッチング制御回路１１は、ＮＭＯＳトランジスタＭ１のゲート電極にスイッチ信号ＳＷ１を供給し、ＮＭＯＳトランジスタＭ２、Ｍ３のゲート電極にスイッチ信号ＳＷ２を供給し、ＮＭＯＳトランジスタＭ４のゲート電極にスイッチ信号ＳＷ３を供給する。かかる構成により、ボルテージフォロワ１２において、入力電圧ＶＩＮをＮＭＯＳトランジスタＭ１〜Ｍ４のスイッチング周期分遅延させた出力電圧ＶＯＵＴが出力される。
【０００８】
図１３は、図１２に示した遅延回路の動作例を示すタイミングチャートである。尚、時刻Ｔ０〜Ｔ５で区切られた各期間において、入力電圧ＶＩＮのレベルがＤ０〜Ｄ４へと変動したものとする（図１３（ａ）参照）。また、時刻Ｔ０〜Ｔ５で区切られた各期間は、ＮＭＯＳトランジスタＭ１〜Ｍ４のスイッチング周期に対応づけられる。
【０００９】
まず、時刻Ｔ０において、ＮＭＯＳトランジスタＭ１〜Ｍ４のゲート電極へと供給されるスイッチ信号ＳＷ１〜ＳＷ３は、「Ｌ、Ｈ、Ｌ」となり、時刻Ｔ１まで当該状態を継続する（図１３（ｂ）〜（ｄ）参照）。すなわち、時刻Ｔ０において、ＮＭＯＳトランジスタＭ１、Ｍ４はオフ、ＮＭＯＳトランジスタＭ２、Ｍ３はオンとなり、時刻Ｔ１まで当該状態を継続する（図１３（ｅ）〜（ｇ）参照）。よって、時刻Ｔ０〜Ｔ１の期間において、ＮＭＯＳトランジスタＭ３と容量素子Ｃ２の充電経路が形成されるので、かかる期間の入力電圧ＶＩＮのレベルＤ０に応じた電荷が、ＮＭＯＳトランジスタＭ３を介して容量素子Ｃ２へと充電されることで、入力電圧ＶＩＮのレベルＤ０の情報が保持される（図１３（ｉ）参照）。一方、ＮＭＯＳトランジスタＭ２と容量素子Ｃ１の放電経路が形成されることになるが、容量素子Ｃ１にはまだ電荷が保持されておらず（図１３（ｈ）参照）、出力電圧ＶＯＵＴは不定のままである（図１３（ｊ）参照）。
【００１０】
つぎに、時刻Ｔ１において、ＮＭＯＳトランジスタＭ１〜Ｍ４のゲート電極へと供給されるスイッチ信号ＳＷ１〜ＳＷ３は、「Ｈ、Ｌ、Ｈ」となり、時刻Ｔ２まで当該状態を継続する（図１３（ｂ）〜（ｄ）参照）。すなわち、時刻Ｔ１において、ＮＭＯＳトランジスタＭ１、Ｍ４はオン、ＮＭＯＳトランジスタＭ２、Ｍ３はオフとなり、時刻Ｔ２まで当該状態を継続する（図１３（ｅ）〜（ｇ）参照）。よって、時刻Ｔ１〜Ｔ２の期間において、ＮＭＯＳトランジスタＭ１と容量素子Ｃ１の経路が形成されるので、かかる期間の入力電圧ＶＩＮのレベルＤ１に応じた電荷が、ＮＭＯＳトランジスタＭ１を介して容量素子Ｃ１へと充電されることで、入力電圧ＶＩＮのレベルＤ１の情報が保持される（図１３（ｈ）参照）。一方、ＮＭＯＳトランジスタＭ４と容量素子Ｃ２の放電経路が形成されるので、容量素子Ｃ２において保持されていた電荷が放電されることによって当該電荷に応じたレベルＤ０の入力電圧ＶＩＮが読み出されて（図１３（ｉ）参照）、ボルテージフォロワ１２の非反転入力端子へと印加される。よって、ボルテージフォロワ１２において、レベルＤ０の入力電圧ＶＩＮをＮＭＯＳトランジスタＭ１〜Ｍ４のスイッチング周期分遅延させた出力電圧ＶＯＵＴが、出力される（図１３（ｊ）参照）。そして、以後、時刻Ｔ２〜Ｔ３、時刻Ｔ３〜Ｔ４、時刻Ｔ４〜Ｔ５の各期間において、以上のような動作が繰り返し行われる。
【特許文献１】特開平９−１９１４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、スイッチド・キャパシタ回路は、従来、アナログフィルタとして専ら用いられていた。アナログフィルタ用途の場合、そのフィルタ特性の一つであるカットオフ周波数は、図１２に示したような遅延回路に用いられるスイッチド・キャパシタ回路の動作クロック（スイッチング信号）の周波数と比較して、極めて低い周波数が採用される。例えば、スイッチド・キャパシタ回路が、映像信号処理の分野において、色差信号Ｒ−Ｙ、Ｂ−Ｙを１Ｈ期間遅延させる用途である場合には数ＭＨｚオーダーであるのに対して、アナログフィルタ用途の場合には、主として数百から数ｋＨｚオーダーである。そこで、スイッチド・キャパシタ回路を遅延回路として用いた場合、つぎのような問題が起こり得る。
【００１２】
すなわち、図１２に示した遅延回路を前提として説明すると、スイッチド・キャパシタ部１０ａ、１０ｂにおけるＮＭＯＳトランジスタＭ１〜Ｍ４の入出力電圧特性上、入力電圧に応答した出力電圧の立ち上がり・立ち下がりにスルーレートが生じる。また、ＮＭＯＳトランジスタＭ１〜Ｍ４には、それぞれの出力電圧の論理レベルがＨ又はＬの分岐点となる入力電圧の閾値が定められている。そして、スルーレートや入力電圧の閾値は、ＮＭＯＳトランジスタＭ１〜Ｍ４個々に製造バラツキがあって、さらに、周囲温度や負荷によっても変化する。
【００１３】
よって、ＮＭＯＳトランジスタＭ１〜Ｍ４のオン・オフを同時に行うべく、スイッチング制御回路１１からＮＭＯＳトランジスタＭ１〜Ｍ４の各ゲート電極に向けてスイッチング信号ＳＷ１〜ＳＷ３が供給されたとしても（図１４（ａ）〜（ｃ）参照）、ＮＭＯＳトランジスタＭ１〜Ｍ４の個々の入出力の立ち上がり・立ち下がり期間が、遅延回路用途の動作クロックの一周期と比較すると無視できない程度の長さとなり、またバラツキもあるので、ＮＭＯＳトランジスタＭ１〜Ｍ４が全てオンとなる状態が起こり得る（図１４（ｄ）〜（ｆ）の斜線部）。
【００１４】
例えば、図１３に示した時刻Ｔ１において、ＮＭＯＳトランジスタＭ１、Ｍ４がオフからオンへ、ＮＭＯＳトランジスタＭ２、Ｍ３がオンからオフへと本来即切り替わるべきところであるが、図１４に示したように、ＮＭＯＳトランジスタＭ１〜Ｍ４の全てがオンとなる期間が生じた場合とする。この場合、時刻Ｔ１において、本来は、ＮＭＯＳトランジスタＭ３はオフすることで容量素子Ｃ２への充電経路が遮断されて、前の時刻Ｔ０〜Ｔ１の期間において容量素子Ｃ２に保持された電荷が保護されるべきところ、ＮＭＯＳトランジスタＭ３と容量素子Ｃ２の充電経路が形成されてしまう。このため、入力電圧ＶＩＮのレベルＤ１に応じた電荷が、ＮＭＯＳトランジスタＭ１を介して容量素子Ｃ１だけではなく、ＮＭＯＳトランジスタＭ３を介して容量素子Ｃ２へも充電されることになる。また、容量素子Ｃ１、ＮＭＯＳトランジスタＭ２、Ｍ４、容量素子Ｃ２といった異常な閉ループが形成されることにもなる。
【００１５】
このように、スイッチド・キャパシタ回路を遅延回路として用いた場合には、スイッチド・キャパシタ回路のスイッチング素子が全てオンする場合が起こり得るので、１Ｈ遅延回路として正常な動作が行われないという課題があった。
【課題を解決するための手段】
【００１６】
前記課題を解決するための主たる発明は、入力信号を遅延させた出力信号を得る遅延回路において、スイッチング素子と当該スイッチング素子のオン・オフによって充放電される容量素子とを有したスイッチド・キャパシタ部を複数有し、前記入力信号が前記複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記複数のスイッチド・キャパシタ部各々から前記容量素子を放電させて前記出力信号が出力されるように接続されるスイッチド・キャパシタ群と、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを制御することで、前記複数のスイッチド・キャパシタ部が有する前記容量素子各々を前記入力信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記複数のスイッチド・キャパシタ部各々から前記出力信号を順次出力させていき、更に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを切り替える際に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子全てをオフさせる制御を行うスイッチング制御部と、を有することとする。
【発明の効果】
【００１７】
本発明によれば、遅延処理を適切に行うことが可能な、スイッチド・キャパシタを利用した遅延回路及びそれを用いた映像信号処理回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
＜テレビ受信システムの構成＞
図１は、本発明に係るテレビ受信システムの構成図である。
チューナ１２０は、アンテナ１１０で受信したテレビジョン放送の映像信号の中から、受信対象とするチャンネルの信号を抽出した後にそれを増幅出力するフロントエンド処理回路である。尚、テレビジョン放送の映像信号は、ＰＡＬ方式又はＳＥＣＡＭ方式に準拠したものであり、テレビカメラによって撮像された色の三原色（Ｒ、Ｇ、Ｂ）情報を有する。
【００１９】
中間周波フィルタ１３０は、チューナ１２０から出力される信号から中間周波信号ＩＦのみを抽出するフィルタである。
映像中間周波処理回路１４０は、中間周波フィルタ１３０において抽出された中間周波信号ＩＦを検波してコンポジット信号ＳＣを抽出する回路である。
クランプ回路１５０は、映像中間周波処理回路１４０より抽出されたコンポジット信号ＳＣのペデスタルレベルを所定レベルに固定化するための回路である。
ＹＣ分離回路１６０は、クランプ回路１５０から供給されるコンポジット信号ＳＣを、輝度信号Ｙとクロマ信号Ｃとに同期分離する回路である。
輝度信号処理回路１７０は、ＹＣ分離回路１６０から供給される輝度信号Ｙのコントラスト調整やブランキング調整を行う回路である。
色信号処理回路１８０は、ＹＣ分離回路１６０から供給されるクロマ信号Ｃのチャネル毎のゲイン調整や、カラーキラー等の処理を行う回路である。
色復調回路１９０は、主に、色信号処理回路１８０での各種処理が施されたクロマ信号Ｃ’に基づいて色差信号Ｒ−Ｙ、Ｂ−Ｙを復調する回路である。
【００２０】
マトリクス回路２００は、色復調回路１９０で復調された色差信号Ｒ−Ｙ、Ｂ−Ｙと、輝度信号処理回路１０での各種処理が施された輝度信号Ｙ’を合成して、３つのＲ信号、Ｇ信号、Ｂ信号から成る映像信号を復元する回路である。
ＲＧＢドライバ２１０は、マトリクス回路２００から供給された３つのＲ信号、Ｇ信号、Ｂ信号に基づいて、ディスプレイ２２０に所望のカラー映像を再現するための駆動信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴを生成する駆動回路である。
【００２１】
＜映像信号処理回路の構成＞
図２は、本発明の『遅延回路』の一実施形態に係る１Ｈ遅延回路４００を有したアナログカラーテレビ用の映像信号処理回路３００の構成図である。尚、映像信号処理回路３００は、ＰＡＬ方式の映像信号を主に処理対象とするものであるが、ＳＥＣＡＭデコーダ５００を外付けすることでＳＥＣＡＭ方式の映像信号についても処理可能である。尚、映像信号処理回路３００は、ＳＥＣＡＭデコーダ５００も併せて集積化する実施形態としてもよい。また、映像信号処理回路３００は、バイポーラとＣＭＯＳの両方を使えるＢｉＣＭＯＳプロセスによって設計・製造される集積回路とする。
【００２２】
映像信号処理回路３００は、図１に示したクランプ回路１５０、ＹＣ分離回路１６０、輝度信号処理回路１７０、色信号処理回路１８０、色復調回路１９０、マトリクス回路２００、ＲＧＢドライバ２１０、を１チップに集積化した場合とするが、チューナ１２０、中間周波フィルタ１３０、映像中間周波処理回路１４０を含めて１チップ化してもよい。
【００２３】
クランプ回路１５０、ＹＣ分離回路１６０、マトリクス回路２００、ＲＧＢドライバ２１０は、前述と同様であるため、説明を省略する。
【００２４】
輝度信号処理回路１７０は、遅延ライン１７１、シャープネス調整部１７２、ブラック・ストレッチ処理部１７３、コントラスト調整部１７４を有する。遅延ライン１７１は、クロマ信号Ｃの復調処理との時間差を調整すべく、輝度信号Ｙを遅延させる回路である。シャープネス調整部１７２は、輝度信号Ｙに基づく画像の輪郭補正処理を行い、ブラック・ストレッチ処理部１７３は、輝度信号Ｙに基づく画像の暗部の解像度を上げて黒つぶれを防止する処理を行い、コントラスト調整部１７４は、輝度信号Ｙに基づく画像の明暗の差を調整する処理を行う。すなわち、シャープネス調整部１７２、ブラック・ストレッチ処理部１７３、コントラスト調整部１７４は、いわゆるエフェクタとして機能する。
【００２５】
色信号処理回路１８０は、ゲイン調整部１８１、カラーキラー回路１８２を有する。ゲイン調整部１８１は、クロマ信号Ｃに含まれるカラーバースト信号ＳＣを基準として、クロマ信号Ｃをチャンネルに応じた適切なレベルに調整するための処理を行い、カラーキラー回路１８２は、白黒放送時に色復調回路１９０が働くとノイズが現れるので、カラーバースト信号ＳＣを検出して搬送色信号ＣＡを色復調回路１９０に送らないようにするための処理を行う。
【００２６】
色復調回路１９０は、同期検波回路１９１、色合い調整ＰＬＬ回路１９７、１Ｈ遅延回路４００、加算器１９８、カラークランプ回路１９９、を有する。
【００２７】
同期検波回路１９１は、ＰＡＬ方式の場合のクロマ信号Ｃを処理対象とするものであって、副搬送波信号発振器１９４において発振生成された副搬送波信号ｆｓｃと、色信号処理回路１８０から供給されたクロマ信号Ｃ’とを乗算することで同期検波を行い、色差信号Ｂ−Ｙ、Ｒ−Ｙを同時に出力する。詳述すると、副搬送波信号ｆｓｃを位相シフタ１９５によって９０°位相シフトした後、乗算器１９２においてクロマ信号Ｃ’と掛け合わせることによって、色差信号Ｂ−Ｙが検波復調される。また、乗算器１９３において、副搬送波信号ｆｓｃとクロマ信号Ｃ’と掛け合わせることで色差信号Ｒ−Ｙが検波復調される。なお、乗算器１９２、１９３でそれぞれ検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙには高調波成分が含まれている。このため、通常、ＬＰＦ１９６によってその高調波成分が取り除かれる。ここで、同期検波回路１９１において検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙと、それに対応する輝度信号Ｙの波形図の一例を図３に示しておく。
【００２８】
色合い調整用ＰＬＬ回路１９７は、ＰＬＬ回路の一部を構成する発振回路（不図示）にて生成された発振クロック信号の位相を、クロマ信号Ｃに含まれるカラーバースト信号ＳＣの位相と一致させるＰＬＬ制御を行うことによって、クロマ信号Ｃ’の色合いの調整を行うＰＬＬ回路である。
【００２９】
ＳＥＣＡＭデコーダ５００は、ＳＥＣＡＭ方式の場合のクロマ信号Ｃを処理対象とする外付け回路であって、ＹＣ分離回路１６０後のクロマ信号Ｃが供給され、そのクロマ信号Ｃから検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙを出力する。そして、この検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙは映像信号処理回路３００へと供給される。尚、ＳＥＣＡＭデコーダ５００は、ＰＡＬ方式の場合の同期検波回路１９１と異なり、ＳＥＣＡＭ方式に従って、色差信号Ｂ−Ｙ、Ｒ−Ｙを１Ｈ期間毎に交互に出力する。すなわち、ＳＥＣＡＭデコーダ５００は、色差信号Ｂ−Ｙを出力する時には色差信号Ｒ−Ｙを出力せず、また、色差信号Ｒ−Ｙを出力する時には色差信号Ｂ−Ｙを出力しない。
【００３０】
クランプ回路６００は、ＳＥＣＡＭデコーダ５００から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙを所定レベルに固定する回路である。
スイッチ回路６０１は、同期検波回路１９１から同時に供給されるＰＡＬ方式の場合の色差信号Ｂ−Ｙ、Ｒ−Ｙ、又は、クランプ回路６００から交互に供給されるＳＥＣＡＭ方式の場合の色差信号Ｂ−Ｙ、Ｒ−Ｙのいずれか一方を、受信した映像信号のアナログカラーテレビ方式に従って選択する回路である。
【００３１】
１Ｈ遅延回路４００は、スイッチ回路６０１から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙを、１Ｈ期間（１水平走査期間：約６４μｓｅｃ）遅延させる遅延回路である。尚、１Ｈ期間は、図１１に示したとおり、隣接する二つの水平同期信号ＨＳＹＮＣの間の期間である。
【００３２】
加算器１９８は、スイッチ回路６０１から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙと、１Ｈ遅延回路４００によって１Ｈ期間遅延させた色差信号Ｂ−Ｙ、Ｒ−Ｙを加算する回路である。この加算によって、伝送経路でのクロマ信号Ｃの歪みを除去するとともに、ライン補正によって全走査線の色差情報を揃えられる。なお、加算器１９８の加算結果は、カラークランプ回路１９９において所定レベルに固定された後、マトリクス回路２００へと供給される。この結果、マトリクス回路２００は、輝度信号処理回路１７０から供給された輝度信号Ｙ’と、カラークランプ回路１９９から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙに基づいて、テレビカメラによって撮像された色の三原色（Ｒ、Ｇ、Ｂ）情報を再生する。
【００３３】
＜１Ｈ遅延回路の構成＞
図４は、１Ｈ遅延回路４００の回路構成の一例を示した図である。
１Ｈ遅延回路４００は、スイッチド・キャパシタ群４１２と、シフトレジスタ４２０と、オン期間制御部４３０と、を有する。尚、１Ｈ遅延回路４００は、色差信号Ｂ−Ｙ、Ｒ−Ｙそれぞれに設けられる。
【００３４】
スイッチド・キャパシタ群４１２は、スイッチング素子と当該スイッチング素子のオン・オフによって充放電される容量素子とを有した１組のスイッチド・キャパシタ部を１Ｈ期間に応じて複数有する。また、この１組のスイッチド・キャパシタ部では、入力信号ＩＮ（色差信号Ｂ−Ｙ、Ｒ−Ｙ）が、複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ容量素子を充電させるように接続されるとともに、複数のスイッチド・キャパシタ部各々から容量素子を放電させて、入力信号ＩＮを１Ｈ期間遅延させた出力信号ＯＵＴ（色差信号Ｂ−Ｙ、Ｒ−Ｙ）が出力されるように接続される。
【００３５】
尚、図４に示すスイッチド・キャパシタ群４１２は、スイッチング素子としてはＮＭＯＳトランジスタ（Ｎ１〜Ｎ８）を採用するとともに、スイッチド・キャパシタ部としてはバッファ型スイッチド・キャパシタ部（４１０ａ〜４１０ｄ）を採用したものである。尚、バッファ型スイッチド・キャパシタ部（４１０ａ〜４１０ｄ）は、１Ｈ期間に応じた数分設けられる。例えば、１Ｈ期間を“６４μｓｅｃ”、１組のバッファ型スイッチド・キャパシタ部（４１０ａ〜４１０ｄ）の各々の遅延時間を“０．２５μｓｅｃ”とした場合、バッファ型スイッチド・キャパシタ部（４１０ａ〜４１０ｄ）の段数は“２５７段”分必要となる。
【００３６】
例えば、バッファ型スイッチド・キャパシタ部４１０ａは、二つのＮＭＯＳトランジスタＮ１（本発明に係る『一方のスイッチング素子』、ＮＭＯＳトランジスタＮ２（本発明に係る『他方のスイッチング素子』）と、一つの容量素子Ｃ１と、を有する。ＮＭＯＳトランジスタＮ１、Ｎ２の双方のソース電極（本発明に係る『一方の電極』）が共通接続されるとともに、その共通接続部には容量素子Ｃ１が接続される。ＮＭＯＳトランジスタＮ１のドレイン電極（本発明に係る『一方のスイッチング素子の他方の電極』）へ入力信号ＩＮを供給し、ＮＭＯＳトランジスタＮ１をオンさせる場合にはＮＭＯＳトランジスタＮ２をオフさせて、容量素子Ｃ１では入力信号ＩＮに応じて適切に充電がなされる。一方、ＮＭＯＳトランジスタＮ２をオンさせる場合にはＮＭＯＳトランジスタＮ１をオフさせて、容量素子Ｃ１では適切に放電がなされて、ＮＭＯＳトランジスタＮ２のドレイン電極（本発明に係る『他方のスイッチング素子の他方の電極』）から出力信号ＯＵＴを得る。
【００３７】
尚、バッファ型スイッチド・キャパシタ部４１０ａの後段のバッファ型スイッチド・キャパシタ部４１０ｂ〜４１０ｄについても同様の構成・動作である。すなわち、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄでは、各々の充電用トランジスタに該当するＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５、Ｎ７の各ドレイン電極を共通に接続させて、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄ各々に入力信号ＩＮを順次入力させるようにする。また、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄでは、各々の放電用トランジスタに該当するＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ６、Ｎ８の各ドレイン電極とボルテージフォロワ４１１の非反転入力端子を共通に接続させて、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄ各々から、入力信号ＩＮを１Ｈ期間遅延させた出力信号ＯＵＴが順次得られるようにする。
【００３８】
シフトレジスタ４２０、オン期間制御部４３０は、本発明の『スイッチング制御部』の一実施形態である。すなわち、シフトレジスタ４２０、オン期間制御部４３０は、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄが有するＮＭＯＳトランジスタＮ１〜Ｎ８各々のオン・オフを制御することで、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄが有する容量素子Ｃ１〜Ｃ４の各々を、入力信号ＩＮに基づいて順次充電させていく。また、容量素子Ｃ１〜Ｃ４の順次充電の際には、一スイッチング周期前に充電しておいた容量素子Ｃ１〜Ｃ４のいずれか一つを放電させることで、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄ各々から出力信号ＯＵＴを順次出力させていく。更に、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄが有するＮＭＯＳトランジスタＮ１〜Ｎ８各々のオン・オフを切り替える際には、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄが有するＮＭＯＳトランジスタＮ１〜Ｎ８全てを一旦オフさせる制御を行う。
【００３９】
このように、全てのＮＭＯＳトランジスタＮ１〜Ｎ８をオフさせることによって、ＮＭＯＳトランジスタＮ１〜Ｎ８のスルーレートや閾値等のトランジスタ特性の相違によって、ＮＭＯＳトランジスタＮ１〜Ｎ８のうち少なくとも二つ以上が同時にオンする不具合を確実に回避できる。また、この結果、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄが有する容量素子Ｃ１〜Ｃ４のうち少なくとも二つが同時に充電されるという不具合が確実に回避できる。さらに、例えば、ＮＭＯＳトランジスタＮ２、Ｎ４が同時にオンして、容量素子Ｃ１、ＮＭＯＳトランジスタＮ２、Ｎ４、容量素子Ｃ４といった異常な閉ループが形成されるといった不具合も確実に回避できる。
【００４０】
尚、前述した全てのＮＭＯＳトランジスタＮ１〜Ｎ８をオフさせる仕組みとしては、ＮＭＯＳトランジスタＮ１〜Ｎ８各々を適宜オン・オフさせる基準周期となるスイッチング周期を用いることで、入力信号ＩＮの遅延時間（１Ｈ期間）を設定するとともに、入力信号ＩＮを遅延させる際には全てのＮＭＯＳトランジスタＮ１〜Ｎ８のうち少なくともいずれかをオンさせるオン期間を、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期よりも短く設定する。
【００４１】
この結果、オン対象となるＮＭＯＳトランジスタＮ１〜Ｎ８の少なくともいずれかのスイッチング周期の期間中では、オン対象となるＮＭＯＳトランジスタＮ１〜Ｎ８においてオフ期間が必ず発生する。また、このスイッチング周期の期間中では、オフ対象となる残りのＮＭＯＳトランジスタＮ１〜Ｎ８の少なくともいずれかは当然ながらオフ期間である。それゆえに、オン対象・オフ対象に関わらず、ＮＭＯＳトランジスタＮ１〜Ｎ８の全てが必ずオフとなるオフ期間が発生する。尚、このような制御は、つぎに詳述するシフトレジスタ４２０、オン期間制御部４３０によって実現され、オン対象となるＮＭＯＳトランジスタＮ１〜Ｎ８のうち少なくともいずれかに対して行われるので、負荷が少なく且つ効率良く行えるという利点を有する。
【００４２】
シフトレジスタ４２０は、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期が設定されたシフトクロック信号ＳＣＫが入力される毎にトリガ信号Ｔ（シリアル入力信号）の１ショットパルスを順次シフトしていくことで、ＮＭＯＳトランジスタＮ１〜Ｎ８を順次オン・オフさせるパラレル・スイッチング信号Ｓ０〜Ｓ４を生成する。尚、シフトレジスタ４２０は、図４に示すように、Ｄ型フリップフロップ素子であるＤＦＦ０〜ＤＦＦ４を多段接続することで実現される。
【００４３】
オン期間制御部４３０は、シフトクロック信号ＳＣＫと同期させた制御クロック信号ＣＣＫに基づいて、パラレル・スイッチング信号Ｓ０〜Ｓ４のいずれかの要素が全てのＮＭＯＳトランジスタＮ１〜Ｎ８のうち少なくともいずれかをオンさせる論理レベル（Ｌレベル）となった場合に、そのいずれかの要素の論理レベル（Ｌレベル）の期間をＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期よりも短く制限した上で、全てのＮＭＯＳトランジスタＮ１〜Ｎ８の各ゲート電極へと供給させるための制御を行う。このため、オン期間制御部４３０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを直列接続したインバータ素子ＩＮＶ０〜ＩＮＶ４を有する。尚、インバータ素子ＩＮＶ０〜ＩＮＶ４の各ゲート電極には、それぞれに対応したパラレル・スイッチング信号Ｓ０〜Ｓ４が供給される。また、インバータ素子ＩＮＶ０〜ＩＮＶ４からは、パラレル・スイッチング信号Ｓ０〜Ｓ４を論理反転させたパラレル・スイッチング信号ＳＷ０〜ＳＷ４が出力されて、全てのＮＭＯＳトランジスタＮ１〜Ｎ８の各ゲート電極へと供給される。さらに、インバータ素子ＩＮＶ０〜ＩＮＶ４の各電源側には、制御クロック信号ＣＣＫが供給される。
【００４４】
尚、インバータ素子ＩＮＶ０〜ＩＮＶ４を設けたのは、つぎの理由に基づくものである。すなわち、本実施形態ではトリガ信号Ｔの１ショットパルスがＬレベルとして設定され、パラレル・スイッチング信号Ｓ０〜Ｓ４は、このトリガ信号ＴのＬレベルが順次シフトしたものである。また、ＮＭＯＳトランジスタＮ１〜Ｎ８は、ゲート電極にＨレベルが供給されたときにオンする特性である。ここで、パラレル・スイッチング信号Ｓ０〜Ｓ４において順次シフトされるＬレベルによって、ＮＭＯＳトランジスタＮ１〜Ｎ８の少なくともいずれかをオンさせるためには、パラレル・スイッチング信号Ｓ０〜Ｓ４のＬレベルを論理反転してＨレベルへと変換する必要があり、このため、インバータ素子ＩＮＶ０〜ＩＮＶ４が必要となる。
【００４５】
また、インバータ素子ＩＮＶ０〜ＩＮＶ４の各電源側に制御クロック信号ＣＣＫを供給したのは、つぎの理由に基づくものである。すなわち、制御クロック信号ＣＣＫがＬレベルとなる期間では、インバータ素子ＩＮＶ０〜ＩＮＶ４には電源が供給されないために、パラレル・スイッチング信号ＳＷ０〜ＳＷ４はハイインピーダンスとなる。すなわち、この場合、全てのＮＭＯＳトランジスタＮ１〜Ｎ８がオンする一方、制御クロック信号ＣＣＫがＨレベルとなる期間では、インバータ素子ＩＮＶ０〜ＩＮＶ４には電源が供給されるので、パラレル・スイッチング信号Ｓ０〜Ｓ４に応じたパラレル・スイッチング信号ＳＷ０〜ＳＷ４が出力される。ここで、制御クロック信号ＣＣＫはシフトクロック信号ＳＣＫと同期させており、制御クロック信号ＣＣＫのＨレベル期間を、シフトクロック信号ＳＣＫの１周期、すなわちＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期よりも短く制限しておけば、スイッチング周期の期間中において、全てのＮＭＯＳトランジスタＮ１〜Ｎ８をオフさせるオフ期間が発生するからである。
【００４６】
図５は、スイッチング素子としてＰＭＯＳトランジスタＰ１〜Ｐ８を採用した場合の１Ｈ遅延回路４００の構成図である。図４に示した１Ｈ遅延回路４００と同様に、スイッチド・キャパシタ群４１５と、シフトレジスタ４２１と、オン期間制御部４３１と、を有する。図４に示した１Ｈ遅延回路４００と相違する点は、前述したように、バッファ型スイッチド・キャパシタ部４１３ａ〜４１３ｄが有するスイッチング素子がＰＭＯＳトランジスタに置き換わった点と、それに伴ってオン期間制御部４３１のインバータ素子ＩＮＶ０〜ＩＮＶ４の接地側に制御クロック信号ＣＣＫが供給された点と、オン期間制御部４３１に供給させる制御クロック信号ＣＣＫと、シフトレジスタ４２１に入力させるトリガ信号Ｔとをそれぞれ論理反転させた点である。図５に示す１Ｈ遅延回路４００のかかる構成においても、図４に示した１Ｈ遅延回路４００と同様の効果が得られる。
【００４７】
＜１Ｈ遅延回路の動作＞
図６、図７に示すタイミングチャートに基づいて、図４に示した１Ｈ遅延回路４００の動作例を説明する。尚、図５に示した１Ｈ遅延回路４００の動作については、トリガ信号Ｔ、制御クロック信号ＣＣＫ、パラレル・スイッチング信号Ｓ０〜Ｓ４、パラレル・スイッチング信号ＳＷ０〜ＳＷ４の論理が反転するが、動作内容自体は同様であるため、説明を省略する。
【００４８】
まず、シフトレジスタ４２０では、時刻ＴＳ〜Ｔ０の期間、トリガ信号ＴのＬレベルの１ショットパルスが、初段のＤＦＦ０へと入力される（図６（ａ）参照）。そして、シフトレジスタ４２０は、時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・、時刻Ｔ４〜Ｔ５の各期間毎にシフトクロック信号ＳＣＫが入力され、トリガ信号ＴのＬレベルを後段のＤＦＦ１〜４へと順にシフトしていき、このシフト結果であるパラレル・スイッチング信号Ｓ０〜Ｓ４が、ＤＦＦ０〜４の各出力から抽出される（図６（ｂ）〜（ｆ）参照）。尚、時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・、時刻Ｔ４〜Ｔ５の各期間は、シフトクロック信号ＳＣＫの１周期であって、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期を定めるものである。また、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期は、入力信号ＩＮの遅延時間である１Ｈ期間に設定されてある。ゆえに、尚、時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・、時刻Ｔ４〜Ｔ５の各期間は、１Ｈ期間に対応する。
【００４９】
つぎに、オン期間制御部４３０では、シフトクロック信号ＳＣＫと同期させた制御クロック信号ＣＣＫが、各インバータ素子ＩＮＶ０〜ＩＮＶ４の電源側へと供給される。尚、制御クロック信号ＣＣＫはシフトクロック信号ＳＣＫよりも高周波（図６に示す例では２倍の周波数）であって、制御クロック信号ＣＣＫのＨレベル期間（時刻Ｅ０〜Ｅ１、時刻Ｅ２〜Ｅ３、・・・）は、パラレル・スイッチング信号Ｓ０〜Ｓ４のＬレベル期間（時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・）よりも短く設定される（図６（ｂ）〜（ｇ）参照）。この結果、パラレル・スイッチング信号Ｓ０〜Ｓ４のＬレベル期間よりも短く制限されたＨレベル期間を有するパラレル・スイッチング信号ＳＷ０〜ＳＷ４がインバータ素子ＩＮＶ０〜ＩＮＶ４より出力される（図６（ｈ）〜（ｉ）参照）。
【００５０】
つぎに、スイッチド・キャパシタ群４１２では、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄに対して入力信号ＩＮ（色差信号Ｒ−Ｙ、Ｂ−Ｙ）が入力された場合とする。尚、入力信号ＩＮのレベルは、時刻Ｔ０〜Ｔ１の期間ではＤ０、時刻Ｔ１〜Ｔ２ではＤ１、・・・、時刻Ｔ４〜Ｔ５ではＤ５、へと変化した場合とする（図７（ａ）参照）。
【００５１】
まず、時刻Ｔ０〜Ｔ１の期間において、オン期間制御部４３０から供給されたパラレル・スイッチング信号ＳＷ０〜ＳＷ４のうち、パラレル・スイッチング信号ＳＷ０のみがＨレベル期間（時刻Ｅ０〜Ｅ１）を有しており、その他のパラレル・スイッチング信号ＳＷ１〜ＳＷ４はＬレベルのままである（図６（ｈ）〜（ｉ）参照）。よって、時刻Ｔ０〜時刻Ｔ１の期間のうち、時刻Ｅ０〜Ｅ１の期間では、バッファ型スイッチド・キャパシタ部４１０ａのＮＭＯＳトランジスタＮ１がオンとなり、残りのＮＭＯＳトランジスタＮ２〜Ｎ８は全てオフである（図７（ｂ）〜（ｆ）参照）。このため、時刻Ｅ０〜Ｅ１の期間では、バッファ型スイッチド・キャパシタ部４１０ａにおいて、ＮＭＯＳトランジスタＮ１と容量素子Ｃ１の充電経路が形成されることになるため、入力信号ＩＮのレベルＤ０に応じた電荷が容量素子Ｃ１へと充電され、入力信号ＩＮのレベルＤ０の情報が容量素子Ｃ１へと保持される（図７（ｇ）参照）。一方、時刻Ｅ０〜Ｅ１の期間を除いた時刻Ｔ０〜Ｔ１の期間、特に、容量素子Ｃ１への充電後の時刻Ｅ１〜Ｔ１の期間では、全てのＮＭＯＳトランジスタＮ１〜Ｎ８がオフ期間となり、全ての容量素子Ｃ１〜Ｃ４への充放電動作が確実に制限される。
【００５２】
つぎに、時刻Ｔ１〜Ｔ２の期間において、オン期間制御部４３０から供給されたパラレル・スイッチング信号ＳＷ０〜ＳＷ４のうち、パラレル・スイッチング信号ＳＷ１のみがＨレベル期間（時刻Ｅ２〜Ｅ３）を有しており、その他のパラレル・スイッチング信号ＳＷ０、ＳＷ２〜ＳＷ４はＬレベルのままである（図６（ｈ）〜（ｉ）参照）。よって、時刻Ｔ１〜時刻Ｔ２の期間のうち、時刻Ｅ２〜Ｅ３の期間では、バッファ型スイッチド・キャパシタ部４１０ａのＮＭＯＳトランジスタＮ２とバッファ型スイッチド・キャパシタ部４１０ｂのＮＭＯＳトランジスタＮ３がオンとなり、残りのＮＭＯＳトランジスタＮ１、Ｎ４〜Ｎ８は全てオフである（図７（ｂ）〜（ｆ）参照）。このため、時刻Ｅ２〜Ｅ３の期間では、バッファ型スイッチド・キャパシタ部４１０ａにおいて、ＮＭＯＳトランジスタＮ２と容量素子Ｃ１の放電経路が形成されて容量素子Ｃ１に保持しておいた電荷が放電されることで、入力信号ＩＮのレベルＤ０が容量素子Ｃ１から読み出されて、ボルテージフォロワ４１１の非反転入力端子へと入力される。この結果、ボルテージフォロワ４１１からレベルＤ０の入力信号ＩＮが出力される（図７（ｋ）参照）。また、時刻Ｅ２〜Ｅ３の期間では、バッファ型スイッチド・キャパシタ部４１０ｂにおいて、ＮＭＯＳトランジスタＮ３と容量素子Ｃ２の充電経路が形成されて入力信号ＩＮのレベルＤ１に応じた電荷が容量素子Ｃ２へと充電されることで、入力信号ＩＮのレベルＤ１の情報が容量素子Ｃ２へと保持される（図７（ｈ）参照）。一方、時刻Ｅ２〜Ｅ３の期間を除いた時刻Ｔ１〜Ｔ２の期間、特に、容量素子Ｃ１の放電前且つ容量素子Ｃ２への充電前までの時刻Ｔ１〜Ｅ２の期間では、全てのＮＭＯＳトランジスタＮ１〜Ｎ８がオフ期間となり、全ての容量素子Ｃ１〜Ｃ４への充放電動作が確実に制限される。
【００５３】
以後、時刻Ｔ２〜Ｔ３、時刻Ｔ３〜Ｔ４、時刻Ｔ４〜Ｔ５の各期間においても、同様の動作が行われる。このように、ＮＭＯＳトランジスタＮ１〜Ｎ８のオン・オフが切り替わるタイミング（時刻Ｔ１〜Ｔ５）において、全てのＮＭＯＳトランジスタＮ１〜Ｎ８がオフするオフ期間（時刻Ｅ１〜Ｅ２、時刻Ｅ３〜Ｅ４、時刻Ｅ５〜Ｅ６、時刻Ｅ７〜Ｅ８、時刻Ｅ９〜Ｅ１０）が必ず発生することになる。このため、ＮＭＯＳトランジスタＮ１〜Ｎ８のスルーレートや閾値の相違によって、全てのＮＭＯＳトランジスタＮ１〜Ｎ８のうち少なくとも２つが同時にオンする現象を確実に回避することができ、誤動作が生じ得ない適切な遅延処理が行われることになる。
【００５４】
＜その他の実施形態＞
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【００５５】
例えば、前述した実施形態では、スイッチド・キャパシタ群４１２において、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄを採用したが、図８に示すような、いわゆる電荷転送型スイッチド・キャパシタ部を採用してもよい。電荷転送型スイッチド・キャパシタ部は、負帰還経路に容量素子ＣＺが設けられたオペアンプ８０５の反転入力端子側に、スイッチング素子８０１、８０３を両端子に設けた容量素子ＣＸと、スイッチング素子８０２、８０４を両端子に設けた容量素子ＣＹと、を設けたものである。また、この電荷転送型スイッチド・キャパシタ部の動作としては、例えば、スイッチング素子８０１、８０４のペアとスイッチング素子８０２、８０３のペアが、相補的にオン・オフを繰り返すことで、容量素子ＣＸ、ＣＹは、入力信号ＩＮに応じた充電動作とオペアンプ８０５の反転入力端子への放電動作を交互に行う。
【００５６】
このような電荷転送型スイッチド・キャパシタ部を多段接続して、さらに、シフトレジスタ４２０とオン期間制御部４３０と同様な回路を設けることで、１Ｈ遅延回路を実現した場合とする。この場合、入力信号ＩＮを遅延させるべく、スイッチング素子８０１〜８０４各々のオン・オフが切り替えられる際には、スイッチング素子８０１〜８０４全てをオフさせる制御が行われる。ゆえに、電荷転送型スイッチド・キャパシタ部の場合であっても、全てのスイッチング素子８０１〜８０４のうち少なくとも２つが同時にオンする不具合を確実に回避でき、誤動作が生じ得ない適切な遅延処理を行えるようになる。
【００５７】
また、例えば、スイッチド・キャパシタ群４１２において、図９に示すような、いわゆるダイレクトチャージ型スイッチド・キャパシタ部を採用してもよい。ダイレクトチャージ型スイッチド・キャパシタ部は、オペアンプ９０５の負帰還経路上に、スイッチング素子９０１、９０３を両端子に設けた容量素子ＣＶと、スイッチング素子９０２、９０４を両端子に設けた容量素子ＣＷと、を設けたものである。また、このダイレクトチャージ型スイッチド・キャパシタ部の動作としては、例えば、スイッチング素子９０１、９０４のペアとスイッチング素子９０２、９０３のペアが、相補的にオン・オフを繰り返すことで、容量素子ＣＶ、ＣＷは、入力信号ＩＮに応じた充電動作とオペアンプ９０５の反転入力端子への放電動作を交互に行う。
【００５８】
このようなダイレクトチャージ型スイッチド・キャパシタ部を多段接続して、さらに、シフトレジスタ４２０とオン期間制御部４３０と同様な回路を設けることで、１Ｈ遅延回路を実現した場合とする。この場合、入力信号ＩＮを遅延させるべく、スイッチング素子９０１〜９０４各々のオン・オフが切り替えられる際には、スイッチング素子９０１〜９０４の全てをオフさせる制御が行われる。ゆえに、ダイレクトチャージ型スイッチド・キャパシタ部の場合であっても、全てのスイッチング素子９０１〜９０４のうち少なくとも２つが同時にオンする不具合を確実に回避でき、誤動作が生じ得ない適切な遅延処理が行えるようになる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係るテレビ受信システムの構成を示す図である。
【図２】本発明の一実施形態に係る映像信号処理回路の構成を示す図である。
【図３】本発明に係る色差信号Ｂ−Ｙ、Ｒ−Ｙの波形図とそれに対応する輝度信号Ｙの波形図の一例を示す図である。
【図４】本発明の一実施形態に係る１Ｈ遅延回路の構成を示す図である。
【図５】本発明の一実施形態に係る１Ｈ遅延回路の構成を示す図である。
【図６】本発明の一実施形態に係る１Ｈ遅延回路の主要信号の動作タイミングを示す図である。
【図７】本発明の一実施形態に係る１Ｈ遅延回路の主要信号の動作タイミングを示す図である。
【図８】本発明の一実施形態に係る電荷転送型スイッチド・キャパシタ部の構成を示す図である。
【図９】本発明の一実施形態に係るダイレクトチャージ型スイッチド・キャパシタ部の構成を示す図である。
【図１０】インターレース走査を説明するための図である。
【図１１】クロマ信号Ｃ、輝度信号Ｙ、コンポジット信号ＳＣの波形図の一例を示す図である。
【図１２】スイッチド・キャパシタ回路を用いた遅延回路の構成を説明するための図である。
【図１３】スイッチド・キャパシタ回路を用いた遅延回路の主要信号の従来の動作タイミングを示す図である。
【図１４】スイッチド・キャパシタ回路を用いた遅延回路において全てのスイッチング素子がオンする期間が起こり得る現象を説明するための図である。
【符号の説明】
【００６０】
１０ａ、１０ｂ スイッチド・キャパシタ部 １２ ボルテージフォロワ
１１０ アンテナ １２０ チューナ
１３０ 中間周波フィルタ １４０ 映像中間周波処理回路
１５０、６００ クランプ回路 １６０ ＹＣ分離回路
１７０ 輝度信号処理回路 １７１ 遅延ライン
１７２ シャープネス調整部 １７３ ブラック・ストレッチ処理部
１７４ コントラスト調整部 １８０ 色信号処理回路
１８１ ゲイン調整部 １８２ カラーキラー回路
１９０ 色復調回路 １９１ 同期検波回路
１９２、１９３ 乗算器 １９４ 副搬送波信号発振器
１９５ 位相シフタ １９６ ＬＰＦ
１９８ 加算器 １９９ カラークランプ回路
２００ マトリクス回路 ２１０ ＲＧＢドライバ
２２０ ディスプレイ ３００ 映像信号処理回路
４００ １Ｈ遅延回路 ４１２ スイッチド・キャパシタ群
４１０ａ〜４１０ｄ バッファ型スイッチド・キャパシタ部
４１１、４１４ ボルテージフォロワ
４２０、４２１ シフトレジスタ
４３０、４３１ オン期間制御部
８０１〜８０４ スイッチング素子
９０１〜９０４ スイッチング素子
８０５、９０５ オペアンプ
５００ ＳＥＣＡＭデコーダ
６００ クランプ回路
６０１ スイッチ回路
【技術分野】
【０００１】
本発明は、遅延回路及びそれを用いた映像信号処理回路に関する。
【背景技術】
【０００２】
世界で採用されるアナログカラーテレビ方式としては、日本や北中米で主に採用されるＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｔａｎｄａｒｄｓ Ｃｏｍｍｉｔｔｅｅ）方式、西欧州諸国で主に採用されるＰＡＬ（Ｐｈａｓｅ Ａｌｔｅｒｎａｔｉｏｎ ｂｙ Ｌｉｎｅ）方式、東欧州諸国で主に採用されるＳＥＣＡＭ（ＳＥｑｕｅｎｔｉａｌ Ｃｏｕｌｅｕｒ Ａ Ｍｅｍｏｉｒｅ）方式、に大別される。ＮＴＳＣ方式は、水平方向の走査線数が５２５本で毎秒３０フレームのインターレース走査であり、水平走査周波数は１５．７５ｋＨｚ、垂直走査周波数は６０Ｈｚである。ＰＡＬ方式は、水平方向の走査線数が６２５本で、走査線毎に位相を反転させた、毎秒２５フレームのインターレース走査である。ＳＥＣＡＭ方式は、水平方向の走査線数が６２５本で、毎秒２５フレームのインターレース走査である。このように、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭのいずれの方式であっても、基本的には、インターレース走査を行っており、図１０に示すように、１フレームを奇数フィールドと偶数フィールドの二回に分けて走査することで、１枚の画面を伝送する。詳述すると、インターレース走査では、奇数フィールドの全走査線を１本の走査線おきに画面の上から下まで走査する。そして、奇数フィールドの最後の走査線の走査を半分で中止して、奇数フィールドの全走査線の間を埋めるように、偶数フィールドの全走査線を上から下まで走査する。
【０００３】
また、ＮＴＳＣ、ＰＡＬ、ＳＥＣＡＭ方式では、テレビカメラで撮像したＲ（赤）、Ｇ（緑）、Ｂ（青）の映像信号をそのままの形で送らず、その映像信号を、画面の明るさを表現する輝度信号Ｙと画面の色の濃淡度合いを表現するクロマ信号Ｃとに変換し、さらに、輝度信号Ｙとクロマ信号Ｃとを合成したコンポジット信号ＳＣを送るという方式を採用している。図１１は、クロマ信号Ｃ、輝度信号Ｙ、コンポジット信号ＳＣの波形図の一例を示す図である。図１１（ａ）に示すクロマ信号Ｃは、Ｒ信号及びＢ信号から輝度信号Ｙを差し引いた２つの色差信号Ｒ−Ｙ、Ｂ−Ｙを互いに直交するＩ・Ｑ信号（ＮＴＳＣ方式の場合）又はＵ・Ｖ信号（ＰＡＬ方式の場合）へ変換するとともに、それらを合成して振幅変調した信号である。また、クロマ信号Ｃは、カラーバースト信号ＢＳと搬送色信号ＣＡとが含まれる。尚、カラーバースト信号ＢＳは、搬送色信号ＣＡの位相と振幅の基準とする信号であり、搬送色信号ＣＡとは、位相が色相を示すとともに振幅が彩度を示す信号である。図１１（ｂ）に示す輝度信号Ｙは、水平同期信号ＨＳＹＮＣと輝度信号ＹＡとが含まれる。尚、水平同期信号ＨＳＹＮＣとは、水平方向の１本の走査線の開始を示す信号であり、隣接する二つの水平同期信号ＨＳＹＮＣの間の期間は、「１Ｈ期間（１水平走査期間：約６４μｓｅｃ）」、と呼ばれている。また、輝度信号ＹＡとは、輝度の内容を示す信号である。図１１（ｃ）に示すコンポジット信号ＳＣは、図１１（ａ）に示したクロマ信号Ｃと、図１１（ｂ）に示した輝度信号Ｙと、を合成したものである。詳述すると、コンポジット信号ＳＣは、クロマ信号Ｃのカラーバースト信号ＢＳを、輝度信号Ｙのバックポーチへと重畳させるとともに、クロマ信号Ｃの搬送色信号ＣＡを輝度信号ＹＡに重畳させた波形となる。
【０００４】
ところで、海外用のＰＡＬ・ＳＥＣＡＭ方式では、受信側の映像信号処理回路において、アンテナで受信した映像信号より復調された色差信号Ｒ−Ｙ、Ｂ−Ｙを１Ｈ期間遅延させるとともに、その１Ｈ期間遅延させた後の信号を最新の色差信号Ｒ−Ｙ、Ｂ−Ｙと合成することによって、伝送経路での歪みを除去するとともに、ライン補正によって全走査線の色差情報を揃えることが定められている。このように１Ｈ期間遅延させるための回路（以下、１Ｈ遅延回路と称する。）としては、これまで、ＣＣＤ（Ｃｈａｒｇｅｄ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）遅延素子を用いたタイプが主流であった（例えば、以下に示す特許文献１を参照）。
【０００５】
しかしながら、１Ｈ遅延回路用のＣＣＤ遅延素子以外の映像信号処理回路は、これまで、アナログ信号を取り扱い易いバイポーラ・プロセスで専ら設計・製造されていたが、バイポーラとＣＭＯＳの両方を使える次世代のＢｉＣＭＯＳプロセスに変更すれば、ＣＣＤ遅延素子を含めて当該映像信号処理回路を１チップ化して、安価に設計・製造することが可能となる。また、１Ｈ遅延回路としては、ＣＣＤ遅延素子よりも安価であり且つこれまでアナログフィルタとして専ら利用されていた「スイッチド・キャパシタ回路」を代用することも提案されている。
【０００６】
図１２は、スイッチド・キャパシタ回路を用いた遅延回路の従来の構成例を示す図である。尚、図１２に示す遅延回路は、説明を簡略化するため、スイッチド・キャパシタ部を２組設けた構成としているが、必要な遅延時間に応じてスイッチド・キャパシタ部の数が変化することになる。
【０００７】
ＮＭＯＳトランジスタＭ１、Ｍ２は、双方のソース電極が共通接続されており、そのソース電極には容量素子Ｃ１が接続され、一組のスイッチド・キャパシタ部１０ａを構成する。同様に、ＮＭＯＳトランジスタＭ３、Ｍ４は、双方のソース電極が共通接続されており、そのソース電極には容量素子Ｃ２が接続され、一組のスイッチド・キャパシタ部１０ｂを構成する。尚、ＮＭＯＳトランジスタＭ１、Ｍ３のドレイン電極には遅延対象の入力電圧ＶＩＮが印加され、ＮＭＯＳトランジスタＭ２、Ｍ４のドレイン電極はボルテージフォロワ１２の非反転入力端子へと接続される。また、ＮＭＯＳトランジスタＭ１〜Ｍ４のオン・オフのスイッチ動作を制御するためのスイッチング制御回路１１が設けられる。尚、スイッチング制御回路１１は、ＮＭＯＳトランジスタＭ１のゲート電極にスイッチ信号ＳＷ１を供給し、ＮＭＯＳトランジスタＭ２、Ｍ３のゲート電極にスイッチ信号ＳＷ２を供給し、ＮＭＯＳトランジスタＭ４のゲート電極にスイッチ信号ＳＷ３を供給する。かかる構成により、ボルテージフォロワ１２において、入力電圧ＶＩＮをＮＭＯＳトランジスタＭ１〜Ｍ４のスイッチング周期分遅延させた出力電圧ＶＯＵＴが出力される。
【０００８】
図１３は、図１２に示した遅延回路の動作例を示すタイミングチャートである。尚、時刻Ｔ０〜Ｔ５で区切られた各期間において、入力電圧ＶＩＮのレベルがＤ０〜Ｄ４へと変動したものとする（図１３（ａ）参照）。また、時刻Ｔ０〜Ｔ５で区切られた各期間は、ＮＭＯＳトランジスタＭ１〜Ｍ４のスイッチング周期に対応づけられる。
【０００９】
まず、時刻Ｔ０において、ＮＭＯＳトランジスタＭ１〜Ｍ４のゲート電極へと供給されるスイッチ信号ＳＷ１〜ＳＷ３は、「Ｌ、Ｈ、Ｌ」となり、時刻Ｔ１まで当該状態を継続する（図１３（ｂ）〜（ｄ）参照）。すなわち、時刻Ｔ０において、ＮＭＯＳトランジスタＭ１、Ｍ４はオフ、ＮＭＯＳトランジスタＭ２、Ｍ３はオンとなり、時刻Ｔ１まで当該状態を継続する（図１３（ｅ）〜（ｇ）参照）。よって、時刻Ｔ０〜Ｔ１の期間において、ＮＭＯＳトランジスタＭ３と容量素子Ｃ２の充電経路が形成されるので、かかる期間の入力電圧ＶＩＮのレベルＤ０に応じた電荷が、ＮＭＯＳトランジスタＭ３を介して容量素子Ｃ２へと充電されることで、入力電圧ＶＩＮのレベルＤ０の情報が保持される（図１３（ｉ）参照）。一方、ＮＭＯＳトランジスタＭ２と容量素子Ｃ１の放電経路が形成されることになるが、容量素子Ｃ１にはまだ電荷が保持されておらず（図１３（ｈ）参照）、出力電圧ＶＯＵＴは不定のままである（図１３（ｊ）参照）。
【００１０】
つぎに、時刻Ｔ１において、ＮＭＯＳトランジスタＭ１〜Ｍ４のゲート電極へと供給されるスイッチ信号ＳＷ１〜ＳＷ３は、「Ｈ、Ｌ、Ｈ」となり、時刻Ｔ２まで当該状態を継続する（図１３（ｂ）〜（ｄ）参照）。すなわち、時刻Ｔ１において、ＮＭＯＳトランジスタＭ１、Ｍ４はオン、ＮＭＯＳトランジスタＭ２、Ｍ３はオフとなり、時刻Ｔ２まで当該状態を継続する（図１３（ｅ）〜（ｇ）参照）。よって、時刻Ｔ１〜Ｔ２の期間において、ＮＭＯＳトランジスタＭ１と容量素子Ｃ１の経路が形成されるので、かかる期間の入力電圧ＶＩＮのレベルＤ１に応じた電荷が、ＮＭＯＳトランジスタＭ１を介して容量素子Ｃ１へと充電されることで、入力電圧ＶＩＮのレベルＤ１の情報が保持される（図１３（ｈ）参照）。一方、ＮＭＯＳトランジスタＭ４と容量素子Ｃ２の放電経路が形成されるので、容量素子Ｃ２において保持されていた電荷が放電されることによって当該電荷に応じたレベルＤ０の入力電圧ＶＩＮが読み出されて（図１３（ｉ）参照）、ボルテージフォロワ１２の非反転入力端子へと印加される。よって、ボルテージフォロワ１２において、レベルＤ０の入力電圧ＶＩＮをＮＭＯＳトランジスタＭ１〜Ｍ４のスイッチング周期分遅延させた出力電圧ＶＯＵＴが、出力される（図１３（ｊ）参照）。そして、以後、時刻Ｔ２〜Ｔ３、時刻Ｔ３〜Ｔ４、時刻Ｔ４〜Ｔ５の各期間において、以上のような動作が繰り返し行われる。
【特許文献１】特開平９−１９１４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、スイッチド・キャパシタ回路は、従来、アナログフィルタとして専ら用いられていた。アナログフィルタ用途の場合、そのフィルタ特性の一つであるカットオフ周波数は、図１２に示したような遅延回路に用いられるスイッチド・キャパシタ回路の動作クロック（スイッチング信号）の周波数と比較して、極めて低い周波数が採用される。例えば、スイッチド・キャパシタ回路が、映像信号処理の分野において、色差信号Ｒ−Ｙ、Ｂ−Ｙを１Ｈ期間遅延させる用途である場合には数ＭＨｚオーダーであるのに対して、アナログフィルタ用途の場合には、主として数百から数ｋＨｚオーダーである。そこで、スイッチド・キャパシタ回路を遅延回路として用いた場合、つぎのような問題が起こり得る。
【００１２】
すなわち、図１２に示した遅延回路を前提として説明すると、スイッチド・キャパシタ部１０ａ、１０ｂにおけるＮＭＯＳトランジスタＭ１〜Ｍ４の入出力電圧特性上、入力電圧に応答した出力電圧の立ち上がり・立ち下がりにスルーレートが生じる。また、ＮＭＯＳトランジスタＭ１〜Ｍ４には、それぞれの出力電圧の論理レベルがＨ又はＬの分岐点となる入力電圧の閾値が定められている。そして、スルーレートや入力電圧の閾値は、ＮＭＯＳトランジスタＭ１〜Ｍ４個々に製造バラツキがあって、さらに、周囲温度や負荷によっても変化する。
【００１３】
よって、ＮＭＯＳトランジスタＭ１〜Ｍ４のオン・オフを同時に行うべく、スイッチング制御回路１１からＮＭＯＳトランジスタＭ１〜Ｍ４の各ゲート電極に向けてスイッチング信号ＳＷ１〜ＳＷ３が供給されたとしても（図１４（ａ）〜（ｃ）参照）、ＮＭＯＳトランジスタＭ１〜Ｍ４の個々の入出力の立ち上がり・立ち下がり期間が、遅延回路用途の動作クロックの一周期と比較すると無視できない程度の長さとなり、またバラツキもあるので、ＮＭＯＳトランジスタＭ１〜Ｍ４が全てオンとなる状態が起こり得る（図１４（ｄ）〜（ｆ）の斜線部）。
【００１４】
例えば、図１３に示した時刻Ｔ１において、ＮＭＯＳトランジスタＭ１、Ｍ４がオフからオンへ、ＮＭＯＳトランジスタＭ２、Ｍ３がオンからオフへと本来即切り替わるべきところであるが、図１４に示したように、ＮＭＯＳトランジスタＭ１〜Ｍ４の全てがオンとなる期間が生じた場合とする。この場合、時刻Ｔ１において、本来は、ＮＭＯＳトランジスタＭ３はオフすることで容量素子Ｃ２への充電経路が遮断されて、前の時刻Ｔ０〜Ｔ１の期間において容量素子Ｃ２に保持された電荷が保護されるべきところ、ＮＭＯＳトランジスタＭ３と容量素子Ｃ２の充電経路が形成されてしまう。このため、入力電圧ＶＩＮのレベルＤ１に応じた電荷が、ＮＭＯＳトランジスタＭ１を介して容量素子Ｃ１だけではなく、ＮＭＯＳトランジスタＭ３を介して容量素子Ｃ２へも充電されることになる。また、容量素子Ｃ１、ＮＭＯＳトランジスタＭ２、Ｍ４、容量素子Ｃ２といった異常な閉ループが形成されることにもなる。
【００１５】
このように、スイッチド・キャパシタ回路を遅延回路として用いた場合には、スイッチド・キャパシタ回路のスイッチング素子が全てオンする場合が起こり得るので、１Ｈ遅延回路として正常な動作が行われないという課題があった。
【課題を解決するための手段】
【００１６】
前記課題を解決するための主たる発明は、入力信号を遅延させた出力信号を得る遅延回路において、スイッチング素子と当該スイッチング素子のオン・オフによって充放電される容量素子とを有したスイッチド・キャパシタ部を複数有し、前記入力信号が前記複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記複数のスイッチド・キャパシタ部各々から前記容量素子を放電させて前記出力信号が出力されるように接続されるスイッチド・キャパシタ群と、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを制御することで、前記複数のスイッチド・キャパシタ部が有する前記容量素子各々を前記入力信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記複数のスイッチド・キャパシタ部各々から前記出力信号を順次出力させていき、更に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを切り替える際に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子全てをオフさせる制御を行うスイッチング制御部と、を有することとする。
【発明の効果】
【００１７】
本発明によれば、遅延処理を適切に行うことが可能な、スイッチド・キャパシタを利用した遅延回路及びそれを用いた映像信号処理回路を提供することができる。
【発明を実施するための最良の形態】
【００１８】
＜テレビ受信システムの構成＞
図１は、本発明に係るテレビ受信システムの構成図である。
チューナ１２０は、アンテナ１１０で受信したテレビジョン放送の映像信号の中から、受信対象とするチャンネルの信号を抽出した後にそれを増幅出力するフロントエンド処理回路である。尚、テレビジョン放送の映像信号は、ＰＡＬ方式又はＳＥＣＡＭ方式に準拠したものであり、テレビカメラによって撮像された色の三原色（Ｒ、Ｇ、Ｂ）情報を有する。
【００１９】
中間周波フィルタ１３０は、チューナ１２０から出力される信号から中間周波信号ＩＦのみを抽出するフィルタである。
映像中間周波処理回路１４０は、中間周波フィルタ１３０において抽出された中間周波信号ＩＦを検波してコンポジット信号ＳＣを抽出する回路である。
クランプ回路１５０は、映像中間周波処理回路１４０より抽出されたコンポジット信号ＳＣのペデスタルレベルを所定レベルに固定化するための回路である。
ＹＣ分離回路１６０は、クランプ回路１５０から供給されるコンポジット信号ＳＣを、輝度信号Ｙとクロマ信号Ｃとに同期分離する回路である。
輝度信号処理回路１７０は、ＹＣ分離回路１６０から供給される輝度信号Ｙのコントラスト調整やブランキング調整を行う回路である。
色信号処理回路１８０は、ＹＣ分離回路１６０から供給されるクロマ信号Ｃのチャネル毎のゲイン調整や、カラーキラー等の処理を行う回路である。
色復調回路１９０は、主に、色信号処理回路１８０での各種処理が施されたクロマ信号Ｃ’に基づいて色差信号Ｒ−Ｙ、Ｂ−Ｙを復調する回路である。
【００２０】
マトリクス回路２００は、色復調回路１９０で復調された色差信号Ｒ−Ｙ、Ｂ−Ｙと、輝度信号処理回路１０での各種処理が施された輝度信号Ｙ’を合成して、３つのＲ信号、Ｇ信号、Ｂ信号から成る映像信号を復元する回路である。
ＲＧＢドライバ２１０は、マトリクス回路２００から供給された３つのＲ信号、Ｇ信号、Ｂ信号に基づいて、ディスプレイ２２０に所望のカラー映像を再現するための駆動信号ＲＯＵＴ、ＧＯＵＴ、ＢＯＵＴを生成する駆動回路である。
【００２１】
＜映像信号処理回路の構成＞
図２は、本発明の『遅延回路』の一実施形態に係る１Ｈ遅延回路４００を有したアナログカラーテレビ用の映像信号処理回路３００の構成図である。尚、映像信号処理回路３００は、ＰＡＬ方式の映像信号を主に処理対象とするものであるが、ＳＥＣＡＭデコーダ５００を外付けすることでＳＥＣＡＭ方式の映像信号についても処理可能である。尚、映像信号処理回路３００は、ＳＥＣＡＭデコーダ５００も併せて集積化する実施形態としてもよい。また、映像信号処理回路３００は、バイポーラとＣＭＯＳの両方を使えるＢｉＣＭＯＳプロセスによって設計・製造される集積回路とする。
【００２２】
映像信号処理回路３００は、図１に示したクランプ回路１５０、ＹＣ分離回路１６０、輝度信号処理回路１７０、色信号処理回路１８０、色復調回路１９０、マトリクス回路２００、ＲＧＢドライバ２１０、を１チップに集積化した場合とするが、チューナ１２０、中間周波フィルタ１３０、映像中間周波処理回路１４０を含めて１チップ化してもよい。
【００２３】
クランプ回路１５０、ＹＣ分離回路１６０、マトリクス回路２００、ＲＧＢドライバ２１０は、前述と同様であるため、説明を省略する。
【００２４】
輝度信号処理回路１７０は、遅延ライン１７１、シャープネス調整部１７２、ブラック・ストレッチ処理部１７３、コントラスト調整部１７４を有する。遅延ライン１７１は、クロマ信号Ｃの復調処理との時間差を調整すべく、輝度信号Ｙを遅延させる回路である。シャープネス調整部１７２は、輝度信号Ｙに基づく画像の輪郭補正処理を行い、ブラック・ストレッチ処理部１７３は、輝度信号Ｙに基づく画像の暗部の解像度を上げて黒つぶれを防止する処理を行い、コントラスト調整部１７４は、輝度信号Ｙに基づく画像の明暗の差を調整する処理を行う。すなわち、シャープネス調整部１７２、ブラック・ストレッチ処理部１７３、コントラスト調整部１７４は、いわゆるエフェクタとして機能する。
【００２５】
色信号処理回路１８０は、ゲイン調整部１８１、カラーキラー回路１８２を有する。ゲイン調整部１８１は、クロマ信号Ｃに含まれるカラーバースト信号ＳＣを基準として、クロマ信号Ｃをチャンネルに応じた適切なレベルに調整するための処理を行い、カラーキラー回路１８２は、白黒放送時に色復調回路１９０が働くとノイズが現れるので、カラーバースト信号ＳＣを検出して搬送色信号ＣＡを色復調回路１９０に送らないようにするための処理を行う。
【００２６】
色復調回路１９０は、同期検波回路１９１、色合い調整ＰＬＬ回路１９７、１Ｈ遅延回路４００、加算器１９８、カラークランプ回路１９９、を有する。
【００２７】
同期検波回路１９１は、ＰＡＬ方式の場合のクロマ信号Ｃを処理対象とするものであって、副搬送波信号発振器１９４において発振生成された副搬送波信号ｆｓｃと、色信号処理回路１８０から供給されたクロマ信号Ｃ’とを乗算することで同期検波を行い、色差信号Ｂ−Ｙ、Ｒ−Ｙを同時に出力する。詳述すると、副搬送波信号ｆｓｃを位相シフタ１９５によって９０°位相シフトした後、乗算器１９２においてクロマ信号Ｃ’と掛け合わせることによって、色差信号Ｂ−Ｙが検波復調される。また、乗算器１９３において、副搬送波信号ｆｓｃとクロマ信号Ｃ’と掛け合わせることで色差信号Ｒ−Ｙが検波復調される。なお、乗算器１９２、１９３でそれぞれ検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙには高調波成分が含まれている。このため、通常、ＬＰＦ１９６によってその高調波成分が取り除かれる。ここで、同期検波回路１９１において検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙと、それに対応する輝度信号Ｙの波形図の一例を図３に示しておく。
【００２８】
色合い調整用ＰＬＬ回路１９７は、ＰＬＬ回路の一部を構成する発振回路（不図示）にて生成された発振クロック信号の位相を、クロマ信号Ｃに含まれるカラーバースト信号ＳＣの位相と一致させるＰＬＬ制御を行うことによって、クロマ信号Ｃ’の色合いの調整を行うＰＬＬ回路である。
【００２９】
ＳＥＣＡＭデコーダ５００は、ＳＥＣＡＭ方式の場合のクロマ信号Ｃを処理対象とする外付け回路であって、ＹＣ分離回路１６０後のクロマ信号Ｃが供給され、そのクロマ信号Ｃから検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙを出力する。そして、この検波復調された色差信号Ｂ−Ｙ、Ｒ−Ｙは映像信号処理回路３００へと供給される。尚、ＳＥＣＡＭデコーダ５００は、ＰＡＬ方式の場合の同期検波回路１９１と異なり、ＳＥＣＡＭ方式に従って、色差信号Ｂ−Ｙ、Ｒ−Ｙを１Ｈ期間毎に交互に出力する。すなわち、ＳＥＣＡＭデコーダ５００は、色差信号Ｂ−Ｙを出力する時には色差信号Ｒ−Ｙを出力せず、また、色差信号Ｒ−Ｙを出力する時には色差信号Ｂ−Ｙを出力しない。
【００３０】
クランプ回路６００は、ＳＥＣＡＭデコーダ５００から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙを所定レベルに固定する回路である。
スイッチ回路６０１は、同期検波回路１９１から同時に供給されるＰＡＬ方式の場合の色差信号Ｂ−Ｙ、Ｒ−Ｙ、又は、クランプ回路６００から交互に供給されるＳＥＣＡＭ方式の場合の色差信号Ｂ−Ｙ、Ｒ−Ｙのいずれか一方を、受信した映像信号のアナログカラーテレビ方式に従って選択する回路である。
【００３１】
１Ｈ遅延回路４００は、スイッチ回路６０１から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙを、１Ｈ期間（１水平走査期間：約６４μｓｅｃ）遅延させる遅延回路である。尚、１Ｈ期間は、図１１に示したとおり、隣接する二つの水平同期信号ＨＳＹＮＣの間の期間である。
【００３２】
加算器１９８は、スイッチ回路６０１から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙと、１Ｈ遅延回路４００によって１Ｈ期間遅延させた色差信号Ｂ−Ｙ、Ｒ−Ｙを加算する回路である。この加算によって、伝送経路でのクロマ信号Ｃの歪みを除去するとともに、ライン補正によって全走査線の色差情報を揃えられる。なお、加算器１９８の加算結果は、カラークランプ回路１９９において所定レベルに固定された後、マトリクス回路２００へと供給される。この結果、マトリクス回路２００は、輝度信号処理回路１７０から供給された輝度信号Ｙ’と、カラークランプ回路１９９から供給された色差信号Ｂ−Ｙ、Ｒ−Ｙに基づいて、テレビカメラによって撮像された色の三原色（Ｒ、Ｇ、Ｂ）情報を再生する。
【００３３】
＜１Ｈ遅延回路の構成＞
図４は、１Ｈ遅延回路４００の回路構成の一例を示した図である。
１Ｈ遅延回路４００は、スイッチド・キャパシタ群４１２と、シフトレジスタ４２０と、オン期間制御部４３０と、を有する。尚、１Ｈ遅延回路４００は、色差信号Ｂ−Ｙ、Ｒ−Ｙそれぞれに設けられる。
【００３４】
スイッチド・キャパシタ群４１２は、スイッチング素子と当該スイッチング素子のオン・オフによって充放電される容量素子とを有した１組のスイッチド・キャパシタ部を１Ｈ期間に応じて複数有する。また、この１組のスイッチド・キャパシタ部では、入力信号ＩＮ（色差信号Ｂ−Ｙ、Ｒ−Ｙ）が、複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ容量素子を充電させるように接続されるとともに、複数のスイッチド・キャパシタ部各々から容量素子を放電させて、入力信号ＩＮを１Ｈ期間遅延させた出力信号ＯＵＴ（色差信号Ｂ−Ｙ、Ｒ−Ｙ）が出力されるように接続される。
【００３５】
尚、図４に示すスイッチド・キャパシタ群４１２は、スイッチング素子としてはＮＭＯＳトランジスタ（Ｎ１〜Ｎ８）を採用するとともに、スイッチド・キャパシタ部としてはバッファ型スイッチド・キャパシタ部（４１０ａ〜４１０ｄ）を採用したものである。尚、バッファ型スイッチド・キャパシタ部（４１０ａ〜４１０ｄ）は、１Ｈ期間に応じた数分設けられる。例えば、１Ｈ期間を“６４μｓｅｃ”、１組のバッファ型スイッチド・キャパシタ部（４１０ａ〜４１０ｄ）の各々の遅延時間を“０．２５μｓｅｃ”とした場合、バッファ型スイッチド・キャパシタ部（４１０ａ〜４１０ｄ）の段数は“２５７段”分必要となる。
【００３６】
例えば、バッファ型スイッチド・キャパシタ部４１０ａは、二つのＮＭＯＳトランジスタＮ１（本発明に係る『一方のスイッチング素子』、ＮＭＯＳトランジスタＮ２（本発明に係る『他方のスイッチング素子』）と、一つの容量素子Ｃ１と、を有する。ＮＭＯＳトランジスタＮ１、Ｎ２の双方のソース電極（本発明に係る『一方の電極』）が共通接続されるとともに、その共通接続部には容量素子Ｃ１が接続される。ＮＭＯＳトランジスタＮ１のドレイン電極（本発明に係る『一方のスイッチング素子の他方の電極』）へ入力信号ＩＮを供給し、ＮＭＯＳトランジスタＮ１をオンさせる場合にはＮＭＯＳトランジスタＮ２をオフさせて、容量素子Ｃ１では入力信号ＩＮに応じて適切に充電がなされる。一方、ＮＭＯＳトランジスタＮ２をオンさせる場合にはＮＭＯＳトランジスタＮ１をオフさせて、容量素子Ｃ１では適切に放電がなされて、ＮＭＯＳトランジスタＮ２のドレイン電極（本発明に係る『他方のスイッチング素子の他方の電極』）から出力信号ＯＵＴを得る。
【００３７】
尚、バッファ型スイッチド・キャパシタ部４１０ａの後段のバッファ型スイッチド・キャパシタ部４１０ｂ〜４１０ｄについても同様の構成・動作である。すなわち、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄでは、各々の充電用トランジスタに該当するＮＭＯＳトランジスタＮ１、Ｎ３、Ｎ５、Ｎ７の各ドレイン電極を共通に接続させて、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄ各々に入力信号ＩＮを順次入力させるようにする。また、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄでは、各々の放電用トランジスタに該当するＮＭＯＳトランジスタＮ２、Ｎ４、Ｎ６、Ｎ８の各ドレイン電極とボルテージフォロワ４１１の非反転入力端子を共通に接続させて、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄ各々から、入力信号ＩＮを１Ｈ期間遅延させた出力信号ＯＵＴが順次得られるようにする。
【００３８】
シフトレジスタ４２０、オン期間制御部４３０は、本発明の『スイッチング制御部』の一実施形態である。すなわち、シフトレジスタ４２０、オン期間制御部４３０は、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄが有するＮＭＯＳトランジスタＮ１〜Ｎ８各々のオン・オフを制御することで、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄが有する容量素子Ｃ１〜Ｃ４の各々を、入力信号ＩＮに基づいて順次充電させていく。また、容量素子Ｃ１〜Ｃ４の順次充電の際には、一スイッチング周期前に充電しておいた容量素子Ｃ１〜Ｃ４のいずれか一つを放電させることで、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄ各々から出力信号ＯＵＴを順次出力させていく。更に、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄが有するＮＭＯＳトランジスタＮ１〜Ｎ８各々のオン・オフを切り替える際には、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄが有するＮＭＯＳトランジスタＮ１〜Ｎ８全てを一旦オフさせる制御を行う。
【００３９】
このように、全てのＮＭＯＳトランジスタＮ１〜Ｎ８をオフさせることによって、ＮＭＯＳトランジスタＮ１〜Ｎ８のスルーレートや閾値等のトランジスタ特性の相違によって、ＮＭＯＳトランジスタＮ１〜Ｎ８のうち少なくとも二つ以上が同時にオンする不具合を確実に回避できる。また、この結果、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄが有する容量素子Ｃ１〜Ｃ４のうち少なくとも二つが同時に充電されるという不具合が確実に回避できる。さらに、例えば、ＮＭＯＳトランジスタＮ２、Ｎ４が同時にオンして、容量素子Ｃ１、ＮＭＯＳトランジスタＮ２、Ｎ４、容量素子Ｃ４といった異常な閉ループが形成されるといった不具合も確実に回避できる。
【００４０】
尚、前述した全てのＮＭＯＳトランジスタＮ１〜Ｎ８をオフさせる仕組みとしては、ＮＭＯＳトランジスタＮ１〜Ｎ８各々を適宜オン・オフさせる基準周期となるスイッチング周期を用いることで、入力信号ＩＮの遅延時間（１Ｈ期間）を設定するとともに、入力信号ＩＮを遅延させる際には全てのＮＭＯＳトランジスタＮ１〜Ｎ８のうち少なくともいずれかをオンさせるオン期間を、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期よりも短く設定する。
【００４１】
この結果、オン対象となるＮＭＯＳトランジスタＮ１〜Ｎ８の少なくともいずれかのスイッチング周期の期間中では、オン対象となるＮＭＯＳトランジスタＮ１〜Ｎ８においてオフ期間が必ず発生する。また、このスイッチング周期の期間中では、オフ対象となる残りのＮＭＯＳトランジスタＮ１〜Ｎ８の少なくともいずれかは当然ながらオフ期間である。それゆえに、オン対象・オフ対象に関わらず、ＮＭＯＳトランジスタＮ１〜Ｎ８の全てが必ずオフとなるオフ期間が発生する。尚、このような制御は、つぎに詳述するシフトレジスタ４２０、オン期間制御部４３０によって実現され、オン対象となるＮＭＯＳトランジスタＮ１〜Ｎ８のうち少なくともいずれかに対して行われるので、負荷が少なく且つ効率良く行えるという利点を有する。
【００４２】
シフトレジスタ４２０は、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期が設定されたシフトクロック信号ＳＣＫが入力される毎にトリガ信号Ｔ（シリアル入力信号）の１ショットパルスを順次シフトしていくことで、ＮＭＯＳトランジスタＮ１〜Ｎ８を順次オン・オフさせるパラレル・スイッチング信号Ｓ０〜Ｓ４を生成する。尚、シフトレジスタ４２０は、図４に示すように、Ｄ型フリップフロップ素子であるＤＦＦ０〜ＤＦＦ４を多段接続することで実現される。
【００４３】
オン期間制御部４３０は、シフトクロック信号ＳＣＫと同期させた制御クロック信号ＣＣＫに基づいて、パラレル・スイッチング信号Ｓ０〜Ｓ４のいずれかの要素が全てのＮＭＯＳトランジスタＮ１〜Ｎ８のうち少なくともいずれかをオンさせる論理レベル（Ｌレベル）となった場合に、そのいずれかの要素の論理レベル（Ｌレベル）の期間をＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期よりも短く制限した上で、全てのＮＭＯＳトランジスタＮ１〜Ｎ８の各ゲート電極へと供給させるための制御を行う。このため、オン期間制御部４３０は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを直列接続したインバータ素子ＩＮＶ０〜ＩＮＶ４を有する。尚、インバータ素子ＩＮＶ０〜ＩＮＶ４の各ゲート電極には、それぞれに対応したパラレル・スイッチング信号Ｓ０〜Ｓ４が供給される。また、インバータ素子ＩＮＶ０〜ＩＮＶ４からは、パラレル・スイッチング信号Ｓ０〜Ｓ４を論理反転させたパラレル・スイッチング信号ＳＷ０〜ＳＷ４が出力されて、全てのＮＭＯＳトランジスタＮ１〜Ｎ８の各ゲート電極へと供給される。さらに、インバータ素子ＩＮＶ０〜ＩＮＶ４の各電源側には、制御クロック信号ＣＣＫが供給される。
【００４４】
尚、インバータ素子ＩＮＶ０〜ＩＮＶ４を設けたのは、つぎの理由に基づくものである。すなわち、本実施形態ではトリガ信号Ｔの１ショットパルスがＬレベルとして設定され、パラレル・スイッチング信号Ｓ０〜Ｓ４は、このトリガ信号ＴのＬレベルが順次シフトしたものである。また、ＮＭＯＳトランジスタＮ１〜Ｎ８は、ゲート電極にＨレベルが供給されたときにオンする特性である。ここで、パラレル・スイッチング信号Ｓ０〜Ｓ４において順次シフトされるＬレベルによって、ＮＭＯＳトランジスタＮ１〜Ｎ８の少なくともいずれかをオンさせるためには、パラレル・スイッチング信号Ｓ０〜Ｓ４のＬレベルを論理反転してＨレベルへと変換する必要があり、このため、インバータ素子ＩＮＶ０〜ＩＮＶ４が必要となる。
【００４５】
また、インバータ素子ＩＮＶ０〜ＩＮＶ４の各電源側に制御クロック信号ＣＣＫを供給したのは、つぎの理由に基づくものである。すなわち、制御クロック信号ＣＣＫがＬレベルとなる期間では、インバータ素子ＩＮＶ０〜ＩＮＶ４には電源が供給されないために、パラレル・スイッチング信号ＳＷ０〜ＳＷ４はハイインピーダンスとなる。すなわち、この場合、全てのＮＭＯＳトランジスタＮ１〜Ｎ８がオンする一方、制御クロック信号ＣＣＫがＨレベルとなる期間では、インバータ素子ＩＮＶ０〜ＩＮＶ４には電源が供給されるので、パラレル・スイッチング信号Ｓ０〜Ｓ４に応じたパラレル・スイッチング信号ＳＷ０〜ＳＷ４が出力される。ここで、制御クロック信号ＣＣＫはシフトクロック信号ＳＣＫと同期させており、制御クロック信号ＣＣＫのＨレベル期間を、シフトクロック信号ＳＣＫの１周期、すなわちＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期よりも短く制限しておけば、スイッチング周期の期間中において、全てのＮＭＯＳトランジスタＮ１〜Ｎ８をオフさせるオフ期間が発生するからである。
【００４６】
図５は、スイッチング素子としてＰＭＯＳトランジスタＰ１〜Ｐ８を採用した場合の１Ｈ遅延回路４００の構成図である。図４に示した１Ｈ遅延回路４００と同様に、スイッチド・キャパシタ群４１５と、シフトレジスタ４２１と、オン期間制御部４３１と、を有する。図４に示した１Ｈ遅延回路４００と相違する点は、前述したように、バッファ型スイッチド・キャパシタ部４１３ａ〜４１３ｄが有するスイッチング素子がＰＭＯＳトランジスタに置き換わった点と、それに伴ってオン期間制御部４３１のインバータ素子ＩＮＶ０〜ＩＮＶ４の接地側に制御クロック信号ＣＣＫが供給された点と、オン期間制御部４３１に供給させる制御クロック信号ＣＣＫと、シフトレジスタ４２１に入力させるトリガ信号Ｔとをそれぞれ論理反転させた点である。図５に示す１Ｈ遅延回路４００のかかる構成においても、図４に示した１Ｈ遅延回路４００と同様の効果が得られる。
【００４７】
＜１Ｈ遅延回路の動作＞
図６、図７に示すタイミングチャートに基づいて、図４に示した１Ｈ遅延回路４００の動作例を説明する。尚、図５に示した１Ｈ遅延回路４００の動作については、トリガ信号Ｔ、制御クロック信号ＣＣＫ、パラレル・スイッチング信号Ｓ０〜Ｓ４、パラレル・スイッチング信号ＳＷ０〜ＳＷ４の論理が反転するが、動作内容自体は同様であるため、説明を省略する。
【００４８】
まず、シフトレジスタ４２０では、時刻ＴＳ〜Ｔ０の期間、トリガ信号ＴのＬレベルの１ショットパルスが、初段のＤＦＦ０へと入力される（図６（ａ）参照）。そして、シフトレジスタ４２０は、時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・、時刻Ｔ４〜Ｔ５の各期間毎にシフトクロック信号ＳＣＫが入力され、トリガ信号ＴのＬレベルを後段のＤＦＦ１〜４へと順にシフトしていき、このシフト結果であるパラレル・スイッチング信号Ｓ０〜Ｓ４が、ＤＦＦ０〜４の各出力から抽出される（図６（ｂ）〜（ｆ）参照）。尚、時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・、時刻Ｔ４〜Ｔ５の各期間は、シフトクロック信号ＳＣＫの１周期であって、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期を定めるものである。また、ＮＭＯＳトランジスタＮ１〜Ｎ８のスイッチング周期は、入力信号ＩＮの遅延時間である１Ｈ期間に設定されてある。ゆえに、尚、時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・、時刻Ｔ４〜Ｔ５の各期間は、１Ｈ期間に対応する。
【００４９】
つぎに、オン期間制御部４３０では、シフトクロック信号ＳＣＫと同期させた制御クロック信号ＣＣＫが、各インバータ素子ＩＮＶ０〜ＩＮＶ４の電源側へと供給される。尚、制御クロック信号ＣＣＫはシフトクロック信号ＳＣＫよりも高周波（図６に示す例では２倍の周波数）であって、制御クロック信号ＣＣＫのＨレベル期間（時刻Ｅ０〜Ｅ１、時刻Ｅ２〜Ｅ３、・・・）は、パラレル・スイッチング信号Ｓ０〜Ｓ４のＬレベル期間（時刻Ｔ０〜Ｔ１、時刻Ｔ１〜Ｔ２、・・・）よりも短く設定される（図６（ｂ）〜（ｇ）参照）。この結果、パラレル・スイッチング信号Ｓ０〜Ｓ４のＬレベル期間よりも短く制限されたＨレベル期間を有するパラレル・スイッチング信号ＳＷ０〜ＳＷ４がインバータ素子ＩＮＶ０〜ＩＮＶ４より出力される（図６（ｈ）〜（ｉ）参照）。
【００５０】
つぎに、スイッチド・キャパシタ群４１２では、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄに対して入力信号ＩＮ（色差信号Ｒ−Ｙ、Ｂ−Ｙ）が入力された場合とする。尚、入力信号ＩＮのレベルは、時刻Ｔ０〜Ｔ１の期間ではＤ０、時刻Ｔ１〜Ｔ２ではＤ１、・・・、時刻Ｔ４〜Ｔ５ではＤ５、へと変化した場合とする（図７（ａ）参照）。
【００５１】
まず、時刻Ｔ０〜Ｔ１の期間において、オン期間制御部４３０から供給されたパラレル・スイッチング信号ＳＷ０〜ＳＷ４のうち、パラレル・スイッチング信号ＳＷ０のみがＨレベル期間（時刻Ｅ０〜Ｅ１）を有しており、その他のパラレル・スイッチング信号ＳＷ１〜ＳＷ４はＬレベルのままである（図６（ｈ）〜（ｉ）参照）。よって、時刻Ｔ０〜時刻Ｔ１の期間のうち、時刻Ｅ０〜Ｅ１の期間では、バッファ型スイッチド・キャパシタ部４１０ａのＮＭＯＳトランジスタＮ１がオンとなり、残りのＮＭＯＳトランジスタＮ２〜Ｎ８は全てオフである（図７（ｂ）〜（ｆ）参照）。このため、時刻Ｅ０〜Ｅ１の期間では、バッファ型スイッチド・キャパシタ部４１０ａにおいて、ＮＭＯＳトランジスタＮ１と容量素子Ｃ１の充電経路が形成されることになるため、入力信号ＩＮのレベルＤ０に応じた電荷が容量素子Ｃ１へと充電され、入力信号ＩＮのレベルＤ０の情報が容量素子Ｃ１へと保持される（図７（ｇ）参照）。一方、時刻Ｅ０〜Ｅ１の期間を除いた時刻Ｔ０〜Ｔ１の期間、特に、容量素子Ｃ１への充電後の時刻Ｅ１〜Ｔ１の期間では、全てのＮＭＯＳトランジスタＮ１〜Ｎ８がオフ期間となり、全ての容量素子Ｃ１〜Ｃ４への充放電動作が確実に制限される。
【００５２】
つぎに、時刻Ｔ１〜Ｔ２の期間において、オン期間制御部４３０から供給されたパラレル・スイッチング信号ＳＷ０〜ＳＷ４のうち、パラレル・スイッチング信号ＳＷ１のみがＨレベル期間（時刻Ｅ２〜Ｅ３）を有しており、その他のパラレル・スイッチング信号ＳＷ０、ＳＷ２〜ＳＷ４はＬレベルのままである（図６（ｈ）〜（ｉ）参照）。よって、時刻Ｔ１〜時刻Ｔ２の期間のうち、時刻Ｅ２〜Ｅ３の期間では、バッファ型スイッチド・キャパシタ部４１０ａのＮＭＯＳトランジスタＮ２とバッファ型スイッチド・キャパシタ部４１０ｂのＮＭＯＳトランジスタＮ３がオンとなり、残りのＮＭＯＳトランジスタＮ１、Ｎ４〜Ｎ８は全てオフである（図７（ｂ）〜（ｆ）参照）。このため、時刻Ｅ２〜Ｅ３の期間では、バッファ型スイッチド・キャパシタ部４１０ａにおいて、ＮＭＯＳトランジスタＮ２と容量素子Ｃ１の放電経路が形成されて容量素子Ｃ１に保持しておいた電荷が放電されることで、入力信号ＩＮのレベルＤ０が容量素子Ｃ１から読み出されて、ボルテージフォロワ４１１の非反転入力端子へと入力される。この結果、ボルテージフォロワ４１１からレベルＤ０の入力信号ＩＮが出力される（図７（ｋ）参照）。また、時刻Ｅ２〜Ｅ３の期間では、バッファ型スイッチド・キャパシタ部４１０ｂにおいて、ＮＭＯＳトランジスタＮ３と容量素子Ｃ２の充電経路が形成されて入力信号ＩＮのレベルＤ１に応じた電荷が容量素子Ｃ２へと充電されることで、入力信号ＩＮのレベルＤ１の情報が容量素子Ｃ２へと保持される（図７（ｈ）参照）。一方、時刻Ｅ２〜Ｅ３の期間を除いた時刻Ｔ１〜Ｔ２の期間、特に、容量素子Ｃ１の放電前且つ容量素子Ｃ２への充電前までの時刻Ｔ１〜Ｅ２の期間では、全てのＮＭＯＳトランジスタＮ１〜Ｎ８がオフ期間となり、全ての容量素子Ｃ１〜Ｃ４への充放電動作が確実に制限される。
【００５３】
以後、時刻Ｔ２〜Ｔ３、時刻Ｔ３〜Ｔ４、時刻Ｔ４〜Ｔ５の各期間においても、同様の動作が行われる。このように、ＮＭＯＳトランジスタＮ１〜Ｎ８のオン・オフが切り替わるタイミング（時刻Ｔ１〜Ｔ５）において、全てのＮＭＯＳトランジスタＮ１〜Ｎ８がオフするオフ期間（時刻Ｅ１〜Ｅ２、時刻Ｅ３〜Ｅ４、時刻Ｅ５〜Ｅ６、時刻Ｅ７〜Ｅ８、時刻Ｅ９〜Ｅ１０）が必ず発生することになる。このため、ＮＭＯＳトランジスタＮ１〜Ｎ８のスルーレートや閾値の相違によって、全てのＮＭＯＳトランジスタＮ１〜Ｎ８のうち少なくとも２つが同時にオンする現象を確実に回避することができ、誤動作が生じ得ない適切な遅延処理が行われることになる。
【００５４】
＜その他の実施形態＞
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれる。
【００５５】
例えば、前述した実施形態では、スイッチド・キャパシタ群４１２において、バッファ型スイッチド・キャパシタ部４１０ａ〜４１０ｄを採用したが、図８に示すような、いわゆる電荷転送型スイッチド・キャパシタ部を採用してもよい。電荷転送型スイッチド・キャパシタ部は、負帰還経路に容量素子ＣＺが設けられたオペアンプ８０５の反転入力端子側に、スイッチング素子８０１、８０３を両端子に設けた容量素子ＣＸと、スイッチング素子８０２、８０４を両端子に設けた容量素子ＣＹと、を設けたものである。また、この電荷転送型スイッチド・キャパシタ部の動作としては、例えば、スイッチング素子８０１、８０４のペアとスイッチング素子８０２、８０３のペアが、相補的にオン・オフを繰り返すことで、容量素子ＣＸ、ＣＹは、入力信号ＩＮに応じた充電動作とオペアンプ８０５の反転入力端子への放電動作を交互に行う。
【００５６】
このような電荷転送型スイッチド・キャパシタ部を多段接続して、さらに、シフトレジスタ４２０とオン期間制御部４３０と同様な回路を設けることで、１Ｈ遅延回路を実現した場合とする。この場合、入力信号ＩＮを遅延させるべく、スイッチング素子８０１〜８０４各々のオン・オフが切り替えられる際には、スイッチング素子８０１〜８０４全てをオフさせる制御が行われる。ゆえに、電荷転送型スイッチド・キャパシタ部の場合であっても、全てのスイッチング素子８０１〜８０４のうち少なくとも２つが同時にオンする不具合を確実に回避でき、誤動作が生じ得ない適切な遅延処理を行えるようになる。
【００５７】
また、例えば、スイッチド・キャパシタ群４１２において、図９に示すような、いわゆるダイレクトチャージ型スイッチド・キャパシタ部を採用してもよい。ダイレクトチャージ型スイッチド・キャパシタ部は、オペアンプ９０５の負帰還経路上に、スイッチング素子９０１、９０３を両端子に設けた容量素子ＣＶと、スイッチング素子９０２、９０４を両端子に設けた容量素子ＣＷと、を設けたものである。また、このダイレクトチャージ型スイッチド・キャパシタ部の動作としては、例えば、スイッチング素子９０１、９０４のペアとスイッチング素子９０２、９０３のペアが、相補的にオン・オフを繰り返すことで、容量素子ＣＶ、ＣＷは、入力信号ＩＮに応じた充電動作とオペアンプ９０５の反転入力端子への放電動作を交互に行う。
【００５８】
このようなダイレクトチャージ型スイッチド・キャパシタ部を多段接続して、さらに、シフトレジスタ４２０とオン期間制御部４３０と同様な回路を設けることで、１Ｈ遅延回路を実現した場合とする。この場合、入力信号ＩＮを遅延させるべく、スイッチング素子９０１〜９０４各々のオン・オフが切り替えられる際には、スイッチング素子９０１〜９０４の全てをオフさせる制御が行われる。ゆえに、ダイレクトチャージ型スイッチド・キャパシタ部の場合であっても、全てのスイッチング素子９０１〜９０４のうち少なくとも２つが同時にオンする不具合を確実に回避でき、誤動作が生じ得ない適切な遅延処理が行えるようになる。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態に係るテレビ受信システムの構成を示す図である。
【図２】本発明の一実施形態に係る映像信号処理回路の構成を示す図である。
【図３】本発明に係る色差信号Ｂ−Ｙ、Ｒ−Ｙの波形図とそれに対応する輝度信号Ｙの波形図の一例を示す図である。
【図４】本発明の一実施形態に係る１Ｈ遅延回路の構成を示す図である。
【図５】本発明の一実施形態に係る１Ｈ遅延回路の構成を示す図である。
【図６】本発明の一実施形態に係る１Ｈ遅延回路の主要信号の動作タイミングを示す図である。
【図７】本発明の一実施形態に係る１Ｈ遅延回路の主要信号の動作タイミングを示す図である。
【図８】本発明の一実施形態に係る電荷転送型スイッチド・キャパシタ部の構成を示す図である。
【図９】本発明の一実施形態に係るダイレクトチャージ型スイッチド・キャパシタ部の構成を示す図である。
【図１０】インターレース走査を説明するための図である。
【図１１】クロマ信号Ｃ、輝度信号Ｙ、コンポジット信号ＳＣの波形図の一例を示す図である。
【図１２】スイッチド・キャパシタ回路を用いた遅延回路の構成を説明するための図である。
【図１３】スイッチド・キャパシタ回路を用いた遅延回路の主要信号の従来の動作タイミングを示す図である。
【図１４】スイッチド・キャパシタ回路を用いた遅延回路において全てのスイッチング素子がオンする期間が起こり得る現象を説明するための図である。
【符号の説明】
【００６０】
１０ａ、１０ｂ スイッチド・キャパシタ部 １２ ボルテージフォロワ
１１０ アンテナ １２０ チューナ
１３０ 中間周波フィルタ １４０ 映像中間周波処理回路
１５０、６００ クランプ回路 １６０ ＹＣ分離回路
１７０ 輝度信号処理回路 １７１ 遅延ライン
１７２ シャープネス調整部 １７３ ブラック・ストレッチ処理部
１７４ コントラスト調整部 １８０ 色信号処理回路
１８１ ゲイン調整部 １８２ カラーキラー回路
１９０ 色復調回路 １９１ 同期検波回路
１９２、１９３ 乗算器 １９４ 副搬送波信号発振器
１９５ 位相シフタ １９６ ＬＰＦ
１９８ 加算器 １９９ カラークランプ回路
２００ マトリクス回路 ２１０ ＲＧＢドライバ
２２０ ディスプレイ ３００ 映像信号処理回路
４００ １Ｈ遅延回路 ４１２ スイッチド・キャパシタ群
４１０ａ〜４１０ｄ バッファ型スイッチド・キャパシタ部
４１１、４１４ ボルテージフォロワ
４２０、４２１ シフトレジスタ
４３０、４３１ オン期間制御部
８０１〜８０４ スイッチング素子
９０１〜９０４ スイッチング素子
８０５、９０５ オペアンプ
５００ ＳＥＣＡＭデコーダ
６００ クランプ回路
６０１ スイッチ回路
【特許請求の範囲】
【請求項１】
入力信号を遅延させた出力信号を得る遅延回路において、
スイッチング素子と当該スイッチング素子のオン・オフによって充放電される容量素子とを有したスイッチド・キャパシタ部を複数有し、前記入力信号が前記複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記複数のスイッチド・キャパシタ部各々から前記容量素子を放電させて前記出力信号が出力されるように接続されるスイッチド・キャパシタ群と、
前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを制御することで、前記複数のスイッチド・キャパシタ部が有する前記容量素子各々を前記入力信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記複数のスイッチド・キャパシタ部各々から前記出力信号を順次出力させていき、更に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを切り替える際に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子全てをオフさせる制御を行うスイッチング制御部と、
を有することを特徴とする遅延回路。
【請求項２】
前記スイッチング制御部は、
前記スイッチング素子のスイッチング周期によって前記入力信号の遅延時間を設定するとともに、前記入力信号を遅延させる際に前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせるオン期間を、前記スイッチング周期よりも短く設定すること、
を特徴とする請求項１に記載の遅延回路。
【請求項３】
前記スイッチング制御部は、
前記スイッチング周期が設定されたシフトクロック信号が入力される毎にシリアル入力信号を順次シフトしていき、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子を順次オン・オフさせるパラレル・スイッチング信号を出力するシフトレジスタと、
前記シフトクロック信号と同期させた制御信号に基づいて、前記パラレル・スイッチング信号のいずれかの要素が前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせる論理レベルとなった場合に、前記論理レベルの期間を前記スイッチング周期よりも短く制限した前記パラレル・スイッチング信号を、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子へと出力させるオン期間制御部と、
を有することを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記スイッチド・キャパシタ部は、
一方及び他方の二つの前記スイッチング素子の双方の一方の電極が共通接続されるとともにその共通接続部には一つの前記容量素子が接続され、
前記一方のスイッチング素子の他方の電極へと前記入力信号が供給され、
前記一方のスイッチング素子をオンさせる場合には前記他方のスイッチング素子をオフさせて、前記一つの容量素子が前記入力信号に基づいて充電されるとともに、
前記他方のスイッチング素子をオンさせる場合には前記一方のスイッチング素子をオフさせて、前記一つの容量素子が放電されて、前記他方のスイッチング素子の他方の電極から前記出力信号が得られるものであること、
を特徴とする請求項１乃至３のいずれかに記載の遅延回路。
【請求項５】
撮像された色の三原色情報を有したテレビジョン放送の映像信号に基づいて輝度信号とクロマ信号を復調し、さらに、前記輝度信号の輝度信号処理と並行して前記クロマ信号の色復調処理の過程で当該クロマ信号を二つの色差信号に復調し、前記輝度信号と前記二つの色差信号に基づいて前記複合映像信号が有する前記三原色情報を再生する映像信号処理回路において、
スイッチング素子と当該スイッチング素子のオン・オフによって充放電される容量素子とを有したスイッチド・キャパシタ部を複数有し、前記復調後の色差信号が前記複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記複数のスイッチド・キャパシタ部各々から前記容量素子を放電させて前記色差信号を１Ｈ期間遅延させた信号が出力されるように接続されるスイッチド・キャパシタ群と、
前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを制御することで、前記複数のスイッチド・キャパシタ部が有する前記容量素子各々を前記色差信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記複数のスイッチド・キャパシタ部各々から前記色差信号を１Ｈ期間遅延させた信号を順次出力させていき、更に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを切り替える際に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子全てをオフさせる制御を行うスイッチング制御部と、
前記１Ｈ期間遅延させる前と後の前記色差信号を加算する加算器と、
前記加算器の加算結果と前記輝度信号処理後の輝度信号とに基づいて前記三原色の情報を再生するマトリクス回路と、
を有することを特徴とする映像信号処理回路。
【請求項６】
前記スイッチング制御部は、
前記スイッチング素子のスイッチング周期によって前記色差信号の遅延時間を設定するとともに、前記色差信号を遅延させる際に前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせるオン期間を、前記スイッチング周期よりも短く設定すること、
を特徴とする請求項５に記載の映像信号処理回路。
【請求項７】
前記スイッチング制御部は、
前記スイッチング周期が設定されたシフトクロック信号が入力される毎にシリアル入力信号を順次シフトしていき、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子を順次オン・オフさせるパラレル・スイッチング信号を出力するシフトレジスタと、
前記シフトクロック信号と同期させた制御信号に基づいて、前記パラレル・スイッチング信号のいずれかの要素が前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせる論理レベルとなった場合に、前記論理レベルの期間を前記スイッチング周期よりも短く制限した前記パラレル・スイッチング信号を、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子へと出力させるオン期間制御部と、
を有することを特徴とする請求項６に記載の映像信号処理回路。
【請求項８】
前記スイッチド・キャパシタ部は、
一方及び他方の二つの前記スイッチング素子の双方の一方の電極が共通接続されるとともにその共通接続部には一つの前記容量素子が接続され、
前記一方のスイッチング素子の他方の電極へと前記色差信号が供給され、
前記一方のスイッチング素子をオンさせる場合には前記他方のスイッチング素子をオフさせて、前記一つの容量素子が前記色差信号に基づいて充電されるとともに、
前記他方のスイッチング素子をオンさせる場合には前記一方のスイッチング素子をオフさせて、前記一つの容量素子が放電されて、前記他方のスイッチング素子の他方の電極から前記色差信号を１Ｈ期間遅延させた信号が得られるものであること、
を特徴とする請求項５乃至７のいずれかに記載の映像信号処理回路。
【請求項９】
前記映像信号は、ＰＡＬ（Ｐｈａｓｅ Ａｌｔｅｒｎａｔｉｏｎ ｂｙ Ｌｉｎｅ）方式又はＳＥＣＡＭ（ＳＥｑｕｅｎｔｉａｌ Ｃｏｕｌｅｕｒ Ａ Ｍｅｍｏｉｒｅ）方式に準拠した信号であること、を特徴とする請求項５乃至８のいずれかに記載の映像信号処理回路。
【請求項１０】
前記映像信号処理回路は、ＢｉＣＭＯＳプロセスによって形成された回路であること、を特徴とする請求項５乃至９のいずれかに記載の映像信号処理回路。
【請求項１】
入力信号を遅延させた出力信号を得る遅延回路において、
スイッチング素子と当該スイッチング素子のオン・オフによって充放電される容量素子とを有したスイッチド・キャパシタ部を複数有し、前記入力信号が前記複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記複数のスイッチド・キャパシタ部各々から前記容量素子を放電させて前記出力信号が出力されるように接続されるスイッチド・キャパシタ群と、
前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを制御することで、前記複数のスイッチド・キャパシタ部が有する前記容量素子各々を前記入力信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記複数のスイッチド・キャパシタ部各々から前記出力信号を順次出力させていき、更に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを切り替える際に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子全てをオフさせる制御を行うスイッチング制御部と、
を有することを特徴とする遅延回路。
【請求項２】
前記スイッチング制御部は、
前記スイッチング素子のスイッチング周期によって前記入力信号の遅延時間を設定するとともに、前記入力信号を遅延させる際に前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせるオン期間を、前記スイッチング周期よりも短く設定すること、
を特徴とする請求項１に記載の遅延回路。
【請求項３】
前記スイッチング制御部は、
前記スイッチング周期が設定されたシフトクロック信号が入力される毎にシリアル入力信号を順次シフトしていき、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子を順次オン・オフさせるパラレル・スイッチング信号を出力するシフトレジスタと、
前記シフトクロック信号と同期させた制御信号に基づいて、前記パラレル・スイッチング信号のいずれかの要素が前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせる論理レベルとなった場合に、前記論理レベルの期間を前記スイッチング周期よりも短く制限した前記パラレル・スイッチング信号を、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子へと出力させるオン期間制御部と、
を有することを特徴とする請求項２に記載の遅延回路。
【請求項４】
前記スイッチド・キャパシタ部は、
一方及び他方の二つの前記スイッチング素子の双方の一方の電極が共通接続されるとともにその共通接続部には一つの前記容量素子が接続され、
前記一方のスイッチング素子の他方の電極へと前記入力信号が供給され、
前記一方のスイッチング素子をオンさせる場合には前記他方のスイッチング素子をオフさせて、前記一つの容量素子が前記入力信号に基づいて充電されるとともに、
前記他方のスイッチング素子をオンさせる場合には前記一方のスイッチング素子をオフさせて、前記一つの容量素子が放電されて、前記他方のスイッチング素子の他方の電極から前記出力信号が得られるものであること、
を特徴とする請求項１乃至３のいずれかに記載の遅延回路。
【請求項５】
撮像された色の三原色情報を有したテレビジョン放送の映像信号に基づいて輝度信号とクロマ信号を復調し、さらに、前記輝度信号の輝度信号処理と並行して前記クロマ信号の色復調処理の過程で当該クロマ信号を二つの色差信号に復調し、前記輝度信号と前記二つの色差信号に基づいて前記複合映像信号が有する前記三原色情報を再生する映像信号処理回路において、
スイッチング素子と当該スイッチング素子のオン・オフによって充放電される容量素子とを有したスイッチド・キャパシタ部を複数有し、前記復調後の色差信号が前記複数のスイッチド・キャパシタ部全てに対して共通に入力され且つ前記容量素子を充電させるように接続されるとともに、前記複数のスイッチド・キャパシタ部各々から前記容量素子を放電させて前記色差信号を１Ｈ期間遅延させた信号が出力されるように接続されるスイッチド・キャパシタ群と、
前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを制御することで、前記複数のスイッチド・キャパシタ部が有する前記容量素子各々を前記色差信号に基づいて順次充電させていくととともに、当該順次充電の際に前回充電しておいた前記容量素子を放電させることで前記複数のスイッチド・キャパシタ部各々から前記色差信号を１Ｈ期間遅延させた信号を順次出力させていき、更に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子各々のオン・オフを切り替える際に、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子全てをオフさせる制御を行うスイッチング制御部と、
前記１Ｈ期間遅延させる前と後の前記色差信号を加算する加算器と、
前記加算器の加算結果と前記輝度信号処理後の輝度信号とに基づいて前記三原色の情報を再生するマトリクス回路と、
を有することを特徴とする映像信号処理回路。
【請求項６】
前記スイッチング制御部は、
前記スイッチング素子のスイッチング周期によって前記色差信号の遅延時間を設定するとともに、前記色差信号を遅延させる際に前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせるオン期間を、前記スイッチング周期よりも短く設定すること、
を特徴とする請求項５に記載の映像信号処理回路。
【請求項７】
前記スイッチング制御部は、
前記スイッチング周期が設定されたシフトクロック信号が入力される毎にシリアル入力信号を順次シフトしていき、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子を順次オン・オフさせるパラレル・スイッチング信号を出力するシフトレジスタと、
前記シフトクロック信号と同期させた制御信号に基づいて、前記パラレル・スイッチング信号のいずれかの要素が前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子のうち少なくともいずれかをオンさせる論理レベルとなった場合に、前記論理レベルの期間を前記スイッチング周期よりも短く制限した前記パラレル・スイッチング信号を、前記複数のスイッチド・キャパシタ部が有する前記スイッチング素子へと出力させるオン期間制御部と、
を有することを特徴とする請求項６に記載の映像信号処理回路。
【請求項８】
前記スイッチド・キャパシタ部は、
一方及び他方の二つの前記スイッチング素子の双方の一方の電極が共通接続されるとともにその共通接続部には一つの前記容量素子が接続され、
前記一方のスイッチング素子の他方の電極へと前記色差信号が供給され、
前記一方のスイッチング素子をオンさせる場合には前記他方のスイッチング素子をオフさせて、前記一つの容量素子が前記色差信号に基づいて充電されるとともに、
前記他方のスイッチング素子をオンさせる場合には前記一方のスイッチング素子をオフさせて、前記一つの容量素子が放電されて、前記他方のスイッチング素子の他方の電極から前記色差信号を１Ｈ期間遅延させた信号が得られるものであること、
を特徴とする請求項５乃至７のいずれかに記載の映像信号処理回路。
【請求項９】
前記映像信号は、ＰＡＬ（Ｐｈａｓｅ Ａｌｔｅｒｎａｔｉｏｎ ｂｙ Ｌｉｎｅ）方式又はＳＥＣＡＭ（ＳＥｑｕｅｎｔｉａｌ Ｃｏｕｌｅｕｒ Ａ Ｍｅｍｏｉｒｅ）方式に準拠した信号であること、を特徴とする請求項５乃至８のいずれかに記載の映像信号処理回路。
【請求項１０】
前記映像信号処理回路は、ＢｉＣＭＯＳプロセスによって形成された回路であること、を特徴とする請求項５乃至９のいずれかに記載の映像信号処理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−９７０２０（Ｐ２００７−９７０２０Ａ）
【公開日】平成１９年４月１２日（２００７．４．１２）
【国際特許分類】
【出願番号】特願２００５−２８６０８２（Ｐ２００５−２８６０８２）
【出願日】平成１７年９月３０日（２００５．９．３０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１９年４月１２日（２００７．４．１２）
【国際特許分類】
【出願日】平成１７年９月３０日（２００５．９．３０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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