遅延回路
【課題】遅延時間を細かく制御でき、発振回路の発振周波数のステップ幅を低減でき、且つ簡単な回路構成でディジタル信号で制御可能な遅延回路を提供する。
【解決手段】遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにより遅延回路が構成され、遅延回路は上下二つの信号伝搬経路を有し、上方の伝搬経路において信号は左から右へ、下方の伝搬経路において信号は右から左へ伝搬されていく。各遅延素子に遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎが入力され、これの遅延制御信号に応じて遅延回路における信号の折り返し地点が設定され、信号の伝搬経路が制御され、入力信号ＳＩＮに対する出力信号ＳＯＵＴの遅延時間が制御される。
【解決手段】遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにより遅延回路が構成され、遅延回路は上下二つの信号伝搬経路を有し、上方の伝搬経路において信号は左から右へ、下方の伝搬経路において信号は右から左へ伝搬されていく。各遅延素子に遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎが入力され、これの遅延制御信号に応じて遅延回路における信号の折り返し地点が設定され、信号の伝搬経路が制御され、入力信号ＳＩＮに対する出力信号ＳＯＵＴの遅延時間が制御される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を所定の遅延時間だけ遅延させて出力する遅延回路、特にディジタル信号に応じて遅延時間および発振周波数を制御する遅延回路に関するものである。
【背景技術】
【０００２】
遅延時間がディジタル制御信号に応じて任意に設定できる遅延回路の一例を図３２に示している。図示のように、遅延回路は直列に接続されているｎ段の遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとこれらの遅延素子からのｎ個の出力信号から一つを選択して出力するｎ対１選択回路ＳＥＬからなる。直列に接続されているｎ段の遅延素子は、入力信号を所定の時間で遅延した遅延信号を次段の遅延素子に出力する。選択回路ＳＥＬはディジタル制御信号に応じてｎ段の遅延素子の出力信号から一つを選択して出力する。
【０００３】
例えば、各遅延素子が入力信号を同じく遅延時間ｔＤを与えるとすると、図３２のように構成された遅延回路により、入力信号に対してｔＤのステップでｔＤ〜ｎｔＤの遅延時間を任意に与えることができる。
【０００４】
遅延回路を用いて構成した発振回路の一例を図３３に示している。図示のように、図３２に示す遅延回路にインバータＩＮＶ１が設けられ、選択回路ＳＥＬの出力信号がインバータＩＮＶ１に入力され、インバータＩＮＶ１の出力信号は遅延回路の入力信号として初段の遅延素子ＤＬＹ１に入力される。選択回路ＳＥＬの出力回路端子から発振信号（クロック信号）ＣＬＫが得られる。
即ち、インバータを介してリング状（環状）に接続された遅延回路により発振回路が構成される。発振回路の発振周波数は遅延回路の遅延時間により制御されるので、ディジタル制御信号により遅延時間を制御することでクロック信号ＣＬＫの周波数を制御できる。
【０００５】
また、ディジタル信号で発振周波数を制御する発振回路のもう一つの例は、図３４に示す。本例はディジタル／アナログ変換器（Ｄ／Ａコンバータ）ＤＡＣと電圧制御発振器（ＶＣＯ）により構成されており、ディジタル／アナログ変換器ＤＡＣによりディジタル制御信号がアナログ信号である制御電圧信号ＶＣに変換され、制御電圧信号ＶＣにより電圧制御発振器ＶＣＯの発振周波数が制御される。これにより、電圧制御発振器ＶＣＯにより生成されたクロック信号ＣＬＫの周波数はディジタル制御信号により制御できる。
【０００６】
図３５はディジタル信号で容量を変化させ、容量変化に応じて発振周波数を制御する発振回路の一例を示している。図示のように、ディジタル信号に応じてスイッチＳＷ０，ＳＷ１，ＳＷ２，…，ＳＷｎのオン／オフ状態が制御され、これに応じて発振回路ＯＳＣに接続されている容量素子の全容量値が制御される。発振回路ＯＳＣの発振周波数は接続されている容量素子の容量に応じて設定されるので、発振回路ＯＳＣから得たクロック信号ＣＬＫの周波数はディジタル制御信号により制御できる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述した従来のディジタル制御発振回路、例えば図３４と３５に示す発振回路では、アナログ的な設計要素を含むため、発振回路の仕様やＬＳＩ（大規模集積回路）のプロセス毎に発振周波数範囲とリニアティー（線型特性）、回路規模などのトレードオフを考慮した面倒な回路の設計や修正が必要であるという不利益がある。
【０００８】
一方、遅延素子としてインバータやバッファといった通常のゲート回路を用いて、図３３に示すように選択回路とともに構成されたディジタル制御発振回路では回路構成が簡単で、且つアナログ的な要素がないため、発振信号の周波数の制御や回路動作の安定性がよい。しかし、通常の遅延素子一段当たりの遅延時間が大きいため、周波数のステップ幅が大きく、発振周波数の細かい設定が困難である。
【０００９】
例えば、遅延素子は図３６に示すように二段のインバータにより構成された場合、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１により構成された前段のインバータの出力端子Ａは、後段のインバータを構成するｐＭＯＳトランジスタＰＴ２およびｎＭＯＳトランジスタＮＴ２の両方のゲートに接続され、インバータの負荷が大きくなり、動作速度が低下する。また、図３７の波形図に示すように、通常インバータのしきい値電圧が電源電圧ＶＤＤの半分であり、即ち、入力信号のレベルがほぼＶＤＤ／２になったあたりでインバータの出力信号レベルが変化するので、インバータ一段当たりの遅延時間ｔＤが大きくなる。
【００１０】
本発明の目的は、遅延時間を細かく制御でき、発振回路の発振周波数のステップ幅を低減でき、且つ簡単な回路構成でディジタル信号で制御可能な遅延回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明は制御信号に応じて遅延時間が設定される遅延回路であって、第１の入力端子の入力信号を所定の時間で遅延して第１の出力端子に出力させる第１の遅延素子と、上記制御信号に応じて、上記第１の遅延素子の出力信号と第２の入力端子の入力信号の何れかを選択して出力する選択手段と、上記選択手段の出力信号を所定の時間で遅延して第２の出力端子に出力させる第２の遅延素子とからなる基本回路を複数段有し、各段の基本回路の上記第１の出力端子は、次段の基本回路の上記第１の入力端子に接続され、各段の基本回路の上記第２の入力端子は、次段の基本回路の上記第２の出力端子に接続されている。
【００１２】
好適には、上記基本回路は、第１の入力端子への入力信号を反転して第１のノードに出力する第１の反転手段と、上記第１のノードの信号を反転して第１の出力端子に出力する第２の反転手段と、第２の入力端子への入力信号を反転して第２のノードに出力する第３の反転手段と、上記第２のノードの信号を反転して第２の出力端子に出力する第４の反転手段と、上記第１の入力端子と第２の出力端子との間に接続され、第１の制御信号に応じてオン／オフ状態が制御される第１のスイッチと、上記第１と第２のノード間に接続され、第２の制御信号に応じてオン／オフ状態が制御される第２のスイッチとからなる遅延素子を複数段有し、各段の遅延素子の上記第１の出力端子は、次段の遅延素子の上記第１の入力端子に接続され、各段の遅延素子の上記第２の入力端子は、次段の遅延素子の上記第２の出力端子に接続されて構成されている。
【００１３】
本発明によれば、複数の遅延素子が直列接続して遅延回路が構成され、遅延素子はプリチャージ制御信号に応じて予めプリチャージ状態に設定され、入力信号のレベル変化に応じて各遅延素子の状態が順次変化し、信号レベルの変化が各遅延素子により順次遅延回路の出力側に伝わる。遅延素子の遅延時間が小さいので、それにより構成された遅延回路の遅延時間調整を細かく行うことが可能である。
また、上下二段の遅延素子からなる基本回路により、行きと帰りの二つの信号伝搬経路を形成しその伝搬経路間に選択手段を設け、梯子型遅延回路が構成される。入力される遅延制御信号に応じて選択手段により信号の伝搬経路が設定され、それに応じて遅延回路の遅延時間が制御される。これにより、基本回路の数を増減することにより遅延時間の増減に容易に対処てき、且つ最大遅延段数が最小遅延時間に影響を与えることなく、遅延制御信号に対して遅延量の線型特性が保てる。
【００１４】
また、本発明によれば、遅延経路を制御する選択手段は、遅延制御信号に応じてオン／オフ状態が制御されるスイッチにより構成され、実際の回路では、一つのトランジスタにより実現できるので、回路の規模の縮小化が図れ、選択手段における不要な遅延時間の発生を抑制できる。
【００１５】
本発明の遅延回路を用いて、遅延回路の出力信号を反転させて入力側に帰還させることにより環状発振回路を構成できる。このように構成された発振回路において、細かい変化ステップで発振周波数およびデューティ比の異なる複数の発振信号が得られ、且つ、遅延回路を構成する基本回路数を増減することで広範囲な発振周波数に対処でき、最小発振可能周波数を低く設定でき、また、発振回路の最大発振可能周波数は最小発振周波数の調整に影響されず、制御信号に対して発振回路の発振周波数の線型特性がよく、発振回路の発振可能な周波数範囲を広く設定可能である。
【００１６】
さらに、本発明によれば、遅延時間がそれぞれ独立に制御可能な第１と第２の遅延回路を直列に接続して、第２の遅延回路の出力信号を反転して第１の遅延回路に入力することにより環状発振回路が構成され、第１および第２の遅延回路の遅延時間をそれぞれ独立に設定することにより、第１の遅延回路の出力側から発振周波数およびデューティ比が制御可能な発振信号が得られる。
【発明の効果】
【００１７】
本発明の遅延回路およびそれを用いた発振回路によれば、遅延素子の遅延量が小さく、遅延時間をより細かく制御できる。また、遅延回路の最大遅延量が遅延素子の段数を増減させることで対処でき、チップ上信号の入出力位置が固定でき、最小遅延時間に影響を与えることなく最大遅延時間を設定でき、ディジタル制御信号により遅延時間を制御でき、制御信号に対する遅延量の線型特性がよく、ノイズに強いという利点がある。
また、本発明によれば、可変遅延回路を構成するための選択回路を１トランジスタにより実現でき、回路構成の簡単化を実現でき、遅延量の線型特性を改善実現でき、かつ、遅延量を制御する遅延制御信号の生成回路の構成を簡単化できる。また、本発明の遅延回路により構成された発振回路において、細かいステップ幅で発振周波数およびデューティ比を調整でき、発振周波数およびデューティ比両方を制御できる発振回路を実現できる。
さらに、本発明によれば、遅延素子において回路規模を増大させることなく、消費電力を低減できる利点がある。
【発明を実施するための最良の形態】
【００１８】
第１実施例
図１は本発明に係る遅延回路の第１の実施例を示す回路図である。
図示のように、本実施例の遅延回路はｎ段の遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにより構成されている。これらの遅延素子は直列に接続されている。即ち、各遅延素子の入力端子ＩＮは前段の遅延素子の出力端子ＯＵＴに接続されている。初段の遅延素子ＤＬＹ１の入力端子ＩＮは信号ＳＩＮの入力端子に接続されている。また、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにプリチャージ信号およびその反転信号の入力端子ＰＲ，ＸＰＲが設けられており、各遅延素子のプリチャージ信号の入力端子ＰＲは信号ＳＩＮの入力端子に接続され、プリチャージ信号の反転信号の入力端子ＸＰＲは、信号ＳＩＮの反転信号ＳＸＩＮの入力端子に接続されている。
【００１９】
遅延回路を構成する遅延素子の一例を図２に示している。遅延素子はｐＭＯＳトランジスタＰ１，Ｐ２およびｎＭＯＳトランジスタＮ１，Ｎ２により構成されている。
ｐＭＯＳトランジスタＰ１のゲートは遅延素子の入力端子ＩＮに接続され、ソースは電源電圧ＶＤＤの供給線に接続され、ドレインはノードＡに接続されている。ｎＭＯＳトランジスタＮ１のゲートはプリチャージ信号の入力端子ＰＲに接続され、ドレインはノードＡに接続され、ソースは接地されている。
ｐＭＯＳトランジスタＰ２のゲートはプリチャージ信号の反転信号の入力端子ＸＰＲに接続され、ソースは電源電圧ＶＤＤの供給線に接続され、ドレインは遅延素子の出力端子ＯＵＴに接続されている。ｎＭＯＳトランジスタＮ２のゲートはノードＡに接続され、ドレインは出力端子ＯＵＴに接続され、ソースは接地されている。
【００２０】
また、図２においてトランジスタの符号の大きさはそのトランジスタの駆動能力を示している。即ち、ｎＭＯＳトランジスタＮ１の駆動能力はｐＭＯＳトランジスタＰ１の駆動能力より大きく設定され、ｐＭＯＳトランジスタＰ２の駆動能力は、ｎＭＯＳトランジスタＮ２の駆動能力より大きく設定されている。
【００２１】
図２に示す遅延素子において、入力端子ＩＮにハイレベル、例えば電源電圧ＶＤＤレベルの信号が印加され、プリチャージ信号入力端子ＰＲに同じくハイレベルの信号が印加され、その反転信号入力端子ＸＰＲにローレベルの信号、例えば接地電位ＧＮＤレベルの信号が印加されているとき、ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ２が導通状態にあり、ノードＡが接地電位ＧＮＤに保持され、出力端子ＯＵＴが電源電圧ＶＤＤのレベルに保持される。このとき、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ２がともに非導通状態にあるので、プリチャージ信号のレベルが変化した場合でもノードＡおよび出力端子ＯＵＴのレベルが電荷により保持される。
【００２２】
プリチャージ信号がローレベルにあり、且つ入力端子ＩＮに印加されている入力信号がハイレベルからローレベルに変化したとき、ｐＭＯＳトランジスタＰ１が非導通状態から導通状態に切り換わり、ノードＡがローレベルからハイレベルにレベル変化する。これに応じてｎＭＯＳトランジスタＮ２が非導通状態から導通状態に切り換わり、遅延素子の出力端子ＯＵＴがハイレベルからローレベルに切り換わる。
【００２３】
図３は図１に示す遅延回路の動作を示す波形図であり、入力信号ＳＩＮおよびその反転信号ＳＸＩＮ、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎの入出力端子および各遅延素子のノードＡの波形を示している。
初期状態では、入力信号ＳＩＮはハイレベル、例えば、電源電圧ＶＤＤに保持され、その反転信号ＳＸＩＮはローレベル、例えば接地電位ＧＮＤに保持されている。各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにおいて、ノードＡがローレベルに保持され、出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎは電源電圧ＶＤＤレベルに保持されている。
【００２４】
時間ｔ０において、入力信号ＳＩＮはハイレベルからローレベルに切り換わり、それと同時に、反転信号ＳＸＩＮはローレベルからハイレベルに切り換わる。遅延素子ＤＬＹ１において、入力信号ＳＩＮのレベルが下降してｐＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｈｐを越えると、ｐＭＯＳトランジスタＰ１が導通状態となり、ノードＡの電位が上昇する。ノードＡの電位がｎＭＯＳトランジスタＮ２のしきい値電圧Ｖｔｈｎを越えると、ｎＭＯＳトランジスタＮ２が導通状態となり、遅延素子ＤＬＹ１の出力信号ＯＵＴ１がハイレベルからローレベルに切り換わる。即ち、入力信号ＳＩＮの立ち下がりエッジから一定の遅延素子時間を経て、遅延素子ＤＬＹ１の出力信号ＯＵＴ１がハイレベルからローレベルに切り換わる。
【００２５】
遅延素子ＤＬＹ１の後段に接続されている各遅延素子ＤＬＹ２，ＤＬＹ３，…，ＤＬＹｎにおいては、上述した遅延素子ＤＬＹ１と同様な動作が行われ、各遅延素子は入力信号の立ち下がりエッジに対して一定の遅延時間を与えた遅延信号が出力端子に出力する。
ここで、各遅延素子は入力信号に対して同じく遅延時間ｔＤを与えるとすると、遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎの出力信号は、入力信号に対してそれぞれｔＤ，２ｔＤ，…，ｎｔＤの遅延時間が与えられる。ｎ段の遅延素子により入力信号ＳＩＮに対して最大ｎｔＤの遅延時間が与えられる。
【００２６】
時間ｔ１において、入力信号ＳＩＮがローレベルからハイレベルに切り換わる。これに応じて遅延素子ＤＬＹ１ではｎＭＯＳトランジスタＮ１は非導通状態から導通状態に切り換わり、ノードＡがハイレベルからローレベルに切り換わる。このため、ｎＭＯＳトランジスタＮ２が導通状態から非導通状態に切り換わり、また、プリチャージ信号の反転信号端子に入力された信号はローレベルになるため、ｐＭＯＳトランジスタＰ２が導通状態となり、遅延素子ＤＬＹ１の出力信号ＯＵＴ１がハイレベルになる。
【００２７】
他の遅延素子ＤＬＹ２，ＤＬＹ３，…，ＤＬＹｎにおいて、入力信号ＳＩＮがハイレベルに、その反転信号ＳＸＩＮがローレベルに切り換わった瞬間、すべてのトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２が導通状態になり、これらのトランジスタに一瞬貫通電流が流れる。しかし、上述したように各トランジスタの大きさが異なるように形成され、それに応じてこれらのトランジスタの駆動能力も異なる。例えば、ｎＭＯＳトランジスタＮ１の駆動能力はｐＭＯＳトランジスタＰ１の駆動能力より大きく、ｐＭＯＳトランジスタＰ２はｎＭＯＳトランジスタＮ２の駆動能力より大きくなる。このため、初段の遅延素子ＤＬＹ１の状態変化の逐次伝搬を待たずに各遅延素子ＤＬＹ２，ＤＬＹ３，…，ＤＬＹｎにおいてノードＡの電位が降下し、出力端子の電位が上昇する。そしてこの状態変化はさらにｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ２の駆動能力を弱めることになり、その結果、初段の遅延素子ＤＬＹ１の入力信号ＳＩＮの変化の逐次伝搬を待たずにすべての遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎがほぼ同時に変化して、出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎはほぼ同時にハイレベルに切り換えられる。
【００２８】
入力信号ＳＩＮがハイレベル、その反転信号ＳＸＩＮがローレベルに保持されているとき、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎのノードＡがローレベル、出力端子がハイレベルの状態に保持される。そして、時間ｔ２において入力信号ＳＩＮがハイレベルからローレベルに立ち下がり、各遅延素子の出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎは、それぞれの遅延時間を経てハイレベルからローレベルに変化する。
【００２９】
以上説明したように、本実施例によれば、複数の遅延素子を直列接続して遅延回路を構成し、各遅延素子はｐＭＯＳトランジスタＰ１とそれより駆動能力が大きいｎＭＯＳトランジスタＮ１、ｎＭＯＳトランジスタＮ２とそれより駆動能力が大きいｐＭＯＳトランジスタＰ２により構成し、ｐＭＯＳトランジスタＰ１のゲートに入力信号を印加し、ｎＭＯＳトランジスタＮ１のゲートはプリチャージ信号端子ＰＲに接続し、ｐＭＯＳトランジスタＰ２のゲートはプリチャージ信号の反転信号端子ＸＰＲに接続し、ｎＭＯＳトランジスタＮ２のゲートはＰ１とＮ１のドレインからなる中間ノードＡに接続し、入力信号ＳＩＮをプリチャージ信号として各遅延素子に入力し、それがハイレベルに保持されているとき、ノードＡがローレベル、出力端子ＯＵＴがハイレベルのプリチャージ状態にあり、入力信号ＳＩＮの立ち下がりエッジを各遅延素子により順次伝搬し、遅延回路の出力端子から遅延信号ＯＵＴｎが得られるので、簡単な回路構成でステップ幅の小さい遅延時間が得られる。
【００３０】
第２実施例
図４は本発明に係る遅延回路の第２の実施例を示す回路図である。
図示のように本実施例の遅延回路は図１に示す第１の実施例とほぼ同様に直列に接続されているｎ段の遅延素子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡにより構成されている。各遅延素子の入力端子ＩＮは前段の遅延素子の出力端子ＯＵＴに接続されている。初段の遅延素子ＤＬＹ１Ａの入力端子ＩＮは信号ＳＩＮの反転信号ＳＸＩＮの入力端子に接続されている。また、各遅延素子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡにプリチャージ信号およびその反転信号の入力端子ＰＲ，ＸＰＲが設けられており、各遅延素子のプリチャージ信号の入力端子ＰＲは信号ＳＩＮの入力端子に接続され、プリチャージ信号の反転信号の入力端子ＸＰＲは、信号ＳＩＮの反転信号ＳＸＩＮの入力端子に接続されている。
【００３１】
図４の遅延回路を構成する遅延素子の一例を図５に示している。遅延素子はｐＭＯＳトランジスタＰ１，Ｐ２およびｎＭＯＳトランジスタＮ１，Ｎ２により構成されている。
ｐＭＯＳトランジスタＰ２のゲートはプリチャージ信号の反転信号の入力端子ＸＰＲに接続され、ソースは電源電圧ＶＤＤに接続され、ドレインはノードＡに接続されている。ｎＭＯＳトランジスタＮ２のゲートは入力信号端子ＩＮに接続され、ドレインはノードＡに接続され、ソースは接地されている。
ｐＭＯＳトランジスタＰ１のゲートはノードＡに接続され、ソースは電源電圧ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続されている。ｎＭＯＳトランジスタＮ１のゲートはプリチャージ信号の入力端子ＰＲに接続され、ドレインは出力端子ＯＵＴに接続され、ソースは接地されている。
【００３２】
また、ｐＭＯＳトランジスタＰ２はｎＭＯＳトランジスタＮ２より駆動能力が大きく、ｎＭＯＳトランジスタＮ１はｐＭＯＳトランジスタＰ１より駆動能力が大きく設定されている。
【００３３】
遅延素子の入力信号端子ＩＮにローレベルの信号、プリチャージ信号の入力端子ＰＲにハイレベルの信号、その反転信号端子ＸＰＲにローレベルの信号がそれぞれ入力されているとき、ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタＮ１が導通状態に保持され、ｎＭＯＳトランジスタＮ２、ｐＭＯＳトランジスタＰ１が非導通状態に保持されているので、ノードＡが電源電圧ＶＤＤによりプリチャージされ、ハイレベルに保持され、出力端子ＯＵＴは接地電位ＧＮＤに保持される。
【００３４】
入力端子ＩＮの信号がローレベルからハイレベルに変化し、またプリチャージ信号がハイレベルからローレベルに変化し、その反転信号がローレベルからハイレベルに変化する場合に、ｎＭＯＳトランジスタＮ２が導通状態に切り換わり、ｐＭＯＳトランジスタＰ２が非導通状態に切り換わるので、ノードＡはディスチャージされ、ハイレベルからローレベルに変化する。ノードＡの電位変化に応じてｐＭＯＳトランジスタＰ１は非導通状態から導通状態に切り換わり、またｎＭＯＳトランジスタＮ１がローレベルのプリチャージ信号により非導通状態に切り換えられるので、遅延素子の出力端子ＯＵＴは電源電圧ＶＤＤによりチャージされ、ローレベルからハイレベルに切り換わる。
遅延素子ＤＬＹ１Ａから後段へこのような変化が順次伝搬し、入力信号の立ち下がりエッジが一定の遅延時間を経て、末段の遅延素子の出力信号ＯＵＴｎがローレベルからハイレベルに立ち上がる。
【００３５】
図６は図４に示す遅延回路の動作を示す波形図である。以下、図６を参照しつつ、本実施例の遅延回路の動作を説明する。
図６に示すように、初期状態では入力信号ＳＩＮはハイレベルに保持され、その反転信号ＳＸＩＮはローレベルに保持されている。各遅延ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡにおいて、ノードＡは電源電圧ＶＤＤレベルにプリチャージされ、出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎはローレベルに保持されている。
【００３６】
時間ｔ０において入力信号ＳＩＮはハイレベルからローレベルに切り換わり、それと同時に、反転信号ＳＸＩＮはローレベルからハイレベルに切り換わる。遅延素子ＤＬＹ１Ａにおいて、ｎＭＯＳトランジスタＮ２は非導通状態から導通状態に切り換わり、ノードＡはディスチャージされ、ローレベルに切り換わる。これに応じてｐＭＯＳトランジスタＰ１が非導通状態から導通状態に切り換わり、出力端子は電源電圧ＶＤＤによりチャージされ、ローレベルからハイレベルに切り換わる。即ち、入力信号ＳＩＮの立ち下がりエッジ、即ち、その反転信号ＳＸＩＮの立ち上がりエッジから一定の遅延時間を経て、遅延素子ＤＬＹ１Ａの出力信号ＯＵＴ１がローレベルからハイレベルに立ち上がる。遅延素子ＤＬＹ１Ａの後段にある各遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，…，ＤＬＹｎＡにおいて、同様に入力端子ＩＮに入力された信号に対して所定の遅延時間を与えて遅延信号が出力される。
ここで、各遅延素子は入力信号に対して同じく遅延時間ｔＤを与えるとすると、遅延素子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡの出力信号は、入力信号に対してそれぞれｔＤ，２ｔＤ，…，ｎｔＤの遅延時間が与えられる。ｎ段の遅延素子により入力信号ＳＩＮに対して最大ｎｔＤの遅延時間が与えられる。
【００３７】
時間ｔ１において、入力信号ＳＩＮがローレベルからハイレベルに切り換わり、その反転信号ＳＸＩＮはハイレベルからローレベルに切り換わる。これに応じて遅延素子ＤＬＹ１ＡにおいてノードＡはローレベルからハイレベルに変化し、出力端子ＯＵＴはハイレベルからローレベルに変化する。
【００３８】
他の遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，…，ＤＬＹｎＡにおいて、入力信号ＳＩＮがハイレベルに、その反転信号ＳＸＩＮがローレベルに切り換わった瞬間、すべてのトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２が導通状態になり、これらのトランジスタに一瞬貫通電流が流れる。しかし、上述したように各トランジスタの大きさが異なるように形成され、駆動能力が異なるため、初段の遅延素子ＤＬＹ１Ａの状態変化の逐次伝搬を待たずに各遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，…，ＤＬＹｎＡにおいてノードＡの電位が上昇し、出力端子の電位が降下する。この電位の変化はさらにｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ１の駆動能力を弱めることとなり、その結果、初段の遅延素子ＤＬＹ１Ａの信号変化を待たずにすべての遅延素子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡがほぼ同時に変化して、出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎはほぼ同時にローレベルに切り換えられる。
【００３９】
そして時間ｔ２において、入力信号ＳＩＮはハイレベルからローレベルに変化し、これに応じて各遅延素子により、それぞれ所定の遅延時間を経て出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎがローレベルからハイレベルに変化する。
【００４０】
図７は図５に示す遅延素子の状態変化時の波形を示している。この図は遅延素子の入力信号がローレベルからハイレベルへ変化するとき、ノードＡおよび出力端子ＯＵＴのレベル変化を示している。なお、ここでは遅延素子のプリチャージ信号入力端子ＰＲがローレベルに保持され、その反転信号の入力端子ＸＰＲがハイレベルに保持されている。また、図７の波形図は、ノードＡは電源電圧ＶＤＤによりプリチャージされ、ハイレベルに保持され、出力端子ＯＵＴはローレベルに保持されている、いわゆるプリチャージ状態を初期状態として遅延素子の遅延動作を示すものである。
図示のように、入力端子ＩＮがローレベルに保持されているとき、ノードＡがハイレベル、出力端子ＯＵＴがローレベルにそれぞれ保持されている。入力端子ＩＮに印加された信号のレベルが上昇し、図示のｎＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｈｎを越えた場合、ノードＡの電位はハイレベルからローレベルに変化する。ノードＡの電位がｐＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｈｐより低くなると、ｐＭＯＳトランジスタＰ１が導通状態となり、出力端子ＯＵＴの電位が上昇し、最後に電源電圧ＶＤＤレベルに達する。
【００４１】
このように動作する遅延素子の遅延時間ｔＤは、図７に示す通りである。図３７に示す従来のインバータが２段直列して構成した遅延素子の動作波形に較べると、本実施例の遅延素子の遅延時間が短い結果が分かる。
本実施例の遅延素子では前段の出力端子に後段の遅延素子の一つのトランジスタのゲートのみ接続され、各遅延素子の出力端子の負荷容量が小さい。従来の遅延素子では前段の出力端子に後段の遅延素子の二つのトランジスタのゲートが接続され、遅延素子の負荷容量が大きい。また、通常のインバータでは入力信号電圧がほぼ電源電圧ＶＤＤの半分のレベルに達するとき出力信号レベルが変化するが、本実施例の遅延素子では、トランジスタのしきい値電圧Ｖｔｈｐ，Ｖｔｈｎで出力端子のレベルが変化する。これらの理由で本実施例の遅延素子の遅延時間が従来のインバータにより構成された遅延素子の遅延時間より小さく、これに応じて遅延時間の細かい調整が可能である。
【００４２】
以上説明したように、本実施例によれば、複数の遅延素子を直列接続して遅延回路を構成し、各遅延素子をｐＭＯＳトランジスタＰ１とそれより駆動能力が大きいｎＭＯＳトランジスタＮ１、ｎＭＯＳトランジスタＮ２とそれより駆動能力が大きいｐＭＯＳトランジスタＰ２により構成し、ｎＭＯＳトランジスタＮ２のゲートに入力信号を印加し、ｐＭＯＳトランジスタＰ２のゲートはプリチャージ信号の反転信号の入力端子ＸＰＲに接続し、ｎＭＯＳトランジスタＮ１のゲートはプリチャージ信号の入力端子ＰＲに接続し、ｐＭＯＳトランジスタＰ１のゲートはＰ２とＮ２のドレインからなる中間ノードＡに接続し、入力信号の反転信号ＳＸＩＮをプリチャージ信号の反転信号として各遅延素子に入力し、入力信号ＳＩＮがハイレベルに保持されているとき、ノードＡがハイレベル、出力端子ＯＵＴがローレベルの状態にあり、入力信号ＳＩＮの立ち下がりエッジ、即ち反転信号ＳＸＩＮの立ち上がりエッジを各遅延素子により順次伝搬し、遅延回路の出力端子から遅延信号ＯＵＴｎが得られるので、簡単な回路構成で遅延回路を形成でき、且つ遅延ステップ幅の小さい遅延時間が得られる。
【００４３】
第３実施例
図８は本発明に係る遅延回路の第３の実施例を示す回路図である。
本実施例は遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより梯子型の可変遅延回路が構成されている。各遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹｎＢは、例えば増幅作用を持ち且つ入力と出力の論理信号値が反転しない遅延素子からなる。各セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎは遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力端子Ａ，Ｂに入力される２つの信号の内一つを選択して出力端子ＯＵＴに出力する。
【００４４】
図８に示すように、遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより、行きと帰りの二つの経路が構成されている。セレクタＳＥＬ１の入力端子Ａは信号ＳＩＮの入力端子ＴＩＮに接続され、入力端子Ｂは遅延素子ＤＬＹ１Ｂの出力端子に接続されている。遅延素子ＤＬＹ１Ｂの入力端子はセレクタＳＥＬ２の出力端子に接続されている。セレクタＳＥＬ２の入力端子Ａは入力端子ＴＩＮに接続され、入力端子ＢはセレクタＳＥＬ３の出力端子に接続されている。
【００４５】
遅延素子ＤＬＹ２Ｂの入力端子はセレクタＳＥＬ２の入力端子Ａとともに入力端子ＴＩＮに接続されている。セレクタＳＥＬ３の入力端子Ａは遅延素子ＤＬＹ２Ｂの出力端子に接続され、入力端子Ｂは遅延素子ＤＬＹ３Ｂの出力端子に接続されている。遅延素子ＤＬＹ３Ｂの入力端子はセレクタＳＥＬ４の出力端子に接続されている。セレクタＳＥＬ４の入力端子Ａは遅延素子ＤＬＹ２Ｂの出力端子に接続され、入力端子ＢはセレクタＳＥＬ５の出力端子に接続されている。
遅延回路の以降の部分も同様に遅延素子とセレクタが接続して構成されている。
【００４６】
ここで、各セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎは、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎがローレベルのとき入力端子Ａの信号を選択して出力端子ＯＵＴに出力し、ハイレベルのとき入力端子Ｂの信号を選択して出力端子ＯＵＴに出力するものとする。このような遅延回路において、ディジタル信号である遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力信号ＳＩＮの折り返し地点が決定され、入力信号ＳＩＮに対して出力信号ＳＯＵＴの遅延時間が制御される。
【００４７】
例えば、遅延制御信号Ｓ１〜Ｓ４がハイレベル、Ｓ５がローレベルの場合、入力信号ＳＩＮは遅延素子ＤＬＹ２Ｂで遅延され、セレクタＳＥＬ４の入力端子Ａに入力される。セレクタＳＥＬ４により、遅延素子ＤＬＹ２Ｂの出力信号が選択され遅延素子ＤＬＹ３Ｂに入力される。さらに、セレクタＳＥＬ３，ＳＥＬ２、遅延素子ＤＬＹ１Ｂ、セレクタＳＥＬ１の経路で出力信号ＳＯＵＴとして、出力端子ＴＯＵＴに出力される。なお、遅延制御信号Ｓ６以降の各信号Ｓ６〜Ｓｎは遅延回路の遅延時間に影響を与えることがないため、任意の値に設定することができる。
このように遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの各ビットを設定することにより、遅延回路の遅延時間は遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，ＤＬＹ３Ｂ，ＤＬＹ４Ｂのそれぞれの遅延時間の合計となる。
【００４８】
必要な遅延時間に応じて遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの各ビットを設定することにより、出力端子ＴＯＵＴから所定の遅延時間が与えられた遅延信号ＳＯＵＴが得られる。例えば、ｍ段の遅延素子の遅延時間が必要な場合、遅延制御信号の内、Ｓ１〜Ｓｍをハイレベルに設定し、Ｓｍ＋１をローレベルに設定すると、遅延回路の出力端子ＴＯＵＴからの出力信号ＳＯＵＴは、入力信号ＳＩＮに対してｍ段の遅延素子の合計遅延時間で遅れた遅延信号となる。
【００４９】
図３２に示す従来の可変遅延回路と較べると、本実施例の可変遅延回路は最小遅延時間が遅延段数に影響されることなく、且つ遅延制御信号と遅延時間の線型特性がよい。例えば、従来の可変遅延回路のようにｎ入力１出力のセレクタで遅延時間を制御する場合最大遅延段数ｎを大きくするとセレクタ部分の回路構成や遅延量が変わり、最小遅延時間が大きくなってしまう。最小遅延時間を変えない回路にするには、最大遅延段数ｎを大きくするに従って初段の遅延選択経路と後段の遅延選択経路で配線長やセレクタに必要なゲート段数が異なってしまい、遅延制御信号に対する遅延時間の線型特性が劣化する。
【００５０】
本実施例によれば、遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎを梯子型に接続し、各セレクタに入力する遅延制御信号Ｓ１，Ｓ２，…，Ｓｎによりセレクタを制御し、信号伝搬の経路を変化させることにより遅延回路の遅延時間を制御するので、同じ回路の繰り返しで遅延段数増減に容易に対応でき、また、最大遅延段数ｎが最小遅延時間に影響せず、遅延制御信号に対して遅延時間の線型特性が一様に保たれる。さらに、チップ上信号の入出力位置が固定され、回路の設計および変更が容易に行える。
【００５１】
第４実施例
図９は本発明に係る遅延回路の第４の実施例を示す回路図である。
本実施例では遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより梯子型の可変遅延回路が構成されている。各遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂは、例えば増幅作用を持ち且つ入力と出力の論理信号値が反転する遅延素子からなる。各セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎは遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力端子Ａ，Ｂに入力される２信号の内一つを選択して出力端子ＯＵＴに出力する。
【００５２】
図９に示すように、遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより、行きと帰りの二つの経路が構成されている。セレクタＳＥＬ１の入力端子Ａは遅延素子ＤＬＹ１ａの入力端子とともに信号ＳＩＮの入力端子ＴＩＮに接続され、入力端子Ｂは遅延素子ＤＬＹ１ｂの出力端子に接続されている。遅延素子ＤＬＹ１ｂの入力端子はセレクタＳＥＬ２の出力端子に接続されている。セレクタＳＥＬ２の入力端子Ａは遅延素子ＤＬＹ１ａの出力端子に接続され、入力端子Ｂは遅延素子ＤＬＹ２ｂの出力端子に接続されている。
遅延回路の以降の各段は、同様な構成を有し、各遅延素子とセレクタにより、梯子型の遅延回路が構成されている。
【００５３】
ここで、各セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎは、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎがローレベルのとき入力端子Ａの信号を選択して出力端子ＯＵＴに出力し、ハイレベルのとき入力端子Ｂの信号を選択して出力端子ＯＵＴに出力するものとする。このような遅延回路において、ディジタル信号である遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力信号ＳＩＮの折り返し地点が決定され、入力信号ＳＩＮに対して出力信号ＳＯＵＴの遅延時間が制御される。
【００５４】
例えば、遅延素子４段分の遅延時間が必要な場合、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの内、Ｓ１，Ｓ２をハイレベルに設定し、信号Ｓ３をローレベルに設定することにより、入力端子ＴＩＮに入力した信号ＳＩＮは遅延素子ＤＬＹ１ａ，ＤＬＹ２ａを介して、セレクタＳＥＬ３により折り返され、出力端子ＴＯＵＴに出力されるので、遅延回路の遅延時間は遅延素子ＤＬＹ１ａ，ＤＬＹ２ａ，ＤＬＹ２ｂ，ＤＬＹ１ｂのそれぞれの遅延時間の合計となる。
【００５５】
一般的に、遅延素子２ｍ段分の遅延時間が必要な場合には、遅延制御信号Ｓ１〜Ｓｍまではハイレベルに設定し、遅延制御信号Ｓｍ＋１をローレベルに設定することにより、遅延回路により所望の遅延時間が得られる。
【００５６】
以上説明したように、本実施例によれば、遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎを梯子型に接続し、各セレクタに入力する遅延制御信号Ｓ１，Ｓ２，…，Ｓｎによりセレクタを制御し、信号伝搬の経路を変化させることにより遅延回路の遅延時間を制御するので、同じ回路の繰り返しで遅延段数増減に容易に対応でき、また、最大遅延段数ｎが最小遅延時間に影響せず、遅延制御信号に対して遅延時間の線型特性が一様に保たれ、チップ上の非遅延信号の入出力位置も固定できる。
【００５７】
第５実施例
図１０は本発明に係る遅延回路の第５の実施例を示す回路図である。
本実施例の遅延回路はｎ段の遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにより構成されている。各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにはプリチャージ信号入力端子ＰＲ、その反転信号入力端子ＸＰＲ、信号入力端子ＩＮ１，ＩＮ２、遅延信号出力端子ＯＵＴ１，ＯＵＴ２がそれぞれ設けられている。
【００５８】
各遅延素子のプリチャージ信号入力端子ＰＲは遅延回路の入力端子ＴＩＮに接続され、その反転信号入力端子ＸＰＲはインバータＩＮＶ１の出力端子に接続されている。インバータＩＮＶ１の入力端子は遅延回路の入力端子ＴＩＮに接続されている。なお、バッファＢＵＦ１，ＢＵＦ２は入力信号ＳＩＮおよびその反転信号を増幅し、入力端子ＴＩＮおよびインバータＩＮＶ１の出力端子から遠く配置されている遅延素子に供給されているプリチャージ信号およびその反転信号のレベルを一定に保持する。
【００５９】
遅延素子ＤＬＹＷ１の出力端子ＯＵＴ１は遅延素子ＤＬＹＷ２の入力端子ＩＮ１に接続され、遅延素子ＤＬＹＷ１の入力端子ＩＮ２は遅延素子ＤＬＹＷ２の出力端子ＯＵＴ２に接続され、出力端子ＯＵＴ２は遅延回路の出力端子ＴＯＵＴに接続されている。
遅延素子ＤＬＹＷ２の出力端子ＯＵＴ１は遅延素子ＤＬＹＷ３の入力端子ＩＮ１に接続され、入力端子ＩＮ２は遅延素子ＤＬＹＷ３の出力端子ＯＵＴ２に接続されている。
遅延素子ＤＬＹＷ３以降の各遅延段の遅延素子も同様に接続されている。最終段を構成する遅延素子ＤＬＹＷｎにおいて、出力端子ＯＵＴ１は入力端子ＩＮ２に接続されている。
【００６０】
このように、遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにより遅延回路が構成されている。遅延回路は上下二つの信号伝搬経路を有し、上方の伝搬経路において信号は左から右へ、下方の伝搬経路において信号は右から左へ伝搬されていく。各遅延素子に遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎが入力され、これの遅延制御信号に応じて遅延回路における信号の折り返し地点が設定され、信号の伝搬経路が制御され、入力信号ＳＩＮに対する出力信号ＳＯＵＴの遅延時間が制御される。
【００６１】
図１１は遅延素子の一構成例を示している。図示のように、本例の遅延素子は図２に示す本発明の第１の実施例の遅延素子を上下２段並べて構成されている。上段の部分において、入力端子ＩＮ１に入力された信号に所定の遅延時間を与えて出力端子ＯＵＴ１に出力し、下段の部分において、入力端子ＩＮ２に入力された信号に所定の遅延時間を与えて出力端子ＯＵＴ２に出力する。また、上段の入力端子と下段の出力端子ＯＵＴ２との間にｎＭＯＳトランジスタＮ１が接続され、上段の中間ノードＡと下段の中間ノードＢとの間にｐＭＯＳトランジスタＰ１が接続されている。
【００６２】
ｎＭＯＳトランジスタＮ１のゲートはインバータＩＮＶＡの出力端子に接続され、インバータＩＮＶＡの入力端子は遅延制御信号ＳＡの入力端子に接続されている。ｐＭＯＳトランジスタＰ１のゲートは遅延制御信号ＳＢの入力端子に接続されている。
遅延制御信号ＳＡがハイレベルに保持されているとき、ｎＭＯＳトランジスタＮ１のゲートにローレベルの信号が印加され、ｎＭＯＳトランジスタＮ１が非導通状態にあり、入力端子ＩＮ１に入力された信号は中間ノードＡを介して所定の遅延時間で遅れて出力端子ＯＵＴ１に伝搬される。
一方、遅延制御信号ＳＡがローレベルに保持されているとき、ｎＭＯＳトランジスタＮ１のゲートにハイレベルの信号が印加され、ｎＭＯＳトランジスタＮ１が導通状態に保持されるので、入力端子ＩＮ１に入力された信号は遅延素子を介さずにそのまま出力端子ＯＵＴ２に出力される。
【００６３】
遅延制御信号ＳＢがハイレベルに保持されているとき、ｐＭＯＳトランジスタＰ１が非導通状態にあり、上段の回路においてノードＡの信号は出力端子ＯＵＴ１に出力され、下段の回路において入力端子ＩＮ２に入力された信号が中間ノードＢを介して出力端子ＯＵＴ２に出力される。
一方、遅延制御信号ＳＢがローレベルに保持されているとき、ｐＭＯＳトランジスタＰ１が導通状態に保持され、上段の中間ノードＡと下段の中間ノードＢが導通され、上段の中間ノードＡの信号は下段の中間ノードＢに伝搬され、下段の出力端子ＯＵＴ２に出力される。
【００６４】
このように、遅延素子に入力される遅延制御信号ＳＡ，ＳＢのレベルを設定することにより遅延素子における信号の伝搬あるいは折り返し動作が制御され、一つの遅延素子は信号遅延と選択の両方の機能を共有する。以下、図１０、１１を参照しつつ、本実施例の遅延回路の動作を説明する。
遅延回路が動作する前に、上段および下段の回路がそれぞれ入力されるプリチャージ信号およびその反転信号に応じてプリチャージされる。入力端子に入力される信号の立ち下がりエッジがそれぞれ所定の遅延時間を経て出力端子に伝搬されていく。
例えば、図１１に示す遅延素子において、遅延制御信号ＳＡ，ＳＢがともにハイレベルに保持されているとき、上段の回路において入力端子ＩＮ１に入力された信号が遅延時間を経て出力端子ＯＵＴ１に出力される。ディスチャージ時の信号のレベルの変化は上段の入力端子ＩＮ１から出力端子ＯＵＴ１へ伝わり、信号の変化が図１０に示すように後段の回路を介して戻ってきて、下段の入力端子ＩＮ２に入力され、下段の回路において入力端子ＩＮ２に入力された信号が所定の遅延時間を経て出力端子ＯＵＴ１に出力される。
【００６５】
遅延制御信号ＳＡがハイレベル、ＳＢがローレベルに保持されているとき、上段の中間ノードＡと下段の中間ノードＢが接続される。この場合、上段の入力端子ＩＮ１に入力される信号の立ち下がりエッジに応じて上段回路の中間ノードＡがローレベルからハイレベルに切り換わり、下段の回路の中間ノードＢもこれに応じて同様にレベルが変化する。中間ノードＢのレベル変化に応じて下段の出力端子ＯＵＴ２がプリチャージ状態のハイレベルからディスチャージ状態のローレベルに変化する。この場合、下段の回路を構成するｐＭＯＳトランジスタＰ４と上段の回路を構成するｐＭＯＳトランジスタＰ５、下段の回路を構成するｎＭＯＳトランジスタＮ３と上段の回路を構成するｎＭＯＳトランジスタＮ５とがそれぞれ同じ大きさに形成された場合、出力端子ＯＵＴ２に出力された遅延信号の遅延時間は図２に示す遅延素子一つ分の遅延時間と同じになる。図２に示す遅延素子の遅延時間をｔＤとすると、この場合、入力端子ＩＮ１に入力された信号に対して出力端子ＯＵＴ２から出力される遅延信号の遅延時間はｔＤである。
その後上段の中間ノードＡのレベル変化が出力端子ＯＵＴ１を介して外部に出力され、図１０に示すように後段の回路を経て下段の入力端子ＩＮ２に入力される。しかしそのときすでに下段の中間ノードＢがハイレベルになっており、ノードＢのレベルは変化しない。
【００６６】
遅延制御信号ＳＡがローレベルに保持されているとき、上段の入力端子ＩＮ１と下段の出力端子ＯＵＴ２が接続され、入力端子ＩＮ１に入力された信号が遅延せず出力端子ＯＵＴ２に出力される。
【００６７】
即ち、遅延制御信号ＳＡ，ＳＢがともにハイレベルに保持されているとき、上段と下段の回路はそれぞれ遅延素子として動作し、入力信号に対して図２に示す遅延素子一つ分の遅延時間を与える。
遅延制御信号ＳＡがハイレベル、ＳＢがローレベルに保持されているとき、上段の入力端子ＩＮ１に入力された信号に対して遅延素子一つ分の遅延時間を与えて、遅延信号が下段の出力端子ＯＵＴ２に出力される。
遅延制御信号ＳＡがローレベルに保持されているとき、上段の入力端子ＩＮ１に入力された信号が遅れることなく、下段の出力端子ＯＵＴ２に出力される。
【００６８】
このような遅延素子が図１０に示すように接続して構成された遅延回路において、各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎに入力された遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎを制御することにより、遅延回路の遅延時間を制御することができる。且つ、各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにおいて、信号の伝搬経路を制御する信号選択部分は一つのトランジスタにより構成され、回路の構成が簡単化される。
【００６９】
以上説明したように、本実施例によれば、上下２段並べて構成された遅延素子をｎ段で遅延回路を構成し、各遅延素子に入力される遅延制御信号に応じて遅延回路における信号の伝搬経路を変化させ、遅延回路の遅延時間を制御し、各遅延素子における信号選択回路は一つのトランジスタにより構成できるので、簡単の回路構成で遅延素子および選択回路の両方の機能を実現でき、回路規模の縮小化を実現でき、論理回路により構成された選択回路に較べて、選択回路における信号の遅延量が小さく抑制でき、遅延制御信号と遅延時間の線型特性が優れた遅延回路を実現できる。
【００７０】
第６実施例
図１２は本発明に係る遅延回路の第６の実施例を示す回路図である。
本実施例は上述した第３、第４および第５の実施例の可変遅延回路に遅延制御信号Ｓ１，Ｓ２，…，Ｓｎを供給する回路である。
上述したように、可変遅延回路に供給される遅延制御信号の各ビットの値により、遅延回路における信号の伝搬経路が変化して遅延時間が制御される。具体的に、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの順で最初にローレベルのビットにより信号の折り返し地点が決定され、それに応じた遅延時間が設定される。
【００７１】
また、実際の応用では遅延時間の増減を指示するアップダウン信号ＳＵＤに応じて遅延制御信号Ｓ１，Ｓ２，…，Ｓｎを生成することがしばしばある。図１２はこのような遅延制御信号生成回路の一例を示している。
図示のように、本例の生成回路はアップダウン信号ＳＵＤ、クロック信号ＣＬＫを受けて、アップダウン信号ＳＵＤの指示に応じて可変遅延回路の遅延時間を制御する遅延制御信号Ｓ１，Ｓ２，…，Ｓｎを生成する。
【００７２】
遅延制御信号生成回路はラッチ回路Ｃ１，Ｃ２，…，Ｃｎにより構成されている。各ラッチ回路はアップダウン信号ＳＵＤ、クロック信号ＣＬＫを受けて、さらにＰＸＱ端子から前段のラッチ回路の出力信号Ｑの反転信号ＸＱ、ＮＸＱ端子から後段のラッチ回路の反転信号ＸＱを受けて、これらの信号について論理演算を行った結果で次の出力を決定し、クロック信号ＣＬＫの１周期毎に遅延制御信号の遅延段数を一段のみ増減する。また、初段のラッチ回路Ｃ１のＰＸＱ端子がローレベル、例えば接地電位ＧＮＤに保持され、最後段のラッチ回路Ｃｎの端子ＮＸＱがハイレベル、例えば電源電圧ＶＤＤレベルに保持されている。
【００７３】
図１３はラッチ回路の一構成例を示している。図示のように、ラッチ回路はＡＮＤゲートＧ１、ＮＯＲゲートＧ２、ＤフリップフロップＤ１により構成されている。
ＡＮＤゲートＧ１の一方の入力端子はアップダウン信号ＳＵＤの入力端子ＵＰに接続され、他方の入力端子は後段のラッチ回路の反転出力信号の入力端子ＮＸＱに接続され、ＮＯＲゲートＧ２の一方の入力端子は前段のラッチ回路の反転出力信号の入力端子ＰＸＱに接続され、他方の入力端子はＡＮＤゲートＧ１の出力端子に接続されている。Ｄフリップフロップの信号入力端子ＤはＮＯＲゲートＧ２の出力端子に接続され、クロック信号入力端子はクロック信号ＣＬＫの入力端子ＣＫに接続されている。Ｄフリップフロップの出力端子Ｑから遅延制御信号の一ビットが出力され、出力端子ＸＱからその反転信号が出力される。
【００７４】
ここで、遅延回路の遅延時間を増加させる場合に外部制御回路によりアップダウン信号ＳＵＤがローレベルに設定され、遅延時間を低減させる場合にアップダウン信号ＳＵＤがハイレベルに設定されるものと仮定する。図１２に示す遅延制御信号生成回路において、一つのラッチ回路のみはローレベルの信号を出力し、他のラッチ回路はハイレベルの信号を出力する。
【００７５】
例えば、初期状態として、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの内Ｓ１〜Ｓｘはハイレベル、Ｓｘ＋１〜Ｓｎはローレベルとする。遅延時間を増加させるため外部制御回路によりアップダウン信号ＳＵＤがローレベルに保持される場合に、クロック信号ＣＬＫの変化タイミング、例えば立ち上がりエッジにおいて、ラッチ回路Ｃｘ＋１の出力信号Ｑはローレベルからハイレベルに切り換えられる。これに応じて可変遅延回路における信号伝搬経路が変化し、遅延段数が増えるので、遅延時間は遅延素子一段分増加する。
一方、同じ初期状態において、遅延時間を低減させるため外部制御回路によりアップダウン信号ＳＵＤがハイレベルに保持されている場合に、クロック信号ＣＬＫの立ち上がりエッジにおいて、ラッチ回路Ｃｘ−１の出力信号Ｑはハイレベルからローレベルに切り換えられる。これに応じて可変遅延回路における遅延段数が減少するので、遅延時間は遅延素子一段分低減する。
【００７６】
図１３に示すラッチ回路において、外部制御回路によりアップダウン信号ＳＵＤがローレベルに保持されている場合に、前段のラッチ回路の出力信号に応じてＤフリップフロップＤ１への入力信号レベルが決まる。例えば、前段のラッチ回路からハイレベルの遅延制御信号が出力されている場合、ＰＸＱ端子からローレベルの信号が入力され、ＮＯＲゲートＧ２の出力端子はハイレベルに保持され、クロック信号ＣＬＫの立ち上がりエッジにおいてＤフリップフロップＤ１の出力端子Ｑがハイレベルに切り換えられる。これにより、可変遅延回路における信号伝搬経路の遅延素子の段数が増え、遅延時間が増加する。
【００７７】
一方、外部制御回路によりアップダウン信号ＳＵＤがハイレベルに保持されている場合に、後段のラッチ回路の出力信号に応じてＤフリップフロップＤ１の出力信号レベルが決まる。例えば、後段のラッチ回路からローレベルの遅延制御信号が出力されている場合、端子ＮＸＱからハイレベルの信号が入力され、ＡＮＤゲートＧ１からハイレベルの信号が出力されるので、ＮＯＲゲートＧ２の出力端子がローレベルに保持され、クロック信号ＣＬＫの立ち上がりエッジでＤフリップフロップＤ１の出力端子Ｑがローレベルに切り換えられる。これにより、可変遅延回路における信号伝搬経路の遅延素子段数が減り、遅延時間が低減する。
【００７８】
なお、上述した遅延制御信号を生成するためのラッチ回路は多数存在し、図１３にその一例のみ示している。ここで、例えば、“・”を論理積、“＋”を論理和、ＩＮＶ（ｘ）を信号ｘの論理反転を表すとすると、次式に示す信号ｙを生成し、ＤフリップフロップＤ１に供給する論理回路を有するものであればよい。
【００７９】
［数１］
ｙ＝INV(ＳＵＤ・INV(次段のＱ) ＋INV(前段のＱ)) …（１）
【００８０】
図１４はアップダウン信号ＳＵＤ、クロック信号ＣＬＫに応じて図１２に示す遅延制御信号生成回路から出力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの波形を示している。図示のように、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの内、Ｓ１，Ｓ２，Ｓ３がハイレベル、Ｓ４〜Ｓｎがローレベルの初期状態から始まる。時間ｔ１においてクロック信号ＣＬＫが立ち上がり、このときアップダウン信号ＳＵＤがハイレベルに保持されているので、遅延制御信号Ｓ３がハイレベルからローレベルに切り換えられる。さらに時間ｔ２において遅延制御信号Ｓ２がハイレベルからローレベルに切り換えられる。これに応じて図１２に示す可変遅延回路の信号伝搬経路の遅延素子数が一つずつ減り、遅延時間が遅延素子２段分低減する。
【００８１】
時間ｔ３において、アップダウン信号ＳＵＤがハイレベルからローレベルに切り換わり、これに応じて時間ｔ４においてクロック信号ＣＬＫが立ち上がり、遅延制御信号Ｓ２がローレベルからハイレベルに切り換わる。さらに、時間ｔ５でクロック信号ＣＬＫの立ち上がりエッジに応じて遅延制御信号Ｓ３がローレベルからハイレベルに切り換わる。これにより、可変遅延回路の信号伝搬経路の遅延素子数が一つずつ増え、遅延時間が遅延素子２段分増加する。
【００８２】
以上説明したように、本実施例によれば、ＡＮＤゲートＧ１、ＮＯＲゲートＧ２からなる論理回路とＤフリップフロップＤ１により構成したラッチ回路Ｃ１，Ｃ２，…，Ｃｎを用いて遅延制御信号生成回路を構成し、各ラッチ回路の論理回路は前後段のラッチ回路の出力信号および遅延時間の増減を制御するアップダウン信号ＳＵＤ、動作タイミングを制御するクロック信号ＣＬＫに応じて動作し、アップダウン信号ＳＵＤのレベルに応じて各ラッチ回路の出力信号を制御し、これを受けた可変遅延回路における信号の伝搬経路を変化させることにより、遅延時間を制御するので、アップダウン信号ＳＵＤを設定することで可変遅延回路により所望の遅延時間が得られる。
【００８３】
第７実施例
図１５は本発明に係る遅延回路の第７の実施例を示す回路図である。
本実施例は上述した本発明の第６の実施例と同様に可変遅延回路に遅延制御信号Ｓ１，Ｓ２，…，Ｓｍを供給する遅延制御信号生成回路であるが、第６の実施例と異なって本実施例では、ＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２とＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４により構成されたラッチ回路ＣＳ１，ＣＳ２，…，ＣＳｍを用いて、遅延制御信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍを生成する。
【００８４】
図１６はラッチ回路の一構成例を示している。図示のように、本例のラッチ回路はＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２とＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４により構成され、外部から遅延時間の増減を指示する制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢおよび前段と後段のラッチ回路の出力信号を受けて、出力信号ＱＡ，ＱＢを設定する。
なお、制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢは外部の制御回路により供給され、例えば、可変遅延回路において遅延素子の段数が偶数でそこから１段遅延素子を増加させる場合はＰＲＡにパルスを与え、遅延段数が偶数段でそこから１段遅延素子を減少させる場合はＣＬＢにパルスを与え、遅延素子段数が奇数段でそこから１段遅延素子を低減させる場合はＰＲＢにパルスを与え、遅延素子段数が奇数段でそこから１段遅延素子を減少させる場合はＣＬＡにパルスを与える。本実施例の遅延制御信号生成回路はこのような制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢに応じて遅延制御信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍを生成し、可変遅延回路における遅延素子段数を増減させる。
【００８５】
ＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４はそれぞれに入力Ａ１，Ａ２を有するＮＡＮＤゲートであって、ＮＡＮＤゲートＧ１の入力端子Ａ１はラッチ回路の入力端子ＰＱに接続され、なお入力端子ＰＱは前段のラッチ回路の出力端子ＱＢに接続されている。ＮＡＮＤゲートＧ１の入力端子Ａ２は制御信号ＰＲＡの入力端子に接続されている。ＮＡＮＤゲートＧ２の入力端子Ａ１は制御信号ＣＬＡの入力端子に接続され、入力端子Ａ２はＳＲラッチＳＲＬＡＴ２の出力端子ＸＱに接続されている。ＮＡＮＤゲートＧ１，Ｇ２の出力端子はそれぞれＳＲラッチＳＲＬＡＴ１の入力端子ＸＲ，ＸＳに接続されている。
【００８６】
ＮＡＮＤゲートＧ３の入力端子Ａ１はＳＲラッチＳＲＬＡＴ１の出力端子Ｑに接続され、入力端子Ａ２は制御信号ＰＲＢの入力端子に接続されている。ＮＡＮＤゲートＧ４の入力端子Ａ１は制御信号ＣＬＢの入力端子に接続され、入力端子はラッチ回路の入力端子ＮＸＱに接続されている。ＮＡＮＤゲートＧ３，Ｇ４の出力端子はそれぞれＳＲラッチＳＲＬＡＴ２の入力端子ＸＲ，ＸＳに接続されている。
【００８７】
ＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２は同じ構成を有しており、図１７はその構成を示している。図示のようにＳＲラッチは二つのＮＡＮＤゲートＳ１，Ｓ２により構成され、ＮＡＮＤゲートＳ１の一方の入力端子はＸＲ端子に接続され、他方の入力端子はＮＡＮＤゲートＳ２の出力端子に接続され、ＮＡＮＤゲートＳ２の一方の入力端子はＸＳ端子に接続され、他方の入力端子はＮＡＮＤゲートＳ１の出力端子に接続されている。
【００８８】
このようなＳＲラッチにおいて、入力端子ＸＲ，ＸＳに入力される信号のレベル変化、ここでは立ち下がりエッジにおいて出力端子ＸＱ，Ｑの信号が設定される。ここで、ハイレベルの信号を“１”、ローレベルの信号を“０”として、入力信号ＸＲ，ＸＳが“１０”および“０１”の場合、出力信号ＸＱ，Ｑはそれぞれ“０１”および“１０”に設定され、入力信号が“１１”の場合、出力信号は前の状態を保持する。また入力信号が“００”の場合、出力信号は不定となり、これは禁止状態である。
【００８９】
図１７に示すＳＲラッチ回路は二つのＮＡＮＤゲートＳ１，Ｓ２により構成されるので、図１６に示すラッチ回路全体は、８つのＮＡＮＤゲートにより構成される。一つのＮＡＮＤゲートを４つのＭＯＳトランジスタにより構成できるので、図１６に示す一つのラッチ回路は、合計３２のトランジスタにより構成される。
【００９０】
図１８は制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢおよびそれに応じて設定される遅延時間制御信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍの一部分の波形を示す波形図である。以下、図１５および図１８を参照しつつ、本実施例の遅延制御信号生成回路の動作について説明する。
【００９１】
図１８に示すように、初期状態としてＳ１（図示しない）、Ｓ２，Ｓ３，Ｓ４，Ｓ５はハイレベルに保持され、Ｓ６および図示しないＳ７以降の信号はローレベルに保持されている。時間ｔ０において、制御信号ＣＬＡにパルスが与えられ、これに応じて遅延制御信号Ｓ５がハイレベルからローレベルに切り換えられるので、これにより制御される可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が低減する。
【００９２】
次いで、時間ｔ１において、制御信号ＣＬＢにパルスが与えられ、これに応じて遅延制御信号Ｓ４がハイレベルからローレベルに切り換えられるので、可変遅延回路の遅延時間がさらに遅延素子一段分低減する。同様に時間ｔ２において制御信号ＣＬＡにパルスが与えられ、これに応じて遅延制御信号Ｓ３がハイレベルからローレベルに切り換えられるので、これにより制御される可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が低減する。
【００９３】
時間ｔ３において、制御信号ＰＲＡにパルスが与えられ、これに応じて遅延制御信号Ｓ３がローレベルからハイレベルに切り換えられるので、可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が増加する。次いで時間ｔ４において制御信号ＰＲＢにパルスが与えられ、これに応じて遅延制御信号Ｓ４がローレベルからハイレベルに切り換えられるので、可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が増加する。さらに時間ｔ５において、制御信号ＰＲＡにパルスが与えられ、これに応じて遅延制御信号Ｓ５がローレベルからハイレベルに切り換えられるので、可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が増加する。
【００９４】
以上説明したように、本実施例によれば、ＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２およびＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４からなるラッチ回路ＣＳ１，ＣＳ２，…，ＣＳｍを用いて遅延制御信号生成回路を構成し、各ラッチ回路は前後段のラッチ回路の出力信号および遅延時間の増減を制御する制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢを受けて、遅延制御信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍを生成し、これを受けて可変遅延回路における信号の伝搬経路を変化させることにより、遅延時間を制御するので、制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢを設定することで可変遅延回路により所望の遅延時間が得られる。
たとえば、カウンタの出力から論理ゲートからなるデコーダで可変遅延回路に必要な遅延制御信号Ｓ１〜Ｓｎを作る方法では、カウント値が切り替えの際に不要なグリッチが発生することがある。本第６及び第７実施例の遅延信号生成回路によれば、そのような方法に比べグリッチ発生の心配がない。また、遅延信号生成回路が単純かつ同じ回路の繰り返しで実現でき、カウンタや大規模なデコーダ回路を用いることなく、遅延回路の遅延時間を制御することができる。
【００９５】
第８実施例
図１９は本発明に係る遅延回路の第８の実施例を示す回路図である。
本実施例は図１５に示す遅延制御信号生成回路を構成するラッチ回路ＣＳ１，ＣＳ２，…，ＣＳｍのもう一つの構成例を示すものである。
図１９に示すように、本実施例のラッチ回路はｐＭＯＳトランジスタＰ１〜Ｐ８、ｎＭＯＳトランジスタＮ１〜Ｎ１２により構成され、一段のラッチ回路として合計２０個のＭＯＳトランジスタにより構成でき、図１６に示すラッチ回路に較べると、ラッチ回路を構成するためのＭＯＳトランジスタ数が大幅に低減される。
【００９６】
ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ３のゲートはともにノードＮＤ２に接続され、ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ２のゲートはともに制御信号ＰＲＡの入力端子に接続されている。ｎＭＯＳトランジスタＮ２のゲートは端子ＰＱに接続され、前段のラッチ回路の出力端子ＱＢに接続されている。
ｐＭＯＳトランジスタＰ３とｎＭＯＳトランジスタＮ４のゲートはともにノードＮＤ１に接続され、ｎＭＯＳトランジスタＮ５とｐＭＯＳトランジスタＰ４のゲートはともに制御信号ＣＬＡの入力端子に接続されている。ｎＭＯＳトランジスタＮ６のゲートはノードＮＤ４に接続されている。
【００９７】
ｐＭＯＳトランジスタＰ１，Ｐ３のソースはともに電源電圧ＶＤＤの供給線に接続され、ｐＭＯＳトランジスタＰ１のドレインはｐＭＯＳトランジスタＰ２のソースと接続され、ｐＭＯＳトランジスタＰ２のドレインはノードＮＤ１に接続されている。ｎＭＯＳトランジスタＮ１，Ｎ３のドレインはノードＮＤ１に共通に接続され、ｎＭＯＳトランジスタＮ１のソースはｎＭＯＳトランジスタＮ２のドレインと接続され、ｎＭＯＳトランジスタＮ２，Ｎ３のソースは接地されている。
ｐＭＯＳトランジスタＰ３のドレインはｐＭＯＳトランジスタＰ４のソースに接続され、ｐＭＯＳトランジスタＰ４のドレインはノードＮＤ２に接続されている。ｎＭＯＳトランジスタＮ４，Ｎ５のドレインはノードＮＤ２に共通に接続され、ｎＭＯＳトランジスタＮ５のソースはｎＭＯＳトランジスタＮ６のドレインに接続され、ｎＭＯＳトランジスタＮ４，Ｎ６のソースは接地されている。
【００９８】
また、ｐＭＯＳトランジスタＰ５〜Ｐ８、ｎＭＯＳトランジスタＮ７〜Ｎ１２は上述した部分とほぼ同様に接続されている。
ラッチ回路の出力端子ＱＡはノードＮＤ２に接続され、出力端子ＸＱＡはノードＮＤ１に接続されている。さらに出力端子ＱＢはノードＮＤ４に接続され、出力端子ＸＱＢはノードＮＤ３に接続されている。また、ラッチ回路の出力端子ＱＡから遅延制御信号の奇数番の信号Ｓ１，Ｓ３，…，Ｓ２ｍ−１が出力され、出力端子ＱＢから遅延制御信号の偶数番の信号Ｓ２，Ｓ４，…，Ｓ２ｍが出力される。
【００９９】
このように構成されたラッチ回路において、出力端子ＱＡからハイレベルの信号が出力され、出力端子ＱＢからローレベルの信号が出力される初期状態より、その動作について説明する。この場合、出力端子ＸＱＡはローレベル、出力端子ＸＱＢはハイレベルにそれぞれ保持されている。即ち、ノードＮＤ１はローレベル、ノードＮＤ２はハイレベル、ノードＮＤ３はハイレベル、ノードＮＤ４はローレベルにそれぞれ保持されている。
例えば、図１８の波形図に示すように、制御信号ＣＬＡに正のパルスが与えられた場合、ｎＭＯＳトランジスタＮ５が導通状態となる。なお、このとき、ラッチ回路の出力端子ＸＱＢからハイレベルの信号が出力されているので、ｎＭＯＳトランジスタＮ６も導通状態となる。これに応じてノードＮＤ２はハイレベルからローレベルに切り換えられ、これに応じてｐＭＯＳトランジスタＰ１，Ｐ２がともに導通状態になり、ノードＮＤ１はローレベルからハイレベルに切り換えられる。
即ち、ラッチ回路の出力端子ＱＡはハイレベルからローレベルに切り換えられる。ラッチ回路の出力信号により制御されている可変遅延回路において、遅延時間が遅延素子一段分低減する。
【０１００】
次いで、上述した説明と同じ初期状態、即ち、出力端子ＱＡからハイレベルの信号が出力され、出力端子ＱＢからローレベルの信号が出力されているとき、制御信号ＰＲＢに正のパルス信号が与えられた場合の動作について説明する。このとき、ｎＭＯＳトランジスタＮ７が非導通状態から導通状態に切り換えられ、また、ｎＭＯＳトランジスタＮ８も導通状態にあるので、ノードＮＤ３がハイレベルからローレベルに切り換えられる。これに応じてｐＭＯＳトランジスタＰ７が非導通状態から導通状態に切り換えられ、また、ｐＭＯＳトランジスタＰ８も導通状態にあるので、ノードＮＤ４がローレベルからハイレベルに切り換えられる。
即ち、ラッチ回路の出力端子ＱＢはローレベルからハイレベルに切り換えられる。ラッチ回路の出力信号により制御されている可変遅延回路において、遅延時間が遅延素子一段分増加する。
【０１０１】
以上説明したように、本実施例によれば、遅延制御信号生成回路を構成する各ラッチ回路をそれぞれ２０個のＭＯＳトランジスタにより構成され、前述した本発明の第７の実施例に較べると、ラッチ回路を構成するためのＭＯＳトランジスタの数を低減でき、遅延制御信号生成回路全体の構成を簡単化できる。
【０１０２】
第９実施例
図２０は本発明に係る遅延回路の第９の実施例を示す回路図である。
本実施例は上述した第８の実施例と同様に、遅延制御信号生成回路を構成するラッチ回路のもう一つの回路例を示している。ただし、本実施例ではラッチ回路を構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動能力を調整することにより、図１９に示す第８の実施例に較べてさらにＭＯＳトランジスタの数を低減できるラッチ回路を実現する。
【０１０３】
図２０に示すように、ｐＭＯＳトランジスタＰ１、Ｐ３、Ｐ５、Ｐ７の駆動能力をＮ１、Ｎ２、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ１１、Ｎ１２より充分小さく設定し、ｐＭＯＳトランジスタＰ２、Ｐ４、Ｐ６、Ｐ８の各トランジスタのソースとドレインが接続されていた配線をショートすれば、図１９のラッチ回路にあるｐＭＯＳトランジスタＰ２、Ｐ４、Ｐ６、Ｐ８を削除することが可能であり、ラッチ回路を構成するトランジスタ数がさらに低減する。
【０１０４】
第１０実施例
図２１は本発明に係る発振回路の第１の実施例を示す回路図である。
図示のように、本実施例の発振回路は、図１に示す遅延回路の第１の実施例を用いて実現したものである。ここでは、回路の同じ構成部分は同じ符号を用いて表記し、かつ以下の説明においては、遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎからなる遅延回路部分について省略する。
【０１０５】
遅延回路の最後段の遅延素子ＤＬＹｎの出力信号ＣＫｎはＮＡＮＤゲートＮＧＴ１を介して、遅延回路の入力端子に帰還され、環状発振回路（リングオシレータ）が構成されている。ＮＡＮＤゲートＮＧＴ１の一方の入力端子は遅延素子ＤＬＹｎの出力端子ＯＵＴに接続され、他方の入力端子は発振回路の動作／停止状態を制御する制御信号ＳＯＮの入力端子に接続されている。
制御信号ＳＯＮがローレベルに保持されているとき、ＮＡＮＤゲートＮＧＴ１の出力端子がハイレベルに保持され、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎの出力信号ＣＫ１，ＣＫ２，…，ＣＫｎはすべてハイレベルに保持され、発振回路は停止状態に設定される。
一方、制御信号ＳＯＮがハイレベルに保持されているとき、ＮＡＮＤゲートＮＧＴ１の出力端子に遅延素子ＤＬＹｎの出力信号ＣＫｎの反転信号が出力され、これが遅延回路の入力信号として遅延素子ＤＬＹ１の入力端子ＩＮに入力され、発振回路は動作状態に設定され、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎからクロック信号ＣＫ１，ＣＫ２，…，ＣＫｎがそれぞれ出力される。
【０１０６】
図２２は図２１に示す発振回路が動作時の出力信号を示している。図示のように、発振回路動作時に、遅延回路を構成する各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎからそれぞれデューティの異なるクロック信号ＣＫ１，ＣＫ２，…，ＣＫｎが得られる。
【０１０７】
以上説明したように、本実施例によれば、複数の遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにより遅延回路を構成し、末段の遅延素子ＤＬＹｎからの出力信号をＮＡＮＤゲートＮＧＴ１を介して、その反転信号を初段の遅延素子ＤＬＹ１の入力端子に入力させ、リングオシレータを構成するので、デューティ比の異なる複数のクロック信号ＣＫ１，ＣＫ２，…，ＣＫｎを同時に得ることができる。
【０１０８】
第１１実施例
図２３は本発明に係る発振回路の第２の実施例を示す回路図である。
本実施例の発振回路は、図８に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎからなる可変遅延回路により構成されている。セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに入力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて遅延回路の遅延時間が制御され、発振回路の発振周波数が制御される。
【０１０９】
遅延回路を構成するセレクタＳＥＬ１の出力信号ＳＯＵＴがＮＡＮＤゲートＮＧＴ１の一方の入力端子に入力され、ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮは遅延回路の入力信号として遅延回路に入力される。ＮＡＮＤゲートＮＧＴ１の他方の入力端子は発振回路の動作／停止状態を制御する制御信号ＳＯＮの入力端子に接続されている。
制御信号ＳＯＮがローレベルに保持されているとき、ＮＡＮＤゲートＮＧＴ１の出力端子がハイレベルに保持され、発振動作が停止状態に設定され、制御信号ＳＯＮがハイレベルに保持されているとき、ＮＡＮＤゲートＮＧＴ１の出力端子から遅延回路の出力信号ＳＯＵＴの反転信号ＳＩＮが出力され、反転信号ＳＩＮがさらに遅延回路に入力されるので、環状発振回路において発振動作が行われる。
【０１１０】
セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに入力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎにより、遅延回路の遅延時間が制御され、これに応じて発振回路の発振周波数が制御される。即ち、可変遅延回路により周波数可変な発振回路が構成できる。例えば、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎにより遅延時間が小さく設定されるとき、発振周波数が大きくなり、逆に遅延時間を大きく設定されるとき、発振周波数が小さくなる。
【０１１１】
以上説明したように、本実施例によれば、遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより構成される可変遅延回路とＮＡＮＤゲートＮＧＴ１により環状発振回路を構成し、セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに入力される遅延時間制御信号Ｓ１，Ｓ２，…，Ｓｎにより遅延回路の遅延時間を制御することにより発振周波数を制御するので、ディジタル信号により発振周波数が設定できる発振回路を実現でき、同じ回路の繰り返しで遅延段数増減に容易に対応でき、かつ遅延素子の段数を増やしての回路レイアウト上の信号の出力端子の位置が変化しない。また、最大遅延段数ｎが最小遅延時間に影響せず、遅延制御信号に対して遅延時間の線型特性が一様に保たれるため、遅延制御信号に対する発振周波数の線型特性がよく、最大発振周波数が大きく設定できる。
【０１１２】
第１２実施例
図２４は本発明に係る発振回路の第３の実施例を示す回路図である。
本実施例の発振回路は、図９に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎからなる可変遅延回路により構成されている。セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに入力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて遅延回路の遅延時間が制御され、発振回路の発振周波数が制御される。
【０１１３】
なお、遅延回路の構成要素の相違点を除けば、本実施例は図２３に示す発振回路の第２の実施例とほぼ同様な構成を有しており、よって上述した第２の実施例の発振回路とほぼ同様な効果を有する。
【０１１４】
第１３実施例
図２５は本発明に係る発振回路の第４の実施例を示す回路図である。
本実施例の発振回路は、図１０に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎからなる可変遅延回路により構成されている。遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎの構成は図１１に示しており、これらの遅延素子により構成された可変遅延回路の構成および動作については、遅延回路の第５の実施例では既に詳細に説明しており、ここでは遅延回路の部分について説明を省略する。
【０１１５】
遅延回路の出力信号ＳＯＵＴはＮＡＮＤゲートＮＧＴ１の一方の入力端子に入力され、ＮＡＮＤゲートＮＧＴ１の他方の入力端子に発振回路の動作／停止状態を制御する制御信号ＳＯＮの入力端子に接続されている。ＮＡＮＤゲートＮＧＴ１の出力信号ＳＯＵＴは遅延回路の入力信号として遅延回路に入力される。
【０１１６】
各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎは遅延と選択の両方の機能を備えており、それぞれの遅延素子に入力される遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎに応じて遅延回路の遅延時間が制御されるので、これに応じて発振回路の発振周波数が制御される。
【０１１７】
以上説明したように、本実施例によれば、ＮＡＮＤゲートＮＧＴ１と遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎからなる可変遅延回路により、環状発振回路を構成し、遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎに応じて遅延回路の遅延時間を制御することにより発振回路の発振周波数を制御するので、ディジタル信号に応じて発振周波数を制御でき、かつ、遅延素子が簡単な構成により遅延と選択両方の機能を有し、最小周波数ステップ幅がセレクタの遅延時間により大きくなる度合いが少なくなる。また、回路を構成するためのトランジスタ数や面積の縮小化が図れる利点がある。
【０１１８】
第１４実施例
図２６は本発明に係る発振回路の第５の実施例を示す回路図である。
本実施例の発振回路は、図１０に示す遅延回路を二つ縦列接続して構成されている。発振信号ＣＫの出力を二つの遅延回路の中間点から取り出し、二つの出力回路の遅延時間を独立に制御することにより、発振周波数とデューティ比の両方が可変とした発振信号ＣＫが得られる。
【０１１９】
図示のように、遅延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷｎおよび遅延素子ＤＢＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎにより、それぞれ二つの遅延回路１０、２０が構成され、遅延回路１０の出力信号ＳＡＯＵＴ が遅延回路２０の入力信号として、遅延回路２０に入力される。遅延回路２０の出力信号ＳＢＯＵＴはＮＡＮＤゲートＮＧＴ１の一方の入力端子に入力され、ＮＡＮＤゲートＮＧＴ１の他方の入力端子に発振回路の動作／停止状態を制御する制御信号ＳＯＮが入力される。
【０１２０】
ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮは遅延回路１０、２０の各遅延素子のプリチャージ信号として、各遅延素子のプリチャージ信号入力端子ＰＲに入力される。また、ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮは、インバータＡＩＮＶ１を介して反転され、プリチャージ信号の反転信号として、遅延回路１０の各遅延素子の端子ＸＰＲに入力される。出力信号ＳＩＮはインバータＢＩＮＶ１を介して反転され、遅延回路２０の各遅延素子の端子ＸＰＲに入力される。
【０１２１】
遅延回路１０の各遅延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷｎに遅延制御信号ＡＳ１，ＡＳ２，ＡＳ３，ＡＳ４，…，ＡＳ２ｎ−１，ＡＳ２ｎが入力され、これらの信号に応じて遅延回路１０の遅延時間が制御される。遅延回路２０の各遅延素子ＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎに遅延制御信号ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−１，ＢＳ２ｎが入力され、これらの信号に応じて遅延回路２０の遅延時間が制御される。遅延回路１０、２０の遅延時間はそれぞれの遅延回路に入力される遅延制御信号に応じて制御される。
【０１２２】
ＮＡＮＤゲートＮＧＴ１にローレベルの制御信号ＳＯＮが入力されているとき、ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮがハイレベルに保持され、遅延回路を構成する各遅延素子の出力端子ＯＵＴ１，ＯＵＴ２がハイレベルに保持され、発振回路は停止状態に設定される。
制御信号ＳＯＮがハイレベルになると、短時間で各遅延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷｎおよびＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎの出力端子ＯＵＴ１，ＯＵＴ２がプリチャージされ、ＢＤＬＹＷ１の出力端子ＯＵＴ２からの出力信号がＮＡＮＤゲートＮＧＴ１に入力される。入力信号ＳＯＮがハイレベルの場合はその変化がＮＡＮＤゲートＮＧＴ１の出力端子に伝搬され、ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮがローレベルになる。さらにその変化がＡＤＬＹ１の入力端子ＩＮ１から出力端子へ、次にＡＤＬＹＷ２の入力端子ＩＮ１から出力端子ＯＵＴ１へと順次伝搬してゆく。ここで遅延制御信号ＡＳ１，ＡＳ２，ＡＳ３，ＡＳ４，…，ＡＳ２ｎ−１，ＡＳ２ｎにより設定された遅延経路でバイパスされると今度は逆方向に遅延素子ＡＤＬＹＷ１の入力端子ＩＮ２を経由して出力端子ＯＵＴ２に到達し、遅延回路１０の出力信号ＳＡＯＵＴとして出力される。遅延回路２０の各遅延素子ＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎにおいて、先程と同じように信号が伝搬し、ここで遅延制御信号ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−１，ＢＳ２ｎで設定された信号経路で信号が遅延した後、遅延素子ＢＤＬＹＷ１の出力端子ＯＵＴ２へ到達し、遅延回路２０の出力信号ＳＢＯＵＴとしてＮＡＮＤゲートＮＧＴ１に入力されるので、ＮＡＮＤゲートＮＧＴ１の出力端子がローレベルからハイレベルへ変化し、遅延回路１０、２０を構成する各遅延素子がまたプリチャージ状態になる。
【０１２３】
以上のような信号伝搬によりリング発振が行なわれる。遅延回路１０の出力信号ＳＡＯＵＴを発振信号ＣＫとして外部に出力される。従って、発振信号ＣＫの前後の遅延量の和、即ち、遅延回路１０と２０の遅延時間の和で発振回路の発振周波数が決まる。
また、発振信号ＣＫの出力端子の前後のハイレベルからローレベルへの遅延量が遅延制御信号ＡＳ１，ＡＳ２，ＡＳ３，ＡＳ４，…，ＡＳ２ｎ−１，ＡＳ２ｎおよびＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−１，ＢＳ２ｎにより独立に制御できるので、発振信号ＣＫのデューティ比が制御可能である。
【０１２４】
以上説明したように、本実施例によれば、遅延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷｎおよびＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎにからなる遅延回路１０、２０を縦列接続して遅延回路を構成し、遅延回路２０の出力信号ＳＢＯＵＴをＮＡＮＤゲートＮＧＴ１に入力し、ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮをまた遅延回路１０に入力し、遅延回路１０、２０の中間点、即ち遅延回路１０の出力端子から出力信号ＳＡＯＵＴを取り出し、発振信号ＣＫとして出力するので、遅延回路１０、２０に入力される遅延制御信号をそれぞれ独立に設定することにより、発振信号ＣＫの周波数およびデューティ比をそれぞれ制御することが可能となる。
【０１２５】
また、実際の回路をＬＳＩ上でレイアウトする場合、最低発振周波数を下げる場合に各遅延回路１０、２０において、右側に遅延素子を追加することにより実現でき、その際に回路の左側に変更を加えることがないので、最低発振周波数を下げる場合、即ち発振周波数可変範囲を広げるときに起こりやすい最高発振周波数の低下や、制御信号に対する発振周波数の線型特性の低下などの問題を回避でき、発振周波数のステップ幅の低減と可変範囲の増加を実現できる。
【０１２６】
第１５実施例
図２７および図２８は本発明に係る遅延回路および発振回路を構成する遅延素子の他の構成例を示す回路図である。
図２７はドミノインバータにより構成されている遅延素子の一例を示している。本例の遅延素子は、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３により構成されている。
【０１２７】
ｐＭＯＳトランジスタＰ１のソースは電源電圧ＶＤＤの供給線に接続され、ドレインはｐＭＯＳトランジスタＰ２のソースに接続されている。ｐＭＯＳトランジスタＰ２のソースはｐＭＯＳトランジスタＰ１のドレインと接続され、ドレインはノードＡに接続されている。ｎＭＯＳトランジスタＮ１のドレインはノードＡに接続され、ソースは接地されている。ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１のゲートがプリチャージ信号の入力端子ＰＲに共通に接続され、ｐＭＯＳトランジスタＰ２のゲートが遅延素子の入力端子ＩＮに接続されている。
【０１２８】
ｐＭＯＳトランジスタＰ３のソースは電源電圧ＶＤＤの供給線に接続され、ドレインは遅延素子の出力端子ＯＵＴに接続されている。ｎＭＯＳトランジスタＮ２のドレインは出力端子ＯＵＴに接続され、ソースはｎＭＯＳトランジスタＮ３のドレインに接続されている。ｎＭＯＳトランジスタＮ３のドレインはｎＭＯＳトランジスタＮ２のソースに接続され、ドレインは接地されている。ｐＭＯＳトランジスタＰ３とｎＭＯＳトランジスタＮ３のゲートがプリチャージ信号の反転信号の入力端子ＸＰＲに接続され、ｎＭＯＳトランジスタＮ２のゲートはノードＡに接続されている。
【０１２９】
この遅延素子において、プリチャージ信号端子ＰＲにハイレベル、その反転信号端子ＸＰＲにローレベルの信号が入力されているとき、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ３が導通状態に保持され、ノードＡがローレベル、例えば接地電位ＧＮＤに、出力端子ＯＵＴがハイレベル、例えば電源電圧ＶＤＤレベルにそれぞれ保持され、即ち、遅延素子がプリチャージ状態に設定される。
【０１３０】
プリチャージ後、端子ＰＲにローレベルの信号が入力され、端子ＸＰＲにハイレベルの信号が入力される。これに応じて、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ３が非導通状態に保持され、遅延素子のプリチャージ状態が保持される。プリチャージ状態が入力端子ＩＮに入力される信号がハイレベルの間に保持され、入力信号がハイレベルからローレベルに切り換わったとき、ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ３が導通状態となり、ノードＡが電源電圧ＶＤＤによりチャージされ、ハイレベルに切り換わり、これに応じてｎＭＯＳトランジスタＮ２も導通状態になり、出力端子ＯＵＴはディスチャージされ、ローレベルに切り換えられる。入力信号の立ち下がりエッジから、出力信号の立ち下がりエッジまでの時間が遅延素子の遅延時間となる。
【０１３１】
このように、本例の遅延素子は、図２に示す遅延素子とほぼ同じ効果が得られ、遅延素子を構成するトランジスタの数が増えた分で、遅延値、回路の面積が多少増加するが、そのかわりに遅延素子プリチャージ時の貫通電流が低減し、回路の消費電力が低減できる。
【０１３２】
本実施例の遅延素子を用いて、図１に示す遅延回路を構成する場合に、例えば、各遅延素子のプリチャージ信号端子ＰＲが入力信号ＳＩＮの端子に接続され、プリチャージ信号の反転信号の入力端子ＸＰＲが入力信号ＳＩＮの反転信号端子に接続され、初段の遅延素子の入力端子ＩＮは入力信号ＳＩＮの端子に接続され、以降の各遅延素子の入力端子ＩＮは前段の遅延素子の出力端子ＯＵＴに接続される。
【０１３３】
入力信号ＳＩＮがハイレベルに保持されているとき、各遅延素子がプリチャージ状態に設定され、そして入力信号ＳＩＮの立ち下がりエッジにおいて、初段の遅延素子ではｐＭＯＳトランジスタＰ１，Ｐ２がともに導通状態にあり、ノードＡが電源電圧ＶＤＤによりチャージされ、ハイレベルに保持される。これに応じてｎＭＯＳトランジスタＮ２が導通状態に保持され、またｎＭＯＳトランジスタＮ３も導通状態にあるので、出力端子ＯＵＴがディスチャージされ、ローレベルに切り換わる。初段の出力端子のレベル変化に応じて、次段の各遅延素子が順次状態が変化し、入力信号ＳＩＮの立ち下がりエッジは、各遅延素子を経て最終段の遅延素子の出力端子ＯＵＴに伝達される。
【０１３４】
以上説明したように、本実施例によれば、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３およびｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３からなるドミノインバータにより遅延素子を構成し、遅延素子の状態変化時に貫通電流の発生を抑制できるので、本実施例の遅延素子により構成された遅延回路および発振回路において、消費電力の低減を実現できる。
【０１３５】
図２８はドミノインバータにより構成されている遅延素子の他の例を示している。本例の遅延素子は、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３により構成されている。ただし、これらのトランジスタの接続関係は、図２７に示す遅延素子例とは異なる。
【０１３６】
本例の遅延素子では、プリチャージ信号がローレベルのとき、ｐｎｐトランジスタＰ１とｎＭＯＳトランジスタＮ３がともに導通状態に保持され、ノードＡがハイレベル、出力端子ＯＵＴはローレベルにそれぞれ保持される。プリチャージ信号がハイレベルに保持され、且つ入力端子ＩＮへの入力信号がローレベルからハイレベルに切り換えたとき、ｎＭＯＳトランジスタＮ１，Ｎ２がともに導通状態に保持され、ノードＡがディスチャージされ、その電位がローレベルに切り換わる。これに応じてｐＭＯＳトランジスタＰ３が導通状態に切り換えられ、またｐＭＯＳトランジスタＰ２も導通状態にあるので、出力端子ＯＵＴは電源電圧ＶＤＤによりチャージされ、ハイレベルに切り換えられる。
このように、入力端子ＩＮに入力される信号の立ち上がりエッジが遅延素子により遅延される。
【０１３７】
なお、図２８に示す遅延素子により遅延回路を構成する場合に、図４に示す遅延回路が適用できる。各遅延素子のプリチャージ信号端子ＰＲが入力信号ＳＩＮの端子に接続され、プリチャージの反転信号の入力端子ＸＰＲが入力信号ＳＩＮの反転信号ＳＸＩＮ端子に接続される。初段の遅延素子の入力端子ＩＮは入力信号ＳＩＮの反転信号ＳＸＩＮの端子に接続され、以降の各遅延素子の入力端子ＩＮは前段の遅延素子の出力端子ＯＵＴに接続される。
【０１３８】
第１６実施例
図２９，３０，３１は、本発明に係る遅延回路および発振回路を構成する遅延素子の他の構成例を示す回路図である。
本実施例の遅延素子により、例えば、図１０に示す遅延回路を構成することにより、遅延回路の遅延時間は遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎにより設定され、可変遅延回路を実現できる。
【０１３９】
図２９はドミノインバータを用いて構成された遅延素子の一例を示している。本例の遅延素子は、図１１に示す遅延素子とほぼ同じ構成を有する。ただし、本例の遅延素子はドミノインバータを用いて構成されている。図示のように、本実施例は二つの遅延素子により構成され、上段の遅延素子は入力端子ＩＮ１に入力された信号をノードＡを介して出力端子ＯＵＴ１に出力する。下段の遅延素子は、入力端子ＩＮ２に入力された信号をノードＢを介して出力端子ＯＵＴ２に出力する。
【０１４０】
上段の入力端子ＩＮ１と下段の出力端子ＯＵＴ２との間に、ｎＭＯＳトランジスタＮ１からなるスイッチ素子が接続されている。遅延制御信号入力端子ＳＡにローレベルの制御信号が入力されているとき、ｎＭＯＳトランジスタＮ１のゲートにハイレベルの信号が印加され、ｎＭＯＳトランジスタＮ１が導通状態に保持され、上段の入力端子ＩＮ１と下段の出力端子ＯＵＴ２が接続され、入力端子ＩＮ１に入力された信号が遅延時間が与えられることなく、そのまま下段の出力端子ＯＵＴ２に出力される。
【０１４１】
また、上段のノードＡと下段のノードＢとの間にｐＭＯＳトランジスタＰ１からなるスイッチ素子が接続され、遅延制御信号入力端子ＳＢにローレベルの制御信号が入力されているとき、ｐＭＯＳトランジスタＰ１が導通状態に保持され、上段のノードＡと下段のノードＢが接続される。このとき、遅延制御信号入力端子ＳＡにハイレベルの制御信号が入力されているとき、上段の入力端子ＩＮ１に入力された信号がノードＡ、ノードＢを介して下段の出力端子ＯＵＴ２に出力される。この場合、下段の出力端子ＯＵＴ２に出力された信号が遅延素子１段分の遅延時間が与えられている。
【０１４２】
さらに、遅延制御信号入力端子ＳＡ，ＳＢの両方にハイレベルの制御信号が入力されているとき、ｎＭＯＳトランジスタＮ１、ｐＭＯＳトランジスタＰ１がともに非導通状態に保持され、この場合、上段の入力端子ＩＮ１に入力された信号がノードＡを介して上段の出力端子ＯＵＴ１に出力され、さらに、後段に接続されている他の遅延素子により遅延された後、下段の入力端子ＩＮ２に入力される。入力信号がノードＢを介して下段の出力端子ＯＵＴ２に出力される。即ち、この場合、上段および下段の遅延素子によりそれぞれ入力信号が遅延される。
【０１４３】
図２９に示す遅延素子は、遅延と選択両方の機能を有し、かつ、信号の選択は一つのトランジスタにより実現でき、セレクタを用いて構成される可変遅延回路により回路の構成が簡単になる。さらに、遅延素子の状態変化時に貫通電流の発生が抑制され、回路の低消費電力化が図れる。
【０１４４】
図３０は遅延素子のもう一つの構成例を示している。本例の遅延素子は、図１１に示す遅延素子を改良したものであり、信号伝搬禁止のためのｎＭＯＳトランジスタＮ８が付加されている。
【０１４５】
図１１に示す遅延素子に対して、ｎＭＯＳトランジスタＮ５と接地電位ＧＮＤとの間に、ｎＭＯＳトランジスタＮ８が付加されている。ｎＭＯＳトランジスタＮ８のドレインはｎＭＯＳトランジスタＮ５のソースに接続され、ソースは接地されている。ｎＭＯＳトランジスタＮ８のゲートは遅延制御信号の入力端子ＳＡに接続されている。
【０１４６】
上述したように、遅延制御信号入力端子ＳＡにローレベルの信号が入力されているとき、ｎＭＯＳトランジスタＮ１が導通状態に保持され、上段の入力端子ＩＮ１と下段の出力端子ＯＵＴ２が接続され、入力端子ＩＮ１への入力信号がそのまま下段の出力端子ＯＵＴ２に出力される。このとき、付加されているｎＭＯＳトランジスタＮ８が非導通状態に保持されているので、上段の出力端子ＯＵＴ１がハイレベル、例えば、電源電圧ＶＤＤレベルに保持される。これにより、上段の出力端子ＯＵＴ１以降の各遅延素子の状態が変化せず、チャージおよびディスチャージに伴う消費電力が低減される。
遅延制御信号入力端子ＳＡにハイレベルの信号が入力されているとき、ｎＭＯＳトランジスタＮ８が導通状態に保持され、本例の遅延素子は図１１に示す遅延素子と同じ動作をする。
【０１４７】
図３１は遅延素子のもう一つの構成例を示している。本例の遅延素子は、図２９に示す遅延素子を改良したものであり、信号伝搬禁止のためのｎＭＯＳトランジスタＮ８が付加されている。
図示のように、本例の遅延素子は、ｎＭＯＳトランジスタＮ８が付加された点以外に、図２９に示す遅延素子とほぼ同じ構成を有する。ｎＭＯＳトランジスタＮ８を付加することにより、遅延制御信号入力端子ＳＡにローレベルの信号が入力され、入力信号が導通状態にあるｎＭＯＳトランジスタＮ１によりバイパスされ、下段の出力端子ＯＵＴ２に直接出力される場合、ｎＭＯＳトランジスタＮ８が非導通状態に保持され、上段の出力端子ＯＵＴ１をハイレベル、例えば電源電圧ＶＤＤレベルに保持される。これに応じて、上段の出力端子ＯＵＴ１に接続された後続の各遅延素子において、状態の変化がなく、消費電力の低減が実現できる。
【０１４８】
遅延制御信号入力端子ＳＡにハイレベルの制御信号が入力されているとき、ｎＭＯＳトランジスタＮ８が導通状態に保持され、本例の遅延素子は、図２９に示す遅延素子と同様に動作する。
【０１４９】
以上説明したように、本実施例によれば、遅延素子に状態変化禁止用のｎＭＯＳトランジスタＮ８を付加して、遅延制御信号に応じてｎＭＯＳトランジスタＮ８のオン／オフ状態を制御することにより、遅延制御信号入力端子ＳＡがハイレベルに保持されているとき、ｎＭＯＳトランジスタＮ８が非導通状態に保持され、上段の出力端子ＯＵＴ１が上段の入力端子ＩＮ１への入力信号に応じて変化する。遅延制御信号入力端子ＳＡがローレベルに保持されているとき、上段の入力端子ＩＮ１への入力信号が下段の出力端子ＯＵＴ２にバイパスされ、ｎＭＯＳトランジスタＮ８が非導通状態に保持されているので、上段の出力端子ＯＵＴ１がプリチャージされるが、ディスチャージされることなく、ハイレベルに保持され、後段への信号の伝搬が止まり、後段の状態変化に伴う不必要な消費電力が抑制できる。
【図面の簡単な説明】
【０１５０】
【図１】本発明に係る遅延回路の第１の実施例を示す回路図である。
【図２】第１の実施例の遅延素子の回路図である。
【図３】第１の実施例の遅延回路の波形図である。
【図４】本発明に係る遅延回路の第２の実施例を示す回路図である。
【図５】第２の実施例の遅延素子の回路図である。
【図６】第２の実施例の遅延回路の波形図である。
【図７】遅延素子の遅延時間を示す波形図である。
【図８】本発明に係る遅延回路の第３の実施例を示す回路図である。
【図９】本発明に係る遅延回路の第４の実施例を示す回路図である。
【図１０】本発明に係る遅延回路の第５の実施例を示す回路図である。
【図１１】第５の実施例の遅延回路を構成する遅延素子の回路図である。
【図１２】遅延制御信号生成回路の回路図である。
【図１３】遅延信号生成素子の回路図である。
【図１４】遅延制御信号生成回路の波形図である。
【図１５】遅延制御信号生成回路の他の回路例である。
【図１６】ラッチ回路とＮＡＮＤゲートからなる遅延制御信号生成素子の回路図である。
【図１７】ラッチ回路の構成を示す回路図である。
【図１８】遅延制御信号生成回路の波形図である。
【図１９】遅延信号生成素子の他の構成例を示す回路図である。
【図２０】遅延信号生成素子の他の構成例を示す回路図である。
【図２１】本発明に係る発振回路の第１の実施例を示す回路図である。
【図２２】発振回路の波形図である。
【図２３】本発明に係る発振回路の第１の実施例を示す回路図である。
【図２４】本発明に係る発振回路の第２の実施例を示す回路図である。
【図２５】本発明に係る発振回路の第３の実施例を示す回路図である。
【図２６】本発明に係る発振回路の第４の実施例を示す回路図である。
【図２７】ドミノインバータからなる遅延素子の一例を示す回路図である。
【図２８】ドミノインバータからなる遅延素子の他の例を示す回路図である。
【図２９】ドミノインバータからなる上下二段の遅延素子の一例を示す回路図である。
【図３０】ドミノインバータからなる上下二段の遅延素子の改良例を示す回路図である。
【図３１】ドミノインバータからなる上下二段の遅延素子の他の改良例である。
【図３２】従来の可変遅延回路の回路図である。
【図３３】従来の周波数可変発振回路の回路図である。
【図３４】ＤＡＣとＶＣＯからなる従来の周波数可変発振回路の回路図である。
【図３５】スイッチと容量素子からなる従来の周波数可変発振回路の回路図である。
【図３６】インバータからなる従来の遅延素子の回路図である。
【図３７】従来の遅延素子の遅延時間を示す波形図である。
【符号の説明】
【０１５１】
ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎ，ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡ，ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹｎＢ…遅延素子、ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎ…セレクタ、ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂ，ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎ…遅延素子、Ｃ１，Ｃ２，…，Ｃｎ、ＣＳ１，ＣＳ２，…，ＣＳｎ…遅延制御信号生成素子、ＳＲＬＡＴ１，ＳＲＬＡＴ２…ラッチ回路、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７…ｐＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８…ｎＭＯＳトランジスタ、ＶＤＤ…電源電圧、ＧＮＤ…接地電位。
【技術分野】
【０００１】
本発明は、入力信号を所定の遅延時間だけ遅延させて出力する遅延回路、特にディジタル信号に応じて遅延時間および発振周波数を制御する遅延回路に関するものである。
【背景技術】
【０００２】
遅延時間がディジタル制御信号に応じて任意に設定できる遅延回路の一例を図３２に示している。図示のように、遅延回路は直列に接続されているｎ段の遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとこれらの遅延素子からのｎ個の出力信号から一つを選択して出力するｎ対１選択回路ＳＥＬからなる。直列に接続されているｎ段の遅延素子は、入力信号を所定の時間で遅延した遅延信号を次段の遅延素子に出力する。選択回路ＳＥＬはディジタル制御信号に応じてｎ段の遅延素子の出力信号から一つを選択して出力する。
【０００３】
例えば、各遅延素子が入力信号を同じく遅延時間ｔＤを与えるとすると、図３２のように構成された遅延回路により、入力信号に対してｔＤのステップでｔＤ〜ｎｔＤの遅延時間を任意に与えることができる。
【０００４】
遅延回路を用いて構成した発振回路の一例を図３３に示している。図示のように、図３２に示す遅延回路にインバータＩＮＶ１が設けられ、選択回路ＳＥＬの出力信号がインバータＩＮＶ１に入力され、インバータＩＮＶ１の出力信号は遅延回路の入力信号として初段の遅延素子ＤＬＹ１に入力される。選択回路ＳＥＬの出力回路端子から発振信号（クロック信号）ＣＬＫが得られる。
即ち、インバータを介してリング状（環状）に接続された遅延回路により発振回路が構成される。発振回路の発振周波数は遅延回路の遅延時間により制御されるので、ディジタル制御信号により遅延時間を制御することでクロック信号ＣＬＫの周波数を制御できる。
【０００５】
また、ディジタル信号で発振周波数を制御する発振回路のもう一つの例は、図３４に示す。本例はディジタル／アナログ変換器（Ｄ／Ａコンバータ）ＤＡＣと電圧制御発振器（ＶＣＯ）により構成されており、ディジタル／アナログ変換器ＤＡＣによりディジタル制御信号がアナログ信号である制御電圧信号ＶＣに変換され、制御電圧信号ＶＣにより電圧制御発振器ＶＣＯの発振周波数が制御される。これにより、電圧制御発振器ＶＣＯにより生成されたクロック信号ＣＬＫの周波数はディジタル制御信号により制御できる。
【０００６】
図３５はディジタル信号で容量を変化させ、容量変化に応じて発振周波数を制御する発振回路の一例を示している。図示のように、ディジタル信号に応じてスイッチＳＷ０，ＳＷ１，ＳＷ２，…，ＳＷｎのオン／オフ状態が制御され、これに応じて発振回路ＯＳＣに接続されている容量素子の全容量値が制御される。発振回路ＯＳＣの発振周波数は接続されている容量素子の容量に応じて設定されるので、発振回路ＯＳＣから得たクロック信号ＣＬＫの周波数はディジタル制御信号により制御できる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上述した従来のディジタル制御発振回路、例えば図３４と３５に示す発振回路では、アナログ的な設計要素を含むため、発振回路の仕様やＬＳＩ（大規模集積回路）のプロセス毎に発振周波数範囲とリニアティー（線型特性）、回路規模などのトレードオフを考慮した面倒な回路の設計や修正が必要であるという不利益がある。
【０００８】
一方、遅延素子としてインバータやバッファといった通常のゲート回路を用いて、図３３に示すように選択回路とともに構成されたディジタル制御発振回路では回路構成が簡単で、且つアナログ的な要素がないため、発振信号の周波数の制御や回路動作の安定性がよい。しかし、通常の遅延素子一段当たりの遅延時間が大きいため、周波数のステップ幅が大きく、発振周波数の細かい設定が困難である。
【０００９】
例えば、遅延素子は図３６に示すように二段のインバータにより構成された場合、ｐＭＯＳトランジスタＰＴ１とｎＭＯＳトランジスタＮＴ１により構成された前段のインバータの出力端子Ａは、後段のインバータを構成するｐＭＯＳトランジスタＰＴ２およびｎＭＯＳトランジスタＮＴ２の両方のゲートに接続され、インバータの負荷が大きくなり、動作速度が低下する。また、図３７の波形図に示すように、通常インバータのしきい値電圧が電源電圧ＶＤＤの半分であり、即ち、入力信号のレベルがほぼＶＤＤ／２になったあたりでインバータの出力信号レベルが変化するので、インバータ一段当たりの遅延時間ｔＤが大きくなる。
【００１０】
本発明の目的は、遅延時間を細かく制御でき、発振回路の発振周波数のステップ幅を低減でき、且つ簡単な回路構成でディジタル信号で制御可能な遅延回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明は制御信号に応じて遅延時間が設定される遅延回路であって、第１の入力端子の入力信号を所定の時間で遅延して第１の出力端子に出力させる第１の遅延素子と、上記制御信号に応じて、上記第１の遅延素子の出力信号と第２の入力端子の入力信号の何れかを選択して出力する選択手段と、上記選択手段の出力信号を所定の時間で遅延して第２の出力端子に出力させる第２の遅延素子とからなる基本回路を複数段有し、各段の基本回路の上記第１の出力端子は、次段の基本回路の上記第１の入力端子に接続され、各段の基本回路の上記第２の入力端子は、次段の基本回路の上記第２の出力端子に接続されている。
【００１２】
好適には、上記基本回路は、第１の入力端子への入力信号を反転して第１のノードに出力する第１の反転手段と、上記第１のノードの信号を反転して第１の出力端子に出力する第２の反転手段と、第２の入力端子への入力信号を反転して第２のノードに出力する第３の反転手段と、上記第２のノードの信号を反転して第２の出力端子に出力する第４の反転手段と、上記第１の入力端子と第２の出力端子との間に接続され、第１の制御信号に応じてオン／オフ状態が制御される第１のスイッチと、上記第１と第２のノード間に接続され、第２の制御信号に応じてオン／オフ状態が制御される第２のスイッチとからなる遅延素子を複数段有し、各段の遅延素子の上記第１の出力端子は、次段の遅延素子の上記第１の入力端子に接続され、各段の遅延素子の上記第２の入力端子は、次段の遅延素子の上記第２の出力端子に接続されて構成されている。
【００１３】
本発明によれば、複数の遅延素子が直列接続して遅延回路が構成され、遅延素子はプリチャージ制御信号に応じて予めプリチャージ状態に設定され、入力信号のレベル変化に応じて各遅延素子の状態が順次変化し、信号レベルの変化が各遅延素子により順次遅延回路の出力側に伝わる。遅延素子の遅延時間が小さいので、それにより構成された遅延回路の遅延時間調整を細かく行うことが可能である。
また、上下二段の遅延素子からなる基本回路により、行きと帰りの二つの信号伝搬経路を形成しその伝搬経路間に選択手段を設け、梯子型遅延回路が構成される。入力される遅延制御信号に応じて選択手段により信号の伝搬経路が設定され、それに応じて遅延回路の遅延時間が制御される。これにより、基本回路の数を増減することにより遅延時間の増減に容易に対処てき、且つ最大遅延段数が最小遅延時間に影響を与えることなく、遅延制御信号に対して遅延量の線型特性が保てる。
【００１４】
また、本発明によれば、遅延経路を制御する選択手段は、遅延制御信号に応じてオン／オフ状態が制御されるスイッチにより構成され、実際の回路では、一つのトランジスタにより実現できるので、回路の規模の縮小化が図れ、選択手段における不要な遅延時間の発生を抑制できる。
【００１５】
本発明の遅延回路を用いて、遅延回路の出力信号を反転させて入力側に帰還させることにより環状発振回路を構成できる。このように構成された発振回路において、細かい変化ステップで発振周波数およびデューティ比の異なる複数の発振信号が得られ、且つ、遅延回路を構成する基本回路数を増減することで広範囲な発振周波数に対処でき、最小発振可能周波数を低く設定でき、また、発振回路の最大発振可能周波数は最小発振周波数の調整に影響されず、制御信号に対して発振回路の発振周波数の線型特性がよく、発振回路の発振可能な周波数範囲を広く設定可能である。
【００１６】
さらに、本発明によれば、遅延時間がそれぞれ独立に制御可能な第１と第２の遅延回路を直列に接続して、第２の遅延回路の出力信号を反転して第１の遅延回路に入力することにより環状発振回路が構成され、第１および第２の遅延回路の遅延時間をそれぞれ独立に設定することにより、第１の遅延回路の出力側から発振周波数およびデューティ比が制御可能な発振信号が得られる。
【発明の効果】
【００１７】
本発明の遅延回路およびそれを用いた発振回路によれば、遅延素子の遅延量が小さく、遅延時間をより細かく制御できる。また、遅延回路の最大遅延量が遅延素子の段数を増減させることで対処でき、チップ上信号の入出力位置が固定でき、最小遅延時間に影響を与えることなく最大遅延時間を設定でき、ディジタル制御信号により遅延時間を制御でき、制御信号に対する遅延量の線型特性がよく、ノイズに強いという利点がある。
また、本発明によれば、可変遅延回路を構成するための選択回路を１トランジスタにより実現でき、回路構成の簡単化を実現でき、遅延量の線型特性を改善実現でき、かつ、遅延量を制御する遅延制御信号の生成回路の構成を簡単化できる。また、本発明の遅延回路により構成された発振回路において、細かいステップ幅で発振周波数およびデューティ比を調整でき、発振周波数およびデューティ比両方を制御できる発振回路を実現できる。
さらに、本発明によれば、遅延素子において回路規模を増大させることなく、消費電力を低減できる利点がある。
【発明を実施するための最良の形態】
【００１８】
第１実施例
図１は本発明に係る遅延回路の第１の実施例を示す回路図である。
図示のように、本実施例の遅延回路はｎ段の遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにより構成されている。これらの遅延素子は直列に接続されている。即ち、各遅延素子の入力端子ＩＮは前段の遅延素子の出力端子ＯＵＴに接続されている。初段の遅延素子ＤＬＹ１の入力端子ＩＮは信号ＳＩＮの入力端子に接続されている。また、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにプリチャージ信号およびその反転信号の入力端子ＰＲ，ＸＰＲが設けられており、各遅延素子のプリチャージ信号の入力端子ＰＲは信号ＳＩＮの入力端子に接続され、プリチャージ信号の反転信号の入力端子ＸＰＲは、信号ＳＩＮの反転信号ＳＸＩＮの入力端子に接続されている。
【００１９】
遅延回路を構成する遅延素子の一例を図２に示している。遅延素子はｐＭＯＳトランジスタＰ１，Ｐ２およびｎＭＯＳトランジスタＮ１，Ｎ２により構成されている。
ｐＭＯＳトランジスタＰ１のゲートは遅延素子の入力端子ＩＮに接続され、ソースは電源電圧ＶＤＤの供給線に接続され、ドレインはノードＡに接続されている。ｎＭＯＳトランジスタＮ１のゲートはプリチャージ信号の入力端子ＰＲに接続され、ドレインはノードＡに接続され、ソースは接地されている。
ｐＭＯＳトランジスタＰ２のゲートはプリチャージ信号の反転信号の入力端子ＸＰＲに接続され、ソースは電源電圧ＶＤＤの供給線に接続され、ドレインは遅延素子の出力端子ＯＵＴに接続されている。ｎＭＯＳトランジスタＮ２のゲートはノードＡに接続され、ドレインは出力端子ＯＵＴに接続され、ソースは接地されている。
【００２０】
また、図２においてトランジスタの符号の大きさはそのトランジスタの駆動能力を示している。即ち、ｎＭＯＳトランジスタＮ１の駆動能力はｐＭＯＳトランジスタＰ１の駆動能力より大きく設定され、ｐＭＯＳトランジスタＰ２の駆動能力は、ｎＭＯＳトランジスタＮ２の駆動能力より大きく設定されている。
【００２１】
図２に示す遅延素子において、入力端子ＩＮにハイレベル、例えば電源電圧ＶＤＤレベルの信号が印加され、プリチャージ信号入力端子ＰＲに同じくハイレベルの信号が印加され、その反転信号入力端子ＸＰＲにローレベルの信号、例えば接地電位ＧＮＤレベルの信号が印加されているとき、ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ２が導通状態にあり、ノードＡが接地電位ＧＮＤに保持され、出力端子ＯＵＴが電源電圧ＶＤＤのレベルに保持される。このとき、ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ２がともに非導通状態にあるので、プリチャージ信号のレベルが変化した場合でもノードＡおよび出力端子ＯＵＴのレベルが電荷により保持される。
【００２２】
プリチャージ信号がローレベルにあり、且つ入力端子ＩＮに印加されている入力信号がハイレベルからローレベルに変化したとき、ｐＭＯＳトランジスタＰ１が非導通状態から導通状態に切り換わり、ノードＡがローレベルからハイレベルにレベル変化する。これに応じてｎＭＯＳトランジスタＮ２が非導通状態から導通状態に切り換わり、遅延素子の出力端子ＯＵＴがハイレベルからローレベルに切り換わる。
【００２３】
図３は図１に示す遅延回路の動作を示す波形図であり、入力信号ＳＩＮおよびその反転信号ＳＸＩＮ、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎの入出力端子および各遅延素子のノードＡの波形を示している。
初期状態では、入力信号ＳＩＮはハイレベル、例えば、電源電圧ＶＤＤに保持され、その反転信号ＳＸＩＮはローレベル、例えば接地電位ＧＮＤに保持されている。各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにおいて、ノードＡがローレベルに保持され、出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎは電源電圧ＶＤＤレベルに保持されている。
【００２４】
時間ｔ０において、入力信号ＳＩＮはハイレベルからローレベルに切り換わり、それと同時に、反転信号ＳＸＩＮはローレベルからハイレベルに切り換わる。遅延素子ＤＬＹ１において、入力信号ＳＩＮのレベルが下降してｐＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｈｐを越えると、ｐＭＯＳトランジスタＰ１が導通状態となり、ノードＡの電位が上昇する。ノードＡの電位がｎＭＯＳトランジスタＮ２のしきい値電圧Ｖｔｈｎを越えると、ｎＭＯＳトランジスタＮ２が導通状態となり、遅延素子ＤＬＹ１の出力信号ＯＵＴ１がハイレベルからローレベルに切り換わる。即ち、入力信号ＳＩＮの立ち下がりエッジから一定の遅延素子時間を経て、遅延素子ＤＬＹ１の出力信号ＯＵＴ１がハイレベルからローレベルに切り換わる。
【００２５】
遅延素子ＤＬＹ１の後段に接続されている各遅延素子ＤＬＹ２，ＤＬＹ３，…，ＤＬＹｎにおいては、上述した遅延素子ＤＬＹ１と同様な動作が行われ、各遅延素子は入力信号の立ち下がりエッジに対して一定の遅延時間を与えた遅延信号が出力端子に出力する。
ここで、各遅延素子は入力信号に対して同じく遅延時間ｔＤを与えるとすると、遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎの出力信号は、入力信号に対してそれぞれｔＤ，２ｔＤ，…，ｎｔＤの遅延時間が与えられる。ｎ段の遅延素子により入力信号ＳＩＮに対して最大ｎｔＤの遅延時間が与えられる。
【００２６】
時間ｔ１において、入力信号ＳＩＮがローレベルからハイレベルに切り換わる。これに応じて遅延素子ＤＬＹ１ではｎＭＯＳトランジスタＮ１は非導通状態から導通状態に切り換わり、ノードＡがハイレベルからローレベルに切り換わる。このため、ｎＭＯＳトランジスタＮ２が導通状態から非導通状態に切り換わり、また、プリチャージ信号の反転信号端子に入力された信号はローレベルになるため、ｐＭＯＳトランジスタＰ２が導通状態となり、遅延素子ＤＬＹ１の出力信号ＯＵＴ１がハイレベルになる。
【００２７】
他の遅延素子ＤＬＹ２，ＤＬＹ３，…，ＤＬＹｎにおいて、入力信号ＳＩＮがハイレベルに、その反転信号ＳＸＩＮがローレベルに切り換わった瞬間、すべてのトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２が導通状態になり、これらのトランジスタに一瞬貫通電流が流れる。しかし、上述したように各トランジスタの大きさが異なるように形成され、それに応じてこれらのトランジスタの駆動能力も異なる。例えば、ｎＭＯＳトランジスタＮ１の駆動能力はｐＭＯＳトランジスタＰ１の駆動能力より大きく、ｐＭＯＳトランジスタＰ２はｎＭＯＳトランジスタＮ２の駆動能力より大きくなる。このため、初段の遅延素子ＤＬＹ１の状態変化の逐次伝搬を待たずに各遅延素子ＤＬＹ２，ＤＬＹ３，…，ＤＬＹｎにおいてノードＡの電位が降下し、出力端子の電位が上昇する。そしてこの状態変化はさらにｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ２の駆動能力を弱めることになり、その結果、初段の遅延素子ＤＬＹ１の入力信号ＳＩＮの変化の逐次伝搬を待たずにすべての遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎがほぼ同時に変化して、出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎはほぼ同時にハイレベルに切り換えられる。
【００２８】
入力信号ＳＩＮがハイレベル、その反転信号ＳＸＩＮがローレベルに保持されているとき、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎのノードＡがローレベル、出力端子がハイレベルの状態に保持される。そして、時間ｔ２において入力信号ＳＩＮがハイレベルからローレベルに立ち下がり、各遅延素子の出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎは、それぞれの遅延時間を経てハイレベルからローレベルに変化する。
【００２９】
以上説明したように、本実施例によれば、複数の遅延素子を直列接続して遅延回路を構成し、各遅延素子はｐＭＯＳトランジスタＰ１とそれより駆動能力が大きいｎＭＯＳトランジスタＮ１、ｎＭＯＳトランジスタＮ２とそれより駆動能力が大きいｐＭＯＳトランジスタＰ２により構成し、ｐＭＯＳトランジスタＰ１のゲートに入力信号を印加し、ｎＭＯＳトランジスタＮ１のゲートはプリチャージ信号端子ＰＲに接続し、ｐＭＯＳトランジスタＰ２のゲートはプリチャージ信号の反転信号端子ＸＰＲに接続し、ｎＭＯＳトランジスタＮ２のゲートはＰ１とＮ１のドレインからなる中間ノードＡに接続し、入力信号ＳＩＮをプリチャージ信号として各遅延素子に入力し、それがハイレベルに保持されているとき、ノードＡがローレベル、出力端子ＯＵＴがハイレベルのプリチャージ状態にあり、入力信号ＳＩＮの立ち下がりエッジを各遅延素子により順次伝搬し、遅延回路の出力端子から遅延信号ＯＵＴｎが得られるので、簡単な回路構成でステップ幅の小さい遅延時間が得られる。
【００３０】
第２実施例
図４は本発明に係る遅延回路の第２の実施例を示す回路図である。
図示のように本実施例の遅延回路は図１に示す第１の実施例とほぼ同様に直列に接続されているｎ段の遅延素子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡにより構成されている。各遅延素子の入力端子ＩＮは前段の遅延素子の出力端子ＯＵＴに接続されている。初段の遅延素子ＤＬＹ１Ａの入力端子ＩＮは信号ＳＩＮの反転信号ＳＸＩＮの入力端子に接続されている。また、各遅延素子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡにプリチャージ信号およびその反転信号の入力端子ＰＲ，ＸＰＲが設けられており、各遅延素子のプリチャージ信号の入力端子ＰＲは信号ＳＩＮの入力端子に接続され、プリチャージ信号の反転信号の入力端子ＸＰＲは、信号ＳＩＮの反転信号ＳＸＩＮの入力端子に接続されている。
【００３１】
図４の遅延回路を構成する遅延素子の一例を図５に示している。遅延素子はｐＭＯＳトランジスタＰ１，Ｐ２およびｎＭＯＳトランジスタＮ１，Ｎ２により構成されている。
ｐＭＯＳトランジスタＰ２のゲートはプリチャージ信号の反転信号の入力端子ＸＰＲに接続され、ソースは電源電圧ＶＤＤに接続され、ドレインはノードＡに接続されている。ｎＭＯＳトランジスタＮ２のゲートは入力信号端子ＩＮに接続され、ドレインはノードＡに接続され、ソースは接地されている。
ｐＭＯＳトランジスタＰ１のゲートはノードＡに接続され、ソースは電源電圧ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続されている。ｎＭＯＳトランジスタＮ１のゲートはプリチャージ信号の入力端子ＰＲに接続され、ドレインは出力端子ＯＵＴに接続され、ソースは接地されている。
【００３２】
また、ｐＭＯＳトランジスタＰ２はｎＭＯＳトランジスタＮ２より駆動能力が大きく、ｎＭＯＳトランジスタＮ１はｐＭＯＳトランジスタＰ１より駆動能力が大きく設定されている。
【００３３】
遅延素子の入力信号端子ＩＮにローレベルの信号、プリチャージ信号の入力端子ＰＲにハイレベルの信号、その反転信号端子ＸＰＲにローレベルの信号がそれぞれ入力されているとき、ｐＭＯＳトランジスタＰ２、ｎＭＯＳトランジスタＮ１が導通状態に保持され、ｎＭＯＳトランジスタＮ２、ｐＭＯＳトランジスタＰ１が非導通状態に保持されているので、ノードＡが電源電圧ＶＤＤによりプリチャージされ、ハイレベルに保持され、出力端子ＯＵＴは接地電位ＧＮＤに保持される。
【００３４】
入力端子ＩＮの信号がローレベルからハイレベルに変化し、またプリチャージ信号がハイレベルからローレベルに変化し、その反転信号がローレベルからハイレベルに変化する場合に、ｎＭＯＳトランジスタＮ２が導通状態に切り換わり、ｐＭＯＳトランジスタＰ２が非導通状態に切り換わるので、ノードＡはディスチャージされ、ハイレベルからローレベルに変化する。ノードＡの電位変化に応じてｐＭＯＳトランジスタＰ１は非導通状態から導通状態に切り換わり、またｎＭＯＳトランジスタＮ１がローレベルのプリチャージ信号により非導通状態に切り換えられるので、遅延素子の出力端子ＯＵＴは電源電圧ＶＤＤによりチャージされ、ローレベルからハイレベルに切り換わる。
遅延素子ＤＬＹ１Ａから後段へこのような変化が順次伝搬し、入力信号の立ち下がりエッジが一定の遅延時間を経て、末段の遅延素子の出力信号ＯＵＴｎがローレベルからハイレベルに立ち上がる。
【００３５】
図６は図４に示す遅延回路の動作を示す波形図である。以下、図６を参照しつつ、本実施例の遅延回路の動作を説明する。
図６に示すように、初期状態では入力信号ＳＩＮはハイレベルに保持され、その反転信号ＳＸＩＮはローレベルに保持されている。各遅延ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡにおいて、ノードＡは電源電圧ＶＤＤレベルにプリチャージされ、出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎはローレベルに保持されている。
【００３６】
時間ｔ０において入力信号ＳＩＮはハイレベルからローレベルに切り換わり、それと同時に、反転信号ＳＸＩＮはローレベルからハイレベルに切り換わる。遅延素子ＤＬＹ１Ａにおいて、ｎＭＯＳトランジスタＮ２は非導通状態から導通状態に切り換わり、ノードＡはディスチャージされ、ローレベルに切り換わる。これに応じてｐＭＯＳトランジスタＰ１が非導通状態から導通状態に切り換わり、出力端子は電源電圧ＶＤＤによりチャージされ、ローレベルからハイレベルに切り換わる。即ち、入力信号ＳＩＮの立ち下がりエッジ、即ち、その反転信号ＳＸＩＮの立ち上がりエッジから一定の遅延時間を経て、遅延素子ＤＬＹ１Ａの出力信号ＯＵＴ１がローレベルからハイレベルに立ち上がる。遅延素子ＤＬＹ１Ａの後段にある各遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，…，ＤＬＹｎＡにおいて、同様に入力端子ＩＮに入力された信号に対して所定の遅延時間を与えて遅延信号が出力される。
ここで、各遅延素子は入力信号に対して同じく遅延時間ｔＤを与えるとすると、遅延素子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡの出力信号は、入力信号に対してそれぞれｔＤ，２ｔＤ，…，ｎｔＤの遅延時間が与えられる。ｎ段の遅延素子により入力信号ＳＩＮに対して最大ｎｔＤの遅延時間が与えられる。
【００３７】
時間ｔ１において、入力信号ＳＩＮがローレベルからハイレベルに切り換わり、その反転信号ＳＸＩＮはハイレベルからローレベルに切り換わる。これに応じて遅延素子ＤＬＹ１ＡにおいてノードＡはローレベルからハイレベルに変化し、出力端子ＯＵＴはハイレベルからローレベルに変化する。
【００３８】
他の遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，…，ＤＬＹｎＡにおいて、入力信号ＳＩＮがハイレベルに、その反転信号ＳＸＩＮがローレベルに切り換わった瞬間、すべてのトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２が導通状態になり、これらのトランジスタに一瞬貫通電流が流れる。しかし、上述したように各トランジスタの大きさが異なるように形成され、駆動能力が異なるため、初段の遅延素子ＤＬＹ１Ａの状態変化の逐次伝搬を待たずに各遅延素子ＤＬＹ２Ａ，ＤＬＹ３Ａ，…，ＤＬＹｎＡにおいてノードＡの電位が上昇し、出力端子の電位が降下する。この電位の変化はさらにｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ１の駆動能力を弱めることとなり、その結果、初段の遅延素子ＤＬＹ１Ａの信号変化を待たずにすべての遅延素子ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡがほぼ同時に変化して、出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎはほぼ同時にローレベルに切り換えられる。
【００３９】
そして時間ｔ２において、入力信号ＳＩＮはハイレベルからローレベルに変化し、これに応じて各遅延素子により、それぞれ所定の遅延時間を経て出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎがローレベルからハイレベルに変化する。
【００４０】
図７は図５に示す遅延素子の状態変化時の波形を示している。この図は遅延素子の入力信号がローレベルからハイレベルへ変化するとき、ノードＡおよび出力端子ＯＵＴのレベル変化を示している。なお、ここでは遅延素子のプリチャージ信号入力端子ＰＲがローレベルに保持され、その反転信号の入力端子ＸＰＲがハイレベルに保持されている。また、図７の波形図は、ノードＡは電源電圧ＶＤＤによりプリチャージされ、ハイレベルに保持され、出力端子ＯＵＴはローレベルに保持されている、いわゆるプリチャージ状態を初期状態として遅延素子の遅延動作を示すものである。
図示のように、入力端子ＩＮがローレベルに保持されているとき、ノードＡがハイレベル、出力端子ＯＵＴがローレベルにそれぞれ保持されている。入力端子ＩＮに印加された信号のレベルが上昇し、図示のｎＭＯＳトランジスタＮ１のしきい値電圧Ｖｔｈｎを越えた場合、ノードＡの電位はハイレベルからローレベルに変化する。ノードＡの電位がｐＭＯＳトランジスタＰ１のしきい値電圧Ｖｔｈｐより低くなると、ｐＭＯＳトランジスタＰ１が導通状態となり、出力端子ＯＵＴの電位が上昇し、最後に電源電圧ＶＤＤレベルに達する。
【００４１】
このように動作する遅延素子の遅延時間ｔＤは、図７に示す通りである。図３７に示す従来のインバータが２段直列して構成した遅延素子の動作波形に較べると、本実施例の遅延素子の遅延時間が短い結果が分かる。
本実施例の遅延素子では前段の出力端子に後段の遅延素子の一つのトランジスタのゲートのみ接続され、各遅延素子の出力端子の負荷容量が小さい。従来の遅延素子では前段の出力端子に後段の遅延素子の二つのトランジスタのゲートが接続され、遅延素子の負荷容量が大きい。また、通常のインバータでは入力信号電圧がほぼ電源電圧ＶＤＤの半分のレベルに達するとき出力信号レベルが変化するが、本実施例の遅延素子では、トランジスタのしきい値電圧Ｖｔｈｐ，Ｖｔｈｎで出力端子のレベルが変化する。これらの理由で本実施例の遅延素子の遅延時間が従来のインバータにより構成された遅延素子の遅延時間より小さく、これに応じて遅延時間の細かい調整が可能である。
【００４２】
以上説明したように、本実施例によれば、複数の遅延素子を直列接続して遅延回路を構成し、各遅延素子をｐＭＯＳトランジスタＰ１とそれより駆動能力が大きいｎＭＯＳトランジスタＮ１、ｎＭＯＳトランジスタＮ２とそれより駆動能力が大きいｐＭＯＳトランジスタＰ２により構成し、ｎＭＯＳトランジスタＮ２のゲートに入力信号を印加し、ｐＭＯＳトランジスタＰ２のゲートはプリチャージ信号の反転信号の入力端子ＸＰＲに接続し、ｎＭＯＳトランジスタＮ１のゲートはプリチャージ信号の入力端子ＰＲに接続し、ｐＭＯＳトランジスタＰ１のゲートはＰ２とＮ２のドレインからなる中間ノードＡに接続し、入力信号の反転信号ＳＸＩＮをプリチャージ信号の反転信号として各遅延素子に入力し、入力信号ＳＩＮがハイレベルに保持されているとき、ノードＡがハイレベル、出力端子ＯＵＴがローレベルの状態にあり、入力信号ＳＩＮの立ち下がりエッジ、即ち反転信号ＳＸＩＮの立ち上がりエッジを各遅延素子により順次伝搬し、遅延回路の出力端子から遅延信号ＯＵＴｎが得られるので、簡単な回路構成で遅延回路を形成でき、且つ遅延ステップ幅の小さい遅延時間が得られる。
【００４３】
第３実施例
図８は本発明に係る遅延回路の第３の実施例を示す回路図である。
本実施例は遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより梯子型の可変遅延回路が構成されている。各遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹｎＢは、例えば増幅作用を持ち且つ入力と出力の論理信号値が反転しない遅延素子からなる。各セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎは遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力端子Ａ，Ｂに入力される２つの信号の内一つを選択して出力端子ＯＵＴに出力する。
【００４４】
図８に示すように、遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより、行きと帰りの二つの経路が構成されている。セレクタＳＥＬ１の入力端子Ａは信号ＳＩＮの入力端子ＴＩＮに接続され、入力端子Ｂは遅延素子ＤＬＹ１Ｂの出力端子に接続されている。遅延素子ＤＬＹ１Ｂの入力端子はセレクタＳＥＬ２の出力端子に接続されている。セレクタＳＥＬ２の入力端子Ａは入力端子ＴＩＮに接続され、入力端子ＢはセレクタＳＥＬ３の出力端子に接続されている。
【００４５】
遅延素子ＤＬＹ２Ｂの入力端子はセレクタＳＥＬ２の入力端子Ａとともに入力端子ＴＩＮに接続されている。セレクタＳＥＬ３の入力端子Ａは遅延素子ＤＬＹ２Ｂの出力端子に接続され、入力端子Ｂは遅延素子ＤＬＹ３Ｂの出力端子に接続されている。遅延素子ＤＬＹ３Ｂの入力端子はセレクタＳＥＬ４の出力端子に接続されている。セレクタＳＥＬ４の入力端子Ａは遅延素子ＤＬＹ２Ｂの出力端子に接続され、入力端子ＢはセレクタＳＥＬ５の出力端子に接続されている。
遅延回路の以降の部分も同様に遅延素子とセレクタが接続して構成されている。
【００４６】
ここで、各セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎは、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎがローレベルのとき入力端子Ａの信号を選択して出力端子ＯＵＴに出力し、ハイレベルのとき入力端子Ｂの信号を選択して出力端子ＯＵＴに出力するものとする。このような遅延回路において、ディジタル信号である遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力信号ＳＩＮの折り返し地点が決定され、入力信号ＳＩＮに対して出力信号ＳＯＵＴの遅延時間が制御される。
【００４７】
例えば、遅延制御信号Ｓ１〜Ｓ４がハイレベル、Ｓ５がローレベルの場合、入力信号ＳＩＮは遅延素子ＤＬＹ２Ｂで遅延され、セレクタＳＥＬ４の入力端子Ａに入力される。セレクタＳＥＬ４により、遅延素子ＤＬＹ２Ｂの出力信号が選択され遅延素子ＤＬＹ３Ｂに入力される。さらに、セレクタＳＥＬ３，ＳＥＬ２、遅延素子ＤＬＹ１Ｂ、セレクタＳＥＬ１の経路で出力信号ＳＯＵＴとして、出力端子ＴＯＵＴに出力される。なお、遅延制御信号Ｓ６以降の各信号Ｓ６〜Ｓｎは遅延回路の遅延時間に影響を与えることがないため、任意の値に設定することができる。
このように遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの各ビットを設定することにより、遅延回路の遅延時間は遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，ＤＬＹ３Ｂ，ＤＬＹ４Ｂのそれぞれの遅延時間の合計となる。
【００４８】
必要な遅延時間に応じて遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの各ビットを設定することにより、出力端子ＴＯＵＴから所定の遅延時間が与えられた遅延信号ＳＯＵＴが得られる。例えば、ｍ段の遅延素子の遅延時間が必要な場合、遅延制御信号の内、Ｓ１〜Ｓｍをハイレベルに設定し、Ｓｍ＋１をローレベルに設定すると、遅延回路の出力端子ＴＯＵＴからの出力信号ＳＯＵＴは、入力信号ＳＩＮに対してｍ段の遅延素子の合計遅延時間で遅れた遅延信号となる。
【００４９】
図３２に示す従来の可変遅延回路と較べると、本実施例の可変遅延回路は最小遅延時間が遅延段数に影響されることなく、且つ遅延制御信号と遅延時間の線型特性がよい。例えば、従来の可変遅延回路のようにｎ入力１出力のセレクタで遅延時間を制御する場合最大遅延段数ｎを大きくするとセレクタ部分の回路構成や遅延量が変わり、最小遅延時間が大きくなってしまう。最小遅延時間を変えない回路にするには、最大遅延段数ｎを大きくするに従って初段の遅延選択経路と後段の遅延選択経路で配線長やセレクタに必要なゲート段数が異なってしまい、遅延制御信号に対する遅延時間の線型特性が劣化する。
【００５０】
本実施例によれば、遅延素子ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹｎＢとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎを梯子型に接続し、各セレクタに入力する遅延制御信号Ｓ１，Ｓ２，…，Ｓｎによりセレクタを制御し、信号伝搬の経路を変化させることにより遅延回路の遅延時間を制御するので、同じ回路の繰り返しで遅延段数増減に容易に対応でき、また、最大遅延段数ｎが最小遅延時間に影響せず、遅延制御信号に対して遅延時間の線型特性が一様に保たれる。さらに、チップ上信号の入出力位置が固定され、回路の設計および変更が容易に行える。
【００５１】
第４実施例
図９は本発明に係る遅延回路の第４の実施例を示す回路図である。
本実施例では遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより梯子型の可変遅延回路が構成されている。各遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂは、例えば増幅作用を持ち且つ入力と出力の論理信号値が反転する遅延素子からなる。各セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎは遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力端子Ａ，Ｂに入力される２信号の内一つを選択して出力端子ＯＵＴに出力する。
【００５２】
図９に示すように、遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより、行きと帰りの二つの経路が構成されている。セレクタＳＥＬ１の入力端子Ａは遅延素子ＤＬＹ１ａの入力端子とともに信号ＳＩＮの入力端子ＴＩＮに接続され、入力端子Ｂは遅延素子ＤＬＹ１ｂの出力端子に接続されている。遅延素子ＤＬＹ１ｂの入力端子はセレクタＳＥＬ２の出力端子に接続されている。セレクタＳＥＬ２の入力端子Ａは遅延素子ＤＬＹ１ａの出力端子に接続され、入力端子Ｂは遅延素子ＤＬＹ２ｂの出力端子に接続されている。
遅延回路の以降の各段は、同様な構成を有し、各遅延素子とセレクタにより、梯子型の遅延回路が構成されている。
【００５３】
ここで、各セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎは、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎがローレベルのとき入力端子Ａの信号を選択して出力端子ＯＵＴに出力し、ハイレベルのとき入力端子Ｂの信号を選択して出力端子ＯＵＴに出力するものとする。このような遅延回路において、ディジタル信号である遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて入力信号ＳＩＮの折り返し地点が決定され、入力信号ＳＩＮに対して出力信号ＳＯＵＴの遅延時間が制御される。
【００５４】
例えば、遅延素子４段分の遅延時間が必要な場合、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの内、Ｓ１，Ｓ２をハイレベルに設定し、信号Ｓ３をローレベルに設定することにより、入力端子ＴＩＮに入力した信号ＳＩＮは遅延素子ＤＬＹ１ａ，ＤＬＹ２ａを介して、セレクタＳＥＬ３により折り返され、出力端子ＴＯＵＴに出力されるので、遅延回路の遅延時間は遅延素子ＤＬＹ１ａ，ＤＬＹ２ａ，ＤＬＹ２ｂ，ＤＬＹ１ｂのそれぞれの遅延時間の合計となる。
【００５５】
一般的に、遅延素子２ｍ段分の遅延時間が必要な場合には、遅延制御信号Ｓ１〜Ｓｍまではハイレベルに設定し、遅延制御信号Ｓｍ＋１をローレベルに設定することにより、遅延回路により所望の遅延時間が得られる。
【００５６】
以上説明したように、本実施例によれば、遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎを梯子型に接続し、各セレクタに入力する遅延制御信号Ｓ１，Ｓ２，…，Ｓｎによりセレクタを制御し、信号伝搬の経路を変化させることにより遅延回路の遅延時間を制御するので、同じ回路の繰り返しで遅延段数増減に容易に対応でき、また、最大遅延段数ｎが最小遅延時間に影響せず、遅延制御信号に対して遅延時間の線型特性が一様に保たれ、チップ上の非遅延信号の入出力位置も固定できる。
【００５７】
第５実施例
図１０は本発明に係る遅延回路の第５の実施例を示す回路図である。
本実施例の遅延回路はｎ段の遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにより構成されている。各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにはプリチャージ信号入力端子ＰＲ、その反転信号入力端子ＸＰＲ、信号入力端子ＩＮ１，ＩＮ２、遅延信号出力端子ＯＵＴ１，ＯＵＴ２がそれぞれ設けられている。
【００５８】
各遅延素子のプリチャージ信号入力端子ＰＲは遅延回路の入力端子ＴＩＮに接続され、その反転信号入力端子ＸＰＲはインバータＩＮＶ１の出力端子に接続されている。インバータＩＮＶ１の入力端子は遅延回路の入力端子ＴＩＮに接続されている。なお、バッファＢＵＦ１，ＢＵＦ２は入力信号ＳＩＮおよびその反転信号を増幅し、入力端子ＴＩＮおよびインバータＩＮＶ１の出力端子から遠く配置されている遅延素子に供給されているプリチャージ信号およびその反転信号のレベルを一定に保持する。
【００５９】
遅延素子ＤＬＹＷ１の出力端子ＯＵＴ１は遅延素子ＤＬＹＷ２の入力端子ＩＮ１に接続され、遅延素子ＤＬＹＷ１の入力端子ＩＮ２は遅延素子ＤＬＹＷ２の出力端子ＯＵＴ２に接続され、出力端子ＯＵＴ２は遅延回路の出力端子ＴＯＵＴに接続されている。
遅延素子ＤＬＹＷ２の出力端子ＯＵＴ１は遅延素子ＤＬＹＷ３の入力端子ＩＮ１に接続され、入力端子ＩＮ２は遅延素子ＤＬＹＷ３の出力端子ＯＵＴ２に接続されている。
遅延素子ＤＬＹＷ３以降の各遅延段の遅延素子も同様に接続されている。最終段を構成する遅延素子ＤＬＹＷｎにおいて、出力端子ＯＵＴ１は入力端子ＩＮ２に接続されている。
【００６０】
このように、遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにより遅延回路が構成されている。遅延回路は上下二つの信号伝搬経路を有し、上方の伝搬経路において信号は左から右へ、下方の伝搬経路において信号は右から左へ伝搬されていく。各遅延素子に遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎが入力され、これの遅延制御信号に応じて遅延回路における信号の折り返し地点が設定され、信号の伝搬経路が制御され、入力信号ＳＩＮに対する出力信号ＳＯＵＴの遅延時間が制御される。
【００６１】
図１１は遅延素子の一構成例を示している。図示のように、本例の遅延素子は図２に示す本発明の第１の実施例の遅延素子を上下２段並べて構成されている。上段の部分において、入力端子ＩＮ１に入力された信号に所定の遅延時間を与えて出力端子ＯＵＴ１に出力し、下段の部分において、入力端子ＩＮ２に入力された信号に所定の遅延時間を与えて出力端子ＯＵＴ２に出力する。また、上段の入力端子と下段の出力端子ＯＵＴ２との間にｎＭＯＳトランジスタＮ１が接続され、上段の中間ノードＡと下段の中間ノードＢとの間にｐＭＯＳトランジスタＰ１が接続されている。
【００６２】
ｎＭＯＳトランジスタＮ１のゲートはインバータＩＮＶＡの出力端子に接続され、インバータＩＮＶＡの入力端子は遅延制御信号ＳＡの入力端子に接続されている。ｐＭＯＳトランジスタＰ１のゲートは遅延制御信号ＳＢの入力端子に接続されている。
遅延制御信号ＳＡがハイレベルに保持されているとき、ｎＭＯＳトランジスタＮ１のゲートにローレベルの信号が印加され、ｎＭＯＳトランジスタＮ１が非導通状態にあり、入力端子ＩＮ１に入力された信号は中間ノードＡを介して所定の遅延時間で遅れて出力端子ＯＵＴ１に伝搬される。
一方、遅延制御信号ＳＡがローレベルに保持されているとき、ｎＭＯＳトランジスタＮ１のゲートにハイレベルの信号が印加され、ｎＭＯＳトランジスタＮ１が導通状態に保持されるので、入力端子ＩＮ１に入力された信号は遅延素子を介さずにそのまま出力端子ＯＵＴ２に出力される。
【００６３】
遅延制御信号ＳＢがハイレベルに保持されているとき、ｐＭＯＳトランジスタＰ１が非導通状態にあり、上段の回路においてノードＡの信号は出力端子ＯＵＴ１に出力され、下段の回路において入力端子ＩＮ２に入力された信号が中間ノードＢを介して出力端子ＯＵＴ２に出力される。
一方、遅延制御信号ＳＢがローレベルに保持されているとき、ｐＭＯＳトランジスタＰ１が導通状態に保持され、上段の中間ノードＡと下段の中間ノードＢが導通され、上段の中間ノードＡの信号は下段の中間ノードＢに伝搬され、下段の出力端子ＯＵＴ２に出力される。
【００６４】
このように、遅延素子に入力される遅延制御信号ＳＡ，ＳＢのレベルを設定することにより遅延素子における信号の伝搬あるいは折り返し動作が制御され、一つの遅延素子は信号遅延と選択の両方の機能を共有する。以下、図１０、１１を参照しつつ、本実施例の遅延回路の動作を説明する。
遅延回路が動作する前に、上段および下段の回路がそれぞれ入力されるプリチャージ信号およびその反転信号に応じてプリチャージされる。入力端子に入力される信号の立ち下がりエッジがそれぞれ所定の遅延時間を経て出力端子に伝搬されていく。
例えば、図１１に示す遅延素子において、遅延制御信号ＳＡ，ＳＢがともにハイレベルに保持されているとき、上段の回路において入力端子ＩＮ１に入力された信号が遅延時間を経て出力端子ＯＵＴ１に出力される。ディスチャージ時の信号のレベルの変化は上段の入力端子ＩＮ１から出力端子ＯＵＴ１へ伝わり、信号の変化が図１０に示すように後段の回路を介して戻ってきて、下段の入力端子ＩＮ２に入力され、下段の回路において入力端子ＩＮ２に入力された信号が所定の遅延時間を経て出力端子ＯＵＴ１に出力される。
【００６５】
遅延制御信号ＳＡがハイレベル、ＳＢがローレベルに保持されているとき、上段の中間ノードＡと下段の中間ノードＢが接続される。この場合、上段の入力端子ＩＮ１に入力される信号の立ち下がりエッジに応じて上段回路の中間ノードＡがローレベルからハイレベルに切り換わり、下段の回路の中間ノードＢもこれに応じて同様にレベルが変化する。中間ノードＢのレベル変化に応じて下段の出力端子ＯＵＴ２がプリチャージ状態のハイレベルからディスチャージ状態のローレベルに変化する。この場合、下段の回路を構成するｐＭＯＳトランジスタＰ４と上段の回路を構成するｐＭＯＳトランジスタＰ５、下段の回路を構成するｎＭＯＳトランジスタＮ３と上段の回路を構成するｎＭＯＳトランジスタＮ５とがそれぞれ同じ大きさに形成された場合、出力端子ＯＵＴ２に出力された遅延信号の遅延時間は図２に示す遅延素子一つ分の遅延時間と同じになる。図２に示す遅延素子の遅延時間をｔＤとすると、この場合、入力端子ＩＮ１に入力された信号に対して出力端子ＯＵＴ２から出力される遅延信号の遅延時間はｔＤである。
その後上段の中間ノードＡのレベル変化が出力端子ＯＵＴ１を介して外部に出力され、図１０に示すように後段の回路を経て下段の入力端子ＩＮ２に入力される。しかしそのときすでに下段の中間ノードＢがハイレベルになっており、ノードＢのレベルは変化しない。
【００６６】
遅延制御信号ＳＡがローレベルに保持されているとき、上段の入力端子ＩＮ１と下段の出力端子ＯＵＴ２が接続され、入力端子ＩＮ１に入力された信号が遅延せず出力端子ＯＵＴ２に出力される。
【００６７】
即ち、遅延制御信号ＳＡ，ＳＢがともにハイレベルに保持されているとき、上段と下段の回路はそれぞれ遅延素子として動作し、入力信号に対して図２に示す遅延素子一つ分の遅延時間を与える。
遅延制御信号ＳＡがハイレベル、ＳＢがローレベルに保持されているとき、上段の入力端子ＩＮ１に入力された信号に対して遅延素子一つ分の遅延時間を与えて、遅延信号が下段の出力端子ＯＵＴ２に出力される。
遅延制御信号ＳＡがローレベルに保持されているとき、上段の入力端子ＩＮ１に入力された信号が遅れることなく、下段の出力端子ＯＵＴ２に出力される。
【００６８】
このような遅延素子が図１０に示すように接続して構成された遅延回路において、各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎに入力された遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎを制御することにより、遅延回路の遅延時間を制御することができる。且つ、各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎにおいて、信号の伝搬経路を制御する信号選択部分は一つのトランジスタにより構成され、回路の構成が簡単化される。
【００６９】
以上説明したように、本実施例によれば、上下２段並べて構成された遅延素子をｎ段で遅延回路を構成し、各遅延素子に入力される遅延制御信号に応じて遅延回路における信号の伝搬経路を変化させ、遅延回路の遅延時間を制御し、各遅延素子における信号選択回路は一つのトランジスタにより構成できるので、簡単の回路構成で遅延素子および選択回路の両方の機能を実現でき、回路規模の縮小化を実現でき、論理回路により構成された選択回路に較べて、選択回路における信号の遅延量が小さく抑制でき、遅延制御信号と遅延時間の線型特性が優れた遅延回路を実現できる。
【００７０】
第６実施例
図１２は本発明に係る遅延回路の第６の実施例を示す回路図である。
本実施例は上述した第３、第４および第５の実施例の可変遅延回路に遅延制御信号Ｓ１，Ｓ２，…，Ｓｎを供給する回路である。
上述したように、可変遅延回路に供給される遅延制御信号の各ビットの値により、遅延回路における信号の伝搬経路が変化して遅延時間が制御される。具体的に、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの順で最初にローレベルのビットにより信号の折り返し地点が決定され、それに応じた遅延時間が設定される。
【００７１】
また、実際の応用では遅延時間の増減を指示するアップダウン信号ＳＵＤに応じて遅延制御信号Ｓ１，Ｓ２，…，Ｓｎを生成することがしばしばある。図１２はこのような遅延制御信号生成回路の一例を示している。
図示のように、本例の生成回路はアップダウン信号ＳＵＤ、クロック信号ＣＬＫを受けて、アップダウン信号ＳＵＤの指示に応じて可変遅延回路の遅延時間を制御する遅延制御信号Ｓ１，Ｓ２，…，Ｓｎを生成する。
【００７２】
遅延制御信号生成回路はラッチ回路Ｃ１，Ｃ２，…，Ｃｎにより構成されている。各ラッチ回路はアップダウン信号ＳＵＤ、クロック信号ＣＬＫを受けて、さらにＰＸＱ端子から前段のラッチ回路の出力信号Ｑの反転信号ＸＱ、ＮＸＱ端子から後段のラッチ回路の反転信号ＸＱを受けて、これらの信号について論理演算を行った結果で次の出力を決定し、クロック信号ＣＬＫの１周期毎に遅延制御信号の遅延段数を一段のみ増減する。また、初段のラッチ回路Ｃ１のＰＸＱ端子がローレベル、例えば接地電位ＧＮＤに保持され、最後段のラッチ回路Ｃｎの端子ＮＸＱがハイレベル、例えば電源電圧ＶＤＤレベルに保持されている。
【００７３】
図１３はラッチ回路の一構成例を示している。図示のように、ラッチ回路はＡＮＤゲートＧ１、ＮＯＲゲートＧ２、ＤフリップフロップＤ１により構成されている。
ＡＮＤゲートＧ１の一方の入力端子はアップダウン信号ＳＵＤの入力端子ＵＰに接続され、他方の入力端子は後段のラッチ回路の反転出力信号の入力端子ＮＸＱに接続され、ＮＯＲゲートＧ２の一方の入力端子は前段のラッチ回路の反転出力信号の入力端子ＰＸＱに接続され、他方の入力端子はＡＮＤゲートＧ１の出力端子に接続されている。Ｄフリップフロップの信号入力端子ＤはＮＯＲゲートＧ２の出力端子に接続され、クロック信号入力端子はクロック信号ＣＬＫの入力端子ＣＫに接続されている。Ｄフリップフロップの出力端子Ｑから遅延制御信号の一ビットが出力され、出力端子ＸＱからその反転信号が出力される。
【００７４】
ここで、遅延回路の遅延時間を増加させる場合に外部制御回路によりアップダウン信号ＳＵＤがローレベルに設定され、遅延時間を低減させる場合にアップダウン信号ＳＵＤがハイレベルに設定されるものと仮定する。図１２に示す遅延制御信号生成回路において、一つのラッチ回路のみはローレベルの信号を出力し、他のラッチ回路はハイレベルの信号を出力する。
【００７５】
例えば、初期状態として、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの内Ｓ１〜Ｓｘはハイレベル、Ｓｘ＋１〜Ｓｎはローレベルとする。遅延時間を増加させるため外部制御回路によりアップダウン信号ＳＵＤがローレベルに保持される場合に、クロック信号ＣＬＫの変化タイミング、例えば立ち上がりエッジにおいて、ラッチ回路Ｃｘ＋１の出力信号Ｑはローレベルからハイレベルに切り換えられる。これに応じて可変遅延回路における信号伝搬経路が変化し、遅延段数が増えるので、遅延時間は遅延素子一段分増加する。
一方、同じ初期状態において、遅延時間を低減させるため外部制御回路によりアップダウン信号ＳＵＤがハイレベルに保持されている場合に、クロック信号ＣＬＫの立ち上がりエッジにおいて、ラッチ回路Ｃｘ−１の出力信号Ｑはハイレベルからローレベルに切り換えられる。これに応じて可変遅延回路における遅延段数が減少するので、遅延時間は遅延素子一段分低減する。
【００７６】
図１３に示すラッチ回路において、外部制御回路によりアップダウン信号ＳＵＤがローレベルに保持されている場合に、前段のラッチ回路の出力信号に応じてＤフリップフロップＤ１への入力信号レベルが決まる。例えば、前段のラッチ回路からハイレベルの遅延制御信号が出力されている場合、ＰＸＱ端子からローレベルの信号が入力され、ＮＯＲゲートＧ２の出力端子はハイレベルに保持され、クロック信号ＣＬＫの立ち上がりエッジにおいてＤフリップフロップＤ１の出力端子Ｑがハイレベルに切り換えられる。これにより、可変遅延回路における信号伝搬経路の遅延素子の段数が増え、遅延時間が増加する。
【００７７】
一方、外部制御回路によりアップダウン信号ＳＵＤがハイレベルに保持されている場合に、後段のラッチ回路の出力信号に応じてＤフリップフロップＤ１の出力信号レベルが決まる。例えば、後段のラッチ回路からローレベルの遅延制御信号が出力されている場合、端子ＮＸＱからハイレベルの信号が入力され、ＡＮＤゲートＧ１からハイレベルの信号が出力されるので、ＮＯＲゲートＧ２の出力端子がローレベルに保持され、クロック信号ＣＬＫの立ち上がりエッジでＤフリップフロップＤ１の出力端子Ｑがローレベルに切り換えられる。これにより、可変遅延回路における信号伝搬経路の遅延素子段数が減り、遅延時間が低減する。
【００７８】
なお、上述した遅延制御信号を生成するためのラッチ回路は多数存在し、図１３にその一例のみ示している。ここで、例えば、“・”を論理積、“＋”を論理和、ＩＮＶ（ｘ）を信号ｘの論理反転を表すとすると、次式に示す信号ｙを生成し、ＤフリップフロップＤ１に供給する論理回路を有するものであればよい。
【００７９】
［数１］
ｙ＝INV(ＳＵＤ・INV(次段のＱ) ＋INV(前段のＱ)) …（１）
【００８０】
図１４はアップダウン信号ＳＵＤ、クロック信号ＣＬＫに応じて図１２に示す遅延制御信号生成回路から出力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの波形を示している。図示のように、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎの内、Ｓ１，Ｓ２，Ｓ３がハイレベル、Ｓ４〜Ｓｎがローレベルの初期状態から始まる。時間ｔ１においてクロック信号ＣＬＫが立ち上がり、このときアップダウン信号ＳＵＤがハイレベルに保持されているので、遅延制御信号Ｓ３がハイレベルからローレベルに切り換えられる。さらに時間ｔ２において遅延制御信号Ｓ２がハイレベルからローレベルに切り換えられる。これに応じて図１２に示す可変遅延回路の信号伝搬経路の遅延素子数が一つずつ減り、遅延時間が遅延素子２段分低減する。
【００８１】
時間ｔ３において、アップダウン信号ＳＵＤがハイレベルからローレベルに切り換わり、これに応じて時間ｔ４においてクロック信号ＣＬＫが立ち上がり、遅延制御信号Ｓ２がローレベルからハイレベルに切り換わる。さらに、時間ｔ５でクロック信号ＣＬＫの立ち上がりエッジに応じて遅延制御信号Ｓ３がローレベルからハイレベルに切り換わる。これにより、可変遅延回路の信号伝搬経路の遅延素子数が一つずつ増え、遅延時間が遅延素子２段分増加する。
【００８２】
以上説明したように、本実施例によれば、ＡＮＤゲートＧ１、ＮＯＲゲートＧ２からなる論理回路とＤフリップフロップＤ１により構成したラッチ回路Ｃ１，Ｃ２，…，Ｃｎを用いて遅延制御信号生成回路を構成し、各ラッチ回路の論理回路は前後段のラッチ回路の出力信号および遅延時間の増減を制御するアップダウン信号ＳＵＤ、動作タイミングを制御するクロック信号ＣＬＫに応じて動作し、アップダウン信号ＳＵＤのレベルに応じて各ラッチ回路の出力信号を制御し、これを受けた可変遅延回路における信号の伝搬経路を変化させることにより、遅延時間を制御するので、アップダウン信号ＳＵＤを設定することで可変遅延回路により所望の遅延時間が得られる。
【００８３】
第７実施例
図１５は本発明に係る遅延回路の第７の実施例を示す回路図である。
本実施例は上述した本発明の第６の実施例と同様に可変遅延回路に遅延制御信号Ｓ１，Ｓ２，…，Ｓｍを供給する遅延制御信号生成回路であるが、第６の実施例と異なって本実施例では、ＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２とＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４により構成されたラッチ回路ＣＳ１，ＣＳ２，…，ＣＳｍを用いて、遅延制御信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍを生成する。
【００８４】
図１６はラッチ回路の一構成例を示している。図示のように、本例のラッチ回路はＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２とＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４により構成され、外部から遅延時間の増減を指示する制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢおよび前段と後段のラッチ回路の出力信号を受けて、出力信号ＱＡ，ＱＢを設定する。
なお、制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢは外部の制御回路により供給され、例えば、可変遅延回路において遅延素子の段数が偶数でそこから１段遅延素子を増加させる場合はＰＲＡにパルスを与え、遅延段数が偶数段でそこから１段遅延素子を減少させる場合はＣＬＢにパルスを与え、遅延素子段数が奇数段でそこから１段遅延素子を低減させる場合はＰＲＢにパルスを与え、遅延素子段数が奇数段でそこから１段遅延素子を減少させる場合はＣＬＡにパルスを与える。本実施例の遅延制御信号生成回路はこのような制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢに応じて遅延制御信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍを生成し、可変遅延回路における遅延素子段数を増減させる。
【００８５】
ＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４はそれぞれに入力Ａ１，Ａ２を有するＮＡＮＤゲートであって、ＮＡＮＤゲートＧ１の入力端子Ａ１はラッチ回路の入力端子ＰＱに接続され、なお入力端子ＰＱは前段のラッチ回路の出力端子ＱＢに接続されている。ＮＡＮＤゲートＧ１の入力端子Ａ２は制御信号ＰＲＡの入力端子に接続されている。ＮＡＮＤゲートＧ２の入力端子Ａ１は制御信号ＣＬＡの入力端子に接続され、入力端子Ａ２はＳＲラッチＳＲＬＡＴ２の出力端子ＸＱに接続されている。ＮＡＮＤゲートＧ１，Ｇ２の出力端子はそれぞれＳＲラッチＳＲＬＡＴ１の入力端子ＸＲ，ＸＳに接続されている。
【００８６】
ＮＡＮＤゲートＧ３の入力端子Ａ１はＳＲラッチＳＲＬＡＴ１の出力端子Ｑに接続され、入力端子Ａ２は制御信号ＰＲＢの入力端子に接続されている。ＮＡＮＤゲートＧ４の入力端子Ａ１は制御信号ＣＬＢの入力端子に接続され、入力端子はラッチ回路の入力端子ＮＸＱに接続されている。ＮＡＮＤゲートＧ３，Ｇ４の出力端子はそれぞれＳＲラッチＳＲＬＡＴ２の入力端子ＸＲ，ＸＳに接続されている。
【００８７】
ＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２は同じ構成を有しており、図１７はその構成を示している。図示のようにＳＲラッチは二つのＮＡＮＤゲートＳ１，Ｓ２により構成され、ＮＡＮＤゲートＳ１の一方の入力端子はＸＲ端子に接続され、他方の入力端子はＮＡＮＤゲートＳ２の出力端子に接続され、ＮＡＮＤゲートＳ２の一方の入力端子はＸＳ端子に接続され、他方の入力端子はＮＡＮＤゲートＳ１の出力端子に接続されている。
【００８８】
このようなＳＲラッチにおいて、入力端子ＸＲ，ＸＳに入力される信号のレベル変化、ここでは立ち下がりエッジにおいて出力端子ＸＱ，Ｑの信号が設定される。ここで、ハイレベルの信号を“１”、ローレベルの信号を“０”として、入力信号ＸＲ，ＸＳが“１０”および“０１”の場合、出力信号ＸＱ，Ｑはそれぞれ“０１”および“１０”に設定され、入力信号が“１１”の場合、出力信号は前の状態を保持する。また入力信号が“００”の場合、出力信号は不定となり、これは禁止状態である。
【００８９】
図１７に示すＳＲラッチ回路は二つのＮＡＮＤゲートＳ１，Ｓ２により構成されるので、図１６に示すラッチ回路全体は、８つのＮＡＮＤゲートにより構成される。一つのＮＡＮＤゲートを４つのＭＯＳトランジスタにより構成できるので、図１６に示す一つのラッチ回路は、合計３２のトランジスタにより構成される。
【００９０】
図１８は制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢおよびそれに応じて設定される遅延時間制御信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍの一部分の波形を示す波形図である。以下、図１５および図１８を参照しつつ、本実施例の遅延制御信号生成回路の動作について説明する。
【００９１】
図１８に示すように、初期状態としてＳ１（図示しない）、Ｓ２，Ｓ３，Ｓ４，Ｓ５はハイレベルに保持され、Ｓ６および図示しないＳ７以降の信号はローレベルに保持されている。時間ｔ０において、制御信号ＣＬＡにパルスが与えられ、これに応じて遅延制御信号Ｓ５がハイレベルからローレベルに切り換えられるので、これにより制御される可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が低減する。
【００９２】
次いで、時間ｔ１において、制御信号ＣＬＢにパルスが与えられ、これに応じて遅延制御信号Ｓ４がハイレベルからローレベルに切り換えられるので、可変遅延回路の遅延時間がさらに遅延素子一段分低減する。同様に時間ｔ２において制御信号ＣＬＡにパルスが与えられ、これに応じて遅延制御信号Ｓ３がハイレベルからローレベルに切り換えられるので、これにより制御される可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が低減する。
【００９３】
時間ｔ３において、制御信号ＰＲＡにパルスが与えられ、これに応じて遅延制御信号Ｓ３がローレベルからハイレベルに切り換えられるので、可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が増加する。次いで時間ｔ４において制御信号ＰＲＢにパルスが与えられ、これに応じて遅延制御信号Ｓ４がローレベルからハイレベルに切り換えられるので、可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が増加する。さらに時間ｔ５において、制御信号ＰＲＡにパルスが与えられ、これに応じて遅延制御信号Ｓ５がローレベルからハイレベルに切り換えられるので、可変遅延回路では信号伝搬経路が変化し、遅延素子一段分遅延時間が増加する。
【００９４】
以上説明したように、本実施例によれば、ＳＲラッチＳＲＬＡＴ１，ＳＲＬＡＴ２およびＮＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４からなるラッチ回路ＣＳ１，ＣＳ２，…，ＣＳｍを用いて遅延制御信号生成回路を構成し、各ラッチ回路は前後段のラッチ回路の出力信号および遅延時間の増減を制御する制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢを受けて、遅延制御信号Ｓ１，Ｓ２，…，Ｓ２ｍ−１，Ｓ２ｍを生成し、これを受けて可変遅延回路における信号の伝搬経路を変化させることにより、遅延時間を制御するので、制御信号ＣＬＡ，ＰＲＡ，ＣＬＢ，ＰＲＢを設定することで可変遅延回路により所望の遅延時間が得られる。
たとえば、カウンタの出力から論理ゲートからなるデコーダで可変遅延回路に必要な遅延制御信号Ｓ１〜Ｓｎを作る方法では、カウント値が切り替えの際に不要なグリッチが発生することがある。本第６及び第７実施例の遅延信号生成回路によれば、そのような方法に比べグリッチ発生の心配がない。また、遅延信号生成回路が単純かつ同じ回路の繰り返しで実現でき、カウンタや大規模なデコーダ回路を用いることなく、遅延回路の遅延時間を制御することができる。
【００９５】
第８実施例
図１９は本発明に係る遅延回路の第８の実施例を示す回路図である。
本実施例は図１５に示す遅延制御信号生成回路を構成するラッチ回路ＣＳ１，ＣＳ２，…，ＣＳｍのもう一つの構成例を示すものである。
図１９に示すように、本実施例のラッチ回路はｐＭＯＳトランジスタＰ１〜Ｐ８、ｎＭＯＳトランジスタＮ１〜Ｎ１２により構成され、一段のラッチ回路として合計２０個のＭＯＳトランジスタにより構成でき、図１６に示すラッチ回路に較べると、ラッチ回路を構成するためのＭＯＳトランジスタ数が大幅に低減される。
【００９６】
ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ３のゲートはともにノードＮＤ２に接続され、ｎＭＯＳトランジスタＮ１とｐＭＯＳトランジスタＰ２のゲートはともに制御信号ＰＲＡの入力端子に接続されている。ｎＭＯＳトランジスタＮ２のゲートは端子ＰＱに接続され、前段のラッチ回路の出力端子ＱＢに接続されている。
ｐＭＯＳトランジスタＰ３とｎＭＯＳトランジスタＮ４のゲートはともにノードＮＤ１に接続され、ｎＭＯＳトランジスタＮ５とｐＭＯＳトランジスタＰ４のゲートはともに制御信号ＣＬＡの入力端子に接続されている。ｎＭＯＳトランジスタＮ６のゲートはノードＮＤ４に接続されている。
【００９７】
ｐＭＯＳトランジスタＰ１，Ｐ３のソースはともに電源電圧ＶＤＤの供給線に接続され、ｐＭＯＳトランジスタＰ１のドレインはｐＭＯＳトランジスタＰ２のソースと接続され、ｐＭＯＳトランジスタＰ２のドレインはノードＮＤ１に接続されている。ｎＭＯＳトランジスタＮ１，Ｎ３のドレインはノードＮＤ１に共通に接続され、ｎＭＯＳトランジスタＮ１のソースはｎＭＯＳトランジスタＮ２のドレインと接続され、ｎＭＯＳトランジスタＮ２，Ｎ３のソースは接地されている。
ｐＭＯＳトランジスタＰ３のドレインはｐＭＯＳトランジスタＰ４のソースに接続され、ｐＭＯＳトランジスタＰ４のドレインはノードＮＤ２に接続されている。ｎＭＯＳトランジスタＮ４，Ｎ５のドレインはノードＮＤ２に共通に接続され、ｎＭＯＳトランジスタＮ５のソースはｎＭＯＳトランジスタＮ６のドレインに接続され、ｎＭＯＳトランジスタＮ４，Ｎ６のソースは接地されている。
【００９８】
また、ｐＭＯＳトランジスタＰ５〜Ｐ８、ｎＭＯＳトランジスタＮ７〜Ｎ１２は上述した部分とほぼ同様に接続されている。
ラッチ回路の出力端子ＱＡはノードＮＤ２に接続され、出力端子ＸＱＡはノードＮＤ１に接続されている。さらに出力端子ＱＢはノードＮＤ４に接続され、出力端子ＸＱＢはノードＮＤ３に接続されている。また、ラッチ回路の出力端子ＱＡから遅延制御信号の奇数番の信号Ｓ１，Ｓ３，…，Ｓ２ｍ−１が出力され、出力端子ＱＢから遅延制御信号の偶数番の信号Ｓ２，Ｓ４，…，Ｓ２ｍが出力される。
【００９９】
このように構成されたラッチ回路において、出力端子ＱＡからハイレベルの信号が出力され、出力端子ＱＢからローレベルの信号が出力される初期状態より、その動作について説明する。この場合、出力端子ＸＱＡはローレベル、出力端子ＸＱＢはハイレベルにそれぞれ保持されている。即ち、ノードＮＤ１はローレベル、ノードＮＤ２はハイレベル、ノードＮＤ３はハイレベル、ノードＮＤ４はローレベルにそれぞれ保持されている。
例えば、図１８の波形図に示すように、制御信号ＣＬＡに正のパルスが与えられた場合、ｎＭＯＳトランジスタＮ５が導通状態となる。なお、このとき、ラッチ回路の出力端子ＸＱＢからハイレベルの信号が出力されているので、ｎＭＯＳトランジスタＮ６も導通状態となる。これに応じてノードＮＤ２はハイレベルからローレベルに切り換えられ、これに応じてｐＭＯＳトランジスタＰ１，Ｐ２がともに導通状態になり、ノードＮＤ１はローレベルからハイレベルに切り換えられる。
即ち、ラッチ回路の出力端子ＱＡはハイレベルからローレベルに切り換えられる。ラッチ回路の出力信号により制御されている可変遅延回路において、遅延時間が遅延素子一段分低減する。
【０１００】
次いで、上述した説明と同じ初期状態、即ち、出力端子ＱＡからハイレベルの信号が出力され、出力端子ＱＢからローレベルの信号が出力されているとき、制御信号ＰＲＢに正のパルス信号が与えられた場合の動作について説明する。このとき、ｎＭＯＳトランジスタＮ７が非導通状態から導通状態に切り換えられ、また、ｎＭＯＳトランジスタＮ８も導通状態にあるので、ノードＮＤ３がハイレベルからローレベルに切り換えられる。これに応じてｐＭＯＳトランジスタＰ７が非導通状態から導通状態に切り換えられ、また、ｐＭＯＳトランジスタＰ８も導通状態にあるので、ノードＮＤ４がローレベルからハイレベルに切り換えられる。
即ち、ラッチ回路の出力端子ＱＢはローレベルからハイレベルに切り換えられる。ラッチ回路の出力信号により制御されている可変遅延回路において、遅延時間が遅延素子一段分増加する。
【０１０１】
以上説明したように、本実施例によれば、遅延制御信号生成回路を構成する各ラッチ回路をそれぞれ２０個のＭＯＳトランジスタにより構成され、前述した本発明の第７の実施例に較べると、ラッチ回路を構成するためのＭＯＳトランジスタの数を低減でき、遅延制御信号生成回路全体の構成を簡単化できる。
【０１０２】
第９実施例
図２０は本発明に係る遅延回路の第９の実施例を示す回路図である。
本実施例は上述した第８の実施例と同様に、遅延制御信号生成回路を構成するラッチ回路のもう一つの回路例を示している。ただし、本実施例ではラッチ回路を構成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタの駆動能力を調整することにより、図１９に示す第８の実施例に較べてさらにＭＯＳトランジスタの数を低減できるラッチ回路を実現する。
【０１０３】
図２０に示すように、ｐＭＯＳトランジスタＰ１、Ｐ３、Ｐ５、Ｐ７の駆動能力をＮ１、Ｎ２、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ１１、Ｎ１２より充分小さく設定し、ｐＭＯＳトランジスタＰ２、Ｐ４、Ｐ６、Ｐ８の各トランジスタのソースとドレインが接続されていた配線をショートすれば、図１９のラッチ回路にあるｐＭＯＳトランジスタＰ２、Ｐ４、Ｐ６、Ｐ８を削除することが可能であり、ラッチ回路を構成するトランジスタ数がさらに低減する。
【０１０４】
第１０実施例
図２１は本発明に係る発振回路の第１の実施例を示す回路図である。
図示のように、本実施例の発振回路は、図１に示す遅延回路の第１の実施例を用いて実現したものである。ここでは、回路の同じ構成部分は同じ符号を用いて表記し、かつ以下の説明においては、遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎからなる遅延回路部分について省略する。
【０１０５】
遅延回路の最後段の遅延素子ＤＬＹｎの出力信号ＣＫｎはＮＡＮＤゲートＮＧＴ１を介して、遅延回路の入力端子に帰還され、環状発振回路（リングオシレータ）が構成されている。ＮＡＮＤゲートＮＧＴ１の一方の入力端子は遅延素子ＤＬＹｎの出力端子ＯＵＴに接続され、他方の入力端子は発振回路の動作／停止状態を制御する制御信号ＳＯＮの入力端子に接続されている。
制御信号ＳＯＮがローレベルに保持されているとき、ＮＡＮＤゲートＮＧＴ１の出力端子がハイレベルに保持され、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎの出力信号ＣＫ１，ＣＫ２，…，ＣＫｎはすべてハイレベルに保持され、発振回路は停止状態に設定される。
一方、制御信号ＳＯＮがハイレベルに保持されているとき、ＮＡＮＤゲートＮＧＴ１の出力端子に遅延素子ＤＬＹｎの出力信号ＣＫｎの反転信号が出力され、これが遅延回路の入力信号として遅延素子ＤＬＹ１の入力端子ＩＮに入力され、発振回路は動作状態に設定され、各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎからクロック信号ＣＫ１，ＣＫ２，…，ＣＫｎがそれぞれ出力される。
【０１０６】
図２２は図２１に示す発振回路が動作時の出力信号を示している。図示のように、発振回路動作時に、遅延回路を構成する各遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎからそれぞれデューティの異なるクロック信号ＣＫ１，ＣＫ２，…，ＣＫｎが得られる。
【０１０７】
以上説明したように、本実施例によれば、複数の遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎにより遅延回路を構成し、末段の遅延素子ＤＬＹｎからの出力信号をＮＡＮＤゲートＮＧＴ１を介して、その反転信号を初段の遅延素子ＤＬＹ１の入力端子に入力させ、リングオシレータを構成するので、デューティ比の異なる複数のクロック信号ＣＫ１，ＣＫ２，…，ＣＫｎを同時に得ることができる。
【０１０８】
第１１実施例
図２３は本発明に係る発振回路の第２の実施例を示す回路図である。
本実施例の発振回路は、図８に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎからなる可変遅延回路により構成されている。セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに入力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて遅延回路の遅延時間が制御され、発振回路の発振周波数が制御される。
【０１０９】
遅延回路を構成するセレクタＳＥＬ１の出力信号ＳＯＵＴがＮＡＮＤゲートＮＧＴ１の一方の入力端子に入力され、ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮは遅延回路の入力信号として遅延回路に入力される。ＮＡＮＤゲートＮＧＴ１の他方の入力端子は発振回路の動作／停止状態を制御する制御信号ＳＯＮの入力端子に接続されている。
制御信号ＳＯＮがローレベルに保持されているとき、ＮＡＮＤゲートＮＧＴ１の出力端子がハイレベルに保持され、発振動作が停止状態に設定され、制御信号ＳＯＮがハイレベルに保持されているとき、ＮＡＮＤゲートＮＧＴ１の出力端子から遅延回路の出力信号ＳＯＵＴの反転信号ＳＩＮが出力され、反転信号ＳＩＮがさらに遅延回路に入力されるので、環状発振回路において発振動作が行われる。
【０１１０】
セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに入力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎにより、遅延回路の遅延時間が制御され、これに応じて発振回路の発振周波数が制御される。即ち、可変遅延回路により周波数可変な発振回路が構成できる。例えば、遅延制御信号Ｓ１，Ｓ２，…，Ｓｎにより遅延時間が小さく設定されるとき、発振周波数が大きくなり、逆に遅延時間を大きく設定されるとき、発振周波数が小さくなる。
【０１１１】
以上説明したように、本実施例によれば、遅延素子ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎにより構成される可変遅延回路とＮＡＮＤゲートＮＧＴ１により環状発振回路を構成し、セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに入力される遅延時間制御信号Ｓ１，Ｓ２，…，Ｓｎにより遅延回路の遅延時間を制御することにより発振周波数を制御するので、ディジタル信号により発振周波数が設定できる発振回路を実現でき、同じ回路の繰り返しで遅延段数増減に容易に対応でき、かつ遅延素子の段数を増やしての回路レイアウト上の信号の出力端子の位置が変化しない。また、最大遅延段数ｎが最小遅延時間に影響せず、遅延制御信号に対して遅延時間の線型特性が一様に保たれるため、遅延制御信号に対する発振周波数の線型特性がよく、最大発振周波数が大きく設定できる。
【０１１２】
第１２実施例
図２４は本発明に係る発振回路の第３の実施例を示す回路図である。
本実施例の発振回路は、図９に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂとセレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎからなる可変遅延回路により構成されている。セレクタＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎに入力される遅延制御信号Ｓ１，Ｓ２，…，Ｓｎに応じて遅延回路の遅延時間が制御され、発振回路の発振周波数が制御される。
【０１１３】
なお、遅延回路の構成要素の相違点を除けば、本実施例は図２３に示す発振回路の第２の実施例とほぼ同様な構成を有しており、よって上述した第２の実施例の発振回路とほぼ同様な効果を有する。
【０１１４】
第１３実施例
図２５は本発明に係る発振回路の第４の実施例を示す回路図である。
本実施例の発振回路は、図１０に示す遅延回路を用いて構成されている。
図示のように、本例の発振回路はＮＡＮＤゲートＮＧＴ１および遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎからなる可変遅延回路により構成されている。遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎの構成は図１１に示しており、これらの遅延素子により構成された可変遅延回路の構成および動作については、遅延回路の第５の実施例では既に詳細に説明しており、ここでは遅延回路の部分について説明を省略する。
【０１１５】
遅延回路の出力信号ＳＯＵＴはＮＡＮＤゲートＮＧＴ１の一方の入力端子に入力され、ＮＡＮＤゲートＮＧＴ１の他方の入力端子に発振回路の動作／停止状態を制御する制御信号ＳＯＮの入力端子に接続されている。ＮＡＮＤゲートＮＧＴ１の出力信号ＳＯＵＴは遅延回路の入力信号として遅延回路に入力される。
【０１１６】
各遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎは遅延と選択の両方の機能を備えており、それぞれの遅延素子に入力される遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎに応じて遅延回路の遅延時間が制御されるので、これに応じて発振回路の発振周波数が制御される。
【０１１７】
以上説明したように、本実施例によれば、ＮＡＮＤゲートＮＧＴ１と遅延素子ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎからなる可変遅延回路により、環状発振回路を構成し、遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎに応じて遅延回路の遅延時間を制御することにより発振回路の発振周波数を制御するので、ディジタル信号に応じて発振周波数を制御でき、かつ、遅延素子が簡単な構成により遅延と選択両方の機能を有し、最小周波数ステップ幅がセレクタの遅延時間により大きくなる度合いが少なくなる。また、回路を構成するためのトランジスタ数や面積の縮小化が図れる利点がある。
【０１１８】
第１４実施例
図２６は本発明に係る発振回路の第５の実施例を示す回路図である。
本実施例の発振回路は、図１０に示す遅延回路を二つ縦列接続して構成されている。発振信号ＣＫの出力を二つの遅延回路の中間点から取り出し、二つの出力回路の遅延時間を独立に制御することにより、発振周波数とデューティ比の両方が可変とした発振信号ＣＫが得られる。
【０１１９】
図示のように、遅延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷｎおよび遅延素子ＤＢＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎにより、それぞれ二つの遅延回路１０、２０が構成され、遅延回路１０の出力信号ＳＡＯＵＴ が遅延回路２０の入力信号として、遅延回路２０に入力される。遅延回路２０の出力信号ＳＢＯＵＴはＮＡＮＤゲートＮＧＴ１の一方の入力端子に入力され、ＮＡＮＤゲートＮＧＴ１の他方の入力端子に発振回路の動作／停止状態を制御する制御信号ＳＯＮが入力される。
【０１２０】
ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮは遅延回路１０、２０の各遅延素子のプリチャージ信号として、各遅延素子のプリチャージ信号入力端子ＰＲに入力される。また、ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮは、インバータＡＩＮＶ１を介して反転され、プリチャージ信号の反転信号として、遅延回路１０の各遅延素子の端子ＸＰＲに入力される。出力信号ＳＩＮはインバータＢＩＮＶ１を介して反転され、遅延回路２０の各遅延素子の端子ＸＰＲに入力される。
【０１２１】
遅延回路１０の各遅延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷｎに遅延制御信号ＡＳ１，ＡＳ２，ＡＳ３，ＡＳ４，…，ＡＳ２ｎ−１，ＡＳ２ｎが入力され、これらの信号に応じて遅延回路１０の遅延時間が制御される。遅延回路２０の各遅延素子ＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎに遅延制御信号ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−１，ＢＳ２ｎが入力され、これらの信号に応じて遅延回路２０の遅延時間が制御される。遅延回路１０、２０の遅延時間はそれぞれの遅延回路に入力される遅延制御信号に応じて制御される。
【０１２２】
ＮＡＮＤゲートＮＧＴ１にローレベルの制御信号ＳＯＮが入力されているとき、ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮがハイレベルに保持され、遅延回路を構成する各遅延素子の出力端子ＯＵＴ１，ＯＵＴ２がハイレベルに保持され、発振回路は停止状態に設定される。
制御信号ＳＯＮがハイレベルになると、短時間で各遅延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷｎおよびＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎの出力端子ＯＵＴ１，ＯＵＴ２がプリチャージされ、ＢＤＬＹＷ１の出力端子ＯＵＴ２からの出力信号がＮＡＮＤゲートＮＧＴ１に入力される。入力信号ＳＯＮがハイレベルの場合はその変化がＮＡＮＤゲートＮＧＴ１の出力端子に伝搬され、ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮがローレベルになる。さらにその変化がＡＤＬＹ１の入力端子ＩＮ１から出力端子へ、次にＡＤＬＹＷ２の入力端子ＩＮ１から出力端子ＯＵＴ１へと順次伝搬してゆく。ここで遅延制御信号ＡＳ１，ＡＳ２，ＡＳ３，ＡＳ４，…，ＡＳ２ｎ−１，ＡＳ２ｎにより設定された遅延経路でバイパスされると今度は逆方向に遅延素子ＡＤＬＹＷ１の入力端子ＩＮ２を経由して出力端子ＯＵＴ２に到達し、遅延回路１０の出力信号ＳＡＯＵＴとして出力される。遅延回路２０の各遅延素子ＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎにおいて、先程と同じように信号が伝搬し、ここで遅延制御信号ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−１，ＢＳ２ｎで設定された信号経路で信号が遅延した後、遅延素子ＢＤＬＹＷ１の出力端子ＯＵＴ２へ到達し、遅延回路２０の出力信号ＳＢＯＵＴとしてＮＡＮＤゲートＮＧＴ１に入力されるので、ＮＡＮＤゲートＮＧＴ１の出力端子がローレベルからハイレベルへ変化し、遅延回路１０、２０を構成する各遅延素子がまたプリチャージ状態になる。
【０１２３】
以上のような信号伝搬によりリング発振が行なわれる。遅延回路１０の出力信号ＳＡＯＵＴを発振信号ＣＫとして外部に出力される。従って、発振信号ＣＫの前後の遅延量の和、即ち、遅延回路１０と２０の遅延時間の和で発振回路の発振周波数が決まる。
また、発振信号ＣＫの出力端子の前後のハイレベルからローレベルへの遅延量が遅延制御信号ＡＳ１，ＡＳ２，ＡＳ３，ＡＳ４，…，ＡＳ２ｎ−１，ＡＳ２ｎおよびＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４，…，ＢＳ２ｎ−１，ＢＳ２ｎにより独立に制御できるので、発振信号ＣＫのデューティ比が制御可能である。
【０１２４】
以上説明したように、本実施例によれば、遅延素子ＡＤＬＹＷ１，ＡＤＬＹＷ２，…，ＡＤＬＹＷｎおよびＢＤＬＹＷ１，ＢＤＬＹＷ２，…，ＢＤＬＹＷｎにからなる遅延回路１０、２０を縦列接続して遅延回路を構成し、遅延回路２０の出力信号ＳＢＯＵＴをＮＡＮＤゲートＮＧＴ１に入力し、ＮＡＮＤゲートＮＧＴ１の出力信号ＳＩＮをまた遅延回路１０に入力し、遅延回路１０、２０の中間点、即ち遅延回路１０の出力端子から出力信号ＳＡＯＵＴを取り出し、発振信号ＣＫとして出力するので、遅延回路１０、２０に入力される遅延制御信号をそれぞれ独立に設定することにより、発振信号ＣＫの周波数およびデューティ比をそれぞれ制御することが可能となる。
【０１２５】
また、実際の回路をＬＳＩ上でレイアウトする場合、最低発振周波数を下げる場合に各遅延回路１０、２０において、右側に遅延素子を追加することにより実現でき、その際に回路の左側に変更を加えることがないので、最低発振周波数を下げる場合、即ち発振周波数可変範囲を広げるときに起こりやすい最高発振周波数の低下や、制御信号に対する発振周波数の線型特性の低下などの問題を回避でき、発振周波数のステップ幅の低減と可変範囲の増加を実現できる。
【０１２６】
第１５実施例
図２７および図２８は本発明に係る遅延回路および発振回路を構成する遅延素子の他の構成例を示す回路図である。
図２７はドミノインバータにより構成されている遅延素子の一例を示している。本例の遅延素子は、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３により構成されている。
【０１２７】
ｐＭＯＳトランジスタＰ１のソースは電源電圧ＶＤＤの供給線に接続され、ドレインはｐＭＯＳトランジスタＰ２のソースに接続されている。ｐＭＯＳトランジスタＰ２のソースはｐＭＯＳトランジスタＰ１のドレインと接続され、ドレインはノードＡに接続されている。ｎＭＯＳトランジスタＮ１のドレインはノードＡに接続され、ソースは接地されている。ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１のゲートがプリチャージ信号の入力端子ＰＲに共通に接続され、ｐＭＯＳトランジスタＰ２のゲートが遅延素子の入力端子ＩＮに接続されている。
【０１２８】
ｐＭＯＳトランジスタＰ３のソースは電源電圧ＶＤＤの供給線に接続され、ドレインは遅延素子の出力端子ＯＵＴに接続されている。ｎＭＯＳトランジスタＮ２のドレインは出力端子ＯＵＴに接続され、ソースはｎＭＯＳトランジスタＮ３のドレインに接続されている。ｎＭＯＳトランジスタＮ３のドレインはｎＭＯＳトランジスタＮ２のソースに接続され、ドレインは接地されている。ｐＭＯＳトランジスタＰ３とｎＭＯＳトランジスタＮ３のゲートがプリチャージ信号の反転信号の入力端子ＸＰＲに接続され、ｎＭＯＳトランジスタＮ２のゲートはノードＡに接続されている。
【０１２９】
この遅延素子において、プリチャージ信号端子ＰＲにハイレベル、その反転信号端子ＸＰＲにローレベルの信号が入力されているとき、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ３が導通状態に保持され、ノードＡがローレベル、例えば接地電位ＧＮＤに、出力端子ＯＵＴがハイレベル、例えば電源電圧ＶＤＤレベルにそれぞれ保持され、即ち、遅延素子がプリチャージ状態に設定される。
【０１３０】
プリチャージ後、端子ＰＲにローレベルの信号が入力され、端子ＸＰＲにハイレベルの信号が入力される。これに応じて、ｎＭＯＳトランジスタＮ１およびｐＭＯＳトランジスタＰ３が非導通状態に保持され、遅延素子のプリチャージ状態が保持される。プリチャージ状態が入力端子ＩＮに入力される信号がハイレベルの間に保持され、入力信号がハイレベルからローレベルに切り換わったとき、ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ３が導通状態となり、ノードＡが電源電圧ＶＤＤによりチャージされ、ハイレベルに切り換わり、これに応じてｎＭＯＳトランジスタＮ２も導通状態になり、出力端子ＯＵＴはディスチャージされ、ローレベルに切り換えられる。入力信号の立ち下がりエッジから、出力信号の立ち下がりエッジまでの時間が遅延素子の遅延時間となる。
【０１３１】
このように、本例の遅延素子は、図２に示す遅延素子とほぼ同じ効果が得られ、遅延素子を構成するトランジスタの数が増えた分で、遅延値、回路の面積が多少増加するが、そのかわりに遅延素子プリチャージ時の貫通電流が低減し、回路の消費電力が低減できる。
【０１３２】
本実施例の遅延素子を用いて、図１に示す遅延回路を構成する場合に、例えば、各遅延素子のプリチャージ信号端子ＰＲが入力信号ＳＩＮの端子に接続され、プリチャージ信号の反転信号の入力端子ＸＰＲが入力信号ＳＩＮの反転信号端子に接続され、初段の遅延素子の入力端子ＩＮは入力信号ＳＩＮの端子に接続され、以降の各遅延素子の入力端子ＩＮは前段の遅延素子の出力端子ＯＵＴに接続される。
【０１３３】
入力信号ＳＩＮがハイレベルに保持されているとき、各遅延素子がプリチャージ状態に設定され、そして入力信号ＳＩＮの立ち下がりエッジにおいて、初段の遅延素子ではｐＭＯＳトランジスタＰ１，Ｐ２がともに導通状態にあり、ノードＡが電源電圧ＶＤＤによりチャージされ、ハイレベルに保持される。これに応じてｎＭＯＳトランジスタＮ２が導通状態に保持され、またｎＭＯＳトランジスタＮ３も導通状態にあるので、出力端子ＯＵＴがディスチャージされ、ローレベルに切り換わる。初段の出力端子のレベル変化に応じて、次段の各遅延素子が順次状態が変化し、入力信号ＳＩＮの立ち下がりエッジは、各遅延素子を経て最終段の遅延素子の出力端子ＯＵＴに伝達される。
【０１３４】
以上説明したように、本実施例によれば、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３およびｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３からなるドミノインバータにより遅延素子を構成し、遅延素子の状態変化時に貫通電流の発生を抑制できるので、本実施例の遅延素子により構成された遅延回路および発振回路において、消費電力の低減を実現できる。
【０１３５】
図２８はドミノインバータにより構成されている遅延素子の他の例を示している。本例の遅延素子は、ｐＭＯＳトランジスタＰ１，Ｐ２，Ｐ３、ｎＭＯＳトランジスタＮ１，Ｎ２，Ｎ３により構成されている。ただし、これらのトランジスタの接続関係は、図２７に示す遅延素子例とは異なる。
【０１３６】
本例の遅延素子では、プリチャージ信号がローレベルのとき、ｐｎｐトランジスタＰ１とｎＭＯＳトランジスタＮ３がともに導通状態に保持され、ノードＡがハイレベル、出力端子ＯＵＴはローレベルにそれぞれ保持される。プリチャージ信号がハイレベルに保持され、且つ入力端子ＩＮへの入力信号がローレベルからハイレベルに切り換えたとき、ｎＭＯＳトランジスタＮ１，Ｎ２がともに導通状態に保持され、ノードＡがディスチャージされ、その電位がローレベルに切り換わる。これに応じてｐＭＯＳトランジスタＰ３が導通状態に切り換えられ、またｐＭＯＳトランジスタＰ２も導通状態にあるので、出力端子ＯＵＴは電源電圧ＶＤＤによりチャージされ、ハイレベルに切り換えられる。
このように、入力端子ＩＮに入力される信号の立ち上がりエッジが遅延素子により遅延される。
【０１３７】
なお、図２８に示す遅延素子により遅延回路を構成する場合に、図４に示す遅延回路が適用できる。各遅延素子のプリチャージ信号端子ＰＲが入力信号ＳＩＮの端子に接続され、プリチャージの反転信号の入力端子ＸＰＲが入力信号ＳＩＮの反転信号ＳＸＩＮ端子に接続される。初段の遅延素子の入力端子ＩＮは入力信号ＳＩＮの反転信号ＳＸＩＮの端子に接続され、以降の各遅延素子の入力端子ＩＮは前段の遅延素子の出力端子ＯＵＴに接続される。
【０１３８】
第１６実施例
図２９，３０，３１は、本発明に係る遅延回路および発振回路を構成する遅延素子の他の構成例を示す回路図である。
本実施例の遅延素子により、例えば、図１０に示す遅延回路を構成することにより、遅延回路の遅延時間は遅延制御信号Ｓ１，Ｓ２，Ｓ３，Ｓ４，…，Ｓ２ｎ−１，Ｓ２ｎにより設定され、可変遅延回路を実現できる。
【０１３９】
図２９はドミノインバータを用いて構成された遅延素子の一例を示している。本例の遅延素子は、図１１に示す遅延素子とほぼ同じ構成を有する。ただし、本例の遅延素子はドミノインバータを用いて構成されている。図示のように、本実施例は二つの遅延素子により構成され、上段の遅延素子は入力端子ＩＮ１に入力された信号をノードＡを介して出力端子ＯＵＴ１に出力する。下段の遅延素子は、入力端子ＩＮ２に入力された信号をノードＢを介して出力端子ＯＵＴ２に出力する。
【０１４０】
上段の入力端子ＩＮ１と下段の出力端子ＯＵＴ２との間に、ｎＭＯＳトランジスタＮ１からなるスイッチ素子が接続されている。遅延制御信号入力端子ＳＡにローレベルの制御信号が入力されているとき、ｎＭＯＳトランジスタＮ１のゲートにハイレベルの信号が印加され、ｎＭＯＳトランジスタＮ１が導通状態に保持され、上段の入力端子ＩＮ１と下段の出力端子ＯＵＴ２が接続され、入力端子ＩＮ１に入力された信号が遅延時間が与えられることなく、そのまま下段の出力端子ＯＵＴ２に出力される。
【０１４１】
また、上段のノードＡと下段のノードＢとの間にｐＭＯＳトランジスタＰ１からなるスイッチ素子が接続され、遅延制御信号入力端子ＳＢにローレベルの制御信号が入力されているとき、ｐＭＯＳトランジスタＰ１が導通状態に保持され、上段のノードＡと下段のノードＢが接続される。このとき、遅延制御信号入力端子ＳＡにハイレベルの制御信号が入力されているとき、上段の入力端子ＩＮ１に入力された信号がノードＡ、ノードＢを介して下段の出力端子ＯＵＴ２に出力される。この場合、下段の出力端子ＯＵＴ２に出力された信号が遅延素子１段分の遅延時間が与えられている。
【０１４２】
さらに、遅延制御信号入力端子ＳＡ，ＳＢの両方にハイレベルの制御信号が入力されているとき、ｎＭＯＳトランジスタＮ１、ｐＭＯＳトランジスタＰ１がともに非導通状態に保持され、この場合、上段の入力端子ＩＮ１に入力された信号がノードＡを介して上段の出力端子ＯＵＴ１に出力され、さらに、後段に接続されている他の遅延素子により遅延された後、下段の入力端子ＩＮ２に入力される。入力信号がノードＢを介して下段の出力端子ＯＵＴ２に出力される。即ち、この場合、上段および下段の遅延素子によりそれぞれ入力信号が遅延される。
【０１４３】
図２９に示す遅延素子は、遅延と選択両方の機能を有し、かつ、信号の選択は一つのトランジスタにより実現でき、セレクタを用いて構成される可変遅延回路により回路の構成が簡単になる。さらに、遅延素子の状態変化時に貫通電流の発生が抑制され、回路の低消費電力化が図れる。
【０１４４】
図３０は遅延素子のもう一つの構成例を示している。本例の遅延素子は、図１１に示す遅延素子を改良したものであり、信号伝搬禁止のためのｎＭＯＳトランジスタＮ８が付加されている。
【０１４５】
図１１に示す遅延素子に対して、ｎＭＯＳトランジスタＮ５と接地電位ＧＮＤとの間に、ｎＭＯＳトランジスタＮ８が付加されている。ｎＭＯＳトランジスタＮ８のドレインはｎＭＯＳトランジスタＮ５のソースに接続され、ソースは接地されている。ｎＭＯＳトランジスタＮ８のゲートは遅延制御信号の入力端子ＳＡに接続されている。
【０１４６】
上述したように、遅延制御信号入力端子ＳＡにローレベルの信号が入力されているとき、ｎＭＯＳトランジスタＮ１が導通状態に保持され、上段の入力端子ＩＮ１と下段の出力端子ＯＵＴ２が接続され、入力端子ＩＮ１への入力信号がそのまま下段の出力端子ＯＵＴ２に出力される。このとき、付加されているｎＭＯＳトランジスタＮ８が非導通状態に保持されているので、上段の出力端子ＯＵＴ１がハイレベル、例えば、電源電圧ＶＤＤレベルに保持される。これにより、上段の出力端子ＯＵＴ１以降の各遅延素子の状態が変化せず、チャージおよびディスチャージに伴う消費電力が低減される。
遅延制御信号入力端子ＳＡにハイレベルの信号が入力されているとき、ｎＭＯＳトランジスタＮ８が導通状態に保持され、本例の遅延素子は図１１に示す遅延素子と同じ動作をする。
【０１４７】
図３１は遅延素子のもう一つの構成例を示している。本例の遅延素子は、図２９に示す遅延素子を改良したものであり、信号伝搬禁止のためのｎＭＯＳトランジスタＮ８が付加されている。
図示のように、本例の遅延素子は、ｎＭＯＳトランジスタＮ８が付加された点以外に、図２９に示す遅延素子とほぼ同じ構成を有する。ｎＭＯＳトランジスタＮ８を付加することにより、遅延制御信号入力端子ＳＡにローレベルの信号が入力され、入力信号が導通状態にあるｎＭＯＳトランジスタＮ１によりバイパスされ、下段の出力端子ＯＵＴ２に直接出力される場合、ｎＭＯＳトランジスタＮ８が非導通状態に保持され、上段の出力端子ＯＵＴ１をハイレベル、例えば電源電圧ＶＤＤレベルに保持される。これに応じて、上段の出力端子ＯＵＴ１に接続された後続の各遅延素子において、状態の変化がなく、消費電力の低減が実現できる。
【０１４８】
遅延制御信号入力端子ＳＡにハイレベルの制御信号が入力されているとき、ｎＭＯＳトランジスタＮ８が導通状態に保持され、本例の遅延素子は、図２９に示す遅延素子と同様に動作する。
【０１４９】
以上説明したように、本実施例によれば、遅延素子に状態変化禁止用のｎＭＯＳトランジスタＮ８を付加して、遅延制御信号に応じてｎＭＯＳトランジスタＮ８のオン／オフ状態を制御することにより、遅延制御信号入力端子ＳＡがハイレベルに保持されているとき、ｎＭＯＳトランジスタＮ８が非導通状態に保持され、上段の出力端子ＯＵＴ１が上段の入力端子ＩＮ１への入力信号に応じて変化する。遅延制御信号入力端子ＳＡがローレベルに保持されているとき、上段の入力端子ＩＮ１への入力信号が下段の出力端子ＯＵＴ２にバイパスされ、ｎＭＯＳトランジスタＮ８が非導通状態に保持されているので、上段の出力端子ＯＵＴ１がプリチャージされるが、ディスチャージされることなく、ハイレベルに保持され、後段への信号の伝搬が止まり、後段の状態変化に伴う不必要な消費電力が抑制できる。
【図面の簡単な説明】
【０１５０】
【図１】本発明に係る遅延回路の第１の実施例を示す回路図である。
【図２】第１の実施例の遅延素子の回路図である。
【図３】第１の実施例の遅延回路の波形図である。
【図４】本発明に係る遅延回路の第２の実施例を示す回路図である。
【図５】第２の実施例の遅延素子の回路図である。
【図６】第２の実施例の遅延回路の波形図である。
【図７】遅延素子の遅延時間を示す波形図である。
【図８】本発明に係る遅延回路の第３の実施例を示す回路図である。
【図９】本発明に係る遅延回路の第４の実施例を示す回路図である。
【図１０】本発明に係る遅延回路の第５の実施例を示す回路図である。
【図１１】第５の実施例の遅延回路を構成する遅延素子の回路図である。
【図１２】遅延制御信号生成回路の回路図である。
【図１３】遅延信号生成素子の回路図である。
【図１４】遅延制御信号生成回路の波形図である。
【図１５】遅延制御信号生成回路の他の回路例である。
【図１６】ラッチ回路とＮＡＮＤゲートからなる遅延制御信号生成素子の回路図である。
【図１７】ラッチ回路の構成を示す回路図である。
【図１８】遅延制御信号生成回路の波形図である。
【図１９】遅延信号生成素子の他の構成例を示す回路図である。
【図２０】遅延信号生成素子の他の構成例を示す回路図である。
【図２１】本発明に係る発振回路の第１の実施例を示す回路図である。
【図２２】発振回路の波形図である。
【図２３】本発明に係る発振回路の第１の実施例を示す回路図である。
【図２４】本発明に係る発振回路の第２の実施例を示す回路図である。
【図２５】本発明に係る発振回路の第３の実施例を示す回路図である。
【図２６】本発明に係る発振回路の第４の実施例を示す回路図である。
【図２７】ドミノインバータからなる遅延素子の一例を示す回路図である。
【図２８】ドミノインバータからなる遅延素子の他の例を示す回路図である。
【図２９】ドミノインバータからなる上下二段の遅延素子の一例を示す回路図である。
【図３０】ドミノインバータからなる上下二段の遅延素子の改良例を示す回路図である。
【図３１】ドミノインバータからなる上下二段の遅延素子の他の改良例である。
【図３２】従来の可変遅延回路の回路図である。
【図３３】従来の周波数可変発振回路の回路図である。
【図３４】ＤＡＣとＶＣＯからなる従来の周波数可変発振回路の回路図である。
【図３５】スイッチと容量素子からなる従来の周波数可変発振回路の回路図である。
【図３６】インバータからなる従来の遅延素子の回路図である。
【図３７】従来の遅延素子の遅延時間を示す波形図である。
【符号の説明】
【０１５１】
ＤＬＹ１，ＤＬＹ２，…，ＤＬＹｎ，ＤＬＹ１Ａ，ＤＬＹ２Ａ，…，ＤＬＹｎＡ，ＤＬＹ１Ｂ，ＤＬＹ２Ｂ，…，ＤＬＹｎＢ…遅延素子、ＳＥＬ１，ＳＥＬ２，…，ＳＥＬｎ…セレクタ、ＤＬＹ１ａ，ＤＬＹ１ｂ，ＤＬＹ２ａ，ＤＬＹ２ｂ，…，ＤＬＹｎａ，ＤＬＹｎｂ，ＤＬＹＷ１，ＤＬＹＷ２，…，ＤＬＹＷｎ…遅延素子、Ｃ１，Ｃ２，…，Ｃｎ、ＣＳ１，ＣＳ２，…，ＣＳｎ…遅延制御信号生成素子、ＳＲＬＡＴ１，ＳＲＬＡＴ２…ラッチ回路、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７…ｐＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８…ｎＭＯＳトランジスタ、ＶＤＤ…電源電圧、ＧＮＤ…接地電位。
【特許請求の範囲】
【請求項１】
制御信号に応じて遅延時間が設定される遅延回路であって、
第１の入力端子の入力信号を所定の時間で遅延して第１の出力端子に出力させる第１の遅延素子と、
上記制御信号に応じて、上記第１の遅延素子の出力信号と第２の入力端子の入力信号の何れかを選択して出力する選択手段と、
上記選択手段の出力信号を所定の時間で遅延して第２の出力端子に出力させる第２の遅延素子とからなる基本回路を複数段有し、
各段の基本回路の上記第１の出力端子は、次段の基本回路の上記第１の入力端子に接続され、各段の基本回路の上記第２の入力端子は、次段の基本回路の上記第２の出力端子に接続されている
遅延回路。
【請求項２】
上記基本回路は、
第１の入力端子への入力信号を反転して第１のノードに出力する第１の反転手段と、
上記第１のノードの信号を反転して第１の出力端子に出力する第２の反転手段と、
第２の入力端子への入力信号を反転して第２のノードに出力する第３の反転手段と、
上記第２のノードの信号を反転して第２の出力端子に出力する第４の反転手段と、
上記第１の入力端子と第２の出力端子との間に接続され、第１の制御信号に応じてオン／オフ状態が制御される第１のスイッチと、
上記第１と第２のノード間に接続され、第２の制御信号に応じてオン／オフ状態が制御される第２のスイッチとからなる遅延素子を複数段有し、
各段の遅延素子の上記第１の出力端子は、次段の遅延素子の上記第１の入力端子に接続され、各段の遅延素子の上記第２の入力端子は、次段の遅延素子の上記第２の出力端子に接続されて構成されている
請求項１記載の遅延回路。
【請求項３】
上記第１の反転手段は、ゲートが上記第１の入力端子に接続され、ソースが第１の電源に接続され、ドレインが上記第１のノードに接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ゲートがプリチャージ制御信号の入力端子に接続され、ドレインが上記第１のノードに接続され、ソースが第２の電源に接続され、駆動能力が上記第１導電型絶縁ゲート型電界効果トランジスタより大きい第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項４】
上記第１の反転手段は、ソースが第１の電源に接続され、ゲートがプリチャージ制御信号の入力端子に接続されている第１の第１導電型絶縁ゲート型電界効果トランジスタと、
ソースが上記第１の第１導電型絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが上記第１のノードに接続され、ゲートが上記第１の入力端子に接続されている第２の第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第１のノードに接続され、ソースが第２の電源に接続され、ゲートが上記プリチャージ制御信号の入力端子に接続されている第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項５】
上記第２の反転手段は、ソースが第１の電源に接続され、ドレインが上記第１の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第１の出力端子に接続され、ソースが第２の電源に接続され、ゲートが上記第１のノードに接続され、駆動能力が上記第１導電型絶縁ゲート型電界効果トランジスタより小さい第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項６】
上記第２の反転手段は、ソースが第１の電源に接続され、ドレインが上記第１の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第１の出力端子に接続され、ゲートが上記第１のノードに接続されている第１の第２導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第１の第２導電型絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが第２の電源に接続され、ゲートが上記プリチャージ制御信号の反転信号の入力端子に接続されている第２の第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項７】
上記第３の反転手段は、ゲートが上記第２の入力端子に接続され、ソースが第１の電源に接続され、ドレインが上記第２のノードに接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ゲートがプリチャージ制御信号の入力端子に接続され、ドレインが上記第２のノードに接続され、ソースが第２の電源に接続され、駆動能力が上記第１導電型絶縁ゲート型電界効果トランジスタより大きい第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項８】
上記第３の反転手段は、ソースが第１の電源に接続され、ゲートがプリチャージ制御信号の入力端子に接続されている第１の第１導電型絶縁ゲート型電界効果トランジスタと、
ソースが上記第１の第１導電型絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが上記第２のノードに接続され、ゲートが上記第２の入力端子に接続されている第２の第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第２のノードに接続され、ソースが第２の電源に接続され、ゲートが上記プリチャージ制御信号の入力端子に接続されている第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項９】
上記第４の反転手段は、ソースが第１の電源に接続され、ドレインが上記第２の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第２の出力端子に接続され、ソースが第２の電源に接続され、ゲートが上記第２のノードに接続され、駆動能力が上記第１導電型絶縁ゲート型電界効果トランジスタより小さい第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項１０】
上記第４の反転手段は、ソースが第１の電源に接続され、ドレインが上記第２の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第２の出力端子に接続され、ゲートが上記第２のノードに接続されている第１の第２導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第１の第２導電型絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが第２の電源に接続され、ゲートが上記プリチャージ制御信号の反転信号の入力端子に接続されている第２の第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項１１】
上記プリチャージ制御信号は初段の遅延素子に入力される入力信号である
請求項３から１０のいずれか一に記載の遅延回路。
【請求項１２】
上記第１のスイッチは、ゲートに上記第１の制御信号が印加され、拡散層がそれぞれ上記第１の入力端子と第２の出力端子に接続されているトランジスタにより構成されている
請求項２から１１のいずれか一に記載の遅延回路。
【請求項１３】
上記第２のスイッチは、ゲートに上記第２の制御信号が印加され、拡散層がそれぞれ上記第１と第２のノードに接続されているトランジスタにより構成されている
請求項２から１２のいずれか一に記載の遅延回路。
【請求項１４】
上記第２の反転手段に接続され、上記第１の制御信号を受けて、上記第１のスイッチが導通状態に設定されているとき、上記第１の出力端子を所定のレベルに保持する保持手段を有する
請求項１から１３のいずれか一に記載の遅延回路。
【請求項１５】
制御信号を受けて、複数の遅延素子が直列接続して構成された遅延回路に遅延時間を制御する遅延制御信号を出力する遅延制御信号生成回路を有し、
上記遅延制御信号生成回路は、前段および後段の遅延素子に入力される遅延制御信号と上記制御信号を受けて、これらの信号に応じて出力する遅延制御信号のレベルを設定する
請求項１から１４のいずれか一に記載の遅延回路。
【請求項１】
制御信号に応じて遅延時間が設定される遅延回路であって、
第１の入力端子の入力信号を所定の時間で遅延して第１の出力端子に出力させる第１の遅延素子と、
上記制御信号に応じて、上記第１の遅延素子の出力信号と第２の入力端子の入力信号の何れかを選択して出力する選択手段と、
上記選択手段の出力信号を所定の時間で遅延して第２の出力端子に出力させる第２の遅延素子とからなる基本回路を複数段有し、
各段の基本回路の上記第１の出力端子は、次段の基本回路の上記第１の入力端子に接続され、各段の基本回路の上記第２の入力端子は、次段の基本回路の上記第２の出力端子に接続されている
遅延回路。
【請求項２】
上記基本回路は、
第１の入力端子への入力信号を反転して第１のノードに出力する第１の反転手段と、
上記第１のノードの信号を反転して第１の出力端子に出力する第２の反転手段と、
第２の入力端子への入力信号を反転して第２のノードに出力する第３の反転手段と、
上記第２のノードの信号を反転して第２の出力端子に出力する第４の反転手段と、
上記第１の入力端子と第２の出力端子との間に接続され、第１の制御信号に応じてオン／オフ状態が制御される第１のスイッチと、
上記第１と第２のノード間に接続され、第２の制御信号に応じてオン／オフ状態が制御される第２のスイッチとからなる遅延素子を複数段有し、
各段の遅延素子の上記第１の出力端子は、次段の遅延素子の上記第１の入力端子に接続され、各段の遅延素子の上記第２の入力端子は、次段の遅延素子の上記第２の出力端子に接続されて構成されている
請求項１記載の遅延回路。
【請求項３】
上記第１の反転手段は、ゲートが上記第１の入力端子に接続され、ソースが第１の電源に接続され、ドレインが上記第１のノードに接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ゲートがプリチャージ制御信号の入力端子に接続され、ドレインが上記第１のノードに接続され、ソースが第２の電源に接続され、駆動能力が上記第１導電型絶縁ゲート型電界効果トランジスタより大きい第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項４】
上記第１の反転手段は、ソースが第１の電源に接続され、ゲートがプリチャージ制御信号の入力端子に接続されている第１の第１導電型絶縁ゲート型電界効果トランジスタと、
ソースが上記第１の第１導電型絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが上記第１のノードに接続され、ゲートが上記第１の入力端子に接続されている第２の第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第１のノードに接続され、ソースが第２の電源に接続され、ゲートが上記プリチャージ制御信号の入力端子に接続されている第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項５】
上記第２の反転手段は、ソースが第１の電源に接続され、ドレインが上記第１の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第１の出力端子に接続され、ソースが第２の電源に接続され、ゲートが上記第１のノードに接続され、駆動能力が上記第１導電型絶縁ゲート型電界効果トランジスタより小さい第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項６】
上記第２の反転手段は、ソースが第１の電源に接続され、ドレインが上記第１の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第１の出力端子に接続され、ゲートが上記第１のノードに接続されている第１の第２導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第１の第２導電型絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが第２の電源に接続され、ゲートが上記プリチャージ制御信号の反転信号の入力端子に接続されている第２の第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項７】
上記第３の反転手段は、ゲートが上記第２の入力端子に接続され、ソースが第１の電源に接続され、ドレインが上記第２のノードに接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ゲートがプリチャージ制御信号の入力端子に接続され、ドレインが上記第２のノードに接続され、ソースが第２の電源に接続され、駆動能力が上記第１導電型絶縁ゲート型電界効果トランジスタより大きい第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項８】
上記第３の反転手段は、ソースが第１の電源に接続され、ゲートがプリチャージ制御信号の入力端子に接続されている第１の第１導電型絶縁ゲート型電界効果トランジスタと、
ソースが上記第１の第１導電型絶縁ゲート型電界効果トランジスタのドレインに接続され、ドレインが上記第２のノードに接続され、ゲートが上記第２の入力端子に接続されている第２の第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第２のノードに接続され、ソースが第２の電源に接続され、ゲートが上記プリチャージ制御信号の入力端子に接続されている第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項９】
上記第４の反転手段は、ソースが第１の電源に接続され、ドレインが上記第２の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第２の出力端子に接続され、ソースが第２の電源に接続され、ゲートが上記第２のノードに接続され、駆動能力が上記第１導電型絶縁ゲート型電界効果トランジスタより小さい第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項１０】
上記第４の反転手段は、ソースが第１の電源に接続され、ドレインが上記第２の出力端子に接続され、ゲートがプリチャージ制御信号の反転信号の入力端子に接続されている第１導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第２の出力端子に接続され、ゲートが上記第２のノードに接続されている第１の第２導電型絶縁ゲート型電界効果トランジスタと、
ドレインが上記第１の第２導電型絶縁ゲート型電界効果トランジスタのソースに接続され、ソースが第２の電源に接続され、ゲートが上記プリチャージ制御信号の反転信号の入力端子に接続されている第２の第２導電型絶縁ゲート型電界効果トランジスタとにより構成されている
請求項２記載の遅延回路。
【請求項１１】
上記プリチャージ制御信号は初段の遅延素子に入力される入力信号である
請求項３から１０のいずれか一に記載の遅延回路。
【請求項１２】
上記第１のスイッチは、ゲートに上記第１の制御信号が印加され、拡散層がそれぞれ上記第１の入力端子と第２の出力端子に接続されているトランジスタにより構成されている
請求項２から１１のいずれか一に記載の遅延回路。
【請求項１３】
上記第２のスイッチは、ゲートに上記第２の制御信号が印加され、拡散層がそれぞれ上記第１と第２のノードに接続されているトランジスタにより構成されている
請求項２から１２のいずれか一に記載の遅延回路。
【請求項１４】
上記第２の反転手段に接続され、上記第１の制御信号を受けて、上記第１のスイッチが導通状態に設定されているとき、上記第１の出力端子を所定のレベルに保持する保持手段を有する
請求項１から１３のいずれか一に記載の遅延回路。
【請求項１５】
制御信号を受けて、複数の遅延素子が直列接続して構成された遅延回路に遅延時間を制御する遅延制御信号を出力する遅延制御信号生成回路を有し、
上記遅延制御信号生成回路は、前段および後段の遅延素子に入力される遅延制御信号と上記制御信号を受けて、これらの信号に応じて出力する遅延制御信号のレベルを設定する
請求項１から１４のいずれか一に記載の遅延回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２００６−１１５５３３（Ｐ２００６−１１５５３３Ａ）
【公開日】平成１８年４月２７日（２００６．４．２７）
【国際特許分類】
【出願番号】特願２００５−３２９３１５（Ｐ２００５−３２９３１５）
【出願日】平成１７年１１月１４日（２００５．１１．１４）
【分割の表示】特願平９−６２８４１の分割
【原出願日】平成９年３月１７日（１９９７．３．１７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成１８年４月２７日（２００６．４．２７）
【国際特許分類】
【出願日】平成１７年１１月１４日（２００５．１１．１４）
【分割の表示】特願平９−６２８４１の分割
【原出願日】平成９年３月１７日（１９９７．３．１７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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