遅延素子のテスト制御装置およびメモリコントローラ回路
【課題】比較する遅延素子群の最小単位数を少なくすることができ、遅延素子のテスタの検査精度を向上することができる遅延素子のテスト制御装置を提供することを目的とする。
【解決手段】複数の遅延素子を直列接続した遅延回路１３に設けられ、直列接続した遅延素子を等分数に分割しておき、等分数に分割した後のそれぞれの遅延素子群からの出力信号をセレクタ２０により選択的に切り替えて出力し、選択された信号同士がなす差分量が所定の時間を超えるか否かを判定回路１７により判定する。
【解決手段】複数の遅延素子を直列接続した遅延回路１３に設けられ、直列接続した遅延素子を等分数に分割しておき、等分数に分割した後のそれぞれの遅延素子群からの出力信号をセレクタ２０により選択的に切り替えて出力し、選択された信号同士がなす差分量が所定の時間を超えるか否かを判定回路１７により判定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速動作を必要とする同期式メモリとのインターフェース信号のタイミングを調整するための遅延回路に設けられた遅延素子のテスト制御装置およびメモリコントローラ回路に関する。
【背景技術】
【０００２】
従来、大容量メモリとして使用されるＤＲＡＭには、同期式のＤＤＲ１−ＳＤＲＡＭやＤＤＲ２−ＳＤＲＡＭのようなダブルデータレート方式が主流であり、今後、ＤＤＲ3−ＳＤＲＡＭが主流となっていくことが予想される。
特に、ＤＤＲ３−ＳＤＲＡＭには、データレートが８００ＭＨｚ（ＤＤＲ３―８００）から１．６ＧＨｚ（ＤＤＲ３−１６００）までの仕様がＪＥＤＥＣにより規格化されている。同期式のメモリ、特に複数本のデータを有するパラレルバスであっても、動作速度は新規規格が出るたびに高速化している。この高速化の動向は、メモリやメモリコントローラ等の半導体装置自体における製造プロセスの進化に依存している。
【０００３】
ところが、メモリやメモリコントローラを１つのボード上に配置した機器においては、メモリやメモリコントローラの動作周波数が高速化されても、メモリ半導体装置とメモリコントローラ半導体装置との間のインターフェースに関するボード上の配線による転送速度が、高速化されているわけではない。
そのため、半導体装置の高速化に伴い、ボード上の配線遅延による影響が大きくなってきており、規格が更新される度に、動作上のボトルネックとしてその割合が大きくなってきている。
【０００４】
パラレルバス方式のインターフェース装置の動作周波数が１００ＭＨｚ以下の時代においては、ボード上の配線遅延にマージンを持った値を用いてＡＣタイミングを満たすように、メモリコントローラを搭載した半導体装置を作ることは可能であった。
また、動作周波数が１００ＭＨｚを超えてからは、メモリコントローラ内にＰＬＬ回路を内蔵し、ボード上のタイミングと同期を図る、また、ボード上の配線を等長配線とすることにより、メモリとメモリコントローラ間の動作の保証を行ってきた。
ボード上の配線遅延が１ｎｓの場合、１００ＭＨｚのデータレートでは無視できる程度であったが、ＤＤＲ３−ＳＤＲＡＭのデータレートは最大１．６ＧＨｚすなわち６２５ｐｓとになり、ＤＤＲ３−ＳＤＲＡＭにとってはボード上の配線遅延が動作周波数以上の遅延となり、ＰＬＬ回路による同期化やボード上の等長配線だけでは対処できないといった問題があった。
【０００５】
ＤＤＲ３−ＳＤＲＡＭの規格（ＪＥＤＥＣ Ｓｔａｎｄａｒｄ Ｎｏ．７９−３ｘ）には、メモリとメモリコントローラとの間のタイミングを制御する新規機能が追加されている。ライトレベリング機能と、ＭＰＲ（Ｍｕｌｔｉ Ｐｕｒｐｏｓｅ Ｒｅｇｉｓｔｅｒ）による固定値リードデータ出力機能がそれに該当する。
前者はメモリへ入力されるクロックと、メモリコントローラがライト時に出力するＤＱＳ（データストローブ信号）のタイミング調整に関し、後者は、メモリコントローラが正しいリードデータを取り込むためのタイミング調整に関するものである。
ＤＤＲ３−ＳＤＲＡＭの規格自体には、これらの機能の使い方について言及されておらず、どのように使うかはメモリコントローラの仕様に依存する。
【０００６】
ライトレベリング機能と、ＭＰＲによる固定値リードデータ出力機能とをメモリコントローラが使いこなすには、少なくともＤＱＳの出力タイミングと、ＤＱ（データ）／ＤＱＳの入力タイミングとを調整する機能がメモリコントローラに装備されていることが必須である。
しかし、ＤＱＳ出力とＤＱ／ＤＱＳの入力タイミングだけ調整できれば高速動作のＤＤＲ３−ＳＤＲＡＭに対応するメモリコントローラが構成できるのではなく、メモリコントローラの全ての入出力端子においてタイミング調整機能を持たなければ、ＤＤＲ３−ＳＤＲＡＭの新規機能対応および高速動作を保証するのは難しいことは明かである。
【０００７】
入出力端子のタイミング調整を行う手法には、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いたものが知られている。ＤＬＬ回路に入力されるリファレンスクロックの周期に対応した遅延値を遅延回路に設定することにより、安定した遅延を供給することができる。
ここで、図６に、入出力端子１１にバッファ回路を介して遅延回路１３を接続するメモリコントローラ１４における出力遅延制御に関する構成を示す。
【０００８】
図７は、ＤＬＬ回路１５の出力と、所望の遅延量の設定値を遅延演算回路１６に入力し、遅延回路１３の遅延量設定が可能な構成となっている。例えば、遅延演算回路１６への所望の遅延量の設定がｎ値の場合、遅延回路１３がｎ（１／３２）ｔCK（ｔCK：メモリクロック周期）の遅延量を有するように設定される。この構成により、それぞれの出力信号をリファレンスクロック（ここではメモリクロック）に対応した遅延量を個別に設定することができる。
【０００９】
図８に、遅延回路１３の構成を示す。一段ずつ遅延素子１３−１〜１３−ｋが直列接続されている状態を示しており、これらの遅延素子は微細化が進んだ昨今では、一段当たり数十ｐｓの遅延量になる。
ところで、テスタを用いたチップの故障検査の観点から見ると、CLKサイクル分程度の遅延量を有する多数の遅延素子を直列接続したチェーンに対して、遅延テストを行うことは可能である。
しかしながら、現在のテスタの性能上、数個単位、もしくは単一の遅延素子の不良を確認することは困難である。これより、遅延素子のチェーン全体としては、設計規格を満たすことを確認できても、局所的な不良を検出できないといった問題があった。
このため、数個単位、もしくは、単一の遅延素子の不良を見逃してしまうと、実際に数個単位での遅延素子による遅延設定を使用した場合、実行したい遅延量の設定に対し、想定外の遅延量となってしまう可能性があるといった問題があった。
【００１０】
ここで、遅延素子については、以下の特許文献が報告されている。
特許文献１には、遅延素子を直列接続する半導体装置として、高速なクロックを必要とせず、時間分解能を向上させたデジタルＰＷＭ制御を実現できる半導体装置が報告されている。
特許文献２には、遅延素子を直列接続し、個別の遅延素子から出力される第一の信号と第二の信号の遅延時間を検出する遅延検出部を備え、遅延時間を相殺するように、信号出力部と端子との間に遅延素子を挿入することで、２つの別のディレイチェーンの自動タイミング調整する半導体装置が報告されている。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、比較する遅延素子群の最小単位数を少なくすることができ、遅延素子のテスタの検査精度を向上することができる遅延素子のテスト制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するたに、請求項１記載の発明は、複数の遅延素子を直列接続した遅延回路に設けられ、前記直列接続した遅延素子を等分数に分割する分割回路と、前記等分数に分割した後のそれぞれの遅延素子群からの出力信号を選択的に切り替えて出力する選択回路と、前記選択された信号同士がなす差分量が所定の時間を超えるか否かを判定する判定回路とを備えることを特徴とする。
【００１３】
請求項２記載の発明は、請求項１記載の発明において、前記判定回路は、前記選択された信号同士に対して、排他的論理和を演算して前記差分量を求めることを特徴とする。
【００１４】
請求項３記載の発明は、請求項１または請求項２に記載のテスト制御装置を備え、前記分割回路に等分数を設定し、前記判定回路による判定結果を集計して最終判定するテスト制御回路を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、直列接続された遅延素子のチェーンを等分数に分割して、分割されたそれぞれの遅延素子群の性能が同一であることを確認することができ、等分数の分割単位を増やすことにより、比較する遅延素子群の最小単位数を少なくすることができ、テスタの検査精度を向上することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係る遅延回路に設けられた遅延素子の接続関係について説明するためのブロック図である。
【図２】本発明の第１の実施形態に係る判定回路の構成について説明するためのブロック図である。
【図３】本発明の第１の実施形態に係る遅延回路および判定回路の動作について説明するためのタイミングチャートである。
【図４】本発明の第２の実施形態に係る遅延回路に設けられた遅延素子の接続関係について説明するためのブロック図である。
【図５】本発明の第３の実施形態に係る遅延回路とテスト制御回路およびメモリコントローラについて説明するためのブロック図である。
【図６】従来の遅延回路とメモリコントローラ１４との接続関係を示すブロック図である。
【図７】従来のＤＬＬ回路と、遅延演算回路と、遅延回路との接続関係を示すブロック図である。
【図８】従来の遅延回路に設けられた遅延素子の接続関係を示すブロック図である。
【発明を実施するための形態】
【００１７】
＜第１の実施形態＞
図１を参照して、本発明の第１の実施形態に係る遅延回路に設けられた遅延素子の接続関係について説明する。なお、以下に説明する遅延回路、判定回路等は、ＤＤＲ１−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭなどの外部メモリに設ける高速インターフェースのメモリコントローラ回路とともに用いることとする。
【００１８】
図１に示す遅延回路１３は遅延素子を直列接続したものである。なお、前提として、これらの遅延素子のチェーン全体についてのテストでは、設計規格を満たしているものとする。
具体例として、遅延回路１３を構成する遅延素子の総数を１２８段とする。この遅延素子のチェーンを２等分した場合、それぞれ６４段からなる遅延素子群となる。このとき、１段目から６４段目までの遅延素子１３−１〜１３−６４を通るパスをＡとし、６５段目から１２８段目までの遅延素子１３−６５〜１３−１２８を通るパスをＢとし、これらパスＡ，Ｂがそれぞれ判定回路１７に入力する。
遅延素子１３−６４の出力端子と遅延素子１３−６５の入力端子との間にはセレクタ２０が設けられており、セレクタ２０に選択信号Ｓを入力して設定することで、入出力端子１１からの入力信号と、遅延素子１３−６４からの出力信号とから何れか一方を選択して、遅延素子１３−６５に出力することが可能になる。
【００１９】
次に、図２を参照して、本発明の第１の実施形態に係る判定回路の構成について説明する。
判定回路１７は、入力信号Ａ，ＢをＥＸＯＲ（排他的論理和）回路１８に入力し、ＥＸＯＲ回路１８で入力信号Ａ，Ｂ同士の排他的論理和を演算することで両者の差分信号を出力し、この差分信号をクロック信号としてＦＦ（Ｆｌｉｐ Ｆｌｏｐ）回路１９に入力し、差分信号がＦＦ回路１９に固有のセットアップ／ホールド時間以上の時間幅を有する場合には、ＦＦ回路１９から論理「１」が出力され、他方、差分信号がセットアップ／ホールド時間未満の時間幅を有する場合には、ＦＦ回路１９から論理「０」が出力される。
なお、判定回路１７による判定結果を集計して最終判定してもよい。
【００２０】
次に、図１〜図３を参照して、遅延回路１３および判定回路１７の動作について説明する。
まず、入出力端子１１からの入力信号をセレクタ２０に選択させて出力するように選択信号Ｓの論理値を設定する。
次いで、各々の遅延素子のチェーンには、図３に示すタイミングチャートのように、十分な一定幅を有するパルスデータからなる入力信号を入出力端子１１から入力する。
このような入力信号に対し、図２に示すような判定回路１７を使用する。この場合、最小の差分でも、ＥＸＯＲ回路１８を構成するバッファの遅延量と、ＦＦ回路１９のクロック入力に関するセットアップ／ホールド時間以上の差分となる。なお、判定回路の回路構成を変更することで、判定基準を他のスペック項目の内容に変更してもよい。
【００２１】
ここで、遅延素子１３−６４から出力される信号パスＡと、遅延素子１３−１２８から出力される信号パスＢとがＥＸＯＲ回路１８に入力され、この判定基準を超える差分（ｔ１−ｔ２）が発生した場合、判定回路１７は信号の立ち上がりを検出し、図３に示すように、判定結果Ｃからなる差分発生信号Ｃを出力する。
信号パスＡと、信号パスＢとを判定回路１７に入力して、差分があることを示す判定信号を受け取った場合、遅延回路１３に含まれる遅延素子の性能にばらつきがあると判断し、対象チップを不良品と判断することができる。
【００２２】
＜第２の実施形態＞
図４を参照して、本発明の第２の実施形態に係る制御装置に設けられた遅延回路の内部構成について説明する。なお、以下に説明する遅延回路、判定回路等は、ＤＤＲ１−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭなどの外部メモリに設ける高速インターフェースのメモリコントローラ回路とともに用いることとする。
図４は、遅延回路１３を構成する遅延素子のチェーンを４等分にした実施形態を示している。
図４に示すように、１段目から３２段目までの遅延素子群を通るパスをＡとし、３３段目から６４段目までの遅延素子群を通るパスをＢとし、６５段目から９６段目までの遅延素子群を通るパスをＣとし、９７段目から１２８段目までの遅延素子群を通るパスをＤとし、これらのパスＡ，Ｂ、Ｃ、Ｄが判定回路２１に入力され、上述したような判定基準を超える差分が発生した時、差分発生信号Ｅを出力する。
【００２３】
遅延素子１３−３２の出力端子と遅延素子１３−３３の入力端子との間、遅延素子１３−６４の出力端子と遅延素子１３−６５の入力端子との間、遅延素子１３−９６の出力端子と遅延素子１３−９７の入力端子との間には、それぞれセレクタ２０−１，２０−２，２０−３が設けられており、セレクタ２０−１，２０−２，２０−３にそれぞれ選択信号Ｓ１，Ｓ２，Ｓ３を入力することで、入出力端子１１からの入力信号と、遅延素子１３−３２、遅延素子１３−６４、遅延素子１３−９６からの出力信号の一方を選択することが可能になる。
【００２４】
すなわち、セレクタ２０−１，２０−２，２０−３にそれぞれ選択信号Ｓ１，Ｓ２，Ｓ３を設定することで、パスＤとして、遅延素子１３−１〜１３−１２８による最大遅延量の他、遅延素子１３−３３〜１３−１２８、遅延素子１３−６５〜１３−１２８、遅延素子１３−９７〜１３−１２８の遅延量のいずれか１組を入力することができる。
また、セレクタ２０−１，２０−２にそれぞれ選択信号Ｓ１，Ｓ２を設定することで、パスＣとして、遅延素子１３−１〜１３−９６による遅延量の他、遅延素子１３−３３〜１３−９６、遅延素子１３−６５〜１３−９６の遅延量のいずれか１組を入力することができる。
さらに、セレクタ２０−１に選択信号Ｓ１を設定することで、パスＢとして、遅延素子１３−１〜１３−６４による遅延量の他、遅延素子１３−３３〜１３−６４の遅延量のうちの一方の１組を入力することができる。
なお、パスＡとして、遅延素子１３−１〜１３−３２による遅延量のみが入力されている。
【００２５】
次に、図４を参照して、判定回路２１の構成について説明する。
判定回路２１は、内部にＥＸＯＲ回路とＦＦ回路とを有しており、入力信号Ａ，Ｂ，Ｃ，Ｄを４入力１出力のＥＸＯＲ回路に入力し、ＥＸＯＲ回路で入力信号Ａ，Ｂ，Ｃ，Ｄ同士の排他的論理和を演算することで差分信号を出力し、この差分信号をクロック信号としてＦＦ回路に入力する。差分信号がＦＦ回路に固有のセットアップ／ホールド時間以上の時間幅を有する場合には、ＦＦ回路から論理「１」が出力され、他方、差分信号がセットアップ／ホールド時間未満の時間幅を有する場合には、ＦＦ回路から論理「０」が出力される。
なお、判定回路２１による判定結果を集計して最終判定してもよい。
また、遅延素子の総数に対して割り切れる整数等分であれば、遅延素子の総数は等分可能であり、判定回路２１の精度の範囲内において最小単位で等分して比較することができる。
【００２６】
次に、図４を参照して、遅延回路１３および判定回路２１の動作について説明する。
まず、入出力端子１１からの入力信号をそれぞれのセレクタ２０−１，２０−２，２０−３に選択させて出力するように選択信号Ｓ１，Ｓ２，Ｓ３の論理値を設定する。
次いで、各々の遅延素子のチェーンには、十分な一定幅を有するパルスデータからなる入力信号を入出力端子１１から入力する。
このような入力信号に対し、図４に示すような判定回路１７を使用する。この場合、最小の差分でも、４入力のＥＸＯＲ回路を構成するバッファの遅延量と、ＦＦ回路のクロック入力に関するセットアップ／ホールド時間以上の差分となる。なお、判定回路の回路構成を変更することで、判定基準を他のスペック項目の内容に変更してもよい。
【００２７】
ここで、遅延素子１３−３２から出力される信号パスＡと、遅延素子１３−６４から出力される信号パスＢと、遅延素子１３−９６から出力される信号パスＣと、遅延素子１３−１２８から出力される信号パスＣとがＥＸＯＲ回路に入力され、この判定基準を超える差分が発生した場合、判定回路２１は信号の立ち上がりを検出し、判定結果からなる差分発生信号Ｅを出力する。
信号パスＡ〜Ｄを判定回路２１に入力して、差分があることを示す判定信号を受け取った場合、遅延回路１３に含まれる遅延素子の性能にばらつきがあると判断し、対象チップを不良品と判断することができる。
【００２８】
＜第３の実施形態＞
図５を参照して、本発明の第３の実施形態に係る遅延回路とテスト制御回路およびメモリコントローラについて説明する。なお、以下に説明する遅延回路、テスト制御回路等は、ＤＤＲ１−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭなどの外部メモリに設ける高速インターフェースのメモリコントローラ回路とともに用いることとする。
遅延回路２２には、上記第１の実施形態において説明した遅延回路１３と判定回路１７との組み合わせからなる構成（図１）、または、上記第２の実施形態において説明した遅延回路１３と判定回路２１との組み合わせからなる構成（図４）の何れか一方を用いることができる。
メモリコントローラ１４は、図５に示す各々の遅延回路２２を制御するためのテスト制御回路２３を有する。
テスト制御回路２３は、それぞれの遅延回路２２に対して、それぞれの遅延素子を等分数に設定するためにセレクタの選択信号を設定し、分割された遅延素子のチェーンに対する差分判定を判定回路に実施させる。それぞれの遅延回路２２に対して設定される等分数は、要求される精度によって選択することが可能である。この精度は具体的に、ＤＤＲなら周波数モードによって、必要とされる精度が異なるので、周波数モードに応じて精度を変更することが可能である。
また、テスト制御回路２３は、それぞれの遅延回路２２から遅延素子群に差分があることを示す判定信号を受け取った場合、その遅延回路２２に含まれる遅延素子の性能にばらつきがあると判断し、対象チップを不良品と判断することができる。
テスト制御回路２３は、ＤＤＲ１−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭなどの外部メモリに設ける高速インターフェースのメモリコントローラ回路に適用することができる。
【００２９】
本実施形態に係るテスト制御装置においては、複数の遅延素子を直列接続した遅延回路に設けられ、直列接続した遅延素子を等分数に分割しておき、等分数に分割した後のそれぞれの遅延素子群からの出力信号を選択的に切り替えて出力し、選択された信号同士がなす差分量が所定の時間を超えるか否かを判定することで、直列接続された遅延素子のチェーンを等分数に分割して、分割されたそれぞれの遅延素子群の性能が同一であることを確認することができ、等分数の分割単位を増やすことにより、比較する遅延素子群の最小単位数を少なくすることができ、より細かな遅延素子群の遅延量のばらつきを確認することができ、テスタの検査精度を向上することができる。
【００３０】
本実施形態に係るテスト制御装置においては、判定回路は、選択された信号同士に対して、排他的論理和を演算して差分量を求めることで、精度の良い遅延判定が可能となる。
【００３１】
本実施形態に係るテスト制御装置においては、分割回路に等分数を設定し、判定回路による判定結果を集計して最終判定するテスト制御回路を有することで、メモリコントローラに内蔵される遅延素子の差分を判定し、差分がある場合に不良と判定できるため、故障検査精度を向上させることができる。これより、遅延素子１つずつの遅延精度が上がることになり、より精度の良い遅延設定が可能となる。この結果、メモリインターフェースの波形品質を向上させることができる。
また、遅延に対して検査精度の低いテスタでも、遅延精度の高いテストを実施することができる。
【産業上の利用可能性】
【００３２】
本発明は、半導体装置であり、入出力に外部とのタイミングを制御するための遅延回路および遅延制御の手段を内蔵しているものに利用できる。
【符号の説明】
【００３３】
１１ 入出力端子
１３ 遅延回路
１４ メモリコントローラ
１７ 判定回路
１８ ＥＸＯＲ回路
１９ ＦＦ回路
２０ セレクタ
２１ 判定回路
２２ 遅延回路
２３ テスト制御回路
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２００９−２９０８５７号公報
【特許文献２】特開２００６−１２６１３４号公報
【技術分野】
【０００１】
本発明は、高速動作を必要とする同期式メモリとのインターフェース信号のタイミングを調整するための遅延回路に設けられた遅延素子のテスト制御装置およびメモリコントローラ回路に関する。
【背景技術】
【０００２】
従来、大容量メモリとして使用されるＤＲＡＭには、同期式のＤＤＲ１−ＳＤＲＡＭやＤＤＲ２−ＳＤＲＡＭのようなダブルデータレート方式が主流であり、今後、ＤＤＲ3−ＳＤＲＡＭが主流となっていくことが予想される。
特に、ＤＤＲ３−ＳＤＲＡＭには、データレートが８００ＭＨｚ（ＤＤＲ３―８００）から１．６ＧＨｚ（ＤＤＲ３−１６００）までの仕様がＪＥＤＥＣにより規格化されている。同期式のメモリ、特に複数本のデータを有するパラレルバスであっても、動作速度は新規規格が出るたびに高速化している。この高速化の動向は、メモリやメモリコントローラ等の半導体装置自体における製造プロセスの進化に依存している。
【０００３】
ところが、メモリやメモリコントローラを１つのボード上に配置した機器においては、メモリやメモリコントローラの動作周波数が高速化されても、メモリ半導体装置とメモリコントローラ半導体装置との間のインターフェースに関するボード上の配線による転送速度が、高速化されているわけではない。
そのため、半導体装置の高速化に伴い、ボード上の配線遅延による影響が大きくなってきており、規格が更新される度に、動作上のボトルネックとしてその割合が大きくなってきている。
【０００４】
パラレルバス方式のインターフェース装置の動作周波数が１００ＭＨｚ以下の時代においては、ボード上の配線遅延にマージンを持った値を用いてＡＣタイミングを満たすように、メモリコントローラを搭載した半導体装置を作ることは可能であった。
また、動作周波数が１００ＭＨｚを超えてからは、メモリコントローラ内にＰＬＬ回路を内蔵し、ボード上のタイミングと同期を図る、また、ボード上の配線を等長配線とすることにより、メモリとメモリコントローラ間の動作の保証を行ってきた。
ボード上の配線遅延が１ｎｓの場合、１００ＭＨｚのデータレートでは無視できる程度であったが、ＤＤＲ３−ＳＤＲＡＭのデータレートは最大１．６ＧＨｚすなわち６２５ｐｓとになり、ＤＤＲ３−ＳＤＲＡＭにとってはボード上の配線遅延が動作周波数以上の遅延となり、ＰＬＬ回路による同期化やボード上の等長配線だけでは対処できないといった問題があった。
【０００５】
ＤＤＲ３−ＳＤＲＡＭの規格（ＪＥＤＥＣ Ｓｔａｎｄａｒｄ Ｎｏ．７９−３ｘ）には、メモリとメモリコントローラとの間のタイミングを制御する新規機能が追加されている。ライトレベリング機能と、ＭＰＲ（Ｍｕｌｔｉ Ｐｕｒｐｏｓｅ Ｒｅｇｉｓｔｅｒ）による固定値リードデータ出力機能がそれに該当する。
前者はメモリへ入力されるクロックと、メモリコントローラがライト時に出力するＤＱＳ（データストローブ信号）のタイミング調整に関し、後者は、メモリコントローラが正しいリードデータを取り込むためのタイミング調整に関するものである。
ＤＤＲ３−ＳＤＲＡＭの規格自体には、これらの機能の使い方について言及されておらず、どのように使うかはメモリコントローラの仕様に依存する。
【０００６】
ライトレベリング機能と、ＭＰＲによる固定値リードデータ出力機能とをメモリコントローラが使いこなすには、少なくともＤＱＳの出力タイミングと、ＤＱ（データ）／ＤＱＳの入力タイミングとを調整する機能がメモリコントローラに装備されていることが必須である。
しかし、ＤＱＳ出力とＤＱ／ＤＱＳの入力タイミングだけ調整できれば高速動作のＤＤＲ３−ＳＤＲＡＭに対応するメモリコントローラが構成できるのではなく、メモリコントローラの全ての入出力端子においてタイミング調整機能を持たなければ、ＤＤＲ３−ＳＤＲＡＭの新規機能対応および高速動作を保証するのは難しいことは明かである。
【０００７】
入出力端子のタイミング調整を行う手法には、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いたものが知られている。ＤＬＬ回路に入力されるリファレンスクロックの周期に対応した遅延値を遅延回路に設定することにより、安定した遅延を供給することができる。
ここで、図６に、入出力端子１１にバッファ回路を介して遅延回路１３を接続するメモリコントローラ１４における出力遅延制御に関する構成を示す。
【０００８】
図７は、ＤＬＬ回路１５の出力と、所望の遅延量の設定値を遅延演算回路１６に入力し、遅延回路１３の遅延量設定が可能な構成となっている。例えば、遅延演算回路１６への所望の遅延量の設定がｎ値の場合、遅延回路１３がｎ（１／３２）ｔCK（ｔCK：メモリクロック周期）の遅延量を有するように設定される。この構成により、それぞれの出力信号をリファレンスクロック（ここではメモリクロック）に対応した遅延量を個別に設定することができる。
【０００９】
図８に、遅延回路１３の構成を示す。一段ずつ遅延素子１３−１〜１３−ｋが直列接続されている状態を示しており、これらの遅延素子は微細化が進んだ昨今では、一段当たり数十ｐｓの遅延量になる。
ところで、テスタを用いたチップの故障検査の観点から見ると、CLKサイクル分程度の遅延量を有する多数の遅延素子を直列接続したチェーンに対して、遅延テストを行うことは可能である。
しかしながら、現在のテスタの性能上、数個単位、もしくは単一の遅延素子の不良を確認することは困難である。これより、遅延素子のチェーン全体としては、設計規格を満たすことを確認できても、局所的な不良を検出できないといった問題があった。
このため、数個単位、もしくは、単一の遅延素子の不良を見逃してしまうと、実際に数個単位での遅延素子による遅延設定を使用した場合、実行したい遅延量の設定に対し、想定外の遅延量となってしまう可能性があるといった問題があった。
【００１０】
ここで、遅延素子については、以下の特許文献が報告されている。
特許文献１には、遅延素子を直列接続する半導体装置として、高速なクロックを必要とせず、時間分解能を向上させたデジタルＰＷＭ制御を実現できる半導体装置が報告されている。
特許文献２には、遅延素子を直列接続し、個別の遅延素子から出力される第一の信号と第二の信号の遅延時間を検出する遅延検出部を備え、遅延時間を相殺するように、信号出力部と端子との間に遅延素子を挿入することで、２つの別のディレイチェーンの自動タイミング調整する半導体装置が報告されている。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、比較する遅延素子群の最小単位数を少なくすることができ、遅延素子のテスタの検査精度を向上することができる遅延素子のテスト制御装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するたに、請求項１記載の発明は、複数の遅延素子を直列接続した遅延回路に設けられ、前記直列接続した遅延素子を等分数に分割する分割回路と、前記等分数に分割した後のそれぞれの遅延素子群からの出力信号を選択的に切り替えて出力する選択回路と、前記選択された信号同士がなす差分量が所定の時間を超えるか否かを判定する判定回路とを備えることを特徴とする。
【００１３】
請求項２記載の発明は、請求項１記載の発明において、前記判定回路は、前記選択された信号同士に対して、排他的論理和を演算して前記差分量を求めることを特徴とする。
【００１４】
請求項３記載の発明は、請求項１または請求項２に記載のテスト制御装置を備え、前記分割回路に等分数を設定し、前記判定回路による判定結果を集計して最終判定するテスト制御回路を有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、直列接続された遅延素子のチェーンを等分数に分割して、分割されたそれぞれの遅延素子群の性能が同一であることを確認することができ、等分数の分割単位を増やすことにより、比較する遅延素子群の最小単位数を少なくすることができ、テスタの検査精度を向上することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態に係る遅延回路に設けられた遅延素子の接続関係について説明するためのブロック図である。
【図２】本発明の第１の実施形態に係る判定回路の構成について説明するためのブロック図である。
【図３】本発明の第１の実施形態に係る遅延回路および判定回路の動作について説明するためのタイミングチャートである。
【図４】本発明の第２の実施形態に係る遅延回路に設けられた遅延素子の接続関係について説明するためのブロック図である。
【図５】本発明の第３の実施形態に係る遅延回路とテスト制御回路およびメモリコントローラについて説明するためのブロック図である。
【図６】従来の遅延回路とメモリコントローラ１４との接続関係を示すブロック図である。
【図７】従来のＤＬＬ回路と、遅延演算回路と、遅延回路との接続関係を示すブロック図である。
【図８】従来の遅延回路に設けられた遅延素子の接続関係を示すブロック図である。
【発明を実施するための形態】
【００１７】
＜第１の実施形態＞
図１を参照して、本発明の第１の実施形態に係る遅延回路に設けられた遅延素子の接続関係について説明する。なお、以下に説明する遅延回路、判定回路等は、ＤＤＲ１−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭなどの外部メモリに設ける高速インターフェースのメモリコントローラ回路とともに用いることとする。
【００１８】
図１に示す遅延回路１３は遅延素子を直列接続したものである。なお、前提として、これらの遅延素子のチェーン全体についてのテストでは、設計規格を満たしているものとする。
具体例として、遅延回路１３を構成する遅延素子の総数を１２８段とする。この遅延素子のチェーンを２等分した場合、それぞれ６４段からなる遅延素子群となる。このとき、１段目から６４段目までの遅延素子１３−１〜１３−６４を通るパスをＡとし、６５段目から１２８段目までの遅延素子１３−６５〜１３−１２８を通るパスをＢとし、これらパスＡ，Ｂがそれぞれ判定回路１７に入力する。
遅延素子１３−６４の出力端子と遅延素子１３−６５の入力端子との間にはセレクタ２０が設けられており、セレクタ２０に選択信号Ｓを入力して設定することで、入出力端子１１からの入力信号と、遅延素子１３−６４からの出力信号とから何れか一方を選択して、遅延素子１３−６５に出力することが可能になる。
【００１９】
次に、図２を参照して、本発明の第１の実施形態に係る判定回路の構成について説明する。
判定回路１７は、入力信号Ａ，ＢをＥＸＯＲ（排他的論理和）回路１８に入力し、ＥＸＯＲ回路１８で入力信号Ａ，Ｂ同士の排他的論理和を演算することで両者の差分信号を出力し、この差分信号をクロック信号としてＦＦ（Ｆｌｉｐ Ｆｌｏｐ）回路１９に入力し、差分信号がＦＦ回路１９に固有のセットアップ／ホールド時間以上の時間幅を有する場合には、ＦＦ回路１９から論理「１」が出力され、他方、差分信号がセットアップ／ホールド時間未満の時間幅を有する場合には、ＦＦ回路１９から論理「０」が出力される。
なお、判定回路１７による判定結果を集計して最終判定してもよい。
【００２０】
次に、図１〜図３を参照して、遅延回路１３および判定回路１７の動作について説明する。
まず、入出力端子１１からの入力信号をセレクタ２０に選択させて出力するように選択信号Ｓの論理値を設定する。
次いで、各々の遅延素子のチェーンには、図３に示すタイミングチャートのように、十分な一定幅を有するパルスデータからなる入力信号を入出力端子１１から入力する。
このような入力信号に対し、図２に示すような判定回路１７を使用する。この場合、最小の差分でも、ＥＸＯＲ回路１８を構成するバッファの遅延量と、ＦＦ回路１９のクロック入力に関するセットアップ／ホールド時間以上の差分となる。なお、判定回路の回路構成を変更することで、判定基準を他のスペック項目の内容に変更してもよい。
【００２１】
ここで、遅延素子１３−６４から出力される信号パスＡと、遅延素子１３−１２８から出力される信号パスＢとがＥＸＯＲ回路１８に入力され、この判定基準を超える差分（ｔ１−ｔ２）が発生した場合、判定回路１７は信号の立ち上がりを検出し、図３に示すように、判定結果Ｃからなる差分発生信号Ｃを出力する。
信号パスＡと、信号パスＢとを判定回路１７に入力して、差分があることを示す判定信号を受け取った場合、遅延回路１３に含まれる遅延素子の性能にばらつきがあると判断し、対象チップを不良品と判断することができる。
【００２２】
＜第２の実施形態＞
図４を参照して、本発明の第２の実施形態に係る制御装置に設けられた遅延回路の内部構成について説明する。なお、以下に説明する遅延回路、判定回路等は、ＤＤＲ１−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭなどの外部メモリに設ける高速インターフェースのメモリコントローラ回路とともに用いることとする。
図４は、遅延回路１３を構成する遅延素子のチェーンを４等分にした実施形態を示している。
図４に示すように、１段目から３２段目までの遅延素子群を通るパスをＡとし、３３段目から６４段目までの遅延素子群を通るパスをＢとし、６５段目から９６段目までの遅延素子群を通るパスをＣとし、９７段目から１２８段目までの遅延素子群を通るパスをＤとし、これらのパスＡ，Ｂ、Ｃ、Ｄが判定回路２１に入力され、上述したような判定基準を超える差分が発生した時、差分発生信号Ｅを出力する。
【００２３】
遅延素子１３−３２の出力端子と遅延素子１３−３３の入力端子との間、遅延素子１３−６４の出力端子と遅延素子１３−６５の入力端子との間、遅延素子１３−９６の出力端子と遅延素子１３−９７の入力端子との間には、それぞれセレクタ２０−１，２０−２，２０−３が設けられており、セレクタ２０−１，２０−２，２０−３にそれぞれ選択信号Ｓ１，Ｓ２，Ｓ３を入力することで、入出力端子１１からの入力信号と、遅延素子１３−３２、遅延素子１３−６４、遅延素子１３−９６からの出力信号の一方を選択することが可能になる。
【００２４】
すなわち、セレクタ２０−１，２０−２，２０−３にそれぞれ選択信号Ｓ１，Ｓ２，Ｓ３を設定することで、パスＤとして、遅延素子１３−１〜１３−１２８による最大遅延量の他、遅延素子１３−３３〜１３−１２８、遅延素子１３−６５〜１３−１２８、遅延素子１３−９７〜１３−１２８の遅延量のいずれか１組を入力することができる。
また、セレクタ２０−１，２０−２にそれぞれ選択信号Ｓ１，Ｓ２を設定することで、パスＣとして、遅延素子１３−１〜１３−９６による遅延量の他、遅延素子１３−３３〜１３−９６、遅延素子１３−６５〜１３−９６の遅延量のいずれか１組を入力することができる。
さらに、セレクタ２０−１に選択信号Ｓ１を設定することで、パスＢとして、遅延素子１３−１〜１３−６４による遅延量の他、遅延素子１３−３３〜１３−６４の遅延量のうちの一方の１組を入力することができる。
なお、パスＡとして、遅延素子１３−１〜１３−３２による遅延量のみが入力されている。
【００２５】
次に、図４を参照して、判定回路２１の構成について説明する。
判定回路２１は、内部にＥＸＯＲ回路とＦＦ回路とを有しており、入力信号Ａ，Ｂ，Ｃ，Ｄを４入力１出力のＥＸＯＲ回路に入力し、ＥＸＯＲ回路で入力信号Ａ，Ｂ，Ｃ，Ｄ同士の排他的論理和を演算することで差分信号を出力し、この差分信号をクロック信号としてＦＦ回路に入力する。差分信号がＦＦ回路に固有のセットアップ／ホールド時間以上の時間幅を有する場合には、ＦＦ回路から論理「１」が出力され、他方、差分信号がセットアップ／ホールド時間未満の時間幅を有する場合には、ＦＦ回路から論理「０」が出力される。
なお、判定回路２１による判定結果を集計して最終判定してもよい。
また、遅延素子の総数に対して割り切れる整数等分であれば、遅延素子の総数は等分可能であり、判定回路２１の精度の範囲内において最小単位で等分して比較することができる。
【００２６】
次に、図４を参照して、遅延回路１３および判定回路２１の動作について説明する。
まず、入出力端子１１からの入力信号をそれぞれのセレクタ２０−１，２０−２，２０−３に選択させて出力するように選択信号Ｓ１，Ｓ２，Ｓ３の論理値を設定する。
次いで、各々の遅延素子のチェーンには、十分な一定幅を有するパルスデータからなる入力信号を入出力端子１１から入力する。
このような入力信号に対し、図４に示すような判定回路１７を使用する。この場合、最小の差分でも、４入力のＥＸＯＲ回路を構成するバッファの遅延量と、ＦＦ回路のクロック入力に関するセットアップ／ホールド時間以上の差分となる。なお、判定回路の回路構成を変更することで、判定基準を他のスペック項目の内容に変更してもよい。
【００２７】
ここで、遅延素子１３−３２から出力される信号パスＡと、遅延素子１３−６４から出力される信号パスＢと、遅延素子１３−９６から出力される信号パスＣと、遅延素子１３−１２８から出力される信号パスＣとがＥＸＯＲ回路に入力され、この判定基準を超える差分が発生した場合、判定回路２１は信号の立ち上がりを検出し、判定結果からなる差分発生信号Ｅを出力する。
信号パスＡ〜Ｄを判定回路２１に入力して、差分があることを示す判定信号を受け取った場合、遅延回路１３に含まれる遅延素子の性能にばらつきがあると判断し、対象チップを不良品と判断することができる。
【００２８】
＜第３の実施形態＞
図５を参照して、本発明の第３の実施形態に係る遅延回路とテスト制御回路およびメモリコントローラについて説明する。なお、以下に説明する遅延回路、テスト制御回路等は、ＤＤＲ１−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭなどの外部メモリに設ける高速インターフェースのメモリコントローラ回路とともに用いることとする。
遅延回路２２には、上記第１の実施形態において説明した遅延回路１３と判定回路１７との組み合わせからなる構成（図１）、または、上記第２の実施形態において説明した遅延回路１３と判定回路２１との組み合わせからなる構成（図４）の何れか一方を用いることができる。
メモリコントローラ１４は、図５に示す各々の遅延回路２２を制御するためのテスト制御回路２３を有する。
テスト制御回路２３は、それぞれの遅延回路２２に対して、それぞれの遅延素子を等分数に設定するためにセレクタの選択信号を設定し、分割された遅延素子のチェーンに対する差分判定を判定回路に実施させる。それぞれの遅延回路２２に対して設定される等分数は、要求される精度によって選択することが可能である。この精度は具体的に、ＤＤＲなら周波数モードによって、必要とされる精度が異なるので、周波数モードに応じて精度を変更することが可能である。
また、テスト制御回路２３は、それぞれの遅延回路２２から遅延素子群に差分があることを示す判定信号を受け取った場合、その遅延回路２２に含まれる遅延素子の性能にばらつきがあると判断し、対象チップを不良品と判断することができる。
テスト制御回路２３は、ＤＤＲ１−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭなどの外部メモリに設ける高速インターフェースのメモリコントローラ回路に適用することができる。
【００２９】
本実施形態に係るテスト制御装置においては、複数の遅延素子を直列接続した遅延回路に設けられ、直列接続した遅延素子を等分数に分割しておき、等分数に分割した後のそれぞれの遅延素子群からの出力信号を選択的に切り替えて出力し、選択された信号同士がなす差分量が所定の時間を超えるか否かを判定することで、直列接続された遅延素子のチェーンを等分数に分割して、分割されたそれぞれの遅延素子群の性能が同一であることを確認することができ、等分数の分割単位を増やすことにより、比較する遅延素子群の最小単位数を少なくすることができ、より細かな遅延素子群の遅延量のばらつきを確認することができ、テスタの検査精度を向上することができる。
【００３０】
本実施形態に係るテスト制御装置においては、判定回路は、選択された信号同士に対して、排他的論理和を演算して差分量を求めることで、精度の良い遅延判定が可能となる。
【００３１】
本実施形態に係るテスト制御装置においては、分割回路に等分数を設定し、判定回路による判定結果を集計して最終判定するテスト制御回路を有することで、メモリコントローラに内蔵される遅延素子の差分を判定し、差分がある場合に不良と判定できるため、故障検査精度を向上させることができる。これより、遅延素子１つずつの遅延精度が上がることになり、より精度の良い遅延設定が可能となる。この結果、メモリインターフェースの波形品質を向上させることができる。
また、遅延に対して検査精度の低いテスタでも、遅延精度の高いテストを実施することができる。
【産業上の利用可能性】
【００３２】
本発明は、半導体装置であり、入出力に外部とのタイミングを制御するための遅延回路および遅延制御の手段を内蔵しているものに利用できる。
【符号の説明】
【００３３】
１１ 入出力端子
１３ 遅延回路
１４ メモリコントローラ
１７ 判定回路
１８ ＥＸＯＲ回路
１９ ＦＦ回路
２０ セレクタ
２１ 判定回路
２２ 遅延回路
２３ テスト制御回路
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２００９−２９０８５７号公報
【特許文献２】特開２００６−１２６１３４号公報
【特許請求の範囲】
【請求項１】
複数の遅延素子を直列接続した遅延回路に設けられ、前記直列接続した遅延素子を等分数に分割する分割回路と、
前記等分数に分割した後のそれぞれの遅延素子群からの出力信号を選択的に切り替えて出力する選択回路と、
前記選択された信号同士がなす差分量が所定の時間を超えるか否かを判定する判定回路とを備えることを特徴とする遅延素子のテスト制御装置。
【請求項２】
前記判定回路は、前記選択された信号同士に対して、排他的論理和を演算して前記差分量を求めることを特徴とする請求項１記載の遅延素子のテスト制御装置。
【請求項３】
請求項１または請求項２に記載の遅延素子のテスト制御装置を備え、
前記分割回路に等分数を設定し、前記判定回路による判定結果を集計して最終判定するテスト制御回路を有することを特徴とする、ＤＤＲ１−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭのうちのいずれか１つの外部メモリに設ける高速インターフェースのメモリコントローラ回路。
【請求項１】
複数の遅延素子を直列接続した遅延回路に設けられ、前記直列接続した遅延素子を等分数に分割する分割回路と、
前記等分数に分割した後のそれぞれの遅延素子群からの出力信号を選択的に切り替えて出力する選択回路と、
前記選択された信号同士がなす差分量が所定の時間を超えるか否かを判定する判定回路とを備えることを特徴とする遅延素子のテスト制御装置。
【請求項２】
前記判定回路は、前記選択された信号同士に対して、排他的論理和を演算して前記差分量を求めることを特徴とする請求項１記載の遅延素子のテスト制御装置。
【請求項３】
請求項１または請求項２に記載の遅延素子のテスト制御装置を備え、
前記分割回路に等分数を設定し、前記判定回路による判定結果を集計して最終判定するテスト制御回路を有することを特徴とする、ＤＤＲ１−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭのうちのいずれか１つの外部メモリに設ける高速インターフェースのメモリコントローラ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−５８１８７（Ｐ２０１２−５８１８７Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０４３０９（Ｐ２０１０−２０４３０９）
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００６７４７）株式会社リコー (37,907)
【Ｆターム（参考）】
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