電気光学装置、画像処理装置および電子機器
【課題】 各画素の輝度を補正する単位となる各ブロックの境界を目立たなくする。
【解決手段】 複数の画素ＰはＸ方向およびＹ方向にわたってマトリクス状に配列する。各画素Ｐの輝度は補正値Ｒに応じて補正される。画像処理装置３０のメモリ３５は、複数の画素Ｐを区分した複数のブロックＢの各々について補正係数Ｄcを記憶する。補正値特定回路３３は、複数の画素Ｐの各々について、メモリ３５に記憶された複数の補正係数Ｄcのうち当該画素Ｐが属するブロックＢの補正係数Ｄcに基づいて補正値Ｒを特定する。複数のブロックＢのうち少なくともひとつのブロックＢは、当該ブロックＢに隣接する他のブロックＢのひとつの画素Ｐに対してＸ方向に隣接する画素ＰとＹ方向に隣接する画素Ｐとを含む。
【解決手段】 複数の画素ＰはＸ方向およびＹ方向にわたってマトリクス状に配列する。各画素Ｐの輝度は補正値Ｒに応じて補正される。画像処理装置３０のメモリ３５は、複数の画素Ｐを区分した複数のブロックＢの各々について補正係数Ｄcを記憶する。補正値特定回路３３は、複数の画素Ｐの各々について、メモリ３５に記憶された複数の補正係数Ｄcのうち当該画素Ｐが属するブロックＢの補正係数Ｄcに基づいて補正値Ｒを特定する。複数のブロックＢのうち少なくともひとつのブロックＢは、当該ブロックＢに隣接する他のブロックＢのひとつの画素Ｐに対してＸ方向に隣接する画素ＰとＹ方向に隣接する画素Ｐとを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機発光ダイオード（以下「ＯＬＥＤ（Organic Light Emitting Diode）」という）素子などの電気光学素子を所期の輝度（階調）に制御する技術に関する。
【背景技術】
【０００２】
電気光学素子を含む複数の画素をマトリクス状に配列した電気光学装置が各種の電子機器の表示装置や露光装置として従来から利用されている。この種の電気光学装置においては、各電気光学素子の特性の誤差を主要な原因とした各画素の輝度のムラが特に問題となる。そこで、実際の輝度の誤差に応じて画素ごとに設定された補正値をメモリに記憶しておき、各画素の階調を指定する階調データをその画素の補正値に応じて補正する技術が提案されている。
【０００３】
しかしながら、この構成においては、総ての画素について補正値を保持する必要があるから大容量のメモリが必要となり、電気光学装置の回路の規模が肥大化するとともに製造コストが嵩むという問題がある。この問題を解決するために、例えば特許文献１には、複数の画素を所定数ごとにブロックに区分し、これらのブロックごとに補正値を選定してメモリに格納した構成が開示されている。ひとつのブロックに属する各画素の階調データは、そのブロックについて選定された共通の補正値によって補正される。この構成によれば、全画素について補正値が保持される構成と比較して、補正値を保持するためのメモリの容量を削減できるという利点がある。
【特許文献１】特開平１１−２０２８２７号公報（図４および図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、補正値がブロックごとに決定される構成においては、各画素の実際の輝度がブロックごとに相違する場合がある。特許文献１の構成においては、ひとつのブロックに属する複数の画素とそのブロックに隣接する他のブロックに属する複数の画素とが画素の配列の方向（例えば縦方向や横方向）に沿って直線状に連続するから、相互に隣接する各ブロックの境界が縦方向または横方向に沿って観察者に明確に知覚されるという問題がある。このような事情に鑑みて、本発明は、ブロックを単位として各画素の輝度が補正される構成のもとで、各ブロックの境界を観察者に知覚され難くするという課題の解決を目的としている。
【課題を解決するための手段】
【０００５】
この課題を解決するために、本発明に係る画像処理装置は、相互に交差する第１方向および第２方向にわたってマトリクス状に配列する複数の画素の各々の輝度が補正値に基づいて補正される電気光学装置の画像処理装置であって、複数の画素を区分した複数のブロックの各々について補正係数を記憶する記憶手段（例えば図２のメモリ３５）と、複数の画素の各々について、記憶手段に記憶された複数の補正係数のうち当該画素が属するブロックの補正係数に基づいて補正値を特定する補正値特定手段（例えば図２の補正値特定回路３３）とを具備し、複数のブロックのうち少なくともひとつのブロック（例えば図１１のブロックＢ1）は、当該ブロックに隣接する他のブロック（例えば図１１のブロックＢ2）のひとつの画素（Ｐa）に対して第１方向に隣接する画素（Ｐb）と第２方向に隣接する画素（Ｐc）とを含む。
【０００６】
この構成によれば、少なくともひとつのブロックが、他のブロックのひとつの画素に対して第１方向に隣接する画素と第２方向に隣接する画素とを含むように、複数の画素が各ブロックに区分されるから、ひとつのブロックの各画素と他のブロックの各画素との境界線は複数の画素にわたって直線状には連続しない。したがって、各ブロックの境界を観察者に知覚され難くすることができる（すなわち各ブロックの境界を目立たなくすることができる）。なお、本発明に係る画像処理装置は、画像の処理に専用されるＤＳＰ（Digital Signal Processor）などのハードウェアによって実現されてもよいし、ＣＰＵ（Central Processing Unit）などのコンピュータとこれによって実行されるプログラムとの協働によって実現されてもよい。
【０００７】
本発明における画素の典型例は、電気光学素子に対する電気エネルギの付与によって輝度（階調）が制御される要素である。電気光学素子は、電流の供給や電圧（電界）の印加といった電気エネルギの付与によって輝度や透過率といった光学的な特性が変化する素子である。電気光学素子の典型例はＯＬＥＤ素子であるが、本発明における電気光学素子はこれに限定されない。また、本発明における「複数の画素」は、電気光学装置が備える総ての画素である必要はない。例えば、電気光学装置が備える総ての画素のうち特定の領域の画素に対して補正が必要であるような場合には、この領域に属する所定数の画素のみが本発明による補正値の設定の対象とされる。
【０００８】
本発明の好適な態様において、補正値特定手段は、複数の画素の各々について、記憶手段に記憶された複数の補正係数のうち当該画素が属するブロックの補正係数を補正値として特定する。すなわち、補正値特定手段は、ひとつのブロックに属する総ての画素について共通の補正値（補正係数）を特定する。この態様によれば、記憶手段に記憶された補正係数自体が補正値として特定されるから、例えば補正係数を引数とした演算によって補正値が算定される構成と比較して、補正値特定手段による処理の負荷を低減することができる。
【０００９】
もっとも、補正係数が補正値として特定される構成（補正係数＝補正値）は必ずしも必要ではない。すなわち、例えば補正係数を引数とした演算によって補正値が算定される構成としてもよい。さらに、ひとつのブロックに属する総ての画素の補正値が同値である必要は必ずしもない。例えば、ひとつのブロックの補正係数を用いた演算によって当該ブロックの各画素の補正値が個別に算定される構成としてもよい。すなわち、この態様において、補正値特定手段は、各ブロックに属する画素の少なくともひとつについて、当該ブロックの補正係数とは相違する補正値を当該補正係数に基づいて特定する。この態様によれば、ひとつのブロックの画素ごとに適切な補正値を特定することができるから、ひとつのブロック内の総ての画素について共通の補正値が特定される構成と比較して、各画素の輝度のムラを高精度に抑制することができる。
【００１０】
以上のように、本発明においては、ひとつのブロックに属する各画素についてひとつの補正係数に基づいて補正値が特定される構成であれば足りる。換言すると、各々の補正値を特定するために基礎として使用される補正係数が共通である複数の画素の集合がブロックである。
【００１１】
本発明の好適な態様において、少なくともひとつのブロックは、ひとつの画素と、相互に直交する２方向の各々に沿ってひとつの画素に隣接する４個の画素とを含む。この態様によれば、各ブロックの形態が簡素化されるから、各画素の補正値を特定する処理（より詳細には、当該画素に対応する補正係数を記憶手段から探索する処理）が簡素化されるという利点がある。以上のようなブロックの具体的な形態は図３や図８または図１０に例示される。なお、相互に直交する２方向とは、画素が配列する第１方向および第２方向であってもよいし（例えば図３や図１０）、第１方向や第２方向とは角度をなす各方向（例えば図８）であってもよい。
【００１２】
さらに好適な態様においては、複数のブロックの全部が、各々に隣接する他のブロックのひとつの画素に対して第１方向に隣接する画素と第２方向に隣接する画素とを含む。換言すると、総てのブロックの各々とこれに隣接する他のブロックとの境界線が複数の画素にわたって同方向に連続しないように、複数の画素がブロックに区分される。この態様によれば、複数のブロックのうち一部のブロックのみがこの条件を充足する構成（例えば図１０の構成）と比較して、各ブロックの境界を広い範囲にわたって確実に観察者に知覚され難くすることができる。なお、この態様における「複数のブロックの全部」とは、所期の形態を有するブロックの総てを意味する。例えば「複数の画素が配列された領域（例えば図１の表示領域１１）の周縁に位置するために所期の形態のブロックに含まれないこととなった１以上の画素の配列」を除外した総てのブロックが本態様の「複数のブロックの全部」に相当する。
【００１３】
本発明の具体的な態様において、記憶手段は、各ブロックに属するひとつの画素である代表画素について補正係数を記憶し、補正値特定手段は、第１方向に沿って配列する画素の集合（例えば第１実施形態における各行）を順次に選択し、この選択した集合に属する各画素の補正係数を、その集合に属する代表画素について記憶手段が記憶する補正係数と、当該集合に対して第２方向の両側に隣接する各集合の代表画素について記憶手段が記憶する補正係数とに基づいて特定する。この態様によれば、ひとつのブロックのうち代表画素のみについて補正係数を記憶すれば足りるから、記憶手段に必要となる容量を大幅に削減することができる。なお、この態様の具体例は第１実施形態（特に図５）として後述される。
【００１４】
また、本発明の他の態様においては、複数の画素をブロックに区分するときの態様（各ブロックに属する画素の総数や各々の配列の態様）が時分割にて変更される。すなわち、本態様において、記憶手段は、複数の画素を第１の態様（例えば図３のパターン）にて区分した各ブロックの補正係数と、複数の画素を第１の態様とは相違する第２の態様（例えば図８のパターン）にて区分した各ブロックの補正係数とを記憶し、補正値特定手段は、第１の期間において、第１の態様について記憶手段に記憶された補正係数に基づいて複数の画素の各々の補正値を特定し、第１の期間とは相違する第２の期間において、第２の態様について記憶手段に記憶された補正係数に基づいて複数の画素の各々の補正値を特定する。この態様によれば、複数の画素の区分の仕方が経時的に変化するから、ブロックの態様が恒常的に固定された構成と比較して、各ブロックの境界をいっそう観察者に知覚され難くすることができる。
【００１５】
本発明に係る電気光学装置（例えば発光素子を電気光学素子として採用した発光装置）は、相互に交差する第１方向および第２方向にわたってマトリクス状に配列する複数の画素と、以上に例示した何れかの態様に係る画像処理装置と、複数の画素の各々を、画像処理装置の補正値特定手段が当該画素について特定した補正値と当該画素の階調を指定する階調データとに応じた輝度に制御する駆動手段（例えば図１のデータ線駆動回路２４）とを具備する。この態様によれば、補正値の記憶に必要となる容量をブロックごとの補正係数の保持によって削減し、かつ、各ブロックの境界を観察者に知覚され難くしながら各画素の輝度のムラを有効に抑制することができる。
【００１６】
なお、画像処理装置と駆動手段との外観上の切り分けは任意である。例えば、駆動手段として機能するＩＣチップに画像処理装置が内蔵された構成としてもよいし、駆動手段に相当するＩＣチップと画像処理装置とが別個の部品とされた構成としてもよい。
【００１７】
本発明に係る電気光学装置は各種の電子機器に利用される。この電子機器の典型例は、電気光学装置を表示装置として利用した機器である。この種の電子機器としては、パーソナルコンピュータや携帯電話機などがある。もっとも、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成するための露光装置（露光ヘッド）としても本発明の電気光学装置を適用することができる。
【発明を実施するための最良の形態】
【００１８】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。この電気光学装置Ｄは、各種の電子機器に搭載されて画像を表示する表示装置であり、図１に示されるように、複数の画素Ｐが配列された電気光学パネル１０と、電気光学パネル１０が表示する画像について所定の処理を実行する画像処理装置３０とを含む。
【００１９】
電気光学パネル１０は、Ｘ方向（行方向）に延在するＭ本の走査線１２と、Ｘ方向と直交するＹ方向（列方向）に延在するＮ本のデータ線１４とを含む（ＭおよびＮは自然数）。各画素Ｐは、電気光学パネル１０に画定された所定の領域（以下「表示領域」という）１１のうち走査線１２とデータ線１４との各交差に対応する位置に配置される。したがって、これらの画素Ｐは、Ｘ方向およびＹ方向にわたって縦Ｍ行×横Ｎ列のマトリクス状に配列する。ひとつの画素Ｐは、電気光学パネル１０が出力する画像の最小の単位となる要素であり、電気エネルギの付与によって駆動される電気光学素子を含む。本実施形態の電気光学素子は、相互に対向する陽極と陰極との間隙に有機ＥＬ（ElectroLuminescent）材料からなる発光層を介在させた構造のＯＬＥＤ素子（発光素子）である。
【００２０】
電気光学パネル１０は、各画素Ｐを駆動する走査線駆動回路２２およびデータ線駆動回路２４を含む。走査線駆動回路２２は、複数の走査線１２の各々を順番に選択する回路である。データ線駆動回路２４は、各画素Ｐに指定される階調に応じたレベル（電圧値または電流値）のデータ信号を各データ線１４に出力する。各画素Ｐの輝度は、画像処理装置３０から出力される階調データＧ1によって指定される。走査線駆動回路２２が選択した走査線１２に対応する各画素Ｐは、その選択時のデータ信号に応じた電気エネルギが電気光学素子に付与されることで、階調データＧ1に応じた輝度に制御される。
【００２１】
画像処理装置３０には画像信号VIDが供給される。この画像信号VIDは、電気光学装置Ｄが搭載される電子機器のＣＰＵ（Central Processing Unit）など各種の上位装置から供給されるデジタル信号である。画像信号VIDは、画素Ｐの輝度を指定する階調データＧ0を含む。画像処理装置３０は、画素Ｐごとに補正値を特定し、各画素Ｐの階調データＧ0をその画素Ｐの補正値に基づいて補正する。この補正された階調データＧ0が階調データＧ1としてデータ線駆動回路２４に出力される。なお、図１においては画像処理装置３０が電気光学パネル１０とは別個の要素として図示されているが、画像処理装置３０の一部または全部は、電気光学パネル１０に実装されていてもよいし、走査線駆動回路２２やデータ線駆動回路２４のＩＣチップに搭載されていてもよい。
【００２２】
図２は、画像処理装置３０の具体的な構成を示すブロック図である。同図に示される入出力回路３１は、画像信号VIDから階調データＧ0と水平同期信号HSYNCとドットクロック信号DCKとを抽出する手段である。ドットクロック信号DCKは、水平同期信号HSYNCによって規定される水平走査期間を１行分の画素数Ｎで除算した時間長を周期とするクロック信号である。階調データＧ0は補正回路３７に出力され、水平同期信号HSYNCおよびドットクロック信号DCKは補正値特定回路３３と補正回路３７とに出力される。
【００２３】
補正値特定回路３３は、水平同期信号HSYNCおよびドットクロック信号DCKに同期したタイミングで各画素Ｐの補正値Ｒを順次に特定して補正回路３７に出力する。各補正値Ｒは画素Ｐの配列の順番で出力される。さらに詳述すると、補正値特定回路３３は、第１行に属する第１列目から第Ｎ列目までの各画素Ｐの補正値Ｒをこの順番に出力し、次いで第２行に属する各画素Ｐの補正値Ｒを同様の順番で出力し、この動作を第Ｍ行まで完了すると今度は第１行に戻って同様の動作を繰り返す。
【００２４】
本実施形態においては、表示領域１１に配列する複数の画素Ｐが所定数ごとにブロックＢに区分される。図３は、表示領域１１の複数の画素ＰがブロックＢに区分された様子を示す概念図である。同図においてマトリクス状に配列する矩形状の部分が画素Ｐに相当し、各画素Ｐを包囲するようにハッチングが施された領域がひとつのブロックＢに相当する。
【００２５】
図２のメモリ３５は、予めブロックＢごとに選定された数値（以下「補正係数」という）Ｄcを複数のブロックＢの各々について記憶する手段（例えばＲＯＭ（Read Only Memory））である。各ブロックＢに属する各画素Ｐの補正値Ｒは、そのブロックＢについてメモリ３５に記憶された補正係数Ｄcに基づいて特定される。本実施形態の補正値特定回路３３は、各ブロックＢについてメモリ３５に記憶された補正係数Ｄcを当該ブロックＢに属する各画素Ｐの補正値Ｒとして補正回路３７に出力する。したがって、本実施形態においてひとつのブロックＢに属する各画素Ｐについては同じ補正値Ｒが特定される。
【００２６】
補正回路３７は、ドットクロック信号DCKに同期して入出力回路３１から順次に供給される各画素Ｐの階調データＧ0を、その画素Ｐについて補正値特定回路３３が特定した補正値Ｒに基づいて補正する手段である。本実施形態の補正回路３７は、階調データＧ0と補正値Ｒとの加算値を階調データＧ1として出力する。以上の構成によって各画素Ｐの実際の輝度は補正係数Ｄcに応じてブロックＢごとに補正される。メモリ３５に格納される補正係数Ｄcは、総ての画素Ｐについて同階調が指定されたときの各画素Ｐの実際の輝度が略均一化されるように、例えば各画素Ｐの輝度の測定値に基づいて予め決定される。
【００２７】
次に、ブロックＢの具体的な態様について説明する。図４は、ひとつのブロックＢ1とこれに隣接する他のブロックＢ2とを抽出した平面図である。図３および図４に例示されるように、表示領域１１の複数の画素Ｐを区分したブロックＢはＸ方向およびＹ方向にわたって隙間なく規則的に配列する。本実施形態におけるひとつのブロックＢは略十字状に配列する５個の画素Ｐを含む。すなわち、各ブロックＢは、図４に示されるように、ひとつの画素Ｐ1と、Ｘ方向に沿って画素Ｐ1を挟むように画素Ｐ1に隣接する２個の画素Ｐ（Ｐ2，Ｐ3）と、Ｙ方向に沿って画素Ｐ1を挟むように画素Ｐ1に隣接する２個の画素Ｐ（Ｐ4，Ｐ5）とを含む。ただし、表示領域１１の周縁に位置するブロックＢは、図３に示されるように、画素Ｐ1ないし画素Ｐ5のなかの少なくともひとつが欠けた形状となっている。
【００２８】
図４に示されるように、ブロックＢ2の画素Ｐ2には、ブロックＢ1の画素Ｐ3がＹ方向の正側に隣接するとともにブロックＢ1の画素Ｐ4がＸ方向の負側に隣接する。また、ブロックＢ1の画素Ｐ3には、ブロックＢ2の画素Ｐ2がＹ方向の負側に隣接するとともにブロックＢ2の画素Ｐ5がＸ方向の正側に隣接する。したがって、ブロックＢ1とブロックＢ2との境界線Ｌは、ブロックＢ1の画素Ｐ4とブロックＢ2の画素Ｐ2との間隙ではＹ方向に延在し、ブロックＢ1の画素Ｐ3とブロックＢ2の画素Ｐ2との間隙ではＸ方向に延在し、ブロックＢ1の画素Ｐ3とブロックＢ2の画素Ｐ5との間隙ではＹ方向に延在する。このように本実施形態においては、各ブロックＢの境界線Ｌが複数の画素Ｐにわたって直線的に連続しない。したがって、補正値Ｒの相違に起因してブロックＢ1の各画素ＰとブロックＢ2の各画素Ｐとで輝度が相違する場合であっても、各ブロックＢの境界線が複数の画素Ｐにわたって直線的に連続する特許文献１の構成と比較すると、各ブロックＢの境界線Ｌは観察者によって明確には知覚されない。
【００２９】
次に、メモリ３５による記憶の内容と補正値Ｒの特定の方法とについて具体例を説明する。図５の部分(b)は、各ブロックＢに対応する補正係数Ｄcがメモリ３５に格納された様子を示す概念図である。同図の部分(a)においては、各ブロックＢのうち中央に位置するひとつの画素Ｐ1（以下では特に「代表画素Ｐ1」という場合がある）にハッチングが施されている。
【００３０】
各ブロックＢに対応する補正係数Ｄcは、表示領域１１における各ブロックＢの代表画素Ｐ1の配列の順番でメモリ３５に格納される。すなわち、第ｍ行（ｍは１≦ｍ≦Ｍを満たす整数）に属する複数の代表画素Ｐ1のうちＸ方向の負側から数えて第ｎ番目の代表画素Ｐ1が属するブロックＢの補正係数Ｄcは、メモリ３５のアドレスＡ[m,n]に格納される。例えば、図５に矢印Ｚ1で示されるように、第１行に属する第１列目の代表画素Ｐ1を含むブロックＢの補正係数ＤcはアドレスＡ[1,1]に格納される。また、矢印Ｚ2で示されるように、第１行に属する第６列目の代表画素Ｐ1（Ｘ方向の負側から数えて２番目の代表画素Ｐ1）を含むブロックＢの補正係数ＤcはアドレスＡ[1,2]に格納される。さらに、矢印Ｚ3で示されるように、第１行に属する第１１列目の代表画素Ｐ1（Ｘ方向の負側から数えて３番目の代表画素Ｐ1）を含むブロックＢの補正係数ＤcはアドレスＡ[1,3]に格納される。
【００３１】
一方、補正値特定回路３３は、各行においてＸ方向の最も負側に位置する代表画素Ｐ1のＸ方向の位置（ここでは列数）を変数Ｑ[1]ないしＱ[M]として内部の記憶装置（図示略）に記憶する。例えば、第１行のうちＸ方向の最も負側に位置する代表画素Ｐ1は第１列目の画素Ｐであるから変数Ｑ[1]は「１」に設定され、第２行のうちＸ方向の最も負側に位置する代表画素Ｐ1は第４列目の画素Ｐであるから変数Ｑ[2]は「４」に設定されるといった具合である。補正値特定回路３３は、第１行から第Ｍ行までの各行を水平同期信号HSYNCに同期して順番に選択し、この選択行に対応する変数Ｑ[m]とその上下に隣接する各行に対応する変数Ｑ[m-1]および変数Ｑ[m+1]とを特定する。
【００３２】
さて、図５の部分(a)に白抜の矢印で明示されるように、第ｍ行においては、同じ補正係数Ｄcが適用される３個の画素Ｐと、第（m-1）行目における同列の補正係数Ｄcが適用される１個の画素Ｐと、第（m+1）行目における同列の補正係数Ｄcが適用される１個の画素Ｐとの配列がＸ方向に沿って繰り返される。例えば、図５の部分(a)のうち破線で囲まれた第８行においては、第１列目から第３列目までの３個の画素Ｐについて第２列目の代表画素Ｐ1に対応した補正係数Ｄcが適用される（すなわちこれらの３個の画素Ｐは同じブロックＢに属する）。また、第８行の第４列目の画素Ｐについては第７行の第４列目の画素Ｐ（代表画素Ｐ1）と同じ補正係数Ｄcが適用される。さらに、第８行の第５列目の画素Ｐについては第９行の第５列目の画素Ｐ（代表画素Ｐ1）と同じ補正係数Ｄcが適用される。そして、第６列目以降についても第１列目から第５列目までと同様の配列が繰り返される。
【００３３】
以上のように、第ｍ行に属する各画素Ｐについては、第（m-1）行から第（m+1）行までの３行の補正係数Ｄcが適用される。そこで、本実施形態においては、補正値特定回路３３による選択行（第ｍ行）に属する各画素Ｐの補正係数Ｄcが、当該選択行に属する代表画素Ｐ1についてメモリ３５に格納された補正係数Ｄcと、その選択行に対してＹ方向の両側に隣接する第（m-1）行および第（m+1）行の各々の代表画素Ｐ1についてメモリ３５に格納された補正係数Ｄcとに基づいて特定される。この補正係数Ｄcの特定のために、補正値特定回路３３は、図２に示されるように、第ｍ行を選択する期間において、第ｍ行の代表画素Ｐ1の補正係数Ｄcを指定するアドレスＡ[m,n]と、第（m-1）行の代表画素Ｐ1の補正係数Ｄcを指定するアドレスＡ[m-1,n]と、第（m+1）行の代表画素Ｐ1の補正係数Ｄcを指定するアドレスＡ[m+1,n]とをメモリ３５に指定する。
【００３４】
一方、メモリ３５は、補正値特定回路３３から指定された各アドレスに格納された補正係数Ｄcを出力する。メモリ３５に指定される各アドレスとそのアドレスから読み出された補正係数Ｄcが適用される画素Ｐとの関係は、補正値特定回路３３が特定した変数Ｑ[m-1]，Ｑ[m]およびＱ[m+1]に応じて以下のように決定される。
【００３５】
まず第１に、アドレスＡ[m,n]から読み出される補正係数Ｄcは、第ｍ行に属する第「５(ｎ−１)＋Ｑ[m]＋ｋ」列目の画素Ｐ（例えば図５に例示された第８行のうち第１列目から第３列目までの各画素Ｐ）の補正係数Ｄcとされる。ただし、「ｋ」は「−１」、「＋１」および「１」である。第２に、アドレスＡ[m-1,n]から読み出される補正係数Ｄcは、第ｍ行に属する第「５(ｎ−１)＋Ｑ[m-1]」列目の画素Ｐ（例えば図５に例示された第８行のうち第４列目の画素Ｐ）の補正係数Ｄcとされる。第３に、アドレス[m+1,n]から読み出される補正係数Ｄcは、第ｍ行に属する第「５(ｎ−１)＋Ｑ[m+1]」列目の画素Ｐ（例えば図５に例示された第８行のうち第５列目の画素Ｐ）の補正係数Ｄcとされる。補正値特定回路３３は、選択行に属する各画素Ｐの補正係数Ｄcを以上の手順によってメモリ３５から取得すると、この補正係数Ｄcを当該画素Ｐの補正値Ｒとして補正回路３７に出力する。
【００３６】
ただし、図５の部分(a)に記号「Ｏ」が付記された画素Ｐ（すなわち、表示領域１１の周縁に位置するために同じブロックＢの代表画素Ｐ1が存在しない画素Ｐ）については、以上の処理によっては補正係数Ｄcを特定できない。そこで、これらの画素Ｐ（以下「周縁画素Ｐ」という）については代表画素Ｐ1の補正係数Ｄcとは別個に補正係数Ｄcがメモリ３５に記憶される。そして、補正値特定回路３３は、各周縁画素Ｐについては個別に（すなわち以上に例示した処理とは別個に）メモリ３５から補正係数Ｄcを読み出す。
【００３７】
以上に説明したように本実施形態によれば、図５の部分(b)に図示されるように、各ブロックＢの代表画素Ｐ1の補正係数Ｄc（補正値Ｒ）がメモリ３５に記憶されるから、総ての画素Ｐについて補正係数Ｄcが記憶される構成と比較してメモリ３５に要求される容量を削減することができる。例えば、ひとつのブロックＢに５個の画素Ｐが含まれる本実施形態においては、周縁画素Ｐの補正係数Ｄcを除外すると、総ての画素Ｐについて補正係数Ｄcが記憶される構成と比較してメモリ３５の容量は「１／５」に削減される。
【００３８】
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。第１実施形態においては、代表画素Ｐ1の配列に対応するように補正係数Ｄcをメモリ３５に格納することで各画素Ｐの補正係数Ｄc（さらには補正値Ｒ）を特定する構成を例示した。本実施形態における画像処理装置３０は、補正値特定回路３３が補正値Ｒを特定するための構成が第１実施形態とは相違している。なお、本実施形態のうち第１実施形態と同様の要素については共通の符号を付してその説明を適宜に省略する。
【００３９】
表示領域１１の複数の画素Ｐは第１実施形態と同様に複数のブロックＢに区分される。図６に例示されるように、本実施形態における各ブロックＢにはこれに固有の番号ｎ（ｎ1，ｎ2，ｎ3，ｎ4，……）が付与される。メモリ３５は、表示領域１１に属する各画素Ｐについて当該ブロックＢの番号ｎを記憶する。また、メモリ３５にはテーブルＴが保持される。図７に例示されるように、このテーブルＴにおいては、各ブロックＢの番号ｎとそのブロックＢの各画素Ｐに適用されるべき補正係数Ｄcとが対応付けられる。
【００４０】
以上の構成において、補正値特定回路３３は、補正値Ｒを特定する対象として各画素Ｐをその配列の順番に順次に選択する一方、ここで選択した画素Ｐが属するブロックＢの番号ｎをメモリ３５から読み出す。そして、補正値特定回路３３は、テーブルＴの補正係数Ｄcのうちメモリ３５から読み出した番号ｎに対応付けられた補正係数Ｄcを読み出し、この補正係数Ｄcを補正値Ｒとして補正回路３７に出力する。例えば、ある画素Ｐについてメモリ３５から読み出したブロックＢの番号ｎが「ｎ1であるとすれば、補正値特定回路３３は、テーブルＴにてこの番号ｎ1に対応付けられた補正係数Ｄc1をメモリ３５から読み出して補正値Ｒとして出力する。
【００４１】
以上の構成によっても第１実施形態と同様の作用および効果が奏される。なお、本実施形態の構成においても、補正値Ｒ（または補正係数Ｄc）のビット幅が番号ｎのビット幅よりも大きい場合には、総ての画素Ｐについて補正値Ｒがメモリ３５に格納される構成と比較してメモリ３５の容量は削減される。また、本実施形態によれば、メモリ３５に記憶される各画素Ｐの番号ｎを適宜に設定することによって、複数の画素Ｐを如何なる形態（ひとつのブロックＢに属する画素Ｐの総数やひとつのブロックＢに属する画素Ｐの配列の態様）のブロックＢにも簡便に区分することができる。
【００４２】
＜Ｃ：変形例＞
以上の各形態には様々な変形を加えることができる。具体的な変形の態様を例示すれば以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。
【００４３】
（１）変形例１
各ブロックＢの形態（ひとつのブロックＢに属する画素Ｐの総数やひとつのブロックＢに属する画素Ｐの配列の態様）は任意である。例えば、図８に示されるように、ひとつの画素Ｐとその斜め方向に隣接する４個の画素ＰとをひとつのブロックＢが含むように、表示領域１１の複数の画素ＰがブロックＢに区分された構成としてもよい。また、４個以下または６個以上を単位として複数の画素ＰがブロックＢに区分された構成としてもよい。例えば、図９に例示されたひとつのブロックＢは、縦３個×横３個に正方形状に配列する９個の画素Ｐと、このうち正方形の四隅に位置する各画素ＰのＸ方向およびＹ方向に隣接する８個の画素Ｐとを含む。
【００４４】
さらに、以上の各形態においては総てのブロックＢの形態が共通する構成を例示したが、図１０に例示されるように、各々に属する画素Ｐの総数やその配列の態様が相違する複数の種類のブロックＢに表示領域１１が区分される構成としてもよい。同図におけるひとつのブロックＢ1は、以上の各形態と同様に、略十字状に配列する５個の画素Ｐを含む。一方、同図に例示されたひとつのブロックＢ2は、縦２個×横２個に正方形状に配列する４個の画素Ｐを含む。
【００４５】
図８ないし図１０に例示された各態様によっても第１実施形態や第２実施形態と同様の作用および効果が奏される。以上の例示から理解されるように、本発明の形態においては、図１１に示されるように、複数の画素Ｐを区分した複数のブロックＢのうち少なくともひとつのブロックＢ1が、これに隣接するブロックＢ2のひとつの画素Ｐaに対してＸ方向に隣接する画素ＰbとＹ方向に隣接する画素Ｐcとを含んでいればよい。
【００４６】
（２）変形例２
複数の画素Ｐの区分の仕方（例えばひとつのブロックＢに属する画素Ｐの総数やひとつのブロックＢに属する画素Ｐの配列の態様といった各ブロックの態様）が恒常的に固定されている必要はない。例えば、以下に例示するように、ブロックＢの態様が所定の期間ごとに変化する構成としてもよい。
【００４７】
この構成におけるメモリ３５には第１の記憶領域と第２の記憶領域とが画定される。第１の記憶領域には、複数の画素Ｐを第１の態様（例えば図３の態様）に区分したときの各ブロックＢの補正係数Ｄcが格納される。第２の記憶領域には、複数の画素Ｐを第２の態様（例えば図８の態様）に区分したときの各ブロックＢの補正係数Ｄcが格納される。補正値特定回路３３は、所定数のフレーム期間（垂直走査期間）を単位として、各画素Ｐの補正値Ｒの特定に適用される補正係数Ｄcを随時に変更する。例えば、補正値特定回路３３は、奇数番目のフレーム期間においては、メモリ３５のうち第１の記憶領域に格納された補正係数Ｄc（すなわち第１の態様に対応した補正係数Ｄc）を読み出し、偶数番目のフレーム期間においては、第２の記憶領域に格納された補正係数Ｄc（第２の態様に対応した補正係数Ｄc）を読み出し、何れのフレーム期間においても各ブロックＢについて読み出した補正係数Ｄcに基づいて当該ブロックＢの各画素Ｐの補正値Ｒを特定する。なお、各ブロックＢに対応する補正係数Ｄcを読み出すための構成や方法としては第１実施形態や第２実施形態が同様に適用される。
【００４８】
以上のように、本変形例によれば複数の画素Ｐの区分の仕方（パターン）が時間的に変化するから、ブロックＢの態様が恒常的に固定された構成と比較して、各ブロックＢの境界をいっそう観察者に知覚され難くすることができる。なお、ここではブロックＢの態様が２種類である場合を例示したが、画素Ｐの区分の仕方は３種類以上であってもよい。また、ブロックＢの態様の変化の単位となる期間はひとつのフレーム期間に限定されない。例えば、複数のフレーム期間を単位としてブロックＢの態様を変化させてもよい。
【００４９】
（３）変形例３
以上の各形態においてはメモリ３５から読み出された補正係数Ｄcが補正値Ｒとして補正回路３７に出力される構成（Ｄc＝Ｒ）を例示したが、補正係数Ｄcと補正値Ｒとの関係は適宜に変更される。例えば、補正値特定回路３３は、各ブロックＢの補正係数Ｄcを変数とした所定の演算によって当該ブロックＢの各画素Ｐの補正値Ｒ（Ｒ≠Ｄc）を算定してもよい。
【００５０】
また、以上の形態においてはひとつのブロックＢに属する総ての画素Ｐの補正値Ｒが同値である構成を例示したが、ひとつのブロックＢに属する各画素Ｐの補正値Ｒは相違していてもよい。例えば、補正値特定回路３３は、ひとつのブロックＢの補正係数ＤcとそのブロックＢに属する各画素Ｐの位置に応じた数値とを変数とした演算によって画素Ｐごとに個別に補正値Ｒを算定する。すなわち、本発明の具体的な形態においては、ひとつのブロックＢに属する各画素Ｐの補正値Ｒがひとつの補正係数Ｄcから特定される構成であればよい。換言すると、各々の補正値Ｒを特定するための基礎となる数値（補正係数Ｄc）が共通する複数の画素Ｐの集合を「ブロック」と定義することができる。
【００５１】
（４）変形例４
補正回路３７による階調データＧ0の補正の内容は任意である。例えば、階調データＧ0に対する補正値Ｒの乗算によって階調データＧ1が生成される構成としてもよい。
【００５２】
また、図２の補正回路３７は適宜に省略される。例えばいま、データ線駆動回路２４が、各列ごとに設定される所定の電圧（以下「基準電圧」という）を基準としたレベルのデータ信号を生成する構成を想定する。この構成においては、図２の補正回路３７を省略したうえで、入出力回路３１から出力される階調データＧ0と補正値特定回路３３から出力される補正値Ｒとがデータ線駆動回路２４に供給される構成としてもよい。データ線駆動回路２４においては、階調データＧ0に応じたレベルのデータ信号が当該列の基準電圧に基づいて生成され、この基準電圧が補正値Ｒに応じて調整される。この構成によっても、各電気光学素子を補正値Ｒに応じた輝度で駆動することができる。このように、各電気光学素子の輝度を補正する機能が画像処理装置３０に搭載されている必要は必ずしもない。
【００５３】
また、以上の形態においては、各データ線１４に出力されるデータ信号のレベル（電流値または電圧値）が補正値Ｒに応じて補正される構成を例示したが、この補正の対象は適宜に変更される。例えばいま、データ信号が所定のレベル（例えば電気光学素子Ｕを発光させるレベル）となる時間長を階調データに応じて制御することで多階調が表現されるパルス幅変調方式のデータ線駆動回路２４を想定する。この場合には、各画素Ｐに供給されるデータ信号を所定のレベルとする時間長がその画素Ｐの補正値Ｒに応じて調整される構成としてもよい。このように電気光学装置Ｄにおいては、各画素Ｐの階調を指定する階調データＧ0と画像処理装置３０にて生成された補正値Ｒとに応じた輝度となるように各画素Ｐが駆動される構成であれば足りる。
【００５４】
（５）変形例５
以上の形態においては、ＯＬＥＤ素子を含む画素Ｐを例示したが、画素Ｐに含まれる電気光学素子はこの例示に限定されない。例えば、無機ＥＬ材料からなる発光層を含む素子やＬＥＤ（Light Emitting Diode）素子あるいはプラズマの放電によって発光するプラズマ発光素子など様々な発光素子を電気光学素子として採用することができる。さらに、電気光学素子はそれ自身が発光する素子でなくてもよい。例えば、照明装置（バックライト）からの照射光を変調して出射する液晶素子や黒色の微粒子の電気的な泳動によって輝度が制御される電気泳動素子なども電気光学素子に含まれる。以上のように、電気エネルギの付与によって輝度や透過率といった光学的な特性が変化する電気光学素子を各画素Ｐが含む電気光学装置であれば、各画素Ｐの具体的な構造や輝度を制御する方法の如何を問わず、以上の各形態と同様に本発明を適用することができる。
【００５５】
＜Ｄ：応用例＞
次に、本発明に係る電気光学装置を利用した電子機器について説明する。図１２は、以上に説明した何れかの形態に係る電気光学装置Ｄを表示装置として採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、表示装置としての電気光学装置Ｄと本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。この電気光学装置Ｄは画素ＰにＯＬＥＤ素子を使用しているので、視野角が広く見易い画面を表示できる。
【００５６】
図１３に、以上の何れかの形態に係る電気光学装置Ｄを適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示装置としての電気光学装置Ｄを備える。スクロールボタン３００２を操作することによって、電気光学装置Ｄに表示される画面がスクロールされる。
【００５７】
図１４に、以上の何れかの形態に係る電気光学装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、ならびに表示装置としての電気光学装置Ｄを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置Ｄに表示される。
【００５８】
なお、本発明に係る電気光学装置Ｄが適用される電子機器としては、図１２から図１４に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などがある。また、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘッドが使用されるが、この種の書込みヘッドとしても本発明の電気光学装置は利用される。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】画像処理装置の具体的な構成を示すブロック図である。
【図３】表示領域の複数の画素がブロックに区分された様子を示す平面図である。
【図４】相互に隣接する２個のブロックを拡大して示す平面図である。
【図５】メモリによる記憶の内容を説明するための概念図である。
【図６】本発明の第２実施形態にて各ブロックの画素に付与される番号を示す平面図である。
【図７】各画素の補正係数を特定するためのテーブルの内容を示す概念図である。
【図８】複数の画素をブロックに区分する他の形態を説明するための平面図である。
【図９】複数の画素をブロックに区分する他の形態を説明するための平面図である。
【図１０】複数の画素をブロックに区分する他の形態を説明するための平面図である。
【図１１】ブロックの条件を説明するための平面図である。
【図１２】本発明に係る電子機器の形態（パーソナルコンピュータ）を示す斜視図である。
【図１３】本発明に係る電子機器の形態（携帯電話機）を示す斜視図である。
【図１４】本発明に係る電子機器の形態（携帯情報端末）を示す斜視図である。
【符号の説明】
【００６０】
Ｄ……電気光学装置、Ｐ……画素、Ｂ……ブロック、１０……電気光学パネル、１１……表示領域、１２……走査線、１４……データ線、２２……走査線駆動回路、２４……データ線駆動回路、３０……画像処理装置、３１……入出力回路、３３……補正値特定回路、３５……メモリ、３７……補正回路、Ｌ……各ブロックの境界線、Ｄc……補正係数、Ｒ……補正値、Ｇ0，Ｇ1……階調データ。
【技術分野】
【０００１】
本発明は、有機発光ダイオード（以下「ＯＬＥＤ（Organic Light Emitting Diode）」という）素子などの電気光学素子を所期の輝度（階調）に制御する技術に関する。
【背景技術】
【０００２】
電気光学素子を含む複数の画素をマトリクス状に配列した電気光学装置が各種の電子機器の表示装置や露光装置として従来から利用されている。この種の電気光学装置においては、各電気光学素子の特性の誤差を主要な原因とした各画素の輝度のムラが特に問題となる。そこで、実際の輝度の誤差に応じて画素ごとに設定された補正値をメモリに記憶しておき、各画素の階調を指定する階調データをその画素の補正値に応じて補正する技術が提案されている。
【０００３】
しかしながら、この構成においては、総ての画素について補正値を保持する必要があるから大容量のメモリが必要となり、電気光学装置の回路の規模が肥大化するとともに製造コストが嵩むという問題がある。この問題を解決するために、例えば特許文献１には、複数の画素を所定数ごとにブロックに区分し、これらのブロックごとに補正値を選定してメモリに格納した構成が開示されている。ひとつのブロックに属する各画素の階調データは、そのブロックについて選定された共通の補正値によって補正される。この構成によれば、全画素について補正値が保持される構成と比較して、補正値を保持するためのメモリの容量を削減できるという利点がある。
【特許文献１】特開平１１−２０２８２７号公報（図４および図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、補正値がブロックごとに決定される構成においては、各画素の実際の輝度がブロックごとに相違する場合がある。特許文献１の構成においては、ひとつのブロックに属する複数の画素とそのブロックに隣接する他のブロックに属する複数の画素とが画素の配列の方向（例えば縦方向や横方向）に沿って直線状に連続するから、相互に隣接する各ブロックの境界が縦方向または横方向に沿って観察者に明確に知覚されるという問題がある。このような事情に鑑みて、本発明は、ブロックを単位として各画素の輝度が補正される構成のもとで、各ブロックの境界を観察者に知覚され難くするという課題の解決を目的としている。
【課題を解決するための手段】
【０００５】
この課題を解決するために、本発明に係る画像処理装置は、相互に交差する第１方向および第２方向にわたってマトリクス状に配列する複数の画素の各々の輝度が補正値に基づいて補正される電気光学装置の画像処理装置であって、複数の画素を区分した複数のブロックの各々について補正係数を記憶する記憶手段（例えば図２のメモリ３５）と、複数の画素の各々について、記憶手段に記憶された複数の補正係数のうち当該画素が属するブロックの補正係数に基づいて補正値を特定する補正値特定手段（例えば図２の補正値特定回路３３）とを具備し、複数のブロックのうち少なくともひとつのブロック（例えば図１１のブロックＢ1）は、当該ブロックに隣接する他のブロック（例えば図１１のブロックＢ2）のひとつの画素（Ｐa）に対して第１方向に隣接する画素（Ｐb）と第２方向に隣接する画素（Ｐc）とを含む。
【０００６】
この構成によれば、少なくともひとつのブロックが、他のブロックのひとつの画素に対して第１方向に隣接する画素と第２方向に隣接する画素とを含むように、複数の画素が各ブロックに区分されるから、ひとつのブロックの各画素と他のブロックの各画素との境界線は複数の画素にわたって直線状には連続しない。したがって、各ブロックの境界を観察者に知覚され難くすることができる（すなわち各ブロックの境界を目立たなくすることができる）。なお、本発明に係る画像処理装置は、画像の処理に専用されるＤＳＰ（Digital Signal Processor）などのハードウェアによって実現されてもよいし、ＣＰＵ（Central Processing Unit）などのコンピュータとこれによって実行されるプログラムとの協働によって実現されてもよい。
【０００７】
本発明における画素の典型例は、電気光学素子に対する電気エネルギの付与によって輝度（階調）が制御される要素である。電気光学素子は、電流の供給や電圧（電界）の印加といった電気エネルギの付与によって輝度や透過率といった光学的な特性が変化する素子である。電気光学素子の典型例はＯＬＥＤ素子であるが、本発明における電気光学素子はこれに限定されない。また、本発明における「複数の画素」は、電気光学装置が備える総ての画素である必要はない。例えば、電気光学装置が備える総ての画素のうち特定の領域の画素に対して補正が必要であるような場合には、この領域に属する所定数の画素のみが本発明による補正値の設定の対象とされる。
【０００８】
本発明の好適な態様において、補正値特定手段は、複数の画素の各々について、記憶手段に記憶された複数の補正係数のうち当該画素が属するブロックの補正係数を補正値として特定する。すなわち、補正値特定手段は、ひとつのブロックに属する総ての画素について共通の補正値（補正係数）を特定する。この態様によれば、記憶手段に記憶された補正係数自体が補正値として特定されるから、例えば補正係数を引数とした演算によって補正値が算定される構成と比較して、補正値特定手段による処理の負荷を低減することができる。
【０００９】
もっとも、補正係数が補正値として特定される構成（補正係数＝補正値）は必ずしも必要ではない。すなわち、例えば補正係数を引数とした演算によって補正値が算定される構成としてもよい。さらに、ひとつのブロックに属する総ての画素の補正値が同値である必要は必ずしもない。例えば、ひとつのブロックの補正係数を用いた演算によって当該ブロックの各画素の補正値が個別に算定される構成としてもよい。すなわち、この態様において、補正値特定手段は、各ブロックに属する画素の少なくともひとつについて、当該ブロックの補正係数とは相違する補正値を当該補正係数に基づいて特定する。この態様によれば、ひとつのブロックの画素ごとに適切な補正値を特定することができるから、ひとつのブロック内の総ての画素について共通の補正値が特定される構成と比較して、各画素の輝度のムラを高精度に抑制することができる。
【００１０】
以上のように、本発明においては、ひとつのブロックに属する各画素についてひとつの補正係数に基づいて補正値が特定される構成であれば足りる。換言すると、各々の補正値を特定するために基礎として使用される補正係数が共通である複数の画素の集合がブロックである。
【００１１】
本発明の好適な態様において、少なくともひとつのブロックは、ひとつの画素と、相互に直交する２方向の各々に沿ってひとつの画素に隣接する４個の画素とを含む。この態様によれば、各ブロックの形態が簡素化されるから、各画素の補正値を特定する処理（より詳細には、当該画素に対応する補正係数を記憶手段から探索する処理）が簡素化されるという利点がある。以上のようなブロックの具体的な形態は図３や図８または図１０に例示される。なお、相互に直交する２方向とは、画素が配列する第１方向および第２方向であってもよいし（例えば図３や図１０）、第１方向や第２方向とは角度をなす各方向（例えば図８）であってもよい。
【００１２】
さらに好適な態様においては、複数のブロックの全部が、各々に隣接する他のブロックのひとつの画素に対して第１方向に隣接する画素と第２方向に隣接する画素とを含む。換言すると、総てのブロックの各々とこれに隣接する他のブロックとの境界線が複数の画素にわたって同方向に連続しないように、複数の画素がブロックに区分される。この態様によれば、複数のブロックのうち一部のブロックのみがこの条件を充足する構成（例えば図１０の構成）と比較して、各ブロックの境界を広い範囲にわたって確実に観察者に知覚され難くすることができる。なお、この態様における「複数のブロックの全部」とは、所期の形態を有するブロックの総てを意味する。例えば「複数の画素が配列された領域（例えば図１の表示領域１１）の周縁に位置するために所期の形態のブロックに含まれないこととなった１以上の画素の配列」を除外した総てのブロックが本態様の「複数のブロックの全部」に相当する。
【００１３】
本発明の具体的な態様において、記憶手段は、各ブロックに属するひとつの画素である代表画素について補正係数を記憶し、補正値特定手段は、第１方向に沿って配列する画素の集合（例えば第１実施形態における各行）を順次に選択し、この選択した集合に属する各画素の補正係数を、その集合に属する代表画素について記憶手段が記憶する補正係数と、当該集合に対して第２方向の両側に隣接する各集合の代表画素について記憶手段が記憶する補正係数とに基づいて特定する。この態様によれば、ひとつのブロックのうち代表画素のみについて補正係数を記憶すれば足りるから、記憶手段に必要となる容量を大幅に削減することができる。なお、この態様の具体例は第１実施形態（特に図５）として後述される。
【００１４】
また、本発明の他の態様においては、複数の画素をブロックに区分するときの態様（各ブロックに属する画素の総数や各々の配列の態様）が時分割にて変更される。すなわち、本態様において、記憶手段は、複数の画素を第１の態様（例えば図３のパターン）にて区分した各ブロックの補正係数と、複数の画素を第１の態様とは相違する第２の態様（例えば図８のパターン）にて区分した各ブロックの補正係数とを記憶し、補正値特定手段は、第１の期間において、第１の態様について記憶手段に記憶された補正係数に基づいて複数の画素の各々の補正値を特定し、第１の期間とは相違する第２の期間において、第２の態様について記憶手段に記憶された補正係数に基づいて複数の画素の各々の補正値を特定する。この態様によれば、複数の画素の区分の仕方が経時的に変化するから、ブロックの態様が恒常的に固定された構成と比較して、各ブロックの境界をいっそう観察者に知覚され難くすることができる。
【００１５】
本発明に係る電気光学装置（例えば発光素子を電気光学素子として採用した発光装置）は、相互に交差する第１方向および第２方向にわたってマトリクス状に配列する複数の画素と、以上に例示した何れかの態様に係る画像処理装置と、複数の画素の各々を、画像処理装置の補正値特定手段が当該画素について特定した補正値と当該画素の階調を指定する階調データとに応じた輝度に制御する駆動手段（例えば図１のデータ線駆動回路２４）とを具備する。この態様によれば、補正値の記憶に必要となる容量をブロックごとの補正係数の保持によって削減し、かつ、各ブロックの境界を観察者に知覚され難くしながら各画素の輝度のムラを有効に抑制することができる。
【００１６】
なお、画像処理装置と駆動手段との外観上の切り分けは任意である。例えば、駆動手段として機能するＩＣチップに画像処理装置が内蔵された構成としてもよいし、駆動手段に相当するＩＣチップと画像処理装置とが別個の部品とされた構成としてもよい。
【００１７】
本発明に係る電気光学装置は各種の電子機器に利用される。この電子機器の典型例は、電気光学装置を表示装置として利用した機器である。この種の電子機器としては、パーソナルコンピュータや携帯電話機などがある。もっとも、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成するための露光装置（露光ヘッド）としても本発明の電気光学装置を適用することができる。
【発明を実施するための最良の形態】
【００１８】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。この電気光学装置Ｄは、各種の電子機器に搭載されて画像を表示する表示装置であり、図１に示されるように、複数の画素Ｐが配列された電気光学パネル１０と、電気光学パネル１０が表示する画像について所定の処理を実行する画像処理装置３０とを含む。
【００１９】
電気光学パネル１０は、Ｘ方向（行方向）に延在するＭ本の走査線１２と、Ｘ方向と直交するＹ方向（列方向）に延在するＮ本のデータ線１４とを含む（ＭおよびＮは自然数）。各画素Ｐは、電気光学パネル１０に画定された所定の領域（以下「表示領域」という）１１のうち走査線１２とデータ線１４との各交差に対応する位置に配置される。したがって、これらの画素Ｐは、Ｘ方向およびＹ方向にわたって縦Ｍ行×横Ｎ列のマトリクス状に配列する。ひとつの画素Ｐは、電気光学パネル１０が出力する画像の最小の単位となる要素であり、電気エネルギの付与によって駆動される電気光学素子を含む。本実施形態の電気光学素子は、相互に対向する陽極と陰極との間隙に有機ＥＬ（ElectroLuminescent）材料からなる発光層を介在させた構造のＯＬＥＤ素子（発光素子）である。
【００２０】
電気光学パネル１０は、各画素Ｐを駆動する走査線駆動回路２２およびデータ線駆動回路２４を含む。走査線駆動回路２２は、複数の走査線１２の各々を順番に選択する回路である。データ線駆動回路２４は、各画素Ｐに指定される階調に応じたレベル（電圧値または電流値）のデータ信号を各データ線１４に出力する。各画素Ｐの輝度は、画像処理装置３０から出力される階調データＧ1によって指定される。走査線駆動回路２２が選択した走査線１２に対応する各画素Ｐは、その選択時のデータ信号に応じた電気エネルギが電気光学素子に付与されることで、階調データＧ1に応じた輝度に制御される。
【００２１】
画像処理装置３０には画像信号VIDが供給される。この画像信号VIDは、電気光学装置Ｄが搭載される電子機器のＣＰＵ（Central Processing Unit）など各種の上位装置から供給されるデジタル信号である。画像信号VIDは、画素Ｐの輝度を指定する階調データＧ0を含む。画像処理装置３０は、画素Ｐごとに補正値を特定し、各画素Ｐの階調データＧ0をその画素Ｐの補正値に基づいて補正する。この補正された階調データＧ0が階調データＧ1としてデータ線駆動回路２４に出力される。なお、図１においては画像処理装置３０が電気光学パネル１０とは別個の要素として図示されているが、画像処理装置３０の一部または全部は、電気光学パネル１０に実装されていてもよいし、走査線駆動回路２２やデータ線駆動回路２４のＩＣチップに搭載されていてもよい。
【００２２】
図２は、画像処理装置３０の具体的な構成を示すブロック図である。同図に示される入出力回路３１は、画像信号VIDから階調データＧ0と水平同期信号HSYNCとドットクロック信号DCKとを抽出する手段である。ドットクロック信号DCKは、水平同期信号HSYNCによって規定される水平走査期間を１行分の画素数Ｎで除算した時間長を周期とするクロック信号である。階調データＧ0は補正回路３７に出力され、水平同期信号HSYNCおよびドットクロック信号DCKは補正値特定回路３３と補正回路３７とに出力される。
【００２３】
補正値特定回路３３は、水平同期信号HSYNCおよびドットクロック信号DCKに同期したタイミングで各画素Ｐの補正値Ｒを順次に特定して補正回路３７に出力する。各補正値Ｒは画素Ｐの配列の順番で出力される。さらに詳述すると、補正値特定回路３３は、第１行に属する第１列目から第Ｎ列目までの各画素Ｐの補正値Ｒをこの順番に出力し、次いで第２行に属する各画素Ｐの補正値Ｒを同様の順番で出力し、この動作を第Ｍ行まで完了すると今度は第１行に戻って同様の動作を繰り返す。
【００２４】
本実施形態においては、表示領域１１に配列する複数の画素Ｐが所定数ごとにブロックＢに区分される。図３は、表示領域１１の複数の画素ＰがブロックＢに区分された様子を示す概念図である。同図においてマトリクス状に配列する矩形状の部分が画素Ｐに相当し、各画素Ｐを包囲するようにハッチングが施された領域がひとつのブロックＢに相当する。
【００２５】
図２のメモリ３５は、予めブロックＢごとに選定された数値（以下「補正係数」という）Ｄcを複数のブロックＢの各々について記憶する手段（例えばＲＯＭ（Read Only Memory））である。各ブロックＢに属する各画素Ｐの補正値Ｒは、そのブロックＢについてメモリ３５に記憶された補正係数Ｄcに基づいて特定される。本実施形態の補正値特定回路３３は、各ブロックＢについてメモリ３５に記憶された補正係数Ｄcを当該ブロックＢに属する各画素Ｐの補正値Ｒとして補正回路３７に出力する。したがって、本実施形態においてひとつのブロックＢに属する各画素Ｐについては同じ補正値Ｒが特定される。
【００２６】
補正回路３７は、ドットクロック信号DCKに同期して入出力回路３１から順次に供給される各画素Ｐの階調データＧ0を、その画素Ｐについて補正値特定回路３３が特定した補正値Ｒに基づいて補正する手段である。本実施形態の補正回路３７は、階調データＧ0と補正値Ｒとの加算値を階調データＧ1として出力する。以上の構成によって各画素Ｐの実際の輝度は補正係数Ｄcに応じてブロックＢごとに補正される。メモリ３５に格納される補正係数Ｄcは、総ての画素Ｐについて同階調が指定されたときの各画素Ｐの実際の輝度が略均一化されるように、例えば各画素Ｐの輝度の測定値に基づいて予め決定される。
【００２７】
次に、ブロックＢの具体的な態様について説明する。図４は、ひとつのブロックＢ1とこれに隣接する他のブロックＢ2とを抽出した平面図である。図３および図４に例示されるように、表示領域１１の複数の画素Ｐを区分したブロックＢはＸ方向およびＹ方向にわたって隙間なく規則的に配列する。本実施形態におけるひとつのブロックＢは略十字状に配列する５個の画素Ｐを含む。すなわち、各ブロックＢは、図４に示されるように、ひとつの画素Ｐ1と、Ｘ方向に沿って画素Ｐ1を挟むように画素Ｐ1に隣接する２個の画素Ｐ（Ｐ2，Ｐ3）と、Ｙ方向に沿って画素Ｐ1を挟むように画素Ｐ1に隣接する２個の画素Ｐ（Ｐ4，Ｐ5）とを含む。ただし、表示領域１１の周縁に位置するブロックＢは、図３に示されるように、画素Ｐ1ないし画素Ｐ5のなかの少なくともひとつが欠けた形状となっている。
【００２８】
図４に示されるように、ブロックＢ2の画素Ｐ2には、ブロックＢ1の画素Ｐ3がＹ方向の正側に隣接するとともにブロックＢ1の画素Ｐ4がＸ方向の負側に隣接する。また、ブロックＢ1の画素Ｐ3には、ブロックＢ2の画素Ｐ2がＹ方向の負側に隣接するとともにブロックＢ2の画素Ｐ5がＸ方向の正側に隣接する。したがって、ブロックＢ1とブロックＢ2との境界線Ｌは、ブロックＢ1の画素Ｐ4とブロックＢ2の画素Ｐ2との間隙ではＹ方向に延在し、ブロックＢ1の画素Ｐ3とブロックＢ2の画素Ｐ2との間隙ではＸ方向に延在し、ブロックＢ1の画素Ｐ3とブロックＢ2の画素Ｐ5との間隙ではＹ方向に延在する。このように本実施形態においては、各ブロックＢの境界線Ｌが複数の画素Ｐにわたって直線的に連続しない。したがって、補正値Ｒの相違に起因してブロックＢ1の各画素ＰとブロックＢ2の各画素Ｐとで輝度が相違する場合であっても、各ブロックＢの境界線が複数の画素Ｐにわたって直線的に連続する特許文献１の構成と比較すると、各ブロックＢの境界線Ｌは観察者によって明確には知覚されない。
【００２９】
次に、メモリ３５による記憶の内容と補正値Ｒの特定の方法とについて具体例を説明する。図５の部分(b)は、各ブロックＢに対応する補正係数Ｄcがメモリ３５に格納された様子を示す概念図である。同図の部分(a)においては、各ブロックＢのうち中央に位置するひとつの画素Ｐ1（以下では特に「代表画素Ｐ1」という場合がある）にハッチングが施されている。
【００３０】
各ブロックＢに対応する補正係数Ｄcは、表示領域１１における各ブロックＢの代表画素Ｐ1の配列の順番でメモリ３５に格納される。すなわち、第ｍ行（ｍは１≦ｍ≦Ｍを満たす整数）に属する複数の代表画素Ｐ1のうちＸ方向の負側から数えて第ｎ番目の代表画素Ｐ1が属するブロックＢの補正係数Ｄcは、メモリ３５のアドレスＡ[m,n]に格納される。例えば、図５に矢印Ｚ1で示されるように、第１行に属する第１列目の代表画素Ｐ1を含むブロックＢの補正係数ＤcはアドレスＡ[1,1]に格納される。また、矢印Ｚ2で示されるように、第１行に属する第６列目の代表画素Ｐ1（Ｘ方向の負側から数えて２番目の代表画素Ｐ1）を含むブロックＢの補正係数ＤcはアドレスＡ[1,2]に格納される。さらに、矢印Ｚ3で示されるように、第１行に属する第１１列目の代表画素Ｐ1（Ｘ方向の負側から数えて３番目の代表画素Ｐ1）を含むブロックＢの補正係数ＤcはアドレスＡ[1,3]に格納される。
【００３１】
一方、補正値特定回路３３は、各行においてＸ方向の最も負側に位置する代表画素Ｐ1のＸ方向の位置（ここでは列数）を変数Ｑ[1]ないしＱ[M]として内部の記憶装置（図示略）に記憶する。例えば、第１行のうちＸ方向の最も負側に位置する代表画素Ｐ1は第１列目の画素Ｐであるから変数Ｑ[1]は「１」に設定され、第２行のうちＸ方向の最も負側に位置する代表画素Ｐ1は第４列目の画素Ｐであるから変数Ｑ[2]は「４」に設定されるといった具合である。補正値特定回路３３は、第１行から第Ｍ行までの各行を水平同期信号HSYNCに同期して順番に選択し、この選択行に対応する変数Ｑ[m]とその上下に隣接する各行に対応する変数Ｑ[m-1]および変数Ｑ[m+1]とを特定する。
【００３２】
さて、図５の部分(a)に白抜の矢印で明示されるように、第ｍ行においては、同じ補正係数Ｄcが適用される３個の画素Ｐと、第（m-1）行目における同列の補正係数Ｄcが適用される１個の画素Ｐと、第（m+1）行目における同列の補正係数Ｄcが適用される１個の画素Ｐとの配列がＸ方向に沿って繰り返される。例えば、図５の部分(a)のうち破線で囲まれた第８行においては、第１列目から第３列目までの３個の画素Ｐについて第２列目の代表画素Ｐ1に対応した補正係数Ｄcが適用される（すなわちこれらの３個の画素Ｐは同じブロックＢに属する）。また、第８行の第４列目の画素Ｐについては第７行の第４列目の画素Ｐ（代表画素Ｐ1）と同じ補正係数Ｄcが適用される。さらに、第８行の第５列目の画素Ｐについては第９行の第５列目の画素Ｐ（代表画素Ｐ1）と同じ補正係数Ｄcが適用される。そして、第６列目以降についても第１列目から第５列目までと同様の配列が繰り返される。
【００３３】
以上のように、第ｍ行に属する各画素Ｐについては、第（m-1）行から第（m+1）行までの３行の補正係数Ｄcが適用される。そこで、本実施形態においては、補正値特定回路３３による選択行（第ｍ行）に属する各画素Ｐの補正係数Ｄcが、当該選択行に属する代表画素Ｐ1についてメモリ３５に格納された補正係数Ｄcと、その選択行に対してＹ方向の両側に隣接する第（m-1）行および第（m+1）行の各々の代表画素Ｐ1についてメモリ３５に格納された補正係数Ｄcとに基づいて特定される。この補正係数Ｄcの特定のために、補正値特定回路３３は、図２に示されるように、第ｍ行を選択する期間において、第ｍ行の代表画素Ｐ1の補正係数Ｄcを指定するアドレスＡ[m,n]と、第（m-1）行の代表画素Ｐ1の補正係数Ｄcを指定するアドレスＡ[m-1,n]と、第（m+1）行の代表画素Ｐ1の補正係数Ｄcを指定するアドレスＡ[m+1,n]とをメモリ３５に指定する。
【００３４】
一方、メモリ３５は、補正値特定回路３３から指定された各アドレスに格納された補正係数Ｄcを出力する。メモリ３５に指定される各アドレスとそのアドレスから読み出された補正係数Ｄcが適用される画素Ｐとの関係は、補正値特定回路３３が特定した変数Ｑ[m-1]，Ｑ[m]およびＱ[m+1]に応じて以下のように決定される。
【００３５】
まず第１に、アドレスＡ[m,n]から読み出される補正係数Ｄcは、第ｍ行に属する第「５(ｎ−１)＋Ｑ[m]＋ｋ」列目の画素Ｐ（例えば図５に例示された第８行のうち第１列目から第３列目までの各画素Ｐ）の補正係数Ｄcとされる。ただし、「ｋ」は「−１」、「＋１」および「１」である。第２に、アドレスＡ[m-1,n]から読み出される補正係数Ｄcは、第ｍ行に属する第「５(ｎ−１)＋Ｑ[m-1]」列目の画素Ｐ（例えば図５に例示された第８行のうち第４列目の画素Ｐ）の補正係数Ｄcとされる。第３に、アドレス[m+1,n]から読み出される補正係数Ｄcは、第ｍ行に属する第「５(ｎ−１)＋Ｑ[m+1]」列目の画素Ｐ（例えば図５に例示された第８行のうち第５列目の画素Ｐ）の補正係数Ｄcとされる。補正値特定回路３３は、選択行に属する各画素Ｐの補正係数Ｄcを以上の手順によってメモリ３５から取得すると、この補正係数Ｄcを当該画素Ｐの補正値Ｒとして補正回路３７に出力する。
【００３６】
ただし、図５の部分(a)に記号「Ｏ」が付記された画素Ｐ（すなわち、表示領域１１の周縁に位置するために同じブロックＢの代表画素Ｐ1が存在しない画素Ｐ）については、以上の処理によっては補正係数Ｄcを特定できない。そこで、これらの画素Ｐ（以下「周縁画素Ｐ」という）については代表画素Ｐ1の補正係数Ｄcとは別個に補正係数Ｄcがメモリ３５に記憶される。そして、補正値特定回路３３は、各周縁画素Ｐについては個別に（すなわち以上に例示した処理とは別個に）メモリ３５から補正係数Ｄcを読み出す。
【００３７】
以上に説明したように本実施形態によれば、図５の部分(b)に図示されるように、各ブロックＢの代表画素Ｐ1の補正係数Ｄc（補正値Ｒ）がメモリ３５に記憶されるから、総ての画素Ｐについて補正係数Ｄcが記憶される構成と比較してメモリ３５に要求される容量を削減することができる。例えば、ひとつのブロックＢに５個の画素Ｐが含まれる本実施形態においては、周縁画素Ｐの補正係数Ｄcを除外すると、総ての画素Ｐについて補正係数Ｄcが記憶される構成と比較してメモリ３５の容量は「１／５」に削減される。
【００３８】
＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。第１実施形態においては、代表画素Ｐ1の配列に対応するように補正係数Ｄcをメモリ３５に格納することで各画素Ｐの補正係数Ｄc（さらには補正値Ｒ）を特定する構成を例示した。本実施形態における画像処理装置３０は、補正値特定回路３３が補正値Ｒを特定するための構成が第１実施形態とは相違している。なお、本実施形態のうち第１実施形態と同様の要素については共通の符号を付してその説明を適宜に省略する。
【００３９】
表示領域１１の複数の画素Ｐは第１実施形態と同様に複数のブロックＢに区分される。図６に例示されるように、本実施形態における各ブロックＢにはこれに固有の番号ｎ（ｎ1，ｎ2，ｎ3，ｎ4，……）が付与される。メモリ３５は、表示領域１１に属する各画素Ｐについて当該ブロックＢの番号ｎを記憶する。また、メモリ３５にはテーブルＴが保持される。図７に例示されるように、このテーブルＴにおいては、各ブロックＢの番号ｎとそのブロックＢの各画素Ｐに適用されるべき補正係数Ｄcとが対応付けられる。
【００４０】
以上の構成において、補正値特定回路３３は、補正値Ｒを特定する対象として各画素Ｐをその配列の順番に順次に選択する一方、ここで選択した画素Ｐが属するブロックＢの番号ｎをメモリ３５から読み出す。そして、補正値特定回路３３は、テーブルＴの補正係数Ｄcのうちメモリ３５から読み出した番号ｎに対応付けられた補正係数Ｄcを読み出し、この補正係数Ｄcを補正値Ｒとして補正回路３７に出力する。例えば、ある画素Ｐについてメモリ３５から読み出したブロックＢの番号ｎが「ｎ1であるとすれば、補正値特定回路３３は、テーブルＴにてこの番号ｎ1に対応付けられた補正係数Ｄc1をメモリ３５から読み出して補正値Ｒとして出力する。
【００４１】
以上の構成によっても第１実施形態と同様の作用および効果が奏される。なお、本実施形態の構成においても、補正値Ｒ（または補正係数Ｄc）のビット幅が番号ｎのビット幅よりも大きい場合には、総ての画素Ｐについて補正値Ｒがメモリ３５に格納される構成と比較してメモリ３５の容量は削減される。また、本実施形態によれば、メモリ３５に記憶される各画素Ｐの番号ｎを適宜に設定することによって、複数の画素Ｐを如何なる形態（ひとつのブロックＢに属する画素Ｐの総数やひとつのブロックＢに属する画素Ｐの配列の態様）のブロックＢにも簡便に区分することができる。
【００４２】
＜Ｃ：変形例＞
以上の各形態には様々な変形を加えることができる。具体的な変形の態様を例示すれば以下の通りである。なお、以下の各態様を適宜に組み合わせてもよい。
【００４３】
（１）変形例１
各ブロックＢの形態（ひとつのブロックＢに属する画素Ｐの総数やひとつのブロックＢに属する画素Ｐの配列の態様）は任意である。例えば、図８に示されるように、ひとつの画素Ｐとその斜め方向に隣接する４個の画素ＰとをひとつのブロックＢが含むように、表示領域１１の複数の画素ＰがブロックＢに区分された構成としてもよい。また、４個以下または６個以上を単位として複数の画素ＰがブロックＢに区分された構成としてもよい。例えば、図９に例示されたひとつのブロックＢは、縦３個×横３個に正方形状に配列する９個の画素Ｐと、このうち正方形の四隅に位置する各画素ＰのＸ方向およびＹ方向に隣接する８個の画素Ｐとを含む。
【００４４】
さらに、以上の各形態においては総てのブロックＢの形態が共通する構成を例示したが、図１０に例示されるように、各々に属する画素Ｐの総数やその配列の態様が相違する複数の種類のブロックＢに表示領域１１が区分される構成としてもよい。同図におけるひとつのブロックＢ1は、以上の各形態と同様に、略十字状に配列する５個の画素Ｐを含む。一方、同図に例示されたひとつのブロックＢ2は、縦２個×横２個に正方形状に配列する４個の画素Ｐを含む。
【００４５】
図８ないし図１０に例示された各態様によっても第１実施形態や第２実施形態と同様の作用および効果が奏される。以上の例示から理解されるように、本発明の形態においては、図１１に示されるように、複数の画素Ｐを区分した複数のブロックＢのうち少なくともひとつのブロックＢ1が、これに隣接するブロックＢ2のひとつの画素Ｐaに対してＸ方向に隣接する画素ＰbとＹ方向に隣接する画素Ｐcとを含んでいればよい。
【００４６】
（２）変形例２
複数の画素Ｐの区分の仕方（例えばひとつのブロックＢに属する画素Ｐの総数やひとつのブロックＢに属する画素Ｐの配列の態様といった各ブロックの態様）が恒常的に固定されている必要はない。例えば、以下に例示するように、ブロックＢの態様が所定の期間ごとに変化する構成としてもよい。
【００４７】
この構成におけるメモリ３５には第１の記憶領域と第２の記憶領域とが画定される。第１の記憶領域には、複数の画素Ｐを第１の態様（例えば図３の態様）に区分したときの各ブロックＢの補正係数Ｄcが格納される。第２の記憶領域には、複数の画素Ｐを第２の態様（例えば図８の態様）に区分したときの各ブロックＢの補正係数Ｄcが格納される。補正値特定回路３３は、所定数のフレーム期間（垂直走査期間）を単位として、各画素Ｐの補正値Ｒの特定に適用される補正係数Ｄcを随時に変更する。例えば、補正値特定回路３３は、奇数番目のフレーム期間においては、メモリ３５のうち第１の記憶領域に格納された補正係数Ｄc（すなわち第１の態様に対応した補正係数Ｄc）を読み出し、偶数番目のフレーム期間においては、第２の記憶領域に格納された補正係数Ｄc（第２の態様に対応した補正係数Ｄc）を読み出し、何れのフレーム期間においても各ブロックＢについて読み出した補正係数Ｄcに基づいて当該ブロックＢの各画素Ｐの補正値Ｒを特定する。なお、各ブロックＢに対応する補正係数Ｄcを読み出すための構成や方法としては第１実施形態や第２実施形態が同様に適用される。
【００４８】
以上のように、本変形例によれば複数の画素Ｐの区分の仕方（パターン）が時間的に変化するから、ブロックＢの態様が恒常的に固定された構成と比較して、各ブロックＢの境界をいっそう観察者に知覚され難くすることができる。なお、ここではブロックＢの態様が２種類である場合を例示したが、画素Ｐの区分の仕方は３種類以上であってもよい。また、ブロックＢの態様の変化の単位となる期間はひとつのフレーム期間に限定されない。例えば、複数のフレーム期間を単位としてブロックＢの態様を変化させてもよい。
【００４９】
（３）変形例３
以上の各形態においてはメモリ３５から読み出された補正係数Ｄcが補正値Ｒとして補正回路３７に出力される構成（Ｄc＝Ｒ）を例示したが、補正係数Ｄcと補正値Ｒとの関係は適宜に変更される。例えば、補正値特定回路３３は、各ブロックＢの補正係数Ｄcを変数とした所定の演算によって当該ブロックＢの各画素Ｐの補正値Ｒ（Ｒ≠Ｄc）を算定してもよい。
【００５０】
また、以上の形態においてはひとつのブロックＢに属する総ての画素Ｐの補正値Ｒが同値である構成を例示したが、ひとつのブロックＢに属する各画素Ｐの補正値Ｒは相違していてもよい。例えば、補正値特定回路３３は、ひとつのブロックＢの補正係数ＤcとそのブロックＢに属する各画素Ｐの位置に応じた数値とを変数とした演算によって画素Ｐごとに個別に補正値Ｒを算定する。すなわち、本発明の具体的な形態においては、ひとつのブロックＢに属する各画素Ｐの補正値Ｒがひとつの補正係数Ｄcから特定される構成であればよい。換言すると、各々の補正値Ｒを特定するための基礎となる数値（補正係数Ｄc）が共通する複数の画素Ｐの集合を「ブロック」と定義することができる。
【００５１】
（４）変形例４
補正回路３７による階調データＧ0の補正の内容は任意である。例えば、階調データＧ0に対する補正値Ｒの乗算によって階調データＧ1が生成される構成としてもよい。
【００５２】
また、図２の補正回路３７は適宜に省略される。例えばいま、データ線駆動回路２４が、各列ごとに設定される所定の電圧（以下「基準電圧」という）を基準としたレベルのデータ信号を生成する構成を想定する。この構成においては、図２の補正回路３７を省略したうえで、入出力回路３１から出力される階調データＧ0と補正値特定回路３３から出力される補正値Ｒとがデータ線駆動回路２４に供給される構成としてもよい。データ線駆動回路２４においては、階調データＧ0に応じたレベルのデータ信号が当該列の基準電圧に基づいて生成され、この基準電圧が補正値Ｒに応じて調整される。この構成によっても、各電気光学素子を補正値Ｒに応じた輝度で駆動することができる。このように、各電気光学素子の輝度を補正する機能が画像処理装置３０に搭載されている必要は必ずしもない。
【００５３】
また、以上の形態においては、各データ線１４に出力されるデータ信号のレベル（電流値または電圧値）が補正値Ｒに応じて補正される構成を例示したが、この補正の対象は適宜に変更される。例えばいま、データ信号が所定のレベル（例えば電気光学素子Ｕを発光させるレベル）となる時間長を階調データに応じて制御することで多階調が表現されるパルス幅変調方式のデータ線駆動回路２４を想定する。この場合には、各画素Ｐに供給されるデータ信号を所定のレベルとする時間長がその画素Ｐの補正値Ｒに応じて調整される構成としてもよい。このように電気光学装置Ｄにおいては、各画素Ｐの階調を指定する階調データＧ0と画像処理装置３０にて生成された補正値Ｒとに応じた輝度となるように各画素Ｐが駆動される構成であれば足りる。
【００５４】
（５）変形例５
以上の形態においては、ＯＬＥＤ素子を含む画素Ｐを例示したが、画素Ｐに含まれる電気光学素子はこの例示に限定されない。例えば、無機ＥＬ材料からなる発光層を含む素子やＬＥＤ（Light Emitting Diode）素子あるいはプラズマの放電によって発光するプラズマ発光素子など様々な発光素子を電気光学素子として採用することができる。さらに、電気光学素子はそれ自身が発光する素子でなくてもよい。例えば、照明装置（バックライト）からの照射光を変調して出射する液晶素子や黒色の微粒子の電気的な泳動によって輝度が制御される電気泳動素子なども電気光学素子に含まれる。以上のように、電気エネルギの付与によって輝度や透過率といった光学的な特性が変化する電気光学素子を各画素Ｐが含む電気光学装置であれば、各画素Ｐの具体的な構造や輝度を制御する方法の如何を問わず、以上の各形態と同様に本発明を適用することができる。
【００５５】
＜Ｄ：応用例＞
次に、本発明に係る電気光学装置を利用した電子機器について説明する。図１２は、以上に説明した何れかの形態に係る電気光学装置Ｄを表示装置として採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、表示装置としての電気光学装置Ｄと本体部２０１０とを備える。本体部２０１０には、電源スイッチ２００１およびキーボード２００２が設けられている。この電気光学装置Ｄは画素ＰにＯＬＥＤ素子を使用しているので、視野角が広く見易い画面を表示できる。
【００５６】
図１３に、以上の何れかの形態に係る電気光学装置Ｄを適用した携帯電話機の構成を示す。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに表示装置としての電気光学装置Ｄを備える。スクロールボタン３００２を操作することによって、電気光学装置Ｄに表示される画面がスクロールされる。
【００５７】
図１４に、以上の何れかの形態に係る電気光学装置Ｄを適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２、ならびに表示装置としての電気光学装置Ｄを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置Ｄに表示される。
【００５８】
なお、本発明に係る電気光学装置Ｄが適用される電子機器としては、図１２から図１４に示したもののほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などがある。また、本発明に係る電気光学装置の用途は画像の表示に限定されない。例えば、光書込み型のプリンタや電子複写機といった画像形成装置においては、用紙などの記録材に形成されるべき画像に応じて感光体を露光する書込みヘッドが使用されるが、この種の書込みヘッドとしても本発明の電気光学装置は利用される。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。
【図２】画像処理装置の具体的な構成を示すブロック図である。
【図３】表示領域の複数の画素がブロックに区分された様子を示す平面図である。
【図４】相互に隣接する２個のブロックを拡大して示す平面図である。
【図５】メモリによる記憶の内容を説明するための概念図である。
【図６】本発明の第２実施形態にて各ブロックの画素に付与される番号を示す平面図である。
【図７】各画素の補正係数を特定するためのテーブルの内容を示す概念図である。
【図８】複数の画素をブロックに区分する他の形態を説明するための平面図である。
【図９】複数の画素をブロックに区分する他の形態を説明するための平面図である。
【図１０】複数の画素をブロックに区分する他の形態を説明するための平面図である。
【図１１】ブロックの条件を説明するための平面図である。
【図１２】本発明に係る電子機器の形態（パーソナルコンピュータ）を示す斜視図である。
【図１３】本発明に係る電子機器の形態（携帯電話機）を示す斜視図である。
【図１４】本発明に係る電子機器の形態（携帯情報端末）を示す斜視図である。
【符号の説明】
【００６０】
Ｄ……電気光学装置、Ｐ……画素、Ｂ……ブロック、１０……電気光学パネル、１１……表示領域、１２……走査線、１４……データ線、２２……走査線駆動回路、２４……データ線駆動回路、３０……画像処理装置、３１……入出力回路、３３……補正値特定回路、３５……メモリ、３７……補正回路、Ｌ……各ブロックの境界線、Ｄc……補正係数、Ｒ……補正値、Ｇ0，Ｇ1……階調データ。
【特許請求の範囲】
【請求項１】
相互に交差する第１方向および第２方向にわたってマトリクス状に配列する複数の画素の各々の輝度が補正値に基づいて補正される電気光学装置の画像処理装置であって、
前記複数の画素を区分した複数のブロックの各々について補正係数を記憶する記憶手段と、
前記複数の画素の各々について、前記記憶手段に記憶された複数の補正係数のうち当該画素が属するブロックの補正係数に基づいて補正値を特定する補正値特定手段とを具備し、
前記複数のブロックのうち少なくともひとつのブロックは、当該ブロックに隣接する他のブロックのひとつの画素に対して前記第１方向に隣接する画素と前記第２方向に隣接する画素とを含む
画像処理装置。
【請求項２】
前記少なくともひとつのブロックは、ひとつの画素と、相互に直交する２方向の各々に沿って前記ひとつの画素に隣接する４個の画素とを含む
請求項１に記載の画像処理装置。
【請求項３】
前記複数のブロックの全部が、各々に隣接する他のブロックのひとつの画素に対して前記第１方向に隣接する画素と前記第２方向に隣接する画素とを含む
請求項１または請求項２に記載の画像処理装置。
【請求項４】
前記記憶手段は、各ブロックに属するひとつの画素である代表画素について補正係数を記憶し、
前記補正値特定手段は、前記第１方向に沿って配列する画素の集合を順次に選択し、この選択した集合に属する各画素の補正係数を、その集合に属する代表画素について前記記憶手段が記憶する補正係数と、当該集合に対して前記第２方向の両側に隣接する各集合の代表画素について前記記憶手段が記憶する補正係数とに基づいて特定する
請求項１から請求項３の何れかに記載の画像処理装置。
【請求項５】
前記記憶手段は、前記複数の画素を第１の態様にて区分した各ブロックの補正係数と、前記複数の画素を前記第１の態様とは相違する第２の態様にて区分した各ブロックの補正係数とを記憶し、
前記補正値特定手段は、第１の期間において、前記第１の態様について前記記憶手段に記憶された補正係数に基づいて前記複数の画素の各々の補正値を特定し、前記第１の期間とは相違する第２の期間において、前記第２の態様について前記記憶手段に記憶された補正係数に基づいて前記複数の画素の各々の補正値を特定する
請求項１から請求項３の何れかに記載の画像処理装置。
【請求項６】
前記補正値特定手段は、各ブロックに属する画素の少なくともひとつについて、当該ブロックの補正係数とは相違する補正値を当該補正係数に基づいて特定する
請求項１から請求項５の何れかに記載の画像処理装置。
【請求項７】
相互に交差する第１方向および第２方向にわたってマトリクス状に配列する複数の画素と、
請求項１から請求項６の何れかに記載の画像処理装置と、
前記複数の画素の各々を、前記画像処理装置の補正値特定手段が当該画素について特定した補正値と当該画素の階調を指定する階調データとに応じた輝度に制御する駆動手段と
を具備する電気光学装置。
【請求項８】
請求項７に記載の電気光学装置を具備する電子機器。
【請求項１】
相互に交差する第１方向および第２方向にわたってマトリクス状に配列する複数の画素の各々の輝度が補正値に基づいて補正される電気光学装置の画像処理装置であって、
前記複数の画素を区分した複数のブロックの各々について補正係数を記憶する記憶手段と、
前記複数の画素の各々について、前記記憶手段に記憶された複数の補正係数のうち当該画素が属するブロックの補正係数に基づいて補正値を特定する補正値特定手段とを具備し、
前記複数のブロックのうち少なくともひとつのブロックは、当該ブロックに隣接する他のブロックのひとつの画素に対して前記第１方向に隣接する画素と前記第２方向に隣接する画素とを含む
画像処理装置。
【請求項２】
前記少なくともひとつのブロックは、ひとつの画素と、相互に直交する２方向の各々に沿って前記ひとつの画素に隣接する４個の画素とを含む
請求項１に記載の画像処理装置。
【請求項３】
前記複数のブロックの全部が、各々に隣接する他のブロックのひとつの画素に対して前記第１方向に隣接する画素と前記第２方向に隣接する画素とを含む
請求項１または請求項２に記載の画像処理装置。
【請求項４】
前記記憶手段は、各ブロックに属するひとつの画素である代表画素について補正係数を記憶し、
前記補正値特定手段は、前記第１方向に沿って配列する画素の集合を順次に選択し、この選択した集合に属する各画素の補正係数を、その集合に属する代表画素について前記記憶手段が記憶する補正係数と、当該集合に対して前記第２方向の両側に隣接する各集合の代表画素について前記記憶手段が記憶する補正係数とに基づいて特定する
請求項１から請求項３の何れかに記載の画像処理装置。
【請求項５】
前記記憶手段は、前記複数の画素を第１の態様にて区分した各ブロックの補正係数と、前記複数の画素を前記第１の態様とは相違する第２の態様にて区分した各ブロックの補正係数とを記憶し、
前記補正値特定手段は、第１の期間において、前記第１の態様について前記記憶手段に記憶された補正係数に基づいて前記複数の画素の各々の補正値を特定し、前記第１の期間とは相違する第２の期間において、前記第２の態様について前記記憶手段に記憶された補正係数に基づいて前記複数の画素の各々の補正値を特定する
請求項１から請求項３の何れかに記載の画像処理装置。
【請求項６】
前記補正値特定手段は、各ブロックに属する画素の少なくともひとつについて、当該ブロックの補正係数とは相違する補正値を当該補正係数に基づいて特定する
請求項１から請求項５の何れかに記載の画像処理装置。
【請求項７】
相互に交差する第１方向および第２方向にわたってマトリクス状に配列する複数の画素と、
請求項１から請求項６の何れかに記載の画像処理装置と、
前記複数の画素の各々を、前記画像処理装置の補正値特定手段が当該画素について特定した補正値と当該画素の階調を指定する階調データとに応じた輝度に制御する駆動手段と
を具備する電気光学装置。
【請求項８】
請求項７に記載の電気光学装置を具備する電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００７−８６５８０（Ｐ２００７−８６５８０Ａ）
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願番号】特願２００５−２７７２８２（Ｐ２００５−２７７２８２）
【出願日】平成１７年９月２６日（２００５．９．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１９年４月５日（２００７．４．５）
【国際特許分類】
【出願日】平成１７年９月２６日（２００５．９．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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