電気光学装置、電気光学装置の駆動方法および電子機器
【課題】半導体基板にＯＬＥＤのような発光素子を含む画素回路を形成する。
【解決手段】画素回路１１０は、駆動トランジスター１２５、スイッチングトランジスター１２２、発光素子１３０を含み、これらの素子が半導体基板に形成されている。スイッチングトランジスター１２２には、第１基板電位Ｖ4が供給され、駆動トランジスター１２５には、第１基板電位Ｖ4とは異なる第２基板電位Ｖ3が供給される。
【解決手段】画素回路１１０は、駆動トランジスター１２５、スイッチングトランジスター１２２、発光素子１３０を含み、これらの素子が半導体基板に形成されている。スイッチングトランジスター１２２には、第１基板電位Ｖ4が供給され、駆動トランジスター１２５には、第１基板電位Ｖ4とは異なる第２基板電位Ｖ3が供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体基板に画素回路を集積した電気光学装置、電気駆動装置の駆動方法および電子機器に関する。
【背景技術】
【０００２】
近年、有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）素子などの発光素子を用いた電気光学装置が各種提案されている。この電気光学装置では、ガラス基板に、走査線とデータ線とを配線するとともに、走査線とデータ線との交差に対応して画素回路を形成することが一般的である。この画素回路には、上記発光素子のほか、走査線の選択によってオンするスイッチングトランジスターや、保持電位に応じた電流を発光素子に流すための駆動トランジスターが含まれる。ガラス基板に画素回路が形成される関係上、スイッチングトランジスターや駆動トランジスターは、一般的には薄膜トランジスターで構成される。
一方、近年では、この種の電気光学装置をガラス基板ではなく、シリコン基板などの半導体基板に形成する技術が提案されている（例えば特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００７／０２３６４４０号明細書
【特許文献２】特開２００９−１５２１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体基板に画素回路を形成する際には、ガラス基板に形成する場合と比較して種々の問題が発生する。
本発明のいくつかの態様の目的の一つは、 半導体基板に画素回路を形成する場合の諸問題を考慮した電気光学装置、電気光学装置の駆動方法および電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明の当該態様に係る電気光学装置にあっては、半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御する駆動トランジスターと、前記駆動トランジスターの前記ゲートノードと前記データ線との間に電気的に接続されるスイッチングトランジスターと、を有し、前記スイッチングトランジスターには、第１基板電位が供給され、前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給されることを特徴とする。
本態様によれば、半導体基板に、スイッチングトランジスターと駆動トランジスターとを含む画素回路を形成する際に、各トランジスターに求められる役割を重視して、基板電位が定められる。このため、基板電位を単にソース電位と一致させた構成と比較して、スイッチングトランジスターのリーク等による影響を小さく抑えることができる。
【０００６】
上記態様において、前記スイッチングトランジスターがＮチャネル型トランジスターであるとき、前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも低い構成や、当該ソース電位が取り得る最小値よりも低い構成が好ましい。
一方、上記態様において、前記スイッチングトランジスターがＰチャネル型トランジスターであるとき、前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも高い構成や、当該ソース電位が取り得る最大値よりも高い構成が好ましい。
【０００７】
本発明の別態様に係る電気光学装置にあっては、半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＮチャネル型駆動トランジスターと、前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＮチャネル型スイッチングトランジスターと、を有し、前記スイッチングトランジスターには、第１基板電位が供給され、前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、前記第１基板電位は、前記第２基板電位よりも低い電位であることを特徴とする。本態様によれば、スイッチングトランジスターのリーク等による影響を小さく抑えることができる。
【０００８】
また、別態様に係る電気光学装置にあっては、半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＰチャネル型駆動トランジスターと、前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＰチャネル型スイッチングトランジスターと、を有し、前記スイッチングトランジスターには、第１基板電位が供給され、前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、前記第１基板電位は、前記第２基板電位よりも高い電位であることを特徴とする。本態様によれば、スイッチングトランジスターのリーク等による影響を小さく抑えることができる。
【０００９】
上記態様において前記発光素子及び前記駆動トランジスターは、第１電位と第２電位との間に直列に接続され、前記第２基板電位は、前記駆動トランジスターのソースノードと共通の電位である構成としても良い。
また、上記態様において、第１電位を給電する給電線をさらに備え、前記駆動トランジスターのソースノード及びドレインノードのいずれか一方は、前記発光素子の前記第１電極に接続され、前記発光素子の前記第２電極には、前記第１電位とは異なる第２電位が供給され、前記駆動トランジスターのソースノード及びドレインノードのいずれか他方は、前記給電線に接続され、前記第１基板電位は、前記第２電位よりも低い電位である構成としても良い。
この構成において、前記発光素子及び前記駆動トランジスターは、第１電位と第２電位との間に直列に接続され、前記第２基板電位は、前記第１電位及び前記第２電位のいずれか一方と共通の電位としても良い。
【００１０】
また、上記態様において、第１電位を給電する給電線をさらに備え、前記駆動トランジスターのソースノード及びドレインノードのいずれか一方は、前記発光素子の第１電極に接続され、前記駆動トランジスターのソースノード及びドレインノードのいずれか他方は、前記給電線に接続され、前記駆動トランジスターには、前記第１電位と共通する第３基板電位が供給される構成としても良い。
【００１１】
上記態様において、前記駆動トランジスターは、ゲートが共通接続された２以上のトランジスターを直列接続したものであり、当該２以上のトランジスターには、ともに、前記第２基板電位が供給される構成としても良い。この構成によれば、電源電圧を高くしても、トランジスターの耐圧を高めなくて済む。
【００１２】
上記態様において、前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記データ線に接続され、前記スイッチングトランジスターのゲートノードは、前記走査線に接続される構成としても良い。
また、上記態様において、前記画素回路は、容量素子をさらに備え、前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記容量素子の一端及び前記駆動トランジスターのゲートノードに接続される構成としても良い。
この構成において、前記発光素子を流れる前記電流は、前記容量素子により保持された電圧に応じた電流である、または、前記駆動トランジスターのゲートとソース間の電圧に応じた電流であることが好ましい。
【００１３】
上記態様において、前記スイッチングトランジスターは、前記走査線が選択されたときに前記駆動トランジスターの前記ゲートノードと前記データ線とを電気的に接続し、前記走査線を駆動する走査線駆動回路および前記データ線を駆動するデータ線駆動回路が、前記画素回路とともに前記半導体基板に形成された構成としても良い。この構成において、前記画素回路が設けられた表示部と、前記走査線駆動回路および前記データ線駆動回路が設けられた周辺回路との間に、分離用ウェルが形成されても良い。このように分離用ウェルを形成することによって周辺回路の動作が表示部に与える影響を小さく抑えることができる。
なお、本発明は、電気光学装置のほか、電気光学装置の駆動方法や、当該電気光学装置を有する電子機器として概念することも可能である。電子機器は、典型的には、ヘッドマウント・ディスプレイや電子ビューファイダーなどの表示装置が挙げられる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る電気光学装置を示す斜視図である。
【図２】電気光学装置における各部の配置を示す平面図である。
【図３】電気光学装置の電気的な構成を示すブロック図である。
【図４】電気光学装置におけるウェル領域を示す図である。
【図５】電気光学装置における画素回路を示す図である。
【図６】電気光学装置の動作を示す図である。
【図７】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図８】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図９】応用・変形例に係る電気光学装置の動作を示す図である。
【図１０】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１１】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１２】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１３】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１４】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１５】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１６】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１７】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１８】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１９】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図２０】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図２１】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図２２】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図２３】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図２４】実施形態等に係る電気光学装置を用いたＨＭＤを示す斜視図である。
【図２５】ＨＭＤの光学構成を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明を実施するための形態について説明する。
図１は、本発明の実施形態に係る電気光学装置１を示す斜視図である。
この図に示される電気光学装置１は、例えばヘッドマウント・ディスプレイ（ＨＭＤ）に適用されて画像を表示するマイクロ・ディスプレイ１０を含む。マイクロ・ディスプレイ１０は、シリコン基板に代表される半導体基板に複数の画素回路や、当該画素回路を駆動する周辺回路などが形成された有機ＥＬ装置であって、画素回路にはＯＬＥＤが含まれる。なお、本発明では半導体基板としてシリコン基板を例示しているが、その他の公知の材料からなる半導体基板も本発明に適用可能である。
マイクロ・ディスプレイ１０は、表示部で開口する枠状のケース１２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板１４の一端が接続されている。ＦＰＣ基板１４の他端には、複数の端子１６が設けられ、図示省略された回路モジュールに接続される。なお、端子１６に接続される回路モジュールは、マイクロ・ディスプレイ１０の電源回路および制御回路を兼ねており、ＦＰＣ基板１４を介して各種の電位を給電するほか、データ信号や制御信号などを供給する。
【００１６】
図２は、マイクロ・ディスプレイ１０において各部の配置を示す平面図であり、図３は、マイクロ・ディスプレイ１０における電気的な構成を示すブロック図である。なお、図２においては、説明の便宜上、図１におけるケース１２を取り外した状態としている。
図２において、表示部１００は、平面視したときに例えば対角で１インチ以下であって、左右方向に横長の長方形の形状となっている。詳細について図３を参照して説明すると、表示部１００には、ｍ行の走査線１１２が図において左右方向に沿って設けられ、ｎ列のデータ線１１４が、上下方向に沿って、かつ、各走査線１１２と互いに電気的に絶縁を保つように設けられている。画素回路１１０は、ｍ行の走査線１１２とｎ列のデータ線１１４との各交差に対応して、マトリクス状に配列している。
【００１７】
ｍ、ｎは、いずれも自然数である。また、走査線１１２および画素回路１１０のマトリクスのうち、行を便宜的に区別するために、図３において上から順に１、２、３、…、（ｍ−１）、ｍ行と呼ぶ場合がある。同様にデータ線１１４および画素回路１１０のマトリクスの列を便宜的に区別するために、図３において左から順に１、２、３、…、（ｎ−１）、ｎ列と呼ぶ場合がある。
また、実際には、同一行の走査線１１２と互いに隣り合う３列のデータ線１１４との交差に対応した３つの画素回路１１０は、表示すべきカラー画像の１ドットを表現するものであり、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に相当する。換言すれば、本実施形態は、ＲＧＢの３つの画素回路１１０の発光素子による加法混色によって１ドットのカラーを表現する構成になっている。
【００１８】
表示部１００の周辺には、画素回路１１０を駆動するための周辺回路が設けられる。周辺回路は、走査線駆動回路１４０とデータ線駆動回路１５０とであり、このうち、走査線駆動回路１４０が、表示部１００に対して左右の両隣にそれぞれ設けられる。詳細には図３に示されるように、２つの走査線駆動回路１４０は、ｍ行の走査線１１２の各々を両側からそれぞれ駆動する構成となっている。
走査線駆動回路１４０の各々は、上記回路モジュールから同じ制御信号Ｃtryが供給されて、１、２、３、…、（ｍ−１）、ｍ行目の走査線１１２にそれぞれ同じ走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)を供給する。
なお、この供給の際に、走査信号の遅延が問題にならないのであれば、走査線駆動回路１４０を片側１個だけの構成でも良い。
【００１９】
図２に示されるように、データ線駆動回路１５０は、ＦＰＣ基板１４の接続箇所と表示部１００との間に設けられる。図３に示されるように、データ線駆動回路１５０には、上記回路モジュールから映像信号Ｖd、制御信号Ｃtrxが供給される。データ線駆動回路１５０は、制御信号Ｃtrxにしたがって、映像信号Ｖdを、１、２、３、…、（ｎ−１）、ｎ列目のデータ線１１４に、データ信号Ｖd(1)、Ｖd(2)、Ｖd(3)、…、Ｖd(n-1)、Ｖd(n)として供給する。
また、表示部１００には、電位Ｖ1〜Ｖ5が、上記回路モジュールからＦＰＣ基板１４を介して各画素回路１１０にわたって供給される。なお、この実施形態では、電位Ｖ1〜Ｖ5のうち、電位Ｖ1、Ｖ2、Ｖ4が供給される。
【００２０】
画素回路１１０、走査線駆動回路１４０およびデータ線駆動回路１５０については、共通のシリコン基板に形成される。このうち、走査線駆動回路１４０が出力する走査信号Ｇwr(1)〜Ｇwr(m)は、ＨまたはＬレベルで規定される論理信号である。このため、走査線駆動回路１４０は、制御信号Ｃtryにしたがって動作するＣＭＯＳ論理回路の集合体となっている。また、データ線駆動回路１５０が出力するデータ信号Ｖd(1)〜Ｖd(n)はアナログ信号であるが、データ線駆動回路１５０は、上記回路モジュールから供給されるデータ信号Ｖdを、制御信号Ｃtrxにしたがって１〜ｎ列のデータ線１１４に順番に供給する構成となる。このため、データ線駆動回路１５０についてもＣＭＯＳ論理回路を有する。一方、画素回路１１０は、後述するように複数のトランジスターを有しており、本実施形態にあってはＰチャネル型とＮチャネル型とが混在している。
このため、シリコン基板で形成されるマイクロ・ディスプレイ１０には、次のようにウェル領域が形成されている。
【００２１】
図４は、マイクロ・ディスプレイ１０におけるウェル領域の概略配置を示す図である。
シリコン基板として例えばＰ型が用いられる場合、次のようにＮ型のウェル領域（以下「Ｎウェル」と略称する）が形成される。
すなわち第１に、表示部１００が形成される予定の領域において、横方向に延在する帯状の開口部分を複数伴うようにＮウェルが形成される。第２に、走査線駆動回路１４０の予定領域において、表示部１００と同様な開口部分をほぼ同ピッチで複数伴うＮウェルが形成される。第３に、データ線駆動回路１５０の予定領域のうち、図４において上側、すなわち、表示部１００に対向する側にＮウェルが形成される。
【００２２】
このため、結果的には図に示されるように、表示部１００の領域と走査線駆動回路１４０の領域における開口部分には、それぞれＰ型のウェル領域（以下「Ｐウェル」と略称する）が残る。このため、表示部１００の領域と走査線駆動回路１４０の領域との縁辺部分では、Ｎウェルが枠状に配置する一方、縁辺部分の内側でＰウェルとＮウェルとが交互に配置する。また、表示部１００を囲む枠状のＮウェルは、周辺回路において表示部１００と対向するＮウェルとは、Ｐウェルによって分離した形となる。
ここで、表示部１００におけるＮウェルの幅Ｗn1と、走査線駆動回路１４０におけるＮウェルの幅Ｗn2とが互いに等しくなるように形成されている。同様に、表示部１００におけるＰウェルの幅Ｗp1と、走査線駆動回路１４０におけるＰウェルの幅Ｗp2とが互いに等しくなるように形成されても良い。
【００２３】
なお、図４においては、表示部１００および走査線駆動回路１４０の各領域においてＰウェルが７行配置しているが、本実施形態では、互いに隣接するＰウェルとＮウェルとが１行分に相当するので、実際には、画素回路１１０の行数であるｍ行配置することになる。
また、図において空白部分は、シリコン基板にＰ型を用いた場合にＰウェルになるが、本発明に関係しないので、空白として示している。
【００２４】
図５は、画素回路１１０の回路図である。この図においては、ｉ行目及び当該ｉ行目に対し下側で隣り合う（ｉ＋１）行目の走査線１１２と、ｊ列目及び当該ｊ列目に対し右側で隣り合う（ｊ＋１）列目のデータ線１１４との交差に対応する２×２の計４画素分の画素回路１１０が示されている。ここで、ｉ、（ｉ＋１）は、画素回路１１０が配列する行を一般的に示す場合の記号であって、１以上ｍ以下の整数である。同様に、ｊ、（ｊ＋１）は、画素回路１１０が配列する列を一般的に示す場合の記号であって、１以上ｎ以下の整数である。
【００２５】
図５に示されるように、各画素回路１１０は、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）のトランジスター１２２と、ＰチャネルＭＯＳのトランジスター１２４、１２６と、容量素子１２８と、発光素子であるＯＬＥＤ１３０とを含む。各画素回路１１０については電気的にみれば互いに同一構成なので、ｉ行ｊ列に位置するもので代表して説明する。
【００２６】
ｉ行ｊ列の画素回路１１０のトランジスター１２２は、スイッチングトランジスターとして機能するものであり、構造については特に図示しないが、シリコン基板のＰウェルに絶縁膜を介してゲートノードが形成されている。さらに、当該ゲートノードをマスクとしてイオンが打ち込まれて２つのＮ型拡散層が形成されるとともに、それぞれの拡散層が引き出されてソースノード、ドレインノードとなっている。このような構造のトランジスター１２２において、ゲートノードはｉ行目の走査線１１２に接続される一方、そのドレインまたはソースノードの一方はｊ列目のデータ線１１４に接続され、そのドレインまたはソースノードの他方は容量素子１２８の一端と、トランジスター１２４、１２６の共通ゲートノードとにそれぞれ接続されている。また、トランジスター１２２のＰウェルには電位Ｖ4が給電線１１９を介して供給されている。このため、トランジスター１２２の基板電位（第１基板電位）は電位Ｖ4となっている。
【００２７】
トランジスター１２４、１２６の各々にあっては、上記シリコン基板の共通Ｎウェル領域に絶縁膜を介して共通ゲートノードが形成されている。さらにトランジスター１２４、１２６に相当する領域の各々には、共通ゲートノードをマスクとしてイオンが打ち込まれて２つのＰ型拡散層が形成されるとともに、それぞれの拡散層が引き出されてソースノード、ドレインノードとなっている。
このような構造のうち、トランジスター１２４のソースノードは、容量素子１２８の他端とともに、電源高位側の電位Ｖ1を給電する給電線１１６に接続され、そのドレインノードは、トランジスター１２６のソースノードに接続されている。トランジスター１２６のドレインノードは、ＯＬＥＤ１３０のアノードに接続されている。また、トランジスター１２４、１２６の共通Ｎウェル領域には電位Ｖ1が給電されている。このため、トランジスター１２４、１２６の基板電位（第２基板電位）は電位Ｖ1となっている。
【００２８】
このように直列に接続されたトランジスター１２４、１２６は、１つの駆動トランジスターとして機能する。詳細には、この駆動トランジスターは、トランジスター１２４、１２６の共通ゲートノードをゲートとし、トランジスター１２４のソースノードをソースとし、トランジスター１２６のドレインノードをドレインとして、容量素子１２８による保持電圧、すなわちゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に流すことになる。
【００２９】
ＯＬＥＤ１３０のアノードは、画素回路１１０毎に個別に設けられる画素電極（第１電極）である。一方、ＯＬＥＤ１３０のカソードは、画素回路１１０のすべてにわたった共通電極１１７（第２電極）であり、電源の低位側の電位Ｖ2が給電されている。ＯＬＥＤ１３０は、シリコン基板において、互いに対向するアノードと透明性を有するカソードとで有機ＥＬ材料からなる発光層を挟持した素子であり、アノードからカソードに向かって流れる電流に応じた輝度にて発光する。
【００３０】
なお、図５において、Ｇwr(i)、Ｇwr(i+1)は、それぞれｉ、（ｉ＋１）行目の走査線１１２に供給される走査信号を示し、また、Ｖd(j)、Ｖd(j+1)は、それぞれｊ、（ｊ＋１）列目のデータ線１１４に供給されるデータ信号を示している。
また、便宜的に、ｉ行ｊ列の画素回路１１０においてトランジスター１２４、１２６の共通ゲートノードをｇ(i,j)と表記している。
一方、容量素子１２８については、トランジスター１２４、１２６のゲートノードに寄生する容量を用いることができる場合がある。
【００３１】
図６は、マイクロ・ディスプレイ１０の表示動作を示す図であり、走査信号およびデータ信号の波形の一例を示している。
この図に示されるように、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)は、走査線駆動回路１４０によって各フレームにわたって水平走査期間（Ｈ）毎に順次選択されて排他的にＨレベルとなる。なお、本説明において、フレームとは、１カット（コマ）分の画像をマイクロ・ディスプレイ１０に表示させるのに要する期間をいい、垂直走査周波数が６０Ｈｚであれば、その１周期分の１６．６７ミリ秒の期間をいう。また、走査線駆動回路１４０は、電源の高位側を電位Ｖddとし、低位側を電位Ｖssとしている。このため、走査信号Ｇwr(1)〜Ｇwr(m)においてＨレベルは電位Ｖddに相当し、Ｌレベルは電位Ｖssに相当する。
【００３２】
さて、ｉ行目の走査線１１２が選択されて走査信号Ｇwr(i)がＬからＨレベルになったとき、ｊ列目のデータ線１１４には、ｉ行ｊ列の輝度の目標値に応じた電位、換言すれば、ＯＬＥＤ１３０に流すべき駆動電流に応じた電位のデータ信号Ｖd(j)がデータ線駆動回路１５０によって供給される。
【００３３】
ｉ行ｊ列の画素回路１１０において走査信号Ｇwr(i)がＨレベルになると、トランジスター１２２がオンするので、ゲートノードｇ(i,j)がｊ列目のデータ線１１４に電気的に接続された状態になる。このため、ゲートノードｇ(i,j)の電位は、図６において上矢印で示されるように、データ信号Ｖd(j)の電位になる。このとき、トランジスター１２４、１２６は、ゲートノードｇ(i,j)とソースノードとの電位の差、ゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に流す。また、容量素子１２８は、トランジスター１２４、１２６におけるゲート・ソース間の電圧を保持する。
【００３４】
ｉ行目の走査線１１２の選択が終了して走査信号Ｇwr(i)がＬレベルになったとき、トランジスター１２２がオンからオフに切り替わる。トランジスター１２２がオフに切り替わっても、当該トランジスター１２２がオンしていたときのトランジスター１２４、１２６のゲートノードの電位は、容量素子１２８によって保持されている。このため、トランジスター１２２がオフしても、トランジスター１２４、１２６は、容量素子１２８による保持電圧に応じた電流を、次回ｉ行目の走査線１１２が再び選択されるまで、ＯＬＥＤ１３０に流し続ける。このため、ｉ行ｊ列の画素回路１１０において、ＯＬＥＤ１３０は、ｉ行目が選択されたときのデータ信号Ｖd(j)の電位に応じた輝度で、１フレームに相当する期間にわたって発光し続けることになる。
ここでは、トランジスター１２４、１２６がＰチャネルであるので、データ信号Ｖd(j)の電位が低位になるにつれて、ＯＬＥＤ１３０に流れる電流が多くなる（輝度が明るくなる）。
【００３５】
なお、ｉ行目においては、ｊ列目以外の画素回路１１０においても、対応するデータ線１１４に供給されたデータ信号の電位に応じた輝度で発光する。また、ここではｉ行目の走査線１１２に対応する画素回路１１０で説明しているが、走査線１１２は、１、２、３、…、（ｍ−１）、ｍ行目という順番で選択される結果、画素回路１１０の各々は、それぞれ目標値に応じた輝度で発光することになる。このような動作は、フレーム毎に繰り返される。
また、図６においては、論理信号である走査信号の電位スケールよりも、データ信号Ｖd(j)、ゲートノードｇ(i,j)の電位スケールを便宜的に拡大している。
【００３６】
ところで、画素回路１１０において、スイッチングトランジスターとして機能するトランジスター１２２と、駆動トランジスターとして機能するトランジスター１２４、１２６とに求められる役割は次のように相違する。詳細には、トランジスター１２２に対しては、オフ抵抗が高く、つまりオフリークが小さく、トランジスター１２４、１２６のゲート電位の変動量を少なくすることが求められるのに対し、トランジスター１２４、１２６では、ＯＬＥＤ１３０に流すべき電流を安定的に供給することが求められる。
【００３７】
ＭＯＳトランジスターの基板電位は、通常ソース電位に一致するように構成される。
ただし、本実施形態においては、Ｎチャネルのトランジスター１２２のオフリークを小さくするために、トランジスター１２２の基板電位Ｖ4を、トランジスター１２２のソース電位が取り得る最小値の電位と同値か、やや低く設定している。ここでは、トランジスター１２２の基板電位Ｖ4を、電源の低位側の電位Ｖ2と同値、又は電位Ｖ2よりやや低く設定している。このため、電位Ｖ4を給電する給電線１１９が、電位Ｖ2に保たれた共通電極１１７とは別に設けられているのである。なお、基板電位を低くすると、閾値電圧が高くなってしまうが、本件では、トランジスター１２２に求められる役割を考慮して、オフリークを小さくすることを優先させている。また、Ｎチャネルのトランジスターにおいて基板電位をソース電位よりも高くすると、ＰウェルからＮ拡散層に向かって順方向にバイアスされるので、電流が流れて動作不良となる。
【００３８】
一方、Ｐチャネルのトランジスター１２４、１２６の基板電位を、ソースノードよりも高くすると、閾値電圧が高くなってしまうことの影響が無視できなくなり、逆に、ソースノードよりも低くすると、動作不良となってしまう。このため、Ｐチャネルのトランジスター１２４、１２６の基板電位についてはソースノードの電位Ｖ1に一致させている。
【００３９】
したがって、本実施形態においては、トランジスター１２２の基板電位、および、トランジスター１２４、１２６の基板電位は、それぞれに求められる役割に応じて適切に設定されるので、トランジスター１２２においてはリークを小さくすることができるとともに、トランジスター１２４、１２６によってＯＬＥＤ１３０に流すべき電流を安定的に供給することができる。
【００４０】
ところで、ＯＬＥＤ１３０をある程度の輝度で発光させるためには、電位Ｖ1、Ｖ2の差である電源電圧を高くする必要がある。一方、ＯＬＥＤ１３０に流す電流が少なくなるにつれて、ＯＬＥＤ１３０のアノードとカソード（電位Ｖ2）との間の電圧が徐々に低くなるので、その分、駆動トランジスターのソース・ドレイン間に印加される電圧が徐々に高くなる。最終的にはＯＬＥＤ１３０の輝度をゼロとする状態において、駆動トランジスターのソース・ドレイン間に印加される電圧が最大となる。
ここで、シリコン基板に形成されるトランジスターのソース・ドレイン間に印加可能な電圧（耐圧）を高めるには、トランジスターのサイズを大きくして電界密度を緩和する必要がある。しかしながら、表示部１００の小サイズ化や、表示の高精細化が要求される場合、必然的に形成されるトランジスターのサイズも小さくなるので、耐圧が低下する。このため、駆動トランジスターが１つである構成において、ＯＬＥＤ１３０を低輝度で発光させるときに、低下した耐圧を超えてしまって破壊に至る可能性があった。
すなわち、電源電圧を高くしてＯＬＥＤ１３０を高い輝度で発光させることと、表示サイズの小型化・表示の高精細化とは、従来ではトレードオフの関係にあった、といえる。
【００４１】
これに対して、本実施形態では、駆動トランジスターを２つのトランジスター１２４、１２６によって直列に接続した構成としている。この構成において、ＯＬＥＤ１３０に電流を流さないとき、トランジスター１２４、１２６がオフすることになるから、トランジスター１２４のドレインノードとトランジスター１２６のソースノードとは、フローティング（浮遊）状態になる。このため、トランジスター１２４、１２６のソース・ドレイン間に電圧が印加されない。また、ＯＬＥＤ１３０に流れる電流が少ないとき、トランジスター１２４のソースノードとトランジスター１２６のドレインノードとの間には、比較的高い電圧が印加されることになるが、トランジスター１２４、１２６の単体でみれば、分圧されるので、高い電圧が印加されることがない。
したがって、トランジスター１２４、１２６の耐圧を高める必要がない。
よって、本実施形態では、ＯＬＥＤ１３０を高い輝度で発光させることと、表示サイズの小型化・表示の高精細化とを両立させることが可能になる。
なお、ＯＬＥＤ１３０を高い輝度で発光させること、または、表示サイズの小型化・表示の高精細化のいずれかだけが要求される場合には、駆動トランジスターを１つのトランジスターで構成しても良いことになる。
【００４２】
また、実施形態では、表示部１００を囲む枠状のＮウェルは、周辺回路において表示部１００と対向するＮウェルとは、境界部分に位置するＰウェルによって分離している。このため、表示部１００におけるＮウェルと、当該Ｎウェルに囲まれるＰウェルとは、周辺回路である走査線駆動回路１４０およびデータ線駆動回路１５０の動作による干渉を受けにくい。すなわち、周辺回路は、クロックなどによって絶えず論理動作が進行しているので、ノイズの発生源であるが、境界部分に設けられたＰウェルによって、当該ノイズの影響が表示部１００に伝播しにくい構造となっている。
実施形態では、Ｎウェルの幅Ｗn1と幅Ｗn2とが互いに等しく、また、Ｐウェルの幅Ｗp1と幅Ｗp2とが互いに等しくなるように形成されているので、ウェル形成時のプロセスを簡易にすることができる。
【００４３】
＜応用・変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の応用・変形が可能である。また、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
【００４４】
＜ウェル領域の配置＞
実施形態では、表示部１００のＰウェルおよびＮウェルを、特に図５に示されるように、行方向に沿って１行毎に形成したが、これに限られない。例えば列方向に沿って形成しても良い。
また１行毎ではなく、例えば図７に示されるように、互いに隣り合う奇数行と偶数行とで各ウェルを交互に共用するように形成しても良い。このように各ウェルを交互に共用すると、給電線１１６は、例えば互いに隣り合うｉ行と（ｉ＋１）行とで共用することができるほか、給電線１１９についても、（ｉ＋１）行と図示省略した（ｉ＋２）行とで共用することができる。このため、狭ピッチ化を図ることが容易になる。
【００４５】
＜トランジスターのチャネル型＞
実施形態では、スイッチングトランジスターとしてのトランジスター１２２をＮチャネルとし、駆動トランジスターとしてのトランジスター１２４、１２６をＰチャネルとしたが、本発明はこれに限られない。そこで以下では、スイッチングトランジスターと駆動トランジスターとのチャネルなどについての種々のバリエーションを説明する。
【００４６】
図８は、トランジスター１２２をＰチャネルにするとともに、駆動トランジスターとして１個のトランジスター１２５をＮチャネルにして、さらに、容量素子１２８の他端に電位Ｖ5を給電する構成としたものである。
駆動トランジスターをＮチャネル型とした場合、データ信号Ｖd(j)の電位が高位になるにつれて、ＯＬＥＤ１３０に流れる電流が多くなる（輝度が明るくなる）。このため、図８に示した構成において、Ｐチャネルのトランジスター１２２のオフリークを小さくするために、トランジスター１２２の基板電位Ｖ4を、トランジスター１２２のソース電位が取り得る最大値の電位よりもやや高い値に設定することが好ましい。ここでは、トランジスター１２２の基板電位Ｖ4を、電源高位側の電位Ｖ1よりもやや高い値に設定しても良い。
また、Ｎチャネルのトランジスター１２５の基板電位Ｖ3については、動作不良を抑える点の双方を考慮して、ソースノードの最低値である（Ｖ2＋Ｖoled_th)、すなわち、ＯＬＥＤ１３０の陰極電位Ｖ2に当該ＯＬＥＤ１３０の発光閾値電圧Ｖoled_thを加えた電位（Ｖ2＋Ｖoled_th)以下となるように設定することが好ましい。
なお、トランジスター１２２をＰチャネルとした場合、Ｌレベルでオンするので、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)については、図９に示されるように、水平走査期間（Ｈ）毎に順次選択されて排他的にＬレベルとなる。
【００４７】
図１０は、図８におけるＮチャネルのトランジスター１２５を同チャネルのトランジスター１２４、１２６で直列化したものである。基板電位Ｖ3、Ｖ4については、図８の構成と同様である。
【００４８】
図１１は、図８における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ5の給電を省略したものである。基板電位Ｖ3、Ｖ4については、図８の構成と同様である。
【００４９】
図１２は、図８におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位として、電位Ｖ3の給電を省略したものである。
【００５０】
図１３は、図１１におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位としたもの、または、図１２における容量素子１２８の他端をトランジスター１２５のソースノードに接続したもの、である。換言すれば、図１３の構成は、図８の構成と比較して、電位Ｖ3、Ｖ5の給電を省略したものである。
【００５１】
図１４は、トランジスター１２２、１２５をともにＰチャネルにしたものである。トランジスター１２２、１２５をＰチャネルにする構成では、シリコン基板の表示部１００にＮウェルだけを形成すれば良い。
トランジスター１２２をＰチャネルとするとき、当該トランジスター１２２の基板電位Ｖ4を、当該トランジスター１２２のソース電位が取り得る最大値の電位よりもやや高い値に設定することが好ましい点は、上述した通りである。ここで、一般的に画素回路１１０に含まれる各トランジスターは、同一の電圧範囲内で動作している。そのため、トランジスター１２２とトランジスター１２５とは同一の基板電位に設定できるので、トランジスター１２２の基板電位Ｖ4とトランジスター１２５の基板電位Ｖ3は同電位にできる。本実施形態では、トランジスター１２２はトランジスター１２５よりもオフリークを小さくする必要性から、基板電位Ｖ4は基板電位Ｖ3よりも高い値に設定される。また、トランジスター１２５をＰチャネルとするとき、当該トランジスター１２５の基板電位Ｖ3を、ソースノードの電位Ｖ1以上に設定しても良い。
また、トランジスター１２２の基板電位Ｖ4と、トランジスター１２５の基板電位Ｖ3とを共通としても良い。
【００５２】
図１５は、図１４におけるＰチャネルのトランジスター１２５を同チャネルのトランジスター１２４、１２６で直列化したものである。基板電位Ｖ3、Ｖ4については、図１４の構成と同様である。
【００５３】
図１６は、図１４における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ5の給電を省略したものである。基板電位Ｖ3、Ｖ4については、図１４の構成と同様である。
【００５４】
図１７は、図１４におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位に接続された給電線１１６の電位Ｖ1として、電位Ｖ3の給電を省略したものである。
【００５５】
図１８は、図１７における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ3に加えて電位Ｖ5の給電を省略したものである。
【００５６】
図１９は、トランジスター１２２、１２５をともにＮチャネルにしたものである。トランジスター１２２、１２５をＮチャネルにする構成において、例えばシリコン基板がＰ型である場合、当該シリコン板をそのままＰウェルとして用いることができる。Ｎチャネルのトランジスター１２２の基板電位Ｖ4については、上述したようにトランジスター１２２のソース電位と同値かやや低い値が好ましい。ここで、一般的に画素回路１１０に含まれる各トランジスターは、同一の電圧範囲内で動作している。そのため、トランジスター１２２とトランジスター１２５とは同一の基板電位に設定できるので、トランジスター１２２の基板電位Ｖ4とトランジスター１２５の基板電位Ｖ3は同電位にできる。本実施形態では、トランジスター１２２はトランジスター１２５よりもオフリークを小さくする必要性から、基板電位Ｖ4は基板電位Ｖ3よりも低い値に設定される。また、Ｎチャネルのトランジスター１２５の基板電位Ｖ3については、上述したように（Ｖ2＋Ｖoled_th)以下に設定しても良い。
また、トランジスター１２２の基板電位Ｖ4と、トランジスター１２５の基板電位Ｖ3とを共通としても良い。
【００５７】
図２０は、図１９におけるＮチャネルのトランジスター１２５を同チャネルのトランジスター１２４、１２６で直列化したものである。基板電位Ｖ3、Ｖ4については、図１９の構成と同様である。
【００５８】
図２１は、図１９における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ5の給電を省略したものである。基板電位Ｖ3、Ｖ4については、図１９の構成と同様である。
【００５９】
図２２は、図１９におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位として、電位Ｖ3の給電を省略したものである。
【００６０】
図２３は、図２１におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位としたもの、または、図２２における容量素子１２８の他端をトランジスター１２５のソースノードに接続したもの、である。換言すれば、図２３の構成は、図１９の構成と比較して、電位Ｖ3、Ｖ5の給電を省略したものである。
【００６１】
＜その他＞
実施形態にあっては、トランジスター１２４、１２６の基板電位を、給電線１１６によって給電する構成としたが、別途設けた給電線によって給電する構成としても良い。
また、発光素子は、ＯＬＥＤ以外の素子であっても良い。例えば、無機発光ダイオードやＬＥＤ（Light Emitting Diode）であっても良い。また、駆動トランジスターを直列接続する場合には、３個以上であっても良い。
【００６２】
＜電子機器＞
次に、実施形態に係るマイクロ・ディスプレイ１０を適用したヘッドマウント・ディスプレイについて説明する。
【００６３】
図２４は、ヘッドマウント・ディスプレイの外観を示す図であり、図２５は、その光学的な構成を示す図である。
まず、図２４に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１や、ブリッジ３２、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウント・ディスプレイ３００は、図２５に示されるように、ブリッジ３２近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用のマイクロ・ディスプレイ１０Ｌと右眼用のマイクロ・ディスプレイ１０Ｒとが設けられる。
マイクロ・ディスプレイ１０Ｌの画像表示面は、図２５において左側となるように配置している。これによってマイクロ・ディスプレイ１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、マイクロ・ディスプレイ１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
マイクロ・ディスプレイ１０Ｒの画像表示面は、マイクロ・ディスプレイ１０Ｌとは反対の右側となるように配置している。これによってマイクロ・ディスプレイ１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、マイクロ・ディスプレイ１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
【００６４】
この構成において、ヘッドマウント・ディスプレイ３００の装着者は、マイクロ・ディスプレイ１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で見ることができる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼映像のうち、左眼用映像をマイクロ・ディスプレイ１０Ｌに表示させ、右眼用映像をマイクロ・ディスプレイ１０Ｒに表示させると、装着者に対し、表示された映像があたかも奥行きや立体感を持つかのように知覚させることができる（３Ｄ表示）。
【００６５】
なお、マイクロ・ディスプレイ１０については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラや、レンズ交換式のデジタルカメラなどにおける電子式ビューファインダーとしても適用可能である。
【符号の説明】
【００６６】
１…電気光学装置、１０…マイクロ・ディスプレイ、１００…表示部、１１０…画素回路、１１２…走査線、１１４…データ線、１１６、１１９…給電線、１１７…共通電極、１２２、１２４、１２５、１２６…トランジスター、１２８…容量素子、１３０…ＯＬＥＤ、１４０…走査線駆動回路、１５０…データ線駆動回路、３００…ヘッドマウント・ディスプレイ。
【技術分野】
【０００１】
本発明は、例えば半導体基板に画素回路を集積した電気光学装置、電気駆動装置の駆動方法および電子機器に関する。
【背景技術】
【０００２】
近年、有機発光ダイオード（Organic Light Emitting Diode、以下「ＯＬＥＤ」という）素子などの発光素子を用いた電気光学装置が各種提案されている。この電気光学装置では、ガラス基板に、走査線とデータ線とを配線するとともに、走査線とデータ線との交差に対応して画素回路を形成することが一般的である。この画素回路には、上記発光素子のほか、走査線の選択によってオンするスイッチングトランジスターや、保持電位に応じた電流を発光素子に流すための駆動トランジスターが含まれる。ガラス基板に画素回路が形成される関係上、スイッチングトランジスターや駆動トランジスターは、一般的には薄膜トランジスターで構成される。
一方、近年では、この種の電気光学装置をガラス基板ではなく、シリコン基板などの半導体基板に形成する技術が提案されている（例えば特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２００７／０２３６４４０号明細書
【特許文献２】特開２００９−１５２１１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体基板に画素回路を形成する際には、ガラス基板に形成する場合と比較して種々の問題が発生する。
本発明のいくつかの態様の目的の一つは、 半導体基板に画素回路を形成する場合の諸問題を考慮した電気光学装置、電気光学装置の駆動方法および電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明の当該態様に係る電気光学装置にあっては、半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御する駆動トランジスターと、前記駆動トランジスターの前記ゲートノードと前記データ線との間に電気的に接続されるスイッチングトランジスターと、を有し、前記スイッチングトランジスターには、第１基板電位が供給され、前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給されることを特徴とする。
本態様によれば、半導体基板に、スイッチングトランジスターと駆動トランジスターとを含む画素回路を形成する際に、各トランジスターに求められる役割を重視して、基板電位が定められる。このため、基板電位を単にソース電位と一致させた構成と比較して、スイッチングトランジスターのリーク等による影響を小さく抑えることができる。
【０００６】
上記態様において、前記スイッチングトランジスターがＮチャネル型トランジスターであるとき、前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも低い構成や、当該ソース電位が取り得る最小値よりも低い構成が好ましい。
一方、上記態様において、前記スイッチングトランジスターがＰチャネル型トランジスターであるとき、前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも高い構成や、当該ソース電位が取り得る最大値よりも高い構成が好ましい。
【０００７】
本発明の別態様に係る電気光学装置にあっては、半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＮチャネル型駆動トランジスターと、前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＮチャネル型スイッチングトランジスターと、を有し、前記スイッチングトランジスターには、第１基板電位が供給され、前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、前記第１基板電位は、前記第２基板電位よりも低い電位であることを特徴とする。本態様によれば、スイッチングトランジスターのリーク等による影響を小さく抑えることができる。
【０００８】
また、別態様に係る電気光学装置にあっては、半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＰチャネル型駆動トランジスターと、前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＰチャネル型スイッチングトランジスターと、を有し、前記スイッチングトランジスターには、第１基板電位が供給され、前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、前記第１基板電位は、前記第２基板電位よりも高い電位であることを特徴とする。本態様によれば、スイッチングトランジスターのリーク等による影響を小さく抑えることができる。
【０００９】
上記態様において前記発光素子及び前記駆動トランジスターは、第１電位と第２電位との間に直列に接続され、前記第２基板電位は、前記駆動トランジスターのソースノードと共通の電位である構成としても良い。
また、上記態様において、第１電位を給電する給電線をさらに備え、前記駆動トランジスターのソースノード及びドレインノードのいずれか一方は、前記発光素子の前記第１電極に接続され、前記発光素子の前記第２電極には、前記第１電位とは異なる第２電位が供給され、前記駆動トランジスターのソースノード及びドレインノードのいずれか他方は、前記給電線に接続され、前記第１基板電位は、前記第２電位よりも低い電位である構成としても良い。
この構成において、前記発光素子及び前記駆動トランジスターは、第１電位と第２電位との間に直列に接続され、前記第２基板電位は、前記第１電位及び前記第２電位のいずれか一方と共通の電位としても良い。
【００１０】
また、上記態様において、第１電位を給電する給電線をさらに備え、前記駆動トランジスターのソースノード及びドレインノードのいずれか一方は、前記発光素子の第１電極に接続され、前記駆動トランジスターのソースノード及びドレインノードのいずれか他方は、前記給電線に接続され、前記駆動トランジスターには、前記第１電位と共通する第３基板電位が供給される構成としても良い。
【００１１】
上記態様において、前記駆動トランジスターは、ゲートが共通接続された２以上のトランジスターを直列接続したものであり、当該２以上のトランジスターには、ともに、前記第２基板電位が供給される構成としても良い。この構成によれば、電源電圧を高くしても、トランジスターの耐圧を高めなくて済む。
【００１２】
上記態様において、前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記データ線に接続され、前記スイッチングトランジスターのゲートノードは、前記走査線に接続される構成としても良い。
また、上記態様において、前記画素回路は、容量素子をさらに備え、前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記容量素子の一端及び前記駆動トランジスターのゲートノードに接続される構成としても良い。
この構成において、前記発光素子を流れる前記電流は、前記容量素子により保持された電圧に応じた電流である、または、前記駆動トランジスターのゲートとソース間の電圧に応じた電流であることが好ましい。
【００１３】
上記態様において、前記スイッチングトランジスターは、前記走査線が選択されたときに前記駆動トランジスターの前記ゲートノードと前記データ線とを電気的に接続し、前記走査線を駆動する走査線駆動回路および前記データ線を駆動するデータ線駆動回路が、前記画素回路とともに前記半導体基板に形成された構成としても良い。この構成において、前記画素回路が設けられた表示部と、前記走査線駆動回路および前記データ線駆動回路が設けられた周辺回路との間に、分離用ウェルが形成されても良い。このように分離用ウェルを形成することによって周辺回路の動作が表示部に与える影響を小さく抑えることができる。
なお、本発明は、電気光学装置のほか、電気光学装置の駆動方法や、当該電気光学装置を有する電子機器として概念することも可能である。電子機器は、典型的には、ヘッドマウント・ディスプレイや電子ビューファイダーなどの表示装置が挙げられる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る電気光学装置を示す斜視図である。
【図２】電気光学装置における各部の配置を示す平面図である。
【図３】電気光学装置の電気的な構成を示すブロック図である。
【図４】電気光学装置におけるウェル領域を示す図である。
【図５】電気光学装置における画素回路を示す図である。
【図６】電気光学装置の動作を示す図である。
【図７】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図８】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図９】応用・変形例に係る電気光学装置の動作を示す図である。
【図１０】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１１】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１２】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１３】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１４】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１５】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１６】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１７】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１８】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図１９】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図２０】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図２１】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図２２】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図２３】応用・変形例に係る電気光学装置の画素回路を示す図である。
【図２４】実施形態等に係る電気光学装置を用いたＨＭＤを示す斜視図である。
【図２５】ＨＭＤの光学構成を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明を実施するための形態について説明する。
図１は、本発明の実施形態に係る電気光学装置１を示す斜視図である。
この図に示される電気光学装置１は、例えばヘッドマウント・ディスプレイ（ＨＭＤ）に適用されて画像を表示するマイクロ・ディスプレイ１０を含む。マイクロ・ディスプレイ１０は、シリコン基板に代表される半導体基板に複数の画素回路や、当該画素回路を駆動する周辺回路などが形成された有機ＥＬ装置であって、画素回路にはＯＬＥＤが含まれる。なお、本発明では半導体基板としてシリコン基板を例示しているが、その他の公知の材料からなる半導体基板も本発明に適用可能である。
マイクロ・ディスプレイ１０は、表示部で開口する枠状のケース１２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板１４の一端が接続されている。ＦＰＣ基板１４の他端には、複数の端子１６が設けられ、図示省略された回路モジュールに接続される。なお、端子１６に接続される回路モジュールは、マイクロ・ディスプレイ１０の電源回路および制御回路を兼ねており、ＦＰＣ基板１４を介して各種の電位を給電するほか、データ信号や制御信号などを供給する。
【００１６】
図２は、マイクロ・ディスプレイ１０において各部の配置を示す平面図であり、図３は、マイクロ・ディスプレイ１０における電気的な構成を示すブロック図である。なお、図２においては、説明の便宜上、図１におけるケース１２を取り外した状態としている。
図２において、表示部１００は、平面視したときに例えば対角で１インチ以下であって、左右方向に横長の長方形の形状となっている。詳細について図３を参照して説明すると、表示部１００には、ｍ行の走査線１１２が図において左右方向に沿って設けられ、ｎ列のデータ線１１４が、上下方向に沿って、かつ、各走査線１１２と互いに電気的に絶縁を保つように設けられている。画素回路１１０は、ｍ行の走査線１１２とｎ列のデータ線１１４との各交差に対応して、マトリクス状に配列している。
【００１７】
ｍ、ｎは、いずれも自然数である。また、走査線１１２および画素回路１１０のマトリクスのうち、行を便宜的に区別するために、図３において上から順に１、２、３、…、（ｍ−１）、ｍ行と呼ぶ場合がある。同様にデータ線１１４および画素回路１１０のマトリクスの列を便宜的に区別するために、図３において左から順に１、２、３、…、（ｎ−１）、ｎ列と呼ぶ場合がある。
また、実際には、同一行の走査線１１２と互いに隣り合う３列のデータ線１１４との交差に対応した３つの画素回路１１０は、表示すべきカラー画像の１ドットを表現するものであり、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に相当する。換言すれば、本実施形態は、ＲＧＢの３つの画素回路１１０の発光素子による加法混色によって１ドットのカラーを表現する構成になっている。
【００１８】
表示部１００の周辺には、画素回路１１０を駆動するための周辺回路が設けられる。周辺回路は、走査線駆動回路１４０とデータ線駆動回路１５０とであり、このうち、走査線駆動回路１４０が、表示部１００に対して左右の両隣にそれぞれ設けられる。詳細には図３に示されるように、２つの走査線駆動回路１４０は、ｍ行の走査線１１２の各々を両側からそれぞれ駆動する構成となっている。
走査線駆動回路１４０の各々は、上記回路モジュールから同じ制御信号Ｃtryが供給されて、１、２、３、…、（ｍ−１）、ｍ行目の走査線１１２にそれぞれ同じ走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)を供給する。
なお、この供給の際に、走査信号の遅延が問題にならないのであれば、走査線駆動回路１４０を片側１個だけの構成でも良い。
【００１９】
図２に示されるように、データ線駆動回路１５０は、ＦＰＣ基板１４の接続箇所と表示部１００との間に設けられる。図３に示されるように、データ線駆動回路１５０には、上記回路モジュールから映像信号Ｖd、制御信号Ｃtrxが供給される。データ線駆動回路１５０は、制御信号Ｃtrxにしたがって、映像信号Ｖdを、１、２、３、…、（ｎ−１）、ｎ列目のデータ線１１４に、データ信号Ｖd(1)、Ｖd(2)、Ｖd(3)、…、Ｖd(n-1)、Ｖd(n)として供給する。
また、表示部１００には、電位Ｖ1〜Ｖ5が、上記回路モジュールからＦＰＣ基板１４を介して各画素回路１１０にわたって供給される。なお、この実施形態では、電位Ｖ1〜Ｖ5のうち、電位Ｖ1、Ｖ2、Ｖ4が供給される。
【００２０】
画素回路１１０、走査線駆動回路１４０およびデータ線駆動回路１５０については、共通のシリコン基板に形成される。このうち、走査線駆動回路１４０が出力する走査信号Ｇwr(1)〜Ｇwr(m)は、ＨまたはＬレベルで規定される論理信号である。このため、走査線駆動回路１４０は、制御信号Ｃtryにしたがって動作するＣＭＯＳ論理回路の集合体となっている。また、データ線駆動回路１５０が出力するデータ信号Ｖd(1)〜Ｖd(n)はアナログ信号であるが、データ線駆動回路１５０は、上記回路モジュールから供給されるデータ信号Ｖdを、制御信号Ｃtrxにしたがって１〜ｎ列のデータ線１１４に順番に供給する構成となる。このため、データ線駆動回路１５０についてもＣＭＯＳ論理回路を有する。一方、画素回路１１０は、後述するように複数のトランジスターを有しており、本実施形態にあってはＰチャネル型とＮチャネル型とが混在している。
このため、シリコン基板で形成されるマイクロ・ディスプレイ１０には、次のようにウェル領域が形成されている。
【００２１】
図４は、マイクロ・ディスプレイ１０におけるウェル領域の概略配置を示す図である。
シリコン基板として例えばＰ型が用いられる場合、次のようにＮ型のウェル領域（以下「Ｎウェル」と略称する）が形成される。
すなわち第１に、表示部１００が形成される予定の領域において、横方向に延在する帯状の開口部分を複数伴うようにＮウェルが形成される。第２に、走査線駆動回路１４０の予定領域において、表示部１００と同様な開口部分をほぼ同ピッチで複数伴うＮウェルが形成される。第３に、データ線駆動回路１５０の予定領域のうち、図４において上側、すなわち、表示部１００に対向する側にＮウェルが形成される。
【００２２】
このため、結果的には図に示されるように、表示部１００の領域と走査線駆動回路１４０の領域における開口部分には、それぞれＰ型のウェル領域（以下「Ｐウェル」と略称する）が残る。このため、表示部１００の領域と走査線駆動回路１４０の領域との縁辺部分では、Ｎウェルが枠状に配置する一方、縁辺部分の内側でＰウェルとＮウェルとが交互に配置する。また、表示部１００を囲む枠状のＮウェルは、周辺回路において表示部１００と対向するＮウェルとは、Ｐウェルによって分離した形となる。
ここで、表示部１００におけるＮウェルの幅Ｗn1と、走査線駆動回路１４０におけるＮウェルの幅Ｗn2とが互いに等しくなるように形成されている。同様に、表示部１００におけるＰウェルの幅Ｗp1と、走査線駆動回路１４０におけるＰウェルの幅Ｗp2とが互いに等しくなるように形成されても良い。
【００２３】
なお、図４においては、表示部１００および走査線駆動回路１４０の各領域においてＰウェルが７行配置しているが、本実施形態では、互いに隣接するＰウェルとＮウェルとが１行分に相当するので、実際には、画素回路１１０の行数であるｍ行配置することになる。
また、図において空白部分は、シリコン基板にＰ型を用いた場合にＰウェルになるが、本発明に関係しないので、空白として示している。
【００２４】
図５は、画素回路１１０の回路図である。この図においては、ｉ行目及び当該ｉ行目に対し下側で隣り合う（ｉ＋１）行目の走査線１１２と、ｊ列目及び当該ｊ列目に対し右側で隣り合う（ｊ＋１）列目のデータ線１１４との交差に対応する２×２の計４画素分の画素回路１１０が示されている。ここで、ｉ、（ｉ＋１）は、画素回路１１０が配列する行を一般的に示す場合の記号であって、１以上ｍ以下の整数である。同様に、ｊ、（ｊ＋１）は、画素回路１１０が配列する列を一般的に示す場合の記号であって、１以上ｎ以下の整数である。
【００２５】
図５に示されるように、各画素回路１１０は、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）のトランジスター１２２と、ＰチャネルＭＯＳのトランジスター１２４、１２６と、容量素子１２８と、発光素子であるＯＬＥＤ１３０とを含む。各画素回路１１０については電気的にみれば互いに同一構成なので、ｉ行ｊ列に位置するもので代表して説明する。
【００２６】
ｉ行ｊ列の画素回路１１０のトランジスター１２２は、スイッチングトランジスターとして機能するものであり、構造については特に図示しないが、シリコン基板のＰウェルに絶縁膜を介してゲートノードが形成されている。さらに、当該ゲートノードをマスクとしてイオンが打ち込まれて２つのＮ型拡散層が形成されるとともに、それぞれの拡散層が引き出されてソースノード、ドレインノードとなっている。このような構造のトランジスター１２２において、ゲートノードはｉ行目の走査線１１２に接続される一方、そのドレインまたはソースノードの一方はｊ列目のデータ線１１４に接続され、そのドレインまたはソースノードの他方は容量素子１２８の一端と、トランジスター１２４、１２６の共通ゲートノードとにそれぞれ接続されている。また、トランジスター１２２のＰウェルには電位Ｖ4が給電線１１９を介して供給されている。このため、トランジスター１２２の基板電位（第１基板電位）は電位Ｖ4となっている。
【００２７】
トランジスター１２４、１２６の各々にあっては、上記シリコン基板の共通Ｎウェル領域に絶縁膜を介して共通ゲートノードが形成されている。さらにトランジスター１２４、１２６に相当する領域の各々には、共通ゲートノードをマスクとしてイオンが打ち込まれて２つのＰ型拡散層が形成されるとともに、それぞれの拡散層が引き出されてソースノード、ドレインノードとなっている。
このような構造のうち、トランジスター１２４のソースノードは、容量素子１２８の他端とともに、電源高位側の電位Ｖ1を給電する給電線１１６に接続され、そのドレインノードは、トランジスター１２６のソースノードに接続されている。トランジスター１２６のドレインノードは、ＯＬＥＤ１３０のアノードに接続されている。また、トランジスター１２４、１２６の共通Ｎウェル領域には電位Ｖ1が給電されている。このため、トランジスター１２４、１２６の基板電位（第２基板電位）は電位Ｖ1となっている。
【００２８】
このように直列に接続されたトランジスター１２４、１２６は、１つの駆動トランジスターとして機能する。詳細には、この駆動トランジスターは、トランジスター１２４、１２６の共通ゲートノードをゲートとし、トランジスター１２４のソースノードをソースとし、トランジスター１２６のドレインノードをドレインとして、容量素子１２８による保持電圧、すなわちゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に流すことになる。
【００２９】
ＯＬＥＤ１３０のアノードは、画素回路１１０毎に個別に設けられる画素電極（第１電極）である。一方、ＯＬＥＤ１３０のカソードは、画素回路１１０のすべてにわたった共通電極１１７（第２電極）であり、電源の低位側の電位Ｖ2が給電されている。ＯＬＥＤ１３０は、シリコン基板において、互いに対向するアノードと透明性を有するカソードとで有機ＥＬ材料からなる発光層を挟持した素子であり、アノードからカソードに向かって流れる電流に応じた輝度にて発光する。
【００３０】
なお、図５において、Ｇwr(i)、Ｇwr(i+1)は、それぞれｉ、（ｉ＋１）行目の走査線１１２に供給される走査信号を示し、また、Ｖd(j)、Ｖd(j+1)は、それぞれｊ、（ｊ＋１）列目のデータ線１１４に供給されるデータ信号を示している。
また、便宜的に、ｉ行ｊ列の画素回路１１０においてトランジスター１２４、１２６の共通ゲートノードをｇ(i,j)と表記している。
一方、容量素子１２８については、トランジスター１２４、１２６のゲートノードに寄生する容量を用いることができる場合がある。
【００３１】
図６は、マイクロ・ディスプレイ１０の表示動作を示す図であり、走査信号およびデータ信号の波形の一例を示している。
この図に示されるように、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)は、走査線駆動回路１４０によって各フレームにわたって水平走査期間（Ｈ）毎に順次選択されて排他的にＨレベルとなる。なお、本説明において、フレームとは、１カット（コマ）分の画像をマイクロ・ディスプレイ１０に表示させるのに要する期間をいい、垂直走査周波数が６０Ｈｚであれば、その１周期分の１６．６７ミリ秒の期間をいう。また、走査線駆動回路１４０は、電源の高位側を電位Ｖddとし、低位側を電位Ｖssとしている。このため、走査信号Ｇwr(1)〜Ｇwr(m)においてＨレベルは電位Ｖddに相当し、Ｌレベルは電位Ｖssに相当する。
【００３２】
さて、ｉ行目の走査線１１２が選択されて走査信号Ｇwr(i)がＬからＨレベルになったとき、ｊ列目のデータ線１１４には、ｉ行ｊ列の輝度の目標値に応じた電位、換言すれば、ＯＬＥＤ１３０に流すべき駆動電流に応じた電位のデータ信号Ｖd(j)がデータ線駆動回路１５０によって供給される。
【００３３】
ｉ行ｊ列の画素回路１１０において走査信号Ｇwr(i)がＨレベルになると、トランジスター１２２がオンするので、ゲートノードｇ(i,j)がｊ列目のデータ線１１４に電気的に接続された状態になる。このため、ゲートノードｇ(i,j)の電位は、図６において上矢印で示されるように、データ信号Ｖd(j)の電位になる。このとき、トランジスター１２４、１２６は、ゲートノードｇ(i,j)とソースノードとの電位の差、ゲート・ソース間の電圧に応じた電流をＯＬＥＤ１３０に流す。また、容量素子１２８は、トランジスター１２４、１２６におけるゲート・ソース間の電圧を保持する。
【００３４】
ｉ行目の走査線１１２の選択が終了して走査信号Ｇwr(i)がＬレベルになったとき、トランジスター１２２がオンからオフに切り替わる。トランジスター１２２がオフに切り替わっても、当該トランジスター１２２がオンしていたときのトランジスター１２４、１２６のゲートノードの電位は、容量素子１２８によって保持されている。このため、トランジスター１２２がオフしても、トランジスター１２４、１２６は、容量素子１２８による保持電圧に応じた電流を、次回ｉ行目の走査線１１２が再び選択されるまで、ＯＬＥＤ１３０に流し続ける。このため、ｉ行ｊ列の画素回路１１０において、ＯＬＥＤ１３０は、ｉ行目が選択されたときのデータ信号Ｖd(j)の電位に応じた輝度で、１フレームに相当する期間にわたって発光し続けることになる。
ここでは、トランジスター１２４、１２６がＰチャネルであるので、データ信号Ｖd(j)の電位が低位になるにつれて、ＯＬＥＤ１３０に流れる電流が多くなる（輝度が明るくなる）。
【００３５】
なお、ｉ行目においては、ｊ列目以外の画素回路１１０においても、対応するデータ線１１４に供給されたデータ信号の電位に応じた輝度で発光する。また、ここではｉ行目の走査線１１２に対応する画素回路１１０で説明しているが、走査線１１２は、１、２、３、…、（ｍ−１）、ｍ行目という順番で選択される結果、画素回路１１０の各々は、それぞれ目標値に応じた輝度で発光することになる。このような動作は、フレーム毎に繰り返される。
また、図６においては、論理信号である走査信号の電位スケールよりも、データ信号Ｖd(j)、ゲートノードｇ(i,j)の電位スケールを便宜的に拡大している。
【００３６】
ところで、画素回路１１０において、スイッチングトランジスターとして機能するトランジスター１２２と、駆動トランジスターとして機能するトランジスター１２４、１２６とに求められる役割は次のように相違する。詳細には、トランジスター１２２に対しては、オフ抵抗が高く、つまりオフリークが小さく、トランジスター１２４、１２６のゲート電位の変動量を少なくすることが求められるのに対し、トランジスター１２４、１２６では、ＯＬＥＤ１３０に流すべき電流を安定的に供給することが求められる。
【００３７】
ＭＯＳトランジスターの基板電位は、通常ソース電位に一致するように構成される。
ただし、本実施形態においては、Ｎチャネルのトランジスター１２２のオフリークを小さくするために、トランジスター１２２の基板電位Ｖ4を、トランジスター１２２のソース電位が取り得る最小値の電位と同値か、やや低く設定している。ここでは、トランジスター１２２の基板電位Ｖ4を、電源の低位側の電位Ｖ2と同値、又は電位Ｖ2よりやや低く設定している。このため、電位Ｖ4を給電する給電線１１９が、電位Ｖ2に保たれた共通電極１１７とは別に設けられているのである。なお、基板電位を低くすると、閾値電圧が高くなってしまうが、本件では、トランジスター１２２に求められる役割を考慮して、オフリークを小さくすることを優先させている。また、Ｎチャネルのトランジスターにおいて基板電位をソース電位よりも高くすると、ＰウェルからＮ拡散層に向かって順方向にバイアスされるので、電流が流れて動作不良となる。
【００３８】
一方、Ｐチャネルのトランジスター１２４、１２６の基板電位を、ソースノードよりも高くすると、閾値電圧が高くなってしまうことの影響が無視できなくなり、逆に、ソースノードよりも低くすると、動作不良となってしまう。このため、Ｐチャネルのトランジスター１２４、１２６の基板電位についてはソースノードの電位Ｖ1に一致させている。
【００３９】
したがって、本実施形態においては、トランジスター１２２の基板電位、および、トランジスター１２４、１２６の基板電位は、それぞれに求められる役割に応じて適切に設定されるので、トランジスター１２２においてはリークを小さくすることができるとともに、トランジスター１２４、１２６によってＯＬＥＤ１３０に流すべき電流を安定的に供給することができる。
【００４０】
ところで、ＯＬＥＤ１３０をある程度の輝度で発光させるためには、電位Ｖ1、Ｖ2の差である電源電圧を高くする必要がある。一方、ＯＬＥＤ１３０に流す電流が少なくなるにつれて、ＯＬＥＤ１３０のアノードとカソード（電位Ｖ2）との間の電圧が徐々に低くなるので、その分、駆動トランジスターのソース・ドレイン間に印加される電圧が徐々に高くなる。最終的にはＯＬＥＤ１３０の輝度をゼロとする状態において、駆動トランジスターのソース・ドレイン間に印加される電圧が最大となる。
ここで、シリコン基板に形成されるトランジスターのソース・ドレイン間に印加可能な電圧（耐圧）を高めるには、トランジスターのサイズを大きくして電界密度を緩和する必要がある。しかしながら、表示部１００の小サイズ化や、表示の高精細化が要求される場合、必然的に形成されるトランジスターのサイズも小さくなるので、耐圧が低下する。このため、駆動トランジスターが１つである構成において、ＯＬＥＤ１３０を低輝度で発光させるときに、低下した耐圧を超えてしまって破壊に至る可能性があった。
すなわち、電源電圧を高くしてＯＬＥＤ１３０を高い輝度で発光させることと、表示サイズの小型化・表示の高精細化とは、従来ではトレードオフの関係にあった、といえる。
【００４１】
これに対して、本実施形態では、駆動トランジスターを２つのトランジスター１２４、１２６によって直列に接続した構成としている。この構成において、ＯＬＥＤ１３０に電流を流さないとき、トランジスター１２４、１２６がオフすることになるから、トランジスター１２４のドレインノードとトランジスター１２６のソースノードとは、フローティング（浮遊）状態になる。このため、トランジスター１２４、１２６のソース・ドレイン間に電圧が印加されない。また、ＯＬＥＤ１３０に流れる電流が少ないとき、トランジスター１２４のソースノードとトランジスター１２６のドレインノードとの間には、比較的高い電圧が印加されることになるが、トランジスター１２４、１２６の単体でみれば、分圧されるので、高い電圧が印加されることがない。
したがって、トランジスター１２４、１２６の耐圧を高める必要がない。
よって、本実施形態では、ＯＬＥＤ１３０を高い輝度で発光させることと、表示サイズの小型化・表示の高精細化とを両立させることが可能になる。
なお、ＯＬＥＤ１３０を高い輝度で発光させること、または、表示サイズの小型化・表示の高精細化のいずれかだけが要求される場合には、駆動トランジスターを１つのトランジスターで構成しても良いことになる。
【００４２】
また、実施形態では、表示部１００を囲む枠状のＮウェルは、周辺回路において表示部１００と対向するＮウェルとは、境界部分に位置するＰウェルによって分離している。このため、表示部１００におけるＮウェルと、当該Ｎウェルに囲まれるＰウェルとは、周辺回路である走査線駆動回路１４０およびデータ線駆動回路１５０の動作による干渉を受けにくい。すなわち、周辺回路は、クロックなどによって絶えず論理動作が進行しているので、ノイズの発生源であるが、境界部分に設けられたＰウェルによって、当該ノイズの影響が表示部１００に伝播しにくい構造となっている。
実施形態では、Ｎウェルの幅Ｗn1と幅Ｗn2とが互いに等しく、また、Ｐウェルの幅Ｗp1と幅Ｗp2とが互いに等しくなるように形成されているので、ウェル形成時のプロセスを簡易にすることができる。
【００４３】
＜応用・変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の応用・変形が可能である。また、次に述べる応用・変形の態様は、任意に選択された一または複数を適宜に組み合わせることもできる。
【００４４】
＜ウェル領域の配置＞
実施形態では、表示部１００のＰウェルおよびＮウェルを、特に図５に示されるように、行方向に沿って１行毎に形成したが、これに限られない。例えば列方向に沿って形成しても良い。
また１行毎ではなく、例えば図７に示されるように、互いに隣り合う奇数行と偶数行とで各ウェルを交互に共用するように形成しても良い。このように各ウェルを交互に共用すると、給電線１１６は、例えば互いに隣り合うｉ行と（ｉ＋１）行とで共用することができるほか、給電線１１９についても、（ｉ＋１）行と図示省略した（ｉ＋２）行とで共用することができる。このため、狭ピッチ化を図ることが容易になる。
【００４５】
＜トランジスターのチャネル型＞
実施形態では、スイッチングトランジスターとしてのトランジスター１２２をＮチャネルとし、駆動トランジスターとしてのトランジスター１２４、１２６をＰチャネルとしたが、本発明はこれに限られない。そこで以下では、スイッチングトランジスターと駆動トランジスターとのチャネルなどについての種々のバリエーションを説明する。
【００４６】
図８は、トランジスター１２２をＰチャネルにするとともに、駆動トランジスターとして１個のトランジスター１２５をＮチャネルにして、さらに、容量素子１２８の他端に電位Ｖ5を給電する構成としたものである。
駆動トランジスターをＮチャネル型とした場合、データ信号Ｖd(j)の電位が高位になるにつれて、ＯＬＥＤ１３０に流れる電流が多くなる（輝度が明るくなる）。このため、図８に示した構成において、Ｐチャネルのトランジスター１２２のオフリークを小さくするために、トランジスター１２２の基板電位Ｖ4を、トランジスター１２２のソース電位が取り得る最大値の電位よりもやや高い値に設定することが好ましい。ここでは、トランジスター１２２の基板電位Ｖ4を、電源高位側の電位Ｖ1よりもやや高い値に設定しても良い。
また、Ｎチャネルのトランジスター１２５の基板電位Ｖ3については、動作不良を抑える点の双方を考慮して、ソースノードの最低値である（Ｖ2＋Ｖoled_th)、すなわち、ＯＬＥＤ１３０の陰極電位Ｖ2に当該ＯＬＥＤ１３０の発光閾値電圧Ｖoled_thを加えた電位（Ｖ2＋Ｖoled_th)以下となるように設定することが好ましい。
なお、トランジスター１２２をＰチャネルとした場合、Ｌレベルでオンするので、走査信号Ｇwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(m-1)、Ｇwr(m)については、図９に示されるように、水平走査期間（Ｈ）毎に順次選択されて排他的にＬレベルとなる。
【００４７】
図１０は、図８におけるＮチャネルのトランジスター１２５を同チャネルのトランジスター１２４、１２６で直列化したものである。基板電位Ｖ3、Ｖ4については、図８の構成と同様である。
【００４８】
図１１は、図８における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ5の給電を省略したものである。基板電位Ｖ3、Ｖ4については、図８の構成と同様である。
【００４９】
図１２は、図８におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位として、電位Ｖ3の給電を省略したものである。
【００５０】
図１３は、図１１におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位としたもの、または、図１２における容量素子１２８の他端をトランジスター１２５のソースノードに接続したもの、である。換言すれば、図１３の構成は、図８の構成と比較して、電位Ｖ3、Ｖ5の給電を省略したものである。
【００５１】
図１４は、トランジスター１２２、１２５をともにＰチャネルにしたものである。トランジスター１２２、１２５をＰチャネルにする構成では、シリコン基板の表示部１００にＮウェルだけを形成すれば良い。
トランジスター１２２をＰチャネルとするとき、当該トランジスター１２２の基板電位Ｖ4を、当該トランジスター１２２のソース電位が取り得る最大値の電位よりもやや高い値に設定することが好ましい点は、上述した通りである。ここで、一般的に画素回路１１０に含まれる各トランジスターは、同一の電圧範囲内で動作している。そのため、トランジスター１２２とトランジスター１２５とは同一の基板電位に設定できるので、トランジスター１２２の基板電位Ｖ4とトランジスター１２５の基板電位Ｖ3は同電位にできる。本実施形態では、トランジスター１２２はトランジスター１２５よりもオフリークを小さくする必要性から、基板電位Ｖ4は基板電位Ｖ3よりも高い値に設定される。また、トランジスター１２５をＰチャネルとするとき、当該トランジスター１２５の基板電位Ｖ3を、ソースノードの電位Ｖ1以上に設定しても良い。
また、トランジスター１２２の基板電位Ｖ4と、トランジスター１２５の基板電位Ｖ3とを共通としても良い。
【００５２】
図１５は、図１４におけるＰチャネルのトランジスター１２５を同チャネルのトランジスター１２４、１２６で直列化したものである。基板電位Ｖ3、Ｖ4については、図１４の構成と同様である。
【００５３】
図１６は、図１４における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ5の給電を省略したものである。基板電位Ｖ3、Ｖ4については、図１４の構成と同様である。
【００５４】
図１７は、図１４におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位に接続された給電線１１６の電位Ｖ1として、電位Ｖ3の給電を省略したものである。
【００５５】
図１８は、図１７における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ3に加えて電位Ｖ5の給電を省略したものである。
【００５６】
図１９は、トランジスター１２２、１２５をともにＮチャネルにしたものである。トランジスター１２２、１２５をＮチャネルにする構成において、例えばシリコン基板がＰ型である場合、当該シリコン板をそのままＰウェルとして用いることができる。Ｎチャネルのトランジスター１２２の基板電位Ｖ4については、上述したようにトランジスター１２２のソース電位と同値かやや低い値が好ましい。ここで、一般的に画素回路１１０に含まれる各トランジスターは、同一の電圧範囲内で動作している。そのため、トランジスター１２２とトランジスター１２５とは同一の基板電位に設定できるので、トランジスター１２２の基板電位Ｖ4とトランジスター１２５の基板電位Ｖ3は同電位にできる。本実施形態では、トランジスター１２２はトランジスター１２５よりもオフリークを小さくする必要性から、基板電位Ｖ4は基板電位Ｖ3よりも低い値に設定される。また、Ｎチャネルのトランジスター１２５の基板電位Ｖ3については、上述したように（Ｖ2＋Ｖoled_th)以下に設定しても良い。
また、トランジスター１２２の基板電位Ｖ4と、トランジスター１２５の基板電位Ｖ3とを共通としても良い。
【００５７】
図２０は、図１９におけるＮチャネルのトランジスター１２５を同チャネルのトランジスター１２４、１２６で直列化したものである。基板電位Ｖ3、Ｖ4については、図１９の構成と同様である。
【００５８】
図２１は、図１９における容量素子１２８の他端をトランジスター１２５のソースノードに接続して、電位Ｖ5の給電を省略したものである。基板電位Ｖ3、Ｖ4については、図１９の構成と同様である。
【００５９】
図２２は、図１９におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位として、電位Ｖ3の給電を省略したものである。
【００６０】
図２３は、図２１におけるトランジスター１２５の基板電位を当該トランジスター１２５のソース電位としたもの、または、図２２における容量素子１２８の他端をトランジスター１２５のソースノードに接続したもの、である。換言すれば、図２３の構成は、図１９の構成と比較して、電位Ｖ3、Ｖ5の給電を省略したものである。
【００６１】
＜その他＞
実施形態にあっては、トランジスター１２４、１２６の基板電位を、給電線１１６によって給電する構成としたが、別途設けた給電線によって給電する構成としても良い。
また、発光素子は、ＯＬＥＤ以外の素子であっても良い。例えば、無機発光ダイオードやＬＥＤ（Light Emitting Diode）であっても良い。また、駆動トランジスターを直列接続する場合には、３個以上であっても良い。
【００６２】
＜電子機器＞
次に、実施形態に係るマイクロ・ディスプレイ１０を適用したヘッドマウント・ディスプレイについて説明する。
【００６３】
図２４は、ヘッドマウント・ディスプレイの外観を示す図であり、図２５は、その光学的な構成を示す図である。
まず、図２４に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１や、ブリッジ３２、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウント・ディスプレイ３００は、図２５に示されるように、ブリッジ３２近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用のマイクロ・ディスプレイ１０Ｌと右眼用のマイクロ・ディスプレイ１０Ｒとが設けられる。
マイクロ・ディスプレイ１０Ｌの画像表示面は、図２５において左側となるように配置している。これによってマイクロ・ディスプレイ１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、マイクロ・ディスプレイ１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
マイクロ・ディスプレイ１０Ｒの画像表示面は、マイクロ・ディスプレイ１０Ｌとは反対の右側となるように配置している。これによってマイクロ・ディスプレイ１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、マイクロ・ディスプレイ１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
【００６４】
この構成において、ヘッドマウント・ディスプレイ３００の装着者は、マイクロ・ディスプレイ１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で見ることができる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼映像のうち、左眼用映像をマイクロ・ディスプレイ１０Ｌに表示させ、右眼用映像をマイクロ・ディスプレイ１０Ｒに表示させると、装着者に対し、表示された映像があたかも奥行きや立体感を持つかのように知覚させることができる（３Ｄ表示）。
【００６５】
なお、マイクロ・ディスプレイ１０については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラや、レンズ交換式のデジタルカメラなどにおける電子式ビューファインダーとしても適用可能である。
【符号の説明】
【００６６】
１…電気光学装置、１０…マイクロ・ディスプレイ、１００…表示部、１１０…画素回路、１１２…走査線、１１４…データ線、１１６、１１９…給電線、１１７…共通電極、１２２、１２４、１２５、１２６…トランジスター、１２８…容量素子、１３０…ＯＬＥＤ、１４０…走査線駆動回路、１５０…データ線駆動回路、３００…ヘッドマウント・ディスプレイ。
【特許請求の範囲】
【請求項１】
半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、
第１電極及び第２電極を有する発光素子と、
前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御する駆動トランジスターと、
前記駆動トランジスターの前記ゲートノードと前記データ線との間に電気的に接続されるスイッチングトランジスターと、
を有し、
前記スイッチングトランジスターには、第１基板電位が供給され、
前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給される
ことを特徴とする電気光学装置。
【請求項２】
前記スイッチングトランジスターは、Ｎチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも低い
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記スイッチングトランジスターは、Ｎチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位が取り得る最小値よりも低い
ことを特徴とする請求項１又は請求項２に記載の電気光学装置。
【請求項４】
前記スイッチングトランジスターは、Ｐチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも高い
ことを特徴とする請求項１に記載の電気光学装置。
【請求項５】
前記スイッチングトランジスターは、Ｐチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位が取り得る最大値よりも高い
ことを特徴とする請求項１又は請求項４に記載の電気光学装置。
【請求項６】
半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、
第１電極及び第２電極を有する発光素子と、
前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＮチャネル型駆動トランジスターと、
前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＮチャネル型スイッチングトランジスターと、
を有し、
前記スイッチングトランジスターには、第１基板電位が供給され、
前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、
前記第１基板電位は、前記第２基板電位よりも低い電位である
ことを特徴とする電気光学装置。
【請求項７】
半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、
第１電極及び第２電極を有する発光素子と、
前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＰチャネル型駆動トランジスターと、
前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＰチャネル型スイッチングトランジスターと、
を有し、
前記スイッチングトランジスターには、第１基板電位が供給され、
前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、
前記第１基板電位は、前記第２基板電位よりも高い電位である
ことを特徴とする電気光学装置。
【請求項８】
前記発光素子及び前記駆動トランジスターは、第１電位と第２電位との間に直列に接続され、
前記第２基板電位は、前記駆動トランジスターのソースノードと共通の電位である
ことを特徴とする請求項６または７に記載の電気光学装置。
【請求項９】
第１電位を給電する給電線をさらに備え、
前記駆動トランジスターのソースノード及びドレインノードのいずれか一方は、前記発光素子の第１電極に接続され、
前記駆動トランジスターのソースノード及びドレインノードのいずれか他方は、前記給電線に接続され、
前記駆動トランジスターには、前記第１電位と共通する第３基板電位が供給される
ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の電気光学装置。
【請求項１０】
前記駆動トランジスターは、ゲートが共通接続された２以上のトランジスターを直列接続したものであり、
当該２以上のトランジスターには、ともに、前記第２基板電位が供給される
ことを特徴とする請求項１乃至請求項９のいずれか１項に記載の電気光学装置。
【請求項１１】
前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記データ線に接続され、
前記スイッチングトランジスターのゲートノードは、前記走査線に接続される
ことを特徴とする請求項１乃至請求項１０のいずれか１項に記載の電気光学装置。
【請求項１２】
前記画素回路は、容量素子をさらに備え、
前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記容量素子の一端及び前記駆動トランジスターのゲートノードに接続される
ことを特徴とする請求項１乃至請求項１１のいずれか１項に記載の電気光学装置。
【請求項１３】
前記発光素子を流れる前記電流は、前記容量素子により保持された電圧に応じた電流である
ことを特徴とする請求項１２に記載の電気光学装置。
【請求項１４】
前記発光素子を流れる前記電流は、前記駆動トランジスターのゲートとソース間の電圧に応じた電流である
ことを特徴とする請求項１乃至請求項１３のいずれか１項に記載の電気光学装置。
【請求項１５】
前記スイッチングトランジスターは、前記走査線が選択されたときに前記駆動トランジスターの前記ゲートノードと前記データ線とを電気的に接続し、
前記走査線を駆動する走査線駆動回路および前記データ線を駆動するデータ線駆動回路が、前記画素回路とともに前記半導体基板に形成された
ことを特徴とする請求項１乃至請求項１４のいずれか１項に記載の電気光学装置。
【請求項１６】
前記画素回路が設けられた表示部と、前記走査線駆動回路および前記データ線駆動回路が設けられた周辺回路との間に、分離用ウェルが形成された
ことを特徴とする請求項１５に記載の電気光学装置。
【請求項１７】
半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子の前記第１電極に接続されるとともに、前記発光素子を流れる電流を制御する駆動トランジスターと、前記駆動トランジスターのゲートノードと前記データ線との間に接続されるスイッチングトランジスターと、を有する電気光学装置の駆動方法であって、
前記スイッチングトランジスターの基板電位として、第１基板電位を供給し、
前記駆動トランジスターの基板電位として、前記第１基板電位とは異なる第２基板電位が供給する
ことを特徴とする電気光学装置の駆動方法。
【請求項１８】
請求項１乃至請求項１６のいずれか１項に記載の電気光学装置を備える
ことを特徴とする電子機器。
【請求項１】
半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、
第１電極及び第２電極を有する発光素子と、
前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御する駆動トランジスターと、
前記駆動トランジスターの前記ゲートノードと前記データ線との間に電気的に接続されるスイッチングトランジスターと、
を有し、
前記スイッチングトランジスターには、第１基板電位が供給され、
前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給される
ことを特徴とする電気光学装置。
【請求項２】
前記スイッチングトランジスターは、Ｎチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも低い
ことを特徴とする請求項１に記載の電気光学装置。
【請求項３】
前記スイッチングトランジスターは、Ｎチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位が取り得る最小値よりも低い
ことを特徴とする請求項１又は請求項２に記載の電気光学装置。
【請求項４】
前記スイッチングトランジスターは、Ｐチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位よりも高い
ことを特徴とする請求項１に記載の電気光学装置。
【請求項５】
前記スイッチングトランジスターは、Ｐチャネル型トランジスターであり、
前記第１基板電位は、当該スイッチングトランジスターのソース電位が取り得る最大値よりも高い
ことを特徴とする請求項１又は請求項４に記載の電気光学装置。
【請求項６】
半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、
第１電極及び第２電極を有する発光素子と、
前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＮチャネル型駆動トランジスターと、
前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＮチャネル型スイッチングトランジスターと、
を有し、
前記スイッチングトランジスターには、第１基板電位が供給され、
前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、
前記第１基板電位は、前記第２基板電位よりも低い電位である
ことを特徴とする電気光学装置。
【請求項７】
半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、
前記画素回路は、
第１電極及び第２電極を有する発光素子と、
前記発光素子に電流を供給する期間に前記発光素子の前記第１電極に電気的に接続されるとともに、ゲートノードの電位に応じて前記電流を制御するＰチャネル型駆動トランジスターと、
前記駆動トランジスターのゲートノードと前記データ線との間に電気的に接続されるＰチャネル型スイッチングトランジスターと、
を有し、
前記スイッチングトランジスターには、第１基板電位が供給され、
前記駆動トランジスターには、前記第１基板電位とは異なる第２基板電位が供給され、
前記第１基板電位は、前記第２基板電位よりも高い電位である
ことを特徴とする電気光学装置。
【請求項８】
前記発光素子及び前記駆動トランジスターは、第１電位と第２電位との間に直列に接続され、
前記第２基板電位は、前記駆動トランジスターのソースノードと共通の電位である
ことを特徴とする請求項６または７に記載の電気光学装置。
【請求項９】
第１電位を給電する給電線をさらに備え、
前記駆動トランジスターのソースノード及びドレインノードのいずれか一方は、前記発光素子の第１電極に接続され、
前記駆動トランジスターのソースノード及びドレインノードのいずれか他方は、前記給電線に接続され、
前記駆動トランジスターには、前記第１電位と共通する第３基板電位が供給される
ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の電気光学装置。
【請求項１０】
前記駆動トランジスターは、ゲートが共通接続された２以上のトランジスターを直列接続したものであり、
当該２以上のトランジスターには、ともに、前記第２基板電位が供給される
ことを特徴とする請求項１乃至請求項９のいずれか１項に記載の電気光学装置。
【請求項１１】
前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記データ線に接続され、
前記スイッチングトランジスターのゲートノードは、前記走査線に接続される
ことを特徴とする請求項１乃至請求項１０のいずれか１項に記載の電気光学装置。
【請求項１２】
前記画素回路は、容量素子をさらに備え、
前記スイッチングトランジスターのソースノード及びドレインノードのいずれか一方は、前記容量素子の一端及び前記駆動トランジスターのゲートノードに接続される
ことを特徴とする請求項１乃至請求項１１のいずれか１項に記載の電気光学装置。
【請求項１３】
前記発光素子を流れる前記電流は、前記容量素子により保持された電圧に応じた電流である
ことを特徴とする請求項１２に記載の電気光学装置。
【請求項１４】
前記発光素子を流れる前記電流は、前記駆動トランジスターのゲートとソース間の電圧に応じた電流である
ことを特徴とする請求項１乃至請求項１３のいずれか１項に記載の電気光学装置。
【請求項１５】
前記スイッチングトランジスターは、前記走査線が選択されたときに前記駆動トランジスターの前記ゲートノードと前記データ線とを電気的に接続し、
前記走査線を駆動する走査線駆動回路および前記データ線を駆動するデータ線駆動回路が、前記画素回路とともに前記半導体基板に形成された
ことを特徴とする請求項１乃至請求項１４のいずれか１項に記載の電気光学装置。
【請求項１６】
前記画素回路が設けられた表示部と、前記走査線駆動回路および前記データ線駆動回路が設けられた周辺回路との間に、分離用ウェルが形成された
ことを特徴とする請求項１５に記載の電気光学装置。
【請求項１７】
半導体基板に、走査線、データ線、及び画素回路が形成された電気光学装置であって、前記画素回路は、第１電極及び第２電極を有する発光素子と、前記発光素子の前記第１電極に接続されるとともに、前記発光素子を流れる電流を制御する駆動トランジスターと、前記駆動トランジスターのゲートノードと前記データ線との間に接続されるスイッチングトランジスターと、を有する電気光学装置の駆動方法であって、
前記スイッチングトランジスターの基板電位として、第１基板電位を供給し、
前記駆動トランジスターの基板電位として、前記第１基板電位とは異なる第２基板電位が供給する
ことを特徴とする電気光学装置の駆動方法。
【請求項１８】
請求項１乃至請求項１６のいずれか１項に記載の電気光学装置を備える
ことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１３−５０６９７（Ｐ２０１３−５０６９７Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１２−１０４８４７（Ｐ２０１２−１０４８４７）
【出願日】平成２４年５月１日（２０１２．５．１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２４年５月１日（２０１２．５．１）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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