電気光学装置及び電子機器
【課題】例えば電気泳動表示装置等の電気光学装置において、長期信頼性を確保し高品位な表示を行う。
【解決手段】ダブルゲート型トランジスター(24、25a1、25b1、25a2或いは25b2)を含むデータ保持回路(28)と、該データ保持回路(28)を駆動するために、データ書込み時に第1の電源電圧(例えば5V)を供給すると共に、電気光学素子(23)の駆動時に電気光学素子(23)の駆動電圧に応じた第2の電源電圧(例えば15V)を供給する電位制御部(210)とを備え、電位制御部(210)は、第1の電源電圧(例えば5V)と第2の電源電圧(例えば15V)との間の中間電圧(例えば7.5V)をダブルゲート型トランジスター(24、25a1、25b1、25a2或いは25b2)のソース側及びドレイン側の一方のゲートに印加する。
【解決手段】ダブルゲート型トランジスター(24、25a1、25b1、25a2或いは25b2)を含むデータ保持回路(28)と、該データ保持回路(28)を駆動するために、データ書込み時に第1の電源電圧(例えば5V)を供給すると共に、電気光学素子(23)の駆動時に電気光学素子(23)の駆動電圧に応じた第2の電源電圧(例えば15V)を供給する電位制御部(210)とを備え、電位制御部(210)は、第1の電源電圧(例えば5V)と第2の電源電圧(例えば15V)との間の中間電圧(例えば7.5V)をダブルゲート型トランジスター(24、25a1、25b1、25a2或いは25b2)のソース側及びドレイン側の一方のゲートに印加する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば電気泳動表示装置等の電気光学装置、及び該電気光学装置を備えた例えば電子ペーパー等の電子機器の技術分野に関する。
【背景技術】
【0002】
この種の電気光学装置の一例である電気泳動表示装置として、電気光学素子の一例である電気泳動素子に加えて、画素スイッチング素子及びメモリー回路(例えばSRAM;Static Random Access Memory)を含むデータ保持回路が各画素に設けられるものがある。このような電気泳動表示装置では、各画素において、低電圧(例えば5V)により駆動してデータ保持回路にデータ書込みを行った後、電気泳動素子に最適な高電圧(即ち、低電圧(例えば5V)に対して相対的に高い電圧、例えば15V)を印加して、該素子を駆動して表示を行う。データ保持回路における画素スイッチング素子及びメモリー回路の各々は、典型的には、薄膜トランジスター(TFT;Thin Film Transistor)を含んで構成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2008−268853号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述したような電気泳動素子の駆動時、データ保持回路に対しても高電圧(例えば15V)が印加されるため、該回路内でオフ状態のTFTには比較的高いドレインバイアスが印加される。これによりTFTのリーク電流の増大、長期的には素子の特性劣化等の不具合が生じ、表示品質を劣化させるおそれがある。
【0005】
このような問題を解決するために、TFTをダブルゲート構造(或いはデュアルゲート構造)とすることが考えられる。しかしながら、単にダブルゲート構造を適用するのみでは、ドレインバイアスの殆どがドレイン側ゲートに印加される不具合が生じることもあり、効果的な耐圧改善が期待できない。
【0006】
本発明は、例えば上述した問題点に鑑みなされたものであり、画素のデータ保持回路を高耐圧化することにより、例えば長期信頼性を確保し高品位な表示を行うことが可能な電気光学装置及び該電気光学装置を備える電子機器を提供することを課題とする。
【課題を解決するための手段】
【0007】
本発明に係る電気光学装置は上記課題を解決するために、走査線及びデータ線の交差に対応して配列された画素毎に電気光学素子を備える電気光学装置であって、前記画素毎に設けられると共に前記データ線よりデータ信号が供給されることによりデータ書込みが行われ、ダブルゲート型トランジスターを含むデータ保持回路と、該データ保持回路を駆動するために、前記データ書込み時に第1の電源電圧を供給すると共に、前記電気光学素子の駆動時に、前記電気光学素子の駆動電圧に応じた第2の電源電圧を供給する電位制御部とを備え、前記電位制御部は、前記第1の電源電圧と前記第2の電源電圧との間の中間電圧を前記ダブルゲート型トランジスターのソース側及びドレイン側の一方のゲートに印加する。
【0008】
本発明に係る電気光学装置によれば、各画素において例えば電気泳動素子等の電気光学素子の駆動に先立ってデータ書込みが行われ、データ線よりデータ保持回路にデータ信号が供給される。電気光学素子は、データ保持回路に保持されたデータ信号に基づいて所定の駆動電圧(例えば15V)が印加されることにより駆動される。電位制御部はデータ保持回路に対して、データ書込み時に第1の電源電圧(例えば5V)を印加し、その後、電気光学素子の駆動時には所定の駆動電圧(例えば15V)に応じて第2の電源電圧(例えば15V)を印加する。
【0009】
本発明によれば、データ保持回路は、2つのゲートを有するダブルゲート型(デュアルゲート型)トランジスターを含んで構成される。ダブルゲート型トランジスターに対して、電位制御部は第1の電源電圧(例えば5V)と第2の電源電圧(例えば15V)との間の中間電圧(例えば7.5V)をダブルゲート型トランジスターのソース側及びドレイン側の一方のゲートに印加する。典型的には電気光学素子の駆動時に、例えばデータ保持回路に対して第1の電源電圧(例えば5V)より高い第2の電源電圧(例えば15V)が印加される。この際、オフ状態のダブルゲート型トランジスターのソース側及びドレイン側のうち、既に説明したように例えばドレイン側のゲートにドレインバイアスの殆どが印加され、過大な電圧ストレスが付加される場合には、ドレイン側のゲートに好ましくは中間電圧(例えば7.5V)を印加する。これにより、ダブルゲート型トランジスターのソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができ、ダブルゲート型トランジスターを高耐圧化することが可能となる。他方、オフ状態のダブルゲート型トランジスターにおいて、ソース側のゲートに過大な電圧ストレスが付加される場合にソース側のゲートに好ましくは中間電圧を印加することで、ダブルゲート型トランジスターを高耐圧化することが可能となる。
【0010】
従って、本発明に係る電気光学装置では、画素のデータ保持回路を高耐圧化させることが可能となり、例えば長期信頼性を確保し高品位な表示を行うことができる。
【0011】
本発明に係る電気光学装置の一態様では、前記データ保持回路は、前記ダブルゲート型トランジスターとして、Nチャネル型トランジスターにより形成される第1のダブルゲート型トランジスター、及びPチャネル型トランジスターにより形成される第2のダブルゲート型トランジスターを含み、前記第1のダブルゲート型トランジスターに前記中間電圧を供給する第1の供給線と、前記第2のダブルゲート型トランジスターに前記中間電圧を供給する第2の供給線とを備える。
【0012】
この態様によれば、データ保持回路には第1のダブルゲート型トランジスター及び第2のダブルゲート型トランジスターが設けられ、第1のダブルゲート型トランジスターには第1の供給線を介して中間電圧が供給され、第2のダブルゲート型トランジスターには第2の供給線を介して中間電圧が供給される。従って、第1のダブルゲート型トランジスターと、第2のダブルゲート型トランジスターとに夫々異なるタイミングで中間電圧を容易に供給することが可能となる。また、第1のダブルゲート型トランジスター或いは第2のダブルゲート型トランジスターが複数設けられる場合に、これら複数のダブルゲート型トランジスターに共通に第1或いは第2の供給線より中間電圧を供給することができるため、画素の構成が煩雑化するのを防止することができる。
【0013】
本発明に係る電気光学装置の他の態様では、前記データ保持回路は、前記走査線より供給される走査信号に応じて前記データ信号を供給する画素スイッチング素子を有しており、該画素スイッチング素子は前記ダブルゲート型トランジスターを含む。
【0014】
この態様によれば、画素スイッチング素子を構成するダブルゲート型トランジスターに対して、第1の電源電圧と第2の電源電圧との間の中間電圧をソース側及びドレイン側の一方のゲートに印加することにより、画素スイッチング素子を高耐圧化させることが可能となる。
【0015】
本発明に係る電気光学装置の他の態様では、前記データ保持回路は、前記データ信号を保持するメモリー回路を有しており、該メモリー回路は前記ダブルゲート型トランジスターを含む。
【0016】
この態様によれば、メモリー回路を構成するダブルゲート型トランジスターに対して、第1の電源電圧と第2の電源電圧との間の中間電圧をソース側及びドレイン側の一方のゲートに印加することにより、メモリー回路を高耐圧化させることが可能となる。
【0017】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置(但し、その各種態様も含む)を備える。
【0018】
本発明の電子機器によれば、上述した本発明の電気光学装置を具備してなるので、例えば長期信頼性を確保し高品位な表示を行うことが可能な、例えば、腕時計、電子ペーパー、電子ノート、携帯電話、携帯用オーディオ機器などの各種電子機器を実現できる。
【0019】
本発明の作用及び他の利得は次に説明する発明を実施するための形態から明らかにされる。
【図面の簡単な説明】
【0020】
【図1】本実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。
【図2】画素の電気的な構成を示す等価回路図である。
【図3】本実施形態に係る電気泳動表示装置の表示部の部分断面図である。
【図4】マイクロカプセルの構成を示す模式図である。
【図5】データ書込み時におけるデータ保持回路の動作を説明するための説明図である。
【図6】電気泳動素子の駆動時におけるデータ保持回路の動作を説明するための説明図である。
【図7】比較例におけるデータ保持回路の一の構成及び動作を説明するための概略図である。
【図8】比較例におけるデータ保持回路の他の構成を説明するための概略図である。
【図9】図8に示すデータ保持回路の構成について、一の動作を説明するための説明図である。
【図10】図8に示すデータ保持回路の構成について、他の動作を説明するための説明図である。
【図11】比較例について、オフ状態のシングルゲート型トランジスター(Nチャネル型トランジスター)における表面ポテンシャル分布を説明する説明図である。
【図12】比較例について、オフ状態の第1のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【図13】本実施形態について、オフ状態の第1のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【図14】比較例のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。
【図15】本実施形態のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。
【図16】電気泳動表示装置を適用した電子機器の一例たる電子ペーパーの構成を示す斜視図である。
【図17】電気泳動表示装置を適用した電子機器の一例たる電子ノートの構成を示す斜視図である。
【発明を実施するための形態】
【0021】
以下では、本発明の実施形態について図を参照しつつ説明する。尚、以下の実施形態では、本発明に係る電気光学装置の一例である、例えば電子ペーパー等に用いられる電気泳動表示装置を例にとる。
【0022】
先ず、本実施形態に係る電気泳動表示装置の全体構成について、図1及び図2を参照して説明する。
【0023】
図1は、本実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。
【0024】
図1において、本実施形態に係る電気泳動表示装置1は、その主要な構成要素として表示部3、走査線駆動回路60及びデータ線駆動回路70を備えている。
【0025】
表示部3には、m行×n列分の画素20がマトリクス状(二次元平面的)に配列されている。また、表示部3には、m本の走査線40と、n本のデータ線50とが互いに交差するように設けられている。具体的には、m本の走査線40は、行方向(即ち、X方向)に延在し、n本のデータ線50は、列方向(即ち、Y方向)に延在している。m本の走査線40とn本のデータ線50との交差に対応して画素20が配置されている。
【0026】
走査線駆動回路60は、タイミング信号に基づいて、各走査線40に走査信号Y1、Y2、…、Ymをパルス的に順次供給する。データ線駆動回路70は、タイミング信号に基づいて、各データ線50にデータ信号X1、X2、…、Xnを供給する。データ信号は、高電位レベル(以下「ハイレベル」という。例えば5V)又は低電位レベル(以下「ローレベル」という。例えば0V)の2値的なレベルをとる。
【0027】
ここに、各画素20は、高電位電源線91、低電位電源線92、共通電位線93、第1及び第2の制御線94及び95に電気的に接続されている。高電位電源線91、低電位電源線92、共通電位線93、第1及び第2の制御線94及び95は夫々、典型的には図1中に示すように行方向(X方向)に沿って配列する画素20からなる画素列毎に、画素列に属する画素20に共通に配線される。更には、各画素20は、典型的には図1中に示すように行方向(X方向)に沿って配列する画素20からなる画素列毎に共通に、第1の供給線98及び第2の供給線99の各々に電気的に接続される。
【0028】
図2は、画素の電気的な構成を示す等価回路図である。
【0029】
図2において、画素20は、本発明に係る「画素スイッチング素子」の一例である画素スイッチング用トランジスター24と、メモリー回路25とを含むデータ保持回路28と、スイッチ回路110と、画素電極21と、共通電極22と、本発明に係る「電気光学素子」の一例である電気泳動素子23とを備えている。
【0030】
データ保持回路28において、画素スイッチング用トランジスター24は、一例としてNチャネル型トランジスターで形成される第1のダブルゲート型トランジスターにより構成される。画素スイッチング用トランジスター24は、データ線駆動回路70(図1参照)からデータ線50を介して供給されるデータ信号Xi(i=1、2、…、n)を、走査線駆動回路60(図1参照)から走査線40を介してパルス的に供給される走査信号Yj(j=1、2、…、m)に応じたタイミングで、メモリー回路25の入力端子N1に出力する。
【0031】
データ保持回路28におけるメモリー回路25は、一例としてインバーター回路25a及び25bを有しており、SRAM(Static Random Access Memory)として構成されている。
【0032】
インバーター回路25a及び25bは、互いの入力端子に他方の出力端子が電気的に接続されたループ構造を有している。即ち、インバーター回路25aの入力端子とインバーター回路25bの出力端子とが互いに電気的に接続され、インバーター回路25bの入力端子とインバーター回路25aの出力端子とが互いに電気的に接続されている。インバーター回路25aの入力端子が、メモリー回路25の入力端子N1として構成されており、インバーター回路25aの出力端子が、メモリー回路25の出力端子N2として構成されている。
【0033】
インバーター回路25aは、Nチャネル型トランジスターで形成される第1のダブルゲート型トランジスター25a1、及びPチャネル型トランジスターで形成される第2のダブルゲート型トランジスター25a2を有している。
【0034】
インバーター回路25bは、Nチャネル型トランジスターで形成される第1のダブルゲート型トランジスター25b1、及びPチャネル型トランジスターで形成される第2のダブルゲート型トランジスター25b2を有している。
【0035】
メモリー回路25は、その入力端子N1にハイレベルのデータ信号Xiが入力されると、その出力端子N2から低電位電源電位VSSを出力し、その入力端子N1にローレベルのデータ信号Xiが入力されると、その出力端子N2から高電位電源電位VDDを出力する。即ち、メモリー回路25は、入力されたデータ信号Xiがハイレベルであるかローレベルであるかに応じて、低電位電源電位VSS又は高電位電源電位VDDを出力する。言い換えれば、メモリー回路25は、入力されたデータ信号Xiを、低電位電源電位VSS又は高電位電源電位VDDとして記憶可能に構成されている。
【0036】
スイッチ回路110は、第1のトランスミッションゲート111及び第2のトランスミッションゲート112を備えている。
【0037】
第1のトランスミッションゲート111は、P型トランジスター111p及びN型トランジスター111nを備えている。P型トランジスター111p及びN型トランジスター111nのソースは、第1の制御線94に電気的に接続されている。P型トランジスター111p及びN型トランジスター111nのドレインは、画素電極21に電気的に接続されている。P型トランジスター111pのゲートは、メモリー回路25の入力端子N1に電気的に接続されており、N型トランジスター111nのゲートは、メモリー回路25の出力端子N2に電気的に接続されている。
【0038】
第2のトランスミッションゲート112は、P型トランジスター112p及びN型トランジスター112nを備えている。P型トランジスター112p及びN型トランジスター112nのソースは、第2の制御線95に電気的に接続されている。P型トランジスター112p及びN型トランジスター112nのドレインは、画素電極21に電気的に接続されている。P型トランジスター112pのゲートは、メモリー回路25の出力端子N2に電気的に接続されており、N型トランジスター112nのゲートは、メモリー回路25の入力端子N1に電気的に接続されている。
【0039】
スイッチ回路110は、メモリー回路25に入力されるデータ信号に応じて、第1の制御線94及び第2の制御線95のいずれか一方の制御線を択一的に選択して、その一方の制御線を画素電極21に電気的に接続する。
【0040】
具体的には、メモリー回路25の入力端子N1にハイレベルのデータ信号が入力されると、メモリー回路25からN型トランジスター111n及びP型トランジスター112pのゲートに低電位電源電位VSSが出力されると共に、P型トランジスター111p及びN型トランジスター112nのゲートに高電位電源電位VDDが出力されることにより、第2のトランスミッションゲート112を構成するP型トランジスター112p及びN型トランジスター112nのみがオン状態となり、第1のトランスミッションゲート111を構成するP型トランジスター111p及びN型トランジスター111nはオフ状態となる。一方、メモリー回路25の入力端子N1にローレベルのデータ信号が入力されると、メモリー回路25からN型トランジスター111n及びP型トランジスター112pのゲートに高電位電源電位VDDが出力されると共に、P型トランジスター111p及びN型トランジスター112nのゲートに低電位電源電位VSSが出力されることにより、第1のトランスミッションゲート111を構成するP型トランジスター111p及びN型トランジスター111nのみがオン状態となり、第2のトランスミッションゲート112を構成するP型トランジスター112p及びN型トランジスター112nはオフ状態となる。つまり、メモリー回路25の入力端子N1にハイレベルのデータ信号が入力された場合には、第2のトランスミッションゲート112のみがオン状態となり、一方、メモリー回路25の入力端子N1にローレベルのデータ信号が入力された場合には、第1のトランスミッションゲート111のみがオン状態となる。
【0041】
複数の画素20の各々の画素電極21は、スイッチ回路110によってデータ信号に応じて択一的に選択された第1又は第2の制御線94又は95に電気的に接続される。その際、複数の画素20の各々の画素電極21は、第1の電位S1又は第2の電位S2が供給される、或いはハイインピーダンス状態とされる。
【0042】
より具体的には、ローレベルのデータ信号が供給される画素20については、第1のトランスミッションゲート111のみがオン状態となり、その画素20の画素電極21は、第1の制御線94に電気的に接続され、電位制御部210から第1の電位S1が供給され、又は、ハイインピーダンス状態とされる。一方、ハイレベルのデータ信号が供給される画素20については、第2のトランスミッションゲート112のみがオン状態となり、その画素20の画素電極21は、第2の制御線95に電気的に接続され、電位制御部210から第2の電位S2が供給され、又は、ハイインピーダンス状態とされる。
【0043】
画素電極21は、電気泳動素子23を介して共通電極22と互いに対向するように配置されている。共通電極22は、共通電位Vcomが供給される共通電位線93に電気的に接続されている。
【0044】
ここに、電位制御部210は、上述のように第1の制御線94及び第2の制御線95を介して第1の電位S1及び第2の電位S2を供給すると共に、高電位電源線91を介して高電位電源電位VDDを供給し、低電位電源線92を介して低電位電源電位VSSを供給し、共通電位線93を介して共通電位Vcomを供給する。
【0045】
電気泳動素子23は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセルから構成されている。
【0046】
次に、本実施形態に係る電気泳動表示装置の表示部の具体的な構成について、図3及び図4を参照して説明する。
【0047】
図3は、本実施形態に係る電気泳動表示装置の表示部の部分断面図である。
【0048】
図3において、表示部3は、素子基板28と対向基板29との間に電気泳動素子23が挟持される構成となっている。尚、本実施形態では、対向基板29側に画像を表示することを前提として説明する。
【0049】
素子基板28は、例えばガラスやプラスチック等からなる基板である。素子基板28上には、ここでは図示を省略するが、図2を参照して上述した画素スイッチング用トランジスター24、メモリー回路25、スイッチ回路110、走査線40、データ線50、高電位電源線91、低電位電源線92、共通電位線93、第1の制御線94、第2の制御線95等が作り込まれた積層構造が形成されている。この積層構造の上層側に複数の画素電極21がマトリクス状に設けられている。
【0050】
対向基板29は、例えばガラスやプラスチック等からなる透明な基板である。対向基板29における素子基板28との対向面上には、共通電極22が複数の画素電極21と対向してベタ状に形成されている。共通電極22は、例えばマグネシウム銀(MgAg)、インジウム・スズ酸化物(ITO)、インジウム・亜鉛酸化物(IZO)等の透明導電材料から形成されている。
【0051】
電気泳動素子23は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセル80から構成されており、例えば樹脂等からなるバインダー30及び接着層31によって素子基板28及び対向基板29間で固定されている。尚、本実施形態に係る電気泳動表示装置1は、製造プロセスにおいて、電気泳動素子23が予め対向基板29側にバインダー30によって固定されてなる電気泳動シートが、別途製造された、画素電極21等が形成された素子基板28側に接着層31によって接着されている。
【0052】
マイクロカプセル80は、画素電極21及び共通電極22間に挟持され、1つの画素20内に(言い換えれば、1つの画素電極21に対して)1つ又は複数配置されている。
【0053】
図4は、マイクロカプセルの構成を示す模式図である。尚、図4では、マイクロカプセルの断面を模式的に示している。
【0054】
図4において、マイクロカプセル80は、被膜85の内部に分散媒81と、複数の白色粒子82と、複数の黒色粒子83とが封入されてなる。マイクロカプセル80は、例えば、50um程度の粒径を有する球状に形成されている。
【0055】
被膜85は、マイクロカプセル80の外殻として機能し、ポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂から形成されている。
【0056】
分散媒81は、白色粒子82及び黒色粒子83をマイクロカプセル80内(言い換えれば、被膜85内)に分散させる媒質である。分散媒81としては、水や、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ペンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロヘキサン、メチルシクロヘキサン等の脂環式炭化水素、ベンゼン、トルエンや、キシレン、ヘキシルベンゼン、へブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、1、2−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩やその他の油類を単独で又は混合して用いることができる。また、分散媒81には、界面活性剤が配合されてもよい。
【0057】
白色粒子82は、例えば、二酸化チタン、亜鉛華(酸化亜鉛)、三酸化アンチモン等の白色顔料からなる粒子(高分子或いはコロイド)であり、例えば負に帯電されている。
【0058】
黒色粒子83は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子或いはコロイド)であり、例えば正に帯電されている。
【0059】
このため、白色粒子82及び黒色粒子83は、画素電極21と共通電極22との間の電位差によって発生する電場によって、分散媒81中を移動することができる。
【0060】
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。
【0061】
図3及び図4において、画素電極21と共通電極22との間に、相対的に共通電極22の電位が高くなるように電圧が印加された場合には、正に帯電された黒色粒子83はクーロン力によってマイクロカプセル80内で画素電極21側に引き寄せられると共に、負に帯電された白色粒子82はクーロン力によってマイクロカプセル80内で共通電極22側に引き寄せられる。この結果、マイクロカプセル80内の表示面側(即ち、共通電極22側)に白色粒子82が集まることで、表示部3の表示面にこの白色粒子82の色(即ち、白色)を表示することができる。逆に、画素電極21と共通電極22との間に、相対的に画素電極21の電位が高くなるように電圧が印加された場合には、負に帯電された白色粒子82がクーロン力によって画素電極21側に引き寄せられると共に、正に帯電された黒色粒子83はクーロン力によって共通電極22側に引き寄せられる。この結果、マイクロカプセル80の表示面側に黒色粒子83が集まることで、表示部3の表示面にこの黒色粒子83の色(即ち、黒色)を表示することができる。
【0062】
尚、画素電極21及び共通電極22間における白色粒子82及び黒色粒子83の分布状態によって、白色と黒色との中間階調である、ライトグレー、グレー、ダークグレー等の灰色を表示することも可能である。また、白色粒子82、黒色粒子83に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等を表示することができる。
【0063】
次に、図5及び図6を参照して画素20におけるデータ保持回路28に着目して、より詳細に説明する。図5は、データ書込み時におけるデータ保持回路の動作を説明するための説明図であり、図6は、電気泳動素子の駆動時におけるデータ保持回路の動作を説明するための説明図である。以下では、図2を参照して説明した画素20の構成のうちデータ保持回路28にのみ着目して詳細に説明し、それ以外については、図5及び図6において部分的に図示を省略し、且つ部分的に説明を省略或いは簡略化することもある。この点については、後述する図7から図10についても同様である。
【0064】
本実施形態では、図2を参照して説明したように、データ保持回路28において、画素スイッチング用トランジスター24並びにメモリー回路25は夫々ダブルゲート型トランジスターを有する。
【0065】
図2において、画素スイッチング用トランジスター24は、一例として第1のダブルゲート型トランジスターにより構成される。第1のダブルゲート型トランジスター24は、図5及び図6に示すようにソース側のNチャネル型トランジスターNT11及びドレイン側のNチャネル型トランジスターNT12により形成される。ソース側のNチャネル型トランジスターNT11のゲートが走査線40に電気的に接続されており、そのソースがデータ線50に電気的に接続されると共に、ドレイン側のNチャネル型トランジスターNT12のゲートが第1の供給線98に電気的に接続されており、そのドレインがメモリー回路25の入力端子N1に電気的に接続される。
【0066】
図2において、メモリー回路25のインバーター回路25aは、好ましくは第1のダブルゲート型トランジスター25a1、及び第2のダブルゲート型トランジスター25a2を有している。図5及び図6に示すように、第1のダブルゲート型トランジスター25a1は、ソース側のNチャネル型トランジスターNT31及びドレイン側のNチャネル型トランジスターNT32により形成され、第2のダブルゲート型トランジスター25a2は、ソース側のPチャネル型トランジスターPT32及びドレイン側のPチャネル型トランジスターPT31により形成される。
【0067】
第1のダブルゲート型トランジスター25a1において、ソース側のNチャネル型トランジスターNT31のゲートはメモリー回路25の入力端子N1に電気的に接続され、ドレイン側のNチャネル型トランジスターNT32のゲートは、他方のインバーター回路25bにおけるドレイン側のNチャネル型トランジスターNT22のゲートと共に第1の供給線98に電気的に接続される。ソース側のNチャネル型トランジスターNT31のソースは低電位電源電位VSSが供給される低電位電源線92に電気的に接続され、ドレイン側のNチャネル型トランジスターNT32のドレインはメモリー回路25の出力端子N2に電気的に接続されている。
【0068】
第2のダブルゲート型トランジスター25a2において、ソース側のPチャネル型トランジスターPT32のゲートはメモリー回路25の入力端子N1に電気的に接続され、ドレイン側のPチャネル型トランジスターPT31のゲートは、他方のインバーター回路25bにおけるドレイン側のPチャネル型トランジスターPT21のゲートと共に第2の供給線99に電気的に接続される。ソース側のPチャネル型トランジスターPT32のソースは高電位電源電位VDDが供給される高電位電源線91に電気的に接続され、ドレイン側のPチャネル型トランジスターPT31のドレインはメモリー回路25の出力端子N2に電気的に接続されている。
【0069】
図2において、メモリー回路25の他方のインバーター回路25bは、好ましくは第1のダブルゲート型トランジスター25b1、及び第2のダブルゲート型トランジスター25b2を有している。図5及び図6に示すように、第1のダブルゲート型トランジスター25b1は、ソース側のNチャネル型トランジスターNT21及びドレイン側のNチャネル型トランジスターNT22により形成され、第2のダブルゲート型トランジスター25b2は、ソース側のPチャネル型トランジスターPT22及びドレイン側のPチャネル型トランジスターPT21により形成される。
【0070】
第1のダブルゲート型トランジスター25b1において、ソース側のNチャネル型トランジスターNT21のゲートはメモリー回路25の出力端子N2に電気的に接続され、ドレイン側のNチャネル型トランジスターNT22のゲートは第1の供給線98に電気的に接続される。ソース側のNチャネル型トランジスターNT21のソースは低電位電源電位VSSが供給される低電位電源線92に電気的に接続され、ドレイン側のNチャネル型トランジスターNT22のドレインはメモリー回路25の入力端子N1に電気的に接続されている。
【0071】
第2のダブルゲート型トランジスター25b2において、ソース側のPチャネル型トランジスターPT22のゲートはメモリー回路25の出力端子N2に電気的に接続され、ドレイン側のPチャネル型トランジスターPT21のゲートは第2の供給線99に電気的に接続される。ソース側のPチャネル型トランジスターPT22のソースは高電位電源電位VDDが供給される高電位電源線91に電気的に接続され、ドレイン側のPチャネル型トランジスターPT21のドレインはメモリー回路25の入力端子N1に電気的に接続されている。
【0072】
図5及び図6を参照して、データ書込み時及び電気泳動素子の駆動時の各々における、データ保持回路28の動作について説明する。
【0073】
先ず、図5を参照してデータ書込みについて説明する。データ保持回路28において、画素スイッチング用トランジスター24を構成する第1のダブルゲート型トランジスターは、走査信号Yj(例えば5V)がソース側のゲート(Nチャネル型トランジスターNT11のゲート)に供給されることによりオン状態となり、データ線50を介して供給されるハイレベルのデータ信号Xi(例えば5V)を、メモリー回路25の入力端子N1に出力する。
【0074】
また、メモリー回路25は、電位制御部210から供給される高電位電源電位VDD(例えば5V)及び低電位電源電位VSS(例えば0V)の電位差に基づいて、第1の電源電圧(例えば5V)が印加され駆動される。一方のインバーター回路25aにおいて、第1のダブルゲート型トランジスター25a1のソース側のゲート(ソース側のNチャネル型トランジスターNT31のゲート)、及び第2のダブルゲート型トランジスター25a2のソース側のゲート(ソース側のPチャネル型トランジスターPT32のゲート)に対して、第1のダブルゲート型トランジスター24から入力端子N1を介してデータ信号Xi(例えば5V)が出力されることにより、第1のダブルゲート型トランジスター25a1はオン状態、第2のダブルゲート型トランジスター25a2はオフ状態となる。従って、第1のダブルゲート型トランジスター25a1を介して、出力端子N2から低電位電源電位VSS(例えば0V)が出力される。
【0075】
他方のインバーター回路25bにおいて、第1のダブルゲート型トランジスター25b1のソース側のゲート(ソース側のNチャネル型トランジスターNT21のゲート)、及び第2のダブルゲート型トランジスター25b2のソース側のゲート(ソース側のPチャネル型トランジスターPT22のゲート)に対して、第1のダブルゲート型トランジスター25a1から出力端子N2を介して低電位電源電位VSS(例えば0V)が出力されることにより、第1のダブルゲート型トランジスター25b1はオフ状態、第2のダブルゲート型トランジスター25b2はオン状態となる。従って、第2のダブルゲート型トランジスター25b2を介して高電位電源電位VDD(例えば5V)が出力される。
【0076】
次に、図6を参照して電気泳動素子の駆動について説明する。データ保持回路28において、画素スイッチング用トランジスター24を構成する第1のダブルゲート型トランジスターはオフ状態となる。
【0077】
メモリー回路25は、電位制御部210から供給される高電位電源電位VDD(例えば15V)及び低電位電源電位VSS(例えば0V)の電位差に基づいて、第2の電源電圧(例えば15V)が印加され駆動される。図2において、電気泳動素子23は、画素電極21及び共通電極22の電位差に基づく所定の駆動電圧により駆動される。即ち、電位制御部210は、電気泳動素子23に所定の駆動電圧(例えば15V)が印加されるように、第1の電位S1、第2の電位S2、及び共通電位Vcomを供給し、更には、第2の電源電圧(例えば15V)を所定の駆動電圧(例えば15V)に応じて供給する。
【0078】
メモリー回路25のインバーター回路25a及び25bの各々における、第1のダブルゲート型トランジスター25a1及び25b1、並びに第2のダブルゲート型トランジスター25a2及び25b2について夫々、オン状態及びオフ状態の各々は図5を参照して説明したデータ書込み時と同様に維持される。
【0079】
従って、一方のインバーター回路25aにおいて、第1のダブルゲート型トランジスター25a1を介して出力端子N2から低電位電源電位VSS(例えば0V)が出力され、他方のインバーター回路25bにおいて、第2のダブルゲート型トランジスター25b2を介して入力端子N1に高電位電源電位VDD(例えば15V)が出力される。
【0080】
次に、比較例について図7から図10を参照して説明する。図7は、比較例におけるデータ保持回路の一の構成及び動作を説明するための概略図であり、図8は、比較例におけるデータ保持回路の他の構成を説明するための概略図であり、図9は、図8に示すデータ保持回路の構成について、一の動作を説明するための説明図であり、図10は、図8に示すデータ保持回路の構成について、他の動作を説明するための説明図である。尚、以下では比較例について、本実施形態と異なる構成及び動作についてより詳細に説明し、同様の部分については重複する説明を省略或いは簡略化する。
【0081】
先ず、図7を参照して、データ保持回路28をシングルゲート型トランジスターで構成する場合について説明する。図7では、画素スイッチング用トランジスター24はNチャネル型トランジスターNT1により構成され、メモリー回路25のインバーター回路25aは、Nチャネル型トランジスターNT3及びPチャネル型トランジスターPT3を有し、メモリー回路25のインバーター回路25bは、Nチャネル型トランジスターNT2及びPチャネル型トランジスターPT2を有している。
【0082】
ここに、図7においてデータ書込み時に、図5と同様に、データ線50よりハイレベルのデータ信号Xi(例えば5V)がデータ保持回路28に供給された場合、メモリー回路25において、一方のインバーター回路25aでは、Nチャネル型トランジスターNT3はオン状態、Pチャネル型トランジスターPT3はオフ状態となる。また、他方のインバーター回路25bでは、Nチャネル型トランジスターNT2はオフ状態、Pチャネル型トランジスターPT2はオン状態となる。
【0083】
よって電気泳動素子の駆動時、図6と同様に第2の電源電圧(例えば15V)がメモリー回路25に供給されると、入力端子N1には高電位電源電位VDD(例えば15V)が出力され、出力端子N2には低電位電源電位VSS(例えば0V)が出力される。この際、図7においてオフ状態のNチャネル型トランジスターNT1及びNT2に着目すると、高電位電源電位VDD(例えば15V)に応じたドレイン電圧が印加される。
【0084】
ここに、図11は、比較例について、オフ状態のシングルゲート型トランジスター(Nチャネル型トランジスター)における表面ポテンシャル分布を説明する説明図である。図11におけるグラフはシュミレーションに基づくものであり、図中のA−A’線に沿う表面部分における位置(x[um])に対する、ポテンシャルの値([V])を表してある。尚、この点については、後述する図12及び図13に示されるグラフについて同様である。
【0085】
図11には、LDD(Lightly Doped Drain)構造のシングルゲート型トランジスター(Nチャネル型トランジスター)の断面部分の構成を簡略化して示してあり、ゲート電圧及びソース電圧は夫々0[V]でオフ状態となっており、ドレイン電圧は仮に10[V]として印加されている。この場合、図11のグラフによれば、ゲートとドレインとの境界で急激にポテンシャルが増加し、比較的高いドレインバイアスが印加される。
【0086】
即ち、図7では、オフ状態のNチャネル型トランジスターNT1及びNT2では図11と同様に比較的高いドレインバイアスが印加される状態にあり、リーク電流の増大、長期的には素子の特性劣化等の不具合が生じるおそれがある。
【0087】
次に、図8を参照して、データ保持回路28をダブルゲート型トランジスターで構成する場合の比較例について説明する。図8に示す比較例の構成は、概ね図2、或いは図5及び図6を参照して説明した本実施形態と同様であり、画素スイッチング用トランジスター24において、ソース側のNチャネル型トランジスターNT11及びドレイン側のNチャネル型トランジスターNT12の各々のゲートが走査線40に電気的に接続される構成が異なっている。加えてメモリー回路25について、一方のインバーター回路25aにおいて、第1のダブルゲート型トランジスター25a1のドレイン側のゲート(ドレイン側のNチャネル型トランジスターNT32のゲート)、並びに第2のダブルゲート型トランジスター25a2のドレイン側のゲート(ドレイン側のPチャネル型トランジスターPT31のゲート)も夫々メモリー回路25の入力端子N1に電気的に接続され、他方のインバーター回路25bにおいて、第1のダブルゲート型トランジスター25b1のドレイン側のゲート(ドレイン側のNチャネル型トランジスターNT22のゲート)、並びに第2のダブルゲート型トランジスター25b2のドレイン側のゲート(ドレイン側のPチャネル型トランジスターPT21のゲート)も夫々メモリー回路25の出力端子N2に電気的に接続される点が異なる。
【0088】
図9において、図8に示すデータ保持回路28について、データ書込み時に図5と同様に、データ線50よりハイレベルのデータ信号Xi(例えば5V)が供給された場合、メモリー回路25のインバーター回路25a及び25bの各々における、第1のダブルゲート型トランジスター25a1及び25b1、並びに第2のダブルゲート型トランジスター25a2及び25b2について夫々、オン状態及びオフ状態の各々は図6と同様である。
【0089】
この際、図9において電気泳動素子の駆動時、図6と同様に第2の電源電圧(例えば15V)がメモリー回路25に供給されると、図中点線で囲まれたオフ状態のNチャネル型トランジスターNT12及びNT22には、高電位電源電位VDD(例えば15V)に応じたドレイン電圧が印加される。
【0090】
ここに、図12は、比較例について、オフ状態の第1のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【0091】
図12には、LDD構造のNチャネル型トランジスターにより形成される第1のダブルゲート型トランジスターの断面部分の構成を簡略化して示してあり、ソース側及びドレイン側の各々でゲート電圧は0[V]、並びにソース電圧は0[V]でオフ状態となっており、ドレイン電圧は仮に10[V]として印加されている。この場合、図12のグラフによれば、ドレイン側のゲートとドレインとの境界で急激にポテンシャルが増加し、ドレインバイアスの殆どがドレイン側のゲートに印加される。
【0092】
即ち、データ保持回路28を、図7を参照して説明したようにシングルゲート型トランジスターで構成する場合と比較して、図9に示すように単にダブルゲート型トランジスターで構成するようにしても、効果的な耐圧改善は期待できないといえる。
【0093】
図10において、図8に示すデータ保持回路28について、データ書込み時にデータ線50よりローレベルのデータ信号Xi(例えば0V)が供給された場合、メモリー回路25の一方のインバーター回路25aにおいて、第1のダブルゲート型トランジスター25a1はオフ状態、第2のダブルゲート型トランジスター25a2はオン状態となり、他方のインバーター回路25bにおいて、第1のダブルゲート型トランジスター25b1はオン状態、第2のダブルゲート型トランジスター25b2はオフ状態となる。
【0094】
従って、電気泳動素子の駆動時に第2の電源電圧(例えば15V)がメモリー回路25に供給されると、一方のインバーター回路25aにおいて、第2のダブルゲート型トランジスター25a2を介して出力端子N2から高電位電源電位VDD(例えば15V)が出力され、他方のインバーター回路25bにおいて、第1のダブルゲート型トランジスター25b1を介して入力端子N1に低電位電源電位VSS(例えば0V)が出力される。
【0095】
仮に、データ保持回路28に対してデータ書込み時に、図9を参照して説明したようにハイレベルのデータ信号Xi(例えば5V)が供給された状態から、図10を参照して説明したようにローレベルのデータ信号Xi(例えば0V)が供給されたとする。この場合、図10のメモリー回路25において、一方のインバーター回路25aにおいて、第1のダブルゲート型トランジスター25a1に着目すると、ソース側及びドレイン側のNチャネルトランジスターNT31及びNT32の間の電位は、図9を参照して説明したようにデータ書込み時にハイレベルのデータ信号Xi(例えば5V)が供給された際の低電位電源電位VSS(例えば0V)と同程度の値を維持する。他方のインバーター回路25bについては、第2のダブルゲート型トランジスター25b2に着目すると、ソース側及びドレイン側のPチャネルトランジスターPT22及びPT21の間の電位は、図9を参照して説明したようにデータ書込み時にハイレベルのデータ信号Xi(例えば5V)が供給された際の高電位電源電位VDD(例えば15V)と同程度の値を維持する。
【0096】
図9に戻り、仮に、データ保持回路28に対してデータ書込み時に、図10を参照して説明したようにローレベルのデータ信号Xi(例えば0V)が供給された状態から、ハイレベルのデータ信号Xi(例えば5V)が供給されたとする。この場合、メモリー回路25において、一方のインバーター回路25aにおいて、第2のダブルゲート型トランジスター25a2に着目すると、ソース側及びドレイン側のPチャネルトランジスターPT32及びPT31の間の電位は、データ書込み時にローレベルのデータ信号Xi(例えば0V)が供給された際の高電位電源電位VDD(例えば15V)と同程度の値を維持する。
【0097】
ここに、図14は、比較例のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。図14では、図8を参照して説明したメモリー回路25を構成するインバーター回路にのみ着目してその構成を示してあり、図中のグラフは、インバーター回路における各電位VIN、VOUT、VDN1、及びVDP1について、電位VINに対する他の電位VOUT、VDN1、及びVDP1の各々の値の変化を表してある。また、図中のグラフは、インバーター回路を構成する各ダブルゲート型トランジスターのソース側及びドレイン側の各々のゲートについて、チャネル長(L)が10[um]、チャネル幅(W)が20[um]とし、更には高電位電源電位VDDは10Vであることを前提とする。尚、図14についての以上の説明については、後述する図15について同様である。
【0098】
図9及び図10を参照して説明したようにデータ保持回路28においては、データ書込み時にデータ信号Xiがハイレベル及びローレベルの各々で供給されることにより、メモリー回路25の各インバーター回路25a或いは25bを構成する第1のダブルゲート型トランジスター25a1或いは25b1、及び第2のダブルゲート型トランジスター25a2或いは25b2の各々のオン状態、オフ状態は変化する。
【0099】
図14に示すグラフにおいて、インバーター回路における入力電位VINが0〜4Vのとき、第1のダブルゲート型トランジスターはオフ状態となり、第2のダブルゲート型トランジスターはオン状態となり、特性1によればインバーター回路の出力電位VOUTは10V程度となる。この際、第1のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のNチャネルトランジスターの間の電位VDN1は特性2によれば0V程度を維持し(例えば図10参照)、第2のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のPチャネルトランジスターの間の電位VDP1は特性3によれば10V程度を維持する。従って、第1のダブルゲート型トランジスターにおいて、ドレインバイアスの殆どがドレイン側のゲートに印加され、過大な電圧ストレスが付加される。
【0100】
即ち、図9中点線で囲まれたオフ状態のNチャネル型トランジスターNT12及びNT22、図10中点線で囲まれたオフ状態のNチャネル型トランジスターNT12及びNT32には夫々ゲートに過大な電圧ストレスが付加され、効果的な耐圧改善は期待できないといえる。
【0101】
他方、図14に示すグラフにおいて、インバーター回路における入力電位VINが4V以上のとき、第1のダブルゲート型トランジスターはオン状態となり、第2のダブルゲート型トランジスターはオフ状態となり、特性1によればインバーター回路の出力電位VOUTは0V程度となる。この際、第1のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のNチャネルトランジスターの間の電位VDN1は特性2によれば0V程度を維持し、第2のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のPチャネルトランジスターの間の電位VDP1は特性3によれば10V程度を維持する(例えば図9或いは図10参照)。従って、第2のダブルゲート型トランジスターにおいてドレイン側のゲートに過大な電圧ストレスが付加される。
【0102】
即ち、図9中点線で囲まれたオフ状態のPチャネル型トランジスターPT31、並びに図10中点線で囲まれたオフ状態のPチャネル型トランジスターPT21には夫々ゲートに過大な電圧ストレスが付加され、効果的な耐圧改善は期待できないといえる。
【0103】
図1又は図2に戻り、本実施形態では電位制御部210は、第1の供給線98及び第2の供給線99の各々を介して、第1の電源電圧(例えば5V)と第2の電源電圧(例えば10V)との間の中間電圧(例えば7.5V)を供給する。これにより、図5及び図6において、データ保持回路28では、第1のダブルゲート型トランジスター24のドレイン側のゲート、並びにメモリー回路25における第1のダブルゲート型トランジスター25a1及び25b1の各々のドレイン側のゲートに対して、第1の供給線98より供給電圧Vi1として中間電圧(例えば7.5V)が印加される。
【0104】
他方、メモリー回路25における第2のダブルゲート型トランジスター25a2及び25b2に対して各々のドレイン側のゲートには、図5におけるデータ書込み時に、第2の供給線99より供給電圧Vi2として例えば0Vが印加され、図6における電気泳動素子の駆動時に、第2の供給線99より供給電圧Vi2として中間電圧(例えば7.5V)が印加される。
【0105】
ここに、図13は、本実施形態について、オフ状態の第1のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【0106】
図13において、第1のダブルゲート型トランジスターのソース側のゲート電圧は0[V]並びにソース電圧は0[V]でオフ状態となっており、ドレイン電圧は仮に10[V]として印加される一方、ドレイン側のゲート電圧はドレイン電圧(10[V])の半分程度の値(5[V])として印加される。図13のグラフによれば、例えば図12のグラフと比較すれば、第1のダブルゲート型トランジスターのソース側及びドレイン側のトランジスターの間の電位はドレイン電圧(10V)の半分程度の値(5V)となっている。
【0107】
図6では、データ保持回路28について、第1のダブルゲート型トランジスター24におけるソース側及びドレイン側のNチャネルトランジスターNT11及びNT12の間の電位、メモリー回路25の第1のダブルゲート型トランジスター25b1におけるソース側及びドレイン側のNチャネルトランジスターNT21及びNT22の間の電位を夫々、ドレイン電圧(例えば15V)の半分程度の値(例えば7.5V)とすることができる。加えて、メモリー回路25の第1のダブルゲート型トランジスター25a1がオフ状態の場合(例えば図10と同様にローレベルのデータ信号Xiが供給される場合)に、ソース側及びドレイン側のNチャネルトランジスターNT31及びNT32の間の電位も、ドレイン電圧(例えば15V)の半分程度の値(例えば7.5V)とすることができる。従って、第1のダブルゲート型トランジスター24、25a1及び25b1では夫々、ソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができるため、高耐圧化させることが可能となる。
【0108】
ここに、図15は、本実施形態のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。図15では、本実施形態に係るメモリー回路25を構成するインバーター回路にのみ着目してその構成を示してある。インバーター回路を構成する各ダブルゲート型トランジスターのドレイン側のゲートには、ドレイン電圧(出力電位VOUTに基づく10V)の半分程度のゲート電圧VM1(5V)が印加された状態にある。尚、図15について、図14と重複する説明は省略或いは簡略化する。
【0109】
図5及び図6ではデータ保持回路28について、データ書込み時にハイレベルのデータ信号Xi(例えば5V)が供給された場合について説明したが、他方、データ書込み時にデータ線50よりローレベルのデータ信号Xi(例えば0V)が供給された場合、メモリー回路25のインバーター回路25a及び25bの各々における、第1のダブルゲート型トランジスター25a1及び25b1、並びに第2のダブルゲート型トランジスター25a2及び25b2について夫々、オン状態及びオフ状態の各々は図10と同様である。即ち、図6を参照して説明したように、データ書込み時にハイレベルのデータ信号Xi(例えば5V)が供給された場合と比較して、第1のダブルゲート型トランジスター25a1及び25b1、並びに第2のダブルゲート型トランジスター25a2及び25b2について夫々、オン状態及びオフ状態は逆の状態(オン状態はオフ状態となり、オフ状態はオン状態)となる。
【0110】
図15に示すグラフにおいて、インバーター回路における入力電位VINが0〜4Vのとき、オフ状態の第1のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のNチャネルトランジスターの間の電位VDN1は特性2によれば5V程度から1V程度へと変化する。
【0111】
即ち図6において、第1のダブルゲート型トランジスター24及び25b1では夫々、ソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができるため、高耐圧化させることが可能となる。
【0112】
他方、図15に示すグラフにおいて、インバーター回路における入力電位VINが4V以上のとき、オフ状態の第2のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のPチャネルトランジスターの間の電位VDP1は特性3によれば10V程度から6V程度へと変化する。
【0113】
図6では、データ保持回路28について、メモリー回路25における第2のダブルゲート型トランジスター25a2におけるソース側及びドレイン側のPチャネルトランジスターPT32及びPT31の間の電位を、ドレイン電圧(例えば15V)の半分程度の値(例えば7.5V)とすることができる。
【0114】
他方、データ書込み時にローレベルのデータ信号Xi(例えば0V)が供給された場合について、メモリー回路25における第2のダブルゲート型トランジスター25b2におけるソース側及びドレイン側のPチャネルトランジスターPT22及びPT21の間の電位を、ドレイン電圧(例えば15V)の半分程度の値(例えば7.5V)とすることができる(例えば図10参照)。従って、第2のダブルゲート型トランジスター25a2及び25b2では夫々、ソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができるため、高耐圧化させることが可能となる。
【0115】
従って、本実施形態では、データ保持回路28において、画素スイッチング用トランジスター24及びメモリー回路25を夫々高耐圧化させることが可能となり、電気泳動表示装置において例えば長期信頼性を確保し高品位な表示を行うことができる。
【0116】
また、図5及び図6を参照して説明したように、データ保持回路28では、第1のダブルゲート型トランジスター24、25a1及び25b1の各々には第1の供給線98を介して、第2のダブルゲート型トランジスター25a2及び25b2の各々には第2の供給線99を介して、互いに異なるタイミングで中間電圧(例えば7.5V)を容易に供給することができ、且つ画素20の構成が煩雑化するのを防止することができる。
【0117】
上記実施形態では、画素スイッチング用トランジスター24、メモリー回路25に含まれるダブルゲート型トランジスターの全てについて、ドレイン側のゲートに中間電圧を印加しているが、これに代えて、画素スイッチング用トランジスター24、メモリー回路25に含まれるN型トランジスターについてのみ、ドレイン側のゲートに中間電圧を印加するようにしてもよい。同様に、画素スイッチング用トランジスター24、メモリー回路25に含まれるP型トランジスターについてのみ、ドレイン側のゲートに中間電圧を印加するようにしてもよい。製造プロセス上、必ずしもN型トランジスターとP型トランジスターのドレイン耐圧が等しくならない場合があり、N型又はP型トランジスターのうち、耐圧が劣っている側のトランジスターにのみドレイン側のゲートに中間電圧を印加すれば足りる場合があるためである。
【0118】
次に、上述した電気泳動表示装置を適用した電子機器について、図16及び図17を参照して説明する。以下では、上述した電気泳動表示装置を電子ペーパー及び電子ノートに適用した場合を例にとる。
【0119】
図16は、電子ペーパー400の構成を示す斜視図である。
【0120】
図16に示すように、電子ペーパー400は、上述した実施形態に係る電気泳動表示装置を表示部401として備えている。電子ペーパー400は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体402を備えて構成されている。
【0121】
図17は、電子ノート500の構成を示す斜視図である。
【0122】
図17に示すように、電子ノート500は、図16で示した電子ペーパー400が複数枚束ねられ、カバー501に挟まれているものである。カバー501は、例えば外部の装置から送られる表示データを入力するための表示データ入力手段(図示せず)を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【0123】
上述した電子ペーパー400及び電子ノート500は、上述した実施形態に係る電気泳動表示装置を備えるので、高品質な画像表示を行うことが可能である。
【0124】
尚、これらの他に、腕時計、携帯電話、携帯用オーディオ機器などの電子機器の表示部に、上述した本実施形態に係る電気泳動表示装置を適用することができる。
【0125】
本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学表示装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【符号の説明】
【0126】
1…電気泳動表示装置、20…画素、24…画素スイッチング用トランジスター、25…メモリー回路、25a、25b…インバーター回路、24、25a1、25b1…第1のダブルゲート型トランジスター、25a2、25b2…第2のダブルゲート型トランジスター、28…データ保持回路、40…走査線、50…データ線、23…電気泳動素子、210…電位制御部、98…第1の供給線、99…第2の供給線、NT11、NT12、NT21、NT22、NT31、NT32…Nチャネル型トランジスター、PT21、PT22、PT31、PT32…Pチャネル型トランジスター
【技術分野】
【0001】
本発明は、例えば電気泳動表示装置等の電気光学装置、及び該電気光学装置を備えた例えば電子ペーパー等の電子機器の技術分野に関する。
【背景技術】
【0002】
この種の電気光学装置の一例である電気泳動表示装置として、電気光学素子の一例である電気泳動素子に加えて、画素スイッチング素子及びメモリー回路(例えばSRAM;Static Random Access Memory)を含むデータ保持回路が各画素に設けられるものがある。このような電気泳動表示装置では、各画素において、低電圧(例えば5V)により駆動してデータ保持回路にデータ書込みを行った後、電気泳動素子に最適な高電圧(即ち、低電圧(例えば5V)に対して相対的に高い電圧、例えば15V)を印加して、該素子を駆動して表示を行う。データ保持回路における画素スイッチング素子及びメモリー回路の各々は、典型的には、薄膜トランジスター(TFT;Thin Film Transistor)を含んで構成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2008−268853号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述したような電気泳動素子の駆動時、データ保持回路に対しても高電圧(例えば15V)が印加されるため、該回路内でオフ状態のTFTには比較的高いドレインバイアスが印加される。これによりTFTのリーク電流の増大、長期的には素子の特性劣化等の不具合が生じ、表示品質を劣化させるおそれがある。
【0005】
このような問題を解決するために、TFTをダブルゲート構造(或いはデュアルゲート構造)とすることが考えられる。しかしながら、単にダブルゲート構造を適用するのみでは、ドレインバイアスの殆どがドレイン側ゲートに印加される不具合が生じることもあり、効果的な耐圧改善が期待できない。
【0006】
本発明は、例えば上述した問題点に鑑みなされたものであり、画素のデータ保持回路を高耐圧化することにより、例えば長期信頼性を確保し高品位な表示を行うことが可能な電気光学装置及び該電気光学装置を備える電子機器を提供することを課題とする。
【課題を解決するための手段】
【0007】
本発明に係る電気光学装置は上記課題を解決するために、走査線及びデータ線の交差に対応して配列された画素毎に電気光学素子を備える電気光学装置であって、前記画素毎に設けられると共に前記データ線よりデータ信号が供給されることによりデータ書込みが行われ、ダブルゲート型トランジスターを含むデータ保持回路と、該データ保持回路を駆動するために、前記データ書込み時に第1の電源電圧を供給すると共に、前記電気光学素子の駆動時に、前記電気光学素子の駆動電圧に応じた第2の電源電圧を供給する電位制御部とを備え、前記電位制御部は、前記第1の電源電圧と前記第2の電源電圧との間の中間電圧を前記ダブルゲート型トランジスターのソース側及びドレイン側の一方のゲートに印加する。
【0008】
本発明に係る電気光学装置によれば、各画素において例えば電気泳動素子等の電気光学素子の駆動に先立ってデータ書込みが行われ、データ線よりデータ保持回路にデータ信号が供給される。電気光学素子は、データ保持回路に保持されたデータ信号に基づいて所定の駆動電圧(例えば15V)が印加されることにより駆動される。電位制御部はデータ保持回路に対して、データ書込み時に第1の電源電圧(例えば5V)を印加し、その後、電気光学素子の駆動時には所定の駆動電圧(例えば15V)に応じて第2の電源電圧(例えば15V)を印加する。
【0009】
本発明によれば、データ保持回路は、2つのゲートを有するダブルゲート型(デュアルゲート型)トランジスターを含んで構成される。ダブルゲート型トランジスターに対して、電位制御部は第1の電源電圧(例えば5V)と第2の電源電圧(例えば15V)との間の中間電圧(例えば7.5V)をダブルゲート型トランジスターのソース側及びドレイン側の一方のゲートに印加する。典型的には電気光学素子の駆動時に、例えばデータ保持回路に対して第1の電源電圧(例えば5V)より高い第2の電源電圧(例えば15V)が印加される。この際、オフ状態のダブルゲート型トランジスターのソース側及びドレイン側のうち、既に説明したように例えばドレイン側のゲートにドレインバイアスの殆どが印加され、過大な電圧ストレスが付加される場合には、ドレイン側のゲートに好ましくは中間電圧(例えば7.5V)を印加する。これにより、ダブルゲート型トランジスターのソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができ、ダブルゲート型トランジスターを高耐圧化することが可能となる。他方、オフ状態のダブルゲート型トランジスターにおいて、ソース側のゲートに過大な電圧ストレスが付加される場合にソース側のゲートに好ましくは中間電圧を印加することで、ダブルゲート型トランジスターを高耐圧化することが可能となる。
【0010】
従って、本発明に係る電気光学装置では、画素のデータ保持回路を高耐圧化させることが可能となり、例えば長期信頼性を確保し高品位な表示を行うことができる。
【0011】
本発明に係る電気光学装置の一態様では、前記データ保持回路は、前記ダブルゲート型トランジスターとして、Nチャネル型トランジスターにより形成される第1のダブルゲート型トランジスター、及びPチャネル型トランジスターにより形成される第2のダブルゲート型トランジスターを含み、前記第1のダブルゲート型トランジスターに前記中間電圧を供給する第1の供給線と、前記第2のダブルゲート型トランジスターに前記中間電圧を供給する第2の供給線とを備える。
【0012】
この態様によれば、データ保持回路には第1のダブルゲート型トランジスター及び第2のダブルゲート型トランジスターが設けられ、第1のダブルゲート型トランジスターには第1の供給線を介して中間電圧が供給され、第2のダブルゲート型トランジスターには第2の供給線を介して中間電圧が供給される。従って、第1のダブルゲート型トランジスターと、第2のダブルゲート型トランジスターとに夫々異なるタイミングで中間電圧を容易に供給することが可能となる。また、第1のダブルゲート型トランジスター或いは第2のダブルゲート型トランジスターが複数設けられる場合に、これら複数のダブルゲート型トランジスターに共通に第1或いは第2の供給線より中間電圧を供給することができるため、画素の構成が煩雑化するのを防止することができる。
【0013】
本発明に係る電気光学装置の他の態様では、前記データ保持回路は、前記走査線より供給される走査信号に応じて前記データ信号を供給する画素スイッチング素子を有しており、該画素スイッチング素子は前記ダブルゲート型トランジスターを含む。
【0014】
この態様によれば、画素スイッチング素子を構成するダブルゲート型トランジスターに対して、第1の電源電圧と第2の電源電圧との間の中間電圧をソース側及びドレイン側の一方のゲートに印加することにより、画素スイッチング素子を高耐圧化させることが可能となる。
【0015】
本発明に係る電気光学装置の他の態様では、前記データ保持回路は、前記データ信号を保持するメモリー回路を有しており、該メモリー回路は前記ダブルゲート型トランジスターを含む。
【0016】
この態様によれば、メモリー回路を構成するダブルゲート型トランジスターに対して、第1の電源電圧と第2の電源電圧との間の中間電圧をソース側及びドレイン側の一方のゲートに印加することにより、メモリー回路を高耐圧化させることが可能となる。
【0017】
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置(但し、その各種態様も含む)を備える。
【0018】
本発明の電子機器によれば、上述した本発明の電気光学装置を具備してなるので、例えば長期信頼性を確保し高品位な表示を行うことが可能な、例えば、腕時計、電子ペーパー、電子ノート、携帯電話、携帯用オーディオ機器などの各種電子機器を実現できる。
【0019】
本発明の作用及び他の利得は次に説明する発明を実施するための形態から明らかにされる。
【図面の簡単な説明】
【0020】
【図1】本実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。
【図2】画素の電気的な構成を示す等価回路図である。
【図3】本実施形態に係る電気泳動表示装置の表示部の部分断面図である。
【図4】マイクロカプセルの構成を示す模式図である。
【図5】データ書込み時におけるデータ保持回路の動作を説明するための説明図である。
【図6】電気泳動素子の駆動時におけるデータ保持回路の動作を説明するための説明図である。
【図7】比較例におけるデータ保持回路の一の構成及び動作を説明するための概略図である。
【図8】比較例におけるデータ保持回路の他の構成を説明するための概略図である。
【図9】図8に示すデータ保持回路の構成について、一の動作を説明するための説明図である。
【図10】図8に示すデータ保持回路の構成について、他の動作を説明するための説明図である。
【図11】比較例について、オフ状態のシングルゲート型トランジスター(Nチャネル型トランジスター)における表面ポテンシャル分布を説明する説明図である。
【図12】比較例について、オフ状態の第1のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【図13】本実施形態について、オフ状態の第1のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【図14】比較例のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。
【図15】本実施形態のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。
【図16】電気泳動表示装置を適用した電子機器の一例たる電子ペーパーの構成を示す斜視図である。
【図17】電気泳動表示装置を適用した電子機器の一例たる電子ノートの構成を示す斜視図である。
【発明を実施するための形態】
【0021】
以下では、本発明の実施形態について図を参照しつつ説明する。尚、以下の実施形態では、本発明に係る電気光学装置の一例である、例えば電子ペーパー等に用いられる電気泳動表示装置を例にとる。
【0022】
先ず、本実施形態に係る電気泳動表示装置の全体構成について、図1及び図2を参照して説明する。
【0023】
図1は、本実施形態に係る電気泳動表示装置の全体構成を示すブロック図である。
【0024】
図1において、本実施形態に係る電気泳動表示装置1は、その主要な構成要素として表示部3、走査線駆動回路60及びデータ線駆動回路70を備えている。
【0025】
表示部3には、m行×n列分の画素20がマトリクス状(二次元平面的)に配列されている。また、表示部3には、m本の走査線40と、n本のデータ線50とが互いに交差するように設けられている。具体的には、m本の走査線40は、行方向(即ち、X方向)に延在し、n本のデータ線50は、列方向(即ち、Y方向)に延在している。m本の走査線40とn本のデータ線50との交差に対応して画素20が配置されている。
【0026】
走査線駆動回路60は、タイミング信号に基づいて、各走査線40に走査信号Y1、Y2、…、Ymをパルス的に順次供給する。データ線駆動回路70は、タイミング信号に基づいて、各データ線50にデータ信号X1、X2、…、Xnを供給する。データ信号は、高電位レベル(以下「ハイレベル」という。例えば5V)又は低電位レベル(以下「ローレベル」という。例えば0V)の2値的なレベルをとる。
【0027】
ここに、各画素20は、高電位電源線91、低電位電源線92、共通電位線93、第1及び第2の制御線94及び95に電気的に接続されている。高電位電源線91、低電位電源線92、共通電位線93、第1及び第2の制御線94及び95は夫々、典型的には図1中に示すように行方向(X方向)に沿って配列する画素20からなる画素列毎に、画素列に属する画素20に共通に配線される。更には、各画素20は、典型的には図1中に示すように行方向(X方向)に沿って配列する画素20からなる画素列毎に共通に、第1の供給線98及び第2の供給線99の各々に電気的に接続される。
【0028】
図2は、画素の電気的な構成を示す等価回路図である。
【0029】
図2において、画素20は、本発明に係る「画素スイッチング素子」の一例である画素スイッチング用トランジスター24と、メモリー回路25とを含むデータ保持回路28と、スイッチ回路110と、画素電極21と、共通電極22と、本発明に係る「電気光学素子」の一例である電気泳動素子23とを備えている。
【0030】
データ保持回路28において、画素スイッチング用トランジスター24は、一例としてNチャネル型トランジスターで形成される第1のダブルゲート型トランジスターにより構成される。画素スイッチング用トランジスター24は、データ線駆動回路70(図1参照)からデータ線50を介して供給されるデータ信号Xi(i=1、2、…、n)を、走査線駆動回路60(図1参照)から走査線40を介してパルス的に供給される走査信号Yj(j=1、2、…、m)に応じたタイミングで、メモリー回路25の入力端子N1に出力する。
【0031】
データ保持回路28におけるメモリー回路25は、一例としてインバーター回路25a及び25bを有しており、SRAM(Static Random Access Memory)として構成されている。
【0032】
インバーター回路25a及び25bは、互いの入力端子に他方の出力端子が電気的に接続されたループ構造を有している。即ち、インバーター回路25aの入力端子とインバーター回路25bの出力端子とが互いに電気的に接続され、インバーター回路25bの入力端子とインバーター回路25aの出力端子とが互いに電気的に接続されている。インバーター回路25aの入力端子が、メモリー回路25の入力端子N1として構成されており、インバーター回路25aの出力端子が、メモリー回路25の出力端子N2として構成されている。
【0033】
インバーター回路25aは、Nチャネル型トランジスターで形成される第1のダブルゲート型トランジスター25a1、及びPチャネル型トランジスターで形成される第2のダブルゲート型トランジスター25a2を有している。
【0034】
インバーター回路25bは、Nチャネル型トランジスターで形成される第1のダブルゲート型トランジスター25b1、及びPチャネル型トランジスターで形成される第2のダブルゲート型トランジスター25b2を有している。
【0035】
メモリー回路25は、その入力端子N1にハイレベルのデータ信号Xiが入力されると、その出力端子N2から低電位電源電位VSSを出力し、その入力端子N1にローレベルのデータ信号Xiが入力されると、その出力端子N2から高電位電源電位VDDを出力する。即ち、メモリー回路25は、入力されたデータ信号Xiがハイレベルであるかローレベルであるかに応じて、低電位電源電位VSS又は高電位電源電位VDDを出力する。言い換えれば、メモリー回路25は、入力されたデータ信号Xiを、低電位電源電位VSS又は高電位電源電位VDDとして記憶可能に構成されている。
【0036】
スイッチ回路110は、第1のトランスミッションゲート111及び第2のトランスミッションゲート112を備えている。
【0037】
第1のトランスミッションゲート111は、P型トランジスター111p及びN型トランジスター111nを備えている。P型トランジスター111p及びN型トランジスター111nのソースは、第1の制御線94に電気的に接続されている。P型トランジスター111p及びN型トランジスター111nのドレインは、画素電極21に電気的に接続されている。P型トランジスター111pのゲートは、メモリー回路25の入力端子N1に電気的に接続されており、N型トランジスター111nのゲートは、メモリー回路25の出力端子N2に電気的に接続されている。
【0038】
第2のトランスミッションゲート112は、P型トランジスター112p及びN型トランジスター112nを備えている。P型トランジスター112p及びN型トランジスター112nのソースは、第2の制御線95に電気的に接続されている。P型トランジスター112p及びN型トランジスター112nのドレインは、画素電極21に電気的に接続されている。P型トランジスター112pのゲートは、メモリー回路25の出力端子N2に電気的に接続されており、N型トランジスター112nのゲートは、メモリー回路25の入力端子N1に電気的に接続されている。
【0039】
スイッチ回路110は、メモリー回路25に入力されるデータ信号に応じて、第1の制御線94及び第2の制御線95のいずれか一方の制御線を択一的に選択して、その一方の制御線を画素電極21に電気的に接続する。
【0040】
具体的には、メモリー回路25の入力端子N1にハイレベルのデータ信号が入力されると、メモリー回路25からN型トランジスター111n及びP型トランジスター112pのゲートに低電位電源電位VSSが出力されると共に、P型トランジスター111p及びN型トランジスター112nのゲートに高電位電源電位VDDが出力されることにより、第2のトランスミッションゲート112を構成するP型トランジスター112p及びN型トランジスター112nのみがオン状態となり、第1のトランスミッションゲート111を構成するP型トランジスター111p及びN型トランジスター111nはオフ状態となる。一方、メモリー回路25の入力端子N1にローレベルのデータ信号が入力されると、メモリー回路25からN型トランジスター111n及びP型トランジスター112pのゲートに高電位電源電位VDDが出力されると共に、P型トランジスター111p及びN型トランジスター112nのゲートに低電位電源電位VSSが出力されることにより、第1のトランスミッションゲート111を構成するP型トランジスター111p及びN型トランジスター111nのみがオン状態となり、第2のトランスミッションゲート112を構成するP型トランジスター112p及びN型トランジスター112nはオフ状態となる。つまり、メモリー回路25の入力端子N1にハイレベルのデータ信号が入力された場合には、第2のトランスミッションゲート112のみがオン状態となり、一方、メモリー回路25の入力端子N1にローレベルのデータ信号が入力された場合には、第1のトランスミッションゲート111のみがオン状態となる。
【0041】
複数の画素20の各々の画素電極21は、スイッチ回路110によってデータ信号に応じて択一的に選択された第1又は第2の制御線94又は95に電気的に接続される。その際、複数の画素20の各々の画素電極21は、第1の電位S1又は第2の電位S2が供給される、或いはハイインピーダンス状態とされる。
【0042】
より具体的には、ローレベルのデータ信号が供給される画素20については、第1のトランスミッションゲート111のみがオン状態となり、その画素20の画素電極21は、第1の制御線94に電気的に接続され、電位制御部210から第1の電位S1が供給され、又は、ハイインピーダンス状態とされる。一方、ハイレベルのデータ信号が供給される画素20については、第2のトランスミッションゲート112のみがオン状態となり、その画素20の画素電極21は、第2の制御線95に電気的に接続され、電位制御部210から第2の電位S2が供給され、又は、ハイインピーダンス状態とされる。
【0043】
画素電極21は、電気泳動素子23を介して共通電極22と互いに対向するように配置されている。共通電極22は、共通電位Vcomが供給される共通電位線93に電気的に接続されている。
【0044】
ここに、電位制御部210は、上述のように第1の制御線94及び第2の制御線95を介して第1の電位S1及び第2の電位S2を供給すると共に、高電位電源線91を介して高電位電源電位VDDを供給し、低電位電源線92を介して低電位電源電位VSSを供給し、共通電位線93を介して共通電位Vcomを供給する。
【0045】
電気泳動素子23は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセルから構成されている。
【0046】
次に、本実施形態に係る電気泳動表示装置の表示部の具体的な構成について、図3及び図4を参照して説明する。
【0047】
図3は、本実施形態に係る電気泳動表示装置の表示部の部分断面図である。
【0048】
図3において、表示部3は、素子基板28と対向基板29との間に電気泳動素子23が挟持される構成となっている。尚、本実施形態では、対向基板29側に画像を表示することを前提として説明する。
【0049】
素子基板28は、例えばガラスやプラスチック等からなる基板である。素子基板28上には、ここでは図示を省略するが、図2を参照して上述した画素スイッチング用トランジスター24、メモリー回路25、スイッチ回路110、走査線40、データ線50、高電位電源線91、低電位電源線92、共通電位線93、第1の制御線94、第2の制御線95等が作り込まれた積層構造が形成されている。この積層構造の上層側に複数の画素電極21がマトリクス状に設けられている。
【0050】
対向基板29は、例えばガラスやプラスチック等からなる透明な基板である。対向基板29における素子基板28との対向面上には、共通電極22が複数の画素電極21と対向してベタ状に形成されている。共通電極22は、例えばマグネシウム銀(MgAg)、インジウム・スズ酸化物(ITO)、インジウム・亜鉛酸化物(IZO)等の透明導電材料から形成されている。
【0051】
電気泳動素子23は、電気泳動粒子をそれぞれ含んでなる複数のマイクロカプセル80から構成されており、例えば樹脂等からなるバインダー30及び接着層31によって素子基板28及び対向基板29間で固定されている。尚、本実施形態に係る電気泳動表示装置1は、製造プロセスにおいて、電気泳動素子23が予め対向基板29側にバインダー30によって固定されてなる電気泳動シートが、別途製造された、画素電極21等が形成された素子基板28側に接着層31によって接着されている。
【0052】
マイクロカプセル80は、画素電極21及び共通電極22間に挟持され、1つの画素20内に(言い換えれば、1つの画素電極21に対して)1つ又は複数配置されている。
【0053】
図4は、マイクロカプセルの構成を示す模式図である。尚、図4では、マイクロカプセルの断面を模式的に示している。
【0054】
図4において、マイクロカプセル80は、被膜85の内部に分散媒81と、複数の白色粒子82と、複数の黒色粒子83とが封入されてなる。マイクロカプセル80は、例えば、50um程度の粒径を有する球状に形成されている。
【0055】
被膜85は、マイクロカプセル80の外殻として機能し、ポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を有する高分子樹脂から形成されている。
【0056】
分散媒81は、白色粒子82及び黒色粒子83をマイクロカプセル80内(言い換えれば、被膜85内)に分散させる媒質である。分散媒81としては、水や、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ペンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロヘキサン、メチルシクロヘキサン等の脂環式炭化水素、ベンゼン、トルエンや、キシレン、ヘキシルベンゼン、へブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、1、2−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩やその他の油類を単独で又は混合して用いることができる。また、分散媒81には、界面活性剤が配合されてもよい。
【0057】
白色粒子82は、例えば、二酸化チタン、亜鉛華(酸化亜鉛)、三酸化アンチモン等の白色顔料からなる粒子(高分子或いはコロイド)であり、例えば負に帯電されている。
【0058】
黒色粒子83は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子(高分子或いはコロイド)であり、例えば正に帯電されている。
【0059】
このため、白色粒子82及び黒色粒子83は、画素電極21と共通電極22との間の電位差によって発生する電場によって、分散媒81中を移動することができる。
【0060】
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。
【0061】
図3及び図4において、画素電極21と共通電極22との間に、相対的に共通電極22の電位が高くなるように電圧が印加された場合には、正に帯電された黒色粒子83はクーロン力によってマイクロカプセル80内で画素電極21側に引き寄せられると共に、負に帯電された白色粒子82はクーロン力によってマイクロカプセル80内で共通電極22側に引き寄せられる。この結果、マイクロカプセル80内の表示面側(即ち、共通電極22側)に白色粒子82が集まることで、表示部3の表示面にこの白色粒子82の色(即ち、白色)を表示することができる。逆に、画素電極21と共通電極22との間に、相対的に画素電極21の電位が高くなるように電圧が印加された場合には、負に帯電された白色粒子82がクーロン力によって画素電極21側に引き寄せられると共に、正に帯電された黒色粒子83はクーロン力によって共通電極22側に引き寄せられる。この結果、マイクロカプセル80の表示面側に黒色粒子83が集まることで、表示部3の表示面にこの黒色粒子83の色(即ち、黒色)を表示することができる。
【0062】
尚、画素電極21及び共通電極22間における白色粒子82及び黒色粒子83の分布状態によって、白色と黒色との中間階調である、ライトグレー、グレー、ダークグレー等の灰色を表示することも可能である。また、白色粒子82、黒色粒子83に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等を表示することができる。
【0063】
次に、図5及び図6を参照して画素20におけるデータ保持回路28に着目して、より詳細に説明する。図5は、データ書込み時におけるデータ保持回路の動作を説明するための説明図であり、図6は、電気泳動素子の駆動時におけるデータ保持回路の動作を説明するための説明図である。以下では、図2を参照して説明した画素20の構成のうちデータ保持回路28にのみ着目して詳細に説明し、それ以外については、図5及び図6において部分的に図示を省略し、且つ部分的に説明を省略或いは簡略化することもある。この点については、後述する図7から図10についても同様である。
【0064】
本実施形態では、図2を参照して説明したように、データ保持回路28において、画素スイッチング用トランジスター24並びにメモリー回路25は夫々ダブルゲート型トランジスターを有する。
【0065】
図2において、画素スイッチング用トランジスター24は、一例として第1のダブルゲート型トランジスターにより構成される。第1のダブルゲート型トランジスター24は、図5及び図6に示すようにソース側のNチャネル型トランジスターNT11及びドレイン側のNチャネル型トランジスターNT12により形成される。ソース側のNチャネル型トランジスターNT11のゲートが走査線40に電気的に接続されており、そのソースがデータ線50に電気的に接続されると共に、ドレイン側のNチャネル型トランジスターNT12のゲートが第1の供給線98に電気的に接続されており、そのドレインがメモリー回路25の入力端子N1に電気的に接続される。
【0066】
図2において、メモリー回路25のインバーター回路25aは、好ましくは第1のダブルゲート型トランジスター25a1、及び第2のダブルゲート型トランジスター25a2を有している。図5及び図6に示すように、第1のダブルゲート型トランジスター25a1は、ソース側のNチャネル型トランジスターNT31及びドレイン側のNチャネル型トランジスターNT32により形成され、第2のダブルゲート型トランジスター25a2は、ソース側のPチャネル型トランジスターPT32及びドレイン側のPチャネル型トランジスターPT31により形成される。
【0067】
第1のダブルゲート型トランジスター25a1において、ソース側のNチャネル型トランジスターNT31のゲートはメモリー回路25の入力端子N1に電気的に接続され、ドレイン側のNチャネル型トランジスターNT32のゲートは、他方のインバーター回路25bにおけるドレイン側のNチャネル型トランジスターNT22のゲートと共に第1の供給線98に電気的に接続される。ソース側のNチャネル型トランジスターNT31のソースは低電位電源電位VSSが供給される低電位電源線92に電気的に接続され、ドレイン側のNチャネル型トランジスターNT32のドレインはメモリー回路25の出力端子N2に電気的に接続されている。
【0068】
第2のダブルゲート型トランジスター25a2において、ソース側のPチャネル型トランジスターPT32のゲートはメモリー回路25の入力端子N1に電気的に接続され、ドレイン側のPチャネル型トランジスターPT31のゲートは、他方のインバーター回路25bにおけるドレイン側のPチャネル型トランジスターPT21のゲートと共に第2の供給線99に電気的に接続される。ソース側のPチャネル型トランジスターPT32のソースは高電位電源電位VDDが供給される高電位電源線91に電気的に接続され、ドレイン側のPチャネル型トランジスターPT31のドレインはメモリー回路25の出力端子N2に電気的に接続されている。
【0069】
図2において、メモリー回路25の他方のインバーター回路25bは、好ましくは第1のダブルゲート型トランジスター25b1、及び第2のダブルゲート型トランジスター25b2を有している。図5及び図6に示すように、第1のダブルゲート型トランジスター25b1は、ソース側のNチャネル型トランジスターNT21及びドレイン側のNチャネル型トランジスターNT22により形成され、第2のダブルゲート型トランジスター25b2は、ソース側のPチャネル型トランジスターPT22及びドレイン側のPチャネル型トランジスターPT21により形成される。
【0070】
第1のダブルゲート型トランジスター25b1において、ソース側のNチャネル型トランジスターNT21のゲートはメモリー回路25の出力端子N2に電気的に接続され、ドレイン側のNチャネル型トランジスターNT22のゲートは第1の供給線98に電気的に接続される。ソース側のNチャネル型トランジスターNT21のソースは低電位電源電位VSSが供給される低電位電源線92に電気的に接続され、ドレイン側のNチャネル型トランジスターNT22のドレインはメモリー回路25の入力端子N1に電気的に接続されている。
【0071】
第2のダブルゲート型トランジスター25b2において、ソース側のPチャネル型トランジスターPT22のゲートはメモリー回路25の出力端子N2に電気的に接続され、ドレイン側のPチャネル型トランジスターPT21のゲートは第2の供給線99に電気的に接続される。ソース側のPチャネル型トランジスターPT22のソースは高電位電源電位VDDが供給される高電位電源線91に電気的に接続され、ドレイン側のPチャネル型トランジスターPT21のドレインはメモリー回路25の入力端子N1に電気的に接続されている。
【0072】
図5及び図6を参照して、データ書込み時及び電気泳動素子の駆動時の各々における、データ保持回路28の動作について説明する。
【0073】
先ず、図5を参照してデータ書込みについて説明する。データ保持回路28において、画素スイッチング用トランジスター24を構成する第1のダブルゲート型トランジスターは、走査信号Yj(例えば5V)がソース側のゲート(Nチャネル型トランジスターNT11のゲート)に供給されることによりオン状態となり、データ線50を介して供給されるハイレベルのデータ信号Xi(例えば5V)を、メモリー回路25の入力端子N1に出力する。
【0074】
また、メモリー回路25は、電位制御部210から供給される高電位電源電位VDD(例えば5V)及び低電位電源電位VSS(例えば0V)の電位差に基づいて、第1の電源電圧(例えば5V)が印加され駆動される。一方のインバーター回路25aにおいて、第1のダブルゲート型トランジスター25a1のソース側のゲート(ソース側のNチャネル型トランジスターNT31のゲート)、及び第2のダブルゲート型トランジスター25a2のソース側のゲート(ソース側のPチャネル型トランジスターPT32のゲート)に対して、第1のダブルゲート型トランジスター24から入力端子N1を介してデータ信号Xi(例えば5V)が出力されることにより、第1のダブルゲート型トランジスター25a1はオン状態、第2のダブルゲート型トランジスター25a2はオフ状態となる。従って、第1のダブルゲート型トランジスター25a1を介して、出力端子N2から低電位電源電位VSS(例えば0V)が出力される。
【0075】
他方のインバーター回路25bにおいて、第1のダブルゲート型トランジスター25b1のソース側のゲート(ソース側のNチャネル型トランジスターNT21のゲート)、及び第2のダブルゲート型トランジスター25b2のソース側のゲート(ソース側のPチャネル型トランジスターPT22のゲート)に対して、第1のダブルゲート型トランジスター25a1から出力端子N2を介して低電位電源電位VSS(例えば0V)が出力されることにより、第1のダブルゲート型トランジスター25b1はオフ状態、第2のダブルゲート型トランジスター25b2はオン状態となる。従って、第2のダブルゲート型トランジスター25b2を介して高電位電源電位VDD(例えば5V)が出力される。
【0076】
次に、図6を参照して電気泳動素子の駆動について説明する。データ保持回路28において、画素スイッチング用トランジスター24を構成する第1のダブルゲート型トランジスターはオフ状態となる。
【0077】
メモリー回路25は、電位制御部210から供給される高電位電源電位VDD(例えば15V)及び低電位電源電位VSS(例えば0V)の電位差に基づいて、第2の電源電圧(例えば15V)が印加され駆動される。図2において、電気泳動素子23は、画素電極21及び共通電極22の電位差に基づく所定の駆動電圧により駆動される。即ち、電位制御部210は、電気泳動素子23に所定の駆動電圧(例えば15V)が印加されるように、第1の電位S1、第2の電位S2、及び共通電位Vcomを供給し、更には、第2の電源電圧(例えば15V)を所定の駆動電圧(例えば15V)に応じて供給する。
【0078】
メモリー回路25のインバーター回路25a及び25bの各々における、第1のダブルゲート型トランジスター25a1及び25b1、並びに第2のダブルゲート型トランジスター25a2及び25b2について夫々、オン状態及びオフ状態の各々は図5を参照して説明したデータ書込み時と同様に維持される。
【0079】
従って、一方のインバーター回路25aにおいて、第1のダブルゲート型トランジスター25a1を介して出力端子N2から低電位電源電位VSS(例えば0V)が出力され、他方のインバーター回路25bにおいて、第2のダブルゲート型トランジスター25b2を介して入力端子N1に高電位電源電位VDD(例えば15V)が出力される。
【0080】
次に、比較例について図7から図10を参照して説明する。図7は、比較例におけるデータ保持回路の一の構成及び動作を説明するための概略図であり、図8は、比較例におけるデータ保持回路の他の構成を説明するための概略図であり、図9は、図8に示すデータ保持回路の構成について、一の動作を説明するための説明図であり、図10は、図8に示すデータ保持回路の構成について、他の動作を説明するための説明図である。尚、以下では比較例について、本実施形態と異なる構成及び動作についてより詳細に説明し、同様の部分については重複する説明を省略或いは簡略化する。
【0081】
先ず、図7を参照して、データ保持回路28をシングルゲート型トランジスターで構成する場合について説明する。図7では、画素スイッチング用トランジスター24はNチャネル型トランジスターNT1により構成され、メモリー回路25のインバーター回路25aは、Nチャネル型トランジスターNT3及びPチャネル型トランジスターPT3を有し、メモリー回路25のインバーター回路25bは、Nチャネル型トランジスターNT2及びPチャネル型トランジスターPT2を有している。
【0082】
ここに、図7においてデータ書込み時に、図5と同様に、データ線50よりハイレベルのデータ信号Xi(例えば5V)がデータ保持回路28に供給された場合、メモリー回路25において、一方のインバーター回路25aでは、Nチャネル型トランジスターNT3はオン状態、Pチャネル型トランジスターPT3はオフ状態となる。また、他方のインバーター回路25bでは、Nチャネル型トランジスターNT2はオフ状態、Pチャネル型トランジスターPT2はオン状態となる。
【0083】
よって電気泳動素子の駆動時、図6と同様に第2の電源電圧(例えば15V)がメモリー回路25に供給されると、入力端子N1には高電位電源電位VDD(例えば15V)が出力され、出力端子N2には低電位電源電位VSS(例えば0V)が出力される。この際、図7においてオフ状態のNチャネル型トランジスターNT1及びNT2に着目すると、高電位電源電位VDD(例えば15V)に応じたドレイン電圧が印加される。
【0084】
ここに、図11は、比較例について、オフ状態のシングルゲート型トランジスター(Nチャネル型トランジスター)における表面ポテンシャル分布を説明する説明図である。図11におけるグラフはシュミレーションに基づくものであり、図中のA−A’線に沿う表面部分における位置(x[um])に対する、ポテンシャルの値([V])を表してある。尚、この点については、後述する図12及び図13に示されるグラフについて同様である。
【0085】
図11には、LDD(Lightly Doped Drain)構造のシングルゲート型トランジスター(Nチャネル型トランジスター)の断面部分の構成を簡略化して示してあり、ゲート電圧及びソース電圧は夫々0[V]でオフ状態となっており、ドレイン電圧は仮に10[V]として印加されている。この場合、図11のグラフによれば、ゲートとドレインとの境界で急激にポテンシャルが増加し、比較的高いドレインバイアスが印加される。
【0086】
即ち、図7では、オフ状態のNチャネル型トランジスターNT1及びNT2では図11と同様に比較的高いドレインバイアスが印加される状態にあり、リーク電流の増大、長期的には素子の特性劣化等の不具合が生じるおそれがある。
【0087】
次に、図8を参照して、データ保持回路28をダブルゲート型トランジスターで構成する場合の比較例について説明する。図8に示す比較例の構成は、概ね図2、或いは図5及び図6を参照して説明した本実施形態と同様であり、画素スイッチング用トランジスター24において、ソース側のNチャネル型トランジスターNT11及びドレイン側のNチャネル型トランジスターNT12の各々のゲートが走査線40に電気的に接続される構成が異なっている。加えてメモリー回路25について、一方のインバーター回路25aにおいて、第1のダブルゲート型トランジスター25a1のドレイン側のゲート(ドレイン側のNチャネル型トランジスターNT32のゲート)、並びに第2のダブルゲート型トランジスター25a2のドレイン側のゲート(ドレイン側のPチャネル型トランジスターPT31のゲート)も夫々メモリー回路25の入力端子N1に電気的に接続され、他方のインバーター回路25bにおいて、第1のダブルゲート型トランジスター25b1のドレイン側のゲート(ドレイン側のNチャネル型トランジスターNT22のゲート)、並びに第2のダブルゲート型トランジスター25b2のドレイン側のゲート(ドレイン側のPチャネル型トランジスターPT21のゲート)も夫々メモリー回路25の出力端子N2に電気的に接続される点が異なる。
【0088】
図9において、図8に示すデータ保持回路28について、データ書込み時に図5と同様に、データ線50よりハイレベルのデータ信号Xi(例えば5V)が供給された場合、メモリー回路25のインバーター回路25a及び25bの各々における、第1のダブルゲート型トランジスター25a1及び25b1、並びに第2のダブルゲート型トランジスター25a2及び25b2について夫々、オン状態及びオフ状態の各々は図6と同様である。
【0089】
この際、図9において電気泳動素子の駆動時、図6と同様に第2の電源電圧(例えば15V)がメモリー回路25に供給されると、図中点線で囲まれたオフ状態のNチャネル型トランジスターNT12及びNT22には、高電位電源電位VDD(例えば15V)に応じたドレイン電圧が印加される。
【0090】
ここに、図12は、比較例について、オフ状態の第1のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【0091】
図12には、LDD構造のNチャネル型トランジスターにより形成される第1のダブルゲート型トランジスターの断面部分の構成を簡略化して示してあり、ソース側及びドレイン側の各々でゲート電圧は0[V]、並びにソース電圧は0[V]でオフ状態となっており、ドレイン電圧は仮に10[V]として印加されている。この場合、図12のグラフによれば、ドレイン側のゲートとドレインとの境界で急激にポテンシャルが増加し、ドレインバイアスの殆どがドレイン側のゲートに印加される。
【0092】
即ち、データ保持回路28を、図7を参照して説明したようにシングルゲート型トランジスターで構成する場合と比較して、図9に示すように単にダブルゲート型トランジスターで構成するようにしても、効果的な耐圧改善は期待できないといえる。
【0093】
図10において、図8に示すデータ保持回路28について、データ書込み時にデータ線50よりローレベルのデータ信号Xi(例えば0V)が供給された場合、メモリー回路25の一方のインバーター回路25aにおいて、第1のダブルゲート型トランジスター25a1はオフ状態、第2のダブルゲート型トランジスター25a2はオン状態となり、他方のインバーター回路25bにおいて、第1のダブルゲート型トランジスター25b1はオン状態、第2のダブルゲート型トランジスター25b2はオフ状態となる。
【0094】
従って、電気泳動素子の駆動時に第2の電源電圧(例えば15V)がメモリー回路25に供給されると、一方のインバーター回路25aにおいて、第2のダブルゲート型トランジスター25a2を介して出力端子N2から高電位電源電位VDD(例えば15V)が出力され、他方のインバーター回路25bにおいて、第1のダブルゲート型トランジスター25b1を介して入力端子N1に低電位電源電位VSS(例えば0V)が出力される。
【0095】
仮に、データ保持回路28に対してデータ書込み時に、図9を参照して説明したようにハイレベルのデータ信号Xi(例えば5V)が供給された状態から、図10を参照して説明したようにローレベルのデータ信号Xi(例えば0V)が供給されたとする。この場合、図10のメモリー回路25において、一方のインバーター回路25aにおいて、第1のダブルゲート型トランジスター25a1に着目すると、ソース側及びドレイン側のNチャネルトランジスターNT31及びNT32の間の電位は、図9を参照して説明したようにデータ書込み時にハイレベルのデータ信号Xi(例えば5V)が供給された際の低電位電源電位VSS(例えば0V)と同程度の値を維持する。他方のインバーター回路25bについては、第2のダブルゲート型トランジスター25b2に着目すると、ソース側及びドレイン側のPチャネルトランジスターPT22及びPT21の間の電位は、図9を参照して説明したようにデータ書込み時にハイレベルのデータ信号Xi(例えば5V)が供給された際の高電位電源電位VDD(例えば15V)と同程度の値を維持する。
【0096】
図9に戻り、仮に、データ保持回路28に対してデータ書込み時に、図10を参照して説明したようにローレベルのデータ信号Xi(例えば0V)が供給された状態から、ハイレベルのデータ信号Xi(例えば5V)が供給されたとする。この場合、メモリー回路25において、一方のインバーター回路25aにおいて、第2のダブルゲート型トランジスター25a2に着目すると、ソース側及びドレイン側のPチャネルトランジスターPT32及びPT31の間の電位は、データ書込み時にローレベルのデータ信号Xi(例えば0V)が供給された際の高電位電源電位VDD(例えば15V)と同程度の値を維持する。
【0097】
ここに、図14は、比較例のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。図14では、図8を参照して説明したメモリー回路25を構成するインバーター回路にのみ着目してその構成を示してあり、図中のグラフは、インバーター回路における各電位VIN、VOUT、VDN1、及びVDP1について、電位VINに対する他の電位VOUT、VDN1、及びVDP1の各々の値の変化を表してある。また、図中のグラフは、インバーター回路を構成する各ダブルゲート型トランジスターのソース側及びドレイン側の各々のゲートについて、チャネル長(L)が10[um]、チャネル幅(W)が20[um]とし、更には高電位電源電位VDDは10Vであることを前提とする。尚、図14についての以上の説明については、後述する図15について同様である。
【0098】
図9及び図10を参照して説明したようにデータ保持回路28においては、データ書込み時にデータ信号Xiがハイレベル及びローレベルの各々で供給されることにより、メモリー回路25の各インバーター回路25a或いは25bを構成する第1のダブルゲート型トランジスター25a1或いは25b1、及び第2のダブルゲート型トランジスター25a2或いは25b2の各々のオン状態、オフ状態は変化する。
【0099】
図14に示すグラフにおいて、インバーター回路における入力電位VINが0〜4Vのとき、第1のダブルゲート型トランジスターはオフ状態となり、第2のダブルゲート型トランジスターはオン状態となり、特性1によればインバーター回路の出力電位VOUTは10V程度となる。この際、第1のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のNチャネルトランジスターの間の電位VDN1は特性2によれば0V程度を維持し(例えば図10参照)、第2のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のPチャネルトランジスターの間の電位VDP1は特性3によれば10V程度を維持する。従って、第1のダブルゲート型トランジスターにおいて、ドレインバイアスの殆どがドレイン側のゲートに印加され、過大な電圧ストレスが付加される。
【0100】
即ち、図9中点線で囲まれたオフ状態のNチャネル型トランジスターNT12及びNT22、図10中点線で囲まれたオフ状態のNチャネル型トランジスターNT12及びNT32には夫々ゲートに過大な電圧ストレスが付加され、効果的な耐圧改善は期待できないといえる。
【0101】
他方、図14に示すグラフにおいて、インバーター回路における入力電位VINが4V以上のとき、第1のダブルゲート型トランジスターはオン状態となり、第2のダブルゲート型トランジスターはオフ状態となり、特性1によればインバーター回路の出力電位VOUTは0V程度となる。この際、第1のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のNチャネルトランジスターの間の電位VDN1は特性2によれば0V程度を維持し、第2のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のPチャネルトランジスターの間の電位VDP1は特性3によれば10V程度を維持する(例えば図9或いは図10参照)。従って、第2のダブルゲート型トランジスターにおいてドレイン側のゲートに過大な電圧ストレスが付加される。
【0102】
即ち、図9中点線で囲まれたオフ状態のPチャネル型トランジスターPT31、並びに図10中点線で囲まれたオフ状態のPチャネル型トランジスターPT21には夫々ゲートに過大な電圧ストレスが付加され、効果的な耐圧改善は期待できないといえる。
【0103】
図1又は図2に戻り、本実施形態では電位制御部210は、第1の供給線98及び第2の供給線99の各々を介して、第1の電源電圧(例えば5V)と第2の電源電圧(例えば10V)との間の中間電圧(例えば7.5V)を供給する。これにより、図5及び図6において、データ保持回路28では、第1のダブルゲート型トランジスター24のドレイン側のゲート、並びにメモリー回路25における第1のダブルゲート型トランジスター25a1及び25b1の各々のドレイン側のゲートに対して、第1の供給線98より供給電圧Vi1として中間電圧(例えば7.5V)が印加される。
【0104】
他方、メモリー回路25における第2のダブルゲート型トランジスター25a2及び25b2に対して各々のドレイン側のゲートには、図5におけるデータ書込み時に、第2の供給線99より供給電圧Vi2として例えば0Vが印加され、図6における電気泳動素子の駆動時に、第2の供給線99より供給電圧Vi2として中間電圧(例えば7.5V)が印加される。
【0105】
ここに、図13は、本実施形態について、オフ状態の第1のダブルゲート型トランジスターにおける表面ポテンシャル分布を説明する説明図である。
【0106】
図13において、第1のダブルゲート型トランジスターのソース側のゲート電圧は0[V]並びにソース電圧は0[V]でオフ状態となっており、ドレイン電圧は仮に10[V]として印加される一方、ドレイン側のゲート電圧はドレイン電圧(10[V])の半分程度の値(5[V])として印加される。図13のグラフによれば、例えば図12のグラフと比較すれば、第1のダブルゲート型トランジスターのソース側及びドレイン側のトランジスターの間の電位はドレイン電圧(10V)の半分程度の値(5V)となっている。
【0107】
図6では、データ保持回路28について、第1のダブルゲート型トランジスター24におけるソース側及びドレイン側のNチャネルトランジスターNT11及びNT12の間の電位、メモリー回路25の第1のダブルゲート型トランジスター25b1におけるソース側及びドレイン側のNチャネルトランジスターNT21及びNT22の間の電位を夫々、ドレイン電圧(例えば15V)の半分程度の値(例えば7.5V)とすることができる。加えて、メモリー回路25の第1のダブルゲート型トランジスター25a1がオフ状態の場合(例えば図10と同様にローレベルのデータ信号Xiが供給される場合)に、ソース側及びドレイン側のNチャネルトランジスターNT31及びNT32の間の電位も、ドレイン電圧(例えば15V)の半分程度の値(例えば7.5V)とすることができる。従って、第1のダブルゲート型トランジスター24、25a1及び25b1では夫々、ソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができるため、高耐圧化させることが可能となる。
【0108】
ここに、図15は、本実施形態のメモリー回路において、ダブルゲート型トランジスターで構成されるインバーター回路の動作特性を説明するための説明図である。図15では、本実施形態に係るメモリー回路25を構成するインバーター回路にのみ着目してその構成を示してある。インバーター回路を構成する各ダブルゲート型トランジスターのドレイン側のゲートには、ドレイン電圧(出力電位VOUTに基づく10V)の半分程度のゲート電圧VM1(5V)が印加された状態にある。尚、図15について、図14と重複する説明は省略或いは簡略化する。
【0109】
図5及び図6ではデータ保持回路28について、データ書込み時にハイレベルのデータ信号Xi(例えば5V)が供給された場合について説明したが、他方、データ書込み時にデータ線50よりローレベルのデータ信号Xi(例えば0V)が供給された場合、メモリー回路25のインバーター回路25a及び25bの各々における、第1のダブルゲート型トランジスター25a1及び25b1、並びに第2のダブルゲート型トランジスター25a2及び25b2について夫々、オン状態及びオフ状態の各々は図10と同様である。即ち、図6を参照して説明したように、データ書込み時にハイレベルのデータ信号Xi(例えば5V)が供給された場合と比較して、第1のダブルゲート型トランジスター25a1及び25b1、並びに第2のダブルゲート型トランジスター25a2及び25b2について夫々、オン状態及びオフ状態は逆の状態(オン状態はオフ状態となり、オフ状態はオン状態)となる。
【0110】
図15に示すグラフにおいて、インバーター回路における入力電位VINが0〜4Vのとき、オフ状態の第1のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のNチャネルトランジスターの間の電位VDN1は特性2によれば5V程度から1V程度へと変化する。
【0111】
即ち図6において、第1のダブルゲート型トランジスター24及び25b1では夫々、ソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができるため、高耐圧化させることが可能となる。
【0112】
他方、図15に示すグラフにおいて、インバーター回路における入力電位VINが4V以上のとき、オフ状態の第2のダブルゲート型トランジスターにおいて、ソース側及びドレイン側のPチャネルトランジスターの間の電位VDP1は特性3によれば10V程度から6V程度へと変化する。
【0113】
図6では、データ保持回路28について、メモリー回路25における第2のダブルゲート型トランジスター25a2におけるソース側及びドレイン側のPチャネルトランジスターPT32及びPT31の間の電位を、ドレイン電圧(例えば15V)の半分程度の値(例えば7.5V)とすることができる。
【0114】
他方、データ書込み時にローレベルのデータ信号Xi(例えば0V)が供給された場合について、メモリー回路25における第2のダブルゲート型トランジスター25b2におけるソース側及びドレイン側のPチャネルトランジスターPT22及びPT21の間の電位を、ドレイン電圧(例えば15V)の半分程度の値(例えば7.5V)とすることができる(例えば図10参照)。従って、第2のダブルゲート型トランジスター25a2及び25b2では夫々、ソース側のゲートに、ドレイン側のゲートに付加された電圧ストレスを分配することができるため、高耐圧化させることが可能となる。
【0115】
従って、本実施形態では、データ保持回路28において、画素スイッチング用トランジスター24及びメモリー回路25を夫々高耐圧化させることが可能となり、電気泳動表示装置において例えば長期信頼性を確保し高品位な表示を行うことができる。
【0116】
また、図5及び図6を参照して説明したように、データ保持回路28では、第1のダブルゲート型トランジスター24、25a1及び25b1の各々には第1の供給線98を介して、第2のダブルゲート型トランジスター25a2及び25b2の各々には第2の供給線99を介して、互いに異なるタイミングで中間電圧(例えば7.5V)を容易に供給することができ、且つ画素20の構成が煩雑化するのを防止することができる。
【0117】
上記実施形態では、画素スイッチング用トランジスター24、メモリー回路25に含まれるダブルゲート型トランジスターの全てについて、ドレイン側のゲートに中間電圧を印加しているが、これに代えて、画素スイッチング用トランジスター24、メモリー回路25に含まれるN型トランジスターについてのみ、ドレイン側のゲートに中間電圧を印加するようにしてもよい。同様に、画素スイッチング用トランジスター24、メモリー回路25に含まれるP型トランジスターについてのみ、ドレイン側のゲートに中間電圧を印加するようにしてもよい。製造プロセス上、必ずしもN型トランジスターとP型トランジスターのドレイン耐圧が等しくならない場合があり、N型又はP型トランジスターのうち、耐圧が劣っている側のトランジスターにのみドレイン側のゲートに中間電圧を印加すれば足りる場合があるためである。
【0118】
次に、上述した電気泳動表示装置を適用した電子機器について、図16及び図17を参照して説明する。以下では、上述した電気泳動表示装置を電子ペーパー及び電子ノートに適用した場合を例にとる。
【0119】
図16は、電子ペーパー400の構成を示す斜視図である。
【0120】
図16に示すように、電子ペーパー400は、上述した実施形態に係る電気泳動表示装置を表示部401として備えている。電子ペーパー400は可撓性を有し、従来の紙と同様の質感及び柔軟性を有する書き換え可能なシートからなる本体402を備えて構成されている。
【0121】
図17は、電子ノート500の構成を示す斜視図である。
【0122】
図17に示すように、電子ノート500は、図16で示した電子ペーパー400が複数枚束ねられ、カバー501に挟まれているものである。カバー501は、例えば外部の装置から送られる表示データを入力するための表示データ入力手段(図示せず)を備える。これにより、その表示データに応じて、電子ペーパーが束ねられた状態のまま、表示内容の変更や更新を行うことができる。
【0123】
上述した電子ペーパー400及び電子ノート500は、上述した実施形態に係る電気泳動表示装置を備えるので、高品質な画像表示を行うことが可能である。
【0124】
尚、これらの他に、腕時計、携帯電話、携帯用オーディオ機器などの電子機器の表示部に、上述した本実施形態に係る電気泳動表示装置を適用することができる。
【0125】
本発明は、上述した実施形態に限られるものではなく、特許請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学表示装置を備えてなる電子機器もまた本発明の技術的範囲に含まれるものである。
【符号の説明】
【0126】
1…電気泳動表示装置、20…画素、24…画素スイッチング用トランジスター、25…メモリー回路、25a、25b…インバーター回路、24、25a1、25b1…第1のダブルゲート型トランジスター、25a2、25b2…第2のダブルゲート型トランジスター、28…データ保持回路、40…走査線、50…データ線、23…電気泳動素子、210…電位制御部、98…第1の供給線、99…第2の供給線、NT11、NT12、NT21、NT22、NT31、NT32…Nチャネル型トランジスター、PT21、PT22、PT31、PT32…Pチャネル型トランジスター
【特許請求の範囲】
【請求項1】
走査線及びデータ線の交差に対応して配列された画素毎に電気光学素子を備える電気光学装置であって、
前記画素毎に設けられると共に前記データ線よりデータ信号が供給されることによりデータ書込みが行われ、ダブルゲート型トランジスターを含むデータ保持回路と、
該データ保持回路を駆動するために、前記データ書込み時に第1の電源電圧を供給すると共に、前記電気光学素子の駆動時に、前記電気光学素子の駆動電圧に応じた第2の電源電圧を供給する電位制御部と
を備え、
前記電位制御部は、前記第1の電源電圧と前記第2の電源電圧との間の中間電圧を前記ダブルゲート型トランジスターのソース側及びドレイン側の一方のゲートに印加する
ことを特徴とする電気光学装置。
【請求項2】
前記データ保持回路は、前記ダブルゲート型トランジスターとして、Nチャネル型トランジスターにより形成される第1のダブルゲート型トランジスター、及びPチャネル型トランジスターにより形成される第2のダブルゲート型トランジスターを含み、
前記第1のダブルゲート型トランジスターに前記中間電圧を供給する第1の供給線と、
前記第2のダブルゲート型トランジスターに前記中間電圧を供給する第2の供給線と
を備えることを特徴とする請求項1に記載の電気光学装置。
【請求項3】
前記データ保持回路は、前記走査線より供給される走査信号に応じて前記データ信号を供給する画素スイッチング素子を有しており、該画素スイッチング素子は前記ダブルゲート型トランジスターを含むことを特徴とする請求項1又は2に記載の電気光学装置。
【請求項4】
前記データ保持回路は、前記データ信号を保持するメモリー回路を有しており、該メモリー回路は前記ダブルゲート型トランジスターを含むことを特徴とする請求項1から3のいずれか一項に記載の電気光学装置。
【請求項5】
請求項1から4のいずれか一項に記載の電気光学装置を備えることを特徴とする電子機器。
【請求項1】
走査線及びデータ線の交差に対応して配列された画素毎に電気光学素子を備える電気光学装置であって、
前記画素毎に設けられると共に前記データ線よりデータ信号が供給されることによりデータ書込みが行われ、ダブルゲート型トランジスターを含むデータ保持回路と、
該データ保持回路を駆動するために、前記データ書込み時に第1の電源電圧を供給すると共に、前記電気光学素子の駆動時に、前記電気光学素子の駆動電圧に応じた第2の電源電圧を供給する電位制御部と
を備え、
前記電位制御部は、前記第1の電源電圧と前記第2の電源電圧との間の中間電圧を前記ダブルゲート型トランジスターのソース側及びドレイン側の一方のゲートに印加する
ことを特徴とする電気光学装置。
【請求項2】
前記データ保持回路は、前記ダブルゲート型トランジスターとして、Nチャネル型トランジスターにより形成される第1のダブルゲート型トランジスター、及びPチャネル型トランジスターにより形成される第2のダブルゲート型トランジスターを含み、
前記第1のダブルゲート型トランジスターに前記中間電圧を供給する第1の供給線と、
前記第2のダブルゲート型トランジスターに前記中間電圧を供給する第2の供給線と
を備えることを特徴とする請求項1に記載の電気光学装置。
【請求項3】
前記データ保持回路は、前記走査線より供給される走査信号に応じて前記データ信号を供給する画素スイッチング素子を有しており、該画素スイッチング素子は前記ダブルゲート型トランジスターを含むことを特徴とする請求項1又は2に記載の電気光学装置。
【請求項4】
前記データ保持回路は、前記データ信号を保持するメモリー回路を有しており、該メモリー回路は前記ダブルゲート型トランジスターを含むことを特徴とする請求項1から3のいずれか一項に記載の電気光学装置。
【請求項5】
請求項1から4のいずれか一項に記載の電気光学装置を備えることを特徴とする電子機器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2011−215497(P2011−215497A)
【公開日】平成23年10月27日(2011.10.27)
【国際特許分類】
【出願番号】特願2010−85480(P2010−85480)
【出願日】平成22年4月1日(2010.4.1)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
【公開日】平成23年10月27日(2011.10.27)
【国際特許分類】
【出願日】平成22年4月1日(2010.4.1)
【出願人】(000002369)セイコーエプソン株式会社 (51,324)
【Fターム(参考)】
[ Back to top ]