高出力電界効果トランジスタ増幅器
【目的】 マイクロ波領域で広帯域にわたって高利得が得られる高出力電界効果トランジスタ増幅器を構成する。
【構成】 ソース接地形式の電界効果トランジスタ２４が構成された第１の基板２２上に、上記電界効果トランジスタのゲートと接地点との間に接続されるインダクタ３６とキャパシタ４０との直列回路を構成し、上記電界効果トランジスタ２４のゲートを上記第１の基板２２とは別の第２の基板上に構成された入力インピーダンス整合回路３３に接続し、さらに上記電界効果トランジスタ２４のドレインを上記第１の基板とは別の第３の基板上に構成された出力インピーダンス整合回路４３に接続して構成されている。
【構成】 ソース接地形式の電界効果トランジスタ２４が構成された第１の基板２２上に、上記電界効果トランジスタのゲートと接地点との間に接続されるインダクタ３６とキャパシタ４０との直列回路を構成し、上記電界効果トランジスタ２４のゲートを上記第１の基板２２とは別の第２の基板上に構成された入力インピーダンス整合回路３３に接続し、さらに上記電界効果トランジスタ２４のドレインを上記第１の基板とは別の第３の基板上に構成された出力インピーダンス整合回路４３に接続して構成されている。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロ波領域で広い周波数帯域にわたって高利得が得られる高出力電界効果トランジスタ増幅器（以下高出力ＦＥＴ増幅器と称す）に関するものである。
【０００２】
【従来の技術】図６は従来の高出力ＦＥＴ増幅器、特に高出力ＧａＡｓＦＥＴ増幅器の主要部の回路を概略的に示した図である。同図において、ＧａＡｓ基板２上にＧａＡｓＦＥＴ４が形成されており、そのソース電極Ｓは接地されている。ＦＥＴ４のゲート電極Ｇはインダクタンスで表されたボンディングワイヤ６を経て１／４波長分布定数回路８１に接続され、該１／４波長分布定数回路８１は他の１／４波長分布定数回路８２を経て入力端子１０に接続されている。これら２段の分布定数回路８１、８２により入力インピーダンス整合回路１３を構成している。ＦＥＴ４のドレイン電極Ｄは同様にボンディングワイヤ１２を経て１／４波長分布定数回路９１に接続され、該１／４波長分布定数回路９１は他の１／４波長分布定数回路９２を経て出力端子１４に接続されている。これら２段の分布定数回路９１、９２により出力インピーダンス整合回路２３を構成している。図６の例では、入出力の各インピーダンス整合回路として、１／４波長分布定数回路を２段使用しているが、その段数は２段に限らず、所定の電気長、インピーダンスをもった分布定数回路を、所望のインピーダンスが得られるように任意の段数設けられる。
【０００３】図６に示すような高出力ＧａＡｓＦＥＴ増幅器では、大きな出力を得るために総ゲート幅の非常に大きなＧａＡｓＦＥＴを使用するため、ＧａＡｓＦＥＴ４自体の入力インピーダンスが非常に小さくなる。また、ハイブリッドに高出力ＧａＡｓＦＥＴ増幅器を構成しようとすると、ＦＥＴ４とボンディングワイヤ６、１２とを含めた総合のＳパラメータについてインピーダンス整合をとる必要があり、動作周波数が高くなると、この総合Ｓパラメータは容量性の領域から誘導性の領域に移行する。上記のように、図６の高出力ＧａＡｓＦＥＴ増幅器ではＦＥＴ４とボンディングワイヤ６、１２とを含めた回路を入力側の２段１／４波長分布定数回路８１、８２、出力側の２段１／４波長分布定数回路９１、９２でそれぞれインピーダンス整合をとっている。
【０００４】
【発明が解決しようとする課題】上記のように、従来の高出力ＧａＡｓＦＥＴ増幅器では、ＧａＡｓＦＥＴは非常に低インピーダンスになり、またＧａＡｓＦＥＴ４のＳパラメータの周波数特性の変化が大きい状態の下で分布定数回路によりインピーダンス整合をとらなければならず、利得を実質的に一定と看做し得る状態で整合のとれる周波数範囲が狭くなるという欠点があった。また、入力側あるいは出力側のリターンロスが大きく、結果として負荷に供給し得る有効出力も小さくなるという欠点があった。
【０００５】図７は図６の従来の高出力ＧａＡｓＦＥＴ増幅器の小信号Ｓパラメータによる入出力リターンロスの周波数特性の計算結果を示すグラフで、入力側リターンロスＳ11、出力側リターンロスＳ22を示す。一例として、５．０ＧＨｚ〜９．６ＧＨｚの動作周波数範囲で出力側リターンロスＳ22は６ｄＢより小さく、一応満足できる値であるが、入力側リターンロスＳ11は上記動作周波数範囲にわたって６ｄＢより大きく、最大３ｄＢにも達する。また、図８は図６に示す従来の高出力ＧａＡｓＦＥＴ増幅器の利得の周波数特性の計算結果を示すグラフで、同図から明らかなように、利得Ｓ21は８ｄＢより小さく、特に７ＧＨｚ以上の周波数範囲では５ｄＢ以下に低下し、充分ではなかった。
【０００６】本発明は上記のような従来の高出力ＧａＡｓＦＥＴ増幅器の問題点を解消するためになされたもので、１オクターブ以上の周波数範囲にわたって高い利得が得られる高出力ＦＥＴ増幅器を得ることを目的とする。
【０００７】
【課題を解決するための手段】本願の第１の発明に係る高出力ＧａＡｓＦＥＴ増幅器は、第１の基板上にソース接地形式で構成された電界効果トランジスタと、上記第１の基板とは異なる第２の基板上に構成され、上記電界効果トランジスタのゲートが接続される入力インピーダンス整合回路と、上記第１の基板とは異なる第３の基板上に構成され、上記電界効果トランジスタのドレインが接続される出力インピーダンス整合回路と、上記電界効果トランジスタのゲートと接地点との間に接続されたインダクタとキャパシタとの直列回路とからなり、上記直列回路は上記電界効果トランジスタと共に第１の基板上に構成されている。本願の第２の発明に係る高出力ＧａＡｓＦＥＴ増幅器は、ＧａＡｓからなる第１の基板上にソース接地形式でＧａＡｓ電界効果トランジスタ（ＧａＡｓＦＥＴ）が構成され、該ＧａＡｓＦＥＴのゲートパッドは上記第１の基板とは別の第２の基板上に構成された入力インピーダンス整合回路に接続され、上記第１の基板上に金属−絶縁物−金属キャパシタ（以下ＭＩＭキャパシタと称す）が形成され、上記ＧａＡｓＦＥＴのゲートパッドは空気を介して上記第１の基板に対向した金属体により上記ＭＩＭキャパシタと接続され、上記金属体と上記ＭＩＭキャパシタとの直列回路が上記ＧａＡｓＦＥＴのゲートと接地点との間に接続されるインダクタとキャパシタとの直列回路を構成している。
【０００８】
【作用】本願の第１の発明に係る高出力ＦＥＴ増幅器では、そのＦＥＴが形成された同一基板上に該ＦＥＴのゲートと接地点との間に接続される上記直列回路を設けたことにより、ＦＥＴと直列回路とを総合した入力インピーダンス、出力インピーダンスが共に高くなり、また、周波数の変化に対する高出力ＦＥＴ増幅器のＳパラメータの周波数特性の変化が小さくなり、広い周波数帯域にわたって高出力が得られるように容易にインピーダンス整合をとることができる。本願の第２の発明に係る高出力ＦＥＴ増幅器では、ＧａＡｓ基板上に構成されたＭＩＭキャパシタの一方の電極となる基板側電極がバイアホールを経て接地され、それによってインダクタとキャパシタとを含む直列回路がＦＥＴのゲート電極と接地間に接続される。
【０００９】
【実施例】以下、本発明の高出力ＦＥＴ増幅器を図１に示す実施例によって説明する。図１は本発明の高出力ＦＥＴ増幅器の主要部の回路を概略的に示す図で、ＧａＡｓ基板２２上にＧａＡｓＦＥＴ２４が形成されており、そのソース電極Ｓは接地されている。ＦＥＴ２４のゲート電極Ｇはインダクタンスで表されたボンディングワイヤ２６を経て１／４波長分布定数回路３１に接続されている。１／４波長分布定数回路３１はさらに他の１／４波長分布定数回路３２を経て入力端子２０に接続されている。これら２段の分布定数回路３１、３２により入力インピーダンス整合回路３３を構成している。ＦＥＴ２４のドレイン電極Ｄは同様にボンディングワイヤ２８を経て１／４波長分布定数回路４１に接続され、該１／４波長分布定数回路４１は他の１／４波長分布定数回路４２を経て出力端子３４に接続されている。これら２段の分布定数回路４１、４２により出力インピーダンス整合回路４３を構成している。ＧａＡｓＦＥＴ２４のゲート電極Ｇと接地点との間にはインダクタ３６、抵抗３８、キャパシタ４０からなる直列回路が接続されている。インダクタ３６、抵抗３８、キャパシタ４０の各値は基板２２上に設けられるＦＥＴ２４のトータルゲート幅にも関係して設定されるが、インダクタ３６は例えば０．１ｎＨ（ナノヘンリ）乃至０．０１ｎＨの範囲の値に設定され、抵抗３８は０オーム乃至０．１オームの範囲の値に設定され、キャパシタ４０は数１０ｐＦ（ピコファラッド）乃至１０００ｐＦの範囲の値に設定される。図示の実施例では入出力の各インピーダンス整合回路として、１／４波長分布定数回路を２段使用しているが、所定の電気長、インピーダンスをもった分布定数回路を、所望のインピーダンスが得られるように任意の段数設けてもよい。
【００１０】図４は本発明の高出力ＧａＡｓＦＥＴ増幅器の一実施例の主要部の平面図、図５は図４のＧａＡｓ基板２２上に形成されたＧａＡｓＦＥＴ２４、図１のキャパシタ４０に対応するＭＩＭキャパシタ５０等を含む回路構成を示す一部断面斜視図である。図４に示すように、本発明の高出力ＦＥＴ増幅器におけるＦＥＴ２４のゲートパッド４４はボンディングワイヤ２６を介して入力インピーダンス整合回路３３に接続され、ＦＥＴ２４のドレインパッド４６はボンディングワイヤ２８を介して出力インピーダンス整合回路４３に接続されている。ゲートパッド４４はまた空気を介してＧａＡｓ基板２２と対向して設けられた金属膜からなるインダクタ４８を介してＭＩＭキャパシタ５０に接続されている。インダクタ４８は図１のインダクタ３６に対応し、該インダクタ４８を構成する上記金属膜の幅、長さ、ＧａＡｓ基板２２からの距離は所望のインダクタンス値が得られるように適宜設定される。
【００１１】図４に示す本発明の高出力ＧａＡｓＦＥＴ増幅器の構造を図５の斜視図によってさらに詳細に説明する。図５で、ＧａＡｓ基板２２上にＦＥＴ２４が構成され、該ＦＥＴ２４のドレイン電極を構成するドレイン・フインガー５３はドレインパッド４６に接続され、線状に示されたゲート電極５５はゲートパッド４４に接続され、ソース電極を構成するソース・フインガー５７は、ゲート電極５５とゲートパッド４４とを接続するための導体を跨いで形成されたエアブリッジ５９を介してソース接地パッド６１に接続されている。ゲートパッド４４は、ＧａＡｓ基板と対向して設けられた金属体、つまりエアブリッジからなるインダクタ４８を介してＭＩＭキャパシタ５０の上側電極６３に接続されている。ＭＩＭキャパシタ５０は例えばＡｕからなる上記上側電極６３と、例えばＳｉＮからなる絶縁物６４と、バイアホール６５を経てＧａＡｓ基板２２の裏面に形成された例えばＡｕからなる接地ヒートシンク６７に接続された下側電極（図示せず）とからなる。また、ソース接地パッド６１はバイアホール６５を経て接地ヒートシンク６７に接続されている。高出力ＧａＡｓＦＥＴ増幅器は、大きな出力を発生するためにトータルゲート幅の非常に大きなＧａＡｓＦＥＴを使用する必要があるが、図５に示す構造はこのようなＦＥＴを実現することができる。
【００１２】図１に示すような高出力ＧａＡｓＦＥＴ増幅器のＧａＡｓＦＥＴは本来非常に低いインピーダンスであり、それに対応してＳパラメータはインダクタンスの影響を受けて周波数の影響を受け易い。しかし、本発明によれば、低インピーダンスＦＥＴ増幅器のＳパラメータがボンディングワイヤ２６、２８の影響で誘導性の領域に入る前にＧａＡｓ基板２２上に形成されたインダクタ３６とキャパシタ４０との直列回路の作用により、ＦＥＴ増幅器が高インピーダンスになると共にＦＥＴのＳパラメータの周波数特性の変化が小さくなる。このように、インピーダンスが高くなり、またＳパラメータの周波数特性の変化が小さくなったＦＥＴを別の基板に設けられたインピーダンス整合回路３３、４３によりインピーダンス整合をとることにより、入出力インピーダンスが共に大きく、周波数特性の変化が小さく、しかも動作帯域の広い高出力ＧａＡｓＦＥＴ増幅器を得ることができる。
【００１３】この発明の高出力ＧａＡｓＦＥＴ増幅器で使用される入出力の各インピーダンス整合用の分布定数回路としては、実際にはリターンロスの大きさと必要とする利得との妥協によって決定されるが、この発明の高出力ＧａＡｓＦＥＴ増幅器の入力リターンロスＳ11、出力リターンロスＳ22、および利得をつぎのような具体例について測定した。すなわち、総ゲート幅が５０．４ｍｍのＦＥＴチップについて、ＦＥＴ２４のゲート電極Ｇと接地点との間の直列回路のインダクタ３６が０．０１９ｎＨ、抵抗３８が０．００１オーム、キャパシタ４０が９００ｐＦで、ＦＥＴ２４のゲート電極Ｇ、ドレイン電極Ｄをそれぞれ０．０３ｎＨのインダクタンスをもったボンディングワイヤ２６、２８でそれぞれインピーダンス整合回路３３、４３に接続した。また、入力インピーダンス整合回路３３として、ＦＥＴ２４側から入力端子２０に向かってインピーダンスが３．８９オーム、電気長が１１．００ｍｍの第１の分布定数回路、インピーダンスが１６．０６オーム、電気長が１０．６７ｍｍの第２の分布定数回路、およびインピーダンスが３７．５１オーム、電気長が１０．２７ｍｍの第３の分布定数回路をこの順序で接続したものを使用し、出力インピーダンス整合回路４３としてＦＥＴ２４側から出力端子３４に向かってインピーダンスが２．５１オーム、電気長が１０．７４ｍｍの第１の分布定数回路、インピーダンスが８．９４オーム、電気長が１０．６７ｍｍの第２の分布定数回路、インピーダンスが３０．２５オーム、電気長が１０．６６ｍｍの第３の分布定数回路をこの順序で接続したものを使用した。
【００１４】図２は上記のような各値をもった本発明による高出力ＧａＡｓＦＥＴ増幅器の一例について計算された入出力のリターンロスの周波数特性をグラフで示した図、図３は同じ高出力ＧａＡｓＦＥＴ増幅器について計算された利得の周波数特性をグラフで示した図である。図２から明らかなように、入力側リターンロスＳ11、出力側リターンロスＳ22は５．０ＧＨｚ乃至９．６ＧＨｚの動作周波数範囲にわたって共に６ｄＢより小さく、充分に満足できる結果が得られた。また、図３に示すように、利得は上記の動作周波数範囲にわたって６ｄＢより大きく、また広帯域にわたってなだらかに変化し、従来の高出力ＧａＡｓＦＥＴ増幅器に比して利得の特性は改善されることが確認された。
【００１５】
【発明の効果】以上、説明したように、本発明の高出力ＦＥＴ増幅器では、そのＦＥＴのゲートと接地点との間に、そのＦＥＴが構成された基板上に形成されたインダクタとキャパシタとの直列回路を接続したので、ＦＥＴと上記直列回路とを総合した入力インピーダンス、出力インピーダンスが共に高くなり、また周波数の変化に対する高出力ＦＥＴ増幅器のＳパラメータの周波数特性の変化が小さくなり、入出力のリターンロスが改善され、広い動作周波数範囲にわたって高利得が得られるように容易にインピーダンス整合をとることができるという効果がある。また、第２の発明によれば、ＧａＡｓ基板上にＦＥＴと、上記インダクタとキャパシタとの直列回路を構成すると共に、この直列回路を上記ＦＥＴのゲートと接地との間に接続するのに適した構造が得られる。
【図面の簡単な説明】
【図１】本発明の高出力電界効果トランジスタ増幅器の一実施例の回路構成を示す図である。
【図２】図１に示す本発明の高出力電界効果トランジスタ増幅器の入出力のリターンロス（Ｓ11、Ｓ22）対周波数特性の計算結果をグラフで示す図である。
【図３】図１に示す本発明の高出力電界効果トランジスタ増幅器の利得（Ｓ21）対周波数特性の計算結果をグラフで示す図である。
【図４】図１に示す本発明の高出力電界効果トランジスタ増幅器を基板上に構成した一例を示す平面図である。
【図５】図４に示す本発明の高出力ＧａＡｓＦＥＴ増幅器の一例の構造を示す一部断面斜視図である。
【図６】従来の高出力電界効果トランジスタ増幅器の一例の回路構成を示す図である。
【図７】図６に示す従来の高出力電界効果トランジスタ増幅器の入出力リターンロス（Ｓ11、Ｓ22）対周波数特性の計算結果をグラフで示す図である。
【図８】図６に示す従来の高出力電界効果トランジスタ増幅器の利得（Ｓ21）対周波数特性の計算結果をグラフで示す図である。
【符号の説明】
２０ 入力端子
２２ 基板
２４ ＦＥＴ
２６、２８ ボンディングワイヤ
３１、３２ 分布定数回路
３３ 入力インピーダンス整合回路
３４ 出力端子
３６ インダクタ
４０ キャパシタ
４１ 分布定数回路
４２ 分布定数回路
４３ 出力インピーダンス整合回路
【０００１】
【産業上の利用分野】本発明は、マイクロ波領域で広い周波数帯域にわたって高利得が得られる高出力電界効果トランジスタ増幅器（以下高出力ＦＥＴ増幅器と称す）に関するものである。
【０００２】
【従来の技術】図６は従来の高出力ＦＥＴ増幅器、特に高出力ＧａＡｓＦＥＴ増幅器の主要部の回路を概略的に示した図である。同図において、ＧａＡｓ基板２上にＧａＡｓＦＥＴ４が形成されており、そのソース電極Ｓは接地されている。ＦＥＴ４のゲート電極Ｇはインダクタンスで表されたボンディングワイヤ６を経て１／４波長分布定数回路８１に接続され、該１／４波長分布定数回路８１は他の１／４波長分布定数回路８２を経て入力端子１０に接続されている。これら２段の分布定数回路８１、８２により入力インピーダンス整合回路１３を構成している。ＦＥＴ４のドレイン電極Ｄは同様にボンディングワイヤ１２を経て１／４波長分布定数回路９１に接続され、該１／４波長分布定数回路９１は他の１／４波長分布定数回路９２を経て出力端子１４に接続されている。これら２段の分布定数回路９１、９２により出力インピーダンス整合回路２３を構成している。図６の例では、入出力の各インピーダンス整合回路として、１／４波長分布定数回路を２段使用しているが、その段数は２段に限らず、所定の電気長、インピーダンスをもった分布定数回路を、所望のインピーダンスが得られるように任意の段数設けられる。
【０００３】図６に示すような高出力ＧａＡｓＦＥＴ増幅器では、大きな出力を得るために総ゲート幅の非常に大きなＧａＡｓＦＥＴを使用するため、ＧａＡｓＦＥＴ４自体の入力インピーダンスが非常に小さくなる。また、ハイブリッドに高出力ＧａＡｓＦＥＴ増幅器を構成しようとすると、ＦＥＴ４とボンディングワイヤ６、１２とを含めた総合のＳパラメータについてインピーダンス整合をとる必要があり、動作周波数が高くなると、この総合Ｓパラメータは容量性の領域から誘導性の領域に移行する。上記のように、図６の高出力ＧａＡｓＦＥＴ増幅器ではＦＥＴ４とボンディングワイヤ６、１２とを含めた回路を入力側の２段１／４波長分布定数回路８１、８２、出力側の２段１／４波長分布定数回路９１、９２でそれぞれインピーダンス整合をとっている。
【０００４】
【発明が解決しようとする課題】上記のように、従来の高出力ＧａＡｓＦＥＴ増幅器では、ＧａＡｓＦＥＴは非常に低インピーダンスになり、またＧａＡｓＦＥＴ４のＳパラメータの周波数特性の変化が大きい状態の下で分布定数回路によりインピーダンス整合をとらなければならず、利得を実質的に一定と看做し得る状態で整合のとれる周波数範囲が狭くなるという欠点があった。また、入力側あるいは出力側のリターンロスが大きく、結果として負荷に供給し得る有効出力も小さくなるという欠点があった。
【０００５】図７は図６の従来の高出力ＧａＡｓＦＥＴ増幅器の小信号Ｓパラメータによる入出力リターンロスの周波数特性の計算結果を示すグラフで、入力側リターンロスＳ11、出力側リターンロスＳ22を示す。一例として、５．０ＧＨｚ〜９．６ＧＨｚの動作周波数範囲で出力側リターンロスＳ22は６ｄＢより小さく、一応満足できる値であるが、入力側リターンロスＳ11は上記動作周波数範囲にわたって６ｄＢより大きく、最大３ｄＢにも達する。また、図８は図６に示す従来の高出力ＧａＡｓＦＥＴ増幅器の利得の周波数特性の計算結果を示すグラフで、同図から明らかなように、利得Ｓ21は８ｄＢより小さく、特に７ＧＨｚ以上の周波数範囲では５ｄＢ以下に低下し、充分ではなかった。
【０００６】本発明は上記のような従来の高出力ＧａＡｓＦＥＴ増幅器の問題点を解消するためになされたもので、１オクターブ以上の周波数範囲にわたって高い利得が得られる高出力ＦＥＴ増幅器を得ることを目的とする。
【０００７】
【課題を解決するための手段】本願の第１の発明に係る高出力ＧａＡｓＦＥＴ増幅器は、第１の基板上にソース接地形式で構成された電界効果トランジスタと、上記第１の基板とは異なる第２の基板上に構成され、上記電界効果トランジスタのゲートが接続される入力インピーダンス整合回路と、上記第１の基板とは異なる第３の基板上に構成され、上記電界効果トランジスタのドレインが接続される出力インピーダンス整合回路と、上記電界効果トランジスタのゲートと接地点との間に接続されたインダクタとキャパシタとの直列回路とからなり、上記直列回路は上記電界効果トランジスタと共に第１の基板上に構成されている。本願の第２の発明に係る高出力ＧａＡｓＦＥＴ増幅器は、ＧａＡｓからなる第１の基板上にソース接地形式でＧａＡｓ電界効果トランジスタ（ＧａＡｓＦＥＴ）が構成され、該ＧａＡｓＦＥＴのゲートパッドは上記第１の基板とは別の第２の基板上に構成された入力インピーダンス整合回路に接続され、上記第１の基板上に金属−絶縁物−金属キャパシタ（以下ＭＩＭキャパシタと称す）が形成され、上記ＧａＡｓＦＥＴのゲートパッドは空気を介して上記第１の基板に対向した金属体により上記ＭＩＭキャパシタと接続され、上記金属体と上記ＭＩＭキャパシタとの直列回路が上記ＧａＡｓＦＥＴのゲートと接地点との間に接続されるインダクタとキャパシタとの直列回路を構成している。
【０００８】
【作用】本願の第１の発明に係る高出力ＦＥＴ増幅器では、そのＦＥＴが形成された同一基板上に該ＦＥＴのゲートと接地点との間に接続される上記直列回路を設けたことにより、ＦＥＴと直列回路とを総合した入力インピーダンス、出力インピーダンスが共に高くなり、また、周波数の変化に対する高出力ＦＥＴ増幅器のＳパラメータの周波数特性の変化が小さくなり、広い周波数帯域にわたって高出力が得られるように容易にインピーダンス整合をとることができる。本願の第２の発明に係る高出力ＦＥＴ増幅器では、ＧａＡｓ基板上に構成されたＭＩＭキャパシタの一方の電極となる基板側電極がバイアホールを経て接地され、それによってインダクタとキャパシタとを含む直列回路がＦＥＴのゲート電極と接地間に接続される。
【０００９】
【実施例】以下、本発明の高出力ＦＥＴ増幅器を図１に示す実施例によって説明する。図１は本発明の高出力ＦＥＴ増幅器の主要部の回路を概略的に示す図で、ＧａＡｓ基板２２上にＧａＡｓＦＥＴ２４が形成されており、そのソース電極Ｓは接地されている。ＦＥＴ２４のゲート電極Ｇはインダクタンスで表されたボンディングワイヤ２６を経て１／４波長分布定数回路３１に接続されている。１／４波長分布定数回路３１はさらに他の１／４波長分布定数回路３２を経て入力端子２０に接続されている。これら２段の分布定数回路３１、３２により入力インピーダンス整合回路３３を構成している。ＦＥＴ２４のドレイン電極Ｄは同様にボンディングワイヤ２８を経て１／４波長分布定数回路４１に接続され、該１／４波長分布定数回路４１は他の１／４波長分布定数回路４２を経て出力端子３４に接続されている。これら２段の分布定数回路４１、４２により出力インピーダンス整合回路４３を構成している。ＧａＡｓＦＥＴ２４のゲート電極Ｇと接地点との間にはインダクタ３６、抵抗３８、キャパシタ４０からなる直列回路が接続されている。インダクタ３６、抵抗３８、キャパシタ４０の各値は基板２２上に設けられるＦＥＴ２４のトータルゲート幅にも関係して設定されるが、インダクタ３６は例えば０．１ｎＨ（ナノヘンリ）乃至０．０１ｎＨの範囲の値に設定され、抵抗３８は０オーム乃至０．１オームの範囲の値に設定され、キャパシタ４０は数１０ｐＦ（ピコファラッド）乃至１０００ｐＦの範囲の値に設定される。図示の実施例では入出力の各インピーダンス整合回路として、１／４波長分布定数回路を２段使用しているが、所定の電気長、インピーダンスをもった分布定数回路を、所望のインピーダンスが得られるように任意の段数設けてもよい。
【００１０】図４は本発明の高出力ＧａＡｓＦＥＴ増幅器の一実施例の主要部の平面図、図５は図４のＧａＡｓ基板２２上に形成されたＧａＡｓＦＥＴ２４、図１のキャパシタ４０に対応するＭＩＭキャパシタ５０等を含む回路構成を示す一部断面斜視図である。図４に示すように、本発明の高出力ＦＥＴ増幅器におけるＦＥＴ２４のゲートパッド４４はボンディングワイヤ２６を介して入力インピーダンス整合回路３３に接続され、ＦＥＴ２４のドレインパッド４６はボンディングワイヤ２８を介して出力インピーダンス整合回路４３に接続されている。ゲートパッド４４はまた空気を介してＧａＡｓ基板２２と対向して設けられた金属膜からなるインダクタ４８を介してＭＩＭキャパシタ５０に接続されている。インダクタ４８は図１のインダクタ３６に対応し、該インダクタ４８を構成する上記金属膜の幅、長さ、ＧａＡｓ基板２２からの距離は所望のインダクタンス値が得られるように適宜設定される。
【００１１】図４に示す本発明の高出力ＧａＡｓＦＥＴ増幅器の構造を図５の斜視図によってさらに詳細に説明する。図５で、ＧａＡｓ基板２２上にＦＥＴ２４が構成され、該ＦＥＴ２４のドレイン電極を構成するドレイン・フインガー５３はドレインパッド４６に接続され、線状に示されたゲート電極５５はゲートパッド４４に接続され、ソース電極を構成するソース・フインガー５７は、ゲート電極５５とゲートパッド４４とを接続するための導体を跨いで形成されたエアブリッジ５９を介してソース接地パッド６１に接続されている。ゲートパッド４４は、ＧａＡｓ基板と対向して設けられた金属体、つまりエアブリッジからなるインダクタ４８を介してＭＩＭキャパシタ５０の上側電極６３に接続されている。ＭＩＭキャパシタ５０は例えばＡｕからなる上記上側電極６３と、例えばＳｉＮからなる絶縁物６４と、バイアホール６５を経てＧａＡｓ基板２２の裏面に形成された例えばＡｕからなる接地ヒートシンク６７に接続された下側電極（図示せず）とからなる。また、ソース接地パッド６１はバイアホール６５を経て接地ヒートシンク６７に接続されている。高出力ＧａＡｓＦＥＴ増幅器は、大きな出力を発生するためにトータルゲート幅の非常に大きなＧａＡｓＦＥＴを使用する必要があるが、図５に示す構造はこのようなＦＥＴを実現することができる。
【００１２】図１に示すような高出力ＧａＡｓＦＥＴ増幅器のＧａＡｓＦＥＴは本来非常に低いインピーダンスであり、それに対応してＳパラメータはインダクタンスの影響を受けて周波数の影響を受け易い。しかし、本発明によれば、低インピーダンスＦＥＴ増幅器のＳパラメータがボンディングワイヤ２６、２８の影響で誘導性の領域に入る前にＧａＡｓ基板２２上に形成されたインダクタ３６とキャパシタ４０との直列回路の作用により、ＦＥＴ増幅器が高インピーダンスになると共にＦＥＴのＳパラメータの周波数特性の変化が小さくなる。このように、インピーダンスが高くなり、またＳパラメータの周波数特性の変化が小さくなったＦＥＴを別の基板に設けられたインピーダンス整合回路３３、４３によりインピーダンス整合をとることにより、入出力インピーダンスが共に大きく、周波数特性の変化が小さく、しかも動作帯域の広い高出力ＧａＡｓＦＥＴ増幅器を得ることができる。
【００１３】この発明の高出力ＧａＡｓＦＥＴ増幅器で使用される入出力の各インピーダンス整合用の分布定数回路としては、実際にはリターンロスの大きさと必要とする利得との妥協によって決定されるが、この発明の高出力ＧａＡｓＦＥＴ増幅器の入力リターンロスＳ11、出力リターンロスＳ22、および利得をつぎのような具体例について測定した。すなわち、総ゲート幅が５０．４ｍｍのＦＥＴチップについて、ＦＥＴ２４のゲート電極Ｇと接地点との間の直列回路のインダクタ３６が０．０１９ｎＨ、抵抗３８が０．００１オーム、キャパシタ４０が９００ｐＦで、ＦＥＴ２４のゲート電極Ｇ、ドレイン電極Ｄをそれぞれ０．０３ｎＨのインダクタンスをもったボンディングワイヤ２６、２８でそれぞれインピーダンス整合回路３３、４３に接続した。また、入力インピーダンス整合回路３３として、ＦＥＴ２４側から入力端子２０に向かってインピーダンスが３．８９オーム、電気長が１１．００ｍｍの第１の分布定数回路、インピーダンスが１６．０６オーム、電気長が１０．６７ｍｍの第２の分布定数回路、およびインピーダンスが３７．５１オーム、電気長が１０．２７ｍｍの第３の分布定数回路をこの順序で接続したものを使用し、出力インピーダンス整合回路４３としてＦＥＴ２４側から出力端子３４に向かってインピーダンスが２．５１オーム、電気長が１０．７４ｍｍの第１の分布定数回路、インピーダンスが８．９４オーム、電気長が１０．６７ｍｍの第２の分布定数回路、インピーダンスが３０．２５オーム、電気長が１０．６６ｍｍの第３の分布定数回路をこの順序で接続したものを使用した。
【００１４】図２は上記のような各値をもった本発明による高出力ＧａＡｓＦＥＴ増幅器の一例について計算された入出力のリターンロスの周波数特性をグラフで示した図、図３は同じ高出力ＧａＡｓＦＥＴ増幅器について計算された利得の周波数特性をグラフで示した図である。図２から明らかなように、入力側リターンロスＳ11、出力側リターンロスＳ22は５．０ＧＨｚ乃至９．６ＧＨｚの動作周波数範囲にわたって共に６ｄＢより小さく、充分に満足できる結果が得られた。また、図３に示すように、利得は上記の動作周波数範囲にわたって６ｄＢより大きく、また広帯域にわたってなだらかに変化し、従来の高出力ＧａＡｓＦＥＴ増幅器に比して利得の特性は改善されることが確認された。
【００１５】
【発明の効果】以上、説明したように、本発明の高出力ＦＥＴ増幅器では、そのＦＥＴのゲートと接地点との間に、そのＦＥＴが構成された基板上に形成されたインダクタとキャパシタとの直列回路を接続したので、ＦＥＴと上記直列回路とを総合した入力インピーダンス、出力インピーダンスが共に高くなり、また周波数の変化に対する高出力ＦＥＴ増幅器のＳパラメータの周波数特性の変化が小さくなり、入出力のリターンロスが改善され、広い動作周波数範囲にわたって高利得が得られるように容易にインピーダンス整合をとることができるという効果がある。また、第２の発明によれば、ＧａＡｓ基板上にＦＥＴと、上記インダクタとキャパシタとの直列回路を構成すると共に、この直列回路を上記ＦＥＴのゲートと接地との間に接続するのに適した構造が得られる。
【図面の簡単な説明】
【図１】本発明の高出力電界効果トランジスタ増幅器の一実施例の回路構成を示す図である。
【図２】図１に示す本発明の高出力電界効果トランジスタ増幅器の入出力のリターンロス（Ｓ11、Ｓ22）対周波数特性の計算結果をグラフで示す図である。
【図３】図１に示す本発明の高出力電界効果トランジスタ増幅器の利得（Ｓ21）対周波数特性の計算結果をグラフで示す図である。
【図４】図１に示す本発明の高出力電界効果トランジスタ増幅器を基板上に構成した一例を示す平面図である。
【図５】図４に示す本発明の高出力ＧａＡｓＦＥＴ増幅器の一例の構造を示す一部断面斜視図である。
【図６】従来の高出力電界効果トランジスタ増幅器の一例の回路構成を示す図である。
【図７】図６に示す従来の高出力電界効果トランジスタ増幅器の入出力リターンロス（Ｓ11、Ｓ22）対周波数特性の計算結果をグラフで示す図である。
【図８】図６に示す従来の高出力電界効果トランジスタ増幅器の利得（Ｓ21）対周波数特性の計算結果をグラフで示す図である。
【符号の説明】
２０ 入力端子
２２ 基板
２４ ＦＥＴ
２６、２８ ボンディングワイヤ
３１、３２ 分布定数回路
３３ 入力インピーダンス整合回路
３４ 出力端子
３６ インダクタ
４０ キャパシタ
４１ 分布定数回路
４２ 分布定数回路
４３ 出力インピーダンス整合回路
【特許請求の範囲】
【請求項１】 第１の基板上にソース接地形式で構成された電界効果トランジスタと、上記第１の基板とは異なる第２の基板上に構成され、上記電界効果トランジスタのゲートが接続される入力インピーダンス整合回路と、上記第１の基板とは異なる第３の基板上に構成され、上記電界効果トランジスタのドレインが接続される出力インピーダンス整合回路と、上記電界効果トランジスタのゲートと接地点との間に接続されたインダクタとキャパシタとの直列回路とからなり、上記直列回路は上記電界効果トランジスタと共に第１の基板上に構成されている高出力電界効果トランジスタ増幅器。
【請求項２】 ＧａＡｓからなる第１の基板上にソース接地形式でＧａＡｓ電界効果トランジスタ（ＧａＡｓＦＥＴ）が構成され、該ＧａＡｓＦＥＴのゲートパッドは上記第１の基板とは別の第２の基板上に構成された入力インピーダンス整合回路に接続され、上記第１の基板上に金属−絶縁物−金属キャパシタ（ＭＩＭキャパシタ）が形成され、上記ＧａＡｓＦＥＴのゲートパッドは空気を介して上記第１の基板に対向した金属体により上記ＭＩＭキャパシタと接続され、上記金属体と上記ＭＩＭキャパシタとの直列回路が上記ＧａＡｓＦＥＴのゲートと接地点との間に接続されるインダクタとキャパシタとの直列回路を構成している高出力電界効果トランジスタ増幅器。
【請求項１】 第１の基板上にソース接地形式で構成された電界効果トランジスタと、上記第１の基板とは異なる第２の基板上に構成され、上記電界効果トランジスタのゲートが接続される入力インピーダンス整合回路と、上記第１の基板とは異なる第３の基板上に構成され、上記電界効果トランジスタのドレインが接続される出力インピーダンス整合回路と、上記電界効果トランジスタのゲートと接地点との間に接続されたインダクタとキャパシタとの直列回路とからなり、上記直列回路は上記電界効果トランジスタと共に第１の基板上に構成されている高出力電界効果トランジスタ増幅器。
【請求項２】 ＧａＡｓからなる第１の基板上にソース接地形式でＧａＡｓ電界効果トランジスタ（ＧａＡｓＦＥＴ）が構成され、該ＧａＡｓＦＥＴのゲートパッドは上記第１の基板とは別の第２の基板上に構成された入力インピーダンス整合回路に接続され、上記第１の基板上に金属−絶縁物−金属キャパシタ（ＭＩＭキャパシタ）が形成され、上記ＧａＡｓＦＥＴのゲートパッドは空気を介して上記第１の基板に対向した金属体により上記ＭＩＭキャパシタと接続され、上記金属体と上記ＭＩＭキャパシタとの直列回路が上記ＧａＡｓＦＥＴのゲートと接地点との間に接続されるインダクタとキャパシタとの直列回路を構成している高出力電界効果トランジスタ増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開平５−１４０６９
【公開日】平成５年（１９９３）１月２２日
【国際特許分類】
【出願番号】特願平３−１６６７９７
【出願日】平成３年（１９９１）７月８日
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【公開日】平成５年（１９９３）１月２２日
【国際特許分類】
【出願日】平成３年（１９９１）７月８日
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
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