高周波発振回路
【課題】高価なＦＥＴを用いることなく、例えば１０ＧＨｚ以上の高周波数波帯で用いる場合にも使用可能で、広帯域化を図った高周波発振回路を構成する。
【解決手段】デプレッション型のＮチャネルＦＥＴからなる発振回路用ＦＥＴ Ｑ１のゲートを直列帰還素子である線路ＳＬ１を介して接地し、デプレッション型のＮチャネルＦＥＴからなるバッファアンプ用ＦＥＴ Ｑ２のソースをキャパシタＣ２を介して高周波的に接地し、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとを直流的に導通する第１のインピーダンス回路Ｚ１を介して接続し、バッファアンプ用ＦＥＴ Ｑ２のソースと発振回路用ＦＥＴ Ｑ１のドレインとの間に直流的に導通する直流抵抗成分を含む第２のインピーダンス回路Ｚ２を接続し、発振回路用ＦＥＴ Ｑ１のソースと接地との間に直流的に導通する直流抵抗成分を含む第３のインピーダンス回路Ｚ３を設ける。
【解決手段】デプレッション型のＮチャネルＦＥＴからなる発振回路用ＦＥＴ Ｑ１のゲートを直列帰還素子である線路ＳＬ１を介して接地し、デプレッション型のＮチャネルＦＥＴからなるバッファアンプ用ＦＥＴ Ｑ２のソースをキャパシタＣ２を介して高周波的に接地し、バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとを直流的に導通する第１のインピーダンス回路Ｚ１を介して接続し、バッファアンプ用ＦＥＴ Ｑ２のソースと発振回路用ＦＥＴ Ｑ１のドレインとの間に直流的に導通する直流抵抗成分を含む第２のインピーダンス回路Ｚ２を接続し、発振回路用ＦＥＴ Ｑ１のソースと接地との間に直流的に導通する直流抵抗成分を含む第３のインピーダンス回路Ｚ３を設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、デプレッション型のＮチャネルＦＥＴからなる発振回路用ＦＥＴを有する発振回路と、デプレッション型のＮチャネルＦＥＴからなるバッファアンプ用ＦＥＴを有するバッファアンプと、共振回路を備えた高周波発振回路に関するものである。
【背景技術】
【０００２】
従来、発振回路部およびバッファアンプ部にそれぞれトランジスタを備えた高周波発振回路が特許文献１に開示されている。
【０００３】
図１は特許文献１に示されている高周波発振回路の回路図である。
この発振回路は、コルピッツ型の発振回路部と、この発振回路部による発振出力を増幅する増幅回路部とから構成されている。
【０００４】
発振回路部は、高周波的にベース接地された発振用トランジスタＱ１２を中心にコルピッツ発振回路が構成されていて、発振用トランジスタＱ１２、コンデンサＣ１４、Ｃ１５、Ｃ１６、Ｃ１７、Ｃ１９、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１７等の回路素子および発振周波数で誘導性になる共振回路ＲＥＳ１１から構成されている。
【０００５】
発振用トランジスタＱ１２、コンデンサＣ１５、Ｃ１６、および共振回路ＲＥＳ１１は主に発振に寄与する。発振用トランジスタＱ１２のベースは、バイパスコンデンサであるコンデンサＣ１７により高周波的にグランドに接続されている。さらに結合コンデンサであるコンデンサＣ１４、Ｃ１９により、直流成分をカットし交流成分だけを通過するように構成されている。発振用トランジスタＱ１２の動作電圧等は、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１７によって設定され、駆動電圧は直流駆動電圧源Ｖｃｃから供給される。
【特許文献１】特開２００１−１１９２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１に示した従来の高周波発振回路では、ベース接地されたトランジスタＱ１２からなる発振回路と、エミッタ接地されたトランジスタＱ１１からなる増幅回路があり、トランジスタＱ１２のコレクタ電流経路とトランジスタＱ１１のコレクタ電流経路が直流的に直列接続されているので、両トランジスタに流れるコレクタ電流の合計を減少させることができる。
【０００７】
しかし、この図１に示した従来の高周波発振回路においては、発振回路部のトランジスタＱ１２およびバッファアンプ部のトランジスタＱ１１の動作点を決定するために、分圧用の抵抗Ｒ１２，Ｒ１３，Ｒ１７および抵抗Ｒ１１からなるバイアス回路を設けているが、これらはＱ１１，Ｑ１２に対して駆動電圧を供給するとともにそれらの動作点を設定するためにのみ設けられている。また、発振回路部とバッファアンプ部との間には直流カット用の結合コンデンサＣ１４が必要であった。
【０００８】
常に要求される発振回路モジュールの小型化・低コスト化を考慮すると、上記バイアス回路や結合コンデンサを備えた回路構成には改善の余地があった。
【０００９】
また、図１に示した従来の高周波発振回路においては、並列帰還型であるため１０ＧＨｚ以上の高周波数波帯では素子サイズが小さくなるに伴ってレイアウト設計が困難になるという問題があった。１０ＧＨｚ帯を超える周波数帯で発振・増幅させるためには、従来は特殊な製造プロセスによる微細配線構造のＦＥＴが用いられているが、この構造のＦＥＴは高価であり、全体にコスト高な回路になってしまう。
【００１０】
そこで、この発明の目的は、バイアス回路を簡素化し、必要な部品点数を削減して小型化・低コスト化を図った高周波発振回路を提供することにある。また、それとともに汎用なプロセスを用いた安価な、例えば５ＧＨｚ帯で使用されているＦＥＴを用いて１０ＧＨｚ以上の高周波帯にも使用可能で、広帯域化を図った高周波発振回路を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解消するために、この発明の高周波発振回路は次のように構成する。
（１）デプレッション型のＮチャネルＦＥＴからなる発振回路用ＦＥＴを有する発振回路と、デプレッション型のＮチャネルＦＥＴからなるバッファアンプ用ＦＥＴを有するバッファアンプと、共振回路を備えた高周波発振回路であって、
前記発振回路用ＦＥＴ（Ｑ１）のゲートを、直列帰還素子（ＳＬ１）を介して接地し、前記発振回路用ＦＥＴ（Ｑ１）のソースに前記共振回路を接続し、
前記バッファアンプ用ＦＥＴ（Ｑ２）のドレインを電源に接続し、前記バッファアンプ用ＦＥＴ（Ｑ２）にキャパシタを介して発振信号の出力端子を接続し、前記バッファアンプ用ＦＥＴ（Ｑ２）のソースを直流的に遮断するとともに高周波的に接地し、前記バッファアンプ用ＦＥＴ（Ｑ２）のゲートと前記発振回路用ＦＥＴ（Ｑ１）のドレインとを直流的に導通する第１のインピーダンス回路（Ｚ１）を介して接続するとともに、前記バッファアンプ用ＦＥＴ（Ｑ２）のソースと前記発振回路用ＦＥＴ（Ｑ１）のドレインとの間に直流的に導通する直流抵抗成分を有する第２のインピーダンス回路（Ｚ２）を接続し、前記発振回路用ＦＥＴ（Ｑ１）のソースと接地との間に直流的に導通する直流抵抗成分を有する第３のインピーダンス回路（Ｚ３）を配置したことを特徴とする。
【００１２】
この構成により、第１・第２・第３のインピーダンス回路が駆動電圧の供給とバイアス回路を兼ねることになり、前記バッファアンプ用ＦＥＴ（Ｑ２）のゲート電位は、第２のインピーダンス回路が有する直流抵抗成分と、第３のインピーダンス回路が有する直流抵抗成分との比によって決まるため、バイアス回路用の分圧抵抗が不要となる。また、発振回路用ＦＥＴ（Ｑ１）とバッファアンプ用ＦＥＴ（Ｑ２）のゲート間に直流カット用の結合キャパシタを設ける必要もなくなる。その結果、部品点数の削減にともなって回路構成を簡略化でき、小型化・低コスト化が図れる。さらに、発振回路用ＦＥＴ（Ｑ１）及びバッファアンプ用ＦＥＴ（Ｑ２）が共に自己バイアス回路となっているため、発振の安定度が増す。
【００１３】
また、バッファアンプ用ＦＥＴ（Ｑ２）のゲートにバイアス電圧を供給するための配線が不要になること、およびバッファアンプ用ＦＥＴ（Ｑ２）のゲートと発振回路用ＦＥＴ（Ｑ１）のドレインとの間に直流カット用の結合キャパシタが不要になることに伴い、バッファアンプ用ＦＥＴ（Ｑ２）のゲート部の配線パターンが極めて単純化される、そのため、全体の占有面積が縮小化され、このことも小型化・低コスト化に寄与する。
【００１４】
また、発振回路用ＦＥＴ（Ｑ１）のゲートに直列帰還素子（ＳＬ１）を設ける構成であるので、回路を複雑化させることなく、高周波（例えば１０ＧＨｚを超える周波数帯域）での反射利得が容易に得られ、安価なプロセスを用いて高周波発振回路を実現できる。また、高周波帯における負性抵抗（反射利得）の設計が容易となる。
【００１５】
さらに、駆動電圧の印加経路が一経路であるので、一定の電源電圧印加時に全体に低消費電流化できる。また、バッファアンプを発振回路の後段に配置しているので、負荷変動を回避できる。
【００１６】
（２）前記第２のインピーダンス回路は、発振周波数でインピーダンスがほぼ最大となるものとする。
これにより、発振回路用ＦＥＴ（Ｑ１）のドレイン端から第２のインピーダンス回路（Ｚ２）を見込むインピーダンスが高くなるので、発振回路用ＦＥＴ（Ｑ１）とバッファアンプ用ＦＥＴ（Ｑ２）との間の高周波伝送部に影響を及ぼさない。
【００１７】
（３）前記第１のインピーダンス回路は、その電気長を発振周波数の１／２波長未満とする。
これにより、バッファアンプ用ＦＥＴ（Ｑ２）のゲートと発振回路用ＦＥＴ（Ｑ１）のドレインの間の電気長に応じて利得が生じる周波数が発振周波数より低い周波数帯域内で存在しなくなるので、発振周波数より低い周波数帯域内で不要利得の出現が無く、使用できる周波数帯域が広くなる。
【００１８】
（４）発振回路用ＦＥＴ（Ｑ１）およびバッファアンプ用ＦＥＴ（Ｑ２）による発振回路の増幅回路部分は集積回路で構成してもよい。
このことにより、バッファアンプ用ＦＥＴ（Ｑ２）のゲートに対するバイアス電圧を供給するための端子が不要となるので、端子数が少ない分さらに小型化・低コスト化できる。
【発明の効果】
【００１９】
この発明によれば、回路構成が簡素化され部品点数が削減されて小型化・低コスト化が図れる。
さらに、発振回路及びバッファアンプが自己バイアス回路を有する回路構成となるので、発振安定度が増す。
【発明を実施するための最良の形態】
【００２０】
《第１の実施形態》
図２はこの発明の第１の実施形態に係る高周波発振回路の回路図である。この高周波発振回路１０４は、共振回路１０および増幅回路１１で構成している。
【００２１】
増幅回路１１は、発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２を備えている。発振回路用ＦＥＴ Ｑ１のソースには共振回路１０を接続している。発振回路用ＦＥＴ Ｑ１のゲートと接地との間には、直列帰還素子である線路ＳＬ１を接続している。また、Ｑ１のソースは、インダクタＬ３および抵抗Ｒ３の直列回路からなる第３のインピーダンス回路Ｚ３を介して直流的に接地している。バッファアンプ用ＦＥＴ Ｑ２のドレインはインダクタＬ１を介して電源端子Ｖｄに接続している。この電源端子ＶｄはバイパスキャパシタＣ４を介して高周波的に接地している。
【００２２】
バッファアンプ用ＦＥＴ Ｑ２のソースはキャパシタＣ２を介して高周波的に接地している。さらに、Ｑ２のソースと発振回路用ＦＥＴ Ｑ１のドレインとの間に、インダクタＬ２および抵抗Ｒ２の直列回路である第２のインピーダンス回路Ｚ２を接続している。
【００２３】
バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとは直流的に導通する線路ＳＬ２からなる第１のインピーダンス回路Ｚ１を介して接続している。この第１のインピーダンス回路Ｚ１の電気長は発振周波数の１／２波長未満としている。
【００２４】
上記２つのＦＥＴ Ｑ１，Ｑ２はデプレッション型のＮチャネルＦＥＴであり、電源端子Ｖｄには正の電源電圧Ｖｄｄが印加される。
【００２５】
この高周波発振回路１０４の出力信号はバッファアンプ用ＦＥＴ Ｑ２のドレインからキャパシタＣ３を介して取り出すように構成している。図中、抵抗の記号で示す負荷回路１２は発振信号の供給を受ける回路である。
発振回路用ＦＥＴ Ｑ１の高周波信号はＱ１のドレインからバッファアンプ用ＦＥＴ Ｑ２のゲートへ第１のインピーダンス回路Ｚ１を介して供給される。
【００２６】
図２において、電源端子Ｖｄからの直流電流の経路（直流電圧印加の経路）は、図中矢印で示すように、Ｖｄ→Ｌ１→Ｑ２→Ｚ２→Ｑ１→Ｚ３の経路である。ここで発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２はいずれもデプレッション型のＮチャネルＦＥＴであり、ゲートバイアス電圧が０Ｖでも導通する。すなわち、インピーダンス回路Ｚ１，Ｚ２，Ｚ３は駆動電圧およびバイアス電圧印加用の直流電流経路を成す。
【００２７】
ここで、上記直流電流の経路に流れる電流をＩとし、Ｑ１，Ｑ２のゲート電圧０Ｖ時のドレイン−ソース間電圧をそれぞれＶｄｓ１，Ｖｄｓ２とし、インダクタＬ１での直流電圧降下を０Ｖとし、電源端子Ｖｄに印加される電源電圧をＶｄｄで表すと、Ｑ２のゲート電位Ｖｇ２は次の関係で定まる。
【００２８】
Ｉ＝｛Ｖｄｄ−（Ｖｄｓ１＋Ｖｄｓ２）｝／（Ｚ２＋Ｚ３）
Ｖｇ２＝Ｚ３・Ｉ＋Ｖｄｓ１
上記Ｑ２のゲート電位Ｖｇ２はＱ１のドレイン電圧でもある。
【００２９】
このようにして、第１・第２・第３のインピーダンス回路Ｚ１，Ｚ２，Ｚ３が駆動電圧の供給とバイアス回路を兼ねることになり、外部からゲートバイアス電圧を印加することなく発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２を動作させることができる。
【００３０】
これにより、Ｑ２のゲート部配線、ゲートバイアス電圧を発生するための分圧抵抗、およびＤＣカットキャパシタを省略することができ、回路構成を簡略化できる。さらに、自己バイアス回路により発振安定度を高めることができる。
【００３１】
なお、このように、電源端子からの直流電流は２つのＦＥＴ Ｑ１，Ｑ２を直列に通過するので、すなわち駆動電圧およびバイアス電圧の印加経路が一経路であるので、全体に低消費電流化できる。また、バッファアンプを発振回路の後段に設置しているので、負荷変動を抑えることができる。
【００３２】
発振回路用ＦＥＴ Ｑ１のゲートには直列帰還素子である線路ＳＬ１を接続して、Ｑ１のゲートから見込むインピーダンスを誘導性にしている。このことにより増幅回路部を見込む反射利得を得ている。
【００３３】
Ｑ１とＱ２との間の第１のインピーダンス回路Ｚ１（接続線路ＳＬ２）および第２のインピーダンス回路Ｚ２は、発振回路用ＦＥＴ Ｑ１の出力整合素子としての設計パラメータとして用いることができる。すなわち、Ｑ１のドレインからＱ２側を見たインピーダンスを、例えば出力パワーが最大またはＣＮ比が最大となるように最適化することができる。
【００３４】
ここで、第１のインピーダンス回路Ｚ１の電気長は１／２波長未満としているので、その範囲内で発振回路用ＦＥＴ Ｑ１のドレインからバッファアンプ用ＦＥＴ Ｑ２側を見た反射位相を任意の位相角に設定でき、設計自由度が高くなる。そのため、出力パワーが最大またはＣＮ比が最大となるように最適化できる。
【００３５】
また、第２のインピーダンス回路Ｚ２については、発振周波数でそのインピーダンスが最大となるようなものとする。すなわち、インダクタＬ２は分布定数回路として見た場合にインダクタンス成分とキャパシタンス成分を備えているが、その自己共振周波数が発振周波数または略発振周波数となるようにインダクタＬ２を設定する。
【００３６】
なお、Ｑ２のソースを高周波的に接地するキャパシタＣ２は、発振周波数においてインピーダンスが最低となるよう定める。すなわち、キャパシタＣ２は分布定数回路として見た場合にインダクタンス成分とキャパシタンス成分を備えているが、その自己共振周波数が発振周波数または略発振周波数となるようにキャパシタＣ２を設定する。
【００３７】
このようにして、ゲートに直列帰還素子ＳＬ１を設けた発振回路用ＦＥＴ Ｑ１と、ソースを接地したバッファアンプ用ＦＥＴ Ｑ２と、を備えて増幅回路１１を構成する。この構成によれば、発振回路用ＦＥＴ Ｑ１のゲートに直列帰還素子を設ける構成であるので、回路を複雑化させることなく、高周波での反射利得が容易に得られ、安価なプロセスを用いて高周波発振回路を実現できる。また、ゲート部に直列帰還素子を設けた構成であるので高周波帯における負性抵抗（反射利得）の設計が容易となる。
【００３８】
上記増幅回路１１はＧａＡｓのＭＭＩＣ（Monolithic Microwave Integrated Circuits）で構成する。このＭＭＩＣの受動素子は、スパイラルインダクタ、ミアンダインダクタ、ＭＩＭキャパシタ等として構成する。
【００３９】
このＭＭＩＣの回路基板への接続には半田バンプを用いることが望ましい。セルフアライメントにより、位置精度の高い実装ができることと、接続のための線路が低インダクタンスであるため、実装部・引き回しに起因する寄生成分の影響を小さくすることができ、広帯域化が図れるからである。また、実装部のばらつきの影響を受けないため、特性ばらつきを低減できるとともに小型にレイアウトすることができる。また、１０ＧＨｚ以上において、増幅回路１１のＱ１，Ｑ２をディスクリートＦＥＴで構成したとすると、ＦＥＴ間の実装（ワイヤ、バンプなど）による接続のための電気長が１／２波長以上になってしまうが、これをＭＭＩＣで構成することにより電気長を１／２波長未満に構成できる。
【００４０】
次に、図２に示した高周波発振回路の特長をより明確にするために、駆動電圧の印加経路が一経路であり、この駆動電圧の印加経路とは別にバイアス回路を構成した例を図６に示す。この図６の例では、抵抗Ｒ４，Ｒ５によってバイアス電圧生成用の抵抗分圧回路を構成し、その分圧電圧を抵抗Ｒ１および線路ＳＬ２を介してバッファアンプ用ＦＥＴ Ｑ２のゲートに印加するように構成している。その他の構成は図２と同様である。
【００４１】
また、線路ＳＬ２と発振回路用ＦＥＴ Ｑ１のドレインとの間に直流カットキャパシタＣ１を接続している。
【００４２】
ゲートバイアス端子Ｖｇには、電源電圧Ｖｄｄが抵抗Ｒ４，Ｒ５からなるバイアス回路で分圧されたゲートバイアス電圧が印加される。このＱ２に対するゲートバイアス電圧がＱ１のドレインおよびＱ２のソースに印加されないように、上記直流カットキャパシタＣ１が必要である。
【００４３】
このように、駆動電圧の印加経路とは別にバイアス回路を構成すると、バイアス電圧を生成するための抵抗分圧回路およびバイアス電圧印加用端子が必要であるばかりか、直流カット用のキャパシタも必要になり、発振回路モジュールの小型化・低コスト化が困難である。これに対して図２に示したように、駆動電圧およびバイアス電圧の印加経路が一経路である場合、部品点数の削減にともなって回路構成を簡略化でき、小型化・低コスト化が図れる。
【００４４】
また、上記直流カット用の結合キャパシタが不要になることに伴い、バッファアンプ用ＦＥＴ Ｑ２のゲート部の配線パターンが極めて単純化される、そのため、全体の占有面積が縮小化され、さらに小型化・低コスト化できる。
【００４５】
図３は図２に示した共振回路１０の回路図である。この例では、線路ＳＬ３の所定点と接地との間に共振器ＲＥを設け、線路ＳＬ３の先端を抵抗Ｒｔで終端している。
【００４６】
このように線路の所定位置に共振器を結合させた線路ＳＬ３を、図２に示した増幅回路１１の発振回路用ＦＥＴ Ｑ１のソースに接続することによって、共振回路１０から発振回路用ＦＥＴ Ｑ１のソースを見た時の抵抗が負性抵抗素子として作用し、共振回路１０と発振回路用ＦＥＴ Ｑ１による回路とが帯域反射型（反作用型）発振器として作用する。
【００４７】
なお、終端抵抗Ｒｔは線路ＳＬ３の終端部と接地との間に接続しているので、電源端子Ｖｄからの直流電流の経路（直流電圧印加の経路）は、図中矢印で示すように、Ｖｄ→Ｌ１→Ｑ２→Ｚ２→Ｑ１→Ｚ３の経路に流れるだけでなく、Ｑ１→ＳＬ３→Ｒｔの経路にも流れる。そのため、この例では前記Ｑ２のゲート電位Ｖｇ２は終端抵抗Ｒｔの影響を受ける。
【００４８】
この共振回路１０内の共振器ＲＥの具体的な構成および共振回路１０のその他の構成については、別の実施形態で示す。
【００４９】
図４は、上記共振回路１０から増幅回路１１側を見た反射利得（負性抵抗）の周波数特性を示す図である。
【００５０】
この高周波発振回路１０４の発振周波数は共振回路１０の共振周波数で定まるが、共振回路１０から増幅回路１１側を見た反射利得の周波数特性が重要である。図４（Ａ）はバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の電気長を発振周波数で１／１８波長、すなわち１／２波長未満（電気角１８０°未満）とした場合、図４（Ｂ）はそれを（１／２＋１／１８）波長、すなわち１／２波長以上（電気角１８０°以上）にした場合の例である。
【００５１】
図４（Ｂ）に示すように、Ｑ２のゲートとＱ１のドレインとの間の電気長を発振周波数の１／２波長以上とした場合に、発振周波数（この例では２４ＧＨｚ）より低域側に不要な利得ＳＧが出現する。これは、使用周波数帯域内においてバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の線路長（電気長）に応じて位相が回転し、それに応じて共振する周波数が現れるためである。
【００５２】
このような不要利得ＳＧが出現すると、それに隣接して利得が大きく落ち込む帯域が生じて、例えば２４ＧＨｚを中心とする使用可能な周波数帯域が狭くなる。
【００５３】
これに対して、上記電気長を１／２波長未満とすれば、図４（Ａ）のように、この例では２４ＧＨｚを中心として広い周波数帯域で使用可能な高周波発振回路が得られる。
【００５４】
このように、不要利得が出現すると、発振周波数を中心とする所定帯域で所望の高利得が得られる周波数帯域幅が狭くなる。
【００５５】
バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の電気長を発振周波数で１／２波長未満とした場合、少なくとも発振周波数より低域側に不要利得が生じることはないので、増幅回路１１は発振周波数を中心として広い周波数帯域で高利得特性が得られる。
【００５６】
《第２の実施形態》
第２の実施形態では図５を参照して各種共振回路の具体的な構成例を示す。図３に既に共振回路の例を示したが、それを具体的に表したものである。
図５（Ａ）の例は、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端したものである。そして、この線路ＳＬ３の所定位置に円柱形状の誘電体共振器ＲＥ１を配置して両者を結合させている。この共振器ＲＥ１の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００５７】
図５（Ｂ）の例では、図３や図５（Ａ）に示した例とは異なり、線路ＳＬ３の端部を、抵抗Ｒｔを介して直流的に接地するのではなく、端部にオープンスタブＳＴ２を設けている。このスタブＳＴ２は１／４波長のオープンスタブであり、抵抗Ｒｔとの接続点は等価的に短絡となる。この構成によれば、増幅回路１１の電源からの直流電流が線路ＳＬ３および終端抵抗を介して接地に流れないので、図２に示したＱ２のゲート電位Ｖｇ２は終端抵抗Ｒｔの影響を受けない。そのため、増幅回路１１の駆動電圧およびバイアス電圧の設計を共振回路１０とは独立して行うことができる。また、増幅回路１１の直流電流経路とは独立して共振回路１０を設計できる。
【００５８】
図５（Ｃ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗ＲｔおよびオープンスタブＳＴ２で終端するとともに、線路ＳＬ３の所定位置に１／４波長のオープンスタブＳＴ１を形成している。これにより、オープンスタブＳＴ１の付け根部分が等価的に短絡点となり、線路ＳＬ３を伝搬する信号が反射する。
【００５９】
図５（Ｄ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗ＲｔおよびオープンスタブＳＴ２で終端するとともに、線路ＳＬ３の所定位置に略１／２波長の長さの線路ＳＬ４を介してマイクロストリップライン共振器ＲＥ２を接続している。この共振器ＲＥ２の接続は、共振器の中央からオフセットさせて接続させる。この共振器ＲＥ２は両端開放の１／２波長共振器として作用する。この線路ＳＬ４の結合点で、線路ＳＬ３を伝搬する信号が反射する。
【００６０】
図５（Ｅ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗ＲｔおよびオープンスタブＳＴ２で終端するとともに、線路ＳＬ３の所定位置に略１／２波長線路の共振器ＲＥ３を磁界（誘導）結合させている。この共振器ＲＥ３の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００６１】
図５（Ｆ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗ＲｔおよびオープンスタブＳＴ２で終端するとともに、線路ＳＬ３の所定位置に略１／２波長線路の共振器ＲＥ３を電界（容量）結合させている。この共振器ＲＥ３の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００６２】
なお、図５（Ａ）（Ｂ）（Ｅ）（Ｆ）では各共振器を線路ＳＬと同一平面に配置した例を示したが、共振器と線路ＳＬ３とは別の層に配置してもよい。
【図面の簡単な説明】
【００６３】
【図１】特許文献１に示されている高周波発振回路の回路図である。
【図２】第１の実施形態に係る高周波発振回路の回路図である。
【図３】同高周波発振回路の共振回路の構成を示す図である。
【図４】同高周波発振回路のバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインと間の電気長による特性変化の例を示す図である。
【図５】第２の実施形態に係る高周波発振回路で用いる共振回路の具体的な構成例を示す図である。
【図６】比較例としての高周波発振回路の回路図である。
【符号の説明】
【００６４】
Ｑ１−発振回路用ＦＥＴ
Ｑ２−バッファアンプ用ＦＥＴ
ＳＬ１−線路（直列帰還素子）
ＳＬ２−線路
１０−共振回路
１１−増幅回路
１２−負荷回路
１０４−高周波発振回路
ＲＥ−共振器
Ｌ１，Ｌ２，Ｌ３−インダクタ
Ｃ１−直流カットキャパシタ
Ｃ２，Ｃ３−キャパシタ
Ｖｇ−ゲートバイアス端子
Ｖｄ−電源端子
Ｖｄｄ−電源電圧
【技術分野】
【０００１】
この発明は、デプレッション型のＮチャネルＦＥＴからなる発振回路用ＦＥＴを有する発振回路と、デプレッション型のＮチャネルＦＥＴからなるバッファアンプ用ＦＥＴを有するバッファアンプと、共振回路を備えた高周波発振回路に関するものである。
【背景技術】
【０００２】
従来、発振回路部およびバッファアンプ部にそれぞれトランジスタを備えた高周波発振回路が特許文献１に開示されている。
【０００３】
図１は特許文献１に示されている高周波発振回路の回路図である。
この発振回路は、コルピッツ型の発振回路部と、この発振回路部による発振出力を増幅する増幅回路部とから構成されている。
【０００４】
発振回路部は、高周波的にベース接地された発振用トランジスタＱ１２を中心にコルピッツ発振回路が構成されていて、発振用トランジスタＱ１２、コンデンサＣ１４、Ｃ１５、Ｃ１６、Ｃ１７、Ｃ１９、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１７等の回路素子および発振周波数で誘導性になる共振回路ＲＥＳ１１から構成されている。
【０００５】
発振用トランジスタＱ１２、コンデンサＣ１５、Ｃ１６、および共振回路ＲＥＳ１１は主に発振に寄与する。発振用トランジスタＱ１２のベースは、バイパスコンデンサであるコンデンサＣ１７により高周波的にグランドに接続されている。さらに結合コンデンサであるコンデンサＣ１４、Ｃ１９により、直流成分をカットし交流成分だけを通過するように構成されている。発振用トランジスタＱ１２の動作電圧等は、抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１７によって設定され、駆動電圧は直流駆動電圧源Ｖｃｃから供給される。
【特許文献１】特開２００１−１１９２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１に示した従来の高周波発振回路では、ベース接地されたトランジスタＱ１２からなる発振回路と、エミッタ接地されたトランジスタＱ１１からなる増幅回路があり、トランジスタＱ１２のコレクタ電流経路とトランジスタＱ１１のコレクタ電流経路が直流的に直列接続されているので、両トランジスタに流れるコレクタ電流の合計を減少させることができる。
【０００７】
しかし、この図１に示した従来の高周波発振回路においては、発振回路部のトランジスタＱ１２およびバッファアンプ部のトランジスタＱ１１の動作点を決定するために、分圧用の抵抗Ｒ１２，Ｒ１３，Ｒ１７および抵抗Ｒ１１からなるバイアス回路を設けているが、これらはＱ１１，Ｑ１２に対して駆動電圧を供給するとともにそれらの動作点を設定するためにのみ設けられている。また、発振回路部とバッファアンプ部との間には直流カット用の結合コンデンサＣ１４が必要であった。
【０００８】
常に要求される発振回路モジュールの小型化・低コスト化を考慮すると、上記バイアス回路や結合コンデンサを備えた回路構成には改善の余地があった。
【０００９】
また、図１に示した従来の高周波発振回路においては、並列帰還型であるため１０ＧＨｚ以上の高周波数波帯では素子サイズが小さくなるに伴ってレイアウト設計が困難になるという問題があった。１０ＧＨｚ帯を超える周波数帯で発振・増幅させるためには、従来は特殊な製造プロセスによる微細配線構造のＦＥＴが用いられているが、この構造のＦＥＴは高価であり、全体にコスト高な回路になってしまう。
【００１０】
そこで、この発明の目的は、バイアス回路を簡素化し、必要な部品点数を削減して小型化・低コスト化を図った高周波発振回路を提供することにある。また、それとともに汎用なプロセスを用いた安価な、例えば５ＧＨｚ帯で使用されているＦＥＴを用いて１０ＧＨｚ以上の高周波帯にも使用可能で、広帯域化を図った高周波発振回路を提供することにある。
【課題を解決するための手段】
【００１１】
前記課題を解消するために、この発明の高周波発振回路は次のように構成する。
（１）デプレッション型のＮチャネルＦＥＴからなる発振回路用ＦＥＴを有する発振回路と、デプレッション型のＮチャネルＦＥＴからなるバッファアンプ用ＦＥＴを有するバッファアンプと、共振回路を備えた高周波発振回路であって、
前記発振回路用ＦＥＴ（Ｑ１）のゲートを、直列帰還素子（ＳＬ１）を介して接地し、前記発振回路用ＦＥＴ（Ｑ１）のソースに前記共振回路を接続し、
前記バッファアンプ用ＦＥＴ（Ｑ２）のドレインを電源に接続し、前記バッファアンプ用ＦＥＴ（Ｑ２）にキャパシタを介して発振信号の出力端子を接続し、前記バッファアンプ用ＦＥＴ（Ｑ２）のソースを直流的に遮断するとともに高周波的に接地し、前記バッファアンプ用ＦＥＴ（Ｑ２）のゲートと前記発振回路用ＦＥＴ（Ｑ１）のドレインとを直流的に導通する第１のインピーダンス回路（Ｚ１）を介して接続するとともに、前記バッファアンプ用ＦＥＴ（Ｑ２）のソースと前記発振回路用ＦＥＴ（Ｑ１）のドレインとの間に直流的に導通する直流抵抗成分を有する第２のインピーダンス回路（Ｚ２）を接続し、前記発振回路用ＦＥＴ（Ｑ１）のソースと接地との間に直流的に導通する直流抵抗成分を有する第３のインピーダンス回路（Ｚ３）を配置したことを特徴とする。
【００１２】
この構成により、第１・第２・第３のインピーダンス回路が駆動電圧の供給とバイアス回路を兼ねることになり、前記バッファアンプ用ＦＥＴ（Ｑ２）のゲート電位は、第２のインピーダンス回路が有する直流抵抗成分と、第３のインピーダンス回路が有する直流抵抗成分との比によって決まるため、バイアス回路用の分圧抵抗が不要となる。また、発振回路用ＦＥＴ（Ｑ１）とバッファアンプ用ＦＥＴ（Ｑ２）のゲート間に直流カット用の結合キャパシタを設ける必要もなくなる。その結果、部品点数の削減にともなって回路構成を簡略化でき、小型化・低コスト化が図れる。さらに、発振回路用ＦＥＴ（Ｑ１）及びバッファアンプ用ＦＥＴ（Ｑ２）が共に自己バイアス回路となっているため、発振の安定度が増す。
【００１３】
また、バッファアンプ用ＦＥＴ（Ｑ２）のゲートにバイアス電圧を供給するための配線が不要になること、およびバッファアンプ用ＦＥＴ（Ｑ２）のゲートと発振回路用ＦＥＴ（Ｑ１）のドレインとの間に直流カット用の結合キャパシタが不要になることに伴い、バッファアンプ用ＦＥＴ（Ｑ２）のゲート部の配線パターンが極めて単純化される、そのため、全体の占有面積が縮小化され、このことも小型化・低コスト化に寄与する。
【００１４】
また、発振回路用ＦＥＴ（Ｑ１）のゲートに直列帰還素子（ＳＬ１）を設ける構成であるので、回路を複雑化させることなく、高周波（例えば１０ＧＨｚを超える周波数帯域）での反射利得が容易に得られ、安価なプロセスを用いて高周波発振回路を実現できる。また、高周波帯における負性抵抗（反射利得）の設計が容易となる。
【００１５】
さらに、駆動電圧の印加経路が一経路であるので、一定の電源電圧印加時に全体に低消費電流化できる。また、バッファアンプを発振回路の後段に配置しているので、負荷変動を回避できる。
【００１６】
（２）前記第２のインピーダンス回路は、発振周波数でインピーダンスがほぼ最大となるものとする。
これにより、発振回路用ＦＥＴ（Ｑ１）のドレイン端から第２のインピーダンス回路（Ｚ２）を見込むインピーダンスが高くなるので、発振回路用ＦＥＴ（Ｑ１）とバッファアンプ用ＦＥＴ（Ｑ２）との間の高周波伝送部に影響を及ぼさない。
【００１７】
（３）前記第１のインピーダンス回路は、その電気長を発振周波数の１／２波長未満とする。
これにより、バッファアンプ用ＦＥＴ（Ｑ２）のゲートと発振回路用ＦＥＴ（Ｑ１）のドレインの間の電気長に応じて利得が生じる周波数が発振周波数より低い周波数帯域内で存在しなくなるので、発振周波数より低い周波数帯域内で不要利得の出現が無く、使用できる周波数帯域が広くなる。
【００１８】
（４）発振回路用ＦＥＴ（Ｑ１）およびバッファアンプ用ＦＥＴ（Ｑ２）による発振回路の増幅回路部分は集積回路で構成してもよい。
このことにより、バッファアンプ用ＦＥＴ（Ｑ２）のゲートに対するバイアス電圧を供給するための端子が不要となるので、端子数が少ない分さらに小型化・低コスト化できる。
【発明の効果】
【００１９】
この発明によれば、回路構成が簡素化され部品点数が削減されて小型化・低コスト化が図れる。
さらに、発振回路及びバッファアンプが自己バイアス回路を有する回路構成となるので、発振安定度が増す。
【発明を実施するための最良の形態】
【００２０】
《第１の実施形態》
図２はこの発明の第１の実施形態に係る高周波発振回路の回路図である。この高周波発振回路１０４は、共振回路１０および増幅回路１１で構成している。
【００２１】
増幅回路１１は、発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２を備えている。発振回路用ＦＥＴ Ｑ１のソースには共振回路１０を接続している。発振回路用ＦＥＴ Ｑ１のゲートと接地との間には、直列帰還素子である線路ＳＬ１を接続している。また、Ｑ１のソースは、インダクタＬ３および抵抗Ｒ３の直列回路からなる第３のインピーダンス回路Ｚ３を介して直流的に接地している。バッファアンプ用ＦＥＴ Ｑ２のドレインはインダクタＬ１を介して電源端子Ｖｄに接続している。この電源端子ＶｄはバイパスキャパシタＣ４を介して高周波的に接地している。
【００２２】
バッファアンプ用ＦＥＴ Ｑ２のソースはキャパシタＣ２を介して高周波的に接地している。さらに、Ｑ２のソースと発振回路用ＦＥＴ Ｑ１のドレインとの間に、インダクタＬ２および抵抗Ｒ２の直列回路である第２のインピーダンス回路Ｚ２を接続している。
【００２３】
バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとは直流的に導通する線路ＳＬ２からなる第１のインピーダンス回路Ｚ１を介して接続している。この第１のインピーダンス回路Ｚ１の電気長は発振周波数の１／２波長未満としている。
【００２４】
上記２つのＦＥＴ Ｑ１，Ｑ２はデプレッション型のＮチャネルＦＥＴであり、電源端子Ｖｄには正の電源電圧Ｖｄｄが印加される。
【００２５】
この高周波発振回路１０４の出力信号はバッファアンプ用ＦＥＴ Ｑ２のドレインからキャパシタＣ３を介して取り出すように構成している。図中、抵抗の記号で示す負荷回路１２は発振信号の供給を受ける回路である。
発振回路用ＦＥＴ Ｑ１の高周波信号はＱ１のドレインからバッファアンプ用ＦＥＴ Ｑ２のゲートへ第１のインピーダンス回路Ｚ１を介して供給される。
【００２６】
図２において、電源端子Ｖｄからの直流電流の経路（直流電圧印加の経路）は、図中矢印で示すように、Ｖｄ→Ｌ１→Ｑ２→Ｚ２→Ｑ１→Ｚ３の経路である。ここで発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２はいずれもデプレッション型のＮチャネルＦＥＴであり、ゲートバイアス電圧が０Ｖでも導通する。すなわち、インピーダンス回路Ｚ１，Ｚ２，Ｚ３は駆動電圧およびバイアス電圧印加用の直流電流経路を成す。
【００２７】
ここで、上記直流電流の経路に流れる電流をＩとし、Ｑ１，Ｑ２のゲート電圧０Ｖ時のドレイン−ソース間電圧をそれぞれＶｄｓ１，Ｖｄｓ２とし、インダクタＬ１での直流電圧降下を０Ｖとし、電源端子Ｖｄに印加される電源電圧をＶｄｄで表すと、Ｑ２のゲート電位Ｖｇ２は次の関係で定まる。
【００２８】
Ｉ＝｛Ｖｄｄ−（Ｖｄｓ１＋Ｖｄｓ２）｝／（Ｚ２＋Ｚ３）
Ｖｇ２＝Ｚ３・Ｉ＋Ｖｄｓ１
上記Ｑ２のゲート電位Ｖｇ２はＱ１のドレイン電圧でもある。
【００２９】
このようにして、第１・第２・第３のインピーダンス回路Ｚ１，Ｚ２，Ｚ３が駆動電圧の供給とバイアス回路を兼ねることになり、外部からゲートバイアス電圧を印加することなく発振回路用ＦＥＴ Ｑ１およびバッファアンプ用ＦＥＴ Ｑ２を動作させることができる。
【００３０】
これにより、Ｑ２のゲート部配線、ゲートバイアス電圧を発生するための分圧抵抗、およびＤＣカットキャパシタを省略することができ、回路構成を簡略化できる。さらに、自己バイアス回路により発振安定度を高めることができる。
【００３１】
なお、このように、電源端子からの直流電流は２つのＦＥＴ Ｑ１，Ｑ２を直列に通過するので、すなわち駆動電圧およびバイアス電圧の印加経路が一経路であるので、全体に低消費電流化できる。また、バッファアンプを発振回路の後段に設置しているので、負荷変動を抑えることができる。
【００３２】
発振回路用ＦＥＴ Ｑ１のゲートには直列帰還素子である線路ＳＬ１を接続して、Ｑ１のゲートから見込むインピーダンスを誘導性にしている。このことにより増幅回路部を見込む反射利得を得ている。
【００３３】
Ｑ１とＱ２との間の第１のインピーダンス回路Ｚ１（接続線路ＳＬ２）および第２のインピーダンス回路Ｚ２は、発振回路用ＦＥＴ Ｑ１の出力整合素子としての設計パラメータとして用いることができる。すなわち、Ｑ１のドレインからＱ２側を見たインピーダンスを、例えば出力パワーが最大またはＣＮ比が最大となるように最適化することができる。
【００３４】
ここで、第１のインピーダンス回路Ｚ１の電気長は１／２波長未満としているので、その範囲内で発振回路用ＦＥＴ Ｑ１のドレインからバッファアンプ用ＦＥＴ Ｑ２側を見た反射位相を任意の位相角に設定でき、設計自由度が高くなる。そのため、出力パワーが最大またはＣＮ比が最大となるように最適化できる。
【００３５】
また、第２のインピーダンス回路Ｚ２については、発振周波数でそのインピーダンスが最大となるようなものとする。すなわち、インダクタＬ２は分布定数回路として見た場合にインダクタンス成分とキャパシタンス成分を備えているが、その自己共振周波数が発振周波数または略発振周波数となるようにインダクタＬ２を設定する。
【００３６】
なお、Ｑ２のソースを高周波的に接地するキャパシタＣ２は、発振周波数においてインピーダンスが最低となるよう定める。すなわち、キャパシタＣ２は分布定数回路として見た場合にインダクタンス成分とキャパシタンス成分を備えているが、その自己共振周波数が発振周波数または略発振周波数となるようにキャパシタＣ２を設定する。
【００３７】
このようにして、ゲートに直列帰還素子ＳＬ１を設けた発振回路用ＦＥＴ Ｑ１と、ソースを接地したバッファアンプ用ＦＥＴ Ｑ２と、を備えて増幅回路１１を構成する。この構成によれば、発振回路用ＦＥＴ Ｑ１のゲートに直列帰還素子を設ける構成であるので、回路を複雑化させることなく、高周波での反射利得が容易に得られ、安価なプロセスを用いて高周波発振回路を実現できる。また、ゲート部に直列帰還素子を設けた構成であるので高周波帯における負性抵抗（反射利得）の設計が容易となる。
【００３８】
上記増幅回路１１はＧａＡｓのＭＭＩＣ（Monolithic Microwave Integrated Circuits）で構成する。このＭＭＩＣの受動素子は、スパイラルインダクタ、ミアンダインダクタ、ＭＩＭキャパシタ等として構成する。
【００３９】
このＭＭＩＣの回路基板への接続には半田バンプを用いることが望ましい。セルフアライメントにより、位置精度の高い実装ができることと、接続のための線路が低インダクタンスであるため、実装部・引き回しに起因する寄生成分の影響を小さくすることができ、広帯域化が図れるからである。また、実装部のばらつきの影響を受けないため、特性ばらつきを低減できるとともに小型にレイアウトすることができる。また、１０ＧＨｚ以上において、増幅回路１１のＱ１，Ｑ２をディスクリートＦＥＴで構成したとすると、ＦＥＴ間の実装（ワイヤ、バンプなど）による接続のための電気長が１／２波長以上になってしまうが、これをＭＭＩＣで構成することにより電気長を１／２波長未満に構成できる。
【００４０】
次に、図２に示した高周波発振回路の特長をより明確にするために、駆動電圧の印加経路が一経路であり、この駆動電圧の印加経路とは別にバイアス回路を構成した例を図６に示す。この図６の例では、抵抗Ｒ４，Ｒ５によってバイアス電圧生成用の抵抗分圧回路を構成し、その分圧電圧を抵抗Ｒ１および線路ＳＬ２を介してバッファアンプ用ＦＥＴ Ｑ２のゲートに印加するように構成している。その他の構成は図２と同様である。
【００４１】
また、線路ＳＬ２と発振回路用ＦＥＴ Ｑ１のドレインとの間に直流カットキャパシタＣ１を接続している。
【００４２】
ゲートバイアス端子Ｖｇには、電源電圧Ｖｄｄが抵抗Ｒ４，Ｒ５からなるバイアス回路で分圧されたゲートバイアス電圧が印加される。このＱ２に対するゲートバイアス電圧がＱ１のドレインおよびＱ２のソースに印加されないように、上記直流カットキャパシタＣ１が必要である。
【００４３】
このように、駆動電圧の印加経路とは別にバイアス回路を構成すると、バイアス電圧を生成するための抵抗分圧回路およびバイアス電圧印加用端子が必要であるばかりか、直流カット用のキャパシタも必要になり、発振回路モジュールの小型化・低コスト化が困難である。これに対して図２に示したように、駆動電圧およびバイアス電圧の印加経路が一経路である場合、部品点数の削減にともなって回路構成を簡略化でき、小型化・低コスト化が図れる。
【００４４】
また、上記直流カット用の結合キャパシタが不要になることに伴い、バッファアンプ用ＦＥＴ Ｑ２のゲート部の配線パターンが極めて単純化される、そのため、全体の占有面積が縮小化され、さらに小型化・低コスト化できる。
【００４５】
図３は図２に示した共振回路１０の回路図である。この例では、線路ＳＬ３の所定点と接地との間に共振器ＲＥを設け、線路ＳＬ３の先端を抵抗Ｒｔで終端している。
【００４６】
このように線路の所定位置に共振器を結合させた線路ＳＬ３を、図２に示した増幅回路１１の発振回路用ＦＥＴ Ｑ１のソースに接続することによって、共振回路１０から発振回路用ＦＥＴ Ｑ１のソースを見た時の抵抗が負性抵抗素子として作用し、共振回路１０と発振回路用ＦＥＴ Ｑ１による回路とが帯域反射型（反作用型）発振器として作用する。
【００４７】
なお、終端抵抗Ｒｔは線路ＳＬ３の終端部と接地との間に接続しているので、電源端子Ｖｄからの直流電流の経路（直流電圧印加の経路）は、図中矢印で示すように、Ｖｄ→Ｌ１→Ｑ２→Ｚ２→Ｑ１→Ｚ３の経路に流れるだけでなく、Ｑ１→ＳＬ３→Ｒｔの経路にも流れる。そのため、この例では前記Ｑ２のゲート電位Ｖｇ２は終端抵抗Ｒｔの影響を受ける。
【００４８】
この共振回路１０内の共振器ＲＥの具体的な構成および共振回路１０のその他の構成については、別の実施形態で示す。
【００４９】
図４は、上記共振回路１０から増幅回路１１側を見た反射利得（負性抵抗）の周波数特性を示す図である。
【００５０】
この高周波発振回路１０４の発振周波数は共振回路１０の共振周波数で定まるが、共振回路１０から増幅回路１１側を見た反射利得の周波数特性が重要である。図４（Ａ）はバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の電気長を発振周波数で１／１８波長、すなわち１／２波長未満（電気角１８０°未満）とした場合、図４（Ｂ）はそれを（１／２＋１／１８）波長、すなわち１／２波長以上（電気角１８０°以上）にした場合の例である。
【００５１】
図４（Ｂ）に示すように、Ｑ２のゲートとＱ１のドレインとの間の電気長を発振周波数の１／２波長以上とした場合に、発振周波数（この例では２４ＧＨｚ）より低域側に不要な利得ＳＧが出現する。これは、使用周波数帯域内においてバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の線路長（電気長）に応じて位相が回転し、それに応じて共振する周波数が現れるためである。
【００５２】
このような不要利得ＳＧが出現すると、それに隣接して利得が大きく落ち込む帯域が生じて、例えば２４ＧＨｚを中心とする使用可能な周波数帯域が狭くなる。
【００５３】
これに対して、上記電気長を１／２波長未満とすれば、図４（Ａ）のように、この例では２４ＧＨｚを中心として広い周波数帯域で使用可能な高周波発振回路が得られる。
【００５４】
このように、不要利得が出現すると、発振周波数を中心とする所定帯域で所望の高利得が得られる周波数帯域幅が狭くなる。
【００５５】
バッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインとの間の電気長を発振周波数で１／２波長未満とした場合、少なくとも発振周波数より低域側に不要利得が生じることはないので、増幅回路１１は発振周波数を中心として広い周波数帯域で高利得特性が得られる。
【００５６】
《第２の実施形態》
第２の実施形態では図５を参照して各種共振回路の具体的な構成例を示す。図３に既に共振回路の例を示したが、それを具体的に表したものである。
図５（Ａ）の例は、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗Ｒｔで終端したものである。そして、この線路ＳＬ３の所定位置に円柱形状の誘電体共振器ＲＥ１を配置して両者を結合させている。この共振器ＲＥ１の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００５７】
図５（Ｂ）の例では、図３や図５（Ａ）に示した例とは異なり、線路ＳＬ３の端部を、抵抗Ｒｔを介して直流的に接地するのではなく、端部にオープンスタブＳＴ２を設けている。このスタブＳＴ２は１／４波長のオープンスタブであり、抵抗Ｒｔとの接続点は等価的に短絡となる。この構成によれば、増幅回路１１の電源からの直流電流が線路ＳＬ３および終端抵抗を介して接地に流れないので、図２に示したＱ２のゲート電位Ｖｇ２は終端抵抗Ｒｔの影響を受けない。そのため、増幅回路１１の駆動電圧およびバイアス電圧の設計を共振回路１０とは独立して行うことができる。また、増幅回路１１の直流電流経路とは独立して共振回路１０を設計できる。
【００５８】
図５（Ｃ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗ＲｔおよびオープンスタブＳＴ２で終端するとともに、線路ＳＬ３の所定位置に１／４波長のオープンスタブＳＴ１を形成している。これにより、オープンスタブＳＴ１の付け根部分が等価的に短絡点となり、線路ＳＬ３を伝搬する信号が反射する。
【００５９】
図５（Ｄ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗ＲｔおよびオープンスタブＳＴ２で終端するとともに、線路ＳＬ３の所定位置に略１／２波長の長さの線路ＳＬ４を介してマイクロストリップライン共振器ＲＥ２を接続している。この共振器ＲＥ２の接続は、共振器の中央からオフセットさせて接続させる。この共振器ＲＥ２は両端開放の１／２波長共振器として作用する。この線路ＳＬ４の結合点で、線路ＳＬ３を伝搬する信号が反射する。
【００６０】
図５（Ｅ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗ＲｔおよびオープンスタブＳＴ２で終端するとともに、線路ＳＬ３の所定位置に略１／２波長線路の共振器ＲＥ３を磁界（誘導）結合させている。この共振器ＲＥ３の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００６１】
図５（Ｆ）の例では、線路ＳＬ３の一端（図に示す右端）を各実施形態で示した増幅回路１１に接続し、他端を抵抗ＲｔおよびオープンスタブＳＴ２で終端するとともに、線路ＳＬ３の所定位置に略１／２波長線路の共振器ＲＥ３を電界（容量）結合させている。この共振器ＲＥ３の結合点で、線路ＳＬ３を伝搬する信号のうち共振周波数付近の周波数をもつ信号のみ選択的に反射する。
【００６２】
なお、図５（Ａ）（Ｂ）（Ｅ）（Ｆ）では各共振器を線路ＳＬと同一平面に配置した例を示したが、共振器と線路ＳＬ３とは別の層に配置してもよい。
【図面の簡単な説明】
【００６３】
【図１】特許文献１に示されている高周波発振回路の回路図である。
【図２】第１の実施形態に係る高周波発振回路の回路図である。
【図３】同高周波発振回路の共振回路の構成を示す図である。
【図４】同高周波発振回路のバッファアンプ用ＦＥＴ Ｑ２のゲートと発振回路用ＦＥＴ Ｑ１のドレインと間の電気長による特性変化の例を示す図である。
【図５】第２の実施形態に係る高周波発振回路で用いる共振回路の具体的な構成例を示す図である。
【図６】比較例としての高周波発振回路の回路図である。
【符号の説明】
【００６４】
Ｑ１−発振回路用ＦＥＴ
Ｑ２−バッファアンプ用ＦＥＴ
ＳＬ１−線路（直列帰還素子）
ＳＬ２−線路
１０−共振回路
１１−増幅回路
１２−負荷回路
１０４−高周波発振回路
ＲＥ−共振器
Ｌ１，Ｌ２，Ｌ３−インダクタ
Ｃ１−直流カットキャパシタ
Ｃ２，Ｃ３−キャパシタ
Ｖｇ−ゲートバイアス端子
Ｖｄ−電源端子
Ｖｄｄ−電源電圧
【特許請求の範囲】
【請求項１】
デプレッション型のＮチャネルＦＥＴからなる発振回路用ＦＥＴを有する発振回路と、デプレッション型のＮチャネルＦＥＴからなるバッファアンプ用ＦＥＴを有するバッファアンプと、共振回路を備えた高周波発振回路であって、
前記発振回路用ＦＥＴのゲートを、直列帰還素子を介して接地し、前記発振回路用ＦＥＴのソースに前記共振回路を接続し、
前記バッファアンプ用ＦＥＴのドレインを電源に接続し、前記バッファアンプ用ＦＥＴにキャパシタを介して発振信号の出力端子を接続し、前記バッファアンプ用ＦＥＴのソースを直流的に遮断するとともに高周波的に接地し、前記バッファアンプ用ＦＥＴのゲートと前記発振回路用ＦＥＴのドレインとを直流的に導通する第１のインピーダンス回路を介して接続するとともに、前記バッファアンプ用ＦＥＴのソースと前記発振回路用ＦＥＴのドレインとの間に直流的に導通する直流抵抗成分を含む第２のインピーダンス回路を接続し、前記発振回路用ＦＥＴのソースと接地との間に直流的に導通する直流抵抗成分を含む第３のインピーダンス回路を配置した高周波発振回路。
【請求項２】
前記第２のインピーダンス回路は、発振周波数でインピーダンスがほぼ最大となるものである請求項１に記載の高周波発振回路。
【請求項３】
前記第１のインピーダンス回路は、その電気長を発振周波数の１／２波長未満とした請求項１または２に記載の高周波発振回路。
【請求項４】
前記発振回路用ＦＥＴおよび前記バッファアンプ用ＦＥＴによる増幅回路部分を集積回路で構成した請求項１〜３のいずれかに記載の高周波発振回路。
【請求項１】
デプレッション型のＮチャネルＦＥＴからなる発振回路用ＦＥＴを有する発振回路と、デプレッション型のＮチャネルＦＥＴからなるバッファアンプ用ＦＥＴを有するバッファアンプと、共振回路を備えた高周波発振回路であって、
前記発振回路用ＦＥＴのゲートを、直列帰還素子を介して接地し、前記発振回路用ＦＥＴのソースに前記共振回路を接続し、
前記バッファアンプ用ＦＥＴのドレインを電源に接続し、前記バッファアンプ用ＦＥＴにキャパシタを介して発振信号の出力端子を接続し、前記バッファアンプ用ＦＥＴのソースを直流的に遮断するとともに高周波的に接地し、前記バッファアンプ用ＦＥＴのゲートと前記発振回路用ＦＥＴのドレインとを直流的に導通する第１のインピーダンス回路を介して接続するとともに、前記バッファアンプ用ＦＥＴのソースと前記発振回路用ＦＥＴのドレインとの間に直流的に導通する直流抵抗成分を含む第２のインピーダンス回路を接続し、前記発振回路用ＦＥＴのソースと接地との間に直流的に導通する直流抵抗成分を含む第３のインピーダンス回路を配置した高周波発振回路。
【請求項２】
前記第２のインピーダンス回路は、発振周波数でインピーダンスがほぼ最大となるものである請求項１に記載の高周波発振回路。
【請求項３】
前記第１のインピーダンス回路は、その電気長を発振周波数の１／２波長未満とした請求項１または２に記載の高周波発振回路。
【請求項４】
前記発振回路用ＦＥＴおよび前記バッファアンプ用ＦＥＴによる増幅回路部分を集積回路で構成した請求項１〜３のいずれかに記載の高周波発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−１３５６１１（Ｐ２００９−１３５６１１Ａ）
【公開日】平成２１年６月１８日（２００９．６．１８）
【国際特許分類】
【出願番号】特願２００７−３０７９８３（Ｐ２００７−３０７９８３）
【出願日】平成１９年１１月２８日（２００７．１１．２８）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２１年６月１８日（２００９．６．１８）
【国際特許分類】
【出願日】平成１９年１１月２８日（２００７．１１．２８）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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