高耐圧パワー半導体デバイスの構造と製造方法
【課題】耐圧の高いパワー半導体デバイスの安価に生産可能な構造。
【解決手段】少なくとも第一主電極（エミッタ、陽極など領域）と、これに対応した第二主電極（陰極、コレクタ領域）とによって機能を発揮させているパワー半導体デバイス（ＭＯＳトランジスタ、ダイオード）において，ｎ-型半導体層に形成される第一主電極とその近傍からなるセル領域をｎ-型半導体層内に取り囲む環状に形成されたチャンネルストッパでないｎ+型分離領域が，ダイシング後の単位素子の周縁となる部位に、少なくともｎ-型半導体層の厚み寸法の深さ寸法までｎ-型半導体層上面から形成された、コレクタウォール構造のパワー半導体デバイス。
【解決手段】少なくとも第一主電極（エミッタ、陽極など領域）と、これに対応した第二主電極（陰極、コレクタ領域）とによって機能を発揮させているパワー半導体デバイス（ＭＯＳトランジスタ、ダイオード）において，ｎ-型半導体層に形成される第一主電極とその近傍からなるセル領域をｎ-型半導体層内に取り囲む環状に形成されたチャンネルストッパでないｎ+型分離領域が，ダイシング後の単位素子の周縁となる部位に、少なくともｎ-型半導体層の厚み寸法の深さ寸法までｎ-型半導体層上面から形成された、コレクタウォール構造のパワー半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，耐圧を改善したパワー半導体デバイスの構造に関し，安価に製造出来るようにしたデバイスの構造と製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ素子の耐圧向上に関する技術文献として特許文献１がある。
【０００３】
特許文献１の（段落０００２）に次の記述がある。「このIGBTのセル領域（MOSFET一つに相当する領域）の終端部の高耐圧化手段として、従来は一般的に素子のセル領域外周部にガードリング構造が設けられている。このガードリング構造により電界が階段状になり耐圧が向上する。図３（本願の図２に記した）にガードリング構造を有する従来のIGBT素子の主な断面図を示す。」
（段落０００３）に次の記述がある。「図３（本願の図２に記した）で、ドレイン電極１とソース電極９との間に電圧サージが印加され、第三半導体層７と第二半導体層３とからなるｐｎ接合２が逆バイアス状態になり、高抵抗の第二半導体層３に空乏層（図示しない）が広がる状況を考える。ここで、第三及び第四半導体層が複数配置されたセル領域（以下Ａ領域と呼ぶ）つまり隣合う第三半導体層とその間に位置する第二半導体層領域では、隣合う第三半導体層７からその間に位置する第二半導体層領域に向けて接近するように空乏層が伸び、互いに重なる事により電界の緩和が達成される。そして第三半導体層の底部のｐｎ接合部で最大の電界値ＥA をとる。一方、第三半導体層の繰り返し配置が終わるＡ領域の終端では上記電界緩和効果がなくなり、終端の第三半導体層のコ−ナ−部ないし第三半導体近傍の第二半導体層表面で最大電界値ＥB をとり、一般にＥA ＜ＥB となる。それでＥB 値を減少させＥA 値に近付けて、Ａ領域の終端から第二半導体層の終端に至る領域（以下Ｂ領域と呼ぶ）の耐圧を向上するために、Ｂ領域に一つ以上の第五半導体層を設けてＢ領域の最大電界値ＥB を小さくするため、ガ−ドリング構造が一般的に使われる。また第五半導体層に加え、第五半導体層の一部と接触部を有し、第二半導体層上に絶縁膜を介して延在する金属膜、いわゆるフィ−ルドプレ−トを設ける場合もある」と、記述されている。（注、図２の１８がフィ−ルドプレ−ト、６が第五半導体層のｐ層でフィールドリミティングリングＦＬＲである）但し，ここでＢ領域とは，セル領域（主機能の作用部位、Ａ領域）の終端から第二半導体層３の終端（ダイシングしたチップの周縁）に至る領域のことでありガードリング領域を言う。
【０００４】
【特許文献１】「特開平０７−１１５１８９」公報。「絶縁ゲート型バイポーラトランジスタ」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１のような従来の構造ではＦＬＲの周囲に電圧を荷担する為の寸法を確保する必要があったので耐電圧向上のガードリングの為に面積が大きく費やされており、半導体装置の主機能の作用には寄与しないチップ面積が広くて、一枚のウエハからダイシングしたチップの取れる数が少なくなるためチップ１個当たりのコストが高く、目標コストが達成できる安価なパワー半導体デバイスを製作することが出来なかった。
【０００６】
耐圧の高いパワー半導体デバイスが，安価に生産できるような方法で完成させる事が出来て，量産に適した半導体デバイス構造と製造方法にすることがこの発明の目的である。
【０００７】
チップ寸法のうち耐電圧向上の為に費やされる面積（Ｂ領域）を小さくしても、耐電圧の向上が可能であるパワー半導体デバイスの構造を見つけだす事が課題である。
【課題を解決するための手段】
【０００８】
請求項１に関しては、上記課題を解決するために下面にコレクタ電極を有するｎ+型半導体基板（第一層）と，該基板上にエピタキシャル成長させたｎ-型の第二層と，第二層に接続された主電極（エミッタ電極）および制御電極の直下部に形成されるセル領域を有し，該制御電極に入力される電圧に応じてコレクタ電極に流れる電流が制御されるパワー半導体デバイス又は、上記課題を解決するために下面にコレクタ電極を有する第１導電型（ｐ型）半導体基板（第１層）と，該基板上にエピタキシャル成長させた第２導電型（ｎ+）の第２層と，第２層上に形成されたｎ-層の第３層に接続された主電極（エミッタ電極）と制御電極の直下部とで形成されるセル領域を有し，該制御電極に入力される電圧に応じてコレクタ電極に流れる電流が制御されるパワー半導体デバイス、において，前記エミッタ電極を有するｎ-層上面から下面方向に伸びて，セル領域を囲む形状に、少なくともｎ-層の厚さ寸法（例えば５５μｍ）の深さ迄、ｎ+型分離領域を設けたことを特徴とするコレクタウォール構造のパワー半導体デバイスの構造とした。
【０００９】
請求項２に関しては、ｎ+型の半導体基板（第一層）と，該基板上にエピタキシャル成長させたｎ-型の第二層と，該ｎ-型の第二層に接続された第１主電極と該基板に設けた第２主電極を備え，第１主電極直下部の第二層に形成されるセル領域を有し，該電極間に印加された交流を整流するパワー半導体デバイスにおいて，または第１導電型（ｐ型）の半導体基板（第一層）と，該基板上にエピタキシャル成長させた第２導電型（ｎ+）の第二層と，第二層上に形成されたｎ-層の第三層に接続された第１主電極と該基板に設けた第２主電極を備え，第１主電極直下部の第三層に形成されるセル領域を有し，該電極間に印加された交流を整流するパワー半導体デバイスにおいて，前記第１主電極を有するｎ-層上面から下面方向に伸びて，セル領域を囲む形状に、少なくともｎ-層厚み寸法にｎ+型分離領域が設けられたことを特徴とする縦型構造のパワー半導体デバイスの構造とした。
【００１０】
請求項３に関しては、ｐ型半導体層にｎ+型の半導体を形成したものを半導体基板とした第１層である請求項１または２のパワー半導体デバイスの構造とした。
請求項４に関しては、ｎ+型分離領域は、これの設けられる位置が、半導体ウエハをダイシングの後、切離された各素子に於ける周縁部となる部位に形成されるｎ+型分離領域である、パワー半導体デバイスの構造とした。
請求項５に関しては、ガードリング領域の面積が、セル領域の面積よりも小さい寸法に形成される、請求項４記載のパワー半導体デバイスの構造とした。
【００１１】
請求項６に関しては、
ｎ＋型の半導体基板（第一層）の上面にｎ−型の第二層を形成する工程Ａと，ダイシングしたときの素子の外周となる位置に、ｎ+型分離を第二層上面から少なくとも第二層の深さに形成する工程Ａ２と、
第二層に所定の形状にｐ層（第三層）を不純物拡散によって形成する工程Ｅと、
第三層に接続して第１主電極を形成する工程Ｇと、
半導体基板（第一層）の下面に第２主電極を形成する工程Ｉとを行い、
ダイシングして個々の単位半導体素子を形成する工程Ｊに於いて、
第１種電極の直下の領域であるセル領域を囲む形状に、少なくとも第二層（ｎ−層）の厚み寸法にｎ+型分離領域が位置するようにダイシングされることを特徴としたパワー半導体デバイスの製造方法とした。
【００１２】
請求項７に関しては、
ｐ型又はｎ＋型の半導体基板（第一層）の上面にｎ−型の第二層を形成する工程Ａと，ダイシングしたときの素子の外周となる位置に、ｎ+型分離を第二層上面から少なくとも第二層の深さに形成する工程Ａ２と、
エミッタ側平面上に所定の形状にゲート酸化膜を形成する工程Ｂと、
第一絶縁層の上に所定の形状に制御電極を形成する工程Ｃと、
制御電極を覆う第二絶縁層を堆積させて形成する工程Ｄと、
第二層に所定の形状にｐ層（第三層）を不純物拡散によって形成する工程Ｅと、
第三層にｎ層（第四層）を不純物拡散によって形成する工程Ｆと、
第三層、第四層を短絡させつつ両層に接続してエミッタ電極を形成する工程Ｇと、
第二絶縁層に孔を設けて制御電極を導出するよう形成する工程Ｈと、
半導体基板（第一層）の下面にコレクタ電極を形成する工程Ｉとを行い、
ダイシングして個々の単位半導体素子を形成する工程Ｊに於いて、
エミッタ電極の直下のアクティブ領域であるセル領域を囲む形状に、少なくとも第二層
（ｎ−層）の厚み寸法にｎ+型分離領域が位置するようにダイシングされることを特徴としたパワー半導体デバイスの製造方法とした。
【発明の効果】
【００１３】
本発明による構造によれば，チップ寸法が０．９５ｍｍ角であったものが、０．８２ｍｍ角へ縮小できたので、一枚のウエハからダイシングして取れるチップ数が１３４％へ増加し安定的に量産できた。従って３４％のチップが同じウエハ製作増加する分だけコスト低減できて安価に提供できる。従来の生産工数のうち、一つ以上のフィールドリミティングリング（ＦＬＲ）とフィ−ルドプレ−ト（金属膜）を形成していた工数が削除できるので、生産性が大幅に向上した分、人件費縮減で製作費が安価になった。
【発明を実施するための最良の形態】
【００１４】
本発明による実施の形態を図１にチップの厚み方向の断面で示した構造図で示して説明する。４は半導体基板（ｎ＋層）であり，これの下面にコレクタ電極１を設ける。該半導体基板４の上面に第二半導体層（ｎ−層）をエピタキシャル成長などで形成し、ここにエミッタ層を形成してエミッタ電極９を設けるとともにゲート絶縁膜１１を介して制御電極（ゲート電極）１０を形成し、エミッタ電極９と制御電極１０との直下のアクティブゾーンであるセル領域３０によって機能を発揮するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）素子が形成される。同一部位を同一符号で示した、図３の従来例では、セル領域３０を取り囲むように環状に形成されるｐ型半導体のＦＬＲ（フィールドリミティングリング）６で逆耐圧を荷担していたが、この構造を廃止し、図１のように耐電圧を荷担させるためのｎ＋型分離領域１４を不純物拡散法などによって形成した。半導体基板６はｎ+型半導体に限るものではなくｐ型半導体であっても良い。
【００１５】
コレクタ電極１とエミッタ電極９との二つの主電極と制御電極１０は、メタル電極材で電極を形成し導出される。エミッタ電極９の周囲は絶縁物である酸化膜１３を形成して耐電圧の荷担に寄与させる。半導体基板４の下方の平面にメタル電極のコレクタ電極１を形成する。以上でパワーデバイスが完成し，図１のｎ＋型分離領域１４の部位でダイシングしてパワー半導体デバイスの素子が完成する。その結果パワー半導体デバイスの周縁の部位にｎ＋型分離領域１４が形成されることになる。
【００１６】
図２と図３に従来のチップの断面図に一例を示すように、従来のＢ領域（ガードリング領域）の寸法は図３では１７５μｍであったが、図１の本発明の実施例では、図２、図３に示すように従来のｐ型半導体のＦＬＲ（フィールドリミティングリング又はガードリング）６を必要としないので１１０μｍである。エミッタ電極の寸法６００μｍでは、図３の従来のチップの寸法が、９５０μｍ角のサイズであったのに対し、図１では８２０μｍ角のサイズで安定に量産可能な完成品となった。従って一枚のウエハから切り出す事が出来たチップの数が１３４％に増加したので、製造法が従来と同じ製造工程であったとしても個数３４％増加分だけコストが安くなった。図４に本発明による実施形態のパワー半導体の製造工程フロー図を示し、図５に本願筆者ら製作品の、従来のパワー半導体の製造工程フロー図を示した。
【産業上の利用可能性】
【００１７】
この発明は、半導体デバイスの耐圧向上のため大きくなっていたチップ面積を縮小することに成功したので、同一のウエハからチップの取れ数が増加し，チップ１個当たりの製品コストが削減できるので、半導体デバイスを生産する際の省エネルギーと省資源に貢献し，産業上の貢献度が高い。
【図面の簡単な説明】
【００１８】
【図１】本発明による一実施形態のパワー半導体の構造図
【図２】特許文献１にある、従来のパワー半導体の構造図
【図３】本願筆者ら製作品の、従来のパワー半導体の構造図
【図４】本発明による実施形態のパワー半導体の製造工程フロー図
【図５】本願筆者ら製作品の、従来のパワー半導体の製造工程フロー図
【符号の説明】
【００１９】
１ ドレイン（コレクタ）電極
２ p+層（第三層）とｎ-層（第二層）からなるｐｎ接合
３ ｎ-層（第二層）
４ ｎ+層（第一層）半導体基板
５ ｎ+型分離領域
６ ｐ層フィ−ルドリミティングリング（ＦＬＲ）又はガードリング
７ ｐ+層（第三層）
８ ｎ+層（第四層）
９ エミッタ電極（ソース電極）
１０ ゲート電極
１１ ゲート絶縁膜
１２ 層間絶縁膜
１３ 酸化膜
１４ ｎ+型分離領域
１８ 金属膜（フィ−ルドプレ−ト）
３０ セル領域
【技術分野】
【０００１】
本発明は，耐圧を改善したパワー半導体デバイスの構造に関し，安価に製造出来るようにしたデバイスの構造と製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ素子の耐圧向上に関する技術文献として特許文献１がある。
【０００３】
特許文献１の（段落０００２）に次の記述がある。「このIGBTのセル領域（MOSFET一つに相当する領域）の終端部の高耐圧化手段として、従来は一般的に素子のセル領域外周部にガードリング構造が設けられている。このガードリング構造により電界が階段状になり耐圧が向上する。図３（本願の図２に記した）にガードリング構造を有する従来のIGBT素子の主な断面図を示す。」
（段落０００３）に次の記述がある。「図３（本願の図２に記した）で、ドレイン電極１とソース電極９との間に電圧サージが印加され、第三半導体層７と第二半導体層３とからなるｐｎ接合２が逆バイアス状態になり、高抵抗の第二半導体層３に空乏層（図示しない）が広がる状況を考える。ここで、第三及び第四半導体層が複数配置されたセル領域（以下Ａ領域と呼ぶ）つまり隣合う第三半導体層とその間に位置する第二半導体層領域では、隣合う第三半導体層７からその間に位置する第二半導体層領域に向けて接近するように空乏層が伸び、互いに重なる事により電界の緩和が達成される。そして第三半導体層の底部のｐｎ接合部で最大の電界値ＥA をとる。一方、第三半導体層の繰り返し配置が終わるＡ領域の終端では上記電界緩和効果がなくなり、終端の第三半導体層のコ−ナ−部ないし第三半導体近傍の第二半導体層表面で最大電界値ＥB をとり、一般にＥA ＜ＥB となる。それでＥB 値を減少させＥA 値に近付けて、Ａ領域の終端から第二半導体層の終端に至る領域（以下Ｂ領域と呼ぶ）の耐圧を向上するために、Ｂ領域に一つ以上の第五半導体層を設けてＢ領域の最大電界値ＥB を小さくするため、ガ−ドリング構造が一般的に使われる。また第五半導体層に加え、第五半導体層の一部と接触部を有し、第二半導体層上に絶縁膜を介して延在する金属膜、いわゆるフィ−ルドプレ−トを設ける場合もある」と、記述されている。（注、図２の１８がフィ−ルドプレ−ト、６が第五半導体層のｐ層でフィールドリミティングリングＦＬＲである）但し，ここでＢ領域とは，セル領域（主機能の作用部位、Ａ領域）の終端から第二半導体層３の終端（ダイシングしたチップの周縁）に至る領域のことでありガードリング領域を言う。
【０００４】
【特許文献１】「特開平０７−１１５１８９」公報。「絶縁ゲート型バイポーラトランジスタ」
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１のような従来の構造ではＦＬＲの周囲に電圧を荷担する為の寸法を確保する必要があったので耐電圧向上のガードリングの為に面積が大きく費やされており、半導体装置の主機能の作用には寄与しないチップ面積が広くて、一枚のウエハからダイシングしたチップの取れる数が少なくなるためチップ１個当たりのコストが高く、目標コストが達成できる安価なパワー半導体デバイスを製作することが出来なかった。
【０００６】
耐圧の高いパワー半導体デバイスが，安価に生産できるような方法で完成させる事が出来て，量産に適した半導体デバイス構造と製造方法にすることがこの発明の目的である。
【０００７】
チップ寸法のうち耐電圧向上の為に費やされる面積（Ｂ領域）を小さくしても、耐電圧の向上が可能であるパワー半導体デバイスの構造を見つけだす事が課題である。
【課題を解決するための手段】
【０００８】
請求項１に関しては、上記課題を解決するために下面にコレクタ電極を有するｎ+型半導体基板（第一層）と，該基板上にエピタキシャル成長させたｎ-型の第二層と，第二層に接続された主電極（エミッタ電極）および制御電極の直下部に形成されるセル領域を有し，該制御電極に入力される電圧に応じてコレクタ電極に流れる電流が制御されるパワー半導体デバイス又は、上記課題を解決するために下面にコレクタ電極を有する第１導電型（ｐ型）半導体基板（第１層）と，該基板上にエピタキシャル成長させた第２導電型（ｎ+）の第２層と，第２層上に形成されたｎ-層の第３層に接続された主電極（エミッタ電極）と制御電極の直下部とで形成されるセル領域を有し，該制御電極に入力される電圧に応じてコレクタ電極に流れる電流が制御されるパワー半導体デバイス、において，前記エミッタ電極を有するｎ-層上面から下面方向に伸びて，セル領域を囲む形状に、少なくともｎ-層の厚さ寸法（例えば５５μｍ）の深さ迄、ｎ+型分離領域を設けたことを特徴とするコレクタウォール構造のパワー半導体デバイスの構造とした。
【０００９】
請求項２に関しては、ｎ+型の半導体基板（第一層）と，該基板上にエピタキシャル成長させたｎ-型の第二層と，該ｎ-型の第二層に接続された第１主電極と該基板に設けた第２主電極を備え，第１主電極直下部の第二層に形成されるセル領域を有し，該電極間に印加された交流を整流するパワー半導体デバイスにおいて，または第１導電型（ｐ型）の半導体基板（第一層）と，該基板上にエピタキシャル成長させた第２導電型（ｎ+）の第二層と，第二層上に形成されたｎ-層の第三層に接続された第１主電極と該基板に設けた第２主電極を備え，第１主電極直下部の第三層に形成されるセル領域を有し，該電極間に印加された交流を整流するパワー半導体デバイスにおいて，前記第１主電極を有するｎ-層上面から下面方向に伸びて，セル領域を囲む形状に、少なくともｎ-層厚み寸法にｎ+型分離領域が設けられたことを特徴とする縦型構造のパワー半導体デバイスの構造とした。
【００１０】
請求項３に関しては、ｐ型半導体層にｎ+型の半導体を形成したものを半導体基板とした第１層である請求項１または２のパワー半導体デバイスの構造とした。
請求項４に関しては、ｎ+型分離領域は、これの設けられる位置が、半導体ウエハをダイシングの後、切離された各素子に於ける周縁部となる部位に形成されるｎ+型分離領域である、パワー半導体デバイスの構造とした。
請求項５に関しては、ガードリング領域の面積が、セル領域の面積よりも小さい寸法に形成される、請求項４記載のパワー半導体デバイスの構造とした。
【００１１】
請求項６に関しては、
ｎ＋型の半導体基板（第一層）の上面にｎ−型の第二層を形成する工程Ａと，ダイシングしたときの素子の外周となる位置に、ｎ+型分離を第二層上面から少なくとも第二層の深さに形成する工程Ａ２と、
第二層に所定の形状にｐ層（第三層）を不純物拡散によって形成する工程Ｅと、
第三層に接続して第１主電極を形成する工程Ｇと、
半導体基板（第一層）の下面に第２主電極を形成する工程Ｉとを行い、
ダイシングして個々の単位半導体素子を形成する工程Ｊに於いて、
第１種電極の直下の領域であるセル領域を囲む形状に、少なくとも第二層（ｎ−層）の厚み寸法にｎ+型分離領域が位置するようにダイシングされることを特徴としたパワー半導体デバイスの製造方法とした。
【００１２】
請求項７に関しては、
ｐ型又はｎ＋型の半導体基板（第一層）の上面にｎ−型の第二層を形成する工程Ａと，ダイシングしたときの素子の外周となる位置に、ｎ+型分離を第二層上面から少なくとも第二層の深さに形成する工程Ａ２と、
エミッタ側平面上に所定の形状にゲート酸化膜を形成する工程Ｂと、
第一絶縁層の上に所定の形状に制御電極を形成する工程Ｃと、
制御電極を覆う第二絶縁層を堆積させて形成する工程Ｄと、
第二層に所定の形状にｐ層（第三層）を不純物拡散によって形成する工程Ｅと、
第三層にｎ層（第四層）を不純物拡散によって形成する工程Ｆと、
第三層、第四層を短絡させつつ両層に接続してエミッタ電極を形成する工程Ｇと、
第二絶縁層に孔を設けて制御電極を導出するよう形成する工程Ｈと、
半導体基板（第一層）の下面にコレクタ電極を形成する工程Ｉとを行い、
ダイシングして個々の単位半導体素子を形成する工程Ｊに於いて、
エミッタ電極の直下のアクティブ領域であるセル領域を囲む形状に、少なくとも第二層
（ｎ−層）の厚み寸法にｎ+型分離領域が位置するようにダイシングされることを特徴としたパワー半導体デバイスの製造方法とした。
【発明の効果】
【００１３】
本発明による構造によれば，チップ寸法が０．９５ｍｍ角であったものが、０．８２ｍｍ角へ縮小できたので、一枚のウエハからダイシングして取れるチップ数が１３４％へ増加し安定的に量産できた。従って３４％のチップが同じウエハ製作増加する分だけコスト低減できて安価に提供できる。従来の生産工数のうち、一つ以上のフィールドリミティングリング（ＦＬＲ）とフィ−ルドプレ−ト（金属膜）を形成していた工数が削除できるので、生産性が大幅に向上した分、人件費縮減で製作費が安価になった。
【発明を実施するための最良の形態】
【００１４】
本発明による実施の形態を図１にチップの厚み方向の断面で示した構造図で示して説明する。４は半導体基板（ｎ＋層）であり，これの下面にコレクタ電極１を設ける。該半導体基板４の上面に第二半導体層（ｎ−層）をエピタキシャル成長などで形成し、ここにエミッタ層を形成してエミッタ電極９を設けるとともにゲート絶縁膜１１を介して制御電極（ゲート電極）１０を形成し、エミッタ電極９と制御電極１０との直下のアクティブゾーンであるセル領域３０によって機能を発揮するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）素子が形成される。同一部位を同一符号で示した、図３の従来例では、セル領域３０を取り囲むように環状に形成されるｐ型半導体のＦＬＲ（フィールドリミティングリング）６で逆耐圧を荷担していたが、この構造を廃止し、図１のように耐電圧を荷担させるためのｎ＋型分離領域１４を不純物拡散法などによって形成した。半導体基板６はｎ+型半導体に限るものではなくｐ型半導体であっても良い。
【００１５】
コレクタ電極１とエミッタ電極９との二つの主電極と制御電極１０は、メタル電極材で電極を形成し導出される。エミッタ電極９の周囲は絶縁物である酸化膜１３を形成して耐電圧の荷担に寄与させる。半導体基板４の下方の平面にメタル電極のコレクタ電極１を形成する。以上でパワーデバイスが完成し，図１のｎ＋型分離領域１４の部位でダイシングしてパワー半導体デバイスの素子が完成する。その結果パワー半導体デバイスの周縁の部位にｎ＋型分離領域１４が形成されることになる。
【００１６】
図２と図３に従来のチップの断面図に一例を示すように、従来のＢ領域（ガードリング領域）の寸法は図３では１７５μｍであったが、図１の本発明の実施例では、図２、図３に示すように従来のｐ型半導体のＦＬＲ（フィールドリミティングリング又はガードリング）６を必要としないので１１０μｍである。エミッタ電極の寸法６００μｍでは、図３の従来のチップの寸法が、９５０μｍ角のサイズであったのに対し、図１では８２０μｍ角のサイズで安定に量産可能な完成品となった。従って一枚のウエハから切り出す事が出来たチップの数が１３４％に増加したので、製造法が従来と同じ製造工程であったとしても個数３４％増加分だけコストが安くなった。図４に本発明による実施形態のパワー半導体の製造工程フロー図を示し、図５に本願筆者ら製作品の、従来のパワー半導体の製造工程フロー図を示した。
【産業上の利用可能性】
【００１７】
この発明は、半導体デバイスの耐圧向上のため大きくなっていたチップ面積を縮小することに成功したので、同一のウエハからチップの取れ数が増加し，チップ１個当たりの製品コストが削減できるので、半導体デバイスを生産する際の省エネルギーと省資源に貢献し，産業上の貢献度が高い。
【図面の簡単な説明】
【００１８】
【図１】本発明による一実施形態のパワー半導体の構造図
【図２】特許文献１にある、従来のパワー半導体の構造図
【図３】本願筆者ら製作品の、従来のパワー半導体の構造図
【図４】本発明による実施形態のパワー半導体の製造工程フロー図
【図５】本願筆者ら製作品の、従来のパワー半導体の製造工程フロー図
【符号の説明】
【００１９】
１ ドレイン（コレクタ）電極
２ p+層（第三層）とｎ-層（第二層）からなるｐｎ接合
３ ｎ-層（第二層）
４ ｎ+層（第一層）半導体基板
５ ｎ+型分離領域
６ ｐ層フィ−ルドリミティングリング（ＦＬＲ）又はガードリング
７ ｐ+層（第三層）
８ ｎ+層（第四層）
９ エミッタ電極（ソース電極）
１０ ゲート電極
１１ ゲート絶縁膜
１２ 層間絶縁膜
１３ 酸化膜
１４ ｎ+型分離領域
１８ 金属膜（フィ−ルドプレ−ト）
３０ セル領域
【特許請求の範囲】
【請求項１】
ｎ＋型の半導体基板（第一層）と，該第一層上面に形成されたｎ−型の第二層と，第二層上面に接続された第一主電極（エミッタ電極）と、第二層上面に絶縁層を介して接続された制御電極を備え、第一主電極（エミッタ電極）直下部と制御電極直下部とで形成されるセル領域を有し，該半導体基板の下面に第二主電極（コレクタ電極）が設けられたコレクタウォール構造のパワー半導体デバイスにおいて，前記第二層上面から下面方向に伸びて，セル領域を囲む形状に、少なくとも第二層（ｎ−層）の厚み寸法にｎ+型分離領域が設けられたことを特徴とするパワー半導体デバイスの構造。
【請求項２】
ｎ＋型の半導体基板（第一層）と，該第一層上面に形成されたｎ−型の第二層と，第二層上に形成され接続された第一主電極と、該半導体基板の下面に設けられた第二主電極を備え，第一主電極の直下部で形成されるセル領域を有するパワー半導体デバイスにおいて，前記第二層上面から下面方向に伸びて，セル領域を囲む形状に、少なくとも第二層の厚み寸法で、ｎ＋型分離領域が設けられたことを特徴とする縦型構造のパワー半導体デバイスの構造。
【請求項３】
前記第一半導体層がｐ型半導体上面にｎ＋型の半導体をエピタキシャル成長して形成したものを半導体基板としたｎ＋型の第一層である請求項１又は２のパワー半導体デバイスの構造。
【請求項４】
前記、ｎ＋型分離領域が形成される部位が、半導体ウエハがダイシングされた後に、単位素子の周縁となる部位であり、半導体チップ単体の面積からセル領域の面積を除いた面積のガードリング領域の面積を形成するｎ＋型分離領域である請求項１乃至３のパワー半導体デバイスの構造。
【請求項５】
前記、ガードリング領域の面積が、単位素子のセル領域の面積寸法と同等またはこの寸法を超えない範囲の寸法に形成されることを特徴とする請求項４記載のパワー半導体の構造。
【請求項６】
ｎ＋型の半導体基板（第一層）の上面にｎ−型の第二層を形成する工程Ａと，ダイシングしたときの素子の外周となる位置に、ｎ+型分離を第二層上面から少なくとも第二層の深さに形成する工程Ａ２と、
第二層に所定の形状にｐ層（第三層）を不純物拡散によって形成する工程Ｅと、
第三層に接続して第一主電極を形成する工程Ｇと、
半導体基板（第一層）の下面に第二主電極を形成する工程Ｉとを行い、
ダイシングして個々の単位半導体素子を形成する工程Ｊに於いて、
第一主電極の直下の領域であるセル領域を囲む形状で、素子の外周となる位置にｎ+型分離領域が位置するようにダイシングされることを特徴としたパワー半導体デバイスの製造方法。
【請求項７】
ｐ型又はｎ＋型の半導体基板（第一層）の上面にｎ−型の第二層を形成する工程Ａと，ダイシングしたときの素子の外周となる位置に、ｎ+型分離を第二層上面から少なくとも第二層の深さに形成する工程Ａ２と、
エミッタ側平面上に所定の形状にゲート酸化膜を形成する工程Ｂと、
第一絶縁層の上に所定の形状に制御電極を形成する工程Ｃと、
制御電極を覆う第二絶縁層を堆積させて形成する工程Ｄと、
第二層に所定の形状にｐ層（第三層）を不純物拡散によって形成する工程Ｅと、
第三層にｎ層（第四層）を不純物拡散によって形成する工程Ｆと、
第三層、第四層を短絡させつつ両層に接続してエミッタ電極を形成する工程Ｇと、
第二絶縁層に孔を設けて制御電極を導出するよう形成する工程Ｈと、
半導体基板（第一層）の下面にコレクタ電極を形成する工程Ｉとを行い、
ダイシングして個々の単位半導体素子を形成する工程Ｊに於いて、
エミッタ電極の直下のアクティブ領域であるセル領域を囲む形状で素子の外周となる位置にｎ+型分離領域が位置するようにダイシングされることを特徴としたパワー半導体デバイスの製造方法。
【請求項１】
ｎ＋型の半導体基板（第一層）と，該第一層上面に形成されたｎ−型の第二層と，第二層上面に接続された第一主電極（エミッタ電極）と、第二層上面に絶縁層を介して接続された制御電極を備え、第一主電極（エミッタ電極）直下部と制御電極直下部とで形成されるセル領域を有し，該半導体基板の下面に第二主電極（コレクタ電極）が設けられたコレクタウォール構造のパワー半導体デバイスにおいて，前記第二層上面から下面方向に伸びて，セル領域を囲む形状に、少なくとも第二層（ｎ−層）の厚み寸法にｎ+型分離領域が設けられたことを特徴とするパワー半導体デバイスの構造。
【請求項２】
ｎ＋型の半導体基板（第一層）と，該第一層上面に形成されたｎ−型の第二層と，第二層上に形成され接続された第一主電極と、該半導体基板の下面に設けられた第二主電極を備え，第一主電極の直下部で形成されるセル領域を有するパワー半導体デバイスにおいて，前記第二層上面から下面方向に伸びて，セル領域を囲む形状に、少なくとも第二層の厚み寸法で、ｎ＋型分離領域が設けられたことを特徴とする縦型構造のパワー半導体デバイスの構造。
【請求項３】
前記第一半導体層がｐ型半導体上面にｎ＋型の半導体をエピタキシャル成長して形成したものを半導体基板としたｎ＋型の第一層である請求項１又は２のパワー半導体デバイスの構造。
【請求項４】
前記、ｎ＋型分離領域が形成される部位が、半導体ウエハがダイシングされた後に、単位素子の周縁となる部位であり、半導体チップ単体の面積からセル領域の面積を除いた面積のガードリング領域の面積を形成するｎ＋型分離領域である請求項１乃至３のパワー半導体デバイスの構造。
【請求項５】
前記、ガードリング領域の面積が、単位素子のセル領域の面積寸法と同等またはこの寸法を超えない範囲の寸法に形成されることを特徴とする請求項４記載のパワー半導体の構造。
【請求項６】
ｎ＋型の半導体基板（第一層）の上面にｎ−型の第二層を形成する工程Ａと，ダイシングしたときの素子の外周となる位置に、ｎ+型分離を第二層上面から少なくとも第二層の深さに形成する工程Ａ２と、
第二層に所定の形状にｐ層（第三層）を不純物拡散によって形成する工程Ｅと、
第三層に接続して第一主電極を形成する工程Ｇと、
半導体基板（第一層）の下面に第二主電極を形成する工程Ｉとを行い、
ダイシングして個々の単位半導体素子を形成する工程Ｊに於いて、
第一主電極の直下の領域であるセル領域を囲む形状で、素子の外周となる位置にｎ+型分離領域が位置するようにダイシングされることを特徴としたパワー半導体デバイスの製造方法。
【請求項７】
ｐ型又はｎ＋型の半導体基板（第一層）の上面にｎ−型の第二層を形成する工程Ａと，ダイシングしたときの素子の外周となる位置に、ｎ+型分離を第二層上面から少なくとも第二層の深さに形成する工程Ａ２と、
エミッタ側平面上に所定の形状にゲート酸化膜を形成する工程Ｂと、
第一絶縁層の上に所定の形状に制御電極を形成する工程Ｃと、
制御電極を覆う第二絶縁層を堆積させて形成する工程Ｄと、
第二層に所定の形状にｐ層（第三層）を不純物拡散によって形成する工程Ｅと、
第三層にｎ層（第四層）を不純物拡散によって形成する工程Ｆと、
第三層、第四層を短絡させつつ両層に接続してエミッタ電極を形成する工程Ｇと、
第二絶縁層に孔を設けて制御電極を導出するよう形成する工程Ｈと、
半導体基板（第一層）の下面にコレクタ電極を形成する工程Ｉとを行い、
ダイシングして個々の単位半導体素子を形成する工程Ｊに於いて、
エミッタ電極の直下のアクティブ領域であるセル領域を囲む形状で素子の外周となる位置にｎ+型分離領域が位置するようにダイシングされることを特徴としたパワー半導体デバイスの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−１０３７６３（Ｐ２００７−１０３７６３Ａ）
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願番号】特願２００５−２９３３８６（Ｐ２００５−２９３３８６）
【出願日】平成１７年１０月６日（２００５．１０．６）
【出願人】（０００１４４３９３）株式会社三社電機製作所 (95)
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願日】平成１７年１０月６日（２００５．１０．６）
【出願人】（０００１４４３９３）株式会社三社電機製作所 (95)
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